JP3375143B2 - 遷移に基づいたラッチングを有するアドレスバッファ回路 - Google Patents
遷移に基づいたラッチングを有するアドレスバッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路に関するもので
あって、更に詳細には、集積回路における入力バッファ
に関するものである。
あって、更に詳細には、集積回路における入力バッファ
に関するものである。
【０００２】
【従来の技術】最近の多くの集積回路は、比較的高い周
波数（例えば、数１０ＭＨｚのオーダ）において且つ非
同期的即ち非クロック型の態様で端子へ印加される入力
信号に応答してその動作を実行すべく構成されている。
このような集積回路の１つのタイプは、一般的にＳＲＡ
Ｍと呼ばれるスタティックランダムアクセスメモリであ
る。ＳＲＡＭは、アドレス端子においてアドレス値を受
取り、且つそれに印加されたアドレスの値に対応してメ
モリセルに対してスタティックに読取り又は書込みアク
セスを与えるように構成されている。従って、このよう
なＳＲＡＭ回路は、そのアドレス端子における値が有効
なものであることを示すクロック信号に依存することな
しに、それに印加されるアドレス値に迅速に応答すべく
構成されている。
波数（例えば、数１０ＭＨｚのオーダ）において且つ非
同期的即ち非クロック型の態様で端子へ印加される入力
信号に応答してその動作を実行すべく構成されている。
このような集積回路の１つのタイプは、一般的にＳＲＡ
Ｍと呼ばれるスタティックランダムアクセスメモリであ
る。ＳＲＡＭは、アドレス端子においてアドレス値を受
取り、且つそれに印加されたアドレスの値に対応してメ
モリセルに対してスタティックに読取り又は書込みアク
セスを与えるように構成されている。従って、このよう
なＳＲＡＭ回路は、そのアドレス端子における値が有効
なものであることを示すクロック信号に依存することな
しに、それに印加されるアドレス値に迅速に応答すべく
構成されている。
【０００３】更に、注意すべきことであるが、ＳＲＡＭ
へ供給されるアドレス信号のタイミングは幅広く変化す
る場合がある。例えば、一連のアドレスが高速度（例え
ば、２０ＭＨｚ）でＳＲＡＭへ供給され、次いで比較的
長い期間の間アドレス端子において無活動の状態が続く
場合がある。この無活動の期間中、従来の完全にスタテ
ィックなＳＲＭは、（チップセレクト又は出力イネーブ
ル信号によって他の方法で制御されない限り）アドレス
端子において維持されるアドレス値により選択されたメ
モリセルへのアクセスを維持する。
へ供給されるアドレス信号のタイミングは幅広く変化す
る場合がある。例えば、一連のアドレスが高速度（例え
ば、２０ＭＨｚ）でＳＲＡＭへ供給され、次いで比較的
長い期間の間アドレス端子において無活動の状態が続く
場合がある。この無活動の期間中、従来の完全にスタテ
ィックなＳＲＭは、（チップセレクト又は出力イネーブ
ル信号によって他の方法で制御されない限り）アドレス
端子において維持されるアドレス値により選択されたメ
モリセルへのアクセスを維持する。
【０００４】アドレス値が変化しないこのように比較的
長い期間の間のパワーを減少させ、且つ内部のダイナミ
ックな動作の性能上の利点を与えるために、多くの最近
のＳＲＡＭはアドレス遷移検知（ＡＴＤ）回路を有して
いる。このＡＴＤ回路は、ＳＲＡＭへのある入力端、特
にアドレス端子における遷移を検知し、且つこのような
遷移を検知することに応答して内部信号を発生する。Ａ
ＴＤ回路を使用することにより、ＳＲＡＭ回路が、アド
レス遷移を検知した後で且つデコーダが所望のセルをア
クセスする前に、例えばビットラインのプリチャージ動
作、センスアンプの脱選択動作等のようなその他の内部
的動作を行なうことを可能とし、一方、これらの内部動
作はメモリサイクルにおいてタイムアウト期間が経過し
た後に行なうことも可能である。ＳＲＡＭへ新たなメモ
リアドレスを供給すると、アドレス端子における遷移が
ＡＴＤ回路をしてＳＲＡＭの必要な機能をイネーブルさ
せ、新たなメモリアドレスによって選択されたメモリセ
ルへアクセスする。このようなＡＴＤ回路によって制御
されるＳＲＡＭの例としては、Ｏｋｕｙａｍａ ｅｔ
ａｌ．著「７．５ｎｓ３２Ｋ×８ＣＭＯＳＳＲＡＭ（Ａ
７．５−ｎｓ ３２Ｋ × ８ ＣＭＯＳ ＳＲＡ
Ｍ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステ
ート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８
年１０月）、ｐｐ．１０５４−１０５９、Ｋｏｈｎｏ
ｅｔ ａｌ．著「可変ビット組織を有する１４ナノ秒１
メガビットＣＭＯＳＳＲＡＭ（Ａ １４−ｎｓ １−Ｍ
ｂｉｔＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｖａｒｉａｂｌ
ｅ Ｂｉｔ Ｏｒｇａｎｉｚａｔｉｏｎ）」ＩＥＥＥ・
ジャーナル・オブ・ソリッド・ステート・サーキッツ、
Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．
１０６０−１０６６、Ｗｉｌｌｉａｍｓ ｅｔ ａｌ．
著「形態決定可能組織及び動作を有する実験的１メガビ
ットＣＭＯＳＳＲＡＭ（Ａｎ Ｅｘｐｅｒｉｍｅｍｔａ
ｌ １−ＭｂｉｔＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｃｏ
ｎｆｉｇｕｒａｂｌｅ Ｏｒｇａｎｉｚａｔｉｏｎ ａ
ｎｄ Ｏｐｅｒａｔｉｏｎ）」、ＩＥＥＥ・ジャーナル
・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２
３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０８５−
１０９４、等に記載されている。
長い期間の間のパワーを減少させ、且つ内部のダイナミ
ックな動作の性能上の利点を与えるために、多くの最近
のＳＲＡＭはアドレス遷移検知（ＡＴＤ）回路を有して
いる。このＡＴＤ回路は、ＳＲＡＭへのある入力端、特
にアドレス端子における遷移を検知し、且つこのような
遷移を検知することに応答して内部信号を発生する。Ａ
ＴＤ回路を使用することにより、ＳＲＡＭ回路が、アド
レス遷移を検知した後で且つデコーダが所望のセルをア
クセスする前に、例えばビットラインのプリチャージ動
作、センスアンプの脱選択動作等のようなその他の内部
的動作を行なうことを可能とし、一方、これらの内部動
作はメモリサイクルにおいてタイムアウト期間が経過し
た後に行なうことも可能である。ＳＲＡＭへ新たなメモ
リアドレスを供給すると、アドレス端子における遷移が
ＡＴＤ回路をしてＳＲＡＭの必要な機能をイネーブルさ
せ、新たなメモリアドレスによって選択されたメモリセ
ルへアクセスする。このようなＡＴＤ回路によって制御
されるＳＲＡＭの例としては、Ｏｋｕｙａｍａ ｅｔ
ａｌ．著「７．５ｎｓ３２Ｋ×８ＣＭＯＳＳＲＡＭ（Ａ
７．５−ｎｓ ３２Ｋ × ８ ＣＭＯＳ ＳＲＡ
Ｍ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステ
ート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．５（１９８８
年１０月）、ｐｐ．１０５４−１０５９、Ｋｏｈｎｏ
ｅｔ ａｌ．著「可変ビット組織を有する１４ナノ秒１
メガビットＣＭＯＳＳＲＡＭ（Ａ １４−ｎｓ １−Ｍ
ｂｉｔＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｖａｒｉａｂｌ
ｅ Ｂｉｔ Ｏｒｇａｎｉｚａｔｉｏｎ）」ＩＥＥＥ・
ジャーナル・オブ・ソリッド・ステート・サーキッツ、
Ｖｏｌ．２３、Ｎｏ．５（１９８８年１０月）、ｐｐ．
１０６０−１０６６、Ｗｉｌｌｉａｍｓ ｅｔ ａｌ．
著「形態決定可能組織及び動作を有する実験的１メガビ
ットＣＭＯＳＳＲＡＭ（Ａｎ Ｅｘｐｅｒｉｍｅｍｔａ
ｌ １−ＭｂｉｔＣＭＯＳ ＳＲＡＭ ｗｉｔｈ Ｃｏ
ｎｆｉｇｕｒａｂｌｅ Ｏｒｇａｎｉｚａｔｉｏｎ ａ
ｎｄ Ｏｐｅｒａｔｉｏｎ）」、ＩＥＥＥ・ジャーナル
・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．２
３、Ｎｏ．５（１９８８年１０月）、ｐｐ．１０８５−
１０９４、等に記載されている。
【０００５】ＡＴＤ回路を使用するものを包含したＳＲ
ＡＭ等のような回路の場合、入力端子におけるノイズ又
はその他の偶発的な信号は、回路が偶発的信号に応答し
ようとする場合に、顕著な問題を発生する場合がある。
これは、例えば、アドレス等のような非クロック型信号
にこれらの回路が応答する構成に起因するものであり、
それと対比して、クロック型回路は、例えば、アドレス
端子における値が有効なものであることを表わすクロッ
ク信号を受取り、回路がサイクルにおけるその他の時間
においてこれらの端子に発生するノイズ又はその他の遷
移を無視することを可能とする。
ＡＭ等のような回路の場合、入力端子におけるノイズ又
はその他の偶発的な信号は、回路が偶発的信号に応答し
ようとする場合に、顕著な問題を発生する場合がある。
これは、例えば、アドレス等のような非クロック型信号
にこれらの回路が応答する構成に起因するものであり、
それと対比して、クロック型回路は、例えば、アドレス
端子における値が有効なものであることを表わすクロッ
ク信号を受取り、回路がサイクルにおけるその他の時間
においてこれらの端子に発生するノイズ又はその他の遷
移を無視することを可能とする。
【０００６】特に、高周波数アドレス遷移がある従来の
ＳＲＡＭへ印加されると、それが意図的に印加されるも
のであるか又はノイズから発生するものであるかに拘ら
ず、これらのメモリにおける「レース（競合）」条件が
メモリアレイ内の複数個のワードラインを不適切に付勢
させ、あるメモリセル内の格納されているデータを破壊
したり、回路内において高電流による損傷を発生させる
場合がある。メモリサイクルの後半部分（例えば、平衡
化期間中）において全てのワードラインを強制的にオフ
とさせるものを包含する従来の技術は、アドレス入力バ
ッファの応答が充分に早いものである場合には、複数個
のワードラインの選択を打破るのに効果的でない場合が
ある。
ＳＲＡＭへ印加されると、それが意図的に印加されるも
のであるか又はノイズから発生するものであるかに拘ら
ず、これらのメモリにおける「レース（競合）」条件が
メモリアレイ内の複数個のワードラインを不適切に付勢
させ、あるメモリセル内の格納されているデータを破壊
したり、回路内において高電流による損傷を発生させる
場合がある。メモリサイクルの後半部分（例えば、平衡
化期間中）において全てのワードラインを強制的にオフ
とさせるものを包含する従来の技術は、アドレス入力バ
ッファの応答が充分に早いものである場合には、複数個
のワードラインの選択を打破るのに効果的でない場合が
ある。
【０００７】ＳＲＡＭ装置における付加的な問題は、高
周波数アドレス遷移によっても発生される場合がある。
書込み動作期間中、アドレス値は、入力データが選択さ
れたメモリセルへ到達する時間を与えるために、書込み
イネーブル信号を印加した後所定の時間の間維持されね
ばならない。このような書込み動作期間中に遷移を発生
するのに充分な大きさのノイズがアドレス端子に与えら
れると、データが誤ったメモリ位置内に書込まれる場合
がある。更に、読取り動作期間中の高周波数のアドレス
端子遷移は、ＳＲＡＭ回路の出力端子において不所望の
遷移を発生する場合がある。これらの遷移は、付加的な
ノイズを発生し、それが回路内において更に不所望の遷
移を発生し、且つ回路を振動させる場合がある。
周波数アドレス遷移によっても発生される場合がある。
書込み動作期間中、アドレス値は、入力データが選択さ
れたメモリセルへ到達する時間を与えるために、書込み
イネーブル信号を印加した後所定の時間の間維持されね
ばならない。このような書込み動作期間中に遷移を発生
するのに充分な大きさのノイズがアドレス端子に与えら
れると、データが誤ったメモリ位置内に書込まれる場合
がある。更に、読取り動作期間中の高周波数のアドレス
端子遷移は、ＳＲＡＭ回路の出力端子において不所望の
遷移を発生する場合がある。これらの遷移は、付加的な
ノイズを発生し、それが回路内において更に不所望の遷
移を発生し、且つ回路を振動させる場合がある。
【０００８】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、高周波数遷移を無視するよ
うに集積回路の入力バッファの制御を与えることを目的
とする。本発明の更に別の目的とするところは、例えば
書込み動作の終了時においてのアドレス遷移から発生す
るタイミング拘束条件及びレース条件を緩和するような
態様で集積回路の入力バッファの制御を与えることであ
る。本発明の更に別の目的とするところは、有効な入力
遷移に対して回路の動作を著しく遅滞化することのない
態様で集積回路の入力バッファの制御を与えることであ
る。
き従来技術の欠点を解消し、高周波数遷移を無視するよ
うに集積回路の入力バッファの制御を与えることを目的
とする。本発明の更に別の目的とするところは、例えば
書込み動作の終了時においてのアドレス遷移から発生す
るタイミング拘束条件及びレース条件を緩和するような
態様で集積回路の入力バッファの制御を与えることであ
る。本発明の更に別の目的とするところは、有効な入力
遷移に対して回路の動作を著しく遅滞化することのない
態様で集積回路の入力バッファの制御を与えることであ
る。
【０００９】
【課題を解決するための手段】本発明は、アドレス遷移
検知（ＡＴＤ）回路を有する集積回路用の入力バッファ
内に組込むことが可能である。ＡＴＤ回路は、アドレス
端子における遷移に応答してパルスを発生し、それは、
バッファの入力段とラッチとの間に接続されているパス
ゲートを制御する。該パスゲートは、ＡＴＤパルスの期
間中オフであるように制御され、ＡＴＤパルスが終了す
る後迄、アドレス遷移がラッチへ到達することを防止す
る。該ラッチは、パスゲートがＡＴＤパルスの終了時に
おいてオン状態へ戻される迄、入力バッファの出力端に
おいて前の状態を維持する。更に、アドレス端子におけ
る遷移がＡＴＤパルスよりも高い周波数のものである場
合には、該ラッチが該入力バッファから分離されるよう
にＡＴＤ回路がＡＴＤパルスを長くさせ、従って該ラッ
チが高周波数遷移によってリセットされることを防止す
る。
検知（ＡＴＤ）回路を有する集積回路用の入力バッファ
内に組込むことが可能である。ＡＴＤ回路は、アドレス
端子における遷移に応答してパルスを発生し、それは、
バッファの入力段とラッチとの間に接続されているパス
ゲートを制御する。該パスゲートは、ＡＴＤパルスの期
間中オフであるように制御され、ＡＴＤパルスが終了す
る後迄、アドレス遷移がラッチへ到達することを防止す
る。該ラッチは、パスゲートがＡＴＤパルスの終了時に
おいてオン状態へ戻される迄、入力バッファの出力端に
おいて前の状態を維持する。更に、アドレス端子におけ
る遷移がＡＴＤパルスよりも高い周波数のものである場
合には、該ラッチが該入力バッファから分離されるよう
にＡＴＤ回路がＡＴＤパルスを長くさせ、従って該ラッ
チが高周波数遷移によってリセットされることを防止す
る。
【００１０】
【実施例】図１を参照すると、例えばＳＲＡＭ等のよう
な集積回路内に組込むことの可能な本発明の好適実施例
に基づく入力バッファ回路が概略示されている。この回
路の動作は、アドレス端子の１つにおける遷移の後可及
的迅速にアドレス遷移検知（ＡＴＤ）パルスを発生する
ことが有利であるが、アドレス端子における新しい値
は、ＡＴＤパルスが発生されるや否や集積回路内部のノ
ードへ供給する必要がないという観点を使用している。
この観点は、高密度のＳＲＡＭ回路に対して特に有効で
ある。従って、本発明は、アドレス端子における偶発的
な高周波数遷移が無視されるような態様で入力バッファ
の出力端への新たなアドレス値の印加を制御するために
ＡＴＤパルスを使用している。
な集積回路内に組込むことの可能な本発明の好適実施例
に基づく入力バッファ回路が概略示されている。この回
路の動作は、アドレス端子の１つにおける遷移の後可及
的迅速にアドレス遷移検知（ＡＴＤ）パルスを発生する
ことが有利であるが、アドレス端子における新しい値
は、ＡＴＤパルスが発生されるや否や集積回路内部のノ
ードへ供給する必要がないという観点を使用している。
この観点は、高密度のＳＲＡＭ回路に対して特に有効で
ある。従って、本発明は、アドレス端子における偶発的
な高周波数遷移が無視されるような態様で入力バッファ
の出力端への新たなアドレス値の印加を制御するために
ＡＴＤパルスを使用している。
【００１１】図１の入力バッファ回路は、ＳＲＡＭ等の
ような集積回路のアドレス端子の１つに対するものであ
る。従来のＮＯＲゲート入力段１０が、アドレス端子Ａ
の状態を受取り、且つ入力バッファ（不図示）によって
バッファされたチップイネーブル端子から供給されるチ
ップイネーブルラインＣＥ の状態を受取る。入力段１
０は、従来のＣＭＯＳ２段ＮＯＲゲートであり、Ｖccと
入力段１０の出力端との間に接続した直列Ｐチャンネル
プルアップトランジスタ１２を有すると共に、接地と入
力段１０の出力端との間に接続された並列なＮチャンネ
ルプルダウントランジスタ１４を有しており、各脚部に
おけるトランジスタのゲートはチップイネーブルライン
ＣＥ 及びアドレス端子Ａによって制御される。Ｐチャ
ンネルプルアップトランジスタ１２に対するＮチャンネ
ルトランジスタ１４の相対的な利得は、好適には、例え
ばＴＴＬ入力レベル等のような特定の条件に従って入力
段１０がアドレス端子Ａに応答するように選択されてい
る。入力段１０はアドレス端子Ａとチップイネーブルラ
インＣＥ との論理的ＮＯＲ動作を実施する（ラインＣ
Ｅ 上の低論理レベルは入力段１０のイネーブルを表わ
し、且つ高論理レベルは入力段１０のディスエーブルを
表わす）。
ような集積回路のアドレス端子の１つに対するものであ
る。従来のＮＯＲゲート入力段１０が、アドレス端子Ａ
の状態を受取り、且つ入力バッファ（不図示）によって
バッファされたチップイネーブル端子から供給されるチ
ップイネーブルラインＣＥ の状態を受取る。入力段１
０は、従来のＣＭＯＳ２段ＮＯＲゲートであり、Ｖccと
入力段１０の出力端との間に接続した直列Ｐチャンネル
プルアップトランジスタ１２を有すると共に、接地と入
力段１０の出力端との間に接続された並列なＮチャンネ
ルプルダウントランジスタ１４を有しており、各脚部に
おけるトランジスタのゲートはチップイネーブルライン
ＣＥ 及びアドレス端子Ａによって制御される。Ｐチャ
ンネルプルアップトランジスタ１２に対するＮチャンネ
ルトランジスタ１４の相対的な利得は、好適には、例え
ばＴＴＬ入力レベル等のような特定の条件に従って入力
段１０がアドレス端子Ａに応答するように選択されてい
る。入力段１０はアドレス端子Ａとチップイネーブルラ
インＣＥ との論理的ＮＯＲ動作を実施する（ラインＣ
Ｅ 上の低論理レベルは入力段１０のイネーブルを表わ
し、且つ高論理レベルは入力段１０のディスエーブルを
表わす）。
【００１２】入力段１０の出力端はインバータ１３の入
力端へ接続されており、インバータ１３の出力端はイン
バータ１５の入力端へ接続されており、ラインＢ
（尚、ラインＢ は端子Ａの論理的補数に対応してい
る）におけるインバータ１５の出力はＡＴＤ回路２０へ
供給され、更に、以下に説明する如く、本回路の出力端
へ向かっても供給される。インバータ１３及び１５は、
ＡＴＤ回路２０及び本入力バッファの残部へ印加される
信号を整形するために設けられており、ＴＴＬ（又はそ
の他の特定の）入力レベルをＣＭＯＳ又はその他の適宜
の内部論理レベルへ変換する。例えば、インバータ１５
は、好適には、その中のプルアップ及びトランジスタの
各々に対し比較的高い利得を持ったＣＭＯＳインバータ
である。
力端へ接続されており、インバータ１３の出力端はイン
バータ１５の入力端へ接続されており、ラインＢ
（尚、ラインＢ は端子Ａの論理的補数に対応してい
る）におけるインバータ１５の出力はＡＴＤ回路２０へ
供給され、更に、以下に説明する如く、本回路の出力端
へ向かっても供給される。インバータ１３及び１５は、
ＡＴＤ回路２０及び本入力バッファの残部へ印加される
信号を整形するために設けられており、ＴＴＬ（又はそ
の他の特定の）入力レベルをＣＭＯＳ又はその他の適宜
の内部論理レベルへ変換する。例えば、インバータ１５
は、好適には、その中のプルアップ及びトランジスタの
各々に対し比較的高い利得を持ったＣＭＯＳインバータ
である。
【００１３】インバータ１５の出力端におけるラインＢ
は更に遅延段１６へも接続されている。遅延段１６
は、例えば、入力端を共通接続した一連のＡＮＤゲート
等のような一連のゲートを有することが可能であり、従
って遅延段１６の出力は所定の遅延を持ってその入力に
追従する（本実施例においては、非反転態様におい
て）。遅延段１６の遅延値は、以下に説明する如く、Ａ
ＴＤ回路２０における遅延と関連して選択されている。
は更に遅延段１６へも接続されている。遅延段１６
は、例えば、入力端を共通接続した一連のＡＮＤゲート
等のような一連のゲートを有することが可能であり、従
って遅延段１６の出力は所定の遅延を持ってその入力に
追従する（本実施例においては、非反転態様におい
て）。遅延段１６の遅延値は、以下に説明する如く、Ａ
ＴＤ回路２０における遅延と関連して選択されている。
【００１４】インバータ１７によって反転された遅延段
１６の出力はラインＡＤを介してパスゲート１８へ供給
される。パスゲート１８は、Ｐチャンネルトランジスタ
を有しており、そのソース−ドレイン経路はＮチャンネ
ルトランジスタのソース−ドレイン経路と並列に接続さ
れており、パスゲート１８内のＰチャンネル及びＮチャ
ンネルトランジスタのゲートはＡＴＤ回路２０からのラ
インＡＴＤ（Ｎチャンネルトランジスタのゲートへ印加
される前にインバータ２１によって反転されている）に
よって制御される。
１６の出力はラインＡＤを介してパスゲート１８へ供給
される。パスゲート１８は、Ｐチャンネルトランジスタ
を有しており、そのソース−ドレイン経路はＮチャンネ
ルトランジスタのソース−ドレイン経路と並列に接続さ
れており、パスゲート１８内のＰチャンネル及びＮチャ
ンネルトランジスタのゲートはＡＴＤ回路２０からのラ
インＡＴＤ（Ｎチャンネルトランジスタのゲートへ印加
される前にインバータ２１によって反転されている）に
よって制御される。
【００１５】パスゲート１８のインバータ１７とは反対
側はラッチ３０へ接続されており、ラッチ３０は従来の
態様で交差結合したＣＭＯＳインバータから構成されて
いる。ラッチ３０によるラインＡＤの反転を補償するイ
ンバータ３１を介して、ラッチ３０の出力は出力ライン
Ａout を駆動し、それは、図１の入力バッファ回路の出
力である。ラインＡout は、端子Ａにおけるアドレス信
号の値を図１の入力バッファ回路を組込んだ集積回路の
内部ノードへ送給する。従って、ＡＴＤ回路２０による
パスゲート１８の制御は、端子Ａにおけるアドレス信号
が図１の入力バッファ回路による集積回路のノードへ送
給されるタイミングを制御する。
側はラッチ３０へ接続されており、ラッチ３０は従来の
態様で交差結合したＣＭＯＳインバータから構成されて
いる。ラッチ３０によるラインＡＤの反転を補償するイ
ンバータ３１を介して、ラッチ３０の出力は出力ライン
Ａout を駆動し、それは、図１の入力バッファ回路の出
力である。ラインＡout は、端子Ａにおけるアドレス信
号の値を図１の入力バッファ回路を組込んだ集積回路の
内部ノードへ送給する。従って、ＡＴＤ回路２０による
パスゲート１８の制御は、端子Ａにおけるアドレス信号
が図１の入力バッファ回路による集積回路のノードへ送
給されるタイミングを制御する。
【００１６】ＡＴＤ回路２０は２つの脚部を有してお
り、各脚部はＮＡＮＤゲート２２で終端している。ＮＡ
ＮＤゲート２２ａ及び２２ｂの出力端（ラインＰ 及び
Ｐ）はＮＡＮＤゲート２８の入力端へ接続されており、
ＮＡＮＤゲート２８の出力はラインＡＴＤを駆動する。
注意すべきことであるが、図１のＡＴＤ回路２０は単一
のアドレス端子Ａに対するものであり、好適には、遷移
が検知されるべき各入力端子に対して同様のＡＴＤ回路
が設けられる。内部動作を制御する目的のために、ＡＴ
Ｄ信号は、好適には、このような端子の各々に対してＡ
ＴＤ回路２０からのラインＡＴＤの論理的ＯＲから発生
される。
り、各脚部はＮＡＮＤゲート２２で終端している。ＮＡ
ＮＤゲート２２ａ及び２２ｂの出力端（ラインＰ 及び
Ｐ）はＮＡＮＤゲート２８の入力端へ接続されており、
ＮＡＮＤゲート２８の出力はラインＡＴＤを駆動する。
注意すべきことであるが、図１のＡＴＤ回路２０は単一
のアドレス端子Ａに対するものであり、好適には、遷移
が検知されるべき各入力端子に対して同様のＡＴＤ回路
が設けられる。内部動作を制御する目的のために、ＡＴ
Ｄ信号は、好適には、このような端子の各々に対してＡ
ＴＤ回路２０からのラインＡＴＤの論理的ＯＲから発生
される。
【００１７】ＡＴＤ回路２０の第一脚部は、遅延ゲート
２４ａを有しており、それはその入力端の各々において
ラインＢ を受取っている。遅延ゲート２４ａの出力端
は一連の遅延ゲート２６ａの第一のものの入力端へ接続
されており、該遅延ゲートの各々は別の入力端をインバ
ータ２３及び２５によりラインＢ へ結合している。こ
の好適実施例における遅延ゲート２４及び２６の各々は
ＡＮＤ機能部であり、その各々は所定量の遅延を有して
いる。遅延ゲート２６ａの最後のものの出力端はインバ
ータ２９ａの入力端へ接続している。インバータ２９ａ
の出力端は、ラインＢＤを介してＮＡＮＤゲート２２ａ
の入力端へ接続されており、ＮＡＮＤゲート２２ａの他
方の入力端はラインＢ を直接的に受取っており、即ち
その場合は、遅延ゲート２４又は２６による遅延は存在
しない。ＮＡＮＤゲート２２ａの出力端はラインＰ を
介してＮＡＮＤゲート２８の入力端へ接続している。
２４ａを有しており、それはその入力端の各々において
ラインＢ を受取っている。遅延ゲート２４ａの出力端
は一連の遅延ゲート２６ａの第一のものの入力端へ接続
されており、該遅延ゲートの各々は別の入力端をインバ
ータ２３及び２５によりラインＢ へ結合している。こ
の好適実施例における遅延ゲート２４及び２６の各々は
ＡＮＤ機能部であり、その各々は所定量の遅延を有して
いる。遅延ゲート２６ａの最後のものの出力端はインバ
ータ２９ａの入力端へ接続している。インバータ２９ａ
の出力端は、ラインＢＤを介してＮＡＮＤゲート２２ａ
の入力端へ接続されており、ＮＡＮＤゲート２２ａの他
方の入力端はラインＢ を直接的に受取っており、即ち
その場合は、遅延ゲート２４又は２６による遅延は存在
しない。ＮＡＮＤゲート２２ａの出力端はラインＰ を
介してＮＡＮＤゲート２８の入力端へ接続している。
【００１８】同様に、ＡＴＤ回路２０の他方の脚部はラ
インＢを受取る第一遅延ゲート２４ｂを有しており、ラ
インＢはインバータ２３によってラインＢ から発生さ
れる。ラインＢは、更に、ＮＡＮＤゲート２２ｂの第一
入力端へ接続している。遅延ゲート２４ｂの出力端は一
連の遅延ゲート２６ｂの第一のものの入力端へ接続して
おり、遅延ゲート２６ｂの各々は、更に、別の入力端に
おいてインバータ２３の出力端からのラインＢを受取っ
ている。該一連の遅延ゲート２６ｂの最後のものの出力
はインバータ２９ｂを介してラインＢＤ を駆動する。
ラインＢＤ はＮＡＮＤゲート２２ｂの第二入力端へ接
続しており、第一脚部の場合と同様に、ＮＡＮＤゲート
２２ｂの出力端は、ラインＰを介して、ＮＡＮＤゲート
２８の入力端へ接続している。
インＢを受取る第一遅延ゲート２４ｂを有しており、ラ
インＢはインバータ２３によってラインＢ から発生さ
れる。ラインＢは、更に、ＮＡＮＤゲート２２ｂの第一
入力端へ接続している。遅延ゲート２４ｂの出力端は一
連の遅延ゲート２６ｂの第一のものの入力端へ接続して
おり、遅延ゲート２６ｂの各々は、更に、別の入力端に
おいてインバータ２３の出力端からのラインＢを受取っ
ている。該一連の遅延ゲート２６ｂの最後のものの出力
はインバータ２９ｂを介してラインＢＤ を駆動する。
ラインＢＤ はＮＡＮＤゲート２２ｂの第二入力端へ接
続しており、第一脚部の場合と同様に、ＮＡＮＤゲート
２２ｂの出力端は、ラインＰを介して、ＮＡＮＤゲート
２８の入力端へ接続している。
【００１９】この一連の遅延ゲート２６は、ラインＢＤ
及びＢＤ上のそれらの反転された出力が、夫々、ライ
ンＢ及びＢ 上での高から低への遷移に応答して迅速に
遷移を行なうが、夫々ラインＢ及びＢ 上の低から高へ
の遷移に応答して遅延された遷移を行なうように接続さ
れている。パスゲート１８を制御する上でのこの構成の
利点は、以下の本回路の動作の説明から明らかとされ
る。
及びＢＤ上のそれらの反転された出力が、夫々、ライ
ンＢ及びＢ 上での高から低への遷移に応答して迅速に
遷移を行なうが、夫々ラインＢ及びＢ 上の低から高へ
の遷移に応答して遅延された遷移を行なうように接続さ
れている。パスゲート１８を制御する上でのこの構成の
利点は、以下の本回路の動作の説明から明らかとされ
る。
【００２０】次に、図２のタイミング線図を参照して、
本発明の好適実施例に基づく図１の入力バッファ回路の
動作について説明する。これらの例示的なサイクルに亘
って、チップイネーブルラインＣＥ は低論理レベルに
あるものと仮定する。この入力バッファ回路の動作の例
は、前のサイクルからの高論理レベルが端子Ａに存在す
る時間ｔ0 における初期状態から開始し、それに対応し
て、ラインＡout 上における図１の入力バッファ回路の
出力端には高論理レベルが存在している。
本発明の好適実施例に基づく図１の入力バッファ回路の
動作について説明する。これらの例示的なサイクルに亘
って、チップイネーブルラインＣＥ は低論理レベルに
あるものと仮定する。この入力バッファ回路の動作の例
は、前のサイクルからの高論理レベルが端子Ａに存在す
る時間ｔ0 における初期状態から開始し、それに対応し
て、ラインＡout 上における図１の入力バッファ回路の
出力端には高論理レベルが存在している。
【００２１】この初期状態において、ラインＢ は低論
理レベルにあり、且つラインＢ（インバータ２３によっ
て反転されている）は高論理レベルにある。この初期状
態は前のサイクルからのものであり、且つこの状態があ
る時間に亘って維持されているものと仮定すると、遅延
されたラインＢＤ 及びＢＤも夫々低及び高である。な
ぜならば、遅延ゲート２４及び２６に起因する遅延時間
が経過しているからである。従って、ラインＢ 及びＢ
ＤのＮＡＮＤに対応するラインＰ は高論理レベルにあ
る。更に、この初期状態において、ラインＢ及びＢＤ
は夫々高及び低であるので、ＮＡＮＤゲート２２ｂの出
力端におけるラインＰも高論理レベルにある。従って、
ＮＡＮＤゲート２８の出力は低論理レベルにあり、それ
は、パスゲート１８を導通状態とさせる。従って、端子
Ａにおける高論理レベルが遅延段１６から送給される。
理レベルにあり、且つラインＢ（インバータ２３によっ
て反転されている）は高論理レベルにある。この初期状
態は前のサイクルからのものであり、且つこの状態があ
る時間に亘って維持されているものと仮定すると、遅延
されたラインＢＤ 及びＢＤも夫々低及び高である。な
ぜならば、遅延ゲート２４及び２６に起因する遅延時間
が経過しているからである。従って、ラインＢ 及びＢ
ＤのＮＡＮＤに対応するラインＰ は高論理レベルにあ
る。更に、この初期状態において、ラインＢ及びＢＤ
は夫々高及び低であるので、ＮＡＮＤゲート２２ｂの出
力端におけるラインＰも高論理レベルにある。従って、
ＮＡＮＤゲート２８の出力は低論理レベルにあり、それ
は、パスゲート１８を導通状態とさせる。従って、端子
Ａにおける高論理レベルが遅延段１６から送給される。
【００２２】次のメモリアクセスが時間ｔ1 において開
始し、アドレス端子Ａにおける前の高論理レベルから低
論理レベルへの遷移が発生する。端子Ａのこの遷移に応
答して、入力段１０及びインバータ１３及び１５がライ
ンＢ 上に高論理レベルを発生すると共にラインＢ上に
低論理レベルを発生する。このラインＢ 上の高論理レ
ベルは、ＮＡＮＤゲート２２ａをして状態を変化させ、
ＮＡＮＤゲート２８に対しラインＰ 上に低論理レベル
を供給し、遅延段２４及び２６の遅延に起因して、ライ
ンＢＤは、ラインＢ の遷移の後時間ｔd の間高状態に
留まる。これは、ラインＡＴＤを時間ｔ2 において高論
理レベルへ移行させ、パスゲート１８をターンオフさせ
る。
始し、アドレス端子Ａにおける前の高論理レベルから低
論理レベルへの遷移が発生する。端子Ａのこの遷移に応
答して、入力段１０及びインバータ１３及び１５がライ
ンＢ 上に高論理レベルを発生すると共にラインＢ上に
低論理レベルを発生する。このラインＢ 上の高論理レ
ベルは、ＮＡＮＤゲート２２ａをして状態を変化させ、
ＮＡＮＤゲート２８に対しラインＰ 上に低論理レベル
を供給し、遅延段２４及び２６の遅延に起因して、ライ
ンＢＤは、ラインＢ の遷移の後時間ｔd の間高状態に
留まる。これは、ラインＡＴＤを時間ｔ2 において高論
理レベルへ移行させ、パスゲート１８をターンオフさせ
る。
【００２３】注意すべきことであるが、ラインＢが遅延
ゲート２６ｂの最後のものの入力端へ接続しているの
で、ラインＢＤ はラインＢの遷移の後迅速に高状態へ
移行する。ラインＢが低論理レベルへ遷移すると、ライ
ンＢＤ の高論理レベルへの迅速な遷移にも拘らず、ラ
インＰ上のＮＡＮＤゲート２２ｂの出力をその前の高論
理レベルに維持される。
ゲート２６ｂの最後のものの入力端へ接続しているの
で、ラインＢＤ はラインＢの遷移の後迅速に高状態へ
移行する。ラインＢが低論理レベルへ遷移すると、ライ
ンＢＤ の高論理レベルへの迅速な遷移にも拘らず、ラ
インＰ上のＮＡＮＤゲート２２ｂの出力をその前の高論
理レベルに維持される。
【００２４】遅延段１６の遅延は、好適には、パスゲー
ト１８がＡＴＤ回路２０によってターンオフされた後迄
端子Ａにおける遷移がパスゲート１８に到達することが
ないような値に設定される。これは、図２のタイミング
線図において明らかであり、そこに示される如く、ライ
ンＡＤは、時間ｔ3 において高論理レベルから低論理レ
ベルへの遷移を行なっている。ＡＴＤ回路２０によって
ラインＡＴＤが高状態へ駆動されることによりパスゲー
ト１８はこの時においてオフであるので、ラインＡＤの
状態変化はラインＡout 上の入力バッファの出力端へ送
給されることはない。むしろ、ラッチ３０の動作に起因
して、ラインＡout の前の状態がパスゲート１８がオフ
している期間、即ちラインＡＴＤ上のパルスの長さの期
間に亘り維持される。
ト１８がＡＴＤ回路２０によってターンオフされた後迄
端子Ａにおける遷移がパスゲート１８に到達することが
ないような値に設定される。これは、図２のタイミング
線図において明らかであり、そこに示される如く、ライ
ンＡＤは、時間ｔ3 において高論理レベルから低論理レ
ベルへの遷移を行なっている。ＡＴＤ回路２０によって
ラインＡＴＤが高状態へ駆動されることによりパスゲー
ト１８はこの時においてオフであるので、ラインＡＤの
状態変化はラインＡout 上の入力バッファの出力端へ送
給されることはない。むしろ、ラッチ３０の動作に起因
して、ラインＡout の前の状態がパスゲート１８がオフ
している期間、即ちラインＡＴＤ上のパルスの長さの期
間に亘り維持される。
【００２５】ラインＢ 上の高論理レベルは時間ｔ2 に
おいてＮＡＮＤゲート２２ａの一方の入力端へ供給され
るばかりでなく、遅延段２４ａ及び２６ａを介してリッ
プル動作を開始する。図２の時間ｔ4 において発生す
る、遅延時間ｔd が時間ｔ2 から経過した後に、ライン
ＢＤがインバータ２９ａによって低論理レベルへ駆動さ
れる。このことは、ＮＡＮＤゲート２２ａをしてライン
Ｐ 上の高論理レベルをＮＡＮＤゲート２８の入力端へ
駆動させ、そのことは、ラインＡＴＤを再度低状態へ駆
動させる。なぜならば、ＮＡＮＤゲート２２ｂの出力端
におけるラインＰはこの動作期間中に亘り高状態に留ま
っているからである。このラインＡＴＤの遷移はＡＴＤ
パルスを終了させ、且つパスゲート１８をターンオンさ
せ、ラインＡＤの高論理レベルがラッチ３０をリセット
することを許容し、且つ出力端Ａout において集積回路
の内部ノードへ供給されることを可能とする。
おいてＮＡＮＤゲート２２ａの一方の入力端へ供給され
るばかりでなく、遅延段２４ａ及び２６ａを介してリッ
プル動作を開始する。図２の時間ｔ4 において発生す
る、遅延時間ｔd が時間ｔ2 から経過した後に、ライン
ＢＤがインバータ２９ａによって低論理レベルへ駆動さ
れる。このことは、ＮＡＮＤゲート２２ａをしてライン
Ｐ 上の高論理レベルをＮＡＮＤゲート２８の入力端へ
駆動させ、そのことは、ラインＡＴＤを再度低状態へ駆
動させる。なぜならば、ＮＡＮＤゲート２２ｂの出力端
におけるラインＰはこの動作期間中に亘り高状態に留ま
っているからである。このラインＡＴＤの遷移はＡＴＤ
パルスを終了させ、且つパスゲート１８をターンオンさ
せ、ラインＡＤの高論理レベルがラッチ３０をリセット
することを許容し、且つ出力端Ａout において集積回路
の内部ノードへ供給されることを可能とする。
【００２６】従って、ＡＴＤ回路２０からのラインＡＴ
Ｄ上のパルスの終端が、アドレス端子Ａにおける新たな
値がラインＡout 上の入力バッファ回路の出力端に到達
する時間を制御する。図２の例における次のサイクルを
参照すると、このＡＴＤ回路２０によるパスゲート１８
の制御が、端子Ａにおける偶発的な遷移が図１の入力バ
ッファ回路の出力端に表われることを防止していること
が明らかである。
Ｄ上のパルスの終端が、アドレス端子Ａにおける新たな
値がラインＡout 上の入力バッファ回路の出力端に到達
する時間を制御する。図２の例における次のサイクルを
参照すると、このＡＴＤ回路２０によるパスゲート１８
の制御が、端子Ａにおける偶発的な遷移が図１の入力バ
ッファ回路の出力端に表われることを防止していること
が明らかである。
【００２７】この例における時間ｔ5 において、端子Ａ
における短いパルスが開始し、即ち端子Ａにおいてその
前の低論理レベルから高論理レベルへの遷移が発生す
る。この遷移に応答して、入力段１０及びインバータ１
３及び１５はラインＢ 上に低論理レベルを駆動し且つ
ラインＢ上に高論理レベルを駆動する（インバータ２３
を介して）。ラインＢにおける低から高への遷移から遅
延時間ｔd の間ラインＢＤ は高状態に留まるので、ラ
インＢ上の高論理レベルは、ＮＡＮＤゲート２２ｂの出
力端におけるラインＰを低論理レベルへ移行させる。こ
のことは、ＮＡＮＤゲート２８をして、時間ｔ6 におい
てラインＡＴＤ上に高論理レベルを発生させ、パスゲー
ト１８をターンオフさせる。ラインＢ が一連の遅延ゲ
ート２６ａの最後のものへ接続しているので（インバー
タ２３及び２５を介して）、インバータ２９ａの出力端
におけるラインＢＤは迅速に高論理レベルへの遷移を行
なう。ラインＢＤ上の高論理レベルはＮＡＮＤゲート２
２ａの出力に影響を与えることはない。なぜならば、ラ
インＢ が低論理レベルにあるからである。
における短いパルスが開始し、即ち端子Ａにおいてその
前の低論理レベルから高論理レベルへの遷移が発生す
る。この遷移に応答して、入力段１０及びインバータ１
３及び１５はラインＢ 上に低論理レベルを駆動し且つ
ラインＢ上に高論理レベルを駆動する（インバータ２３
を介して）。ラインＢにおける低から高への遷移から遅
延時間ｔd の間ラインＢＤ は高状態に留まるので、ラ
インＢ上の高論理レベルは、ＮＡＮＤゲート２２ｂの出
力端におけるラインＰを低論理レベルへ移行させる。こ
のことは、ＮＡＮＤゲート２８をして、時間ｔ6 におい
てラインＡＴＤ上に高論理レベルを発生させ、パスゲー
ト１８をターンオフさせる。ラインＢ が一連の遅延ゲ
ート２６ａの最後のものへ接続しているので（インバー
タ２３及び２５を介して）、インバータ２９ａの出力端
におけるラインＢＤは迅速に高論理レベルへの遷移を行
なう。ラインＢＤ上の高論理レベルはＮＡＮＤゲート２
２ａの出力に影響を与えることはない。なぜならば、ラ
インＢ が低論理レベルにあるからである。
【００２８】時間ｔ6 においてラインＡＴＤが高状態へ
移行することによりパスゲート１８がターンオフされる
ので、時間ｔ7 におけるその後のラインＡＤの高論理レ
ベルへの遷移はラッチ３０へ印加されることはない。従
って、高論理レベルは未だに出力端Ａout に表われるこ
とはない。
移行することによりパスゲート１８がターンオフされる
ので、時間ｔ7 におけるその後のラインＡＤの高論理レ
ベルへの遷移はラッチ３０へ印加されることはない。従
って、高論理レベルは未だに出力端Ａout に表われるこ
とはない。
【００２９】この例においては、端子Ａにおける偶発的
な遷移が時間ｔ8 において終了し、アドレス端子Ａは低
論理レベルへ復帰する。このような端子Ａにおける信号
はノイズ又は該端子へその他の何らかの偶発的なパルス
を供給することに起因して発生する場合のある信号と類
似しており、そこにおいて有効なアドレス変化に対して
特定された保持時間よりも短いパルスを発生させる。Ａ
ＴＤ回路２０の一方の脚部におけるゲート２４及び２６
の個々の遅延時間の和である遅延時間ｔd は、この特定
した保持時間と一貫して選択されており、従って遅延時
間ｔd よりも短いパルス幅を持った遷移は無視され、且
つ時間ｔd よりも大きなパルス幅の遷移が有効な遷移と
される。ＡＴＤ回路２０によるパスゲート１８の制御に
より、以下に説明する如く、このような偶発的なパルス
が出力端Ａout に表われることはない。
な遷移が時間ｔ8 において終了し、アドレス端子Ａは低
論理レベルへ復帰する。このような端子Ａにおける信号
はノイズ又は該端子へその他の何らかの偶発的なパルス
を供給することに起因して発生する場合のある信号と類
似しており、そこにおいて有効なアドレス変化に対して
特定された保持時間よりも短いパルスを発生させる。Ａ
ＴＤ回路２０の一方の脚部におけるゲート２４及び２６
の個々の遅延時間の和である遅延時間ｔd は、この特定
した保持時間と一貫して選択されており、従って遅延時
間ｔd よりも短いパルス幅を持った遷移は無視され、且
つ時間ｔd よりも大きなパルス幅の遷移が有効な遷移と
される。ＡＴＤ回路２０によるパスゲート１８の制御に
より、以下に説明する如く、このような偶発的なパルス
が出力端Ａout に表われることはない。
【００３０】端子Ａが偶発的なパルスの終了時において
低論理レベルへ復帰することに応答して、ラインＢ が
高論理レベルへ復帰し且つラインＢが低論理レベルへ復
帰する。遅延段２４ｂ及び２６ｂの遅延時間ｔd が未だ
に経過しておらず、且つラインＢが遅延段２６ｂの最後
のものへ接続されているので、ラインＢＤ は、遅延時
間ｔd が経過する迄端子Ａが高論理レベルに留まった場
合に発生する如く（図２において点線で示した如く）低
論理レベルへの遷移を行なうのではなく、高状態に留ま
る。ラインＢＤ が高論理レベルに留まり且つラインＢ
が低論理レベルへ復帰するので、ＮＡＮＤゲート２２ｂ
の出力端におけるラインＰは高論理レベルへ復帰する。
しかしながら、更に、この時間において、ラインＢ が
端子Ａが低状態へ復帰することに応答して高状態へ復帰
するので、ＮＡＮＤゲート２２ａの出力端におけるライ
ンＰ は低論理レベルへ復帰する。従って、ラインＡＴ
Ｄは、端子Ａの低論理レベルへの迅速な復帰に起因し
て、高論理レベルに留まり、ラインＡＴＤ上の高論理レ
ベルパルスは通常動作におけるよりもより長い時間の間
存在する。
低論理レベルへ復帰することに応答して、ラインＢ が
高論理レベルへ復帰し且つラインＢが低論理レベルへ復
帰する。遅延段２４ｂ及び２６ｂの遅延時間ｔd が未だ
に経過しておらず、且つラインＢが遅延段２６ｂの最後
のものへ接続されているので、ラインＢＤ は、遅延時
間ｔd が経過する迄端子Ａが高論理レベルに留まった場
合に発生する如く（図２において点線で示した如く）低
論理レベルへの遷移を行なうのではなく、高状態に留ま
る。ラインＢＤ が高論理レベルに留まり且つラインＢ
が低論理レベルへ復帰するので、ＮＡＮＤゲート２２ｂ
の出力端におけるラインＰは高論理レベルへ復帰する。
しかしながら、更に、この時間において、ラインＢ が
端子Ａが低状態へ復帰することに応答して高状態へ復帰
するので、ＮＡＮＤゲート２２ａの出力端におけるライ
ンＰ は低論理レベルへ復帰する。従って、ラインＡＴ
Ｄは、端子Ａの低論理レベルへの迅速な復帰に起因し
て、高論理レベルに留まり、ラインＡＴＤ上の高論理レ
ベルパルスは通常動作におけるよりもより長い時間の間
存在する。
【００３１】時間ｔ9 において、ラインＡＤは遅延段１
６により遅延されて低論理レベルへ端子Ａに追従する。
パスゲート１８がラインＡＴＤが高状態に留まることに
起因してオフ状態に留まっているので、パスゲート１８
は、端子Ａにおける偶発的なパルスから発生するライン
ＡＤの全パルス期間中オフされており、且つラッチ３０
によってラッチされた前の低論理レベルは出力ラインＡ
out において維持される。偶発的パルスの終了時におけ
るラインＢ の高論理レベルへ復帰する遷移から遅延段
２４ａ及び２６ａを介して遅延時間ｔd が経過すると、
ラインＢＤは低論理レベルへ復帰する。ラインＢ は既
に高論理レベルにあるので、ＮＡＮＤゲート２２ａの出
力端におけるラインＰ は高論理レベルへ復帰し、ＮＡ
ＮＤゲート２８の出力端におけるラインＡＴＤをして低
論理レベルへ復帰させ且つ時間ｔ10においてパスゲート
１８をターンオンさせる。ラインＡＤは既にその前の低
論理レベルへ復帰しているので、ラッチ３０の前の状態
が維持され、且つラインＡout 上の出力に何等遷移が表
われることはない。
６により遅延されて低論理レベルへ端子Ａに追従する。
パスゲート１８がラインＡＴＤが高状態に留まることに
起因してオフ状態に留まっているので、パスゲート１８
は、端子Ａにおける偶発的なパルスから発生するライン
ＡＤの全パルス期間中オフされており、且つラッチ３０
によってラッチされた前の低論理レベルは出力ラインＡ
out において維持される。偶発的パルスの終了時におけ
るラインＢ の高論理レベルへ復帰する遷移から遅延段
２４ａ及び２６ａを介して遅延時間ｔd が経過すると、
ラインＢＤは低論理レベルへ復帰する。ラインＢ は既
に高論理レベルにあるので、ＮＡＮＤゲート２２ａの出
力端におけるラインＰ は高論理レベルへ復帰し、ＮＡ
ＮＤゲート２８の出力端におけるラインＡＴＤをして低
論理レベルへ復帰させ且つ時間ｔ10においてパスゲート
１８をターンオンさせる。ラインＡＤは既にその前の低
論理レベルへ復帰しているので、ラッチ３０の前の状態
が維持され、且つラインＡout 上の出力に何等遷移が表
われることはない。
【００３２】図１の入力バッファ回路の構成の結果、時
間ｔ5 とｔ8 との間に発生し且つラインＡＤに表われる
端子Ａにおける偶発的パルスは図１の入力バッファ回路
の出力ラインＡout において表われることはない。注意
すべきことであるが、遅延段１６を介しての遅延は、好
適には、遅延ｔd （ＡＴＤ回路２０の与えられた脚部に
対する遅延段２４及び２６を介しての遅延の和）よりも
小さいものであり、従ってラインＡＤに表われる端子Ａ
における偶発的パルスは、ラインＢＤが低論理レベルへ
復帰することによりパスゲート１８がターンオン状態に
戻される時間迄に過ぎている。
間ｔ5 とｔ8 との間に発生し且つラインＡＤに表われる
端子Ａにおける偶発的パルスは図１の入力バッファ回路
の出力ラインＡout において表われることはない。注意
すべきことであるが、遅延段１６を介しての遅延は、好
適には、遅延ｔd （ＡＴＤ回路２０の与えられた脚部に
対する遅延段２４及び２６を介しての遅延の和）よりも
小さいものであり、従ってラインＡＤに表われる端子Ａ
における偶発的パルスは、ラインＢＤが低論理レベルへ
復帰することによりパスゲート１８がターンオン状態に
戻される時間迄に過ぎている。
【００３３】図２の第一サイクルに示したものと反対の
極性（即ち、高から低）の端子Ａにおける遷移に対する
図１の入力バッファ回路の動作は、図２に示したものと
同様である。このような遷移の場合、遅延ゲート２４ｂ
及び２６ｂの遅延ｔd は、図２の例における遅延ゲート
２４ａ及び２６ａと同様な態様でＡＴＤパルスの長さを
制御する。端子Ａにおける偶発的な高から低へのパルス
は、勿論、図２の例における偶発的な低から高へのパル
スと同様に、図１の入力バッファ回路により無視され
る。
極性（即ち、高から低）の端子Ａにおける遷移に対する
図１の入力バッファ回路の動作は、図２に示したものと
同様である。このような遷移の場合、遅延ゲート２４ｂ
及び２６ｂの遅延ｔd は、図２の例における遅延ゲート
２４ａ及び２６ａと同様な態様でＡＴＤパルスの長さを
制御する。端子Ａにおける偶発的な高から低へのパルス
は、勿論、図２の例における偶発的な低から高へのパル
スと同様に、図１の入力バッファ回路により無視され
る。
【００３４】従って、図１の入力バッファ回路は関連す
る端子における何等かの遷移に対しＡＴＤ回路２０によ
りラインＡＴＤ上にＡＴＤパルスが迅速に発生され、且
つＡＴＤパルスの終端が入力端子における短い、従って
多分偶発的なパルスが入力バッファ回路により拒否され
るように入力バッファ回路の出力を制御するような態様
で構成されている。その結果、ＳＲＡＭにおけるワード
ラインの複数選択等のような問題を発生することが可能
なレース条件は図１の入力バッファ回路により防止され
る。更に、書込み動作期間中に無効なアドレス遷移は不
本意にデコードされることはないので、書込み動作に対
するアドレス保持時間は、事実上、図１の入力バッファ
回路による障害に対して保証されている。更に、図１の
入力バッファ回路の動作は、アドレス端子に表われるノ
イズの結果として発生される内部ノイズの量を制限し、
出力端子における誤ったスイッチングの蓋然性を減少さ
せ、且つその結果振動が発生する可能性を減少させてい
る。
る端子における何等かの遷移に対しＡＴＤ回路２０によ
りラインＡＴＤ上にＡＴＤパルスが迅速に発生され、且
つＡＴＤパルスの終端が入力端子における短い、従って
多分偶発的なパルスが入力バッファ回路により拒否され
るように入力バッファ回路の出力を制御するような態様
で構成されている。その結果、ＳＲＡＭにおけるワード
ラインの複数選択等のような問題を発生することが可能
なレース条件は図１の入力バッファ回路により防止され
る。更に、書込み動作期間中に無効なアドレス遷移は不
本意にデコードされることはないので、書込み動作に対
するアドレス保持時間は、事実上、図１の入力バッファ
回路による障害に対して保証されている。更に、図１の
入力バッファ回路の動作は、アドレス端子に表われるノ
イズの結果として発生される内部ノイズの量を制限し、
出力端子における誤ったスイッチングの蓋然性を減少さ
せ、且つその結果振動が発生する可能性を減少させてい
る。
【００３５】入力端子におけるノイズに対する免疫性を
改善していることに加えて、本発明に基づく入力バッフ
ァ回路を具備する集積回路は、更に、あるパラメータ、
例えば、セットアップ時間及びホールド（保持）時間等
のような幾つかのパラメータを最適化することを可能と
している。なぜならば、例えば、アドレス端子における
遷移が、ＡＴＤパルスが完了する後迄、回路の残部へ印
加されることが遅延されているからである。従って、本
発明を組込んだ回路に対する実際のアドレス保持時間
は、本発明の入力バッファ回路を組込んでいない回路に
対するよりもより小さいものとすることが可能である。
更に、本発明に基づく回路から得られるあるレース条件
を排除することは、集積回路自身の設計を容易化してい
る。なぜならば、内部タイミング拘束条件が著しく減少
されるからである。
改善していることに加えて、本発明に基づく入力バッフ
ァ回路を具備する集積回路は、更に、あるパラメータ、
例えば、セットアップ時間及びホールド（保持）時間等
のような幾つかのパラメータを最適化することを可能と
している。なぜならば、例えば、アドレス端子における
遷移が、ＡＴＤパルスが完了する後迄、回路の残部へ印
加されることが遅延されているからである。従って、本
発明を組込んだ回路に対する実際のアドレス保持時間
は、本発明の入力バッファ回路を組込んでいない回路に
対するよりもより小さいものとすることが可能である。
更に、本発明に基づく回路から得られるあるレース条件
を排除することは、集積回路自身の設計を容易化してい
る。なぜならば、内部タイミング拘束条件が著しく減少
されるからである。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例に基づいて構成された入
力バッファ回路を示した概略図。
力バッファ回路を示した概略図。
【図２】 図１の入力バッファ回路の動作を示したタイ
ミング線図。
ミング線図。
１０ 入力段
１６ 遅延段
１８ パスゲート
２０ アドレス遷移検知（ＡＴＤ）回路
３０ ラッチ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−54094（ＪＰ，Ａ)
特開 昭61−87297（ＪＰ，Ａ)
特開 平１−101725（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/41 - 11/419
Claims (15)
- 【請求項１】 入力バッファ回路において、 ラッチ入力端及びラッチ出力端を具備しており前記ラッ
チ出力端が前記入力バッファ回路の出力端へ結合されて
いるラッチ、 前記入力バッファ回路の入力端子と前記ラッチ入力端と
の間に結合されているパスゲート、 前記入力端子と前記パスゲートとの間に結合されている
検知入力端と前記パスゲートへパルスを供給する検知出
力端とを具備しており前記入力端子に印加された入力信
号の遷移に応答して前記パスゲートへ前記パルスを供給
し前記パルスが前記パスゲートへ供給されている期間中
は前記パスゲートを非導通状態に維持する遷移検知回
路、 を有していることを特徴とする入力バッファ回路。 - 【請求項２】 請求項１において、前記入力端子がアド
レス端子であることを特徴とする入力バッファ回路。 - 【請求項３】 請求項１において、更に、前記入力端子
と前記パスゲートとの間に結合して遅延回路が設けられ
ていることを特徴とする入力バッファ回路。 - 【請求項４】 請求項１において、前記遷移検知回路
が、 前記検知入力端へ結合した第一入力端を持っている第一
論理機能部と、前記検知入力端と前記第一論理機能部の
第二入力端との間に結合した第一遅延ゲートと、を具備
している第一脚部、 前記第一論理機能部の前記第一入力端への前記検知入力
端の結合に対して相補的な態様で前記検知入力端へ結合
した第一入力端を持っている第二論理機能部と、前記第
一遅延ゲートへの前記検知入力端の結合に対して相補的
な態様で前記検知入力端と前記第二論理機能部の第二入
力端との間に結合した第二遅延ゲートと、を具備してい
る第二脚部、 前記第一及び第二論理機能部の夫々の出力端へ結合され
た一対の入力端を具備すると共に前記パルスを供給する
ための出力端を具備する出力論理機能部、 を有していることを特徴とする入力バッファ回路。 - 【請求項５】 請求項４において、更に、前記入力端子
と前記パスゲートとの間に結合して遅延段が設けられて
いることを特徴とする入力バッファ回路。 - 【請求項６】 入力バッファ制御方法において、 入力信号が印加される入力端子と集積回路の内部ノード
へ結合されている出力端を具備しているラッチとの間に
おいて前記入力端子へ印加される入力信号の論理レベル
遷移を検知し、 前記入力信号の論理レベル遷移の検知に応答して第一エ
ッジと前記第一エッジから遅延された第二エッジとを持
っているパルスを発生し、 前記パルスの前記第一エッジの後に前記入力端子を前記
ラッチから分離させ、 前記パルスの前記第二エッジの後に前記入力信号の状態
を前記ラッチ内にラッチさせる、 上記各ステップを有することを特徴とする入力バッファ
制御方法。 - 【請求項７】 請求項６において、前記入力信号の論理
レベル遷移が前記集積回路の新たな動作サイクルに対応
することを特徴とする入力バッファ制御方法。 - 【請求項８】 請求項７において、前記パルスの前に
は、前記ラッチは前の動作サイクルに対応する前記入力
信号を前記内部ノードへ供給することを特徴とする入力
バッファ制御方法。 - 【請求項９】 請求項６において、前記分離ステップ
が、前記入力端子と前記ラッチとの間に結合されている
パスゲートを制御することにより行なわれ、且つ、更
に、前記入力信号を遅延させ、且つ前記パルスの前記第
一エッジの後に前記遅延した入力信号を前記パスゲート
へ印加する、上記各ステップを有することを特徴とする
入力バッファ制御方法。 - 【請求項１０】 請求項６において、更に、前記パルス
を前記集積回路の他の部分へ印加することを特徴とする
入力バッファ制御方法。 - 【請求項１１】 請求項６において、前記集積回路がス
タティック読取り／書込みメモリであることを特徴とす
る入力バッファ制御方法。 - 【請求項１２】 請求項６において、前記発生ステップ
が、前記論理レベル遷移の検知に応答して前記パルスの
前記第一エッジを発生し、前記論理レベル遷移を検知し
た後選択した遅延時間が経過したことに応答して前記パ
ルスの前記第二エッジを発生する、ことを特徴とする入
力バッファ制御方法。 - 【請求項１３】 入力バッファ回路において、 ラッチ入力端とラッチ出力端とを具備しており前記ラッ
チ出力端が集積回路におけるノードへ結合されているラ
ッチ、 前記入力バッファ回路の入力端子と前記ラッチ入力端と
の間に結合されており且つ制御端子が所定の論理状態に
ある場合に前記ラッチ入力端から前記入力端子を分離さ
せるパスゲート、 前記入力端子と前記パスゲートとの間に結合されている
検知入力端と前記パスゲートの制御端子へ結合されてい
る検知出力端とを具備しており前記入力端子に印加され
た入力信号の遷移を検知した場合に前記制御端子を前記
所定の論理状態とさせる検知手段、 を有することを特徴とする入力バッファ回路。 - 【請求項１４】 請求項１３において、前記検知手段
は、前記入力信号の遷移を検知した場合に、パルスを発
生し、前記パスゲートは、前記パルスの期間中、前記ラ
ッチ入力端から前記入力端子を分離させることを特徴と
する入力バッファ回路。 - 【請求項１５】 請求項１４において、更に、前記入力
端子と前記パスゲートとの間に結合されており前記入力
信号を遅延させる手段が設けられていることを特徴とす
る入力バッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/601,287 US5124584A (en) | 1990-10-22 | 1990-10-22 | Address buffer circuit with transition-based latching |
| US601287 | 1990-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06176575A JPH06176575A (ja) | 1994-06-24 |
| JP3375143B2 true JP3375143B2 (ja) | 2003-02-10 |
Family
ID=24406938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27219191A Expired - Lifetime JP3375143B2 (ja) | 1990-10-22 | 1991-10-21 | 遷移に基づいたラッチングを有するアドレスバッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124584A (ja) |
| EP (1) | EP0482868B1 (ja) |
| JP (1) | JP3375143B2 (ja) |
| KR (1) | KR920009082A (ja) |
| DE (1) | DE69128602T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| US5258952A (en) * | 1990-12-14 | 1993-11-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with separate time-out control for read and write operations |
| JPH0562470A (ja) * | 1991-08-29 | 1993-03-12 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5153455A (en) * | 1991-10-07 | 1992-10-06 | Advanced Micro Devices, Inc. | Transition-based wired "OR" for VLSI systems |
| US5306963A (en) * | 1992-06-19 | 1994-04-26 | Intel Corporation | Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory |
| US5329182A (en) * | 1992-08-12 | 1994-07-12 | Motorola Inc. | ATD pulse generator circuit with ECL to CMOS level conversion |
| KR0136074B1 (ko) * | 1992-09-11 | 1998-06-01 | 세키자와 스토무 | 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 |
| KR950004855B1 (ko) * | 1992-10-30 | 1995-05-15 | 현대전자산업 주식회사 | 반도체 메모리 소자의 어드레스 전이 검출 회로 |
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| JPS62173692A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体集積回路 |
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| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
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-
1990
- 1990-10-22 US US07/601,287 patent/US5124584A/en not_active Expired - Lifetime
-
1991
- 1991-10-16 KR KR1019910018206A patent/KR920009082A/ko not_active Application Discontinuation
- 1991-10-21 EP EP91309720A patent/EP0482868B1/en not_active Expired - Lifetime
- 1991-10-21 DE DE69128602T patent/DE69128602T2/de not_active Expired - Fee Related
- 1991-10-21 JP JP27219191A patent/JP3375143B2/ja not_active Expired - Lifetime
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|---|---|
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| EP0482868A2 (en) | 1992-04-29 |
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