KR0136074B1 - 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 - Google Patents

개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치

Info

Publication number
KR0136074B1
KR0136074B1 KR1019930018366A KR930018366A KR0136074B1 KR 0136074 B1 KR0136074 B1 KR 0136074B1 KR 1019930018366 A KR1019930018366 A KR 1019930018366A KR 930018366 A KR930018366 A KR 930018366A KR 0136074 B1 KR0136074 B1 KR 0136074B1
Authority
KR
South Korea
Prior art keywords
circuit
signal
supply voltage
output
power supply
Prior art date
Application number
KR1019930018366A
Other languages
English (en)
Other versions
KR940008091A (ko
Inventor
가츠토 후루모치
준지 세이노
Original Assignee
세키자와 스토무
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP4243136A external-priority patent/JPH0697785A/ja
Priority claimed from JP4246598A external-priority patent/JPH0697285A/ja
Priority claimed from JP4248309A external-priority patent/JPH06103784A/ja
Priority claimed from JP4248310A external-priority patent/JPH06103782A/ja
Application filed by 세키자와 스토무, 후지쓰 가부시키가이샤 filed Critical 세키자와 스토무
Publication of KR940008091A publication Critical patent/KR940008091A/ko
Application granted granted Critical
Publication of KR0136074B1 publication Critical patent/KR0136074B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 목적은 대기시 소비전력을 줄일 필요가 있을 때 그 소비전력을 줄일 수 있고, 셀에 대한 충분한 소프트 에러저항을 제공할 필요가 있을 때 충분한 소프트 에러 저항이 보장될 수 있는 MOS형 SRAM을 제공하기 위한 것이다.
본 발명의 MOS형 SRAM은 상이한 전압치를 갖는 복수의 전압을 발생시키기 위한 전원회로와, 상기 전원 회로로부터 출력되는 복수의 전압으로부터 하나의 전압을 선택하고 상기 선택된 전압을 셀 데이타 유지 전압으로서 셀을 형성하는 플립 플롭에 공급하는 선택회로를 구비한다.

Description

개량된 소프트 에러 저항을 갖는 MOS 형 SRAM, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치
제1도는 본 발명의 제1모드에 따른 MOS 형 SRAM의 기본 구성을 도시하는 도면.
제2a도 및 제2b도는 본 발명의 제1실시예의 주요부를 도시하는 블록도.
제3도는 본 발명의 제1실시예에 따른 행 어드레스 버퍼, 행 디코더 및 셀 어레이부의 세부 구성을 도시하는 회로도.
제4도는 본 발명의 제1실시예에 따른 셀의 구성을 도시하는 회로도.
제5도는 본 발명의 제1실시예에 따른 열 어드레스 버퍼, 열 디코더 및 열 선택 회로의 세부 구성을 도시하는 회로도.
제6도는 본 발명의 제1실시예에 따른 데이타 입력 버퍼, 기록 증폭기, 칩 선택 신호 입력 버퍼, 기록 제어 신호 입력 버퍼, 센스 증폭기 및 데이타 출력 버퍼의 세부 구성을 도시하는 회로도.
제7도는 본 발명의 제1실시예의 동작을 설명하기 위한 도면.
제8a도 및 제8b도는 본 발명의 제2실시예의 주요부를 도시하는 블록도.
제9도는 본 발명의 제2실시예에 따른 승압 전압 발생 회로의 세부 구성을 도시하는 회로도.
제10도는 본 발명의 제2실시예의 동작을 설명하기 위한 도면.
제11a도 및 제11b도는 본 발명의 제3실시예의 주요부를 도시하는 블록도.
제12도는 본 발명의 제3실시예의 동작을 설명하기 위한 도면.
제13도는 본 발명의 제4실시예를 도시하는 회로도.
제14도는 본 발명의 제4실시예의 동작을 설명하기 위한 파형도.
제15도는 본 발명의 제5실시예를 도시하는 회로도.
제16도는 본 발명의 제5실시예의 동작을 설명하기 위한 파형도.
제17도는 본 발명의 제6실시예를 도시하는 회로도.
제18도는 고정 저항의 저항값이 증가되었을때 본 발명의 제5실시예의 동작을 설명하기 위한 파형도.
제19도는 본 발명의 제6실시예의 동작을 설명하기 위한 파형도.
제20a도 및 제20b도는 본 발명의 제7실시예를 도시하는 회로도.
제21도는 고전위 전원 전압 강하 검출 회로가 제공되지않은 경우의 본 발명의 제7실시예의 고전위 전원 전압 검출 회로의 동작을 설명하기 위한 파형도.
제22도는 본 발명의 제7실시예의 고전위 전원 전압 강하 검출 회로 및 고전위 전원 전압 검출 회로의 동작을 설명하기 위한 파형도.
제23도는 종래예의 상보 신호 천이 검출 회로를 도시하는 도면.
제24도는 다른 종래예의 상보 신호 천이 검출 회로를 도시하는 도면.
제25a도 내지 제25e도는 제24도 회로의 각부에서 전위 변화를 도시하는 도면.
제26a도 내지 제26f도는 입력 신호의 반전이 연속으로 발생할 경우의 제24도 회로의 각부에서 전위 변화를 도시하는 도면.
제27도는 본 발명의 제8실시예의 회로 구성을 도시하는 도면.
제28a도 내지 제28e도는 제27도 회로의 각부의 전위 변화를 도시하는 도면.
제29도는 제27도의 NAND 회로의 구성예를 도시하는 도면.
제30도는 제27도의 회로가 SRAM에 적용된 제9실시예의 일부를 도시하는 도면.
제31도는 제9실시예의 다른부를 도시하는 도면.
제32도는 제10실시예의 회로 구성을 도시하는 도면.
제33도는 제32도의 회로에서 NOR 회로의 구성예를 도시하는 도면.
제34도는 종래 SRAM의 각부와 신호선의 구성을 도시하는 도면.
제35도는 제34도의 SRAM에 대한 신호선 배선 레이아웃을 도시하는 도면.
제36a도 및 제36b도는 제34도의 SRAM에 있어서 신호 전송 지연을 예시하는 도면.
제37도는 제11실시예에 따른 SRAM의 각부와 신호선의 구성을 도시하는 도면.
제38도는 제37도의 구성에 대한 신호선 배선 레이아웃을 도시하는 도면.
제39a도 및 제39b도는 제37도의 구성에 있어서 신호 전송 지연을 예시하는 도면.
제40도는 어드레스 및 기록 인에이블 신호에 대해 상이한 신호선 배열에 따른 차이를 설명하기 위한 제1배열을 도시하는 도면.
제41a도 내지 제41f도는 제40도의 배열에서 신호들간의 타이밍차를 도시하는 도면.
제42도는 어드레스 및 기록 인에이블 신호에 대해 상이한 신호선 배열에
제43a도 내지 제43f도는 제42도의 배열에서 신호들간의 타이밍차를 도시하는 도면.
제44도는 어드레스 및 기록 인에이블 신호에 대해 상이한 신호선 배열에 따른 차이를 설명하기 위한 제3배열을 도시하는 도면.
제45a도 내지 제45f도는 제44도의 배열에서 신호들간의 타이밍차를 도시하는 도면.
제46도는 제12실시예에 따른 신호선 배선 레이아웃을 도시하는 도면.
제47a도 내지 제47c도는 신호선상의 신호 전송 지연이 제12실시예에 따라 조정되는 특정예를 예시하는 도면.
＊도면의 주요부분에 대한 부호의 설명＊
11,41,64 : 전원회로
12 : 셀
14 : 선택 회로
21 : 행 어드레스 버퍼
22,521 : 행 디코더
23 : 셀 어레이부
28 : 열 어드레스 버퍼
29 : 열 디코더
30 : 열 선택 회로
32 : 데이타 입력 버퍼
33 : 기록 증폭기
35 : 칩 선택 신호 입력 버퍼
37 : 기록 제어 신호 입력 버퍼
38 : 센스 증폭기
39 : 데이타 출력 버퍼
65 : 승압 전압 발생 회로
201 : 제1NAND 회로
202 : 제2NAND 회로
203 : 제3NAND 회로
204 : 제1지연 회로
205 : 제2지연 회로
241 : 제4NAND 회로
251 : 제5NAND 회로
501,502,503,511,512,513 : 신호원
Wa,Wb,Wc,W1,W2,W3 : 신호선
Sa,Sb,Sc,Sp,Sq,Sr : 신호
520 : 반도체 기판
522a,522b : 기록 인에이블 버퍼
523 : 메모리셀 매트릭스
524a,524b : 메모리 액세스용 주변 회로
533,534 : 지연 회로
본 발명은 플립플롭을 메모리셀로서 구성하는 MOS 트랜지스터로 구성된 MOS 형 SRAM과, 고전위 전원 전압 강하를 검출하기 위해 MOS 형 SRAM에 적용되는 고전위 전원 강하 검출 회로와, RAM 내에서 발생되는 상보 어드레스 신호와 같은 상보 신호의 천이를 검출하는 상보 신호 천이 검출 회로 및 신호들간에 시간 마진을 개선하기 위해 설계된 배선 패턴을 갖는 반도체 장치에 관한 것이다.
근래, MOS 형 SRAM은 메모리셀의 미세화와 대용량화가 진행되어, 셀의 소프트 에러 저항의 대기(standby)시의 소비 전류의 증가와 같은 문제들이 초래되고 있으며, 이와 같은 결함들을 해결하는 것이 시급히 요구되고 있다.
MOS 형 SRAM에 대한 셀의 미세화는 메모리 용량을 증가시키지만, 노드의 기생 용량의 저하를 수반하게 되어, 고레벨로 설정될 때 노드에 충전되는 전하량의 감소를 가져온다. 이러한 전하량의 감소는 셀의 소프트 에러 저항을 감소시키는 주요 원인이 된다. 셀의 미세화에 의한 소프트 에러 저항의 감소는 노드에 인가되는 고전위 전압을 감소시키면 더욱 크게 된다.
한편, 상기 MOS 형 SRAM은 저소비 전력이 요구되고, 저소비 전력형 MOS 형 SRAM은 실제 사용에 유용하게 이용되고 있다. 상기 저소비 전력형 MOS 형 SRAM에서, 대기 상태시에 소비되는 전력의 대부분은 셀 데이타 유지 전류에 기인하다. 만일 저소비 전력에 대해 셀 데이타 유지 전류를 감소시키기 위해 전원 전압이 감소되면, 메모리셀 노드 전압이 하강하고, 소프트 에러 저항이 추가로 하강되어, 요구되는 장치의 신뢰성을 얻을 수 없게 된다.
특히, 감소된 메모리셀 크기 및 증가된 집적화가 가능한 고저항 부하 형태의 메모리셀 구조를 갖는 MOS 형 SRAM에서, 셀 데이타 유지 전류의 특정량은 셀 데이타 유지를 위해 필요하고, 부하 저항값을 증가시키는데는 일정한 한계가 있다. 따라서, 메모리 셀 밀도의 증가는 전체적으로 셀 데이타 유지 전류의 증가를 수반하고, 이는 소비 전력을 추가로 감소시키기 위한 노력이 요구된다.
상술한 바와 같이, 저소비 전력형 MOS 형 SRAM은 충분한 소프트 에러 저항이 보장되면 소비 전력이 증가하기 때문에 충분한 소프트 에러 저항을 얻을 수 없게되는 문제를 갖게 된다.
상기 MOS 형 SRAM은 통상 셀크기가 감소되는 경우, 절연막의 유전 강도가 증가하고, 동일 크기의 전압이 RAM 내부 회로에 인가될 수 없는 문제를 갖게된다. 이러한 문제를 예방하기 위하여, 내부 회로에 인가될 전압을 감소시키기 위해 전원 전압 저감 회로를 포함하는 반도체 장치가 존재한다. 한편, 저소비 전력을 달성하기 위해 전원 전압을 감소시키는 동작이 종종 실행된다. 일부 반도체 장치에서, 외부 전원 전압이 강하하는 경우에 강하로부터 내부 회로에 공급될 전압을 보호하기 위해 전압 승압 회로가 제공된다.
예컨대, 일본 공개공보 제 62-17778호에는 전원 전압을 검출하므로서, 워드선 전압 승압 회로를 가지며, 그 회로를 전환시키는 반도체 메모리가 개시되어 있다.
한편, 일본 공개공보 제 2-183495호에는 전원 전압 저감 회로의 내부 전압이 소정값 이하로 하강할때 외부 전원 전압이 워드선 구동회로에 공급되는 전원 전압 저감 회로를 갖는 반도체 메모리가 개시되어 있다.
또한, 일본 공개공보 제 4-132084호에는 복수의 전압을 발생시키는 전압 발생 회로와, 상기 전압 발생 회로에 의해 회로부의 동작 조건에 따라 각각의 회로부에 제공되는 상이한 전원 전압을 전달하는 전달 회로를 구비하여, 비동작부에 소비 전력을 감소시키는 반도체 장치가 개시되어 있다.
상기 3개의 종래예에서, 내부 회로에 인가될 전압은 소비 전력을 감소시키고, 외부 전원 전압의 변화에 의해 야기되는 역효과를 완화시키기 위해 2 이상의 값 사이에서 전환된다. 전술한 바와 같이 저소비 전력형 MOS 형 SRAM에서, 대기시에 소비되는 전력의 대부분은 셀 데이타 유지 전류에 기인하지만, 상술한 3개의 종래예에서는 대기시에 셀 데이타 유지 전류를 감소시키는 것에 대해 별다른 설명이 제공되어 있지 않음과 동시에 소프트 에러의 측정에 대한 언급도 제공되어 있지 않다.
저소비 전력형 집적 회로 장치에서는 소비 전력을 감소시키기 위해 동작 모드시보다 대기 모드시에 전원 전압을 낮게 유지시킨다. 상기 전원 전압이 효율적으로 전환될때, 셀 어레이부로 공급될 전압이 고전압으로 전환되어, 기록된 정보가 유지될 수 있다. 따라서, 전압이 저전압으로 전환될때 전원 전압을 검출하는 것은 필요하다. 상기 전압을 효율적으로 전환시키기 위해 전술한 회로는 사전 결정된 전압으로 전압 강하를 검출하기 위해 사용된다. 셀 어레이부로 공급될 전압이 하나의 값에서 다른 값으로 전환되는 경우, 셀 어레이부로 공급될 전압은 저전압으로 전환하는 전원 전압이 검출될때 즉시 고전압으로 전환되어야 한다. 각 회로는 전원 전압이 저전압으로의 전환을 검출하기 위해 사용되지만, 상기 요구를 완벽하게 만족시키기 위해서 사용되지는 않는다.
예컨대, 상기한 일본 공개공보 제 62-177787호에는 소정값으로의 전원 전압 강하를 검출하는 회로가 개시되어 있고, 또한 상기 회로는 일본 공개 공보 제 62-150586호, 제 62-188090호, 제 63-103978호 및 제 3-238365호에도 개시되어 있다. 그러나, 이들 회로들은 상술한 바와 같은 동일한 문제를 갖고 있다.
따라서, 통상의 트랜지스터로 구성되는 간단한 회로를 사용함으로써 저전압으로 전원 전압의 전환을 신속하게 검출할 수 있는 회로를 제공하는 것이 요구된다.
근래에 들어 반도체 장치에 있어서 동작 속도의 증가와 기능적 가능출력의 증가가 진행됨에 따라 각신호의 천이를 검출하고 그들 검출 신호를 이용하도록 공통으로 실행된다. SRAM과 같은 반도체 메모리에서, 어드레스 신호의 천이는 내부 회로를 리셋시키고 동작 구간을 제한하기 위해 검출된다. 이들 천이를 검출하므로서 발생되는 검출 신호가 각각의 동작에 대해 기본 신호로서 제공되기 때문에 확실한 검출 감도 및 고속 응답이 요구된다. 상기 어드레스 신호 천이 검출 신호는 어드레스 상보 신호로부터 발생되고, 반대 극성의 어드레스 신호는 반도체 메모리내에서 발생된다. 어드레스 신호 천이를 검출하기 위해 설계된 회로는 어드레스 천이 검출(ATD)회로라고 칭한다.
일본 공개 공보 제 59-151523호 및 제 3-263688호는 NAND 회로를 이용하는 어드레스 천이 검출 회로를 개시하고 있고, 일본 공개 공보 제 59-151523호에는 간단한 회로의 어드레스 천이 검출 회로를 개시하고 있으며, 일본 공개 공보 제 3-263688호에는 안정된 펄스를 발생시키는 어드레스 천이 검출 회로를 개시하고 있다.
메모리 장치에 있어서, 어드레스 신호 천이를 검출함으로써 펄스를 발생시키는 천이 검출 회로는 상술한 바와 같이 신호의 천이에 고속으로 응답함과 아울러 신호의 천이 시점으로부터 개시하는 소정의 기간동안 각 신호 천이에 응답하여 펄스를 발생시키는 것이 요구된다. 이것은 메모리 장치내에서 리셋 동작등에 필요하다. 상기의 요구는 비록 어드레스 펄스에 잡음등이 혼입되기 때문에 짧은 기간에 연속된 천이가 발생하는 경우에도 각각의 천이에 응답하여 소정의 펄스가 발생되고, 천이의 패턴에 의해서는 연속된 긴 펄스가 되어도 최후의 천이에 대해서 소정 기간후에 종료하는 펄스를 발생시키는 것을 의미한다.
그러나, 상기한 일본 공개 공보 제 59-151523 및 제 3-263688호에 개시된 어드레스 천이 검출 회로는 신호의 천이 시점으로부터 개시하는 소정의 기간동안 각 신호 천이에 응답하여 펄스를 발생시키도록 설계되어 있지 않아, SRAM과 같은 반도체 메모리에 사용될때 짧은 기간내에 연속된 천이가 발생하는 잡음등을 포함하는 어드레스 펄스의 경우에 실행될 수 없는 비트선 리셋등으로서 정상적인 동작이 실행될 수 없다.
최근 SRAM 및 기타 반도체 기억 장치의 대용량화에 의한 칩면적의 증대에 의해 신호선의 배선 길이의 증가에 기인하는 신호의 지연 및 상기 신호 지연에 의한 다른 신호와의 동기의 어긋남이 문제로 야기되고 있다. 따라서 신호선의 배선 길이의 증가에 의해 신호 지연을 고려한 회로 설계를 실행하는 것이 요구되고 있다. 종래 공지된 반도체 장치의 신호선 배선에 따르면 신호선 길이의 증대에 기인하는 신호 전송 지연을 작게 하기 위하여 각 신호선의 길이를 가능한 짧게되도록 배선의 레이아웃이 행해지고 있다.
따라서 종래의 공지된 신호 배선의 형태에 있어서, 각 신호선은 배선 길이가 가능한 짧아지도록 배선함과 동시에 그 신호의 전송 방향(즉, 배선 방향)은 다른 인접한 신호선의 배선 방향과 무관하게 배선되어 있기 때문에 각 신호들간에 각 신호선의 배치 및 그 신호선의 길이의 증대에 기인하여 전송 시간의 타이밍차가 발생하고 있었다. 이 상황하에서 일부 회로 블록에서 입력 신호간의 타이밍차가 비교적 작고, 또 다른 회로 블록에서 타이밍차가 비교적 큰 부분이 함께 존재하여, 특히 타이밍차가 큰부분에서는 관련 회로 블록이 오동작하는 문제가 초래되고 있었다.
일본 공개 공보 제 3-137886호에는 전송 지연이 칩상의 상이한 위치에 배열된 어드레스 신호 처리 회로에 공급되는 모든 제어 신호에 대해 실질상 동일하게 되도록 전송 지연량을 제어하는 수단이 설비된 반도체 메모리가 개시되어 있다. 또한 일본 공개 공보 제 3-48455호에는 신호 전송 지연량을 감소시키기 위해 설계된 배선 패턴이 개시되어 있고, 일본 공개 공보 제 4-132242호에는 칩을 따라 전송하는 신호들간의 전송 시간이 변화가 감소되는 반도체 장치가 개시되어 있다. 그러나, 이들 종래예 중에서 상이한 방향의 신호 전송에 따른 타이밍차로 인한 오동작에 관해서는 아무런 언급도 없었고, 이들 종래예의 구성에서는 이 문제를 해결할 수 없었다.
본 발명은 상술한 문제들을 해결하는 것을 목적으로 한다.
본 발명의 제1목적은 대기시에 있어서 소비 전력을 저감하고자 하는 경우에 소비 전력을 저감할 수 있고, 셀에 대해서 충분한 소프트 에러 저항을 필요로 하는 경우에 충분한 소프트 에러 저항을 확보할 수 있도록 칩에 공급되는 전원 전압의 조건에 따라서 필요한 성능을 제공할 수 있는 MOS 형 SRAM을 제공하는 것을 목적으로 한다.
본 발명의 제2목적은 종래 구조의 트랜지스터로 구성된 간단한 회로를 사용하여 고전위 전원 전압 강하를 검출할 수 있는 고전위 전원 전압 강하 검출 회로를 제공하는 것을 목적으로 한다.
본 발명의 제3목적은 고속으로 동작하고, 입력 상보 신호의 반전이 천이 검출 펄스 출력 기간보다 더 짧은 구간에서 발생해도 신호 천이를 확실하게 검출할 수 있는 천이 검출 회로를 제공하는 것을 목적으로 한다.
본 발명의 제4목적은 각 회로 블록에 공급되는 각 신호들간에 전송 시간의 차이로부터 생기는 타이밍차를 제거하고, 회로의 오동작을 방지하는 배선 패턴을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
제1목적을 달성하기 위한 본 발명의 1 모드에 따른 MOS 형 SRAM은 외부 전원 전압의 변화에 따라 상이한 전압값의 복수의 전압을 발생시키는 전원 회로와; 상기 전원 회로로부터 출력되는 복수의 전압중 하나의 전압을 선택하여 그 선택된 전압을 셀 데이타 유지 전압으로서 셀을 구성하는 플립플롭에 공급하는 선택 회로를 구비하는 것을 특징으로 한다. 상기 전원 회로는 외부 전원 전압을 강압하는 전압 강압 회로이거나 또는 외부 전원 전압을 승압하는 전압 승압 회로를 포함할 수 있으며, 또는 이들 회로 모두를 포함할 수도 있다.
본 발명의 제1모드에 따른 MOS 형 SRAM에 의하면, 전원 회로로부터 출력되는 복수의 전압중에서 셀 데이타 유지 전압으로서 저전압을 선택하도록 제어하는 경우에는 대기시에 있어서 소비 전력을 저감할 수 있으며, 전원 회로로부터 출력되는 복수의 전압중에서 셀 데이타 유지 전압으로서 고전압을 선택하도록 제어하는 경우에는 셀로서 충분한 소프트 에러 저항을 얻을 수 있다.
제2목적을 달성하기 위한 본 발명의 제2모드에 따른 고전위 전원 전압 강하 검출 회로는 드레인 및 게이트를 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속된 nMOS 트랜지스터와; 일단부가 상기 nMOS 트랜지스터의 소스에 접속되고 다른 단부가 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속된 커패시터와; 소스가 상기 커패시터에 접속되고 게이트가 상기 고전위 전원 전압 입력 단자에 접속된 pMOS 트랜지스터와; 일단부가 상기 pMOS 트랜지스터의 드레인에 접속되고 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 저항을 구비하고, 상기 pMOS 트랜지스터의 드레인으로부터 고전위 전원 전압 강하 검출 신호를 얻을 수 있도록 구성된 것을 특징으로 한다.
본 발명의 제2모드에 따른 고전위 전원 전압 강하 검출 회로에 의하면, 고전위 전원 전압이 제1전압값인 경우 nMOS 트랜지스터는 도통되고, 상기 전원 전압이 제1전압값 이하인 경우에는 상기 nMOS 트랜지스터는 OFF된다. 따라서, 상기 고전위 전원 전압이 제1전압값인 경우 상기 nMOS 트랜지스터는 ON되고, 커패시터는 nMOS 트랜지스터를 통하여 충전되어, 출력단자에서의 전압값은 저전위 전원 전압값과 동일하게 된다. 고전위 전원 전압이 제1전압값 이하의 제2전압값 이상을 유지하는 경우에는 pMOS 트랜지스터는 OFF되고, 상기 전원 전압이 제2전압값 이하로 강하될때 pMOS 트랜지스터는 도통된다. 따라서, 고전위 전원 전압이 제1전압값에서 하강을 개시할때 nMOS 트랜지스터는 OFF되고, 상기 고전위 전원 전압이 제2전압값으로 강하할때까지 pMOS 트랜지스터는 OFF를 유지하여, 출력 단자의 전압값은 저전위 전원 전압값과 동일하게 유지된다. 고전위 전원 전압이 제2전원값으로 강하될때 pMOS 트랜지스터는 ON되고, 커패시터상에 저장되는 전하는 pMOS 트랜지스터를 통하여 방전되어, 저전위 전원 전압 이상의 전압은 고전위 전원 전압 검출 신호로서 출력단자에 출력된다.
제3목적을 달성하기 위한 본 발명의 제3모드에 따른 상보 신호 천이 검출 회로는 상보 신호쌍의 제1신호가 입력되는 제1NAND 회로와; 상보 신호쌍의 제2신호가 입력되는 제2NAND 회로와; 상기 제1NAND 회로와 제2NAND 회로의 출력이 입력되고, 펄스 신호를 출력하는 제3NAND 회로와; 상기 제1NAND 회로의 출력을 지연시킨후, 상기 제2NAND 회로의 입력 신호로서 출력하는 제1지연 회로와; 상기 제2NAND 회로의 출력을 지연시킨후, 상기 제1NAND 회로의 입력 신호로서 출력하는 제2지연 회로를 구비하여 구성된다. 상기 목적을 달성하기 위해서, 상기 제1지연 회로는 제4NAND 회로와, 상기 제4NAND 회로의 출력이 입력되는 제1인버터 회로와, 상기 제4NAND 회로의 출력과 접지 사이에 접속된 용량 소자를 포함하며, 상기 제4NAND 회로에는 상기 제1NAND 회로의 출력과 상기 상보 신호쌍의 제2신호가 그 입력단에 입력되고, 상기 제2지연 회로는 제5NAND 회로와, 상기 제5NAND 회로의 출력이 입력되는 제2인버터 회로와, 상기 제5NAND 회로의 출력과 접지 사이에 접속된 용량 소자를 포함하며, 상기 제5NAND 회로에는 상기 제2NAND 회로의 출력과 상보 신호쌍의 제1신호가 그 입력단에 입력되는 것을 특징으로 한다. 상기 NAND 회로는 NOR 회로로 대체될 수도 있다.
본 발명의 제3모드에 따른 상보 신호 천이 검출 회로에 의하면, 입력 신호의 변화가 즉시 출력에 반영되고, 출력 펄스의 기간은 용량 소자의 방전 시간의 길이로 결정된다. 또한, 상보 신호쌍의 제2신호 및 제1신호가 각각의 제1지연 회로의 제4NAND 회로 및 제2지연 회로의 제5NAND 회로에 입력으로서 인가된다. 입력 신호의 반전에 의해 충전되는 용량 소자에 접속된 NAND 회로에 인가되는 입력 신호가 반전하여 로우 상태로 변화하기 때문에 입력 신호의 반전과 동시에 용량 소자의 충전이 개시된다. 충전이 완료되면 입력 신호의 반전에 응답하여 정상적인 펄스의 출력이 가능하고 연속적인 입력 신호의 반전이 발생하더라고 정상적인 펄스의 출력이 행해질 수 있다.
제4목적을 달성하기 위한 본 발명의 제4모드에 따른 반도체 장치는 복수의 상이한 신호원과, 상기 신호원으로부터 발생되는 복수의 신호를 각각 전송하는 복수의 신호선과, 상기 신호선을 통해 상기 복수의 신호가 공급되는 최소한 하나의 회로 블록을 구비하고, 상기 복수의 신호선은 각각의 배선 방향이 동일한 방향이 되도록 배열되는 것을 특징으로 한다. 상기 신호선이 상이한 배선 길이를 가질경우 각 신호선이 동일한 신호 전송 지연 시간을 갖도록 차이를 조절하는 수단을 제공할 수 있다. 상기 지연 시간을 조절하는 조절 수단은 지연 회로를 신호선의 도중 부분에 설치되거나 또는 각 신호선이 동일한 전송 지연 시간을 갖도록 신호선의 배선폭을 상이한 값을 설정함으로써 실현될 수있다.
본 발명의 제4모드에 따른 반도체 장치에 의하면, 복수의 신호원으로부터 각 신호의 공급선인 회로 블록으로 연장하는 신호선이 각각의 배선 방향이 동일한 방향으로 진행하도록 배열되어 있기 때문에 신호선상의 각 부분에 있어서 각 신호들간의 신호 전송 타이밍(즉, 지연량)을 동일하게 할 수 있다. 이것은 상기 회로 블록의 오동작을 방지할 수 있다.
본 발명의 상기한 목적 및 특징은 첨부한 도면을 참조하여 이하의 양호한 실시예의 설명으로부터 명백히 이해될 수 있다.
제1도는 본 발명의 제1 내지 제3실시예에 따른 MOS 형 SRAM의 기본구성을 도시하는 도면이다. 제1도에서, 도면의 참조부호 11은 외부 전원 전압 VCC의 변화에 따라 상이한 전압 값의 복수의 전압 V1,V2,…,Vn을 출력하는 전원 회로를 나타내고, 14는 상기 전원 회로(11)에서 출력되는 복수의 전압 V1,V2,…,Vn 중에서 하나의 전압을 선택하고, 이 선택된 전압을 셀 데이타 유지 전압으로서 셀(12)을 구성하는 플립플롭(13)에 공급하는 선택 회로(14)를 나타내며, 15-1,15-2,…,15-n은 선택 회로(14)를 구비하는 스위치 소자이고, S1,S2,…,Sn은 스위치 소자 15-1,15-2,…,15-n의 온/오프 동작을 제어하는 스위치 제어 신호이며, 16 및 17은 셀 선택용 nMOS 트랜지스터이고, WL은 위드선, BL 및 /BL은 비트선을 나타낸다.
상기 예시된 MOS 형 SRAM에서, 대기시에 있어서 소비 전력을 저감하고자 하는 경우에는 셀 데이타 유지전압으로서 전원 회로(11)로부터 출력되는 복수의 전압 V1,V2,…,Vn 중에서 전압값이 낮은 하나의 전압을 선택하도록 제어가 실행되고, 셀로서 충분한 소프트 에러 저항을 확보하고자 하는 경우에는 셀 데이타 유지전압으로서 전원 회로(11)로부터 출력되는 복수의 전압 V1,V2,…,Vn 중에서 전압값이 높은 전압을 선택하도록 제어가 실행된다.
본 발명의 MOS 형 SRAM에 있어서, 상기 전원 회로(11)는 상술한 바와 같이 다중 전압을 출력시키지만, 후술하는 실시예에서는 간소화를 위해 2개의 상이한 전압만을 출력시키는 전원 회로(11)를 가정한다.
제2a도 및 제2b도는 본 발명의 제1실시예의 주요부를 도시하는 도면으로서, 여기서 참조부호 18은 칩 본체를, 19 및 20은 행 어드레스 신호 A0 및 A1이 입력되는 행 어드레스 신호 입력 단자를, 21은 행 어드레스 신호 입력 단자(19,20)를 통해 입력되는 행 어드레스 신호 A0 및 A1을 파형 정형하고 상기 행 어드레스 신호 A0 및 A1을 상보 신호화함으로써 내부 행 어드레스 신호 a0,/a0,a1 및 a1을 출력하는 행 어드레스 버퍼를, 22는 상기 행 어드레스 버퍼(21)로부터 공급되는 내부 행 어드레스 신호 a0,/a0,a1 및 a1을 디코드하는 행 디코더를, 23은 셀의 어레이를 포함하는 셀 어레이부를 나타낸다.
여기에서, 행 어드레스 버퍼(21), 행 디코더(22) 및 셀 어레이부(23)는 제3도에 도시된 바와 같이 구성된다. 도면중에서, WL0 내지 WL3은 워드선을, BL0 내지 BL3는 비트선을, VDD는 내부 전원 전압을 나타낸다.
또한 참조부호 24는 고저항 부하형 셀을 나타내고, 25는 셀(24)을 구성하는 고저항 부하형 플립플롭이고, 이들 플립플롭(25)에는 후술하는 전원 회로로부터 셀 데이타 유지전압 Vcell이 공급된다.
제4도는 고저항 부하형 셀(25)의 구성을 도시하는 도면이다.
제4도에서, 참조부호 25는 메모리 소자로서 동작하는 플립플롭이다. 2는 칩내에 외부 전원 전압을 강압시키므로서 달성되는 내부 강압 전압을 공급하는 VDD선이다. 3 및 4는 구동소자로서 동작하는 nMOS 트랜지스터이다. 5 및 6은 누설 보상용의 고저항이고, 7 및 8은 셀선택용 nMOS 트랜지스터이다. WL은 행 디코더(도시 생략)에 접속되는 워드선을, BL 및 /BL은 열 선택 게이트(도시 생략)에 접속되는 비트선쌍이다.
여기서, 예컨대 노드(9)가 하이(high)이면 nMOS 트랜지스터(4)는 ON 상태가 되고, 노드(10)이 로우(low)이면 nMOS 트랜지스터(3)는 OFF 상태가 된다. 그러므로 상기 노드(9)는 하이 상태를 유지한다.
이 경우에, 누설 보상용 고저항(5)을 통해서 VDD 선(2)으로부터 노드(9)로 전류를 공급함으로써, 고저항(5)은 누설로 인하여 노드(9)에서 전압 강하에 대해 보상하는 기능을 갖는다.
또한, 이 경우에, nMOS 트랜지스터(4)가 ON 됨으로써, VDD 선(2)으로부터 고저항(6) 및 nMOS 트랜지스터(4)를 통하여 접지로 전류가 흐르지만, 이 전류는 셀 데이타 유지 전류로서 소비되는데, 즉 상기 전류는 셀 데이타를 유지하기 위해 사용된다.
한편, 노드(10)이 하이 상태인 경우, nMOS 트랜지스터(3)는 ON 상태가 되고, 노드(9)가 로우 상태이면 nMOS 트랜지스터(4)는 OFF 상태가 된다. 그러므로 노드(10)은 하이 상태로 유지한다.
이 경우에, 누설 보상용 고저항(6)을 통해서 VDD 선(2)으로부터 노드(10)으로 전류를 공급함으로써, 고저항(6)은 누설로 인하여 노드(10)에서 전압 강하에 대해 보상하는 기능을 갖는다.
또한, 이 경우에, nMOS 트랜지스터(3)가 ON 됨으로써, VDD 선(2)으로부터 고저항(54 및 nMOS 트랜지스터(3)를 통하여 접지로 전류가 흐르지만, 이 전류는 셀 데이타 유지 전류로서 소비된다. 고저항(5,6)의 저항값을 증가시킴으로써 셀 데이타 유지 전류를 저감시키는 것이 가능하다. 그러나, 노드(9)가 하이 레벨로 설정되면 이 하이 레벨 상태를 유지하기 위해서는 노드(9)에 대해서 10 내지 100fA의 전류를 흐르게 할 필요가 있고, 마찬가지로 노드(10)이 하이 레벨로 설정되면 이 하이 레벨 상태를 유지하기 위해서는 노드(10)에 대해서 10 내지 100fA의 전류를 흐르게 할 필요가 있다.
이 때문에 이들 고저항(5,6)의 저항값을 크게하는 데도 일정한 한계가 있고, 이것이 셀의 대용량화를 도모하면 셀 데이타 유지 전류가 증가되어 버리는 원인이 되고 있었다.
이 셀의 대용량화에 의한 셀 데이타 유지 전류의 증가는 대기 상태시에 있어서 소비되는 전력의 대부분을 셀 데이타 유지 전류에 의한 것으로 하고 있는 저소비 전력형의 MOS 형 SRAM에 있어서 특히 심각한 문제가 되고 있다.
또한 셀의 미세화에 의한 노드(9,10)의 기생 용량의 저하에 수반해서 상기 노드(9,10)중 하이 레벨로 설정되는 노드에 저장되는 전하량이 감소되고, 이것이 셀의 소프트 에러 저항을 저하시키는 원인이 되고 있었다.
이 셀의 미세화에 의한 소프트 에러 저항의 저하는 노드(9,10)중에서 하이 레벨로 설정되는 노드에 인가되는 전압을 낮게 하면 더욱 커지게 된다. 이것은 외부 전원 전압을 강압해서 생성되는 내부 전원 전압을 셀에 공급하는 MOS 형 SRAM에 있어서 특히 심각한 문제가 되고 있다. 본 발명의 실시예에서 이들 문제점은 해결된다. 본 발명의 실시예는 고저항 부하형 메모리셀을 사용하지만, 이러한 특정형의 메모리 셀로 제한되지는 않으며, 다른 형태의 메모리 셀도 사용될 수 있다.
또한 제2a도 및 제2b도에 있어서, 도면부호 26 및 27은 열 어드레스 신호 A2 및 A3가 입력되는 열 어드레스 신호 입력 단자를 나타내고, 28은 열 어드레스 신호 입력 단자(26,27)를 통해 입력되는 열 어드레스 신호 A2 및 A3를 파형 정형하고 상기 열 어드레스 신호 A2 및 A3를 보상 신호화하여 내부 열 어드레스 신호 a2,/a2,a3 및 /a3를 출력하는 열 어드레스 버퍼를 나타낸다.
도면 부호 29는 열 어드레스 버퍼(28)를 통해 입력된 열 어드레스 신호 A2 및 A3를 내부 열 어드레스 신호 a2,/a2,a3 및 /a3를 사용하여 디코드하는 열 디코더이다.
또한 CL0 내지 CL3는 열 디코더(29)로부터 도출된 열 선택 신호선을, 30은 열 디코더(29)로부터 공급되는 열 선택 신호에 따라 열을 선택하는 열 선택 회로이다.
여기에서, 열 어드레스 버퍼(28), 열 디코더(29) 및 열 선택 회로(30)는 제5도에 도시된 바와 같이 구성된다. 또한 DB 및 /DB는 데이타 버스이다.
또한, 제2a도 및 제2b도에서, 31은 셀 어레이부(23)에 기록될 데이타 DI를 인가하기 위한 데이타 입력 단자를 나타내고, 32는 데이타 입력 단자(31)를 통해 입력된 데이타 DI를 파형 정형하는 데이타 입력 버퍼이다.
33은 데이타 입력 버퍼(32)를 통해 입력된 데이타 DI를 행 어드레스 신호 A0,A1 및 열 어드레스 신호 A2,A3에 의해 지정되는 셀(24)에 기록하기 위해 사용되는 기록 증폭기이다.
34는 칩 선택 신호 /CS가 인가되는 칩 선택 신호 입력 단자이고, 35는 칩 선택 신호 입력 단자(34)를 통해 입력된 칩 선택 회로 /CS를 파형 정형하는 칩 선택 신호 입력 버퍼이다.
36은 기록 제어 신호 /WE가 인가되는 기록 제어 신호 입력 단자이고, 37은 기록 제어 신호 입력 단자(36)를 통해 입력된 기록 제어 신호 /WE를 파형 정형하는 기록 제어 신호 입력 버퍼이다.
38은 셀 어레이부(23)로부터 판독된 데이타를 증폭하는 센스 증폭기이고, 39는 센스 증폭기(38)에 의해 증폭된 데이타를 외부 회로에 출력하는 데이타 출력 버퍼이며, 40은 데이타 출력 버퍼로부터 출력 데이타 DO가 출력되는 데이타 출력 단자이다.
여기에서, 데이타 입력 버퍼(32), 기록 증폭기(33), 칩 선택 신호 입력 버퍼(35), 기록 제어 신호 입력 버퍼(37), 센스 증폭기(38) 및 데이타 출력 버퍼(39)는 제6도에 도시된 바와 같이 구성된다.
또한 제2a도 및 제2b도에 있어서, 도면 부호 41은 셀(24)(제3도 참조)용으로 설치된 전원 회로이고, 42,43은 외부 전원 전압 VCC을 내부 회로에 공급하는 VCC 전원선이며, 44은 다이오드 접속된 nMOS 트랜지스터이다.
셀(24)용으로 설치된 전원 회로(41)는 노드 45에서 외부 전원 전압 VCC를 출력하고, 노드 46에서 VCC-VTH(VTH:nMOS 트랜지스터의 임계 전압)을 출력하도록 구성되어 있다.
또한 47은 전원 회로(41)로부터 출력되는 2개의 전압, 즉 VCC ㄸ는 VCC-VTH 중 어느 하나의 전압을 선택하고 그 선택된 전압을 셀 데이타 유지 전압 VCELL로서 셀(24)을 구성하는 플립플롭(25)으로 공급하는 선택 회로이고, 48,49는 스위치 소자로서 동작하는 pMOS 트랜지스터이다.
또한 50은 pMOS 트랜지스터(48,49)의 ON/OFF 동작, 즉, 선택 회로(47)의 선택 동작을 제어하는 선택 제어 회로로서 동작하는 외부 전원 전압 검출 회로이고, 51은 VCC 전원선, 52 내지 55는 nMOS 트랜지스터, 56,57은 고정 저항, 58은 인버터를 나타낸다.
제7도는 노드 45,46,59,60 및 61의 전압과, 셀(24)을 구성하는 플립플롭(25)에 공급되는 셀 데이타 유지 전압 VCELL에 따른 외부 전원 전압 VCC와의 관계를 도시하는 도면이다. 도면에서, 굵은 실선(63)이 외부 전원 전압 VCC와 셀(24)을 구성하는 플립플롭(25)에 공급하는 셀 데이타 유지 전압 VCELL과의 관계를 도시하고 있다.
즉, 제1실시예에서 VCC4×VTH인 경우, nMOS 트랜지스터(55)의 게이트에는 VTH 이상의 전압이 인가되어, nMOS 트랜지스터(55)는 ON 상태, 노드 60은 로우 상태, 노드 61은 하이 상태가 된다.
그 결과, pMOS 트랜지스터(48)는 OFF되고, pMOS 트랜지스터(49)는 ON되어, 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 VCC-VTH와 동일한 전압이 인가되고, 데이타 유지 전류가 억제되어 대기시에 있어서 소비 전력의 저감화를 도모할 수 있다.
한편, VCC4×VTH(셀 데이타 유지 모드)인 경우, nMOS 트랜지스터(55)의 게이트에는 접지전위(0V)가 인가되어, nMOS 트랜지스터(55)는 OFF, 노드 60은 하이, 노드 61은 로우 상태가 된다.
이 결과, pMOS 트랜지스터(48)는 ON되고, pMOS 트랜지스터(49)는 OFF되어, 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 외부 전원 전압 VCC가 인가되고, 셀(24)로서 충분한 소프트 에러 저항이 확보된다.
예컨대, VTH=0.9V로 하면 VCC4×0.9=3.6V로 되었을 경우에 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 VCC-0.9V와 동일한 전압이 인가되고, 데이타 유지 전류가 억제되어 대기시의 소비 전력의 저감화를 달성할 수 있다.
한편, VCC4×0.9=3.6V로 되었을 경우에는 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 외부 전원 전압 VCC가 인가되어, 셀(24)로서 충분한 소프트 에러 저항이 확보된다.
제8a도 및 제8b도는 본 발명의 제2실시예의 주요부를 도시하는 블록도이다. 이 제2실시예의 전원 회로(64)는 제2도에 도시한 전원 회로(41)와 상이한 회로 구성을 갖는다.
이 전원 회로(64)에 있어서, 참조부호 65는 외부 전원 전압 VCC를 승압함으로써 전압을 출력하는 승압 전압 발생 회로이고, 이 승압 전압 발생 회로(65)는 제9도에 도시된 바와 같이 구성된다.
도면에서, 651은 외부 전원 전압 입력 단자, 652 내지 654는 발진 회로를 구성하는 인버터, 655는 커패시터, 656,657은 nMOS 트랜지스터이고, 658은 승압 전압을 출력하는 승압 전압 출력 단자이다. 승압 전압 발생 회로(65)에서는 2VCC-2VTH의 승압 전압이 발생된다.
즉, 제2실시예에서, 전원 회로(64)는 노드 45에 승압 전압 2VCC-2VTH를 출력시키고, 노드 46에 외부 전원 전압 VCC를 출력하도록 구성된다.
제10도는 노드 45,46,59,60 및 61의 전압과, 셀(24)을 구성하는 플립플롭(25)에 공급되는 셀 데이타 유지 전압 VCELL에 따라서 외부 전원 전압 VCC와의 관계를 도시한 도면이다. 도면중에서 굵은 실선(66)은 외부 전원 전압 VCC와 셀(24)을 구성하는 플립플롭(25)에 공급되는 셀 데이타 유지 전압 VCELL을 도시하고 있다
즉, 제2실시예에서 VCC4×VTH인 경우, nMOS 트랜지스터(55)의 게이트에는 VTH 이상의 전압이 인가되어, nMOS 트랜지스터(55)는 ON 상태, 노드 60은 로우, 노드 61은 하이 상태가 된다.
그 결과, pMOS 트랜지스터(48)는 OFF, pMOS 트랜지스터(49)는 ON으로 되고, 셀(24)의 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 외부 전원 전압 VCC가 인가된다.
한편, VCC4×VTH(셀 데이타 유지 모드)인 경우, nMOS 트랜지스터(55)의 게이트에는 접지 전위(OV)가 인가되고, nMOS 트랜지스터(55)는 OFF, 노드 60은 하이, 노드 61은 로우 상태로 된다.
그 결과, pMOS 트랜지스터(48)는 ON, pMOS 트랜지스터(49)는 OFF로 되고, 셀(24)의 플립플롭(25)에는 셀 데이타 유지 전압 VCELL으로서 승압 전압 2VCC-2VTH가 인가된다.
예컨대, VTH=0.9V로 하면 VCC4×0.9=3.6V로 되었을 경우 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 외부 전원 전압 VCC가 직접 인가된다.
한편, VCC4×0.9=3.6V로 되었을 경우에는, 셀(24)을 구성하는 플립플롭(25)에는 셀 데이타 유지 전압 VCELL로서 승압 전압 2VCC-2×0.9V가 인가되고, 셀(24)로서 충분한 소프트 에러 저항이 확보된다.
따라서, 제2실시예는 외부 전원 전압 VCC를 제1실시예의 경우 보다도 낮게하는 셀 데이타 유지 모드의 소프트 에러 저항의 적용에 특히 적합한 예이다.
상기 실시예에 있어서, 셀 데이타 유지 전압 VCELL을 선택하는 선택 회로(47)를 제어하는 회로로써 외부 전원 전압 검출 회로가 제공된다. 선택 회로(47)는 외부 전원 전압을 강압하는 강압 회로로부터 공급되는 강압 전압을 검출하는 강압 전압 검출 회로와, 외부 전원 전압을 승압하는 승압 회로로부터 공급되는 승압 전압을 검출하는 승압 전압 검출 회로에 의해 교대로 제어될 수 있다.
상술한 바와 같이, 제1 및 제2실시예에 따르면, 전원 회로로부터 출력되는 복수의 전압중에서 저전압을 선택하도록 제어되는 경우에는 대기시에 있어서 소비 전력을 저감할 수 있으며, 전원 회로로부터 출력되는 복수의 전압중에서 고전압을 선택하도록 제어되는 경우에는 셀로서 충분한 소프트 에러 저항을 얻을 수 있다.
제1실시예의 주요부를 도시한 제2a도 및 제2b도로부터 알 수 있는 바와 같이, 외부 전원 전압 검출 회로(50)에는 nMOS 트랜지스터(52,53,54) 및 저항(56)을 통하여 외부 전원의 고전위 단자(51)로부터 접지로 전류가 흐른다. 칩이 동작 모드이거나 대기 모드에 있는지의 여부에 관계없이 전류가 흐르지만, 대기 모드시에 있어서, 셀 데이타 유지 전류는 전적으로 칩의 소비 전력을 저감하는 다른 부분에 전류 차단을 갖는 셀 어레이부(23)로 공급된다. 그 결과, 외부 전원 전압 검출 회로(50)에 흐르는 전류는 상대 기간에 문제가 발생한다. 이하에는 대기시에 있어서 소비 전력의 추가의 저감을 달성하기 위해 외부 전원 전압 검출 회로(50)에 전류가 차단되는 예와 관련하여 제3실시예를 기술한다. 제11a도 및 제11b도는 제3실시예의 주요부를 도시하는 도면이다. 제3실시예는 외부 전원 전압 검출 회로(70)가 칩 선택 신호 /CS에 의해 제어되는 제1실시예와는 상이하다.
제3실시예의 외부 전원 전압 검출 회로(70)는 nMOS 트랜지스터(78), NAND 게이트(79) 및 인버터 게이트(80)가 부가된 것을 제외하면 제1실시예의 외부 전원 전압 검출 회로(50)와 동일하다. 칩 선택 신호 입력 버퍼(35)로부터의 대기 신호 출력은 nMOS 트랜지스터(78)의 게이트 및 NAND 게이트(79)의 하나의 입력에 인가된다. 칩 선택 신호 입력 버퍼(35)는 외부로 공급된 칩 선택신호/CS로부터 대기 신호를 발생시킨다. 칩 선택신호/CS는 동작 모드와 저소비 전력형의 대기 모드간에 칩을 스위치하기 위한 신호이다. 대기 신호는 대기 모드에서 로우, 동작 모드에서 하이 상태가 된다.
도면으로부터 알 수 있는 바와 같이, nMOS 트랜지스터(78)는 외부 전원 전압의 전압값과 무관하게 저항(76)으로 전류가 흐르지 않도록 대기시에 OFF된다. 그 결과, nMOS 트랜지스터(75)는 OFF되고, 트랜지스터(77)로는 전류가 흐르지 않는다. 이때, NAND 게이트(79)의 다른 입력은 하이 상태가 되지만, 대기 신호가 로우가 되기 때문에 NAND 게이트 출력은 하이가 되어 강압 전압이 셀 어레이부(23)로 공급되도록 pMOS 트랜지스터(49)은 ON된다. 즉 대기 모드에 있어서 강압 전압은 외부 전원 전압의 전압값에 관계없이 공급된다.
한편, 동작 모드에 있어서, 대기 전류가 하이이고, nMOS 트랜지스터(78)가 ON, NAND 게이트의 하나의 입력은 하이가 된다. 그 결과, 제11a도의 외부 전원 전압 검출 회로(70)는 제2a도에 도시하나 제1실시예의 외부 전원 전압 검출 회로(50)와 동일한 방식으로 동작한다. 즉, 외부 전원 전압이 증가하면, 셀 어레이부(23)로 강압 전압이 공급되고, 외부 전원 전압이 감소하면, 셀 어레이부(23)로 승압 전압을 공급한다.
제12도는 각 셀의 플립플롭에 셀 데이타 유지 전압으로서 전압이 공급된 노드 62에서의 전압과 외부 전원 전압 VCC와의 관계를 도시한 도면이다. 도면중에서, 굵은 실선은 동작 모드의 노드 62에서의 전압이고, 점선은 대기 모드의 노드 62에서의 전압이다. 도시한 바와 같이, 대기 모드에 이어서 강압 전압은 대기 전류가 제1실시예와 비교하여 추가로 강압되도록 셀 데이타 유지 전압으로서 동일 시간에 공급된다.
제1, 제2 및 제3실시예에서, 제2도에 도시된 바와 같은 외부 전원 전압 검출 회로는 외부 전원 전압을 검출하기 위한 회로로서 사용되어, 메모리셀에 공급될 셀 데이타 유지 전압은 외부 전원 전압의 변화에 따라 제어된다. 그러나, 반도체 메모리 회로의 설계는 이 예로만 제한하지는 않지만, 일부 직접 회로들은 고전위 및 저전위 전원 전압이 외부 전원으로부터 공급되고, 고전위 전원 전압값이 동작 모드의 전류에 따라 변화하도록 설계된다.
예컨대, 반도체 메모리인 SRAM 메모리에서, 셀 데이타 유지 모드중 고전위 전압값은 기록 모드, 판독 모드 및 대기 모드중에 공급되는 고전위 전압 이하로 구성된다. 상기 SRAM은 기록, 판독 및 대기 모드시에 외부 고전위 전원 전압이 칩상에 강압되어 그 강압된 전압이 내부 고전위 전원 전압으로 사용되도록 구성된다.
한편, 셀 데이타 유지 모드중에 외부 고전위 전원 전압은 내부 전원 전압으로 직접 사용된다. 따라서, 상기 SRAM에서, 셀 데이타 유지 모드로의 전환이 직접 검출될 때 외부 고전위 전원 전압의 감소와, 강압 전압으로부터 고전위 전원 전압으로 고속으로 전환될 내부 고전위 전원 전압의 감소가 요구된다. 이러한 목적으로 소정 전압으로 강하하는 고전위 전원 전압을 검출하는데 전원 전압 검출 회로가 사용되지만, 현상황에서 고속 전환이 요구될때는 상기 검출 회로의 성능은 충분하지 않다. 이러한 문제를 해결하기 위한 하나의 방법은 고속으로 고전위 전원 전압의 감소를 직접 검출하는 고전위 전원 전압 강하 검출 회로를 사용함으로써 전원 전압 검출 회로를 제어되도록 할 수 있다. 그러나, 고속으로 고전위 전원 전압의 감소를 직접 검출하는 고전위 전원 전압 강하 검출 회로는 아직 공지되어 있지 않다.
또 다른 방법은 신호 레벨 강하 검출 회로를 사용함으로써 가능하지만, 전압이 자체 강하에 의해 검출 회로에 공급되기 때문에 전류 환경에 따라서 상기 회로를 사용하여 전압 강하를 검출하는 것은 어렵다.
이하에는 전술한 양으로 강하될때 고전위 전원 전압을 검출하기 위해 설계된 고전위 전원 전압 강하 검출 회로와 관련한 본 발명의 제4실시예를 기술한다.
제13도는 본 발명의 제4실시예에 따른 고전위 전원 전압 강하 검출 회로를 예시하는 회로도이다.
제13도에서, 도면 부호 125는 최대 전압값이 VA인 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자이고, 126은 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자이며, 127은 nMOS 트랜지스터, 128은 pMOS 트랜지스터, 129는 커패시터, 130은 저항, 131은 출력 단자이다.
제14도는 제4실시예의 동작을 설명하기 위한 파형도로서, 고전위 전원 전압, 저전위 전원 전압, 노드 132의 전압, 고전위 전원 전압 강하 검출 신호(출력단자(131)의 전압)를 도시하고 있다.
도시된 바와 같이 제4실시예에 있어서 고전위 전원 전압이 최대 전압 VA로 안정되어 있는 경우에는 노드 132의 전압은 VA-VTH-N(VTH-N; nMOS 트랜지스터의 임계 전압)이고, 커패시터(129)는 VA-VTH-N으로 충전된다.
이 경우, pMOS 트랜지스터(128)의 게이트 전압으로서 VA가 인가되기 때문에 pMOS 트랜지스터(128)가 오프를 유지하도록 게이트 전압은 소스 전압 보다 크게된다. 따라서, 이 경우에 출력단자(131)의 전압은 저전위 전원 전압으로 유지된다.
t(시각)=T1에서, 고전위 전원 전압이 최대 전압 VA로부터 강하를 시작하면 이것에 수반해서 nMOS 트랜지스터(127)의 게이트 전압도 강하를 시작하지만, 이 경우 노드 132의 전압은 커패시터(129)를 통하여 VA-VTH-N으로 유지되기 때문에 nMOS 트내지스터(127)는 게이트-소스 전압이 VTH-N 보다 작게되므로 OFF된다. 한편, pMOS 트랜지스터(128)의 게이트 전압도 하강을 시작하지만, 이 pMOS 트랜지스터(128)는 게이트 전압이 노드 132의 전압- VTH-P(pMOS 트랜지스터의 임계 전압)과 동일하게 될때까지 OFF된다.
그 결과, 고전위 전원 전압이 VA로부터 하강을 시작한 이후, pMOS 트랜지스터(128)의 게이트 VA-VTH-N-VTH-P로 하강할 때까지 출력 단자(131)의 전압은 저전위 전원 전압의 전압값을 유지한다.
t=T2에서, 고전위 전원 전압이 VA-VTH-N-VTH-P로 강하를 시작하면 pMOS 트랜지스터(128)가 온되고, 커패시터(129)가 방전을 시작한다. 이 경우 저항(130)이 비교적 높은 저항값으로 설정되면 출력 단자(131)에는 제14도에 도시된 바와 같은 방전 특성의 고전위 전원 전압 강하 검출 신호가 출력되어, 고전위 전원 전압의 강하가 검출된다.
t=T3에서, 고전위 전원 전압의 강하가 종료되면 노드 132의 전압이 고전위 전원 전압 + VTH-P 보다 작은 시점에서, pMOS 트랜지스터(128)는 오프되고, 출력 단자(131)의 전압은 저전위 전원 전압값을 향해서 하강하기 시작한다.
이 제4실시예에 따르면 nMOS 트랜지스터(127)와, pMOS 트랜지스터(128)와, 커패시터(129) 및 저항(130)으로 구성된 간단한 구성으로 고전위 전원 전압의 강하를 검출할 수 있다.
제15도는 본 발명의 제5실시예에 따른 고전위 전원 전압 강하 검출 회로를 예시하는 회로도이다.
상기 제5실시예에서, 고전위 전원 전압 입력단자(125)는 다이오드 접속된 nMOS 트랜지스터(133)를 통하여 pMOS 트랜지스터(128)의 게이트에 접속된다.
또한 pMOS 트랜지스터(128)의 게이트와 저전위 전원 전압 입력단자(126)와의 사이에는 nMOS 트랜지스터(133)의 ON 저항보다 충분히 높은 저항값을 갖는 고정 저항(134)이 접속되어 있다. 다른 한편으로 상기 회로 구성은 제13도에 도시된 제4실시예와 동일하게 구성된다.
제16도는 제5실시예의 동작을 설명하기 위한 파형도로서, 고전위 전원 전압, 저전위 전원 전압, 노드 132의 전압, 노드 135의 전압 및 고저위 전원 전압 강하 검출 신호(출력 단자(131)의 전압)을 도시하고 있다.
제5실시예에서는 고전위 전원 전압이 최대 전압 VA로 안정되어 있는 경우, 노드 132의 전압은 VA-VTH-N이 되고, 커패시터(129)는 VA-VTH-N으로 충전된다. 이때 노드 135의 전압은 VA-VTH-N이 된다.
t=T1에서 고전위 전원 전압이 VA에서 강하를 시작하면 nMOS 트랜지스터(127)의 게이트 전압도 강하를 시작한다. 이 경우에 노드 132의 전압은 커패시터(129)를 통하여 VA-VTH-N으로 유지되므로, nMOS 트랜지스터(127)는 게이트- 소스 전압이 VTH-N 보다 작기 때문에 OFF된다.
한편, pMOS 트랜지스터(128)의 게이트 전압도 하강을 시작하지만, 상기 pMOS 트랜지스터(128)는 게이트 전압이 노드 132의 전압-VTH-P가 될때까지 OFF를 유지한다.
이 결과 고전위 전원 전압이 VA로부터 하강을 시작한 후, pMOS 트랜지스터(128)의 게이트 전압이 VA-VTH-N-VTH-P로 강하될 때까지, 즉 고전위 전원 전압이 VA-VTH-P로 하강할 때까지는 출력 단자(131)의 전압은 저전위 전원 전압이 유지된다. t=T4에서 노드 135의 전압이 VA-VTH-N-VTH-P로 하강하면 pMOS 트랜지스터(128)는 ON, 커패시터(129)는 방전을 시작한다. 이 결과 출력 단자(131)에는 제16도에 도시한 바와 같은 방전 특성을 갖는 고전위 전원 전압 강하 검출 신호가 출력되고, 고전위 전원 전압의 강하가 검출된다.
t=T5에서 고전위 전원 전압의 강하가 종료되면, 노드 132의 전압고전위 전원 전압-VTH-N+VTH-P의 시점에서 pMOS 트랜지스터(128)는 OFF되고, 출력 단자(131)의 전압은 저전위 전원 전압값을 향해 하강하기 시작한다.
제5실시예에 따르면 고전위 전원 전압의 강하는 nMOS 트랜지스터(127,133), pMOS 트랜지스터(128), 커패시터(129) 및 저항(130,134)으로 구성된 간단한 회로 구성으로 검출될 수 있다.
또한 제5실시예에 따르면 노드 135의 전압이 VA-VTH-N-VTH-P가 되는 시점에서, 즉 고전위 전원 전압이 VA-VTH-P로 하강하는 시점에서 고전위 전원 전압 강하 검출 신호를 얻을 수 있으므로, 고전위 전원 전압이 VA-VTH-N-VTH-P로 하강하는 시점에서 고전위 전원 전압 강하 검출 신호를 얻을 수 있는 제4실시예 보다도 고속으로 고전위 전원 전압의 강하를 검출할 수 있다.
제17도는 본 발명의 제6실시예에 따른 고전위 전원 전압 강하 검출 회로를 예시하는 회로도이다.
상기 제6실시예에서, 고전위 전원 전압 입력단자(125)와 노드 135 사이에는 용량이 노드 135의 기생 용량 보다도 큰 커패시터(135)가 접속되고, 그 회로 구성은 제5실시예의 회로 구성과 동일하다.
상술한 제5실시예에서, 고정 저항(134)을 통해서 아이들(idle) 전류가 흐른다. 이 아이들 전류를 감소시키기 위해서는 고정 저항(134)의 저항값을 크게하는 것이 바람직하지만, 노드 135에 기생하는 용량의 방전에 많은 시간이 걸리고, 고전위 전원 전압의 급격한 강하에 대한 반응이 지연되고 있다.
제18도는 고정 저항(134)의 저항값을 높여서 이 고정 저항(134)을 통해 흐르는 아이들 전류를 감소시킨 경우의 제5실시예의 동작을 설명하기 위한 파형도이다. 이 도면에는 고전위 전원 전압, 저전위 전원 전압, 노드 132의 전압, 노드 135의 전압 및 고전위 전원 전압 강하 검출 신호(출력 단자(131)의 전압)을 도시하고 있다.
이와 비교하여 제19도는 제6실시예의 동작을 설명하기 위한 도면이다. 이 제6실시예에서 고전위 전원 전압이 최대 전압 VA로 안정화되어 있는 경우, 노드 132의 전압은 VA-VTH-N이 되고, 커패시터(129)는 VA-VTH-N으로 충전된다. 이때 노드 135의 전압은 VA-VTH-N으로 충전된다.
t=T1에서 고전위 전원 전압이 VA로부터 하강을 시작하면 nMOS 트랜지스터(127)의 게이트 전압도 하강을 시작하지만, 이 경우 노드 132의 전압을 커패시터(129)를 통하여 VA-VTH-N으로 유지되고, nMOS 트랜지스터(127)는 게이트-소스 전압이 VTH-N 이하로 되기 때문에 OFF된다.
여기에서 고전위 전원 전압 입력단자(125)와 노드 135와의 사이에는 노드 135의 기생 용량 보다도 용량이 큰 커패시터(136)가 접속되기 때문에, 이 커패시터(136)의 커플링 효과에 의해 노드 135의 전압은 고전위 전원 접압에 수반하여 하강하게 된다.
따라서, 상기 제6실시예에 따르면, 상술한 제5실시예에서와 같이 t=T3에서, 즉 고전위 전원 전압이 VA-VTH-P로 하강한 시점에서 고전위 전원 전압 강하 검출 신호를 얻을 수 있다.
제6실시예에 따르면, 고전위 전원 전압의 강하는 nMOS 트랜지스터(127,133), pMOS 트랜지스터(128), 커패시터(129,136) 및 저항(130,134)으로 구성되는 간단한 회로 구성으로 검출될 수 있다.
또한 제6실시예에 따르면, 고전위 전원 전압이 VA-VTH-P로 하강한 시점에서 고전위 전원 전압 강하 검출 신호를 얻을 수 있으므로, 고전위 전원 전압이 VA-VTH-H-VTH-P로 하강한 시점에서 고전위 전원 전압 강하 검출 신호를 얻을 수 있도록 구성된 제4실시예보다도 고속으로 고전위 전원 전압의 강하를 검출할 수 있다.
제6실시예에 따르면, 고정 저항(134)의 저항값을 증가시켰을때 고정 저항(134)을 통해 흐르는 아이들 전류를 제5실시예의 구성과 비교하여 보다 더 감소시킬 수 있다.
제20a도 및 제20b도는 제6실시예의 고전위 전원 전압 강하 검출 회로가 SRAM으로 이용되는 제7실시예의 구성을 도시하는 도면이다.
이 SRAM은 기록 모드, 판독 모드 및 대기 모드시에 외부로부터 공급되는 외부 고전위 전원 전압 VCC를 칩상에서 강압하여 그 강압된 전압을 내부 고전위 전원 전압 VDD로서 사용하고, 반면에 셀 데이타 유지 모드시에는 외부로부터 공급되는 강압된 외부 고전위 전원 전압 VCC를 그대로 내부 고전위 전원 전압 VDD로서 사용되고 있다.
도면중에서, 도면 부호 18은 칩본체, 100은 외부로 공급되는 고전위 전원 전압 VCC의 강하를 검출하기 위해 사용되는 제6실시예의 고전위 전원 전압 강하 검출 회로를 나타낸다. 또한 도면부호 84는 고전위 전원 전압 VCC를 검출하는 고전위 전원 전압 검출 회로이고, 85 내지 89는 nMOS 트랜지스터, 90 및 91은 고정 저항, 92 및 93은 인버터, 94는 pMOS 트랜지스터이다.
도변부호 81은 내부 고전위 전원 전압 VDD를 공급하는 내부 고전위 전원 전압 회로를 나타내고, 82는 pMOS 트랜지스터, 83은 nMOS 트랜지스터를 나타낸다.
내부 고전위 전원 전압 회로(81)에서 pMOS 트랜지스터(82)가 OFF인 경우, 강압된 전압 VCC-VTH-N은 내부 고전위 전원 전압 VDD로서 공급되고, pMOS 트랜지스터(82)가 ON인 경우, 외부 고전위 전원 전압 VCC는 내부 고전위 전원 전압 VDD로서 직접 공급된다.
상술한 다른 부분은 제2도에 도시한 제1실시예의 SRAM의 구성과 동일하게 구성하여, 이 부분에 대한 설명은 여기서 다시 논의하지 않는다.
제21도는 고전위 전원 전압 강하 검출 회로(100)가 제공되지 않은 경우의 고전위 전원 전압 검출 회로(84)의 동작을 설명하기 위한 파형도이다. 상기 도면은 외부 고전위 전원 전압 VCC, 노드 95의 전압 및 노드 96의 전압을 도시하고 있다.
여기에서 외부로부터 공급되는 외부 고전위 전원 전압 VCC가 3VTH-N이 하의 VB이면, nMOS 트랜지스터(85∼87)는 OFF되고, 노드 95는 로우 레벨이 된다. 이 결과 nMOS 트랜지스터(88)는 OFF, 노드 96은 하이 레벨, 인버터(93)의 출력 전압은 로우 레벨, pMOS 트랜지스터(82)는 ON 되어, 내부 고전위 전원 전압 VDD로서 외부로부터 공급되는 외부 고전위 전원 전압 VCC가 직접 공급된다.
이 상태에서 고전위 전원 전압 VCC가 상승하여, 3VTH-N을 초과하면, nMOS 트랜지스터(85∼87)는 ON되고, 노드 95의 전압은 고전위 전원 전압 VCC에 수반하여 로우 레벨로부터 상승을 시작한다. 고전위 전원 전압 VCC가 4VTH-N으로 상승하면 nMOS 트랜지스터(88)는 ON, 노드 96은 로울 레벨, 인버터(93)의 출력 전압은 하이 레벨, pMOS 트랜지스터(82)는 오프가 되어, 내부 고전위 전원 전압 회로(81)는 내부 고전위 전원 전압 VDD로서 강압 전압 VCC-VTH-N이 공급된다.
따라서, 고전위 전원 전압 VCC가 4VTH-N 보다도 높은 전압 VA로 설정되도록 상승한다. 이 상태에서 고전위 전원 전압 VCC가 강하를 개시하고, 고전위 전원 전압 VCC가 4VTH-N 보다도 낮아지면 nMOS 트랜지스터(88)는 OFF가 된다. 그 결과, 노드 96은 하이 레벨, 인버터(93)의 출력 전압은 로우 레벨, pMOS 트랜지스터(82)는 ON되어, 내부 고전위 전원 전압 회로(81)는 내부 고전위 전원 전압 VDD로서 강압 대신 전압 대신에 외부 고전위 전원 전압 VCC가 직접 공급된다.
고전위 전원 전압이 VA인 경우, nMOS 트랜지스터(85∼88)는 ON되고, 고정 저항(90,91)을 통해 전류가 흐르게 된다. 이 전류를 강압시키기 위해서는 고정 저항(90,91)의 저항값을 증가시키는 것이 바람직하다. 그러나, 이와 같이 되면 고전위 전원 전압 VCC가 하강을 시작하는 경우, 제21도에 점선(97)으로 도시한 바와 같이 노드 95의 기생 용량을 방전시키기 위해 시간이 걸려 고전위 전원 전압 VCC가 4VTH-N 이하로 하강하더라도 노드 95는 직접 VTH-N 이하가 되지 않으며, nMOS 트랜지스터(88)는 ON을 유지하고, 노드 96는 로우 레벨을 유지하게 된다.
또한 노드 95의 전압이 VTH-N 이하로 강하하고, nMOS 트랜지스터(88)가 OFF로 되어도 노드 96을 재충전하는데 시간이 걸리고, 노드 95의 전압의 로우 레벨에서 하이 레벨로의 변화는 제21도에 점선 97로 도시한 바와 같이 지연될 것이다. 이 경우 인버터(93)의 출력전압은 pMOS 트랜지스터 82가 ON하도록 로우 레벨로 설정될 수 없게 되어 내부 고전위 전원 전압 회로(81)가 내부 고전위 전원 전압 VDD로서 고전위 전원 전압 VCC를 공급할 수 없는 문제가 발생한다.
이러한 문제를 해소하기 위해 고전위 전원 전압 강하 검출 회로(100)가 제공되어 있다. 제22도는 고전위 전원 전압 강하 검출 회로(100) 및 고전위 전원 전압 검출 회로(84)의 동작을 설명하기 위한 파형도이다. 여기에는 외부 전원으로부터 공급되는 고전위 전원 전압 VCC, 노드 132, 95, 96의 전압 및 고전위 전원 전압 강하 검출 신호를 도시하고 있다.
또한 nMOS 트랜지스터(89)는 그 구동 능력을 nMOS 트랜지스터(85∼87) 보다도 충분히 작게하고, 노드 95의 기생 용량을 비교적 고속으로 방전시킬 수 있도록 크게 설정하는 것이 바람직스럽다.
또한, pMOS 트랜지스터(94)는 그 구동 능력을 nMOS 트랜지스터(88)의 구동 능력 보다도 충분히 작게하고, 노드 96의 기생 용량을 비교적 고속으로 재충전할 수 있도록 크게 설정하는 것이 바람직스럽다.
여기에서 고전위 전원 전압 VCC가 최소 전압 VB에서 상승을 시작하여 최대 전압 VA에 이를 때까지 nMOS 트랜지스터(127)는, ON, pMOS 트랜지스터(128)는 OFF로 되어, 커패시터(129)가 VCC-VTH-N으로 충전된다.
이 경우, 노드 141은 로우 레벨(OV), nMOS 트랜지스터(89)의 게이트 전압은 로우 레벨로 되어, nMOS 트랜지스터(89)는 OFF된다. 따라서, 고전위 전원 전압 검출 회로(84)는 전술한 바와 같이 고전위 전원 전압 강하 검출 회로(100)가 제공되지 않은 경우와 동일한 방식으로 동작한다.
여기에 고전위 전원 전압 VCC가 최대 전압 VA에서 강하를 시작하면 VTH-P까지 강하된 시점에서, 고전위 전원 전압 강하 검출 회로(100)는 노드 141에서 하이 레벨의 고전위 전원 전압 강하 검출 신호를 출력한다. 이 결과, nMOS 트랜지스터(89)는 ON, pMOS 트랜지스터(94)는 ON되며, 노드 95가 고속으로 방전되어 nMOS 트랜지스터(88)가 OFF됨과 동시에 노드 96이 고속으로 재충전되어 노드 141의 전압을 고속으로 하이 레벨로 설정될 수 있다.
따라서, 인버터(93)의 출력 전압은 고속으로 하이 레벨로 되고, 내부 고전위 전원 전압 회로(81)는 내부 고전위 전원 전압 VDD로서 강압 전압 대신에 외부 고전위 전원 전압 VCC를 직접 공급한다.
상술한 바와 같이 제6실시예의 고전위 전원 전압 강하 검출 회로(100)를 이용하는 경우에는 고정 저항(90,96)의 저항값을 크게 해도 고전위 전원 전압 VCC의 강하를 고속으로 검출하고, 내부 고전위 전원 전압 공급회로(81)로부터 출력되는 내부 고전위 전원 전압 VDD를 고속으로 전환할 수 있다.
상기 구성에서, 다이오드 접속된 nMOS 트랜지스터(127,133) 대신에 p-n 접합 다이오드를 사용할 수도 있다. 더욱이 커패시터(129,136)는 특별한 소자를 형성하기 위한 것이 아니고, 충분한 용량을 확보할 수 있으면 기생 용량을 사용해도 좋다.
상술한 바와 같이, 제4 내지 제6실시예에 도시한 고전위 전원 전압 강하 검출 회로가 기록 모드, 판독 모드 및 대기 모드시에 SRAM으로 사용되는 경우에는, 외부 고전위 전원 전압은 강압되어 그 강압된 전압이 내부 고전위 전원 전압으로서 사용되고, 셀 데이타 유지 모드시에는 외부 고전위 전원 전압은 내부 고전위 전원 전압으로서 사용되며, 내부 고전위 전원 전압을 고속으로 상기 강압된 전압으로부터 고전위 전원 전압으로 전환할 수 있다.
제1실시예에 도시한 SRAM과 같은 반도체 메모리에서, 리세팅 내부회로와 제한 동작 구간에서의 상기 동작은 고속의 동작을 위해 종종 실행되고 있다. 이들 동작은 어드레스 신호의 천이를 검출하므로서 얻어지는 신호를 사용하여 실행된다. 반도체 메모리에서, 대향 논리 상태의 상보 신호쌍의 형태로 각각의 내부에는 어드레스 신호가 공급된다. 따라서, 어드레스 신호 천이의 검출은 상기 상보 신호쌍의 천이를 검출함으로써 달성된다. 또한 상기 반도체 장치에서, 검출되는 상보 신호 천이는 상기 목적으로 제한되지는 않지만, 각 동작을 실행하기 위해 공통으로 실행된다. 상기 천이를 검출함으로써 발생되는 검출 신호는 각 동작에 대해 기본 신호로서 제공하여, 신뢰할 만한 검출 감도 및 고속 응답이 요구된다.
본 발명의 상보 신호 천이 검출 회로의 세부를 설명하기에 앞서, 종래의 상보 신호 천이 검출 회로의 간단한 설명이 본 발명의 상보 신호 천이 검출 회로의 특징에 대해 좀더 명확한 이해를 도울수 있을 것이다.
제23도는 상보 신호 천이를 검출하는 종래의 회로의 일예를 도시한 도면이다. 간략히 설명하자면 상보 입력 신호는 인버터를 사용하여 생성되고, 2개의 신호가 상호 신호쌍 IA 및 IB로서 입력된다. 제23도의 회로는 상보 입력 신호쌍을 갖는 안정된 상태를 가지며, 하이 상태의 출력을 얻을 수 있다. 입력 신호 IA 및 IB가 반전되면, 제1NAND 회로(201) 또는 제2NAND 회로(202)의 출력이 변화된 입력 상태에 응답하여 변화하지만, 출력에 접속된 커패시터(206,207)를 충전할때 까지 출력 상태는 변화하지 않고, 지연을 가져온다. 이 지연 이후, 제3NAND 회로(203)의 출력은 하이 상태에서 로우 상태로 변화한다. 동시에 제1NAND 회로(201) 또는 제2NAND 회로(202)의 출력이 하이 상태에서 로우 상태로 변화하지만, 동일하게 커패시터의 방전이 종료될 때까지는 하이 상태가 유지되기 때문에 제3NAND 회로(203)의 출력은 그 주기 동안 로우 상태에 있고, 커패시터의 방전 종료후에 하이 상태로 복귀한다. 따라서, 펄스가 발생한다. 즉, 입력 신호가 반전하면, 방전 기간 종료후에 펄스가 하강하고, 펄스폭은 방전 기간의 길이와 동일하게 된다.
상기 충전 및 방전 기간은 NAND 회로의 출력이 로우에서 하이 또는 하이에서 로우로 변화할때의 구동 능력과 커패시터의 용량에 따라 결정된다. 따라서 통상은 충전 기간이 짧고, 방전 기간이 길어지도록 NAND 회로의 P 채널 트랜지스터의 구동 능력을 크게하고, n 채널 트랜지스터의 구동 능력을 작게하고 있다.
그러나, 충전 기간에 있어서도 커패시터를 충전시킬 필요가 있기 때문에 충전 기간의 대폭적인 단축은 곤란하고, 이 충전 기간이 입력 신호의 반전으로부터 펄스를 출력할때 까지의 응답 시간에 대응하기 때문에, 상기 회로는 고속 동작에는 적합하지 않다고 하는 문제가 있다.
제24도는 응답 속도를 개선하기 위한 종래의 상보 신호 천이 검출 신호를 도시하고 있다.
제23도의 회로에서는 제3NAND 회로의 입력이 지연되고 있었기 때문에 고속 응답이 곤란하였다. 이와 비교해서 제24도에 도시한 회로는 제1NAND 회로(201)와 제2NAND 회로(202)의 출력이 어떤 지연없이도 제3NAND 회로(203)의 입력에 인가되도록 구성되어 있다. 이것은 제1NAND 회로(201)와 제2NAND 회로(202)의 출력이 각각 지연됨이 없도록 제1지연 회로(204)와 제2지연 회로(205)를 별도로 설치함으로서 달성된다. 이러한 구성으로 상보 입력 신호쌍의 천이는 제3NAND 회로(203)의 출력에 신속하게 반영된다. 상기 지연 회로(204,205)는 2개의 직렬 접속된 인버터와 커패시터로 구성된다.
제25a도 내지 제25e도는 제24도의 회로의 각부의 전위 변화를 도시한 도면이다.
지금 입력 신호 IA는 하이 상태, IB는 로우 상태로 가정한다. 이때 출력 O는 하아 상태에 있고, 제1지연 회로(204)의 커패시터(246)는 하이로 충전되어 있으며, 그 전위를 QA로 표시한다. 한편, 제2지연 회로(205)의 커패시터(253)는 로우 상태에 있으며, 그 전위를 QB로 표시한다.
입력 신호 IA가 로우 상태로 변화하고, IB가 하이 상태로 변화하면, 제1NAND 회로(201)의 출력은 로우 상태로 변화가 시도되며, 전위 PA는 로우에서 하이 상태로 변화한다. 그리고 출력 O는 제1NAND 회로(201)와 제3NAND 회로(203)의 지연을 합산한 것과 동일한 지연 이후에 로우 상태로 변화한다. 그와 동시에 제1지연 회로(204)의 인버터(244)의 출력도 하이에서 로우 상태로 변화하지만, 커패시터(246)가 접속되어 있기 때문에 그 전위 QA는 서서히 낮아진다. 전위 QA의 저하에 따라 인버터(245)의 출력 전위 RA가 하이 상태로 되어, 제2NAND 회로(202)의 출력 전위 PB는 로우로 변화하고, 출력 O는 하이 상태로 복귀한다. 이 기간은 도면에서 t로 나타낸다. 그와 동시에 제2지연 회로(205)의 인버터(251)의 출력 전위 QB는 하이 상태로 변화하여 안정 상태로 된다. 천이로부터 안정 상태로 될 때까지의 기간을 u로 나타낸다. 따라서 그 출력은 입력 신호 천이 이후에 직접 변화하며, 커패시터의 방전 기간의 길이와 동일한 폭을 갖는 펄스가 생성된다. 여기에서 인버터의 구동 능력은 방전시 보다도 충전시에 더 크게 되는 것이 가정된다.
메모리 장치에서 어드레스 신호의 천이를 검출하여 펄스 신호를 발생시키는 천이 검출 회로는 상기와 같은 신호의 천이에 고속으로 응답하는 것 뿐만 아니라 신호의 천이 시점으로부터 개시하는 소정 기간에 대한 각 신호 천이에 응답하여 펄스를 발생시키는 것이 요구된다. 이것은 메모리 장치내의 리셋 동작등에 필요하기 때문이다.
상기의 요구는 비록 어드레스 펄스에 잡음등이 혼입되기 때문에 짧은 기간에 연속된 천이가 발생하는 경우데도 각각의 천이에 응답하여 소정의 펄스가 발생되고, 천이의 패턴에 의해서는 연속된 긴 펄스가 되어도 최후의 천이에 대해서 소정 기간후에 종료하는 펄스를 발생시키는 필요를 의미한다.
제24도의 회로는 신호 천이의 발생이후 제25a도 내지 제25e도에서의 u로 나타낸 u로 나타낸 기간내에 안정 상태로 복귀한다. 다시 말해서 이 회로는 입력 신호의 천이가 u기간 이상이 되면 정상적인 펄스 신호가 출력된다. 그러나, U 보다 짧은 기간으로 연속된 입력 신호의 천이가 발생한때는 펄스폭을 규정하는 커패시터가 소정값으로 충전되기 전에 각 천이가 도달되기 때문에 정상적인 펄스 신호를 얻을 수 없다는 문제가 발생하기도 한다. 제26A도 내지 제26E도는 입력 신호 IA 및 IB가 짧은 기간내에 연속된 천이가 발생하는 경우의 제24도의 회로에 있어서 각 부의 전위의 변화를 도시하는 도면이다.
입력 신호 IA 및 IB의 제1회째의 천이에 응답하여 제1NAND 회로(201)의 출력 전위 PA가 하이로 변화하고, 출력 O가 로우로 변화하며, 제1지연 회로(204)의 인버터(244)의 출력 전윈 QA도 로우로 변화를 시작한다. 그러나, 커패시터(246)의 방전이 종료되기 이전에 입력 신호 IA 및 IB의 2회째의 천이를 하기 위하여 출력 전위 PA는 로우로 변화하고, 그 결과 커패시터(246)의 충전이 개시된다. 이때 커패시터(246)의 방전이 종료하지 않기 때문에 제1지연 회로(204)의 출력 상태는 변화하지 않으면, 제2NAND 회로(202)의 출력 전위 PB 및 제2지연 회로(205)의 출력 상태도 변화하지 않는다. 그 결과 출력 O는 제1NAND 회로(201)의 출력 전위 PA가 로우로 복귀됨에 따라 하이로 복귀한다. 따라서, 입력 신호 IA 및 IB의 천이로부터 출력 펄스가 종료할 때까지의 기간은 도면에서 V로 도시되어 있고, 커패시터의 방전 기간과 관계없는 값으로 된다.
상술한 바와같이 제24도에 도시된 종래의 상보 신호 천이 검출 회로는 입력 신호의 천이 이후의 직접 펄스를 발생시키는 고속 동작성의 점에서는 아무런 문제가 없으나, 입력 신호의 반전이 짧은 기간에 연속해서 발생하면 천이 검출 펄스의 길이가 짧게 되거나 또는 천이 검출 펄스가 발생하지 않는다고 하는 문제가 초래된다.
후술되는 본 발명의 제8실시예는 상기 문제점을 극복하기 위한 상보 신호 천이 검출 회로를 제공하는 것을 목적으로 한다.
제27도는 본 발명의 제8실시예에 따른 상보 신호 천이 검출 회로를 예시하는 도면이다.
제27도에서 IA,IB는 상보 입력 신호쌍, 201은 입력 신호 IA가 인가되는 제1NAND 회로, 202는 입력 신호 IB가 인가되는 제2NAND 회로를 나타낸다. 203은 제1NAND 회로(201)의 출력과 제2NAND 회로(202)의 출력이 입력되는 제3NAND 회로를 나타내고, 이것에 의해 출력 0가 얻어진다. 제1NAND 회로(201)의 출력 전위를 PA로 하고, 제2NAND 회로(202)의 출력 전위를 PB로 한다. 204는 제1지연 회로를 나타내고, 205는 제2지연 회로를 나타낸다.
제1지연 회로(204)는 제1NAND 회로(201)의 출력과 입력 신호 IB에 입력되는 제4NAND 회로(241)와, 상기 제4NAND 회로(241)의 출력을 반전시키는 인버터(242)와, 제4NAND 회로(241)의 출력과 VSS 사이에 접속된 커패시터(243)를 구비하고 있고, 상기 인버터(242)의 출력은 제2NAND 회로(202)의 입력에 접속된다.
제2지연 회로(205)는 제2NAND 회로(202)의 출력과 입력 신호 IA가 입력되는 제5NAND 회로(251)와, 제5NAND 회로(251)의 출력을 반전시키는 인버터(252)와, 제5NAND 회로(251)의 출력과 접지 VSS 사이에 접속된 커패시터(253)를 구비하고 있고, 상기 인버터(252)의 출력은 제1NAND 회로(201)의 입력에 접속된다.
제4NAND 회로(241)의 출력선의 전위는 QA로 하고, 제5NAND 회로(251)의 출력선의 QB로 한다. 또한 인버터(242,252)의 출력 전위는 각각 RA 및 RB로 한다.
제27도의 회로는 입력 신호 IA, IB의 상태에 대응하는 2 종류의 안정 상태를 가지며, 이들 안정 상태에서 제3NAND 회로의 출력 O는 하이 상태에 있다.
입력 신호의 방전이 연속하여 발생하지 않는 경우의 회로의 동작은 제24도에 도시한 것과 동일한 방법으로 동작한다. 즉, 입력 신호의 반전시 출력 O를 로우 상태로 변화시키고, 지연 회로(204,205)의 커패시터(243,253)의 방전 기간과 동일한 폭의 펄스를 발생시킨다.
제27도의 회로가 제24도의 종래예와 상이한 점은 지연 회로(204,205)의 제1단이 제4NAND 회로(241)와 제5NAND 회로(251)에 삽입되어 있고, 제4NAND 회로(241)에는 입력 신호 IB가 접속되어 있으며, 제5NAND 회로(251)에는 입력 신호 IA가 접속되어 있다. 안정 상태에 있어서는 방전되어 있는 커패시터에 접속된 NAND 회로에 인가되는 입력 신호는 하이 상태에 있고, 그 반대로 충전되고 있는 커패시터에 접속된 NAND 회로에 인가되는 입력 신호는 로우 상태에 있다. 예컨대, 제1지연 회로(204)의 커패시터(243)가 반전되고 있을때, 즉 QA가 로우 상태에 있으면 입력 신호 IB는 하이 상태에 있다. 이 상태에서 입력 신호가 반전되고, IB가 로우 상태로 변화하면, 제4NAND 회로(204)의 출력은 로우에서 하이 상태로 변화를 시작하고, 커패시터(243)는 즉시 충전을 개시하게 된다. 이것은 한쪽의 커패시터가 방전을 종료한 이후에 다른쪽의 커패시터가 충전을 개시하는 것이 제24도의 회로와 상이하다.
또한 제27도의 회로에 있어서, 제4NAND 회로(241)와 제5NAND 회로(251)의 각 구동 능력은 후술하는 바와 같이 출력이 로우에서 하이로 변화할 때의 쪽이 하이에서 로우로 변화할 때에 비해서 크게 된다. 하이에서 로우로 변화할 때의 구동 능력과 커패시터의 용량은 방전 기간, 즉 출력 펄스의 폭을 결정한다. 상기 커패시터는 단기간에 방전된다.
제28a도 내지 제28e도는 입력 신호 IA 및 IB가 단기간에 반전되는 경우의 제27도 회로의 각 부의 전위의 변화를 나타낸 도면이다. 이때의 동작은 이하에 상세히 설명한다.
상기 동작을 설명하기 위하여 안정 상태에 있어서 입력 신호 IA를 하이, IB를 로우로 가정한다. 이때 제2NAND 회로(202)의 출력 전위 PB는 하이이고, 제5NAND 회로(251)의 출력은 로우 상태이다. 따라서 커패시터(253)는 방전되고 있고, QB는 로우 상태가 된다. 인버터(252)의 출력 전위 RB는 하이가 된다. 이 결과 제1NAND 회로(201)의 출력 전위 PA는 로우이고, 제4NAND 회로(241)의 출력은 하이가 된다. 따라서 커패시터(243)는 충전되고 있고, QA는 하이 상태가 된다. 그러므로 인버터(242)의 출력 전위 RA는 로우이고, 제3NAND 회로(203)의 출력 O(천이 검출 신호)는 하이가 된다.
시간 TI에서 입력 신호 IA,IB가 반전되면, 제1NAND 회로(201)의 출력 전위 PA는 즉시 하이로 반전하고, 입력 신호 IA,IB가 동시에 하이로 되기 때문에 천이 검출 신호 O는 즉시 상태를 변화시키며, 입력 신호에 천이가 발생하는 것을 검출한다. 동시에 제4 NAND 회로(241)는 입력되는 PA 및 PB가 모두 하이로 되기 때문에 로우 레벨을 출력하려고 하지만, 실제로 커패시터(243)를 방전시키는데는 시간이 걸리기 때문에 전위 QA는 서서히 변화한다.
한편, 제2NAND 회로(202)는 입력 신호 IB가 하이로 변화하지만, 입력 신호 RA가 로우를 유지하기 때문에 하이 레벨을 계속 출력한다.
또한, 입력 신호 IA가 로우이기 때문에 제5NAND 회로(251)는 로우에서 하이로의 변화를 시작한다. 전술한 바와 같이 제5NAND 회로(251)는 로우에서 하이로의 변화시의 구동 능력이 크기 때문에 커패시터(253)는 비교적 고속으로 충전되며, QB는 W 시간후에 하이로 변화한다. 그 결과 인버터(252)의 출력 전위 RB는 비교적 고속으로 로우 상태로 변화한다.
다음에, 시간 T2에서 입력 신호가 재차 반전되고, IA가 하이로 되고, IB가 로우로 되면, 제2NAND 회로(202)의 출력 전위 PB는 RA의 레벨에 관계없이 하이로 있지만, 실제로 PB는 하이 상태를 유지하며 변화되지 않는다. 한편, 제1NAND 회로(201)의 경우에 IA가 하이로 변화할지라도 커패시터(253)가 이미 충전되어 있고, RB가 로우이기 때문에 출력 전위 PA는 하이를 유지한다. 그 결과 출력 O는 로우를 유지한다.
제5NAND 회로(251)의 출력은 PB가 하이 상태를 유지하고 IA가 하이로 있기 때문에 로우로 변화를 시도한다. 커패시터(253)는 이미 충전되어 있기 때문에 방전이 개시된다. 전술한 바와 같이 이 방전은 비교적 느린 속도로 진행된다.
한편 제4NAND 회로(241)는 IB가 로우로 되기 때문에 그 출력을 하이로 변화시킨다. 이때 커패시터(243)는 부분적으로 방전되지만, 제4NAND 회로(241)의 출력이 하이로의 변화에 따라서 비교적 짧은 시간에 하이로 된다.
제5NAND 회로(251)에 입력되는 IA 및 IB는 시간 T2 후에는 변화하지 않기 때문에, 커패시터(253)는 방전을 계속하고, 인버터(252)의 출력 전위 RB가 로우에서 하이로 변화한다. IA는 하이로 유지되고 RB가 하이로 변화하는 경우, 제1NAND 회로(201)의 출력 전위 PA는 로우로 변화하고, 이에 따라 출력 O도 하이로 변화한다. 이때 시간 T2로부터의 기간 u는 커패시터(253)의 방전 기간의 길이로 결정되고, 정상인 펄스가 발생된다. 이 펄스의 발생이 종료된 때 안정상태가 회복된다.
상술한 바와 같이, 제8실시예에 따르면 입력 신호 IA,IB의 반전이 연속으로 일어나더라도 정상적인 검출 신호를 발생시킬 수 있다. 실제로는 방전된 커패시터가 충전이 완료된 후에 입력 신호의 반전이 일어나면 정상적인 검출 신호를 발생시킬 수 있다.
제8실시예에서, 커패시터의 충전 기간은 방전 기간보다 짧게 구성되어 있다. 이것은 제4NAND 회로(241)와 제5NAND 회로(251)의 트랜지스터의 구동 능력을 변화시키므로서 달성될 수 있다. 제29도는 NAND 회로의 구성예로서, 도면 부호 301 및 304는 P 형 트랜지스터이고, 302 및 303은 n 형 트랜지스터이다. 입력 단자 A가 인가되는 입력 신호가 로우이면, P 형 트랜지스터(301)는 도통되고, 하이 상태이면 n 형 트랜지스터(302)가 도통된다. 이와 마찬가지로, 입력 단자 B에 인가되는 입력 신호가 로우이면 P 형 트랜지스터(304)는 도통이고, 하이 상태이면 n 형 트랜지스터(303)가 도통된다.
상술한 설명으로부터 명백한 바와 같이, 커패시터가 충전을 개시하는 것은 입력 신호 IA 또는 IB가 로우로 설정되어 있을 때이다. 그때에 2개의 P 형 트랜지스터(301,304) 중 낮은 입력 신호에 의해 제어되는 P 형 트랜지스터만이 도통하여 커패시터를 충전시키게 된다. 따라서, 단자 A에 낮은 입력 신호가 인가되면, 예컨대 P 형 트랜지스터(301)의 구동 능력은 충전 기간을 결정한다. 커패시터가 방전을 개시하는 것은 양쪽의 입력 단자가 하이로 되는 시점에 있고, 이 경우에 n 형 트랜지스터(302,303)는 양쪽 모두 도통된다. 따라서, 2개의 n 형 트랜지스터가 동일한 구동 능력을 갖는 경우, 2개의 트랜지스터가 직렬 접속되어 있기 때문에 1개의 n 형 트랜지스터의 구동 능력이 방전 기간을 결정한다.
방전 기간은 펄스폭에 대응하기 때문에 n 형 트랜지스터(302,303)의 구동 능력은 커패시터의 용량에 따라 결정된다. 충전 기간은 방전 기간과 비교하여 가능한 짧게 설정하는 것이 바람직하기 때문에, P 형 트랜지스터(301)의 구동 능력은 n 형 트랜지스터(302,303) 보다 크게 설정된다. 구동 능력은 트랜지스터의 게이트 폭을 변경시킴으로써 조정된다.
제30도 및 제31도는 SRAM에 적용되는 제27에 도시된 상보 신호 천이 검출 신호의 제9실시예를 도시하고 있다. 제30도는 어드레스 신호로부터 리셋 클록을 생성시키는 부분을 도시하고 있고, 제31도는 리셋 클록을 사용하는 비트선 리셋부, 버스선 리셋부 및 센스 증폭기부를 도시하고 있다.
SRAM에 대한 어드레스 신호는 행디코더 및 열디코더에 입력된다. 이 실시예에서, 제30도에 도시된 바와 같이, 각 어드레스 신호는 칩상에 상보 신호를 생성함과 동시에 제27도에 도시한 바와 같이 동일한 구성의 천이 검출 회로에 입력된다. 천이 검출 신회로는 어드레스 신호선의 본래의 수만큼 존재한다. 입력되는 어드레스 신호의 천이가 발생하면 천이 검출 회로는 부의 펄스를 출력시킨다. 따라서, 이 부의 펄스를 다중 입력 NAND 회로에 인가시키면, 어드레스 값의 천이가 발생할 경우에 리셋 펄스가 출력된다.
SRAM에서는 동작의 고속화를 도모하기 위해서 리셋 동작을 실행한다. 이 리셋 동작은 P 형 트랜지스터(311,312) 및 트랜지스터 회로(313,314)에서 각 비트선쌍을 단락시키는 비트선 리셋과, 각 비트선쌍을 접속하기 위해 버스선쌍을 회로(315)에서 단락시키는 버스선 리셋 동작의 2가지 종류가 있다. 어느 쪽의 리셋 동작에서도 상기한 리셋 펄스가 사용된다. 또한 상기 리셋 펄스는 버스선쌍의 신호를 증폭하는 센스 증폭기(316)의 동작 제어에도 사용된다. 종래예에서 어드레스 입력 신호에 잡음이 유입되는 경우에는 정상적인 리셋 동작이 실행될 수 없었지만, 본 발명의 천이 검출 회로를 사용하면 어떤 상황에서도 정상적인 리셋 동작이 실행된다.
제27도에 도시된 제8실시예에서는 NAND 회로를 사용한 천이 검출 회로를 도시하고 있지만, 제32도에 도시한 제10실시예에 도시된 바와 같이, 제27도의 NAND 회로 대신에 NOR 회로를 사용함으로써 천이 검출 신호가 실현될 수도 있다. 제32도의 회로의 동작은 전술한 설명으로부터 용이하게 이해될 수 있으며, 상세한 설명은 생략하고, 간략하게 설명하자면 제32도의 회로는 제27도의 회로와는 상이하고, 양의 출력 펄스를 얻을 수 있다.
제33도는 NOR 회로의 구성예이다. 이 예에서, 펄스폭이 충전 기간으로 규정하고, 방전 기간이 충전 기간보다 짧은 것이 바람직하다. 따라서 n 채널형 트랜지스터(343,344)의 구동 능력은 P 채널형 트랜지스터(341,342) 보다 크게 한다.
상술한 바와 같이, 본 발명의 상보 신호 천이 검출 신호에 따르면 확실한 천이 검출신호를 고속으로 얻을 수 있고, SRAM 등의 어드레스 천이 검출을 위해 검출 회로를 사용하면 어드레스 입력 신호에 노이즈와 같은 원하지 않는 신호가 입력되어도 고속으로 안정된 동작을 보증할 수 있다.
근래에 들어서, SRAM 및 다른 반도체 장치의 대용량화에 의해 칩면적의 증대를 가져오게 되었고, 그에 따라 신호선의 길이가 증가함으로 인한 신호의 지연 및 상기 지연에 의한 다른 신호와의 동기의 어긋남의 문제가 생기게 되었다. 따라서 신호선의 배선 길이가 증가함으로 인한 신호의 지연을 고려한 회로 설계를 행하는 것이 요구되고 있다. 반도체 장치의 종래예의 신호 배선에 따르면 신호선의 배선 길이의 증대에 기인하는 신호 전송 지연을 작게하기 위하여 각 신호선의 배선 길이가 가능한 짧게 되도록 신호선의 레이아웃이 행해지고 있다. 종래예의 SRAM의 신호선 레이아웃 및 그와 관련된 문제가 이하에 간략히 기술할 것이다.
제34도는 종래예의 SRAM의 주요부를 도시하는 도면이다. 상기 신호선 레이아웃과 관련된 문제는 행 어드레스 신호로부터 디코드되고 워드선으로 인가되는 행 디코드 신호와, 기록 증폭기에 인가되는 기록 인에이블 신호 /WE 상에 집중되는 것과 관련하여 이하에 기술할 것이다. 따라서 도면에는 하위 1 비트를 제외한 행 어드레스 신호를 디코드하는 광역 행 디코더와, 하위 1 비트의 행 어드레스 신호를 디코드하는 국부 디코더와, 기록 증폭기, 셀어레이부 및 열 디코더의 배열만을 도시하고 있다.
제34도에 도시된 바와 같이, 외부로 인가되는 행 어드레스 신호는 행 디코드 신호로 디코드하는 2개의 광역 행 디코더로 전송된다. 상기 행 디코드 신호는 각각의 광역 행 디코더의 양쪽에 배열되는 국부 디코더에 의해 하위 1 비트의 행 어드레스 신호와 더불어 추가로 디코드되고, 대응하는 워드 라인에 인가된다. 기록 인에이블 신호/WE는 일단부에 배열된 기록 인에이블 신호 버퍼에 의해 내부 기록 인에이블 신호로 제1변환되고, 다른 단부쪽으로 연장하는 기록 인에이블 신호선상에 위치된다. 상기 기록 인에이블 신호는 신호선을 따라 배열되는 기록 증폭기로 전송된다. 따라서, 제34도에서, 광역 행 디코더의 좌측에 대해 국부 디코더로 이동되는 행 디코드 신호는 기록 인에이블 신호의 전송 방향의 반대 방향으로 전송된다. 신호가 반대 방향으로 전송하는 경우에 발생하는 문제는 제35도, 제36a도 및 제36b도를 참조하여 이하에 기술할 것이다.
제35도는 상술한 구성의 신호선 레이아웃을 예시하는 도면이고, 제36a도 및 제36b도는 신호의 전송 지연을 예시하고 있다.
제35도에서, 도면부호 501 내지 503은 신호원, Wa,Wb 및 Wc는 각 신호원에서 발생되는 신호 Sa,Sb 및 Sc를 각각 전송시키는 신호선을 나타낸다. 제36a도는 신호원(501∼503)으로부터 각각 발생되는 신호 Sa,Sb 및 Sc의 Q1의 부분(제35도 참조)에서의 전송 타이밍을 도시하고, 제36b도는 Q2의 부분에서의 전송 타이밍을 도시하고 있다.
제36b도의 신호 타이밍도에 도시한 바와 같이, 각 신호선 Wa, Wb 및 Wc을 따라 전송되는 Sa,Sb 및 Sc는 각 신호선상의 Q1의 부분과 Q2의 부분과의 사이의 시간 지연은 서로 상이하다(도시한 예에서는 각각 t1,t2 및 t3)
따라서, 종래의 신호선 레이아웃에서는, 상술한 바와 같이 각 신호선은 그 배선 길이를 가능한 짧게 배선시킴과 동시에 그 신호의 전송 방향(배선 방향)은 다른 인접한 신호선의 배선 방향과는 무관계하게 배선시킴으로써, 제36b도에 도시한 바와 같이 각 신호선의 배치 및 그 배선 길이의 증대에 기인하여 전송 시간의 타이밍 지연이 생기게 된다.
종래 기술에서는 대용량화에 의한 칩면적이 증대에 의해 배선 길이가 길어지게 되면, 각 신호원으로부터 그 신호의 공급선(회로 블록)까지의 시간 지연이 증가하게 되고, 다른 신호선을 통해 공급되는 신호에 의해 시간적인 타이밍 차이(즉, 동기 어긋남)가 발생된다. 또한 이들 신호가 공급되는 회로 블록의 위치에 기인하여, 그 회로블록에 공급되는 신호를 따라 타이밍 차이(즉, 전송 지연 오차)가 발생된다.
SRAM과 같은 반도체 메모리에서, 어드레스 신호, 즉 행 디코드 신호와 기록 인에이블 신호는 규정된 타이밍 조건을 만족시키기 위해 요구된다. 이들 조건이 만족스럽지 않으면, 데이타가 어드레스 신호에 의해 설계되는 것과 다른 메모리셀 내에 기록되는 문제가 발생된다. 이 경우에 어드레스 신호와 기록 인에이블 신호간의 타이밍 차이가 크게됨으로서 어드레스 신호 변화 사이클을 길게하므로서 타이밍 차이를 흡수되도록 할 필요가 요구된다. 이 방법의 타이밍 차이 문제의 해결은 반도체 장치의 동작 속도를 감소시킨다.
제37도는 본 발명의 제11실시예에 따른 SRAM의 주요부의 구성을 도시하는 도면이다. 제34도에 도시한 것과 대응되는 부분만 여기서 예시되어 있다.
제37도에 도시한 바와 같이, 제11실시예의 SRAM에서는 단지 하나의 광역 행 디코더가 기록 버퍼로서 동일면상에 배열되고, 행 디코드 신호 및 기록 인에이블 신호는 양방향 모두로 전송된다. 상기한 구성으로 행 디코드 신호와 기록 인에이블 신호간의 전송 타이밍 차이는 이하에 기술한다.
제38도는 제11실시예에 따른 회로 구성 및 신호선 레이아웃의 신호 전송의 설명을 제공하는 도면이다.
복수의 상이한 신호원 511,512,513,...과, 상기한 각 신호원으로부터 발생되는 복수의 신호 Sp,Sq,Sr,...를 각각 전송하는 복수의 신호선 W1,W2,W3,...과, 상기 신호선을 통해 상기 복수의 신호가 공급되는 적어도 하나의 회로 블록 CT는 제38도에 도시된 바와 같이 배치되고, 상기 복수의 신호선을 동일 방향 A로 배치한다.
제38도에 도시된 구성에서, 복수의 신호원 511,512,513,...으로부터 각 신호의 공급선이 있는 회로 블록 CT로 연장하는 복수의 신호선 W1,W2,W3,...은 동일한 방향 A로 되도록 배치되므로서, 신호선상의 특정 부분에 있어서 각 신호들간의 전송 타이밍(즉, 지연량)을 동일하게 만들 수 있다.
제39a도 및 제39b도는 제38도에 도시된 신호선 구성의 신호 전송 지연을 예시하는 도면이다. 3개의 신호 Sp, Sq 및 Sr만 간단히 도시하고 있다.
제39a도는 신호원 511 내지 513으로부터 각각 발생되는 신호 Sp 내지 Sr에 대한 제38도의 P1의 부분의 전송 타이밍을 도시하고 있다. 제39b도는 제38도의 P2의 부분의 동일한 신호의 전송 타아밍을 도시하고 있다.
제39a도 및 제39b도의 신호 타이밍도에 도시한 바와 같이, 3개의 신호 Sp, Sq 및 Sr은 신호선상의 P1 부분과 P2 부분 사이에 동일한 타이밍차 td를 갖는다. 즉, 각 신호선의 배선 방향을 동일한 방향으로 배치함으로써 전송 타이밍(즉, 지연량)은 하나의 신호로부터 다른 신호로 변화하는 것으로부터 예방한다.
또한 이 경우 평행한 신호선상의 신호 전송 개시 부분에서 신호간의 타이밍차가 존재하며, 신호 타이밍을 동기화하는 수단은 회로 블록에 공급되는 신호들간의 타이밍차를 제거하기 위해 이 부분에 제공될 수 있다.
SRAM에 있어서의 설명은 이들 신호가 칩의 특정 부분의 상이한 방향으로 전송하게 되는 종래 기술의 구성과 비교하여 어드레스 신호 및 기록 인에이블 신호가 전체 칩상의 동일한 방향으로 전송되게 되는 제11실시예의 구성을 제공한다.
제40도는 어드레스 신호 및 기록 인에이블 신호가 칩의 일단부에서 서로 평행하게 진행하는 신호선을 통해 각 메모리 어레이에 공급되는 구성을 도시하고 있다. 제41a 내지 제41f도는 제40도의 신호선 레이아웃의 각 신호의 타이밍을 예시하고 있다. 제41a도는 어드레스 신호를 도시하며, 제41b도는 기록 인에이블 신호/WE를, 제41c도는 워드선에 인가되는 행 디코드 신호를, 제41d도는 내부 기록 엔에이블 신호를, 제41e도는 비트선상의 전위 변화를, 제41f도는 셀내의 노드에서의 전위 변화를 도시하고 있다.
제42도는 어드레스 신호가 칩의 일단부로부터 공급되는 반면에 기록 인에이블 신호가 중앙부로부터 양단부를 향해 공급되는 구성을 도시하고 있다. 제43a도 내지 제43f도는 제42도의 신호선 레이아웃과 제41a도 내지 제41f도에 각각 대응하는 각 신호의 타이밍을 예시한다.
제44도는 어드레스 신호가 칩의 일단부로부터 공급되는 반면에 기록 인에이블 신호가 제41도에 도시한 구성으로 중앙부로부터 양단부를 향해 공급되지만, 상기 기록 인에이블 신호를 지연하는 지연 회로가 중앙부에서 타이밍을 조절하기 위해 부가되는 구성을 도시하고 있다. 제45a도 내지 제45f도는 제44도의 신호선 레이아웃과 제41A도 내지 제41도에 각각 대응하는 각 신호의 타이밍을 예시한다.
제41a도 내지 제41f도로부터 알 수 있는 바와 같이 제40도의 레이아웃에서 신호의 지연량은 신호 소스측으로부터 증가하지만, 지연이 균일하게 증가하기 때문에 신호간의 타이밍차는 발생하지 않는다. 한편 제42도의 레이아웃에서, 신호간의 타이밍차로 인하여 일부 부분에서는 오동작이 발생될 수 있다. 이 문제는 제44도의 레이아웃에 도시된 바와 같이 기록인에이블 신호가 지연될지라도 제거될 수 없다.
제46도는 본 발명의 제11실시예의 반도체 장치에 대한 신호선 레이아웃을 도시하는 도면이다.
도면에서 도면부호 520은 반도체 기판, 521은 어드레스 신호 ADD에 기초해서 워드선 선택 신호를 발생시키는 신호원으로서의 행 디코더, 522a 및 522b는 제어 신호 C에 응답하여 기록 인에이블 신호를 발생시키는 신호원으로서의 기록 인에이블 버퍼, 523은 워드선 선택 신호가 공급되는 회로 블록, 즉 메모리셀 매트릭스, 524a 및 524b는 기록 인에이블 신호가 공급되는 회로 블록, 즉 메모리 액세스용 주변 회로, 531은 워드 선택 신호를 전송시키는 워드선, 532a 및 532b는 기록 인에이블 신호를 전송시키는 기록 인에이블 신호선을 나타낸다.
도시한 바와 같이, 행디코더(521)로부터 발생된 워드선 선택 신호를 전송시키는 신호선(531)과, 기록 인에이블 버퍼(522a, 522b)로부터 발생된 기록 인에이블 신호를 전송하는 신호선(532a,532b)은 신호 전송의 방향이 동일한 방향(도면에 예시된 바와 같이 좌측에서 우측으로 향하는 방향)으로 전송되고, 각 신호선에 있어서의 신호 전송 지연은 신호선상에서 동일하도록 배열된다.
제47a도 내지 제47c도는 신호선(531,532a,532b)상의 신호 전송 지연 방법이 제11도에 도시된 제11실시예의 반도체 메모리로 조정되는 방법의 예를 도시하고 있다.
제47a도는 워드선(531)과 기록 인에이블 신호선(532a,532b)의 배선폭을 각각 동일한 값 d로 설정된 예를 도시하고 있다. 이것에 의해 신호 전송 시간, 즉 지연량을 각 신호선상에서 동일하게 할 수 있다.
제47b도는 워드선(531)과 기록 인에이블 신호선(532a,532b)의 도중의 부분에 각각 지연 회로(533,534)를 설치한 예를 도시하고 있다. 상기 지연 회로(533,534)는 행 디코더(521)로부터 발생되는 워드선 선택 신호가 기록 인에이블 버퍼(522a,522b)로부터 발생되는 기록 인에이블 신호의 전파 타이밍을 조절, 즉 동기화시키기 위해 사용된다. 이러한 구성으로, 각 신호원(행디코더(521), 기록 인에이블 버퍼(522a,522b))으로부터 각각의 신호 공급선(메모리 셀 매트릭스(523), 메모리 액세스용 주변 회로(524 a,524b))으로 연장하는 신호선의 각부에서 신호 전송 타이밍을 동일하게 할 수 있다.
제47c도는 워드선(531)과 기록 인에이블 신호선(532a,532b)의 배선폭을 상이한 값 d1 및 d2로 선정한 예로서 상기 지연 회로(533,534)에 의해 동일한 기능을 제공하도록 구성한 예를 도시하고 있다. 이러한 구성으로, 상기 신호 전송 타이밍은 제47b도의 구성에서와 같이 신호선상의 특정 부분에서 동일하게 할 수 있다.
상기 실시예에서 반도체 메모리에 있는 신호선 레이아웃을 상기 예에서와 같이 설명하였지만, 본 발명의 목적으로부터 명백한 바와 같이 상기 실시예는 반도체 장치로 한정되지 않으면 신호 전송 지연 시간이 무시할 수 없을 정도의 길이의 복수의 신호선을 갖는 다른 형태의 반도체 장치에 적용될 수 있다.
상술한 바와 같이 제10 및 제11실시예에 따르면, 신호원으로부터 공급선 회로 블록으로 연장하는 신호선을 각각의 배선 방향과 동일 방향이 되도록 배열하기 때문에 신호 배선상의 각 부분에 있어서 각 신호간의 전송 타이밍차를 제거할 수 있다. 이것에 의해 회로 블록의 오동작이 가능성을 제거하여 반도체 장치의 성능을 향상시키는데 크게 기여한다.

Claims (9)

  1. 드레인 및 게이트가 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속된 nMOS 트랜지스터와;
    일단부가 상기 nMOS 트랜지스터의 소스에 접속되고, 다른 단부가 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속된 커패시터와;
    소스가 상기 커패시터에 접속되고, 게이트가 상기 고전위 전원 전압 입력 단자에 접속된 pMOS 트랜지스터와;
    일단부가 상기 pMOS 트랜지스터의 드레인에 접속되고, 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 저항을 구비하고,
    상기 pMOS 트랜지스터의 드레인으로부터 고전위 전원 전압 강하 검출 신호를 얻을 수 있도록 구성된 것을 특징으로 하는 고전위 전원 전압 강하 검출 회로.
  2. 드레인 및 게이트가 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속된 제1 및 제2nMOS 트랜지스터와;
    일단부가 상기 제1nMOS 트랜지스터의 소스에 접속되고, 다른 단부가 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속된 커패시터와;
    소스가 상기 커패시터에 접속되고, 게이트가 상기 제2nMOS 트랜지스터의 소스에 접속된 pMOS 트랜지스터와;
    일단부가 상기 pMOS 트랜지스터의 드레인에 접속되고, 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 제1저항과;
    일단부가 상기 제2nMOS 트랜지스터의 소스에 접속되고, 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 제2저항을 구비하고,
    상기 pMOS 트랜지스터의 드레인으로부터 고전위 전원 전압 강하 검출 신호를 얻을 수 있도록 구성된 것을 특징으로 하는 고전위 전원 전압 강하 검출 회로.
  3. 드레인 및 게이트가 고전위 전원 전압이 인가되는 고전위 전원 전압 입력 단자에 접속된 제1 및 제2nMOS 트랜지스터와;
    일단부가 상기 제1nMOS 트랜지스터의 소스에 접속되고, 다른 단부가 저전위 전원 전압이 인가되는 저전위 전원 전압 입력 단자에 접속된 커패시터와;
    소스가 상기 커패시터에 접속되고, 게이트가 상기 제2nMOS 트랜지스터의 소스에 접속된 pMOS 트랜지스터와;
    일단부가 pMOS 트랜지스터의 드레인에 접속되고, 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 제1저항과;
    일단부가 상기 제2nMOS 트랜지스터의 소스에 접속되고, 다른 단부가 상기 저전위 전원 전압 입력 단자에 접속된 제2저항과;
    일단부가 상기 고전위 전원 전압 입력 단자에 접속되고, 다른 단부가 상기 pMOS 트랜지스터의 게이트에 접속된 제2커패시터를 구비하고,
    상기 pMOS 트랜지스터의 드레인으로부터 고전위 전원 전압 강하 검출 신호를 얻을 수 있도록 구성된 것을 특징으로 하는 고전위 전원 전압 강하 검출 회로.
  4. 입력되는 상보 신호쌍의 변화에 따라서 소정의 펄스 신호를 발생시키는 상보 신호 천이 검출 회로에 있어서,
    상기 상보 신호쌍의 제1신호가 입력되는 제1NAND 회로와;
    상기 상보 신호쌍의 제2신호가 입력되는 제2NAND 회로와;
    상기 제1NAND 회로와 제2NAND 회로의 출력이 입력되고, 규정된 펄스 신호를 출력하는 제3NAND 회로와;
    상기 제1NAND 회로의 출력을 지연시킨후, 상기 지연된 출력을 입력 신호로서 상기 제2NAND 회로에 공급하는 제1지연 회로와;
    상기 제2NAND 회로의 출력을 지연시킨후, 상기 지연된 출력을 입력 신호로서 상기 제1NAND 회로에 공급하는 제2지연 회로를 구비하고,
    상기 제1지연 회로는 제4NAND 회로와, 상기 제4NAND 회로의 출력이 입력되는 제1인버터 회로와, 상기 제4NAND 회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량 소자를 포함하며, 상기 제4NAND 회로에는 그 입력단에 상기 제1NAND 회로의 출력과 상기 상보 신호선쌍의 제2신호가 입력되고,
    상기 제2지연 회로는 제5NAND 회로와, 상기 제5NAND 회로의 출력이 입력되는 제2인버터 회로와, 상기 제5NAND 회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량 소자를 포함하며, 상기 제5NAND 회로에는 그 입력단에 상기 제2NAND 회로의 출력과 상보 신호쌍의 제1신호가 입력되는 것을 특징으로 하는 상보 신호 천이 검출 회로.
  5. 제4항에 있어서,
    상기 제4NAND 회로 및 제5NAND 회로는 각각의 상보 신호쌍의 상기 제1 및 제2신호에 의해 구동되는 p 채널형 트랜지스터를 각각 포함하며, 상기 P 채널형 트랜지스터의 구동 용량은 그 내부에 구비된 다른 트랜지스터에 비해서 큰 것을 특징으로 하는 상보 신호 천이 검출 회로.
  6. 입력되는 상보 신호쌍의 변화에 따라서 소정의 펄스 신호를 발생시키는 상보 신호 천이 검출 회로에 있어서,
    상기 상보 신호쌍의 제1신호가 입력되는 제1NOR 회로와;
    상기 상보 신호쌍의 제2신호가 입력되는 제2NOR 회로와;
    상기 제1NOR 회로와 제2NOR 회로의 출력이 입력되고, 규정된 펄스 신호를 출력하는 제3NOR 회로와;
    상기 제1NOR 회로의 출력을 지연시킨후, 상기 지연된 출력을 입력 신호로서 상기 제2NOR 회로에 공급하는 제1지연 회로와;
    상기 제2NOR 회로의 출력을 지연시킨후, 상기 지연된 출력을 입력 신호로서 상기 제1NOR 회로에 공급하는 제2지연 회로를 구비하고,
    상기 제1지연 회로는 제4NOR 회로와, 상기 제4NOR 회로의 출력이 입력되는 제1인버터 회로와, 상기 제4NOR 회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량 소자를 포함하며, 상기 제4NOR 회로에는 그 입력단에 상기 제1NOR 회로의 출력과 상기 상보 신호쌍의 제2신호가 입력되고,
    상기 제2지연 회로는 제5NOR 회로와, 상기 제5NOR 회로의 출력이 입력되는 제2인버터 회로와, 상기 제5NOR 회로의 출력과 전원 전압 입력 단자들중 하나의 단자 사이에 접속된 용량 소자를 포함하며, 상기 제5NOR 회로에는 그 입력단에 상기 제2NOR 회로의 출력과 상보 신호쌍의 제1신호가 입력되는 것을 특징으로 하는 상보 신호 천이 검출 회로.
  7. 제6항에 있어서,
    상기 제4NOR 회로 및 제5NOR 회로는 각각의 상보 신호쌍의 상기 제1 및 제2신호에 의해 구동되는 n 채널형 트랜지스터를 각각 포함하며, 상기 n 채널형 트랜지스터의 구동 용량은 그 내부에 구비된 다른 트랜지스터에 비해서 큰 것을 특징으로 하는 상보 신호 천이 검출 회로.
  8. 제4항에 의한 상보 신호 천이 검출 회로를 어드레스 천이 검출 회로로서 구비하는 것을 특징으로 하는 MOS 형 SRAM.
  9. 제6항에 의한 상보 신호 천이 검출 회로를 어드레스 천이 검출 회로로서 구비하는 것을 특징으로 하는 MOS 형 SRAM.
KR1019930018366A 1992-09-11 1993-09-11 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 KR0136074B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP4243136A JPH0697785A (ja) 1992-09-11 1992-09-11 相補信号遷移検出回路
JP92-243136 1992-09-11
JP92-246598 1992-09-16
JP4246598A JPH0697285A (ja) 1992-09-16 1992-09-16 半導体装置
JP92-248309 1992-09-17
JP4248309A JPH06103784A (ja) 1992-09-17 1992-09-17 高電位電源電圧降下検出回路
JP92-248310 1992-09-17
JP4248310A JPH06103782A (ja) 1992-09-17 1992-09-17 Ｍｏｓ型スタティックｒａｍ

Publications (2)

Publication Number Publication Date
KR940008091A KR940008091A (ko) 1994-04-28
KR0136074B1 true KR0136074B1 (ko) 1998-06-01

Family

ID=27477912

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930018366A KR0136074B1 (ko) 1992-09-11 1993-09-11 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치

Country Status (2)

Country Link
US (2) US5644546A (ko)
KR (1) KR0136074B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451422B1 (ko) * 1997-12-31 2004-12-17 주식회사 하이닉스반도체 파워 소모 감소 회로

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5901103A (en) * 1997-04-07 1999-05-04 Motorola, Inc. Integrated circuit having standby control for memory and method thereof
JP4118364B2 (ja) * 1997-07-16 2008-07-16 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
KR100313494B1 (ko) * 1998-05-07 2001-12-20 김영환 저전력정적램(sram)
FR2793064B1 (fr) 1999-04-30 2004-01-02 St Microelectronics Sa Memoire a courant de fuite reduit
US6320809B1 (en) * 2000-07-05 2001-11-20 Micron Technology, Inc. Low voltage level power-up detection circuit
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
KR100471168B1 (ko) * 2002-05-27 2005-03-08 삼성전자주식회사 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법
KR20030093035A (ko) * 2002-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치
US6738305B1 (en) * 2002-07-25 2004-05-18 Taiwan Semiconductor Manufacturing Company Standby mode circuit design for SRAM standby power reduction
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7447919B2 (en) * 2004-04-06 2008-11-04 Hewlett-Packard Development Company, L.P. Voltage modulation for increased reliability in an integrated circuit
US7330050B2 (en) * 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7268586B1 (en) * 2004-11-08 2007-09-11 Tabula, Inc. Method and apparatus for accessing stored data in a reconfigurable IC
US7193904B2 (en) * 2004-11-10 2007-03-20 International Business Machines Corporation Random access memory with stability enhancement and early read elimination
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7272031B1 (en) * 2005-03-15 2007-09-18 Tabula, Inc. Method and apparatus for reduced power cell
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
US7529992B1 (en) 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
US7952910B2 (en) * 2007-02-02 2011-05-31 Oracle America, Inc. Memory device with split power switch
US7535252B1 (en) 2007-03-22 2009-05-19 Tabula, Inc. Configurable ICs that conditionally transition through configuration data sets
US20090046532A1 (en) * 2007-08-17 2009-02-19 Infineon Technologies Ag Supply Voltage for Memory Device
US7928761B2 (en) 2007-09-06 2011-04-19 Tabula, Inc. Configuration context switcher with a latch
US9479170B2 (en) * 2014-11-21 2016-10-25 SK Hynix Inc. Buffer circuit and operation method thereof
US9620200B1 (en) 2016-03-26 2017-04-11 Arm Limited Retention voltages for integrated circuits
US10217507B2 (en) * 2016-11-08 2019-02-26 Globalfoundries Inc. Bending circuit for static random access memory (SRAM) self-timer
CN108073211B (zh) * 2016-11-11 2020-07-10 中芯国际集成电路制造(上海)有限公司 一种保持电压的产生电路及电子设备
US10263639B2 (en) 2017-02-07 2019-04-16 Alibaba Group Holding Limited Managing soft information in high-capacity solid state drive

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3806900A (en) * 1972-05-01 1974-04-23 Cambridge Memories Multiplexing system for thin film magnetic propagation channels
US4521696A (en) * 1982-07-06 1985-06-04 Motorola, Inc. Voltage detecting circuit
JPS59151523A (ja) * 1983-02-14 1984-08-30 Toshiba Corp 遷移検出回路
US4716323A (en) * 1985-04-27 1987-12-29 Kabushiki Kaisha Toshiba Power voltage drop detecting circuit
JPH0673237B2 (ja) * 1985-12-25 1994-09-14 株式会社日立製作所 半導体集積回路装置
JPS62177787A (ja) * 1986-01-30 1987-08-04 Seiko Epson Corp 半導体記憶装置
JPS62188090A (ja) * 1986-02-13 1987-08-17 Mitsubishi Electric Corp 電圧検出回路
JPS63103978A (ja) * 1986-10-20 1988-05-09 Seiko Epson Corp 電源電圧低下検出回路
US5189641A (en) * 1987-06-08 1993-02-23 Fujitsu Limited Non-volatile random access memory device
US5014242A (en) * 1987-12-10 1991-05-07 Hitachi, Ltd. Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit
US5228003A (en) * 1988-04-15 1993-07-13 Seiko Epson Corporation Semiconductor memory
US5297097A (en) * 1988-06-17 1994-03-22 Hitachi Ltd. Large scale integrated circuit for low voltage operation
JPH0644395B2 (ja) * 1989-01-06 1994-06-08 株式会社東芝 半導体記憶装置
JPH0348455A (ja) * 1989-04-17 1991-03-01 Nec Corp 半導体装置
JP2532740B2 (ja) * 1989-10-18 1996-09-11 松下電器産業株式会社 アドレス遷移検出回路
JP2874097B2 (ja) * 1989-10-24 1999-03-24 富士通株式会社 半導体メモリ装置
JPH03152794A (ja) * 1989-11-09 1991-06-28 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JPH03238365A (ja) * 1990-02-15 1991-10-24 Nec Corp 低電圧検出回路
US5003513A (en) * 1990-04-23 1991-03-26 Motorola, Inc. Latching input buffer for an ATD memory
JP2530055B2 (ja) * 1990-08-30 1996-09-04 株式会社東芝 半導体集積回路
JPH04132084A (ja) * 1990-09-21 1992-05-06 Mitsubishi Electric Corp 半導体装置
JPH04132242A (ja) * 1990-09-25 1992-05-06 Toshiba Corp 半導体装置
US5124584A (en) * 1990-10-22 1992-06-23 Sgs-Thomson Microelectronics, Inc. Address buffer circuit with transition-based latching
JP3057100B2 (ja) * 1991-02-12 2000-06-26 株式会社日立製作所 半導体集積回路装置
US5306963A (en) * 1992-06-19 1994-04-26 Intel Corporation Address transition detection noise filter in pulse summation circuit for nonvolatile semiconductor memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451422B1 (ko) * 1997-12-31 2004-12-17 주식회사 하이닉스반도체 파워 소모 감소 회로

Also Published As

Publication number Publication date
KR940008091A (ko) 1994-04-28
US5644546A (en) 1997-07-01
US5734622A (en) 1998-03-31

Similar Documents

Publication Publication Date Title
KR0136074B1 (ko) 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치
US5740102A (en) Data retention circuit and semiconductor memory device using the same
US7079413B2 (en) Semiconductor memory device with back gate potential control circuit for transistor in memory cell
US7301830B2 (en) Semiconductor memory device and semiconductor device and semiconductor memory device control method
US7327630B2 (en) Memory cell power switching circuit in semiconductor memory device and method for applying memory cell power voltage
US7560975B2 (en) Semiconductor device
EP0905904B1 (en) Semiconductor integrated circuit having tri-state logic gate circuit
US6714461B2 (en) Semiconductor device with data output circuit having slew rate adjustable
US5734604A (en) Static random access memory capable of both reducing power consumption and retaining data at standby-time
US7586780B2 (en) Semiconductor memory device
US20040165414A1 (en) Semiconductor memory device
JPH0786916A (ja) 半導体集積回路
JP7002783B1 (ja) 記憶装置及びその操作方法
US9183923B2 (en) Semiconductor storage device
US8625370B2 (en) Semiconductor integrated circuit
JP3216925B2 (ja) 半導体集積回路
EP0458213B1 (en) Control circuit for controlling an operation mode in a pseudo-static RAM
US6456559B1 (en) Semiconductor integrated circuit
JP3255159B2 (ja) 半導体集積回路
JP3255158B2 (ja) 半導体集積回路
JPH07134896A (ja) 半導体メモリ装置のバッファ回路
JP2003298410A (ja) 半導体集積回路
US5804988A (en) Logic and level conversion circuit
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
KR100305036B1 (ko) 반도체기억장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090109

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee