JP2874097B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2874097B2 JP2874097B2 JP1274928A JP27492889A JP2874097B2 JP 2874097 B2 JP2874097 B2 JP 2874097B2 JP 1274928 A JP1274928 A JP 1274928A JP 27492889 A JP27492889 A JP 27492889A JP 2874097 B2 JP2874097 B2 JP 2874097B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- address input
- input circuit
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体メモリ装置、特に、チップ上の周辺に分散配置
された複数のアドレス入力回路部と、該複数のアドレス
入力回路部をそれぞれ駆動する複数の制御信号を出力す
る内部駆動回路を備えたDRAMに関し、 アドレス信号端子の配置にかかわらず、各信号間にお
けるtRAS（ロウアドレス・セットアップ・タイム）とt
RAH（ロウアドレス・ホールド・タイム）のばらつきを
実質的に無くし、ひいてはアクセス動作の高速化に寄与
させることを目的とし、 前記内部駆動回路と前記複数のアドレス入力回路部の
間に、前記複数の制御信号をそれぞれ伝達する各配線に
おける全等価抵抗および全等価容量に基づく信号伝播遅
延量が各配線間で同じになるよう各信号伝播を制御する
手段を設けるように構成する。
された複数のアドレス入力回路部と、該複数のアドレス
入力回路部をそれぞれ駆動する複数の制御信号を出力す
る内部駆動回路を備えたDRAMに関し、 アドレス信号端子の配置にかかわらず、各信号間にお
けるtRAS（ロウアドレス・セットアップ・タイム）とt
RAH（ロウアドレス・ホールド・タイム）のばらつきを
実質的に無くし、ひいてはアクセス動作の高速化に寄与
させることを目的とし、 前記内部駆動回路と前記複数のアドレス入力回路部の
間に、前記複数の制御信号をそれぞれ伝達する各配線に
おける全等価抵抗および全等価容量に基づく信号伝播遅
延量が各配線間で同じになるよう各信号伝播を制御する
手段を設けるように構成する。
本発明は、半導体メモリ装置に関し、特に、チップ上
の周辺に分散配置された複数のアドレス入力回路部と、
該複数のアドレス入力回路部をそれぞれ駆動する複数の
制御信号を出力する内部駆動回路を備えたダイナミック
・ランダム・アクセス・メモリ（DRAM）に関する。
の周辺に分散配置された複数のアドレス入力回路部と、
該複数のアドレス入力回路部をそれぞれ駆動する複数の
制御信号を出力する内部駆動回路を備えたダイナミック
・ランダム・アクセス・メモリ（DRAM）に関する。
第６図にはチップ上におけるアドレス入力初段回路部
の典型的な配置形態が概略的に示される。
の典型的な配置形態が概略的に示される。
図中、20はチップ、21はメモリセル、センスアンプ、
デコーダ回路等を含むメモリセルアレイ、22はアクティ
ブ・ローのロウアドレス・ストローブ信号RASXに応答す
る内部駆動回路、23aおよび23bはそれぞれアドレス信号
ADD1,ADD2に応答するアドレス入力回路部を示す。複数
のアドレス入力回路部23a,23b（図示の例では簡単化の
ため２個のみ示される）は、内部駆動回路22により制御
され、メモリセルアレイ21の周辺に沿ってその短辺上ま
たは長辺上に分散して配置されている。従って、内部駆
動回路22からアドレス入力回路部23aに至る配線長と、
内部駆動回路22からアドレス入力回路部23bに至る配線
長は当然異なっており、図示の例では前者の方が後者に
比して短くなっている。
デコーダ回路等を含むメモリセルアレイ、22はアクティ
ブ・ローのロウアドレス・ストローブ信号RASXに応答す
る内部駆動回路、23aおよび23bはそれぞれアドレス信号
ADD1,ADD2に応答するアドレス入力回路部を示す。複数
のアドレス入力回路部23a,23b（図示の例では簡単化の
ため２個のみ示される）は、内部駆動回路22により制御
され、メモリセルアレイ21の周辺に沿ってその短辺上ま
たは長辺上に分散して配置されている。従って、内部駆
動回路22からアドレス入力回路部23aに至る配線長と、
内部駆動回路22からアドレス入力回路部23bに至る配線
長は当然異なっており、図示の例では前者の方が後者に
比して短くなっている。
第７図には従来形におけるアドレス入力初段回路部の
一構成例が示される。
一構成例が示される。
同図に示されるように、RASX入力回路および駆動回路
10（内部駆動回路22に相当）は、12段のインバータIV1
〜IV12から構成され、ロウアドレス・ストローブ信号RA
SXに応答して制御信号D1,D2を出力する。また、アドレ
ス入力回路および駆動回路11a（11b）とアドレスバッフ
ァ12a（12b）はアドレス入力回路部23a（23b）に相当す
る。アドレス入力回路および駆動回路11a（11b）は、ア
ドレス信号ADD1（ADD2）を入力するナンドゲートNAa（N
Ab）と３段のインバータIV21a〜IV23a（IV21b〜IV23b）
から構成され、上記の制御信号D1に応答して活性化され
る。また、アドレスバッファ12a,12bは、上記の制御信
号D2に応答してアドレス入力回路および駆動回路11a（1
1b）の出力信号（アドレス）を伝達するｎチャネルトラ
ンジスタQa（Qb）と、該トランジスタを介して伝達され
たアドレスをラッチする１対のインバータIV31a,IV32a
（IV31b,IV32b）と、その出力に応答して相補アドレス
信号A1,AX1（A2,AX2）を生成するインバータIV33a〜IV3
6a（IV33b〜IV36b）とから構成されている。
10（内部駆動回路22に相当）は、12段のインバータIV1
〜IV12から構成され、ロウアドレス・ストローブ信号RA
SXに応答して制御信号D1,D2を出力する。また、アドレ
ス入力回路および駆動回路11a（11b）とアドレスバッフ
ァ12a（12b）はアドレス入力回路部23a（23b）に相当す
る。アドレス入力回路および駆動回路11a（11b）は、ア
ドレス信号ADD1（ADD2）を入力するナンドゲートNAa（N
Ab）と３段のインバータIV21a〜IV23a（IV21b〜IV23b）
から構成され、上記の制御信号D1に応答して活性化され
る。また、アドレスバッファ12a,12bは、上記の制御信
号D2に応答してアドレス入力回路および駆動回路11a（1
1b）の出力信号（アドレス）を伝達するｎチャネルトラ
ンジスタQa（Qb）と、該トランジスタを介して伝達され
たアドレスをラッチする１対のインバータIV31a,IV32a
（IV31b,IV32b）と、その出力に応答して相補アドレス
信号A1,AX1（A2,AX2）を生成するインバータIV33a〜IV3
6a（IV33b〜IV36b）とから構成されている。
また、破線で表示されるR1,R3およびC1,C3は、RASX入
力回路および駆動回路10とアドレス入力回路および駆動
回路11a,11bとの間をそれぞれ接続する配線の寄生抵抗
および寄生キャパシタンスを示し、同様にR2,R4およびC
2,C4は、RASX入力回路および駆動回路10とアドレスバッ
ファ12a,12bとの間をそれぞれ接続する配線の寄生抵抗
および寄生キャパシタンスを示す。
力回路および駆動回路10とアドレス入力回路および駆動
回路11a,11bとの間をそれぞれ接続する配線の寄生抵抗
および寄生キャパシタンスを示し、同様にR2,R4およびC
2,C4は、RASX入力回路および駆動回路10とアドレスバッ
ファ12a,12bとの間をそれぞれ接続する配線の寄生抵抗
および寄生キャパシタンスを示す。
前述したように、内部駆動回路22（10）からアドレス
入力回路部23a（11a,12a）に至る配線長は該内部駆動回
路からアドレス入力回路部23b（11b,12b）に至る配線長
に比して短いので、各素子の値の間には、 （R1）＜（R3）、且つ、（C1）＜（C3） および （R2）＜（R4）、且つ、（C2）＜（C4） の関係が成り立つ。
入力回路部23a（11a,12a）に至る配線長は該内部駆動回
路からアドレス入力回路部23b（11b,12b）に至る配線長
に比して短いので、各素子の値の間には、 （R1）＜（R3）、且つ、（C1）＜（C3） および （R2）＜（R4）、且つ、（C2）＜（C4） の関係が成り立つ。
寄生抵抗R1〜R4と寄生キャパシタンスC1〜C4は一種の
遅延回路を構成しているので、内部駆動回路22（10）か
ら出力された制御信号D1,D2は、若干遅延してアドレス
入力回路部23a（11a,12a）の入力ノードN1a,N3aに到達
し、さらに若干遅延してアドレス入力回路部23b（11b,1
2b）の入力ノードN1b,N3bに到達する。第８図に、各信
号の入出力タイミングの関係が示される。
遅延回路を構成しているので、内部駆動回路22（10）か
ら出力された制御信号D1,D2は、若干遅延してアドレス
入力回路部23a（11a,12a）の入力ノードN1a,N3aに到達
し、さらに若干遅延してアドレス入力回路部23b（11b,1
2b）の入力ノードN1b,N3bに到達する。第８図に、各信
号の入出力タイミングの関係が示される。
第８図において、tRAS1,tRAS2はそれぞれ、ロウアド
レス・ストローブ信号RASXが“H"レベルから“L"レベル
に変化する時点からアドレス信号ADD1,ADD2が“H"レベ
ルから“L"レベルに変化した時点までに要する時間（ロ
ウアドス・セットアップ・タイム）を表し、同様にt
RAH1,tRAH2はそれぞれ、ロウアドレス・ストローブ信号
RASXが“H"レベルから“L"レベルに変化した時点からア
ドレス信号ADD1,ADD2が“L"レベルから“H"レベルに変
化する時点までに要する時間（ロウアドレス・ホールド
・タイム）を表している。
レス・ストローブ信号RASXが“H"レベルから“L"レベル
に変化する時点からアドレス信号ADD1,ADD2が“H"レベ
ルから“L"レベルに変化した時点までに要する時間（ロ
ウアドス・セットアップ・タイム）を表し、同様にt
RAH1,tRAH2はそれぞれ、ロウアドレス・ストローブ信号
RASXが“H"レベルから“L"レベルに変化した時点からア
ドレス信号ADD1,ADD2が“L"レベルから“H"レベルに変
化する時点までに要する時間（ロウアドレス・ホールド
・タイム）を表している。
上述した従来形の構成によれば、アドレス入力回路部
23aおよび23b（11a,12aおよび11b,12b）がチップ20の短
辺上または長辺上に分散して配置され、それによってRA
S系の駆動回路22（10）からの配線距離が異なっている
ため、該駆動回路から各アドレス入力回路部にそれぞれ
供給される制御信号D1およびD2は、第８図（ノードN1a,
N1bおよびN3a,N3b）に示さるようにそのレベル変化のタ
イミングがずれている。
23aおよび23b（11a,12aおよび11b,12b）がチップ20の短
辺上または長辺上に分散して配置され、それによってRA
S系の駆動回路22（10）からの配線距離が異なっている
ため、該駆動回路から各アドレス入力回路部にそれぞれ
供給される制御信号D1およびD2は、第８図（ノードN1a,
N1bおよびN3a,N3b）に示さるようにそのレベル変化のタ
イミングがずれている。
従って、アドレス入力に必要とされるロウアドレス・
セットアップ・タイムtRAS1,tRAS2とロウアドレス・ホ
ールド・タイムtRAH1,tRAH2がアドレス信号ADD1,ADD2の
入力回路23a,23bの配置位置によって異なるという不都
合が生じる。そのため、デバイスの性能（実力）は、各
信号のうちでワーストのtARSおよびtRAH（第８図の例示
ではアドレス入力回路部23bに対応するtRAS2およびt
RAH2）により決まってしまう。
セットアップ・タイムtRAS1,tRAS2とロウアドレス・ホ
ールド・タイムtRAH1,tRAH2がアドレス信号ADD1,ADD2の
入力回路23a,23bの配置位置によって異なるという不都
合が生じる。そのため、デバイスの性能（実力）は、各
信号のうちでワーストのtARSおよびtRAH（第８図の例示
ではアドレス入力回路部23bに対応するtRAS2およびt
RAH2）により決まってしまう。
また、このようにtRASおよびtRAHにばらつきがある
と、アドレスアクセスのためのサイクル時間に余裕を持
たせる必要が生じ、そのためにアクセス動作を高速に行
えないという不都合が生じる。あるいは、その余裕が十
分に無いと、場合によっては誤アクセスをひき起こすと
いう可能性も考えられ、好ましくない。
と、アドレスアクセスのためのサイクル時間に余裕を持
たせる必要が生じ、そのためにアクセス動作を高速に行
えないという不都合が生じる。あるいは、その余裕が十
分に無いと、場合によっては誤アクセスをひき起こすと
いう可能性も考えられ、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、アドレス信号端子の配置にかかわらず、各
信号間におけるtRAS（ロウアドレス・セットアップ・タ
イム）とtRAH（ロウアドレス・ホールド・タイム）のば
らつきを実質的に無くし、ひいてはアクセス動作の高速
化に寄与させることができる半導体メモリ装置を提供す
ることを目的としている。
れたもので、アドレス信号端子の配置にかかわらず、各
信号間におけるtRAS（ロウアドレス・セットアップ・タ
イム）とtRAH（ロウアドレス・ホールド・タイム）のば
らつきを実質的に無くし、ひいてはアクセス動作の高速
化に寄与させることができる半導体メモリ装置を提供す
ることを目的としている。
第１図の原理図に示されるように、本発明の半導体メ
モリ装置は、チップ上の周辺に分散配置された複数のア
ドレス入力回路部11〜1nと、該複数のアドレス入力回路
部をそれぞれ駆動する複数の制御信号S1〜Snを出力する
内部駆動回路２を備え、前記内部駆動回路と前記複数の
アドレス入力回路部の間に、前記複数の制御信号をそれ
ぞれ伝達する各配線W1〜Wnにおける全等価抵抗R1〜Rnお
よび全等価容量C1〜Cnに基づく信号伝播遅延量が各配線
間で同じになるよう各信号伝播を制御する手段３を設け
たことを特徴とする。
モリ装置は、チップ上の周辺に分散配置された複数のア
ドレス入力回路部11〜1nと、該複数のアドレス入力回路
部をそれぞれ駆動する複数の制御信号S1〜Snを出力する
内部駆動回路２を備え、前記内部駆動回路と前記複数の
アドレス入力回路部の間に、前記複数の制御信号をそれ
ぞれ伝達する各配線W1〜Wnにおける全等価抵抗R1〜Rnお
よび全等価容量C1〜Cnに基づく信号伝播遅延量が各配線
間で同じになるよう各信号伝播を制御する手段３を設け
たことを特徴とする。
上述した構成によれば、複数のアドレス入力回路部11
〜1nの配置位置にかかわらず、内部駆動回路２から該ア
ドレス入力回路部11〜1nに至る各配線W1〜Wnにおける信
号伝播遅延量は常に同じになるように制御がなされてい
る。つまり、内部駆動回路２から出力される制御信号S1
〜Snは、信号伝播制御手段３を介してそれぞれ同時に、
対応するアドレス入力回路部11〜1nに到達する。
〜1nの配置位置にかかわらず、内部駆動回路２から該ア
ドレス入力回路部11〜1nに至る各配線W1〜Wnにおける信
号伝播遅延量は常に同じになるように制御がなされてい
る。つまり、内部駆動回路２から出力される制御信号S1
〜Snは、信号伝播制御手段３を介してそれぞれ同時に、
対応するアドレス入力回路部11〜1nに到達する。
従って、アドレス入力に必要とされるtRASおよびtRAH
は、アドレス入力回路部11〜1nの配置位置（すなわちア
ドレス信号端子の配置）にかかわらず各回路間で同じ値
となる。また、tRASとtRAHのばらつきが実質的に無くな
ることにより、アクセス動作の高速化が可能となる。
は、アドレス入力回路部11〜1nの配置位置（すなわちア
ドレス信号端子の配置）にかかわらず各回路間で同じ値
となる。また、tRASとtRAHのばらつきが実質的に無くな
ることにより、アクセス動作の高速化が可能となる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装
置におけるアドレス入力初段回路部の構成が示される。
なお、図示の例では説明の簡単化のため、２ビットのア
ドレス信号ADD1,ADD2に応答する回路構成が示されてい
る。
置におけるアドレス入力初段回路部の構成が示される。
なお、図示の例では説明の簡単化のため、２ビットのア
ドレス信号ADD1,ADD2に応答する回路構成が示されてい
る。
図示の回路は、RASX入力回路および駆動回路10と、ア
ドレス入力回路および駆動回路11a,11bと、アドレスバ
ッファ12a,12bとから構成されている。また、破線で表
示されるR1,R3およびC1,C3ならびにR2,R4およびC2,C4
は、それぞれ、RASX入力回路および駆動回路10とアドレ
ス入力回路および駆動回路11a,11bとの間、ならびにRAS
X入力回路および駆動回路10とアドレスバッファ12a,12b
との間をそれぞれ接続する配線の寄生抵抗および寄生キ
ャパシタンスを示す。
ドレス入力回路および駆動回路11a,11bと、アドレスバ
ッファ12a,12bとから構成されている。また、破線で表
示されるR1,R3およびC1,C3ならびにR2,R4およびC2,C4
は、それぞれ、RASX入力回路および駆動回路10とアドレ
ス入力回路および駆動回路11a,11bとの間、ならびにRAS
X入力回路および駆動回路10とアドレスバッファ12a,12b
との間をそれぞれ接続する配線の寄生抵抗および寄生キ
ャパシタンスを示す。
本実施例では、例えば第６図に示されるように、チッ
プ上でRASX入力回路および駆動回路10（内部駆動回路2
2）から見て、アドレス入力回路および駆動回路11aとア
ドレスバッファ12a（アドレス入力回路部23a）は、アド
レス入力回路および駆動回路11bとアドレスバッファ12b
（アドレス入力回路部23b）よりも距離的に近い位置に
配置されているものとする。
プ上でRASX入力回路および駆動回路10（内部駆動回路2
2）から見て、アドレス入力回路および駆動回路11aとア
ドレスバッファ12a（アドレス入力回路部23a）は、アド
レス入力回路および駆動回路11bとアドレスバッファ12b
（アドレス入力回路部23b）よりも距離的に近い位置に
配置されているものとする。
また、R5およびC5はそれぞれ、RASX入力回路および駆
動回路10とアドレス入力回路および駆動回路11aとの間
に意図的に挿入した抵抗器およびキャパシタを示し、同
様に、R6およびC6はそれぞれ、RASX入力回路および駆動
回路10とアドレスバッファ12aとの間に意図的に挿入し
た抵抗器およびキャパシタを示す。この場合、挿入する
各素子の値は、上記の寄生抵抗および寄生キャパシタン
スとの間に、 （R1）＋（R5）＝（R3）、且つ、（C1）＋（C5） ＝（C3） および （R2）＋（R6）＝（R4）、且つ、（C2）＋（C6） ＝（C4） の関係が満たされるように選択される。
動回路10とアドレス入力回路および駆動回路11aとの間
に意図的に挿入した抵抗器およびキャパシタを示し、同
様に、R6およびC6はそれぞれ、RASX入力回路および駆動
回路10とアドレスバッファ12aとの間に意図的に挿入し
た抵抗器およびキャパシタを示す。この場合、挿入する
各素子の値は、上記の寄生抵抗および寄生キャパシタン
スとの間に、 （R1）＋（R5）＝（R3）、且つ、（C1）＋（C5） ＝（C3） および （R2）＋（R6）＝（R4）、且つ、（C2）＋（C6） ＝（C4） の関係が満たされるように選択される。
RASX入力回路および駆動回路10は、直結接続された12
段のインバータIV1〜IV12から構成され、アクティブ・
ローのロウアドレス・ストローブ信号RASXに応答し、ア
ドレス入力回路および駆動回路11a,11bの初段を活性化
するための制御信号D1（７段目のインバータIV7の出
力）と、アドレスバッファ12a,12bに対してアドレスを
ラッチするための制御信号D2（最終段のインバータIV12
の出力）を出力する機能を有している。
段のインバータIV1〜IV12から構成され、アクティブ・
ローのロウアドレス・ストローブ信号RASXに応答し、ア
ドレス入力回路および駆動回路11a,11bの初段を活性化
するための制御信号D1（７段目のインバータIV7の出
力）と、アドレスバッファ12a,12bに対してアドレスを
ラッチするための制御信号D2（最終段のインバータIV12
の出力）を出力する機能を有している。
アドレス入力回路および駆動回路11a（11b）は共に同
じ構成を有し、入力ノードN1a（N1b）の制御信号D1およ
びアドレス信号ADD1（ADD2）に応答するナンドゲートNA
a（NAb）と、該ナンドゲートの出力ノードN2a（N2b）の
信号に応答する直結接続された３段のインバータIV21a
〜IV23a（IV21b〜IV23b）とから構成されている。
じ構成を有し、入力ノードN1a（N1b）の制御信号D1およ
びアドレス信号ADD1（ADD2）に応答するナンドゲートNA
a（NAb）と、該ナンドゲートの出力ノードN2a（N2b）の
信号に応答する直結接続された３段のインバータIV21a
〜IV23a（IV21b〜IV23b）とから構成されている。
同様にアドレスバッファ12a（12b）は共に同じ構成を
有し、入力ノードN3a（N3b）の制御信号D2に応答してア
ドレス入力回路および駆動回路11a（11b）の出力ノード
N4a（N4b）の信号（アドレス）を伝達するｎチャネルト
ランジスタQa（Qb）と、該トランジスタを介して伝達さ
れたアドレスをラッチする１対のインバータIV31a,IV32
a（IV31b,IV32b）と、インバータIV31a（IV31b）の出力
ノードN5a（N5b）の信号に応答するインバータIV33a（I
V33b）と、該インバータの出力に応答して相補アドレス
信号の一方A1（A2）を出力する直結接続された２段のイ
ンバータIV34a,IV35a（IV34b,IV35b）と、インバータIV
33a（IV33b）の出力に応答して相補アドレス信号の他方
AX1（AX2）を出力するインバータIV36a（IV36b）とから
構成されている。
有し、入力ノードN3a（N3b）の制御信号D2に応答してア
ドレス入力回路および駆動回路11a（11b）の出力ノード
N4a（N4b）の信号（アドレス）を伝達するｎチャネルト
ランジスタQa（Qb）と、該トランジスタを介して伝達さ
れたアドレスをラッチする１対のインバータIV31a,IV32
a（IV31b,IV32b）と、インバータIV31a（IV31b）の出力
ノードN5a（N5b）の信号に応答するインバータIV33a（I
V33b）と、該インバータの出力に応答して相補アドレス
信号の一方A1（A2）を出力する直結接続された２段のイ
ンバータIV34a,IV35a（IV34b,IV35b）と、インバータIV
33a（IV33b）の出力に応答して相補アドレス信号の他方
AX1（AX2）を出力するインバータIV36a（IV36b）とから
構成されている。
このように本実施例の構成によれば、チップ上で内部
駆動回路22（RASX入力回路および駆動回路10）から見
て、距離的に近い位置に配置されているアドレス入力回
路部23a（アドレス入力回路および駆動回路11aとアドレ
スバッファ12a）に対応する配線に、前述した所定の関
係を満たす抵抗値および容量値を有する抵抗器R5,R6お
よびキャパシタC5,C6がそれぞれ意図的に挿入されてい
る。
駆動回路22（RASX入力回路および駆動回路10）から見
て、距離的に近い位置に配置されているアドレス入力回
路部23a（アドレス入力回路および駆動回路11aとアドレ
スバッファ12a）に対応する配線に、前述した所定の関
係を満たす抵抗値および容量値を有する抵抗器R5,R6お
よびキャパシタC5,C6がそれぞれ意図的に挿入されてい
る。
従って、第３図のタイミング図に示されるように、内
部駆動回路20（10）から出力された制御信号D1,D2は、
それぞれアドレス入力回路部23a（11a,12a）および23b
（11b,12b）の各入力ノードN1a,N1bおよびN3a,N3bに同
時に到達する。つまり、ノードN1aとN1bの間、およびノ
ードN3aとN3bの間における制御信号D1,D2の各信号伝播
位相差を実質的にゼロとすることができる。
部駆動回路20（10）から出力された制御信号D1,D2は、
それぞれアドレス入力回路部23a（11a,12a）および23b
（11b,12b）の各入力ノードN1a,N1bおよびN3a,N3bに同
時に到達する。つまり、ノードN1aとN1bの間、およびノ
ードN3aとN3bの間における制御信号D1,D2の各信号伝播
位相差を実質的にゼロとすることができる。
そのため、従来はアドレス信号端子の配置に起因して
各信号間におけるtRAS（ロウアドレス・セットアップ・
タイム）とtRAH（ロウアドレス・ホールド・タイム）が
異なるという不都合が生じていたものを、本実施例によ
ればtRASおよびtRAHのばらつきを実質的に無くすことが
できる。その結果、アドレスアクセスのためのサイクル
時間に余裕を持たせる必要が無くなり、アクセス動作の
高速化という観点から有利なものとなる。
各信号間におけるtRAS（ロウアドレス・セットアップ・
タイム）とtRAH（ロウアドレス・ホールド・タイム）が
異なるという不都合が生じていたものを、本実施例によ
ればtRASおよびtRAHのばらつきを実質的に無くすことが
できる。その結果、アドレスアクセスのためのサイクル
時間に余裕を持たせる必要が無くなり、アクセス動作の
高速化という観点から有利なものとなる。
第４図には本発明の他の実施例の回路構成が示され
る。
る。
本実施例が上記実施例（第２図）と異なる点は、RA
SX入力回路および駆動回路10の代わりに、９個のインバ
ータIV1〜IV9とノアゲートNOAからなるRASX入力回路お
よび駆動回路10′を設けたこと、アドレス入力回路お
よび駆動回路11a（11b）の代わりに、６個のインバータ
IV21a〜IV26a（IV21b〜IV26b）からなるアドレス入力回
路および駆動回路11a′（11b′）を設けたこと、アド
レス入力回路および駆動回路11a′（11b′）の初段を活
性化するための制御信号D1を伝達する配線を設けていな
いこと（従って、寄生抵抗R1,R3および寄生キャパシタ
ンスC1,C3は存在しない）、である。
SX入力回路および駆動回路10の代わりに、９個のインバ
ータIV1〜IV9とノアゲートNOAからなるRASX入力回路お
よび駆動回路10′を設けたこと、アドレス入力回路お
よび駆動回路11a（11b）の代わりに、６個のインバータ
IV21a〜IV26a（IV21b〜IV26b）からなるアドレス入力回
路および駆動回路11a′（11b′）を設けたこと、アド
レス入力回路および駆動回路11a′（11b′）の初段を活
性化するための制御信号D1を伝達する配線を設けていな
いこと（従って、寄生抵抗R1,R3および寄生キャパシタ
ンスC1,C3は存在しない）、である。
他の構成およびその作用、ならびに効果については、
第２図の実施例と同様であるのでその説明は省略する。
第２図の実施例と同様であるのでその説明は省略する。
同様に、第５図には第４図回路の動作タイミングの一
例が示される。ただしこの場合、ロウアドレス・セット
アップ・タイムtRAS1,tRAS2は、ロウアドレス・ストロ
ーブ信号RASXが“H"レベルから“L"レベルに変化する時
点からアドレス信号ADD1,ADD2が“L"レベルから“H"レ
ベルに変化した時点までに要する時間として規定され、
一方、ロウアドレス・ホールド・タイムtRAH1,t
RAH2は、ロウアドレス・ストローブ信号RASXが“H"レベ
ルから“L"レベルに変化した時点からアドレス信号ADD
1,ADD2が“H"レベルから“L"レベルに変化する時点まで
に要する時間として規定されている。
例が示される。ただしこの場合、ロウアドレス・セット
アップ・タイムtRAS1,tRAS2は、ロウアドレス・ストロ
ーブ信号RASXが“H"レベルから“L"レベルに変化する時
点からアドレス信号ADD1,ADD2が“L"レベルから“H"レ
ベルに変化した時点までに要する時間として規定され、
一方、ロウアドレス・ホールド・タイムtRAH1,t
RAH2は、ロウアドレス・ストローブ信号RASXが“H"レベ
ルから“L"レベルに変化した時点からアドレス信号ADD
1,ADD2が“H"レベルから“L"レベルに変化する時点まで
に要する時間として規定されている。
以上説明したように本発明によれば、内部駆動回路と
の間の配線距離が最も長いアドレス入力回路部を除く他
の全てのアドレス入力回路部に対応する配線上に適宜遅
延要素（抵抗および容量）を挿入することにより、アド
レス入力回路部の配置位置（すなわちアドレス信号端子
の配置）にかかわらず、アドレス入力に必要とされるt
RASおよびtRAHのばらつきを実質的に無くすことができ
る。これは、アクセス動作の高速化に寄与するものであ
り、極めて有用である。
の間の配線距離が最も長いアドレス入力回路部を除く他
の全てのアドレス入力回路部に対応する配線上に適宜遅
延要素（抵抗および容量）を挿入することにより、アド
レス入力回路部の配置位置（すなわちアドレス信号端子
の配置）にかかわらず、アドレス入力に必要とされるt
RASおよびtRAHのばらつきを実質的に無くすことができ
る。これは、アクセス動作の高速化に寄与するものであ
り、極めて有用である。
第１図は本発明による半導体メモリ装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置に
おけるアドレス入力初段回路部の構成を示す回路図、 第３図は第２図回路の動作を示すタイミング図、 第４図は本発明の他の実施例におけるアドレス入力初段
回路部の構成を示す回路図、 第５図は第４図回路の動作を示すタイミング図、 第６図はチップ上におけるアドレス入力初段回路部の典
型的な配置形態を概略的に示す図、 第７図は従来形の一例としての半導体メモリ装置におけ
るアドレス入力初段回路部の構成を示す回路図、 第８図は第７図回路の動作を示すタイミング図、 である。 （符号の説明） 11〜1n……アドレス入力回路部、 ２……内部駆動回路、 ３……信号伝播制御手段（遅延回路）、 W1〜Wn……配線、 C1〜Cn……（配線における）全等価容量、 R1〜Rn……（配線における）全等価抵抗、 S1〜Sn……制御信号。
おけるアドレス入力初段回路部の構成を示す回路図、 第３図は第２図回路の動作を示すタイミング図、 第４図は本発明の他の実施例におけるアドレス入力初段
回路部の構成を示す回路図、 第５図は第４図回路の動作を示すタイミング図、 第６図はチップ上におけるアドレス入力初段回路部の典
型的な配置形態を概略的に示す図、 第７図は従来形の一例としての半導体メモリ装置におけ
るアドレス入力初段回路部の構成を示す回路図、 第８図は第７図回路の動作を示すタイミング図、 である。 （符号の説明） 11〜1n……アドレス入力回路部、 ２……内部駆動回路、 ３……信号伝播制御手段（遅延回路）、 W1〜Wn……配線、 C1〜Cn……（配線における）全等価容量、 R1〜Rn……（配線における）全等価抵抗、 S1〜Sn……制御信号。
Claims (2)
- 【請求項１】チップ上に分散配置された複数のアドレス
入力回路部（11〜1n）と、該複数のアドレス入力回路部
（11〜1n）のそれぞれを駆動するための制御信号（S1〜
Sn）を出力する内部駆動回路（２）とを備えた半導体メ
モリ装置において、 前記内部駆動回路（２）と前記複数のアドレス入力回路
部（11〜1n）の全部又は一部のそれぞれとの間に信号伝
搬制御手段（３）を設け、 該信号伝搬制御手段（３）は、前記内部駆動回路（２）
から前記複数のアドレス入力回路部（11〜1n）のそれぞ
れへの信号伝搬遅延が等しくなるように制御することを
特徴とする半導体メモリ装置。 - 【請求項２】前記信号伝搬制御手段（３）は、前記内部
駆動回路と前記複数のアドレス入力回路部の間で前記制
御信号（S1〜Sn）をそれぞれ伝達する各配線と直列に接
続された抵抗器と各配線と並列に接続されたキャパシタ
とからなる遅延回路を有し、該遅延回路は前記内部駆動
回路（２）からの配線距離がもっとも長いアドレス入力
回路部との間には設けられていないことを特徴とする請
求項１に記載の半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274928A JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
| EP90311667A EP0425275B1 (en) | 1989-10-24 | 1990-10-24 | Address input circuitry of a semiconductor memory device |
| KR1019900017072A KR930011790B1 (ko) | 1989-10-24 | 1990-10-24 | 그의 주변에 분포된 복수의 어드레스 입력을 포함하는 반도체 메모리 장치 |
| DE69016160T DE69016160T2 (de) | 1989-10-24 | 1990-10-24 | Adresseneingangsschaltungsanordnung einer Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274928A JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03137886A JPH03137886A (ja) | 1991-06-12 |
| JP2874097B2 true JP2874097B2 (ja) | 1999-03-24 |
Family
ID=17548499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274928A Expired - Fee Related JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0425275B1 (ja) |
| JP (1) | JP2874097B2 (ja) |
| KR (1) | KR930011790B1 (ja) |
| DE (1) | DE69016160T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964770B2 (ja) * | 1992-03-23 | 1999-10-18 | トヨタ自動車株式会社 | 自動変速機の制御装置 |
| KR0136074B1 (ko) * | 1992-09-11 | 1998-06-01 | 세키자와 스토무 | 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
| KR100400311B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
| KR100642414B1 (ko) | 2004-04-20 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제어 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3638202A (en) * | 1970-03-19 | 1972-01-25 | Bell Telephone Labor Inc | Access circuit arrangement for equalized loading in integrated circuit arrays |
| JPS5780774A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 |
-
1989
- 1989-10-24 JP JP1274928A patent/JP2874097B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-24 EP EP90311667A patent/EP0425275B1/en not_active Expired - Lifetime
- 1990-10-24 DE DE69016160T patent/DE69016160T2/de not_active Expired - Fee Related
- 1990-10-24 KR KR1019900017072A patent/KR930011790B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03137886A (ja) | 1991-06-12 |
| KR930011790B1 (ko) | 1993-12-21 |
| EP0425275A2 (en) | 1991-05-02 |
| KR910008729A (ko) | 1991-05-31 |
| EP0425275A3 (en) | 1991-06-19 |
| EP0425275B1 (en) | 1995-01-18 |
| DE69016160T2 (de) | 1995-05-18 |
| DE69016160D1 (de) | 1995-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4370507B2 (ja) | 半導体集積回路装置 | |
| US5369622A (en) | Memory with isolated digit lines | |
| US6317369B1 (en) | Semiconductor device allowing higher speed data transmission to and from external unit | |
| US6198686B1 (en) | Memory device having row decoder | |
| US5631866A (en) | Semiconductor memory device | |
| US5576996A (en) | Semiconductor memory device having a variably write pulse width capability | |
| KR100281952B1 (ko) | 데이터 전송 메모리 장치 | |
| JP2874097B2 (ja) | 半導体メモリ装置 | |
| US5805603A (en) | Synchronous semiconductor memory device realizing high speed and accurate operation | |
| US20040264260A1 (en) | Semiconductor memory device | |
| US8027205B2 (en) | Semiconductor memory device and operation method thereof | |
| JP2002076879A (ja) | 半導体装置 | |
| US5517454A (en) | Semiconductor memory device having refresh circuits | |
| JP2001216783A (ja) | 制御信号発生回路およびそれを備える半導体装置 | |
| US7305516B2 (en) | Multi-port memory device with precharge control | |
| KR100326268B1 (ko) | 디코딩시의동작마진확보를위한디코딩장치및그방법 | |
| US6134163A (en) | Semiconductor memory device with independently operating memory banks | |
| US5365482A (en) | Semiconductor memory device with provision of pseudo-acceleration test | |
| US7623408B2 (en) | Semiconductor memory device comprising data path controller and related method | |
| US7046575B2 (en) | Bus connection circuit for read operation of multi-port memory device | |
| US6625067B2 (en) | Semiconductor memory device for variably controlling drivability | |
| KR100269059B1 (ko) | 반도체 메모리 장치 | |
| JP6797010B2 (ja) | 半導体装置 | |
| JP2004526351A (ja) | 高速信号経路および方法 | |
| US6337826B1 (en) | Clock synchronization semiconductor memory device sequentially outputting data bit by bit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |