JPH03137886A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03137886A JPH03137886A JP1274928A JP27492889A JPH03137886A JP H03137886 A JPH03137886 A JP H03137886A JP 1274928 A JP1274928 A JP 1274928A JP 27492889 A JP27492889 A JP 27492889A JP H03137886 A JPH03137886 A JP H03137886A
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- 239000003990 capacitor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 239000000872 buffer Substances 0.000 description 11
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- 102100034033 Alpha-adducin Human genes 0.000 description 2
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- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
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- 230000003213 activating effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体メモリ装置、特に、チップ上の周辺に分散配置さ
れた複数のアドレス入力回路部と、該複数のアドレス入
力回路部をそれぞれ駆動する複数の制御信号を出力する
内部駆動回路を備えたＤＲＡＭに関し、 アドレス信号端子の配置にかかわらず、各信号間におけ
るｔｅＡｓ （ロウアドレス・セットアツプ・タイム
）ともＩＩＡＨ（ロウアドレス・ホールド・タイム）の
ばらつきを実質的に無くし、ひいてはアクセス動作の高
速化に寄与させることを目的とし、 前記内部駆動回路と前記複数のアドレス入力回路部の間
に、前記複数の制御信号をそれぞれ伝達する各配線にお
ける全等価抵抗および全等価容量に基づく信号伝播遅延
量が各配線間で同じになるよう各信号伝播を制御する手
段を設けるように構成する。
れた複数のアドレス入力回路部と、該複数のアドレス入
力回路部をそれぞれ駆動する複数の制御信号を出力する
内部駆動回路を備えたＤＲＡＭに関し、 アドレス信号端子の配置にかかわらず、各信号間におけ
るｔｅＡｓ （ロウアドレス・セットアツプ・タイム
）ともＩＩＡＨ（ロウアドレス・ホールド・タイム）の
ばらつきを実質的に無くし、ひいてはアクセス動作の高
速化に寄与させることを目的とし、 前記内部駆動回路と前記複数のアドレス入力回路部の間
に、前記複数の制御信号をそれぞれ伝達する各配線にお
ける全等価抵抗および全等価容量に基づく信号伝播遅延
量が各配線間で同じになるよう各信号伝播を制御する手
段を設けるように構成する。
本発明は、半導体メモリ装置に関し、特に、チップ上の
周辺に分散配置された複数のアドレス入力回路部と、該
複数のアドレス入力回路部をそれぞれ駆動する複数の制
御信号を出力する内部駆動回路を備えたダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
周辺に分散配置された複数のアドレス入力回路部と、該
複数のアドレス入力回路部をそれぞれ駆動する複数の制
御信号を出力する内部駆動回路を備えたダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
［従来の技術］
第６図にはチップ上におけるアドレス入力初段回路部の
典型的な配置形態が概略的に示される。
典型的な配置形態が概略的に示される。
図中、２０はチップ、２１はメモリセル、センスアンプ
、デコーダ回路等を含むメモリセルアレイ、２２はアク
ティブ・ローのロウアドレス・ストローブ信号ＲＡＳＸ
に応答する内部駆動回路１．２３ａおよび２３ｂはそれ
ぞれアドレス信号ＡＤＤＩ、ＡＤＤ２に応答するアドレ
ス入力回路部を示す。複数のアドレス入力回路部２３ａ
、２３ｂ（図示の例では簡単化のため２個のみ示される
）は、内部駆動回路２２により制御され、メモリセルア
レイ２１の周辺に沿ってその短辺上または長辺上に分散
して配置されている。従って、内部駆動回路２２からア
ドレス入力回路部２３ａに至る配線長と、内部駆動回路
２２からアドレス入力回路部２３ｂに至る配線長は当然
異なっており、図示の例では前者の方が後者に比して短
くなっている。
、デコーダ回路等を含むメモリセルアレイ、２２はアク
ティブ・ローのロウアドレス・ストローブ信号ＲＡＳＸ
に応答する内部駆動回路１．２３ａおよび２３ｂはそれ
ぞれアドレス信号ＡＤＤＩ、ＡＤＤ２に応答するアドレ
ス入力回路部を示す。複数のアドレス入力回路部２３ａ
、２３ｂ（図示の例では簡単化のため２個のみ示される
）は、内部駆動回路２２により制御され、メモリセルア
レイ２１の周辺に沿ってその短辺上または長辺上に分散
して配置されている。従って、内部駆動回路２２からア
ドレス入力回路部２３ａに至る配線長と、内部駆動回路
２２からアドレス入力回路部２３ｂに至る配線長は当然
異なっており、図示の例では前者の方が後者に比して短
くなっている。
第７図には従来形におけるアドレス入力初段回路部の一
構成例が示される。
構成例が示される。
同図に示されるように、ＲＡＳＸ入力回路および駆動回
路１０（内部駆動回路２２に相当）は、１２段のインバ
ータＩＶＩ〜Ｉ■１２から構成され、ロウアドレス・ス
トローブ信号ＲＡＳχに応答して制御信号０１．０２を
出力する。また、アドレス入力回路および駆動回路１１
ａ（ｌｌｂ）とアドレスバッフｙ １２ａ（１２ｂ）は
アドレス入力回路部２３ａ （２３ｂ）に相当する。ア
ドレス入力回路および駆動回路１１ａ（ｌｌｂ）は、ア
ドレス信号ＡＤＤＩ （ＡＤＤ２）を入力するナントゲ
ートＮＡａ （ＮＡｂ）と３段のイ’Ｊハ−タＩＶ２１
ａ −ＩＶ２３ａ（ＩＶ２１ｂ 〜ＩＶ２３ｂ）から構
成され、上記の制御信号Ｄ１に応答して活性化される。
路１０（内部駆動回路２２に相当）は、１２段のインバ
ータＩＶＩ〜Ｉ■１２から構成され、ロウアドレス・ス
トローブ信号ＲＡＳχに応答して制御信号０１．０２を
出力する。また、アドレス入力回路および駆動回路１１
ａ（ｌｌｂ）とアドレスバッフｙ １２ａ（１２ｂ）は
アドレス入力回路部２３ａ （２３ｂ）に相当する。ア
ドレス入力回路および駆動回路１１ａ（ｌｌｂ）は、ア
ドレス信号ＡＤＤＩ （ＡＤＤ２）を入力するナントゲ
ートＮＡａ （ＮＡｂ）と３段のイ’Ｊハ−タＩＶ２１
ａ −ＩＶ２３ａ（ＩＶ２１ｂ 〜ＩＶ２３ｂ）から構
成され、上記の制御信号Ｄ１に応答して活性化される。
また、アドレスバッファ１２ａ、１２ｂは、上記の制御
信号Ｄ２に応答してアドレス入力回路および駆動回路１
１ａ （ｌｌｂ）の出力信号（アドレス）を伝達するｎ
チャネルトランジスタＱａ （Ｑｂ）と、該トランジス
タを介して伝達されたアドレスをラッチする１対のイン
バータＩν３１ａ、 Ｉ’Ｖ３２ａ（Ｉν３１ｂ、 Ｉ
ν３２ｂ）と、その出力に応答して相補アドレス信号Ａ
Ｉ、ＡＸＩ（Ａ２．ＡＸ２）を生成するインバータＩＶ
３３ａ 〜（Ｖ３６ａ （ＩＶ３３ｂ〜ＩＶ３６ｂ）と
から構成されている。
信号Ｄ２に応答してアドレス入力回路および駆動回路１
１ａ （ｌｌｂ）の出力信号（アドレス）を伝達するｎ
チャネルトランジスタＱａ （Ｑｂ）と、該トランジス
タを介して伝達されたアドレスをラッチする１対のイン
バータＩν３１ａ、 Ｉ’Ｖ３２ａ（Ｉν３１ｂ、 Ｉ
ν３２ｂ）と、その出力に応答して相補アドレス信号Ａ
Ｉ、ＡＸＩ（Ａ２．ＡＸ２）を生成するインバータＩＶ
３３ａ 〜（Ｖ３６ａ （ＩＶ３３ｂ〜ＩＶ３６ｂ）と
から構成されている。
また、破線で表示されるＲ１．Ｒ３およびＣＩ、Ｃ３は
、ＲＡＳＸ入力回路および駆動回路１０とアドレス入力
回路および駆動回路１１ａ、 ｌｌｂとの間をそれぞれ
接続する配線の寄生抵抗および寄生キャパシタンスを示
し、同様にＲ２，Ｒ４およびＣ２，Ｃ４は、ＲＡＳＸ入
力回路および駆動回路１０とアドレスバッフア１２ａ、
１２ｂとの間をそれぞれ接続する配線の寄生抵抗および
寄生キャパシタンスを示す。
、ＲＡＳＸ入力回路および駆動回路１０とアドレス入力
回路および駆動回路１１ａ、 ｌｌｂとの間をそれぞれ
接続する配線の寄生抵抗および寄生キャパシタンスを示
し、同様にＲ２，Ｒ４およびＣ２，Ｃ４は、ＲＡＳＸ入
力回路および駆動回路１０とアドレスバッフア１２ａ、
１２ｂとの間をそれぞれ接続する配線の寄生抵抗および
寄生キャパシタンスを示す。
前述したように、内部駆動回路２２（１０）からアドレ
ス入力回路部２３ａ（ｌｌａ、 １２ａ）に至る配線長
は該内部駆動回路からアドレス入力回路部２３ｂ（ｌｌ
ｂ、 １２ｂ）に至る配線長に比して短いので、各素子
の値の間には、 （Ｒ１） ＜ （Ｒ３）、且つ、（ＣＩ） ＜ （Ｃ３
）および （Ｒ２） ＜ （Ｒ４）、且つ、（Ｃ２） ＜ （Ｃ４
）の関係が成り立つ。
ス入力回路部２３ａ（ｌｌａ、 １２ａ）に至る配線長
は該内部駆動回路からアドレス入力回路部２３ｂ（ｌｌ
ｂ、 １２ｂ）に至る配線長に比して短いので、各素子
の値の間には、 （Ｒ１） ＜ （Ｒ３）、且つ、（ＣＩ） ＜ （Ｃ３
）および （Ｒ２） ＜ （Ｒ４）、且つ、（Ｃ２） ＜ （Ｃ４
）の関係が成り立つ。
寄生抵抗Ｒ１〜Ｒ４と寄生キャパシタンスＣ１〜Ｃ４は
一種の遅延回路を構成しているので、内部駆動回路２２
（１０）から出力された制御信号ＤＩ 、 Ｄ２は、若
干遅延してアドレス入力回路部２３ａ（Ｌｌａ、 １２
ａ）の入力ノードＮｌａ、Ｎ３ａに到達し、さらに若干
遅延してアドレス入力回路部２３ｂ（ｌｌｂ、 １２ｂ
）の入力ノードＮｉｂ。
一種の遅延回路を構成しているので、内部駆動回路２２
（１０）から出力された制御信号ＤＩ 、 Ｄ２は、若
干遅延してアドレス入力回路部２３ａ（Ｌｌａ、 １２
ａ）の入力ノードＮｌａ、Ｎ３ａに到達し、さらに若干
遅延してアドレス入力回路部２３ｂ（ｌｌｂ、 １２ｂ
）の入力ノードＮｉｂ。
Ｎ３ｂに到達する。第８図に、各信号の入出力タイミン
グの関係が示される。
グの関係が示される。
第８図において、ｔ ＲＡＳＩＩ ｔ ＊Ａ３ｚはそ
れぞれ、ロウアドレス・ストローブ信号ＲＡＳｘカ“Ｈ
″レヘルから“Ｌ”レベルに変化する時点からアドレス
信号ＡＤＤＩ 、 ＡＤＤ２が“Ｈ”レベルから１Ｌ”
レベルに変化した時点までに要する時間（ロウアドレス
・セットアツプ・タイム）を表し、同様にＬ ＩＡＨ１
＋ ｔ−ＲＡＨ２はそれぞれ、ロウアドレス・ストロ
ーブ信号ＲＡＳＸが“Ｈ”レベルから“Ｌ”レベルに変
化した時点からアドレス信号ＡＤＤＩ、ＡＤＤ２が“し
”レベルから“Ｈ”レベルに変化する時点までに要する
時間（ロウアドレス・ホールド・タイム）を表している
。
れぞれ、ロウアドレス・ストローブ信号ＲＡＳｘカ“Ｈ
″レヘルから“Ｌ”レベルに変化する時点からアドレス
信号ＡＤＤＩ 、 ＡＤＤ２が“Ｈ”レベルから１Ｌ”
レベルに変化した時点までに要する時間（ロウアドレス
・セットアツプ・タイム）を表し、同様にＬ ＩＡＨ１
＋ ｔ−ＲＡＨ２はそれぞれ、ロウアドレス・ストロ
ーブ信号ＲＡＳＸが“Ｈ”レベルから“Ｌ”レベルに変
化した時点からアドレス信号ＡＤＤＩ、ＡＤＤ２が“し
”レベルから“Ｈ”レベルに変化する時点までに要する
時間（ロウアドレス・ホールド・タイム）を表している
。
上述した従来形の構成によれば、アドレス入力回路部２
３ａおよび２３ｂ（ｌｌａ、 １２ａおよびｌｌｂ、
１２ｂ）がチップ２０の短辺上または長辺上に分散して
配置され、それによってＲＡＳ系の駆動回路２２（１０
）からの配線距離が異なっているため、該駆動回路から
各アドレス入力回路部にそれぞれ供給される制御信号Ｄ
ＩおよびＤ２は、第８図（ノードＮｌａ、 Ｎｉｂおよ
びＮ３ａ、Ｎ５ｂ）に示されるようにそのレベル変化の
タイミングがずれている。
３ａおよび２３ｂ（ｌｌａ、 １２ａおよびｌｌｂ、
１２ｂ）がチップ２０の短辺上または長辺上に分散して
配置され、それによってＲＡＳ系の駆動回路２２（１０
）からの配線距離が異なっているため、該駆動回路から
各アドレス入力回路部にそれぞれ供給される制御信号Ｄ
ＩおよびＤ２は、第８図（ノードＮｌａ、 Ｎｉｂおよ
びＮ３ａ、Ｎ５ｂ）に示されるようにそのレベル変化の
タイミングがずれている。
従って、アドレス入力に必要とされるロウアドレス・セ
ットアツプ・タイムｔｍＡ３１＋ Ｔ−１１ＡｓＺと
ロウアドレス・ホールド・タイムＴ−ＩＡＨＩ＋ Ｌ
ｍＡ）ｌ！がアドレス信号ＡＤＤ１．ＡＤＤ２の入力
回路２３ａ、 ２３ｂの配置位置によって異なるという
不都合が生じる。そのため、デバイスの性能（実力）は
、各信号のうちでワーストのｔ ＩＩＩＡ！およびｔｅ
ａｍ（第８図の例示ではアドレス入力回路部２３ｂに対
応するｔ 、１Ａｓｚおよびｔ ＩＩＡＭりにより決ま
ってしまう。
ットアツプ・タイムｔｍＡ３１＋ Ｔ−１１ＡｓＺと
ロウアドレス・ホールド・タイムＴ−ＩＡＨＩ＋ Ｌ
ｍＡ）ｌ！がアドレス信号ＡＤＤ１．ＡＤＤ２の入力
回路２３ａ、 ２３ｂの配置位置によって異なるという
不都合が生じる。そのため、デバイスの性能（実力）は
、各信号のうちでワーストのｔ ＩＩＩＡ！およびｔｅ
ａｍ（第８図の例示ではアドレス入力回路部２３ｂに対
応するｔ 、１Ａｓｚおよびｔ ＩＩＡＭりにより決ま
ってしまう。
また、このようにｔ ｌｌＡｓおよびｔ ｌｌＡｌ１に
ばらつきがあると、アドレスアクセスのためのサイクル
時間に余裕を持たせる必要が生じ、そのためにアクセス
動作を高速に行えないという不都合が生じる。あるいは
、その余裕が十分に無いと、場合によっては誤アクセス
をひき起こすという可能性も考えられ、好ましくない。
ばらつきがあると、アドレスアクセスのためのサイクル
時間に余裕を持たせる必要が生じ、そのためにアクセス
動作を高速に行えないという不都合が生じる。あるいは
、その余裕が十分に無いと、場合によっては誤アクセス
をひき起こすという可能性も考えられ、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、アドレス信号端子の配置にかかわらず、各信
号間におけるｔｅａｓ （ロウアドレス・セットアツ
プ・タイム）とｔ＋＋ａｗ （ロウアドレス・ホール
ド・タイム）のばらつきを実質的に無くし、ひいてはア
クセス動作の高速化に寄与させることができる半導体メ
モリ装置を提供することを目的としている。
たもので、アドレス信号端子の配置にかかわらず、各信
号間におけるｔｅａｓ （ロウアドレス・セットアツ
プ・タイム）とｔ＋＋ａｗ （ロウアドレス・ホール
ド・タイム）のばらつきを実質的に無くし、ひいてはア
クセス動作の高速化に寄与させることができる半導体メ
モリ装置を提供することを目的としている。
第１図の原理図に示されるように、本発明の半導体メモ
リ装置は、チップ上の周辺に分散配置された複数のアド
レス入力回路部１．〜１ｎと、該複数のアドレス入力回
路部をそれぞれ駆動する複数の制御信号Ｓ、〜Ｓｎを出
力する内部駆動回路２を備え、前記内部駆動回路と前記
複数のアドレス入力回路部の間に、前記複数の制御信号
をそれぞれ伝達する各配線１〜−ｎにおける全等価抵抗
Ｒ１ｘＲｎおよび全等価容量Ｃ＋ｘＣｎに基づく信号伝
播遅延量が各配線間で同じになるよう各信号伝播を制御
する手段３を設けたことを特徴とする。
リ装置は、チップ上の周辺に分散配置された複数のアド
レス入力回路部１．〜１ｎと、該複数のアドレス入力回
路部をそれぞれ駆動する複数の制御信号Ｓ、〜Ｓｎを出
力する内部駆動回路２を備え、前記内部駆動回路と前記
複数のアドレス入力回路部の間に、前記複数の制御信号
をそれぞれ伝達する各配線１〜−ｎにおける全等価抵抗
Ｒ１ｘＲｎおよび全等価容量Ｃ＋ｘＣｎに基づく信号伝
播遅延量が各配線間で同じになるよう各信号伝播を制御
する手段３を設けたことを特徴とする。
［作用］
上述した構成によれば、複数のアドレス入力回路部１
ｌ＝ １ ｎの配置位置にかかわらず、内部駆動回路２
から該アドレス入力回路部１１〜１ｎに至る各配線１〜
−〇における信号伝播遅延量は常に同じになるように制
御がなされている。つまり、内部駆動回路２から出力さ
れる制御信号Ｓ、〜Ｓｎは、信号伝播制御手段３を介し
てそれぞれ同時に、対応するアドレス入力回路部１．〜
１ｎに到達する。
ｌ＝ １ ｎの配置位置にかかわらず、内部駆動回路２
から該アドレス入力回路部１１〜１ｎに至る各配線１〜
−〇における信号伝播遅延量は常に同じになるように制
御がなされている。つまり、内部駆動回路２から出力さ
れる制御信号Ｓ、〜Ｓｎは、信号伝播制御手段３を介し
てそれぞれ同時に、対応するアドレス入力回路部１．〜
１ｎに到達する。
従って、アドレス入力に必要とされるｔ ｊｌＡ３およ
びｔ□、は、アドレス入力回路部１．〜ｉｎの配置位置
（すなわちアドレス信号端子の配置）にかかわらず各回
路間で同じ値となる。また、ｔ ｌｌＡｓとし口Ｎのば
らつきが実質的に無くなることにより、アクセス動作の
高速化が可能となる。
びｔ□、は、アドレス入力回路部１．〜ｉｎの配置位置
（すなわちアドレス信号端子の配置）にかかわらず各回
路間で同じ値となる。また、ｔ ｌｌＡｓとし口Ｎのば
らつきが実質的に無くなることにより、アクセス動作の
高速化が可能となる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参゛照しつつ以下に記述される実施
例を用いて説明する。
いては、添付図面を参゛照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装置
におけるアドレス入力初段回路部の構成が示される。な
お、図示の例では説明の簡単化のため、２ビツトのアド
レス信号ＡＤＤ１．ＡＤＤ２に応答する回路構成が示さ
れている。
におけるアドレス入力初段回路部の構成が示される。な
お、図示の例では説明の簡単化のため、２ビツトのアド
レス信号ＡＤＤ１．ＡＤＤ２に応答する回路構成が示さ
れている。
図示の回路は、ＲＡＳＸ入力回路および駆動回路１０と
、アドレス入力回路および駆動回路１１ａ、 ｌｌｂと
、アドレスバッファ１２ａ、 １２ｂとから構成されて
いる。
、アドレス入力回路および駆動回路１１ａ、 ｌｌｂと
、アドレスバッファ１２ａ、 １２ｂとから構成されて
いる。
また、破線で表示されるＲ１．Ｒ３およびＣＩ、Ｃ３な
らびにＲ２，Ｒ４およびＣ２，Ｃ４は、それぞれ、ＲＡ
ＳＸ入力回路および駆動回路１０とアドレス入力回路お
よび駆動回路１１ａ、 ｌｌｂとの間、ならびにＲＡＳ
Ｘ入力回路および駆動回路１０とアドレスバッファ１２
ａ、１２ｂとの間をそれぞれ接続する配線の寄生抵抗お
よび寄生キャパシタンスを示す。
らびにＲ２，Ｒ４およびＣ２，Ｃ４は、それぞれ、ＲＡ
ＳＸ入力回路および駆動回路１０とアドレス入力回路お
よび駆動回路１１ａ、 ｌｌｂとの間、ならびにＲＡＳ
Ｘ入力回路および駆動回路１０とアドレスバッファ１２
ａ、１２ｂとの間をそれぞれ接続する配線の寄生抵抗お
よび寄生キャパシタンスを示す。
本実施例では、例えば第６図に示されるように、チップ
上でＲＡＳＸ入力回路および駆動回路１０（内部駆動回
路２２）から見て、アドレス入力回路および駆動回路１
１ａとアドレスバッファ１２ａ（アドレス入力回路部２
３ａ）は、アドレス入力回路および駆動回路１１ｂとア
ドレスバッファ１２ｂ（アドレス入力回路部２３ｂ）よ
りも距離的に近い位置に配置されているものとする。
上でＲＡＳＸ入力回路および駆動回路１０（内部駆動回
路２２）から見て、アドレス入力回路および駆動回路１
１ａとアドレスバッファ１２ａ（アドレス入力回路部２
３ａ）は、アドレス入力回路および駆動回路１１ｂとア
ドレスバッファ１２ｂ（アドレス入力回路部２３ｂ）よ
りも距離的に近い位置に配置されているものとする。
また、Ｒ５およびＣ５はそれぞれ、ＲＡＳＸ入力回路お
よび駆動回路１０とアドレス入力回路および駆動回路１
１ａとの間に意図的に挿入した抵抗器およびキャパシタ
を示し、同様に、Ｒ６およびＣ６はそれぞれ、ＲＡＳＸ
入力回路および駆動回路１０とアドレスバッファ１２ａ
との間に意図的に挿入した抵抗器およびキャパシタを示
す。この場合、挿入する各素子の値は、上記の寄生抵抗
および寄生キャパシタンスとの間に、 （１？１） ＋ （Ｒ５） ＝ （Ｒ３）、且つ、（Ｃ
１） ＋ （Ｃ５） ＝ （Ｃ３）および （Ｒ２） ＋ （Ｒ６） ＝ （Ｒ４）、且つ、（Ｃ２
） ＋（Ｃ６） ＝ （Ｃ４）の関係が満たされるよう
に選択される。
よび駆動回路１０とアドレス入力回路および駆動回路１
１ａとの間に意図的に挿入した抵抗器およびキャパシタ
を示し、同様に、Ｒ６およびＣ６はそれぞれ、ＲＡＳＸ
入力回路および駆動回路１０とアドレスバッファ１２ａ
との間に意図的に挿入した抵抗器およびキャパシタを示
す。この場合、挿入する各素子の値は、上記の寄生抵抗
および寄生キャパシタンスとの間に、 （１？１） ＋ （Ｒ５） ＝ （Ｒ３）、且つ、（Ｃ
１） ＋ （Ｃ５） ＝ （Ｃ３）および （Ｒ２） ＋ （Ｒ６） ＝ （Ｒ４）、且つ、（Ｃ２
） ＋（Ｃ６） ＝ （Ｃ４）の関係が満たされるよう
に選択される。
ＲＡＳＸ入力回路および駆動回路１０は、直結接続され
た１２段のインバータＩＶＩ〜ＩＶ１２から構成され、
アクティブ・ローのロウアドレス・ストローブ信号ＲＡ
ＳＸに応答し、アドレス入力回路および駆動回路１１ａ
、 ｌｌｂの初段を活性化するための制御信号Ｄ１（７
段目のインバータＩＶ７の出力）と、アドレスバッファ
１２ａ、１２ｂに対してアドレスをラッチするための制
御信号Ｄ２ （最終段のインバータＩＶ１２の出力）を
出力する機能を有している。
た１２段のインバータＩＶＩ〜ＩＶ１２から構成され、
アクティブ・ローのロウアドレス・ストローブ信号ＲＡ
ＳＸに応答し、アドレス入力回路および駆動回路１１ａ
、 ｌｌｂの初段を活性化するための制御信号Ｄ１（７
段目のインバータＩＶ７の出力）と、アドレスバッファ
１２ａ、１２ｂに対してアドレスをラッチするための制
御信号Ｄ２ （最終段のインバータＩＶ１２の出力）を
出力する機能を有している。
アドレス入力回路および駆動回路１１ａ（ｌｌｂ）は共
に同じ構成を有し、入力ノードＮ１ａ（Ｎｉｂ）の制御
信号Ｄ１およびアドレス信号ＡＤＤＩ（八〇〇２）に応
答するナントゲートＮＡａ （ＮＡｂ）と、該ナントゲ
ートの出力ノードＮ２ａ （Ｎ２ｂ）の信号に応答する
直結接続された３段のインバータＩＶ２１ａ 〜ＩＶ２
３ａ （ＩＶ２１ｂ〜ＩＶ２３ｂ）とから構成されてい
る。
に同じ構成を有し、入力ノードＮ１ａ（Ｎｉｂ）の制御
信号Ｄ１およびアドレス信号ＡＤＤＩ（八〇〇２）に応
答するナントゲートＮＡａ （ＮＡｂ）と、該ナントゲ
ートの出力ノードＮ２ａ （Ｎ２ｂ）の信号に応答する
直結接続された３段のインバータＩＶ２１ａ 〜ＩＶ２
３ａ （ＩＶ２１ｂ〜ＩＶ２３ｂ）とから構成されてい
る。
同様にアドレスバッファ１２ａ（１２ｂ）は共に同じ構
成を有し、入力ノードＮ３ａ （Ｎ３ｂ）の制御信号Ｄ
２に応答してアドレス入力回路および駆動回路１１ａ（
ｌｌｂ）の出力ノードＮ４ａ （Ｎ４ｂ）の信号（アド
レス）を伝達するｎチャネルトランジスタＱａ （Ｑｂ
）と、該トランジスタを介して伝達されたアドレスをラ
ッチする１対（７） インバー５’ ＩＶ３１ａ、 Ｉ
Ｖ３２ａ（ＩＶ３１ｂ、 ＩＶ３２ｂ）と、インバータ
ＩＶ３１ａ（ＩＶ３１ｂ）の出力ノードＮ５ａ （Ｎ５
ｂ）の信号に応答するインバータＩＶ３３ａ（Ｉν３３
ｂ）と、該インバータの出力に応答して相補アドレス信
号の一方ＡＩ （Ａ２）を出力する直結接続された２段
のインバータＩＶ３４ａ、 ＩＶ３５ａ（ＩＶ３４ｂ、
ＩＶ３５ｂ）と、インバータＩｖ３３ａ（ＩＶ３３ｂ
）の出力に応答して相補アドレス信号の他方ＡＸＩ （
ＡＸ２）を出力するインバータＩＶ３６ａ（ＩＶ３６ｂ
）とから構成されている。
成を有し、入力ノードＮ３ａ （Ｎ３ｂ）の制御信号Ｄ
２に応答してアドレス入力回路および駆動回路１１ａ（
ｌｌｂ）の出力ノードＮ４ａ （Ｎ４ｂ）の信号（アド
レス）を伝達するｎチャネルトランジスタＱａ （Ｑｂ
）と、該トランジスタを介して伝達されたアドレスをラ
ッチする１対（７） インバー５’ ＩＶ３１ａ、 Ｉ
Ｖ３２ａ（ＩＶ３１ｂ、 ＩＶ３２ｂ）と、インバータ
ＩＶ３１ａ（ＩＶ３１ｂ）の出力ノードＮ５ａ （Ｎ５
ｂ）の信号に応答するインバータＩＶ３３ａ（Ｉν３３
ｂ）と、該インバータの出力に応答して相補アドレス信
号の一方ＡＩ （Ａ２）を出力する直結接続された２段
のインバータＩＶ３４ａ、 ＩＶ３５ａ（ＩＶ３４ｂ、
ＩＶ３５ｂ）と、インバータＩｖ３３ａ（ＩＶ３３ｂ
）の出力に応答して相補アドレス信号の他方ＡＸＩ （
ＡＸ２）を出力するインバータＩＶ３６ａ（ＩＶ３６ｂ
）とから構成されている。
このように本実施例の構成によれば、チップ上で内部駆
動回路２２ （ＲＡＳＸ入力回路および駆動回路１０）
から見て、距離的に近い位置に配置されているアドレス
入力回路部２３ａ（アドレス入力回路および駆動回路１
１ａとアドレスバッファ１２ａ）に対応する配線に、前
述した所定の関係を満たす抵抗値および容量値を有する
抵抗器Ｒ５，Ｒ６およびキャパシタＣ５，Ｃ６がそれぞ
れ意図的に挿入されている。
動回路２２ （ＲＡＳＸ入力回路および駆動回路１０）
から見て、距離的に近い位置に配置されているアドレス
入力回路部２３ａ（アドレス入力回路および駆動回路１
１ａとアドレスバッファ１２ａ）に対応する配線に、前
述した所定の関係を満たす抵抗値および容量値を有する
抵抗器Ｒ５，Ｒ６およびキャパシタＣ５，Ｃ６がそれぞ
れ意図的に挿入されている。
従って、第３図のタイミング図に示されるように、内部
駆動回路２２（１０）から出力された制御信号０１．０
２は、それぞれアドレス入力回路部２３ａ（ｌｌａ。
駆動回路２２（１０）から出力された制御信号０１．０
２は、それぞれアドレス入力回路部２３ａ（ｌｌａ。
１２ａ）および２３ｂ（ｌｌｂ、 １２ｂ）の各人力ノ
ードＮｌａ、ＮｉｂおよびＮ３ａ、Ｎ３ｂに同時に到達
する。つまり、ノードＮｌａとＮｉｂの間、およびノー
ドＮ３ａとＮ３ｂの間における制御信号０１．０２の各
信号伝播位相差を実質的にゼロとすることができる。
ードＮｌａ、ＮｉｂおよびＮ３ａ、Ｎ３ｂに同時に到達
する。つまり、ノードＮｌａとＮｉｂの間、およびノー
ドＮ３ａとＮ３ｂの間における制御信号０１．０２の各
信号伝播位相差を実質的にゼロとすることができる。
そのため、従来はアドレス信号端子の配置に起因して各
信号間におけるｔｉＡｓ （ロウアドレス・セットア
ツプ・タイム）とｔｌＡ、ｌ（ロウアドレス・ホールド
・タイム）が異なるという不都合が生じていたものを、
本実施例によればｔ ＲＡ！およびｔ８□のばらつきを
実質的に無くすことができる。
信号間におけるｔｉＡｓ （ロウアドレス・セットア
ツプ・タイム）とｔｌＡ、ｌ（ロウアドレス・ホールド
・タイム）が異なるという不都合が生じていたものを、
本実施例によればｔ ＲＡ！およびｔ８□のばらつきを
実質的に無くすことができる。
その結果、アドレスアクセスのためのサイクル時間に余
裕を持たせる必要が無くなり、アクセス動作の高速化と
いう観点から有利なものとなる。
裕を持たせる必要が無くなり、アクセス動作の高速化と
いう観点から有利なものとなる。
第４図には本発明の他の実施例の回路構成が示される。
本実施例が上記実施例（第２図）と異なる点は、■ＲＡ
ＳＸ入力回路および駆動回路１０の代わりに、９個のイ
ンバータＩＶＩ〜ＩＶ９とノアゲー） ＮＯＡからなる
ＲＡＳＸ入力回路および駆動回路１０’ を設けたこと
、■アドレス入力回路および駆動回路１１ａ（ｌｌｂ）
の代わりに、６個のインバータＩＶ２１ａ 〜ＩＶ２６
ａ（ＴＶ２１ｂ−ＩＶ２６ｂ）からなるアドレス入力回
路および駆動回路１１ａ’ （ｌｌｂ’）を設けたこと
、■アドレス入力回路および駆動回路１１ａ’ （ｌｌ
ｂ’）の初段を活性化するための制御信号Ｄ１を伝達す
る配線を設けていないこと（従って、寄生抵抗Ｒ１，Ｒ
３および寄生キャパシタンスＣＩ 、 Ｃ３は存在しな
い）、である。
ＳＸ入力回路および駆動回路１０の代わりに、９個のイ
ンバータＩＶＩ〜ＩＶ９とノアゲー） ＮＯＡからなる
ＲＡＳＸ入力回路および駆動回路１０’ を設けたこと
、■アドレス入力回路および駆動回路１１ａ（ｌｌｂ）
の代わりに、６個のインバータＩＶ２１ａ 〜ＩＶ２６
ａ（ＴＶ２１ｂ−ＩＶ２６ｂ）からなるアドレス入力回
路および駆動回路１１ａ’ （ｌｌｂ’）を設けたこと
、■アドレス入力回路および駆動回路１１ａ’ （ｌｌ
ｂ’）の初段を活性化するための制御信号Ｄ１を伝達す
る配線を設けていないこと（従って、寄生抵抗Ｒ１，Ｒ
３および寄生キャパシタンスＣＩ 、 Ｃ３は存在しな
い）、である。
他の構成およびその作用、ならびに効果については、第
２図の実施例と同様であるのでその説明は省略する。
２図の実施例と同様であるのでその説明は省略する。
同様に、第５図には第４図回路の動作タイミングの一例
が示される。ただしこの場合、ロウアドレス・セットア
ツプ・タイムＴ−ｌＡ３１＋ ｊ １ｌＡｓｔは、ロ
ウアドレス・ストローブ信号ＲＡＳＸが“Ｈ”レベルか
ら“Ｌ”レベルに変化する時点からアドレス信号ＡＤＤ
１．ＡＤＤ２が″ＬルベルからＨ”レベルに変化した時
点までに要する時間として規定され、一方、ロウアドレ
ス・ホールド・タイムｔｌ□ｌ＋ ｔｗａ、１ｇは、
ロウアドレス・ストローブ信号ＲＡＳＸが“Ｈ”レベル
から“Ｌ″レベル変化した時点からアドレス信号＾００
１ 、 ＡＤＤ２が“Ｈ”レベルから“Ｌ”レベルに変
化する時点までに要する時間として規定されている。
が示される。ただしこの場合、ロウアドレス・セットア
ツプ・タイムＴ−ｌＡ３１＋ ｊ １ｌＡｓｔは、ロ
ウアドレス・ストローブ信号ＲＡＳＸが“Ｈ”レベルか
ら“Ｌ”レベルに変化する時点からアドレス信号ＡＤＤ
１．ＡＤＤ２が″ＬルベルからＨ”レベルに変化した時
点までに要する時間として規定され、一方、ロウアドレ
ス・ホールド・タイムｔｌ□ｌ＋ ｔｗａ、１ｇは、
ロウアドレス・ストローブ信号ＲＡＳＸが“Ｈ”レベル
から“Ｌ″レベル変化した時点からアドレス信号＾００
１ 、 ＡＤＤ２が“Ｈ”レベルから“Ｌ”レベルに変
化する時点までに要する時間として規定されている。
以上説明したように本発明によれば、内部駆動回路との
間の配線距離が最も長いアドレス入力回路部を除く他の
全てのアドレス入力回路部に対応する配線上に適宜遅延
要素（抵抗および容量）を挿入することにより、アドレ
ス入力回路部の配置位置（すなわちアドレス信号端子の
配置）にかかわらず、アドレス入力に必要とされるｔ、
ＩＡ、およびｔ ＲＡＨのばらつきを実質的に無くすこ
とができる。これは、アクセス動作の高速化に寄与する
ものであり、極めて有用である。
間の配線距離が最も長いアドレス入力回路部を除く他の
全てのアドレス入力回路部に対応する配線上に適宜遅延
要素（抵抗および容量）を挿入することにより、アドレ
ス入力回路部の配置位置（すなわちアドレス信号端子の
配置）にかかわらず、アドレス入力に必要とされるｔ、
ＩＡ、およびｔ ＲＡＨのばらつきを実質的に無くすこ
とができる。これは、アクセス動作の高速化に寄与する
ものであり、極めて有用である。
第１図は本発明による半導体メモリ装置の原理図、
第２図は本発明の一実施例としての半導体メモリ装置に
おけるアドレス入力初段回路部の構成を示す回路図、 第３図は第２図回路の動作を示すタイミング図、第４図
は本発明の他の実施例におけるアドレス入力初段回路部
の構成を示す回路図、 第５図は第４図回路の動作を示すタイミング図、第６図
はチップ上におけるアドレス入力初段回路部の典型的な
配置形態を概略的に示す図、第７図は従来形の一例とし
ての半導体メモリ装置におけるアドレス入力初段回路部
の構成を示す回路図、 第８図は第７図回路の動作を示すタイミング図、である
。 （符号の説明） １ ｌ＝ ｌ ｎ・・・アドレス入力回路部、２・・・
内部駆動回路、 ３・・・信号伝播制御手段（遅延回路）、−１〜−ｎ・
・・配線、 Ｃ８〜Ｃｎ・・・（配線における）全等価容量、Ｒ３−
Ｒｎ・・・（配線における）全等価抵抗、Ｓ＋＝Ｓｎ・
・・制御信号。 本発明１こよる半導体メモリ装置の原理間第 酊 Ａｌ、Ａ２ ＡＸｌ 、ＡＸ２ 第２図回路の動作を示すタイミング図 第４図回路の動作を示すタイミング図 チップ上におけるアドレス入力初段回路部の典型的な配
置形態を概略的１こ示す２ 第６回 ２０・・・チップ ２２・・・内部駆動回路
おけるアドレス入力初段回路部の構成を示す回路図、 第３図は第２図回路の動作を示すタイミング図、第４図
は本発明の他の実施例におけるアドレス入力初段回路部
の構成を示す回路図、 第５図は第４図回路の動作を示すタイミング図、第６図
はチップ上におけるアドレス入力初段回路部の典型的な
配置形態を概略的に示す図、第７図は従来形の一例とし
ての半導体メモリ装置におけるアドレス入力初段回路部
の構成を示す回路図、 第８図は第７図回路の動作を示すタイミング図、である
。 （符号の説明） １ ｌ＝ ｌ ｎ・・・アドレス入力回路部、２・・・
内部駆動回路、 ３・・・信号伝播制御手段（遅延回路）、−１〜−ｎ・
・・配線、 Ｃ８〜Ｃｎ・・・（配線における）全等価容量、Ｒ３−
Ｒｎ・・・（配線における）全等価抵抗、Ｓ＋＝Ｓｎ・
・・制御信号。 本発明１こよる半導体メモリ装置の原理間第 酊 Ａｌ、Ａ２ ＡＸｌ 、ＡＸ２ 第２図回路の動作を示すタイミング図 第４図回路の動作を示すタイミング図 チップ上におけるアドレス入力初段回路部の典型的な配
置形態を概略的１こ示す２ 第６回 ２０・・・チップ ２２・・・内部駆動回路
Claims (1)
- 【特許請求の範囲】 １、チップ上の周辺に分散配置された複数のアドレス入
力回路部（１＿ｌ〜１＿ｎ）と、該複数のアドレス入力
回路部をそれぞれ駆動する複数の制御信号（Ｓ＿ｌ〜Ｓ
＿ｎ）を出力する内部駆動回路（２）を備えた半導体メ
モリ装置において、 前記内部駆動回路と前記複数のアドレス入力回路部の間
に、前記複数の制御信号をそれぞれ伝達する各配線（Ｗ
＿ｌ〜Ｗ＿ｎ）における全等価抵抗（Ｒ＿ｌ〜Ｒ＿ｎ）
および全等価容量（Ｃ＿ｌ〜Ｃ＿ｎ）に基づく信号伝播
遅延量が各配線間で同じになるよう各信号伝播を制御す
る手段（３）を設けたことを特徴とする半導体メモリ装
置。 ２、前記信号伝播制御手段（３）は、各配線と直列に接
続された所定の抵抗値を有する抵抗器および各配線と並
列に接続された所定の容量値を有するキャパシタからな
る遅延回路を具備し、該遅延回路は、前記内部駆動回路
との間の配線距離が最も長いアドレス入力回路部を除く
他の全てのアドレス入力回路部に対応する配線上にそれ
ぞれ設けられることを特徴とする請求項１に記載の半導
体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274928A JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
| KR1019900017072A KR930011790B1 (ko) | 1989-10-24 | 1990-10-24 | 그의 주변에 분포된 복수의 어드레스 입력을 포함하는 반도체 메모리 장치 |
| DE69016160T DE69016160T2 (de) | 1989-10-24 | 1990-10-24 | Adresseneingangsschaltungsanordnung einer Halbleiterspeicheranordnung. |
| EP90311667A EP0425275B1 (en) | 1989-10-24 | 1990-10-24 | Address input circuitry of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274928A JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03137886A true JPH03137886A (ja) | 1991-06-12 |
| JP2874097B2 JP2874097B2 (ja) | 1999-03-24 |
Family
ID=17548499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274928A Expired - Fee Related JP2874097B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0425275B1 (ja) |
| JP (1) | JP2874097B2 (ja) |
| KR (1) | KR930011790B1 (ja) |
| DE (1) | DE69016160T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US7180807B2 (en) | 2004-04-20 | 2007-02-20 | Hynix Semiconductor Inc. | Semiconductor memory device having a delay circuit |
| JP2007299527A (ja) * | 2001-06-29 | 2007-11-15 | Hynix Semiconductor Inc | 半導体メモリ素子の信号伝達制御装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964770B2 (ja) * | 1992-03-23 | 1999-10-18 | トヨタ自動車株式会社 | 自動変速機の制御装置 |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3638202A (en) * | 1970-03-19 | 1972-01-25 | Bell Telephone Labor Inc | Access circuit arrangement for equalized loading in integrated circuit arrays |
| JPS5780774A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 |
-
1989
- 1989-10-24 JP JP1274928A patent/JP2874097B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-24 DE DE69016160T patent/DE69016160T2/de not_active Expired - Fee Related
- 1990-10-24 KR KR1019900017072A patent/KR930011790B1/ko not_active IP Right Cessation
- 1990-10-24 EP EP90311667A patent/EP0425275B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| JP2007299527A (ja) * | 2001-06-29 | 2007-11-15 | Hynix Semiconductor Inc | 半導体メモリ素子の信号伝達制御装置 |
| US7180807B2 (en) | 2004-04-20 | 2007-02-20 | Hynix Semiconductor Inc. | Semiconductor memory device having a delay circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910008729A (ko) | 1991-05-31 |
| EP0425275A3 (en) | 1991-06-19 |
| KR930011790B1 (ko) | 1993-12-21 |
| DE69016160D1 (de) | 1995-03-02 |
| DE69016160T2 (de) | 1995-05-18 |
| EP0425275B1 (en) | 1995-01-18 |
| JP2874097B2 (ja) | 1999-03-24 |
| EP0425275A2 (en) | 1991-05-02 |
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Legal Events
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