JP3106617B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JP3106617B2 JP3106617B2 JP30219091A JP30219091A JP3106617B2 JP 3106617 B2 JP3106617 B2 JP 3106617B2 JP 30219091 A JP30219091 A JP 30219091A JP 30219091 A JP30219091 A JP 30219091A JP 3106617 B2 JP3106617 B2 JP 3106617B2
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Description
【０００１】この発明は、メモリＩＣ等に用いて好適な
デコーダ回路に関する。
デコーダ回路に関する。
【０００２】
【従来の技術】図３は、メモリＩＣに具備されるデコー
ダ回路の一例を示す回路図である。この図において、１
はデータを記憶するメモリセルアレイである。これらメ
モリセルアレイ１は、例えば、記憶するデータの内容に
応じてディプレッション形か、もしくはエンハンストメ
ント形のＮチャンネルＭＯＳトランジスタを形成し、該
トランジスタがメモリセルとしてアレイ状に配設された
ものである。このようなメモリセルアレイ１を形成する
各トランジスタのゲート端子には、図示されていないワ
ード線が接続されており、該ワード線には所定のメモリ
セルを指定するロウ側アドレス信号が供給される。すな
わち、このロウ側アドレス信号は、メモリセルの「列」
を指定するようになっている。
ダ回路の一例を示す回路図である。この図において、１
はデータを記憶するメモリセルアレイである。これらメ
モリセルアレイ１は、例えば、記憶するデータの内容に
応じてディプレッション形か、もしくはエンハンストメ
ント形のＮチャンネルＭＯＳトランジスタを形成し、該
トランジスタがメモリセルとしてアレイ状に配設された
ものである。このようなメモリセルアレイ１を形成する
各トランジスタのゲート端子には、図示されていないワ
ード線が接続されており、該ワード線には所定のメモリ
セルを指定するロウ側アドレス信号が供給される。すな
わち、このロウ側アドレス信号は、メモリセルの「列」
を指定するようになっている。
【０００３】２，２はセレクトトランジスタであり、ゲ
ート端子にそれぞれセレクト線ＳＬ１，ＳＬ２が接続さ
れる。このセレクト線ＳＬ１，ＳＬ２には、ビット線Ｂ
１，Ｂ２を選択するコラム側アドレス信号が供給され、
該アドレス信号に応じてメモリセルアレイ１の「行」が
選択される。３は上述したロウ側アドレス信号およびコ
ラム側アドレス信号によって指定されたメモリセルのデ
ータを読み出すセンサアンプであり、その構成例を図４
に示す。
ート端子にそれぞれセレクト線ＳＬ１，ＳＬ２が接続さ
れる。このセレクト線ＳＬ１，ＳＬ２には、ビット線Ｂ
１，Ｂ２を選択するコラム側アドレス信号が供給され、
該アドレス信号に応じてメモリセルアレイ１の「行」が
選択される。３は上述したロウ側アドレス信号およびコ
ラム側アドレス信号によって指定されたメモリセルのデ
ータを読み出すセンサアンプであり、その構成例を図４
に示す。
【０００４】図４において、４は駆動トランジスタ４ａ
とインバータ４ｂとから構成されるレベルシフト回路で
ある。このレベルシフト回路４は、上述したロウ側アド
レス信号およびコラム側セレクト信号によって指定され
たメモリセルの接続状況に応じたレベルを発生し、これ
をセンス線Ｓに出力する。５はリファレンス回路であ
り、正電源電圧＋Ｖｄｄから所定の基準レベル電圧を生
成し、これをリファレンス線Ｒに出力する。６は差動ア
ンプであり、上記リファレンス線Ｒとセンス線Ｓとに供
給される信号を差動増幅して出力する。
とインバータ４ｂとから構成されるレベルシフト回路で
ある。このレベルシフト回路４は、上述したロウ側アド
レス信号およびコラム側セレクト信号によって指定され
たメモリセルの接続状況に応じたレベルを発生し、これ
をセンス線Ｓに出力する。５はリファレンス回路であ
り、正電源電圧＋Ｖｄｄから所定の基準レベル電圧を生
成し、これをリファレンス線Ｒに出力する。６は差動ア
ンプであり、上記リファレンス線Ｒとセンス線Ｓとに供
給される信号を差動増幅して出力する。
【０００５】上記構成によるデコーダ回路では、次のよ
うにしてデータの読み出しがなされる。すなわち、メモ
リセルアレイ１の所定のメモリセルにアクセスする際に
は、まず、コラム側アドレス信号によりビット線Ｂ１，
Ｂ２のいずれかを選択してメモリセルアレイ１の「行」
を指定すると共に、この指定されたビット線に接続され
るメモリセルアレイ１の「列」がロウ側アドレス信号に
より指定される。そして、こうして指定されたメモリセ
ルがデータを保持してる場合、センサアンプ３は出力端
ＯＵＴから「Ｈ」レベルの信号を出力し、一方、当該メ
モリセルがデータを保持していない場合には出力端ＯＵ
Ｔから「Ｌ」レベルの信号を出力する。
うにしてデータの読み出しがなされる。すなわち、メモ
リセルアレイ１の所定のメモリセルにアクセスする際に
は、まず、コラム側アドレス信号によりビット線Ｂ１，
Ｂ２のいずれかを選択してメモリセルアレイ１の「行」
を指定すると共に、この指定されたビット線に接続され
るメモリセルアレイ１の「列」がロウ側アドレス信号に
より指定される。そして、こうして指定されたメモリセ
ルがデータを保持してる場合、センサアンプ３は出力端
ＯＵＴから「Ｈ」レベルの信号を出力し、一方、当該メ
モリセルがデータを保持していない場合には出力端ＯＵ
Ｔから「Ｌ」レベルの信号を出力する。
【０００６】
【発明が解決しようとする課題】ところで、上述したデ
コーダ回路においては、コラム側アドレス信号に応じて
てなされるビット線の切り換えに伴い、次のような問題
が生じていた。以下、これについて図５および図６を参
照し、説明する。まず、図５に示すように、ビット線Ｂ
１とビット線Ｂ２との切り換え期間をＴ１，Ｔ２，Ｔ３
とし、これら期間Ｔ１〜Ｔ３でメモリセルアレイ１の
「行」を指定するコラム側アドレス信号が供給され、こ
れら各タイミングで読み出されるデータの期待値をそれ
ぞれ「１」，「１」，「１」とする。
コーダ回路においては、コラム側アドレス信号に応じて
てなされるビット線の切り換えに伴い、次のような問題
が生じていた。以下、これについて図５および図６を参
照し、説明する。まず、図５に示すように、ビット線Ｂ
１とビット線Ｂ２との切り換え期間をＴ１，Ｔ２，Ｔ３
とし、これら期間Ｔ１〜Ｔ３でメモリセルアレイ１の
「行」を指定するコラム側アドレス信号が供給され、こ
れら各タイミングで読み出されるデータの期待値をそれ
ぞれ「１」，「１」，「１」とする。
【０００７】この時、期間Ｔ１，Ｔ３でビット線Ｂ１が
選択され、期間Ｔ２でビット線Ｂ２が選択されると、こ
の期間Ｔ１，Ｔ３ではビット線Ｂ２がレベルＶｓｓにデ
ィスチャージされ、一方、期間Ｔ２ではビット線Ｂ１が
レベルＶｓｓにディスチャージされる。なお、このレベ
ルＶｓｓとは、上記メモリセルを構成するトランジスタ
のソース端子の電位レベルを指している。
選択され、期間Ｔ２でビット線Ｂ２が選択されると、こ
の期間Ｔ１，Ｔ３ではビット線Ｂ２がレベルＶｓｓにデ
ィスチャージされ、一方、期間Ｔ２ではビット線Ｂ１が
レベルＶｓｓにディスチャージされる。なお、このレベ
ルＶｓｓとは、上記メモリセルを構成するトランジスタ
のソース端子の電位レベルを指している。
【０００８】このように、ビット線の切り換えに応じて
ディスチャージがなされると、このデコーダ回路のＡ点
では、図５に示すレベル変化が現れる。すなわち、ビッ
ト線が切り換えられた場合には、図６に示すように、セ
ンサアンプ３におけるセンス線Ｓのレベルがディスチャ
ージにより一旦リファレンス線Ｒレベルより下がり、そ
の後チャージされて「Ｈ」レベルに移行する。そして、
センサアンプ３は、センス線Ｓのレベルがリファレンス
線Ｒのレベルより低下した場合、「Ｌ」レベルと認識し
てしまう。
ディスチャージがなされると、このデコーダ回路のＡ点
では、図５に示すレベル変化が現れる。すなわち、ビッ
ト線が切り換えられた場合には、図６に示すように、セ
ンサアンプ３におけるセンス線Ｓのレベルがディスチャ
ージにより一旦リファレンス線Ｒレベルより下がり、そ
の後チャージされて「Ｈ」レベルに移行する。そして、
センサアンプ３は、センス線Ｓのレベルがリファレンス
線Ｒのレベルより低下した場合、「Ｌ」レベルと認識し
てしまう。
【０００９】この結果、センサアンプ３は、読み出すべ
きデータが「１」であるにもかかわらず、上記誤動作に
よりノイズとなる誤データ「０」を出力してしまうとい
う問題がある。しかも、こうしたノイズは、図６に示す
ように、ビット線の切り換わり後、センサアンプ３にお
ける内部ディレイＴｄを伴って現れるため、真のデータ
を読み出すまでに時間を要し、こうしたことがアクセス
タイムの遅れに由来していた。この発明は上述した事情
に鑑みてなされたもので、ノイズとなる誤データ発生を
防止でき、かつ、アクセス時間をも短縮できるデコーダ
回路を提供することを目的としている。
きデータが「１」であるにもかかわらず、上記誤動作に
よりノイズとなる誤データ「０」を出力してしまうとい
う問題がある。しかも、こうしたノイズは、図６に示す
ように、ビット線の切り換わり後、センサアンプ３にお
ける内部ディレイＴｄを伴って現れるため、真のデータ
を読み出すまでに時間を要し、こうしたことがアクセス
タイムの遅れに由来していた。この発明は上述した事情
に鑑みてなされたもので、ノイズとなる誤データ発生を
防止でき、かつ、アクセス時間をも短縮できるデコーダ
回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明は、メモリの行
要素を規定する各ビット線にそれぞれ接続されるメモリ
セルアレイと、前記メモリセルアレイの行を指定する行
アドレス信号に応じて前記各ビット線のいずれかを選択
する選択手段と、この選択手段により選択されたビット
線に接続する前記メモリセルアレイの内、所定のメモリ
セルのデータを読み出す読み出し手段とから構成される
デコーダ回路において、前記行アドレス信号が切り換わ
るアドレス遷移状態を検出し、このアドレス遷移中に前
記各ビット線を前記読み出し手段に接続するアドレス遷
移検出手段を具備することを特徴としている。
要素を規定する各ビット線にそれぞれ接続されるメモリ
セルアレイと、前記メモリセルアレイの行を指定する行
アドレス信号に応じて前記各ビット線のいずれかを選択
する選択手段と、この選択手段により選択されたビット
線に接続する前記メモリセルアレイの内、所定のメモリ
セルのデータを読み出す読み出し手段とから構成される
デコーダ回路において、前記行アドレス信号が切り換わ
るアドレス遷移状態を検出し、このアドレス遷移中に前
記各ビット線を前記読み出し手段に接続するアドレス遷
移検出手段を具備することを特徴としている。
【００１１】
【作用】上記構成によれば、アドレス遷移検出手段がメ
モリセルアレイの行を指定する行アドレス信号の切り換
わり状態を検出し、このアドレス遷移中に各ビット線を
読み出し手段に接続する。これにより、各ビット線がア
ドレス遷移中「Ｈ」レベルに設定されるので、ビット線
の切り換わり時に発生するビット線のレベル低下を防止
することが可能になる。
モリセルアレイの行を指定する行アドレス信号の切り換
わり状態を検出し、このアドレス遷移中に各ビット線を
読み出し手段に接続する。これにより、各ビット線がア
ドレス遷移中「Ｈ」レベルに設定されるので、ビット線
の切り換わり時に発生するビット線のレベル低下を防止
することが可能になる。
【００１２】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１はこの発明による一実施例の構成を
示す回路図である。この図において、図３に示した各部
と共通する部分には同一の番号を付し、その説明を省略
する。また、この図に示すデコーダ回路が図３に示すも
のと異なる点は、後述するアドレス遷移検出部１０を設
けたことにある。以下、このアドレス遷移検出部１０の
構成について説明する。
いて説明する。図１はこの発明による一実施例の構成を
示す回路図である。この図において、図３に示した各部
と共通する部分には同一の番号を付し、その説明を省略
する。また、この図に示すデコーダ回路が図３に示すも
のと異なる点は、後述するアドレス遷移検出部１０を設
けたことにある。以下、このアドレス遷移検出部１０の
構成について説明する。
【００１３】１０ａはコラム側アドレスデータＡ１〜Ａ
ｎのアドレス遷移状態を検出するアドレス遷移検出回路
である。すなわち、このアドレス遷移検出回路１０ａ
は、コラム側アドレスが変化する毎に「Ｈ」レベルの信
号を発生して出力する。１０ｂは、各アドレス遷移検出
回路１０ａの出力の論理和を生成するＯＲ回路である。
このＯＲ回路１０ｂは、上記コラム側アドレスデータＡ
１〜Ａｎのいずれかが変化した場合、つまり、前述した
ビット線が切り換わる場合に「Ｈ」レベルのアドレス遷
移検出信号ＡＴＤを発生する。１０ｃはコラム側アドレ
スデータＡ１〜Ａｎをデコードするコラムデコーダ、１
０ｄはオアゲートである。このオアゲート１０ｄは、コ
ラムデコーダ１０ｃの各出力データとアドレス遷移検出
信号ＡＴＤとの論理和をとる。
ｎのアドレス遷移状態を検出するアドレス遷移検出回路
である。すなわち、このアドレス遷移検出回路１０ａ
は、コラム側アドレスが変化する毎に「Ｈ」レベルの信
号を発生して出力する。１０ｂは、各アドレス遷移検出
回路１０ａの出力の論理和を生成するＯＲ回路である。
このＯＲ回路１０ｂは、上記コラム側アドレスデータＡ
１〜Ａｎのいずれかが変化した場合、つまり、前述した
ビット線が切り換わる場合に「Ｈ」レベルのアドレス遷
移検出信号ＡＴＤを発生する。１０ｃはコラム側アドレ
スデータＡ１〜Ａｎをデコードするコラムデコーダ、１
０ｄはオアゲートである。このオアゲート１０ｄは、コ
ラムデコーダ１０ｃの各出力データとアドレス遷移検出
信号ＡＴＤとの論理和をとる。
【００１４】次に、上記構成によるアドレス遷移検出部
１０を具備したデコーダ回路の動作について図２を参照
し、説明する。なお、この動作説明では、図２に示すよ
うに、ビット線Ｂ１とビット線Ｂ２との切り換え期間を
Ｔ１，Ｔ２，Ｔ３とし、これら期間Ｔ１〜Ｔ３でメモリ
セルアレイ１の「行」を指定するコラム側アドレスデー
タＡ１〜Ａｎが供給され、これら各タイミングで読み出
されるデータの期待値をそれぞれ「１」，「１」，
「１」とする。
１０を具備したデコーダ回路の動作について図２を参照
し、説明する。なお、この動作説明では、図２に示すよ
うに、ビット線Ｂ１とビット線Ｂ２との切り換え期間を
Ｔ１，Ｔ２，Ｔ３とし、これら期間Ｔ１〜Ｔ３でメモリ
セルアレイ１の「行」を指定するコラム側アドレスデー
タＡ１〜Ａｎが供給され、これら各タイミングで読み出
されるデータの期待値をそれぞれ「１」，「１」，
「１」とする。
【００１５】このような状況において、まず、期間Ｔ１
でビット線Ｂ１を選択していたコラム側アドレスデータ
が遷移して期間Ｔ２でビット線Ｂ２を選択すると、この
切り換え時にアドレス遷移検出部１０が「Ｈ」レベルの
アドレス遷移検出信号ＡＴＤを発生し、かつ、このアド
レス遷移期間Ｔａ中そのレベルを維持する。したがっ
て、セレクト線ＳＬ１，ＳＬ２の両者は、図２に示すよ
うに、アドレス遷移期間Ｔａ中共に「Ｈ」レベルに設定
されることになる。このようにすることで、切り換えに
応じてビット線が一旦レベルＶｓｓに低下することを防
止している。すなわち、このデコーダ回路における節点
Ａのレベル（図２参照）は、常に「Ｈ」レベルを維持す
るようになる。
でビット線Ｂ１を選択していたコラム側アドレスデータ
が遷移して期間Ｔ２でビット線Ｂ２を選択すると、この
切り換え時にアドレス遷移検出部１０が「Ｈ」レベルの
アドレス遷移検出信号ＡＴＤを発生し、かつ、このアド
レス遷移期間Ｔａ中そのレベルを維持する。したがっ
て、セレクト線ＳＬ１，ＳＬ２の両者は、図２に示すよ
うに、アドレス遷移期間Ｔａ中共に「Ｈ」レベルに設定
されることになる。このようにすることで、切り換えに
応じてビット線が一旦レベルＶｓｓに低下することを防
止している。すなわち、このデコーダ回路における節点
Ａのレベル（図２参照）は、常に「Ｈ」レベルを維持す
るようになる。
【００１６】次に、アドレス遷移期間Ｔａ後、すなわ
ち、アドレス遷移検出信号ＡＴＤが立ち下がった時点
で、コラム側アドレスデータＡ１〜Ａｎに対応したメモ
リセルが読み出され、この場合、データ「１」が読み出
される。次いで、期間Ｔ２から期間Ｔ３への遷移にあっ
ても、上述と同様の動作となり、回路節点Ａは「Ｈ」レ
ベルに保たれる。
ち、アドレス遷移検出信号ＡＴＤが立ち下がった時点
で、コラム側アドレスデータＡ１〜Ａｎに対応したメモ
リセルが読み出され、この場合、データ「１」が読み出
される。次いで、期間Ｔ２から期間Ｔ３への遷移にあっ
ても、上述と同様の動作となり、回路節点Ａは「Ｈ」レ
ベルに保たれる。
【００１７】このように、上述した実施例においては、
アドレス遷移期間Ｔａ中に全ビット線Ｂ１，Ｂ２を
「Ｈ」レベルにプルアップしておき、アドレス遷移期間
Ｔａ後にコラム側アドレスに応じて選択されたビット線
のみ「Ｈ」レベルに設定し、指定されたメモリセルのデ
ータをセンサアンプ３により読み出すようにしている。
したがって、このデコーダ回路における節点Ａには、従
来のようなディスチャージによるレベル低下が起こらな
い。この結果、該レベル低下に起因するノイズ発生が防
止でき、ひいてはアクセスタイムの短縮化も達成するこ
とが可能になる訳である。
アドレス遷移期間Ｔａ中に全ビット線Ｂ１，Ｂ２を
「Ｈ」レベルにプルアップしておき、アドレス遷移期間
Ｔａ後にコラム側アドレスに応じて選択されたビット線
のみ「Ｈ」レベルに設定し、指定されたメモリセルのデ
ータをセンサアンプ３により読み出すようにしている。
したがって、このデコーダ回路における節点Ａには、従
来のようなディスチャージによるレベル低下が起こらな
い。この結果、該レベル低下に起因するノイズ発生が防
止でき、ひいてはアクセスタイムの短縮化も達成するこ
とが可能になる訳である。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、アドレス遷移検出手段がメモリセルアレイの行を指
定する行アドレス信号の切り換わり状態を検出し、この
アドレス遷移中に各ビット線を読み出し手段に接続する
ので、各ビット線がアドレス遷移中「Ｈ」レベルに設定
される。この結果、従来のようなディスチャージによる
レベル低下がなくなるため、ノイズとなる誤データ発生
を防止でき、かつ、アクセス時間も短縮できる。
ば、アドレス遷移検出手段がメモリセルアレイの行を指
定する行アドレス信号の切り換わり状態を検出し、この
アドレス遷移中に各ビット線を読み出し手段に接続する
ので、各ビット線がアドレス遷移中「Ｈ」レベルに設定
される。この結果、従来のようなディスチャージによる
レベル低下がなくなるため、ノイズとなる誤データ発生
を防止でき、かつ、アクセス時間も短縮できる。
【図１】 この発明による一実施例の構成を示す回路
図。
図。
【図２】 同実施例の動作を説明するためのタイムチャ
ート。
ート。
【図３】 従来のデコーダ回路の一例を示す回路図。
【図４】 センサアンプ３の構成を示す回路図。
【図５】 従来例の動作を説明するためのタイムチャー
ト。
ト。
【図６】 従来例を説明するための図。
１…メモリセルアレイ、２…セレクタトランジスタ（選
択手段）、３…センサアンプ（読み出し手段）、１０…
アドレス遷移検出部、Ｂ１，Ｂ２…ビット線。
択手段）、３…センサアンプ（読み出し手段）、１０…
アドレス遷移検出部、Ｂ１，Ｂ２…ビット線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34
Claims (1)
- 【請求項１】 メモリの行要素を規定する各ビット線に
それぞれ接続されるメモリセルアレイと、前記メモリセ
ルアレイの行を指定する行アドレス信号に応じて前記各
ビット線のいずれかを選択する選択手段と、この選択手
段により選択されたビット線に接続する前記メモリセル
アレイの内、所定のメモリセルのデータを読み出す読み
出し手段とから構成されるデコーダ回路において、 前記行アドレス信号が切り換わるアドレス遷移状態を検
出し、このアドレス遷移中に前記各ビット線を前記読み
出し手段に接続するアドレス遷移検出手段を具備するこ
とを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30219091A JP3106617B2 (ja) | 1991-11-18 | 1991-11-18 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30219091A JP3106617B2 (ja) | 1991-11-18 | 1991-11-18 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05144285A JPH05144285A (ja) | 1993-06-11 |
| JP3106617B2 true JP3106617B2 (ja) | 2000-11-06 |
Family
ID=17906021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30219091A Expired - Fee Related JP3106617B2 (ja) | 1991-11-18 | 1991-11-18 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106617B2 (ja) |
-
1991
- 1991-11-18 JP JP30219091A patent/JP3106617B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05144285A (ja) | 1993-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| S531 | Written request for registration of change of domicile |
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