JPH09251782A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09251782A
JPH09251782A JP8058006A JP5800696A JPH09251782A JP H09251782 A JPH09251782 A JP H09251782A JP 8058006 A JP8058006 A JP 8058006A JP 5800696 A JP5800696 A JP 5800696A JP H09251782 A JPH09251782 A JP H09251782A
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JP
Japan
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sense amplifier
bit line
bar
memory cell
read
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JP8058006A
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Inventor
Takashi Ozawa
敬 小澤
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】メモリセルアレイの微細化を図り、かつデータ
の読み出し動作時にビット線をフル振幅動作させなが
ら、データ読み出し速度を高速化し得る半導体記憶装置
を提供する。 【解決手段】メモリセルアレイは、多数のワード線ＷＬ
と、ビット線対ＢＬ，バーＢＬとの間にそれぞれ記憶セ
ルＣが接続されて構成される。ワード線ＷＬで選択され
た記憶セルＣからビット線対ＢＬ，バーＢＬにセル情報
が読み出され、ビット線対ＢＬ，バーＢＬに読みだされ
たセル情報が、メインセンスアンプ５で増幅されて、読
み出しデータＯＵＴ，バーＯＵＴとして出力される。セ
ル情報に基づくビット線対ＢＬ，バーＢＬの電位差を増
幅してメインセンスアンプ５に出力するプリセンスアン
プ１４が、ビット線対ＢＬ，バーＢＬに接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のデータ読み出し回路に関するものである。近年の半導
体記憶装置では、高集積化及び動作速度の高速化が進
み、かつ低消費電力化を図るために、電源電圧の低電圧
化が図られている。このような半導体記憶装置で使用さ
れるデータ読み出し回路は、電源電圧の低電圧化を図り
ながら、読み出し速度の高速化を図る必要がある。
【０００２】
【従来の技術】図５は、クロック信号に同期してワード
線が選択されるパルスワード方式のＳＲＡＭを示す。
【０００３】クロックゼネレータ１は、外部クロック信
号ＣＫの入力に基づいて、内部クロック信号ＣＬＫを生
成して出力する。コラムデコーダ２は、外部から入力さ
れるコラムアドレス信号ＡＤｃの入力に基づいて、コラ
ム選択信号をコラムセレクタ３に出力する。
【０００４】ロウデコーダ４には、前記クロック信号Ｃ
ＬＫとロウアドレス信号ＡＤｒが入力され、例えばクロ
ック信号ＣＬＫがＨレベルとなると、ロウアドレス信号
ＡＤｒに基づいて、多数のワード線ＷＬの中からいずれ
か一本のワード線ＷＬを選択する。
【０００５】前記ワード線ＷＬと、多数対のビット線Ｂ
Ｌ，バーＢＬとの間には、それぞれ記憶セルＣが接続さ
れる。そして、ワード線ＷＬの選択に基づいて、当該ワ
ード線ＷＬに接続されている記憶セルＣから各ビット線
ＢＬ，バーＢＬにセル情報が読みだされる。
【０００６】前記コラムセレクタ３は、コラム選択信号
に基づいて、多数対のビット線の中からいずれか一対の
ビット線ＢＬ，バーＢＬを選択して、当該ビット線Ｂ
Ｌ，バーＢＬに読みだされたセル情報をデータバスＤ
Ｂ，バーＤＢに転送する。
【０００７】メインセンスアンプ５は、データバスＤ
Ｂ，バーＤＢに出力されたセル情報を増幅して、読み出
しデータＯＵＴ，バーＯＵＴとして出力する。前記各ビ
ット線ＢＬ，バーＢＬ間にはプリチャージ回路６がそれ
ぞれ設けられ、そのプリチャージ回路６には前記クロッ
ク信号ＣＬＫが入力される。そして、プリチャージ回路
６は、ワード線ＷＬが選択されないとき、すなわち例え
ばクロック信号ＣＬＫがＬレベルのとき活性化されて、
各ビット線対を例えばＶcc／２にリセットする。
【０００８】上記のようなＳＲＡＭでは、記憶容量の大
容量化のために、メモリセルアレイはますます微細化さ
れ、各記憶セルＣの微細化にともなって、各記憶セルＣ
の負荷駆動能力が小さくなっている。
【０００９】また、メモリセルアレイの微細化にともな
って、ビット線ＢＬ，バーＢＬの寄生容量及びビット線
ＢＬ，バーＢＬの寄生抵抗も増大している。大きな負荷
が寄生しているビット線ＢＬ，バーＢＬを、負荷駆動能
力の小さい記憶セルＣで駆動し、かつ読み出し速度を高
速化するために、ビット線ＢＬ，バーＢＬに読みだされ
るセル情報の振幅を抑え、メインセンスアンプ５に入力
感度の高い差動増幅器を使用する場合がある。
【００１０】図６は、ビット線ＢＬ，バーＢＬを小振幅
で駆動するＳＲＡＭで使用するメインセンスアンプ５ａ
を示す。ビット線ＢＬ，バーＢＬは、負荷抵抗Ｒ１を介
して電源Ｖccに接続される。この負荷抵抗Ｒ１の抵抗値
は、この負荷抵抗Ｒ１と、前記記憶セルＣを構成するト
ランジスタのオン抵抗とで電源Ｖccを分圧することによ
り、ビット線ＢＬ，バーＢＬの振幅を１００ｍＶ〜数１
０ｍＶに抑制するように設定される。
【００１１】前記メインセンスアンプ５ａは、データバ
スＤＢ，バーＤＢにＮＰＮトランジスタＴr1，Ｔr2のベ
ースが接続され、同トランジスタＴr1，Ｔr2のコレクタ
はそれぞれ抵抗Ｒ２を介して電源Ｖccに接続される。
【００１２】前記トランジスタＴr1，Ｔr2のエミッタ
は、ＮチャネルＭＯＳトランジスタＴr3を介して電源Ｖ
ssに接続され、同トランジスタＴr3のゲートには、活性
化信号ＬＥがインバータ回路６ａを介して入力される。
そして、トランジスタＴr1，Ｔr2のコレクタから読み出
しデータＯＵＴ，バーＯＵＴが出力される。
【００１３】このようにバイポーラトランジスタによる
差動増幅回路で構成したメインセンスアンプ５ａでは、
活性化信号ＬＥがＬレベルとなるとトランジスタＴr3が
オンされて活性化される。
【００１４】すると、読みだされたセル情報によるデー
タバスＤＢ，バーＤＢの微細な電位差がトランジスタＴ
r1，Ｔr2の動作により増幅され、読み出しデータＯＵ
Ｔ，バーＯＵＴとして出力される。
【００１５】ところが、このようなメインセンスアンプ
５ａは、電源Ｖccを低電圧化するにつれて、入力感度が
低下する。また、ビット線の振幅を設定するための負荷
抵抗Ｒ１の抵抗値は、電源Ｖccの変化、あるいはビット
線の寄生容量及び寄生抵抗の変化に応じて設定する必要
がある。
【００１６】従って、センスアンプ５ａの入力感度に合
わせて、ビット線ＢＬ，バーＢＬの振幅が最適となるよ
うに、負荷抵抗Ｒ１の抵抗値を設定することは極めて煩
雑であり、事実上困難である。
【００１７】このような事情から、記憶セルＣからのセ
ル情報の読み出し動作に基づいて、記憶セルＣによりビ
ット線ＢＬ，バーＢＬの振幅を電源Ｖccと電源Ｖssとの
電位差でフル振幅動作させる構成が採用されるようにな
った。
【００１８】ビット線フル振幅方式で使用されるメイン
センスアンプ５ｂの具体的構成を図７に示す。このメイ
ンセンスアンプ５ｂは、ＭＯＳトランジスタで差動増幅
器が構成されたものである。ＰチャネルＭＯＳトランジ
スタＴr4，Ｔr5のソースは電源Ｖccに接続され、両トラ
ンジスタＴr4，Ｔr5のゲートは互いに接続されるととも
に、同トランジスタＴr4及びＮチャネルＭＯＳトランジ
スタＴr6のドレインに接続される。
【００１９】前記トランジスタＴr6のゲートは、データ
バスＤＢに接続され、ソースはＮチャネルＭＯＳトラン
ジスタＴr8のドレインに接続される。前記トランジスタ
Ｔr5のドレインは、ＮチャネルＭＯＳトランジスタＴr7
のドレインに接続され、同トランジスタＴr7のゲートは
データバス・バーＤＢに接続され、ソースは前記トラン
ジスタＴr8のドレインに接続される。
【００２０】前記トランジスタＴr8のゲートには、活性
化信号ＬＥがインバータ回路６ｂを介して入力され、ソ
ースは電源Ｖssに接続される。そして、前記トランジス
タＴr5，Ｔr7のドレインから出力信号ＯＵＴが出力さ
れ、前記トランジスタＴr4，Ｔr6のドレインから出力信
号・バーＯＵＴが出力される。
【００２１】このようなメインセンスアンプ５ｂでは、
記憶セルＣによりビット線ＢＬ，バーＢＬの電位が電源
Ｖccと電源Ｖssとの電位差に拡大される過程で、その振
幅が所定値以上となったとき動作して、フル振幅の出力
信号ＯＵＴ，バーＯＵＴを出力する。
【００２２】このメインセンスアンプ５ｂでは、その動
作速度が前記メインセンスアンプ５ａに比して遅くなる
が、低電源電圧に対し動作マージンを確保することが容
易である。
【００２３】このようなビット線フル振幅方式のＳＲＡ
Ｍのデータ読み出し動作を図８に従って説明する。各ビ
ット線ＢＬ，バーＢＬがＶcc／２にプリチャージされ、
コラム選択信号に基づいて、コラムセレクタ３により特
定のビット線ＢＬ，バーＢＬが選択されている状態か
ら、クロック信号ＣＬＫがＨレベルに立ち上がると、ロ
ウアドレス信号に基づいてロウデコーダ４により選択さ
れた特定のワード線ＷＬがＨレベルに立ち上がる。
【００２４】すると、当該ワード線ＷＬで選択された記
憶セルＣからビット線ＢＬ，バーＢＬにセル情報が読み
だされて、ビット線ＢＬ，バーＢＬに電位差が生じ、そ
の電位差が徐々に拡大される。
【００２５】次いで、活性化信号ＬＥがＬレベルに立ち
下がって、メインセンスアンプ５ｂが活性化されると、
メインセンスアンプ５ｂはビット線ＢＬ，バーＢＬの電
位差を増幅して、例えばフル振幅の読み出しデータＯＵ
Ｔ，バーＯＵＴを反転させる。
【００２６】また、クロック信号ＣＬＫがＬレベルに立
ち下がると、選択されていたワード線ＷＬがＨレベルか
らＬレベルに立ち下げられ、プリチャージ回路６の動作
により、ビット線ＢＬ，バーＢＬがＶcc／２にリセット
される。
【００２７】
【発明が解決しようとする課題】上記のようなビット線
フル振幅方式のＳＲＡＭでは、メモリセルアレイの微細
化にともなって、各記憶セルＣの負荷駆動能力が低下
し、かつビット線ＢＬ，バーＢＬの寄生容量及び寄生抵
抗が増大している。
【００２８】この結果、ワード線ＷＬがＨレベルに立ち
上がってから、記憶セルＣの動作に基づいて、ビット線
ＢＬ，バーＢＬの振幅がメインセンスアンプ５ｂの入力
感度を十分に満たす振幅に拡大されるまでに要する時間
が長くなる。
【００２９】従って、データ読み出し速度を十分に高速
化することができないという問題点がある。この発明の
目的は、メモリセルアレイの微細化を図り、かつデータ
の読み出し動作時にビット線をフル振幅動作させなが
ら、データ読み出し速度を高速化し得る半導体記憶装置
を提供することにある。
【００３０】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、メモリセルアレイは、多数のワ
ード線ＷＬと、ビット線対ＢＬ，バーＢＬとの間にそれ
ぞれ記憶セルＣが接続されて構成される。ワード線ＷＬ
で選択された記憶セルＣからビット線対ＢＬ，バーＢＬ
にセル情報が読み出され、前記ビット線対ＢＬ，バーＢ
Ｌに読みだされたセル情報が、メインセンスアンプ５で
増幅されて、読み出しデータＯＵＴ，バーＯＵＴとして
出力される。前記セル情報に基づく前記ビット線対Ｂ
Ｌ，バーＢＬの電位差を増幅して前記メインセンスアン
プ５に出力するプリセンスアンプ１４が、ビット線対Ｂ
Ｌ，バーＢＬに接続される。
【００３１】請求項２では、前記ビット線対には、それ
ぞれ複数の記憶セルから構成される複数のブロックの記
憶セルが接続され、前記各ブロック毎に前記プリセンス
アンプが設けられ、前記プリセンスアンプは、当該ブロ
ック内の記憶セルが選択されたとき活性化されて、当該
ビット線対の電位差を増幅する。
【００３２】請求項３では、前記プリセンスアンプは、
前記ブロック内のワード線の選択信号を遅延させる遅延
回路から出力される制御信号に基づいて活性化される。
請求項４では、前記プリセンスアンプは、前記ブロック
内のワード線の選択信号を遅延させる遅延回路から出力
される制御信号に基づいて活性化され、前記プリセンス
アンプの活性化後に前記メインセンスアンプが活性化さ
れる。
【００３３】請求項５では、前記プリセンスアンプは、
前記メインセンスアンプから遠くに位置するものほど、
負荷駆動能力を高くした。 （作用）請求項１では、記憶セルＣからビット線対Ｂ
Ｌ，バーＢＬにセル情報が読みだされて、ビット線対Ｂ
Ｌ，バーＢＬに僅かな電位差が生じると、プリセンスア
ンプ１４が活性化されてビット線対ＢＬ，バーＢＬの電
位差が増幅され、その増幅された電位差に基づいてメイ
ンセンスアンプ５が動作する。
【００３４】請求項２では、選択された記憶セルが含ま
れるブロックに対応するプリセンスアンプが活性化され
て、ビット線対の電位差が増幅される。請求項３では、
ワード線が選択されて記憶セルが選択されると、その当
該ワード線の選択信号に基づいて制御信号が生成され、
選択された記憶セルが含まれるブロックに対応するプリ
センスアンプが、記憶セルの選択から所定の遅延時間後
に活性化される。
【００３５】請求項４では、プリセンスアンプが活性化
されて、ビット線対の電位差が増幅された後に、メイン
センスアンプが活性化される。請求項５では、メインセ
ンスアンプから遠くに位置するプリセンスアンプほど負
荷が大きくなっても、各プリセンスアンプでビット線対
の電位差を増幅する速度は等しくなる。
【００３６】
【発明の実施の形態】
（第一の実施の形態）図２は、この発明を具体化したパ
ルスワード方式のＳＲＡＭの一実施の形態を示す。説明
を簡略化するために、４ビットのロウアドレス信号ＡＤ
１〜ＡＤ４に基づいて、ロウデコーダ１１で１６本のワ
ード線ＷＬのいずれかを選択する構成を示す。
【００３７】パルスゼネレータ１、コラムデコーダ２、
コラムセレクタ３、メインセンスアンプ５ｂ及びプリチ
ャージ回路６は、前記従来例と同様である。前記ロウデ
コーダ１１は、プリデコーダ１２と、ワード線駆動回路
１３とから構成される。
【００３８】前記プリデコーダ１２は、ロウアドレス信
号ＡＤ１〜ＡＤ４に基づいて選択信号ＳＬ１〜ＳＬ１０
を出力する。前記選択信号ＳＬ１〜ＳＬ８は、ロウアド
レス信号ＡＤ１〜ＡＤ３に基づいて、いずれか一つがＨ
レベルとなり、前記選択信号ＳＬ９，ＳＬ１０は、ロウ
アドレス信号ＡＤ４に基づいて、いずれか一方がＨレベ
ルとなる。
【００３９】前記ワード線駆動回路１３は、前記選択信
号ＳＬ１〜ＳＬ１０に基づいて、１６本のワード線ＷＬ
のいずれか一本をＨレベルとする。共通のビット線Ｂ
Ｌ，バーＢＬに接続される１６個の記憶セルＣのうち、
８個ずつのブロックＢ１，Ｂ２の記憶セルＣの中間部に
は、プリセンスアンプ１４ａ，１４ｂがそれぞれ接続さ
れる。
【００４０】前記プリセンスアンプ１４ａには、前記選
択信号ＳＬ１０が遅延回路を構成する３段のインバータ
回路１５ａを介して制御信号ＣＰとして入力され、その
制御信号ＣＰがインバータ回路１５ｂを介して制御信号
ＣＮとして入力される。
【００４１】前記プリセンスアンプ１４ｂには、前記選
択信号ＳＬ９が同じく遅延回路を構成する３段のインバ
ータ回路１６ａを介して制御信号ＣＰとして入力され、
その制御信号ＣＰが、インバータ回路１６ｂを介して制
御信号ＣＮとして入力される。
【００４２】前記プリセンスアンプ１４ａ，１４ｂは同
一構成であり、その一例を図３に示す。このプリセンス
アンプ１４ａは、ＣＭＯＳインバータ回路をループ接続
したフリップフロップ回路で構成され、トランジスタＴ
r11 ，Ｔr13 のドレイン及びトランジスタＴr12 ，Ｔr1
4 のゲートがビット線ＢＬに接続され、トランジスタＴ
r11 ，Ｔr13 のゲート及びトランジスタＴr12 ，Ｔr14
のドレインがビット線・バーＢＬに接続される。
【００４３】前記トランジスタＴr11 ，Ｔr12 のソース
は、ＰチャネルＭＯＳトランジスタＴr15 を介して電源
Ｖccに接続され、前記トランジスタＴr13 ，Ｔr14 のソ
ースは、ＮチャネルＭＯＳトランジスタＴr16 を介して
電源Ｖssに接続される。
【００４４】そして、前記トランジスタＴr15 のゲート
に前記制御信号ＣＰが入力され、前記トランジスタＴr1
6 のゲートに前記制御信号ＣＮが入力される。このよう
に構成されたプリセンスアンプ１４ａ，１４ｂでは、制
御信号ＣＰがＬレベル、制御信号ＣＮがＨレベルとなる
と活性化されて、ビット線ＢＬ，バーＢＬの電位差を拡
大し、制御信号ＣＰがＨレベル、制御信号ＣＮがＬレベ
ルとなると不活性化される。
【００４５】上記のように構成されたビット線フル振幅
方式のＳＲＡＭのデータ読み出し動作を図４に従って説
明する。各ビット線ＢＬ，バーＢＬがＶcc／２にプリチ
ャージされ、コラム選択信号に基づいて、コラムセレク
タ３により特定のビット線ＢＬ，バーＢＬが選択されて
いる状態から、クロック信号ＣＬＫがＨレベルに立ち上
がると、ロウアドレス信号に基づいてロウデコーダ１１
により選択された特定のワード線ＷＬがＨレベルに立ち
上がる。
【００４６】すると、当該ワード線ＷＬで選択された記
憶セルＣからビット線ＢＬ，バーＢＬにセル情報が読み
だされて、ビット線ＢＬ，バーＢＬに電位差が生じる。
例えば、ブロックＢ１の中のワード線ＷＬが選択される
とき、選択信号ＳＬ１０はＨレベルとなる。すると、イ
ンバータ回路１５ａの動作遅延時間後に制御信号ＣＰが
Ｌレベルとなり、制御信号ＣＮがＨレベルとなる。
【００４７】すると、プリセンスアンプ１４ａが活性化
されて、ビット線ＢＬ，バーＢＬの電位差が拡大され
る。次いで、活性化信号ＬＥがＬレベルに立ち下がっ
て、メインセンスアンプ５ｂが活性化されると、ビット
線ＢＬ，バーＢＬの電位差は、プリセンスアンプ１４ａ
の動作により、メインセンスアンプ５ｂが増幅動作を開
始するために十分な電位差に拡大されている。
【００４８】従って、メインセンスアンプ５ｂは直ちに
増幅動作を開始して、読み出しデータＯＵＴ，バーＯＵ
Ｔを出力する。また、ブロックＢ２のワード線ＷＬが選
択されると、そのワード線ＷＬが選択されてから、イン
バータ回路１６ａの動作遅延時間後にプリセンスアンプ
１４ｂが活性化されて、ビット線ＢＬ，バーＢＬに読み
だされたセル情報がプリセンスアンプ１４ｂにより増幅
される。
【００４９】そして、プリセンスアンプ１４ｂで増幅さ
れたビット線ＢＬ，バーＢＬの電位差に基づいて、メイ
ンセンスアンプ５ｂが速やかに動作して、読み出しデー
タＯＵＴ，バーＯＵＴが出力される。
【００５０】また、クロック信号ＣＬＫがＬレベルに立
ち下がると、選択されていたワード線ＷＬがＨレベルか
らＬレベルに立ち下げられ、プリチャージ回路６の動作
により、ビット線ＢＬ，バーＢＬがＶcc／２にリセット
される。
【００５１】上記のようなビット線フル振幅方式のＳＲ
ＡＭでは、次に示すような作用効果を得ることができ
る。 （イ）特定のワード線ＷＬが選択されて、当該ワード線
ＷＬで選択された記憶セルＣからビット線ＢＬ，バーＢ
Ｌにセル情報が読みだされると、当該ワード線ＷＬが属
するブロックに設けられたプリセンスアンプが動作し
て、ビット線ＢＬ，バーＢＬの微小な電位差が増幅され
る。
【００５２】そして、ビット線ＢＬ，バーＢＬの電位差
が十分に拡大された後に、メインセンスアンプが動作し
て、読み出しデータＯＵＴ，バーＯＵＴを出力する。従
って、メモリセルアレイの微細化にともなって、各記憶
セルＣの負荷駆動能力が低下し、かつビット線ＢＬ，バ
ーＢＬの寄生容量及び寄生抵抗が増大しても、まず選択
された記憶セルＣに近接して位置するプリセンスアンプ
の動作によりビット線ＢＬ，バーＢＬの電位差がメイン
センスアンプ５ｂの入力感度を十分に満たす振幅に速や
かに拡大され、その拡大された電位差に基づいてメイン
センスアンプ５ｂが速やかに動作する。従って、データ
読み出し速度を十分に高速化することができる。 （ロ）ワード線ＷＬが選択された後、インバータ回路１
５ａ若しくは同１５ｂの動作遅延時間後にプリセンスア
ンプ１４ａ，１４ｂが活性化されるので、選択された記
憶セルＣからビット線ＢＬ，バーＢＬにセル情報が読み
だされた後に、プリセンスアンプ１４ａ，１４ｂを活性
化して、誤データの読み出しを確実に防止することがで
きる。
【００５３】また、この発明は上記実施の形態以外に
も、次のような構成とすることもできる。 （１）プリセンスアンプは、各ビット線ＢＬ，バーＢＬ
に対し、少なくとも一つあればよい。 （２）共通のビット線ＢＬ，バーＢＬに接続される複数
のプリセンスアンプは、メインセンスアンプから遠くに
位置するものほど、負荷駆動能力を高くするように構成
してもよい。
【００５４】このような構成により、メインセンスアン
プから遠くに位置するプリセンスアンプの出力信号と、
近くに位置するプリセンスアンプの出力信号とのメイン
センスアンプへの伝達時間を等しくすることができる。 （３）上記構成を、ＤＲＡＭ等の他の半導体記憶装置に
適用してもよい。
【００５５】
【発明の効果】以上詳述したように、この発明はメモリ
セルアレイの微細化を図り、かつデータの読み出し動作
時にビット線をフル振幅動作させながら、データ読み出
し速度を高速化し得る半導体記憶装置を提供することが
できる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施の形態を示す回路図である。
【図３】 プリセンスアンプを示す回路図である。
【図４】 一実施の形態の動作を示すタイミング波形図
である。
【図５】 従来例を示す回路図である。
【図６】 従来例のメインセンスアンプを示す回路図で
ある。
【図７】 メインセンスアンプを示す回路図である。
【図８】 従来例の動作を示すタイミング波形図であ
る。
【符号の説明】
５ メインセンスアンプ １４ プリセンスアンプ ＷＬ ワード線 ＢＬ，バーＢＬ ビット線対 Ｃ 記憶セル ＯＵＴ，バーＯＵＴ 読み出しデータ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 多数のワード線と、ビット線対との間に
    それぞれ記憶セルを接続してメモリセルアレイを構成
    し、ワード線で選択された記憶セルからビット線対にセ
    ル情報を読み出し、前記ビット線対に読みだされたセル
    情報を、メインセンスアンプで増幅して、読み出しデー
    タとして出力する半導体記憶装置であって、 前記セル情報に基づく前記ビット線対の電位差を増幅し
    て前記メインセンスアンプに出力するプリセンスアンプ
    を、前記ビット線対に接続したことを特徴とする半導体
    記憶装置。
  2. 【請求項２】 前記ビット線対には、それぞれ複数の記
    憶セルから構成される複数のブロックの記憶セルを接続
    し、前記各ブロック毎に前記プリセンスアンプを設け、
    前記プリセンスアンプは、当該ブロック内の記憶セルが
    選択されたとき活性化されて、当該ビット線対の電位差
    を増幅することを特徴とする請求項１記載の半導体記憶
    装置。
  3. 【請求項３】 前記プリセンスアンプは、前記ブロック
    内のワード線の選択信号を遅延させる遅延回路から出力
    される制御信号に基づいて活性化したことを特徴とする
    請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記プリセンスアンプは、前記ブロック
    内のワード線の選択信号を遅延させる遅延回路から出力
    される制御信号に基づいて活性化し、前記プリセンスア
    ンプの活性化後に前記メインセンスアンプを活性化する
    ことを特徴とする請求項３記載の半導体記憶装置。
  5. 【請求項５】 前記プリセンスアンプは、前記メインセ
    ンスアンプから遠くに位置するものほど、負荷駆動能力
    を高くしたことを特徴とする請求項２記載の半導体記憶
    装置。
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