JP2535242B2 - 改良されたアクセスタイムを有する非アドレス遷移検出メモリ及びそのデ―タライン検出方法 - Google Patents
改良されたアクセスタイムを有する非アドレス遷移検出メモリ及びそのデ―タライン検出方法Info
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的には集積回路メモリに関し、更に具体
的にはアドレス遷移検出を用いないスタテイツク・ラン
ダム・アクセス・メモリに関し、改良されたアクセスタ
イムを有する非アドレス遷移検出メモリ及びそのデータ
ライン検出方法に関する。
的にはアドレス遷移検出を用いないスタテイツク・ラン
ダム・アクセス・メモリに関し、改良されたアクセスタ
イムを有する非アドレス遷移検出メモリ及びそのデータ
ライン検出方法に関する。
集積回路として設計されるスタテイツク・ランダム・
アクセス・メモリは、商業的に競争力を保持するために
はますます非常に短かいアクセスタイムを必要とする。
アクセスタイムを低減化するために用いられている１つ
の方法はアドレス遷移検出（address transition detec
tion），即ちATDであった。（例えば、Gubbels,Wらによ
ってIEEE Journal of Solid-State Circuits,Vol.22,N
o.5,October 1987に掲載された“A 40−ns/100−pF Low
Power Full−COMOS 256K（32Kx8）SRAM,"と題する論
文;Matsui,MによってIEEE Journal of Solid-State Cir
cuits,Vol.22,No.5,October 1987に掲載された“A 25−
ns 1−Mbit CMOS SRAM with Loadind−Free Bit−Line
s,"と題する論文;Wang,kらによってIEEE Journal of So
lid-State Circuits,Vol.22,No.5,October 1987に掲載
された“A 21−ns 32Kx8 CMOS Static RAM with a Sele
ctively Pumped p−Well Array,"と題する論文、を参照
して下さい。）ATDは１つのアドレス内における変化が
検出されるやいなやすぐにメモリアクセスが開始するこ
とを可能にする。ATDは特に長いビツト線を有するメモ
リにおいてメモリアクセスタイムを改善する上で有用で
ある。しかしながら、短いビツト線に関しては、ATDは
もはや高速性の利点は提供しない。
アクセス・メモリは、商業的に競争力を保持するために
はますます非常に短かいアクセスタイムを必要とする。
アクセスタイムを低減化するために用いられている１つ
の方法はアドレス遷移検出（address transition detec
tion），即ちATDであった。（例えば、Gubbels,Wらによ
ってIEEE Journal of Solid-State Circuits,Vol.22,N
o.5,October 1987に掲載された“A 40−ns/100−pF Low
Power Full−COMOS 256K（32Kx8）SRAM,"と題する論
文;Matsui,MによってIEEE Journal of Solid-State Cir
cuits,Vol.22,No.5,October 1987に掲載された“A 25−
ns 1−Mbit CMOS SRAM with Loadind−Free Bit−Line
s,"と題する論文;Wang,kらによってIEEE Journal of So
lid-State Circuits,Vol.22,No.5,October 1987に掲載
された“A 21−ns 32Kx8 CMOS Static RAM with a Sele
ctively Pumped p−Well Array,"と題する論文、を参照
して下さい。）ATDは１つのアドレス内における変化が
検出されるやいなやすぐにメモリアクセスが開始するこ
とを可能にする。ATDは特に長いビツト線を有するメモ
リにおいてメモリアクセスタイムを改善する上で有用で
ある。しかしながら、短いビツト線に関しては、ATDは
もはや高速性の利点は提供しない。
ATDメモリアクセスは以下の段階（stages）を含む。
即ち、等化（equalization）、ワードライン駆動（driv
ing）、ビットライン駆動、データラインセンス（sensi
ng）及び出力化（outputting）を含む。ATDに含まれる
内蔵制限（built−in limitation）は、アクセスが開始
する以前に各ノード（nodes）がプリチヤージされなけ
ればならないという等化段階を含むということである。
スタテイツク・ランダム・アクセス・メモリを更に高速
化するためには、ATDの等化段階に依存しないでかつ有
効アドレス（valid address）から有効ワードライン（v
alid word line）へ要する時間を最小化する新しい技術
が必要とされる。しかしながら、単にATD及びその等化
段階を除去するだけでは問題点を発生するにすぎない。
その問題点とは以下のようなものである。即ち、増幅器
は、高電圧利得と大きな差動出力信号とを与えることに
よってATDとともに良好に働くが、しかしデータライン
増幅器はATDが使用されていない時には比較的に遅いと
いう点である。メモリのアクセスタイムにおける改善
は、もしもATD法の等化（the equalization of the ATD
method）が除去されうるならば、高速な検出（sensin
g）と出力信号の発生が保持され、ワードライン駆動、
ビツトライン駆動、センス（sensing）及び出力化（out
putting）の段階だけが維持されるという大筋は保持さ
れたままで、実現されうるであろう。
即ち、等化（equalization）、ワードライン駆動（driv
ing）、ビットライン駆動、データラインセンス（sensi
ng）及び出力化（outputting）を含む。ATDに含まれる
内蔵制限（built−in limitation）は、アクセスが開始
する以前に各ノード（nodes）がプリチヤージされなけ
ればならないという等化段階を含むということである。
スタテイツク・ランダム・アクセス・メモリを更に高速
化するためには、ATDの等化段階に依存しないでかつ有
効アドレス（valid address）から有効ワードライン（v
alid word line）へ要する時間を最小化する新しい技術
が必要とされる。しかしながら、単にATD及びその等化
段階を除去するだけでは問題点を発生するにすぎない。
その問題点とは以下のようなものである。即ち、増幅器
は、高電圧利得と大きな差動出力信号とを与えることに
よってATDとともに良好に働くが、しかしデータライン
増幅器はATDが使用されていない時には比較的に遅いと
いう点である。メモリのアクセスタイムにおける改善
は、もしもATD法の等化（the equalization of the ATD
method）が除去されうるならば、高速な検出（sensin
g）と出力信号の発生が保持され、ワードライン駆動、
ビツトライン駆動、センス（sensing）及び出力化（out
putting）の段階だけが維持されるという大筋は保持さ
れたままで、実現されうるであろう。
従って、本発明の目的の１つの非アドレス遷移検出用
のデータライン検出装置（non−address transition de
tection data line sensing apparatus）を使用する改
良されたアクセスタイムを有する非アドレス遷移検出メ
モリを提供することである。
のデータライン検出装置（non−address transition de
tection data line sensing apparatus）を使用する改
良されたアクセスタイムを有する非アドレス遷移検出メ
モリを提供することである。
本発明の別の目的の１つは改良されたアクセスタイム
を有する非アドレス遷移検出メモリのデータライン検出
方法を提供することである。
を有する非アドレス遷移検出メモリのデータライン検出
方法を提供することである。
本発明のこれらの及び他の目的を実現する上におい
て、１つの形式において、ブロツク形式に配置された複
数のメモリセルを有するメモリが与えられている。読み
出しサイクル期間中に１つのブロツクが選択される時、
行デコーダ及び列デコーダは選択されたワードライン及
び選択されたビツトライン対の交点において配置された
４個のメモリセルを選択する信号をドライブ（駆動）す
る。メモリセルは、差動増幅器と、レベルシフタと、及
びトランスコンダクタンス増幅器との組み合わせによっ
て検出されるビツトライン対を出力し、しかもその後グ
ローバルデータライン上において出力され、そして外部
に現われる。検出装置（sensing apparatus）とこのよ
うな装置を構成するこための方法とを組み合わせること
によって先行技術のメモリに対してアクセスタイムが充
分に低減化される。
て、１つの形式において、ブロツク形式に配置された複
数のメモリセルを有するメモリが与えられている。読み
出しサイクル期間中に１つのブロツクが選択される時、
行デコーダ及び列デコーダは選択されたワードライン及
び選択されたビツトライン対の交点において配置された
４個のメモリセルを選択する信号をドライブ（駆動）す
る。メモリセルは、差動増幅器と、レベルシフタと、及
びトランスコンダクタンス増幅器との組み合わせによっ
て検出されるビツトライン対を出力し、しかもその後グ
ローバルデータライン上において出力され、そして外部
に現われる。検出装置（sensing apparatus）とこのよ
うな装置を構成するこための方法とを組み合わせること
によって先行技術のメモリに対してアクセスタイムが充
分に低減化される。
これらの及び他の目的、特徴及び利点は、添付図面に
関連しておこなわれる以下の詳細な説明によって、明確
に理解されうるであろう。
関連しておこなわれる以下の詳細な説明によって、明確
に理解されうるであろう。
非アドレス遷移検出装置を用いて読み出しサイクル期
間中に選択されたメモリセルから出力信号を検出する
（sense）メモリである。そのメモリは一対のビツト線
に対して選択時に信号を与える複数のメモリセルを具備
している。入力手段はワードラインを駆動しかつ選択さ
れたワードラインと選択されたビツトライン対との交点
において配置されたメモリセルの１つのビツトライン対
を選択する。メモリセルは、差動増幅器と、レベルシフ
タと、及びトランスコンダクタンス増幅器との組み合わ
せによって検出されるビツトライン信号を出力し、しか
もその後トランスコンダクタンス増幅器の出力において
差動電流を表わす論理状態において外部に出力されかつ
現わされる。検出装置（sensing apparatus）とこのよ
うな装置を構成するための方法との組み合わせによって
アドレス遷移検出を使用する先行技術のメモリに比べて
アクセスタイムは充分に低減化される。
間中に選択されたメモリセルから出力信号を検出する
（sense）メモリである。そのメモリは一対のビツト線
に対して選択時に信号を与える複数のメモリセルを具備
している。入力手段はワードラインを駆動しかつ選択さ
れたワードラインと選択されたビツトライン対との交点
において配置されたメモリセルの１つのビツトライン対
を選択する。メモリセルは、差動増幅器と、レベルシフ
タと、及びトランスコンダクタンス増幅器との組み合わ
せによって検出されるビツトライン信号を出力し、しか
もその後トランスコンダクタンス増幅器の出力において
差動電流を表わす論理状態において外部に出力されかつ
現わされる。検出装置（sensing apparatus）とこのよ
うな装置を構成するための方法との組み合わせによって
アドレス遷移検出を使用する先行技術のメモリに比べて
アクセスタイムは充分に低減化される。
第１図に示されるのは、一般的に行アドレスバツフア
／プリデコーダ12、列アドレスバツフア16,第１の行デ
コーダ18、第２の行デコーダ20、第１のセツトのグロー
バルデータライン22、第２のセツトのグローバルデータ
ライン24、グローバルデータライン負荷セツト25,26,2
7,28,29及び30、第１のアレイ32、第２のアレイ34、第
３のアレイ36、及び第４のアレイ38を含む、メモリ10で
ある。第１のセツトのグローバルデータライン22は４つ
のグローバルデータライン対を含み、各対は真のグロー
バルデータライン及び補数（コンプリメンタリ）のグロ
ーバルデータラインを含む。第２のセツトのグローバル
データライン24は４つのグローバルデータライン対を含
み、各対は真のグローバルデータライン及び補数（コン
プリメンタリ）のグローバルデータラインを含む。第１
のアレイ32はメモリブロツク40,41,42,43,44,45,46,及
び47を含む。第２のアレイ34はメモリブロツク48,49,5
0,51,52,53,54,及び55を含む。第３のアレイ36はメモリ
ブロツク60,61,62,63,64,65,66、及び67を含む。第４の
アレイ38はメモリブロツク68,69,70,71,72,73,74,及び7
5を含む。
／プリデコーダ12、列アドレスバツフア16,第１の行デ
コーダ18、第２の行デコーダ20、第１のセツトのグロー
バルデータライン22、第２のセツトのグローバルデータ
ライン24、グローバルデータライン負荷セツト25,26,2
7,28,29及び30、第１のアレイ32、第２のアレイ34、第
３のアレイ36、及び第４のアレイ38を含む、メモリ10で
ある。第１のセツトのグローバルデータライン22は４つ
のグローバルデータライン対を含み、各対は真のグロー
バルデータライン及び補数（コンプリメンタリ）のグロ
ーバルデータラインを含む。第２のセツトのグローバル
データライン24は４つのグローバルデータライン対を含
み、各対は真のグローバルデータライン及び補数（コン
プリメンタリ）のグローバルデータラインを含む。第１
のアレイ32はメモリブロツク40,41,42,43,44,45,46,及
び47を含む。第２のアレイ34はメモリブロツク48,49,5
0,51,52,53,54,及び55を含む。第３のアレイ36はメモリ
ブロツク60,61,62,63,64,65,66、及び67を含む。第４の
アレイ38はメモリブロツク68,69,70,71,72,73,74,及び7
5を含む。
行アドレスバツフア／プリデコーダ12は行アドレス信
号A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10、及びA11、チツ
プ選択信号*CS、及び書き込みモード信号*WEを受信す
る。行アドレスバツフア／プリデコーダ12はメモリブロ
ツク選択信号BP0,BP1,BP2,BP3,BP4,BP5,BP6、及びBP7、
チツプ選択／書き込み信号*CSWE（Ｌ）及び*CSWE
（Ｒ）、アレイ選択信号BQ0,BQ1,BQ2、及びBQ3及びバツ
フア行アドレス信号を供給する。信号表示名称の前の星
印（＊）は、その信号が論理低レベルでアクテイブであ
ることを示す。列アドレスバツフア16は列アドレス信号
A12,A13,A14、及びA15を受信し、またバツフア列アドレ
スを出力する。マルチプレクサ14は信号BQ0−BQ3を受信
し、グローバルデータライン22及び24のセツトに結合さ
れる。メモリ10の読み出しモードにおいては、マルチプ
レクサ14はグローバルデータライン信号GDL（０）及び*
GDL（０）、GDL（１）及び*GDL（１）、GDL（２）及び*
GDL（２）、GDL（３）及び*GDL（３）を第１のセツトの
グローバルデータライン22より受信し、グローバルデー
タライン信号GDL（４）及び*GDL（４）、GDL（５）及び
*GDL（５）、GDL（６）及び*GDL（６）、及びGDL（７）
及び*GDL（７）を第２のセツトのグローバルデータライ
ン24から受信する。マルチプレクサ14はデータ信号D0,D
1,D2及びD3を読み出しモードで出力し、メモリ10の書き
込みモードでデータ入力信号D0−D3を受信する。第１の
行デコーダ18はバツフア行アドレスを受信し64個のグロ
ーバルワードラインドライバ信号及びバツフア行アドレ
ス信号を選択的にメモリブロツク40−55に供給する。第
２の行デコーダ20はバツフア行アドレスを受信し64個の
グローバルワードラインドライバ信号及びバツフア行ア
ドレス信号をメモリブロツク60−75に選択的に供給す
る。
号A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10、及びA11、チツ
プ選択信号*CS、及び書き込みモード信号*WEを受信す
る。行アドレスバツフア／プリデコーダ12はメモリブロ
ツク選択信号BP0,BP1,BP2,BP3,BP4,BP5,BP6、及びBP7、
チツプ選択／書き込み信号*CSWE（Ｌ）及び*CSWE
（Ｒ）、アレイ選択信号BQ0,BQ1,BQ2、及びBQ3及びバツ
フア行アドレス信号を供給する。信号表示名称の前の星
印（＊）は、その信号が論理低レベルでアクテイブであ
ることを示す。列アドレスバツフア16は列アドレス信号
A12,A13,A14、及びA15を受信し、またバツフア列アドレ
スを出力する。マルチプレクサ14は信号BQ0−BQ3を受信
し、グローバルデータライン22及び24のセツトに結合さ
れる。メモリ10の読み出しモードにおいては、マルチプ
レクサ14はグローバルデータライン信号GDL（０）及び*
GDL（０）、GDL（１）及び*GDL（１）、GDL（２）及び*
GDL（２）、GDL（３）及び*GDL（３）を第１のセツトの
グローバルデータライン22より受信し、グローバルデー
タライン信号GDL（４）及び*GDL（４）、GDL（５）及び
*GDL（５）、GDL（６）及び*GDL（６）、及びGDL（７）
及び*GDL（７）を第２のセツトのグローバルデータライ
ン24から受信する。マルチプレクサ14はデータ信号D0,D
1,D2及びD3を読み出しモードで出力し、メモリ10の書き
込みモードでデータ入力信号D0−D3を受信する。第１の
行デコーダ18はバツフア行アドレスを受信し64個のグロ
ーバルワードラインドライバ信号及びバツフア行アドレ
ス信号を選択的にメモリブロツク40−55に供給する。第
２の行デコーダ20はバツフア行アドレスを受信し64個の
グローバルワードラインドライバ信号及びバツフア行ア
ドレス信号をメモリブロツク60−75に選択的に供給す
る。
アレイ32はアレイ34のすぐ直接上に、しかもアレイ36
及び38の左に配置される。アレイ32内のメモリブロツク
は、アレイ32の上部に位置するメモリブロツク40、メモ
リブロツク40の下に位置するメモリブロツク41等ととも
に互いに連続的に下に配置されている。メモリブロツク
47はアレイ32の底部にある。アレイ34内のメモリブロツ
クはメモリブロツク48をアレイ34の上部に、メモリブロ
ツク49をメモリブロツク48の下に等々と互いに連続的に
下に配置されている。メモリブロツク55はアレイ34の下
部にある。アレイ36はアレイ38のすぐ直接上に配置され
ている。アレイ36内のメモリブロツクは、メモリブロツ
ク60をアレイ36の上部に、メモリブロツク61をメモリブ
ロツク60の下に等々と互いに連続的に下に配置されてい
る。メモリブロツク67はアレイ36の底部にある。アレイ
38内のメモリブロツクは、メモリブロツク68をアレイ38
の上部に、メモリブロツク69をメモリブロツク68の下に
等々と互いに連続的に下に配置されている。メモリブロ
ツク75はアレイ38の底部にある。第１のセツトのグロー
バルデータライン22はアレイ32の上部において始まり、
アレイ34の底部より下まで走り、そこでマルチプレクサ
14に接続する。第２のセツトのグローバルデータライン
24はアレイ36の上部において始まり、アレイ38の底部よ
り下まで走り、そこでマルチプレクサ14に接続する。
及び38の左に配置される。アレイ32内のメモリブロツク
は、アレイ32の上部に位置するメモリブロツク40、メモ
リブロツク40の下に位置するメモリブロツク41等ととも
に互いに連続的に下に配置されている。メモリブロツク
47はアレイ32の底部にある。アレイ34内のメモリブロツ
クはメモリブロツク48をアレイ34の上部に、メモリブロ
ツク49をメモリブロツク48の下に等々と互いに連続的に
下に配置されている。メモリブロツク55はアレイ34の下
部にある。アレイ36はアレイ38のすぐ直接上に配置され
ている。アレイ36内のメモリブロツクは、メモリブロツ
ク60をアレイ36の上部に、メモリブロツク61をメモリブ
ロツク60の下に等々と互いに連続的に下に配置されてい
る。メモリブロツク67はアレイ36の底部にある。アレイ
38内のメモリブロツクは、メモリブロツク68をアレイ38
の上部に、メモリブロツク69をメモリブロツク68の下に
等々と互いに連続的に下に配置されている。メモリブロ
ツク75はアレイ38の底部にある。第１のセツトのグロー
バルデータライン22はアレイ32の上部において始まり、
アレイ34の底部より下まで走り、そこでマルチプレクサ
14に接続する。第２のセツトのグローバルデータライン
24はアレイ36の上部において始まり、アレイ38の底部よ
り下まで走り、そこでマルチプレクサ14に接続する。
グローバルデータライン負荷セツト25はアレイ32の上
部において第１のセツトのグローバルデータライン22に
結合する。グローバルデータライン負荷セツト25より下
において、第１のアレイ内のメモリブロツク40−47は第
１のセツトのグローバルデータライン22に結合する。第
１のアレイ32より下において、グローバルデータライン
負荷セツト27は第１のセツトのグローバルデータライン
22に結合する。グローバルデータライン負荷セツト27よ
り下において、第２のアレイ34内のメモリブロツク48−
55は第１のセツトのグローバルデータライン22に結合す
る。第２のアレイ34より下において、グローバルデータ
ライン負荷セツト29は第１のセツトのグローバルデータ
ライン22に結合する。マルチプレクサ14は第１のセツト
のグローバルデータライン22に接続する。読み出しモー
ドにおいて、マルチプレクサ14は信号GDL（０）／*GDL
（０）−GDL（３）／*GDL（３）を第１のセツトのグロ
ーバルデータライン22内に含まれる４個のグローバルデ
ータライン対上において受信する。
部において第１のセツトのグローバルデータライン22に
結合する。グローバルデータライン負荷セツト25より下
において、第１のアレイ内のメモリブロツク40−47は第
１のセツトのグローバルデータライン22に結合する。第
１のアレイ32より下において、グローバルデータライン
負荷セツト27は第１のセツトのグローバルデータライン
22に結合する。グローバルデータライン負荷セツト27よ
り下において、第２のアレイ34内のメモリブロツク48−
55は第１のセツトのグローバルデータライン22に結合す
る。第２のアレイ34より下において、グローバルデータ
ライン負荷セツト29は第１のセツトのグローバルデータ
ライン22に結合する。マルチプレクサ14は第１のセツト
のグローバルデータライン22に接続する。読み出しモー
ドにおいて、マルチプレクサ14は信号GDL（０）／*GDL
（０）−GDL（３）／*GDL（３）を第１のセツトのグロ
ーバルデータライン22内に含まれる４個のグローバルデ
ータライン対上において受信する。
グローバルデータライン負荷セツト26はアレイ36の上
部において第２のセツトのグローバルデータライン24に
結合する。グローバルデータライン負荷セツト26より下
において、第３のアレイ内におけるメモリブロツク60−
67は第２セツトのグローバルデータライン24に結合す
る。第３のアレイ36より下において、グローバルデータ
ライン負荷セツト28は第２のセツトのグローバルデータ
ライン24に結合する。グローバルデータライン負荷セツ
ト28よりも下において、第４のアレイ38内のメモリブロ
ツク68−75は第２のセツトのグローバルデータライン24
に結合する。第４のアレイ38よりも下において、グロー
バルデータライン負荷セツト30は第２のセツトのグロー
バルデータライン24に結合する。マルチプレクサ14は第
２のセツトのグローバルデータライン24に結合する。読
み出しモードにおいて、マルチプレクサ14は信号GDL
（４）／*GDL（４）−GDL（７）／*GDL（７）を第２の
セツトのグローバルデータライン24内に含まれる４個の
グローバルデータライン対上において受信する。
部において第２のセツトのグローバルデータライン24に
結合する。グローバルデータライン負荷セツト26より下
において、第３のアレイ内におけるメモリブロツク60−
67は第２セツトのグローバルデータライン24に結合す
る。第３のアレイ36より下において、グローバルデータ
ライン負荷セツト28は第２のセツトのグローバルデータ
ライン24に結合する。グローバルデータライン負荷セツ
ト28よりも下において、第４のアレイ38内のメモリブロ
ツク68−75は第２のセツトのグローバルデータライン24
に結合する。第４のアレイ38よりも下において、グロー
バルデータライン負荷セツト30は第２のセツトのグロー
バルデータライン24に結合する。マルチプレクサ14は第
２のセツトのグローバルデータライン24に結合する。読
み出しモードにおいて、マルチプレクサ14は信号GDL
（４）／*GDL（４）−GDL（７）／*GDL（７）を第２の
セツトのグローバルデータライン24内に含まれる４個の
グローバルデータライン対上において受信する。
グローバルデータライン負荷セツト25はアレイ選択信
号BQ1及びチツプ選択／書き込み信号*CSWE（Ｌ）を受信
する。グローバルデータライン負荷セツト27はチツプ選
択／書き込み信号*CSWE（Ｌ）を受信する。グローバル
データライン負荷セツト29はアレイ選択信号BQ0及びチ
ツプ選択／書き込み信号*CSWE（Ｌ）を受信する。グロ
ーバルデータライン負荷セツト26はアレイ選択信号BQ3
及びチツプ選択／書き込み信号*CSWE（Ｒ）を受信す
る。グローバルデータライン負荷セツト28はチツプ選択
／書き込み信号*CSWE（Ｒ）を受信する。グローバルデ
ータライン負荷セット30はアレイ選択信号BQ2及びチツ
プ選択／書き込み信号*CSWE（Ｒ）を受信する。
号BQ1及びチツプ選択／書き込み信号*CSWE（Ｌ）を受信
する。グローバルデータライン負荷セツト27はチツプ選
択／書き込み信号*CSWE（Ｌ）を受信する。グローバル
データライン負荷セツト29はアレイ選択信号BQ0及びチ
ツプ選択／書き込み信号*CSWE（Ｌ）を受信する。グロ
ーバルデータライン負荷セツト26はアレイ選択信号BQ3
及びチツプ選択／書き込み信号*CSWE（Ｒ）を受信す
る。グローバルデータライン負荷セツト28はチツプ選択
／書き込み信号*CSWE（Ｒ）を受信する。グローバルデ
ータライン負荷セット30はアレイ選択信号BQ2及びチツ
プ選択／書き込み信号*CSWE（Ｒ）を受信する。
アレイ32は信号BQ0が論理高レベルの時に選択され
る。メモリブロツク40−47の内の１つはアレイ32が選択
される時に選択される。選択されたアレイ32内の特別の
メモリブロツク40−47が、信号BP0−BP7のその対応信号
が論理高レベルの時に選択される。アレイ32内におい
て、メモリ40−47は第１の行デコーダ18及び列アドレス
バツフア16に結合する。メモリブロツク40−47はメモリ
ブロツク選択信号BP0−BP7をそれぞれ受信する。メモリ
ブロツク40−47の各々は行アドレスバツフア／デコーダ
12からアレイ選択信号BQ0を受信し、第１のセツトのグ
ローバルデータライン22に結合された４個のデータ出力
対を有する。読み出しモードにおいて、選択されたメモ
リブロツクは選択されたメモリブロツクと第１のセツト
のグローバルデータライン22との間に結合された４個の
データ出力対を介して、第１のセツトのグローバルデー
タライン22上に出力信号を供給する。同様に書き込モー
ドにおいて、マルチプレクサ14は第１のセツトグローバ
ルデータライン22上に信号を出力し、かつ選択されたメ
モリブロツクはこれらの信号を読み出す。
る。メモリブロツク40−47の内の１つはアレイ32が選択
される時に選択される。選択されたアレイ32内の特別の
メモリブロツク40−47が、信号BP0−BP7のその対応信号
が論理高レベルの時に選択される。アレイ32内におい
て、メモリ40−47は第１の行デコーダ18及び列アドレス
バツフア16に結合する。メモリブロツク40−47はメモリ
ブロツク選択信号BP0−BP7をそれぞれ受信する。メモリ
ブロツク40−47の各々は行アドレスバツフア／デコーダ
12からアレイ選択信号BQ0を受信し、第１のセツトのグ
ローバルデータライン22に結合された４個のデータ出力
対を有する。読み出しモードにおいて、選択されたメモ
リブロツクは選択されたメモリブロツクと第１のセツト
のグローバルデータライン22との間に結合された４個の
データ出力対を介して、第１のセツトのグローバルデー
タライン22上に出力信号を供給する。同様に書き込モー
ドにおいて、マルチプレクサ14は第１のセツトグローバ
ルデータライン22上に信号を出力し、かつ選択されたメ
モリブロツクはこれらの信号を読み出す。
信号BQ1が論理高レベルの時にはアレイ34が選択され
る。アレイ34が選択される時には、メモリブロツク48−
55の内の１つが選択される。選択されるアレイ34内の特
別のメモリブロツク48−55は信号BP0−BP7のその対応信
号が論理高レベルの時には選択される。アレイ34内にお
いては、メモリブロツク48−55は、第１の行デコーダ18
及び列アドレスバツフア16に結合する。メモリブロツク
48−55はメモリブロツク選択信号BP0−BP7をそれぞれ受
信する。メモリブロツク48−55の内の各々は行アドレス
バツフア／デコーダ12からアレイ選択信号BQ1を受信
し、また第１のセツトのグローバルデータライン22に結
合された４個のデータ出力対を有する。読み出しモード
においては、選択されたメモリブロツクは選択されたメ
モリブロツクと第１のセツトのグローバルデータライン
22との間に結合された４個のデータ出力対を介して第１
のセツトのグローバルデータライン22上へ出力信号を供
給する。同様にして、書き込みモードにおいては、マル
チプレクサ14は第１のセツトのグローバルデータライン
22上へ信号を出力し、しかも選択されたメモリブロツク
はこれらの信号を読み出す。
る。アレイ34が選択される時には、メモリブロツク48−
55の内の１つが選択される。選択されるアレイ34内の特
別のメモリブロツク48−55は信号BP0−BP7のその対応信
号が論理高レベルの時には選択される。アレイ34内にお
いては、メモリブロツク48−55は、第１の行デコーダ18
及び列アドレスバツフア16に結合する。メモリブロツク
48−55はメモリブロツク選択信号BP0−BP7をそれぞれ受
信する。メモリブロツク48−55の内の各々は行アドレス
バツフア／デコーダ12からアレイ選択信号BQ1を受信
し、また第１のセツトのグローバルデータライン22に結
合された４個のデータ出力対を有する。読み出しモード
においては、選択されたメモリブロツクは選択されたメ
モリブロツクと第１のセツトのグローバルデータライン
22との間に結合された４個のデータ出力対を介して第１
のセツトのグローバルデータライン22上へ出力信号を供
給する。同様にして、書き込みモードにおいては、マル
チプレクサ14は第１のセツトのグローバルデータライン
22上へ信号を出力し、しかも選択されたメモリブロツク
はこれらの信号を読み出す。
アレイ36は信号BQ2が論理高レベルの時に選択され
る。メモリブロツク60−67の内の１つはアレイ36が選択
される時に選択される。選択されるアレイ36内の特別の
メモリブロツク60−67は信号BP0−BP7のその対応信号が
論理高レベルである時に選択される。アレイ36におい
て、メモリブロツク60−67は第２の行デコーダ20及び列
アドレスバツフア16に結合する。メモリブロツク60−67
はメモリブロツク選択信号BP0−BP7をそれぞれ受信す
る。メモリブロツク60−67の各々は行アドレスバツフア
／デコーダ12からアレイ選択信号BQ2を受信し、しかも
第２のセツトのグローバルデータライン24に結合された
４個のデータ出力対を有する。読み出しモードにおいて
は、選択されたメモリブロツクは選択されたメモリブロ
ツクと第２のセツトのグローバルデータライン24との間
に結合された４個のデータ出力対を介して第２のセツト
のグローバルデータライン24上へ出力信号を供給する。
同様に、書き込みモードにおいては、マルチプレクサ14
は第２のセツトのグローバルデータライン24上へ信号を
出力しまた選択されたメモリブロツクはこれらの信号を
読み出す。
る。メモリブロツク60−67の内の１つはアレイ36が選択
される時に選択される。選択されるアレイ36内の特別の
メモリブロツク60−67は信号BP0−BP7のその対応信号が
論理高レベルである時に選択される。アレイ36におい
て、メモリブロツク60−67は第２の行デコーダ20及び列
アドレスバツフア16に結合する。メモリブロツク60−67
はメモリブロツク選択信号BP0−BP7をそれぞれ受信す
る。メモリブロツク60−67の各々は行アドレスバツフア
／デコーダ12からアレイ選択信号BQ2を受信し、しかも
第２のセツトのグローバルデータライン24に結合された
４個のデータ出力対を有する。読み出しモードにおいて
は、選択されたメモリブロツクは選択されたメモリブロ
ツクと第２のセツトのグローバルデータライン24との間
に結合された４個のデータ出力対を介して第２のセツト
のグローバルデータライン24上へ出力信号を供給する。
同様に、書き込みモードにおいては、マルチプレクサ14
は第２のセツトのグローバルデータライン24上へ信号を
出力しまた選択されたメモリブロツクはこれらの信号を
読み出す。
アレイ38は信号BQ3が論理高レベルの時に選択され
る。メモリブロツク68−75の内の１つはアレイ38が選択
される時に選択される。選択されるアレイ38内の特別な
メモリブロツク68−75は信号BP0−BP7のその対応信号が
論理高レベルの時に選択される。アレイ38において、メ
モリブロツク68−75は第２の行デコーダ20及び列アドレ
スバツフア16に結合する。メモリブロツク68−75はメモ
リブロツク選択信号BP0−BP7をそれぞれ受信する。メモ
リブロツク68−75の内の各々は行アドレスバツフア／デ
コーダ12からアレイ選択信号BQ3を受信し、しかも第２
のセツトのグローバルデータライン24に結合された４個
のデータ出力対を有する。読み出しモードにおいて選択
されたメモリブロツクは選択されたメモリブロツクと第
２のセツトのグローバルデータライン24との間に結合さ
れた４個のデータ出力対を介して第２のセツトのグロー
バルデータライン24上へ出力信号を供給する。同様に、
書き込みモードにおいては、マルチプレクサ14は第２の
セツトのグローバルデータライン24上へ信号を出力しし
かも選択されたメモリブロツクはこれらの信号を読み出
す。
る。メモリブロツク68−75の内の１つはアレイ38が選択
される時に選択される。選択されるアレイ38内の特別な
メモリブロツク68−75は信号BP0−BP7のその対応信号が
論理高レベルの時に選択される。アレイ38において、メ
モリブロツク68−75は第２の行デコーダ20及び列アドレ
スバツフア16に結合する。メモリブロツク68−75はメモ
リブロツク選択信号BP0−BP7をそれぞれ受信する。メモ
リブロツク68−75の内の各々は行アドレスバツフア／デ
コーダ12からアレイ選択信号BQ3を受信し、しかも第２
のセツトのグローバルデータライン24に結合された４個
のデータ出力対を有する。読み出しモードにおいて選択
されたメモリブロツクは選択されたメモリブロツクと第
２のセツトのグローバルデータライン24との間に結合さ
れた４個のデータ出力対を介して第２のセツトのグロー
バルデータライン24上へ出力信号を供給する。同様に、
書き込みモードにおいては、マルチプレクサ14は第２の
セツトのグローバルデータライン24上へ信号を出力しし
かも選択されたメモリブロツクはこれらの信号を読み出
す。
動作状態において、メモリ10はメモリブロツク40−55
及び60−75内に配置されたメモリセルから読み出され及
び書き込まれることを可能とする。書き込みサイクルの
期間中に、マルチプレクサ14はデータ信号D0−D3を受信
しかつまたそれらをアドレスA0−A15に基づく適当なる
メモリブロツクに供給する。書き込みモードにおいて
は、アレイ32または34内のブロツクを含むメモリ10の左
側のメモリブロツクが書き込み期間中である時には、*C
SWE（Ｌ）は低レベルでグローバルデータライン負荷セ
ツト25、27及び29はデイスエーブル（disable）にされ
る。グローバルデータライン負荷セツト26、28及び30
は、しかしながら、イネーブル（enable）にされて第２
のセツトのグローバルデータラインが中間状態と仮定さ
れることを防止する。メモリ10の右側のメモリブロツク
が書き込み期間中である時には、*CSWE（Ｒ）は低レベ
ルで、しかもグローバルデータライン負荷セツト26、2
8、及び30はデイスエーブル（disable）にされる。グロ
ーバルデータライン負荷セツト25、27及び29は、しかし
ながら、イネーブルにされて第１のセツトのグローバル
データラインが中間状態（intermediate state）と仮定
することを防止する。
及び60−75内に配置されたメモリセルから読み出され及
び書き込まれることを可能とする。書き込みサイクルの
期間中に、マルチプレクサ14はデータ信号D0−D3を受信
しかつまたそれらをアドレスA0−A15に基づく適当なる
メモリブロツクに供給する。書き込みモードにおいて
は、アレイ32または34内のブロツクを含むメモリ10の左
側のメモリブロツクが書き込み期間中である時には、*C
SWE（Ｌ）は低レベルでグローバルデータライン負荷セ
ツト25、27及び29はデイスエーブル（disable）にされ
る。グローバルデータライン負荷セツト26、28及び30
は、しかしながら、イネーブル（enable）にされて第２
のセツトのグローバルデータラインが中間状態と仮定さ
れることを防止する。メモリ10の右側のメモリブロツク
が書き込み期間中である時には、*CSWE（Ｒ）は低レベ
ルで、しかもグローバルデータライン負荷セツト26、2
8、及び30はデイスエーブル（disable）にされる。グロ
ーバルデータライン負荷セツト25、27及び29は、しかし
ながら、イネーブルにされて第１のセツトのグローバル
データラインが中間状態（intermediate state）と仮定
することを防止する。
読み出しモードにおいて、メモリ10はアドレス信号A0
−A15によって選択されたデータ信号D0−D3によって表
わされる４ビツトのデータを供給する。列アドレスバツ
フア16は到着（incoming）アドレス信号A12−A15をバツ
フア（buffer）しかつそれらをメモリブロツク40−55及
び60−75に対して出力する。行アドレスバツフア／プリ
デコーダ12は行アドレスラインA0−A11、チツプ選択信
号*CS、及び書き込みモード信号*WEをデコードする。応
答して、これは、信号BP0−BP7、BQ0−BQ3、*CSWE
（Ｌ）及び*CSWE（Ｒ）、及び行アドレスを、行デコー
ダ18及び20に供給する。信号BP0−BP7は各々のアレイ3
2、34、36及び38の内の８個のメモリブロツクの内の１
つを選択する。信号BQ0−BQ3は４個のアレイ32、34、36
及び38の内のどれが選択されるか選択する。信号BP0−B
P7及び信号BQ0−BQ3はともに、セツトのメモリブロツク
40−55及び60−75のセツトの内の32個のメモリブロツク
の内の１つのメモリブロツクを選択する。*CS及び*WEの
両方がともに真（true）で、かつアレイ32及び34を含む
左側が選択されるならば、*CSWE（Ｌ）は真（true）で
あり、メモリ10は書き込みモードにおいて、メモリ10は
アクテイブ（active）で、しかも第１のセツトのグロー
バルデータライン22に結合されたグローバルデータライ
ン負荷はデイスエーブル（disable）にされなければな
らないということを表示する。*CS及び*WEの両方がとも
に真（true）で、かつアレイ36及び38を含む右側が選択
されるならば*CSWE（Ｒ）は真（true）であり、メモリ1
0は書き込みモードにおいて、メモリ10はアクテイブ（a
ctive）で、第２のセツトのグローバルデータライン24
に結合されたグローバルデータライン負荷はデイスエー
ブルにされなければならないということを表示する。
−A15によって選択されたデータ信号D0−D3によって表
わされる４ビツトのデータを供給する。列アドレスバツ
フア16は到着（incoming）アドレス信号A12−A15をバツ
フア（buffer）しかつそれらをメモリブロツク40−55及
び60−75に対して出力する。行アドレスバツフア／プリ
デコーダ12は行アドレスラインA0−A11、チツプ選択信
号*CS、及び書き込みモード信号*WEをデコードする。応
答して、これは、信号BP0−BP7、BQ0−BQ3、*CSWE
（Ｌ）及び*CSWE（Ｒ）、及び行アドレスを、行デコー
ダ18及び20に供給する。信号BP0−BP7は各々のアレイ3
2、34、36及び38の内の８個のメモリブロツクの内の１
つを選択する。信号BQ0−BQ3は４個のアレイ32、34、36
及び38の内のどれが選択されるか選択する。信号BP0−B
P7及び信号BQ0−BQ3はともに、セツトのメモリブロツク
40−55及び60−75のセツトの内の32個のメモリブロツク
の内の１つのメモリブロツクを選択する。*CS及び*WEの
両方がともに真（true）で、かつアレイ32及び34を含む
左側が選択されるならば、*CSWE（Ｌ）は真（true）で
あり、メモリ10は書き込みモードにおいて、メモリ10は
アクテイブ（active）で、しかも第１のセツトのグロー
バルデータライン22に結合されたグローバルデータライ
ン負荷はデイスエーブル（disable）にされなければな
らないということを表示する。*CS及び*WEの両方がとも
に真（true）で、かつアレイ36及び38を含む右側が選択
されるならば*CSWE（Ｒ）は真（true）であり、メモリ1
0は書き込みモードにおいて、メモリ10はアクテイブ（a
ctive）で、第２のセツトのグローバルデータライン24
に結合されたグローバルデータライン負荷はデイスエー
ブルにされなければならないということを表示する。
バツフアされた行アドレスは第１の行デコーダ18及び
第２の行デコーダ20に入力される。バツフアされた行ア
ドレスの受信に応答して、第１の行デコーダ18は64個の
グローバルワードラインをメモリブロツク40−55にドラ
イブし、第２の行デコーダ20は64個のグローバルワード
ラインをメモリブロツク60−75にドライブする。ワード
ラインは、列アドレス及びバツフアされた行アドレス信
号に沿って、さらにメモリブロツクそれ自体内でデコー
ドされる。特別のメモリブロツクがBP0−BP7及びBQ0−B
Q3によって選択された後に、メモリブロツクは64個のグ
ローバルワードラインとバツフアされた行アドレス信号
とを組み合わせ、しかも128個のローカルワードライン
をドライブ（駆動）する。メモリブロツクは列アドレス
を選択されたワードラインに沿ってデコードし、しかも
４対のグローバルデータラインの内の各々に対して１個
のメモリセルを選択する。４個のメモリセルは選択され
たメモリブロツクが第１のアレイ32または第２のアレイ
34のいずれかに配置されるならば、４個のデータビツト
及び４個のデータビツトの補数（コンプリメンタリ）
を、第１のセツトのグローバルデータライン22上へ出力
し、或いは、もしも選択されたメモリブロツクが第１の
アレイ36かまたは第２のアレイ38内に配置されるなら
ば、４個のデータビツト及び４個のデータビツトの補数
（コンプリメンタリ）を第２のセツトのグローバルデー
タライン24上へ出力する。マルチプレクサ14は第１のセ
ツトのグローバルデータライン22から信号GDL（０）／*
GDL（０）−GDL（３）／*GDL（３）、及び第２のセツト
のグローバルデータライン24から信号GDL（４）／*GDL
（４）−GDL（７）／*GDL（７）を受信し、応答して出
力D0−D3を形成しバツフアする。マルチプレクサ14は信
号BQ0−BQ3を受信ししかも応答して、もしも第１のアレ
イ32或いは第２のアレイ34内のメモリブロツクがBQ0ま
たはBQ1によってそれぞれ選択されるならば信号GDL
（０）／*GDL（０）−GDL（３）／*GDL（３）からD0−D
3をドライブし、或いは第３のアレイ36または第４のア
レイ38内のメモリブロツクがBQ2またはBQ3によりそれぞ
れ選択されるならば信号GDL（４）／*GDL（４）−GDL
（７）／*GDL（７）からD0−D3をドライブ（駆動）す
る。
第２の行デコーダ20に入力される。バツフアされた行ア
ドレスの受信に応答して、第１の行デコーダ18は64個の
グローバルワードラインをメモリブロツク40−55にドラ
イブし、第２の行デコーダ20は64個のグローバルワード
ラインをメモリブロツク60−75にドライブする。ワード
ラインは、列アドレス及びバツフアされた行アドレス信
号に沿って、さらにメモリブロツクそれ自体内でデコー
ドされる。特別のメモリブロツクがBP0−BP7及びBQ0−B
Q3によって選択された後に、メモリブロツクは64個のグ
ローバルワードラインとバツフアされた行アドレス信号
とを組み合わせ、しかも128個のローカルワードライン
をドライブ（駆動）する。メモリブロツクは列アドレス
を選択されたワードラインに沿ってデコードし、しかも
４対のグローバルデータラインの内の各々に対して１個
のメモリセルを選択する。４個のメモリセルは選択され
たメモリブロツクが第１のアレイ32または第２のアレイ
34のいずれかに配置されるならば、４個のデータビツト
及び４個のデータビツトの補数（コンプリメンタリ）
を、第１のセツトのグローバルデータライン22上へ出力
し、或いは、もしも選択されたメモリブロツクが第１の
アレイ36かまたは第２のアレイ38内に配置されるなら
ば、４個のデータビツト及び４個のデータビツトの補数
（コンプリメンタリ）を第２のセツトのグローバルデー
タライン24上へ出力する。マルチプレクサ14は第１のセ
ツトのグローバルデータライン22から信号GDL（０）／*
GDL（０）−GDL（３）／*GDL（３）、及び第２のセツト
のグローバルデータライン24から信号GDL（４）／*GDL
（４）−GDL（７）／*GDL（７）を受信し、応答して出
力D0−D3を形成しバツフアする。マルチプレクサ14は信
号BQ0−BQ3を受信ししかも応答して、もしも第１のアレ
イ32或いは第２のアレイ34内のメモリブロツクがBQ0ま
たはBQ1によってそれぞれ選択されるならば信号GDL
（０）／*GDL（０）−GDL（３）／*GDL（３）からD0−D
3をドライブし、或いは第３のアレイ36または第４のア
レイ38内のメモリブロツクがBQ2またはBQ3によりそれぞ
れ選択されるならば信号GDL（４）／*GDL（４）−GDL
（７）／*GDL（７）からD0−D3をドライブ（駆動）す
る。
読み出しアクセスが起きる時には、選択されたメモリ
ブロツクは信号を４個のグローバルデータライン対上に
出力する。各々のグローバルデータライン対は一対の伝
送ライン（線路）として表現される。選択されたメモリ
ブロツクは差動トランスコンダクタンス（transconduct
ance）増幅器を用いて各々の長い伝送ライン（線路）上
に信号を出力し、増幅器は選択されたメモリセルから検
出された差動電圧を受信し、かつそれに応答して差動電
流を出力する。グローバルデータライン負荷は電流の源
（source）となり、しかもそれによってトランスコンダ
クタンス（transconductance）増幅器の出力をある電圧
に変換し、そこで従って、信号GDL（０）／*GDL（０）
−GDL（７）／*GDL（７）は８個の差動電圧対を形成す
る。
ブロツクは信号を４個のグローバルデータライン対上に
出力する。各々のグローバルデータライン対は一対の伝
送ライン（線路）として表現される。選択されたメモリ
ブロツクは差動トランスコンダクタンス（transconduct
ance）増幅器を用いて各々の長い伝送ライン（線路）上
に信号を出力し、増幅器は選択されたメモリセルから検
出された差動電圧を受信し、かつそれに応答して差動電
流を出力する。グローバルデータライン負荷は電流の源
（source）となり、しかもそれによってトランスコンダ
クタンス（transconductance）増幅器の出力をある電圧
に変換し、そこで従って、信号GDL（０）／*GDL（０）
−GDL（７）／*GDL（７）は８個の差動電圧対を形成す
る。
選択された特別のグローバルデータライン負荷セツト
は選択されるメモリブロツクを含むアレイに依存する。
読み出しアクセスの期間中に、第１のアレイ32或いは第
２のアレイ34が選択されるならば、信号*CSWE（Ｌ）は
高レベルである。
は選択されるメモリブロツクを含むアレイに依存する。
読み出しアクセスの期間中に、第１のアレイ32或いは第
２のアレイ34が選択されるならば、信号*CSWE（Ｌ）は
高レベルである。
*CSWE（Ｌ）が高レベルであるメモリアクセスの期間
中は、グローバルデータライン負荷セツト27は常に選択
される。グローバルデータライン負荷セツト25とグロー
バルデータライン負荷セツト29の内のどちらが選択され
るかは第１のアレイ32または第２のアレイ34の内のどの
メモリブロツクが選択されるかどうかによって決定され
る。第１のアレイ32内のメモリブロツクが選択されるの
であれば、BQ0は高レベルで、BQ1−BQ3は低レベルで、
グローバルデータライン負荷セツト25はイネーブル（en
able）にされ、しかもグローバルデータライン負荷セツ
ト29はデイスエーブル（disable）にされる。第２のア
レイ34内のメモリブロツク選択されるならば、BQ1は高
レベルで、BQ0及びBQ2−BQ3は低レベルで、グローバル
データライン負荷セツト29はイネーブル（enable）にさ
れ、グローバルデータライン負荷セツト25はデイスエー
ブル（disable）にされる。
中は、グローバルデータライン負荷セツト27は常に選択
される。グローバルデータライン負荷セツト25とグロー
バルデータライン負荷セツト29の内のどちらが選択され
るかは第１のアレイ32または第２のアレイ34の内のどの
メモリブロツクが選択されるかどうかによって決定され
る。第１のアレイ32内のメモリブロツクが選択されるの
であれば、BQ0は高レベルで、BQ1−BQ3は低レベルで、
グローバルデータライン負荷セツト25はイネーブル（en
able）にされ、しかもグローバルデータライン負荷セツ
ト29はデイスエーブル（disable）にされる。第２のア
レイ34内のメモリブロツク選択されるならば、BQ1は高
レベルで、BQ0及びBQ2−BQ3は低レベルで、グローバル
データライン負荷セツト29はイネーブル（enable）にさ
れ、グローバルデータライン負荷セツト25はデイスエー
ブル（disable）にされる。
同様に、もしも読み出しアクセス中に第３のアレイ36
または第４のアレイ38が選択されるならば信号*CSWE
（Ｒ）は高レベルである。*CSWE（Ｒ）が高レベルであ
るメモリアクセスの期間中、グローバルデータライン負
荷セツト28は常に選択される。グローバルデータライン
負荷セツト26とグローバルデータライン負荷セツト30と
のいずれが選択されるかは、第３のアレイ36または第４
のアレイ38内のどちらのメモリブロツクが選択されるか
によって決定される。もしも第３のアレイ36内のメモリ
ブロツクが選択されるならばBQ2は高レベルで、BQ0、BQ
1及びBQ3は低レベルで、グローバルデータライン負荷セ
ツト26はイネーブル（enable）にされ、グローバルデー
タライン負荷セツト30はデイスエーブル（disable）に
される。第４のアレイ38内のメモリブロツクが選択され
るならばBQ3は高レベル、BQ0−BQ2は低レベル、グロー
バルデータライン負荷セツト30はイネーブルにされ、グ
ローバルデータライン負荷セツト28はデイスエーブルに
される。
または第４のアレイ38が選択されるならば信号*CSWE
（Ｒ）は高レベルである。*CSWE（Ｒ）が高レベルであ
るメモリアクセスの期間中、グローバルデータライン負
荷セツト28は常に選択される。グローバルデータライン
負荷セツト26とグローバルデータライン負荷セツト30と
のいずれが選択されるかは、第３のアレイ36または第４
のアレイ38内のどちらのメモリブロツクが選択されるか
によって決定される。もしも第３のアレイ36内のメモリ
ブロツクが選択されるならばBQ2は高レベルで、BQ0、BQ
1及びBQ3は低レベルで、グローバルデータライン負荷セ
ツト26はイネーブル（enable）にされ、グローバルデー
タライン負荷セツト30はデイスエーブル（disable）に
される。第４のアレイ38内のメモリブロツクが選択され
るならばBQ3は高レベル、BQ0−BQ2は低レベル、グロー
バルデータライン負荷セツト30はイネーブルにされ、グ
ローバルデータライン負荷セツト28はデイスエーブルに
される。
第２図は第１図のメモリブロツク40を更に詳細に図示
する。第２図と第１図とに共通に存在する各部要素は、
図示説明の便宜のために同じ番号数字が与えられてい
る。メモリブロツク40は一般的にメモリアレイ80、ワー
ドラインドライバ90のセツト、ブロツクデコーデング回
路（block decoding circuit）110、第１のビツトライ
ンセンスアンプ（検出増幅器）122、第２のビツトライ
ンセンスアンプ（検出増幅器）124、第３のビツトライ
ンセンスアンプ（検出増幅器）126、第４のビツトライ
ンセンスアンプ（検出増幅器）128、及び第１のセツト
のグローバルデータライン22を含む。ワードラインドラ
イバ90のセツトは128個の別々のワードラインドライバ
よりなる。これらの中で、ワードラインドライバ92、ワ
ードラインドライバ94、及びワードラインドライバ96は
第２図内に図示されている。３個のワードラインドライ
バのみが図示されているがこれは説明が容易なようにな
されているからである。第１のセツトのグローバルデー
タライン22はさらにグローバルデータライン対132、グ
ローバルデータライン対134、グローバルデータライン
対136、及びグローバルデータライン対138を含む。
する。第２図と第１図とに共通に存在する各部要素は、
図示説明の便宜のために同じ番号数字が与えられてい
る。メモリブロツク40は一般的にメモリアレイ80、ワー
ドラインドライバ90のセツト、ブロツクデコーデング回
路（block decoding circuit）110、第１のビツトライ
ンセンスアンプ（検出増幅器）122、第２のビツトライ
ンセンスアンプ（検出増幅器）124、第３のビツトライ
ンセンスアンプ（検出増幅器）126、第４のビツトライ
ンセンスアンプ（検出増幅器）128、及び第１のセツト
のグローバルデータライン22を含む。ワードラインドラ
イバ90のセツトは128個の別々のワードラインドライバ
よりなる。これらの中で、ワードラインドライバ92、ワ
ードラインドライバ94、及びワードラインドライバ96は
第２図内に図示されている。３個のワードラインドライ
バのみが図示されているがこれは説明が容易なようにな
されているからである。第１のセツトのグローバルデー
タライン22はさらにグローバルデータライン対132、グ
ローバルデータライン対134、グローバルデータライン
対136、及びグローバルデータライン対138を含む。
メモリアレイ80は128個のワードライン及び64個のビ
ツトライン対の交点に配置されたメモリセルを含む。メ
モリセル102、ワードライン104、及びビツトライン対10
6は一例として図示されている。ワードラインドライバ9
0のセツトはメモリアレイ80の128個のワードラインに結
合されている。第１の16対のビツトラインはビツトライ
ンセンスアンプ（検出増幅器）122に結合されている。
第２の16対のビツトラインはビツトラインセンスアンプ
（検出増幅器）124に結合されている。第３の16対のビ
ツトラインはビツトラインセンスアンプ（検出増幅器）
126に結合されている。第４の16対のビツトラインはビ
ツトラインセンスアンプ（検出増幅器）128に結合され
ている。
ツトライン対の交点に配置されたメモリセルを含む。メ
モリセル102、ワードライン104、及びビツトライン対10
6は一例として図示されている。ワードラインドライバ9
0のセツトはメモリアレイ80の128個のワードラインに結
合されている。第１の16対のビツトラインはビツトライ
ンセンスアンプ（検出増幅器）122に結合されている。
第２の16対のビツトラインはビツトラインセンスアンプ
（検出増幅器）124に結合されている。第３の16対のビ
ツトラインはビツトラインセンスアンプ（検出増幅器）
126に結合されている。第４の16対のビツトラインはビ
ツトラインセンスアンプ（検出増幅器）128に結合され
ている。
ブロツクデコーデング回路110はバツフア列アドレス
（buffered column address）、バツフア行アドレス信
号、メモリブロツク選択信号BP0、及びアレイ選択信号B
Q0を受信する。ブロツクデコーデング回路110はデコー
ド行アドレス（decoded row address）信号*BSI及びデ
コード行アドレス信号*BSJをワードラインドライバセツ
ト90に供給する。ブロツクデコーデング回路110はデコ
ード列信号（decoded column signal）を、ビツトライ
ンセンスアンプ（検出増幅器）122、ビツトラインセン
スアンプ（検出増幅器）124、ビツトラインセンスアン
プ（検出増幅器）126、及びビツトラインセンスアンプ
（検出増幅器）128に供給する。ビツトラインセンスア
ンプ（検出増幅器）122は第１の対のグローバルデータ
ライン信号をグローバルデータライン132の対に供給す
る。ビツトラインセンスアンプ（検出増幅器）124は第
２の対のグローバルデータライン信号をグローバルデー
タライン134の対に供給する。ビツトラインセンスアン
プ（検出増幅器）126は第３の対のグローバルデータラ
イン信号をグローバルデータライン136の対に供給す
る。ビツトラインセンスアンプ（検出増幅器）128は第
４の対のグローバルデータライン信号をグローバルデー
タライン138の対に供給する。ワードラインドライバ92
はデコード行アドレス（decoded row address）信号*BS
Jを受信し、またメモリアレイ80内の第１のワードライ
ンをドライブする。ワードラインドライバ92はまた図示
されていないグローバルワードラインにも結合する。ワ
ードラインドライバ94はデコード行アドレス信号（deco
ded row address signal）*BSJを受信し、グローバルワ
ードライン108に結合し、またメモリアレイ80内の第１
のワードラインをドライブ（駆動）する。ワードライン
ドライバ96はデコード行アドレス信号*BSIを受信し、グ
ローバルワードライン108に結合し、またメモリアレイ8
0内の第２のワードラインをドライブする。図示されて
いない他のワードラインドライバは交互に、*BSIまたは
*BSJのいずれかに結合されるので、各々64個のグローバ
ルワードラインは２個のワードラインドライバに結合
し、その内の一方はまたデコード行アドレス信号*BSIに
結合し、他方はまたデコード行アドレス信号*BSJに結合
する。他のワードラインドライバはまたメモリアレイ80
内の他のワードラインをドライブする。
（buffered column address）、バツフア行アドレス信
号、メモリブロツク選択信号BP0、及びアレイ選択信号B
Q0を受信する。ブロツクデコーデング回路110はデコー
ド行アドレス（decoded row address）信号*BSI及びデ
コード行アドレス信号*BSJをワードラインドライバセツ
ト90に供給する。ブロツクデコーデング回路110はデコ
ード列信号（decoded column signal）を、ビツトライ
ンセンスアンプ（検出増幅器）122、ビツトラインセン
スアンプ（検出増幅器）124、ビツトラインセンスアン
プ（検出増幅器）126、及びビツトラインセンスアンプ
（検出増幅器）128に供給する。ビツトラインセンスア
ンプ（検出増幅器）122は第１の対のグローバルデータ
ライン信号をグローバルデータライン132の対に供給す
る。ビツトラインセンスアンプ（検出増幅器）124は第
２の対のグローバルデータライン信号をグローバルデー
タライン134の対に供給する。ビツトラインセンスアン
プ（検出増幅器）126は第３の対のグローバルデータラ
イン信号をグローバルデータライン136の対に供給す
る。ビツトラインセンスアンプ（検出増幅器）128は第
４の対のグローバルデータライン信号をグローバルデー
タライン138の対に供給する。ワードラインドライバ92
はデコード行アドレス（decoded row address）信号*BS
Jを受信し、またメモリアレイ80内の第１のワードライ
ンをドライブする。ワードラインドライバ92はまた図示
されていないグローバルワードラインにも結合する。ワ
ードラインドライバ94はデコード行アドレス信号（deco
ded row address signal）*BSJを受信し、グローバルワ
ードライン108に結合し、またメモリアレイ80内の第１
のワードラインをドライブ（駆動）する。ワードライン
ドライバ96はデコード行アドレス信号*BSIを受信し、グ
ローバルワードライン108に結合し、またメモリアレイ8
0内の第２のワードラインをドライブする。図示されて
いない他のワードラインドライバは交互に、*BSIまたは
*BSJのいずれかに結合されるので、各々64個のグローバ
ルワードラインは２個のワードラインドライバに結合
し、その内の一方はまたデコード行アドレス信号*BSIに
結合し、他方はまたデコード行アドレス信号*BSJに結合
する。他のワードラインドライバはまたメモリアレイ80
内の他のワードラインをドライブする。
メモリセル102はワードライン104から第１の信号を受
信するための１つの入力を有し、ビツトライン対106へ
結合するための２個の補数（コンプリメンタリ）出力を
有する。メモリセル102はメモリアレイ80の中に含まれ
る多数のメモリセルの一例であり、メモリアレイ内にお
いて128個のワードラインと64個のビツトライン対との
各々交点には１個のメモリセルが含まれる。同様に、ワ
ードライン104は128個のワードラインの内の典型例であ
って、またビツトライン対106は64個のビツトライン対
の内の典型例であって、いずれもメモリアレイ80内に含
まれている。
信するための１つの入力を有し、ビツトライン対106へ
結合するための２個の補数（コンプリメンタリ）出力を
有する。メモリセル102はメモリアレイ80の中に含まれ
る多数のメモリセルの一例であり、メモリアレイ内にお
いて128個のワードラインと64個のビツトライン対との
各々交点には１個のメモリセルが含まれる。同様に、ワ
ードライン104は128個のワードラインの内の典型例であ
って、またビツトライン対106は64個のビツトライン対
の内の典型例であって、いずれもメモリアレイ80内に含
まれている。
動作中に、ブロツクデコーデング回路110はバツフア
列アドレスに応答してデコード列信号を出力し、またバ
ツフア行アドレス信号に応答してデコード行アドレス信
号*BSI及び*BSJを、信号BP0及びBQ0によって選択された
時に、出力する。デコード列アドレスはビツトラインの
内の一対を選択し、グローバルデータラインの対応する
対上に増幅する。ビツトラインセンスアンプ（検出増幅
器）122、124、126及び128の各々は16個のビツトライン
対の内の１つを増幅しそれらをグローバルデータライン
132、134、136、及び138の対上にそれぞれ出力する。第
１図の行デコーダ18は行アドレスに応答して１セツトの
64個のグローバルワードラインの内の１個のグローバル
ワードラインをドライブする。各々のグローバルワード
ラインは各々のメモリブロツク内において２個のワード
ラインドライバに結合する。ブロツクデコーデング回路
110からの行アドレス信号*BSI及び*BSJは選択されたグ
ローバルワードラインに結合された２個のワードライン
ドライバの内の１つをさらに選択する。行デコーダ18及
びブロツクデコーデング回路110はともにメモリアレイ8
0内の128個のワードラインの内の１個のワードラインを
選択する。例えば、行デコーダ18がグローバルワードラ
イン108を選択し、またデコード行アドレス信号*BSIが
低であれば、ワードラインドライバ96はアクテイブ（ac
tive）でメモリアレイ80内のその対応するワードライン
をドライブする。
列アドレスに応答してデコード列信号を出力し、またバ
ツフア行アドレス信号に応答してデコード行アドレス信
号*BSI及び*BSJを、信号BP0及びBQ0によって選択された
時に、出力する。デコード列アドレスはビツトラインの
内の一対を選択し、グローバルデータラインの対応する
対上に増幅する。ビツトラインセンスアンプ（検出増幅
器）122、124、126及び128の各々は16個のビツトライン
対の内の１つを増幅しそれらをグローバルデータライン
132、134、136、及び138の対上にそれぞれ出力する。第
１図の行デコーダ18は行アドレスに応答して１セツトの
64個のグローバルワードラインの内の１個のグローバル
ワードラインをドライブする。各々のグローバルワード
ラインは各々のメモリブロツク内において２個のワード
ラインドライバに結合する。ブロツクデコーデング回路
110からの行アドレス信号*BSI及び*BSJは選択されたグ
ローバルワードラインに結合された２個のワードライン
ドライバの内の１つをさらに選択する。行デコーダ18及
びブロツクデコーデング回路110はともにメモリアレイ8
0内の128個のワードラインの内の１個のワードラインを
選択する。例えば、行デコーダ18がグローバルワードラ
イン108を選択し、またデコード行アドレス信号*BSIが
低であれば、ワードラインドライバ96はアクテイブ（ac
tive）でメモリアレイ80内のその対応するワードライン
をドライブする。
選択されたワードラインドライバはそのワードライン
上に配置された64個のメモリセルへのワードラインをド
ライブする。メモリアレイ80は応答してビツトライン対
上に64個の補数（コンプリメンタリ）信号を出力する。
各々のビツトラインセンスアンプ（検出増幅器）122、1
24、126及び128は16対を受信する。ビツトラインセンス
アンプ（検出増幅器）122、124、126、及び128は十分に
デコードされた列アドレスを受信し、しかも各々グロー
バルデータライン信号の１つの補数（コンプリメンタ
リ）対をグローバルデータライン対132、134、136、及
び138上にそれぞれ、十分にデコードされた列アドレス
に応答して、出力する。
上に配置された64個のメモリセルへのワードラインをド
ライブする。メモリアレイ80は応答してビツトライン対
上に64個の補数（コンプリメンタリ）信号を出力する。
各々のビツトラインセンスアンプ（検出増幅器）122、1
24、126及び128は16対を受信する。ビツトラインセンス
アンプ（検出増幅器）122、124、126、及び128は十分に
デコードされた列アドレスを受信し、しかも各々グロー
バルデータライン信号の１つの補数（コンプリメンタ
リ）対をグローバルデータライン対132、134、136、及
び138上にそれぞれ、十分にデコードされた列アドレス
に応答して、出力する。
第３図はビツトラインセンスアンプ（検出増幅器）12
2をさらにより詳細に図示する。ビツトラインセンスア
ンプ（検出増幅器）122は一般的にビツトラインパスセ
ツト140、差動増幅器セツト150、レベルシフタ160、及
びトランスコンダクタンス（transconductance）増幅器
170を含む。ビツトラインパスセツト140はさらに、ビツ
トラインパスブロツク142、ビツトラインパスブロツク1
44、ビツトラインパスブロツク146、及びビツトライン
パスブロツク148を含む。差動増幅器セツト150はさら
に、差動増幅器152、差動増幅器154、差動増幅器156、
及び差動増幅器158を含む。
2をさらにより詳細に図示する。ビツトラインセンスア
ンプ（検出増幅器）122は一般的にビツトラインパスセ
ツト140、差動増幅器セツト150、レベルシフタ160、及
びトランスコンダクタンス（transconductance）増幅器
170を含む。ビツトラインパスセツト140はさらに、ビツ
トラインパスブロツク142、ビツトラインパスブロツク1
44、ビツトラインパスブロツク146、及びビツトライン
パスブロツク148を含む。差動増幅器セツト150はさら
に、差動増幅器152、差動増幅器154、差動増幅器156、
及び差動増幅器158を含む。
本発明はビツトラインパスブロツク142、144、146、
及び148からの補数（コンプリメンタリ）信号を受信
し、また、それらをセンスし及びグローバルデータライ
ン132の対上に増幅するための装置を含む。本装置はこ
のように動作することから、先行技術の実施に対してメ
モリ10のアクセスタイムを改善する。
及び148からの補数（コンプリメンタリ）信号を受信
し、また、それらをセンスし及びグローバルデータライ
ン132の対上に増幅するための装置を含む。本装置はこ
のように動作することから、先行技術の実施に対してメ
モリ10のアクセスタイムを改善する。
ビツトラインパスブロツク142、144、146、及び148の
各々はデコード列信号CPLOC0及び*CPLOC0、CPLOC1及び*
CPLOC1、CPLOC2及び*CPLOC2、及びCPLOC3及び*CPLOC3を
受信する。各々は４ビツトライン対を第２図のメモリア
レイ80から受信する。ビツトラインパスブロツク142は
第１の４ビツトライン対を第２図のメモリアレイ80から
受信し、かつデータライン信号対DL0及び*DL0を差動増
幅器152へ出力する。ビツトラインパスブロツク144は第
２の４ビツトライン対を第２図のメモリアレイ80から受
信し、かつデータライン信号対DL1及び*DL1を差動増幅
器154に出力する。ビツトラインパスブロツク146は第３
の４ビツトライン対を第２図のメモリアレイ80から受信
し、かつデータライン信号対DL2及び*DL2を差動増幅器1
56に出力する。ビツトラインパスブロツク148は第４の
４ビツトライン対を第２図のメモリアレイ80から受信
し、かつデータライン信号対DL3及び*DL3を差動増幅器1
58に出力する。集合的にひとまとめにして、結局、ビツ
トラインセンスアンプ（検出増幅器）122は第１の16ビ
ツトライン対を第２図のメモリアレイ80から受信するこ
とになる。
各々はデコード列信号CPLOC0及び*CPLOC0、CPLOC1及び*
CPLOC1、CPLOC2及び*CPLOC2、及びCPLOC3及び*CPLOC3を
受信する。各々は４ビツトライン対を第２図のメモリア
レイ80から受信する。ビツトラインパスブロツク142は
第１の４ビツトライン対を第２図のメモリアレイ80から
受信し、かつデータライン信号対DL0及び*DL0を差動増
幅器152へ出力する。ビツトラインパスブロツク144は第
２の４ビツトライン対を第２図のメモリアレイ80から受
信し、かつデータライン信号対DL1及び*DL1を差動増幅
器154に出力する。ビツトラインパスブロツク146は第３
の４ビツトライン対を第２図のメモリアレイ80から受信
し、かつデータライン信号対DL2及び*DL2を差動増幅器1
56に出力する。ビツトラインパスブロツク148は第４の
４ビツトライン対を第２図のメモリアレイ80から受信
し、かつデータライン信号対DL3及び*DL3を差動増幅器1
58に出力する。集合的にひとまとめにして、結局、ビツ
トラインセンスアンプ（検出増幅器）122は第１の16ビ
ツトライン対を第２図のメモリアレイ80から受信するこ
とになる。
差動増幅器152はデータライン信号DL0及び*DL0及びデ
コード列信号*COL0を受信し、また差動増幅信号N102
（０）及びN103（０）をレベルシフタ160に出力する。
差動増幅器154はデータライン信号DL1及び*DL1及びデコ
ード列信号*COL1を受信し、また差動増幅信号N102
（１）及びN103（１）をレベルシフタ160に出力する。
差動増幅器156はデータライン信号DL2及び*DL2及びデコ
ード列信号*COL2を受信し、また差動増幅器信号N102
（２）及びN103（２）をレベルシフタ160に出力する。
差動増幅器158はデータライン信号DL3及び*DL3及びデコ
ード列信号*COL3を受信し、また差動増幅信号N102
（３）及びN103（３）をレベルシフタ160に出力する。
コード列信号*COL0を受信し、また差動増幅信号N102
（０）及びN103（０）をレベルシフタ160に出力する。
差動増幅器154はデータライン信号DL1及び*DL1及びデコ
ード列信号*COL1を受信し、また差動増幅信号N102
（１）及びN103（１）をレベルシフタ160に出力する。
差動増幅器156はデータライン信号DL2及び*DL2及びデコ
ード列信号*COL2を受信し、また差動増幅器信号N102
（２）及びN103（２）をレベルシフタ160に出力する。
差動増幅器158はデータライン信号DL3及び*DL3及びデコ
ード列信号*COL3を受信し、また差動増幅信号N102
（３）及びN103（３）をレベルシフタ160に出力する。
レベルシフタ160はN102（０）、N103（０）、N102
（１）、N103（１）、N102（２）、N103（２）、N102
（３）、N103（３）、及びデコード列信号*COLRDを受信
し、また１対の補数（コンプリメンタリ）プリグローバ
ル（pre−global）データライン信号PGDL及び*PGDLをト
ランスコンダクタンス増幅器170に出力する。トランス
コンダクタンス増幅器170は信号PGDL及び*PGDLを受信
し、また一対の補数（コンプリメンタリ）グローバルデ
ータライン信号GDL及び*GDLを第２図のグローバルデー
タライン132の対に対して出力する。
（１）、N103（１）、N102（２）、N103（２）、N102
（３）、N103（３）、及びデコード列信号*COLRDを受信
し、また１対の補数（コンプリメンタリ）プリグローバ
ル（pre−global）データライン信号PGDL及び*PGDLをト
ランスコンダクタンス増幅器170に出力する。トランス
コンダクタンス増幅器170は信号PGDL及び*PGDLを受信
し、また一対の補数（コンプリメンタリ）グローバルデ
ータライン信号GDL及び*GDLを第２図のグローバルデー
タライン132の対に対して出力する。
動作中には、第１図のメモリ10の読み出しモードにお
いて、第２図のメモリアレイ80は64個のビツトライン対
を隔てて128個のワードラインの内の１つをドライブす
る。その64個のビツトライン対は補数（コンプリメンタ
リ）信号をビツトラインセンスアンプ（検出増幅器）12
2、124、126、及び128に供給する。ビツトラインセンス
アンプ（検出増幅器）122、124、126及び128の各々は16
個の差動ビツトライン対を受信する。各々のビツトライ
ンセンスアンプ（検出増幅器）によって受信された列信
号はさらに１つのビツトラインを選択するので、各々の
選択されたメモリセルは選択されたワードラインと選択
されたビツトライン対とのとの交点において配置され
る。ビツトラインパスブロツク142、144、146及び148の
各々は４ビツトライン対を受信する。
いて、第２図のメモリアレイ80は64個のビツトライン対
を隔てて128個のワードラインの内の１つをドライブす
る。その64個のビツトライン対は補数（コンプリメンタ
リ）信号をビツトラインセンスアンプ（検出増幅器）12
2、124、126、及び128に供給する。ビツトラインセンス
アンプ（検出増幅器）122、124、126及び128の各々は16
個の差動ビツトライン対を受信する。各々のビツトライ
ンセンスアンプ（検出増幅器）によって受信された列信
号はさらに１つのビツトラインを選択するので、各々の
選択されたメモリセルは選択されたワードラインと選択
されたビツトライン対とのとの交点において配置され
る。ビツトラインパスブロツク142、144、146及び148の
各々は４ビツトライン対を受信する。
ビツトラインパスブロツク142、144、146、及び148で
は、デコード列信号CPLOC（０）−CPLOC（３）及び*CPL
OC（０）−*CPLOC（３）は各ビツトラインパスブロツク
に４対のビツトラインの内の１つを選択させる。ビツト
ラインパスブロツク142、144、146、及び148の各々は１
つの補数（コンプリメンタリ）データライン対を各対応
差動増幅器に対して出力する。信号CPL0C（０）−CPLOC
（３）及び*CPLOC（０）−*CPLOC（３）によって選択さ
れたビツトライン対は増幅されることなく対応するビツ
トラインパスブロツクを通過する。この様にして、補数
（コンプリメンタリ）データライン信号は選択されたビ
ツトライン対に対する補数（コンプリメンタリ）ビツト
ライン信号と同じものとなる。
は、デコード列信号CPLOC（０）−CPLOC（３）及び*CPL
OC（０）−*CPLOC（３）は各ビツトラインパスブロツク
に４対のビツトラインの内の１つを選択させる。ビツト
ラインパスブロツク142、144、146、及び148の各々は１
つの補数（コンプリメンタリ）データライン対を各対応
差動増幅器に対して出力する。信号CPL0C（０）−CPLOC
（３）及び*CPLOC（０）−*CPLOC（３）によって選択さ
れたビツトライン対は増幅されることなく対応するビツ
トラインパスブロツクを通過する。この様にして、補数
（コンプリメンタリ）データライン信号は選択されたビ
ツトライン対に対する補数（コンプリメンタリ）ビツト
ライン信号と同じものとなる。
デコード列信号*COL0−*COL3差動増幅器152、154、15
6または158の内の１つの差動増幅器を選択する。デコー
ド列信号*COL0−*COL3の内の１つだけが低レベルで、他
の３つの各々は高レベルであるから、４個の中の１つの
選択が供給される。選択された差動増幅器はそこでデー
タライン対、DL0及び*DL0、DL1及び*DL1、DL2及び*DL2
または、DL3及び*DL3を増幅し、また増幅された差動信
号N102（０）及びN103（０）、N102（１）及びN103
（１）、N102（２）及びN103（２）、またはN102（３）
及びN103（３）をレベルシフタ160に提供する。レベル
シフタ160は増幅された差動信号の共通（コモン）モー
ド電圧（common mode voltage）をシフトし、またプリ
グローバル（pre−global）データライン信号PGDL及び*
PGDLをトランスコンダクタンス増幅器170に提供する。
差動増幅器、レベルシフタ、及びトランスコンダクタン
ス増幅器の組み合わせが非アドレス遷移検出が先行技術
の設計に比べてアクセスタイムを改良しつつ、使用され
ることを可能にする。
6または158の内の１つの差動増幅器を選択する。デコー
ド列信号*COL0−*COL3の内の１つだけが低レベルで、他
の３つの各々は高レベルであるから、４個の中の１つの
選択が供給される。選択された差動増幅器はそこでデー
タライン対、DL0及び*DL0、DL1及び*DL1、DL2及び*DL2
または、DL3及び*DL3を増幅し、また増幅された差動信
号N102（０）及びN103（０）、N102（１）及びN103
（１）、N102（２）及びN103（２）、またはN102（３）
及びN103（３）をレベルシフタ160に提供する。レベル
シフタ160は増幅された差動信号の共通（コモン）モー
ド電圧（common mode voltage）をシフトし、またプリ
グローバル（pre−global）データライン信号PGDL及び*
PGDLをトランスコンダクタンス増幅器170に提供する。
差動増幅器、レベルシフタ、及びトランスコンダクタン
ス増幅器の組み合わせが非アドレス遷移検出が先行技術
の設計に比べてアクセスタイムを改良しつつ、使用され
ることを可能にする。
トランスコンダクタンス増幅器170は差動電流をグロ
ーバルデータライン132の対上へドライブする。差動電
流がグローバルデータライン132の対上へドライブされ
る時に、２個のグローバルデータライン負荷はそこで最
終的な検出（センス）及び出力化のために差動電流を差
動電圧に変換する。第２図のメモリブロツク40が選択さ
れる時には、第１図のグローバルデータライン負荷25及
び27は選択される。
ーバルデータライン132の対上へドライブする。差動電
流がグローバルデータライン132の対上へドライブされ
る時に、２個のグローバルデータライン負荷はそこで最
終的な検出（センス）及び出力化のために差動電流を差
動電圧に変換する。第２図のメモリブロツク40が選択さ
れる時には、第１図のグローバルデータライン負荷25及
び27は選択される。
第４図は差動増幅器152の詳細な回路図を図示してい
る。差動増幅器152はＰチヤネルトランジスタ202、Ｐチ
ヤネルトランジスタ204、Ｎチヤネルトランジスタ206、
Ｎチヤネルトランジスタ208、Ｎチヤネルトランジスタ2
10、Ｎチヤネルトランジスタ212、及びＮチヤネルトラ
ンジスタ214を含む。Ｐチヤネルトランジスタ202は、正
の電源電圧VDDに結合するためのソース、デコード列信
号*COL0を受信するためのゲート、及び増幅された差動
信号N102（０）を供給するためのドレイン、を有する。
Ｎチヤネルトランジスタ206はドレインはＰチヤネルト
ランジスタ202のドレインに結合され、ゲートはデコー
ド列信号*COL0に結合され、またソースは負の電源電圧V
SSに結合される。Ｎチヤネルトランジスタ210はＰチヤ
ネルトランジスタ202のドレインに結合するためのドレ
イン、データライン信号DL0を受信するためのゲート、
及びソースを有する。Ｎチヤネルトランジスタ214はド
レインをＮチヤネルトランジスタ210のソースに結合さ
れ、バイアス信号NBIASを受信するためのゲートを有
し、ソースをVSSに結合されている。
る。差動増幅器152はＰチヤネルトランジスタ202、Ｐチ
ヤネルトランジスタ204、Ｎチヤネルトランジスタ206、
Ｎチヤネルトランジスタ208、Ｎチヤネルトランジスタ2
10、Ｎチヤネルトランジスタ212、及びＮチヤネルトラ
ンジスタ214を含む。Ｐチヤネルトランジスタ202は、正
の電源電圧VDDに結合するためのソース、デコード列信
号*COL0を受信するためのゲート、及び増幅された差動
信号N102（０）を供給するためのドレイン、を有する。
Ｎチヤネルトランジスタ206はドレインはＰチヤネルト
ランジスタ202のドレインに結合され、ゲートはデコー
ド列信号*COL0に結合され、またソースは負の電源電圧V
SSに結合される。Ｎチヤネルトランジスタ210はＰチヤ
ネルトランジスタ202のドレインに結合するためのドレ
イン、データライン信号DL0を受信するためのゲート、
及びソースを有する。Ｎチヤネルトランジスタ214はド
レインをＮチヤネルトランジスタ210のソースに結合さ
れ、バイアス信号NBIASを受信するためのゲートを有
し、ソースをVSSに結合されている。
Ｐチヤネルトランジスタ204はソースはVDDに結合さ
れ、ゲートはデコード列信号*COL0に結合され、及び増
幅された差動信号N103（０）を供給するためのドレイン
を有する。Ｎチヤネルトランジスタ208はドレインをＰ
チヤネルトランジスタ204のドレインに、ゲートをデコ
ード列信号*COL0に、またソースをVSSに結合されてい
る。Ｎチヤネルトランジスタ212はドレインをＰチヤネ
ルトランジスタ204のドレインにゲートをデータライン
信号*DL0に、またソースをＮチヤネルトランジスタ214
のドレインに結合されている。
れ、ゲートはデコード列信号*COL0に結合され、及び増
幅された差動信号N103（０）を供給するためのドレイン
を有する。Ｎチヤネルトランジスタ208はドレインをＰ
チヤネルトランジスタ204のドレインに、ゲートをデコ
ード列信号*COL0に、またソースをVSSに結合されてい
る。Ｎチヤネルトランジスタ212はドレインをＰチヤネ
ルトランジスタ204のドレインにゲートをデータライン
信号*DL0に、またソースをＮチヤネルトランジスタ214
のドレインに結合されている。
動作中において、差動増幅器152は補数（コンプリメ
ンタリ）データライン信号DL0及び*DL0を受信し、しか
もそれに応答して一対の補数（コンプリメンタリ）の増
幅された差動信号N102（０）及びN103（０）を供給す
る。差動増幅器152はデコード列信号*COL0によって選択
される。第３図の４個の差動増幅器152、154、156、及
び158の内の１つの差動増幅器だけが選択される。*COL0
が高レベル（即ち主張されない（not asserted））の時
には、Ｎチヤネルトランジスタ206及び208は導通し、か
つN102（０）及びN103（０）をVSSにドライブし、従っ
て、差動増幅器152を選択からはずす（deselect）。*CO
L0が低レベルの時には、Ｎチヤネルトランジスタ206及
び208は導通せず、Ｐチヤネルトランジスタ202及び204
は導通し、しかも増幅された差動信号N102（０）及びN1
03（０）上において出力をドライブする。
ンタリ）データライン信号DL0及び*DL0を受信し、しか
もそれに応答して一対の補数（コンプリメンタリ）の増
幅された差動信号N102（０）及びN103（０）を供給す
る。差動増幅器152はデコード列信号*COL0によって選択
される。第３図の４個の差動増幅器152、154、156、及
び158の内の１つの差動増幅器だけが選択される。*COL0
が高レベル（即ち主張されない（not asserted））の時
には、Ｎチヤネルトランジスタ206及び208は導通し、か
つN102（０）及びN103（０）をVSSにドライブし、従っ
て、差動増幅器152を選択からはずす（deselect）。*CO
L0が低レベルの時には、Ｎチヤネルトランジスタ206及
び208は導通せず、Ｐチヤネルトランジスタ202及び204
は導通し、しかも増幅された差動信号N102（０）及びN1
03（０）上において出力をドライブする。
バイアス信号NBIASは一定でありしかもバイアスＮチ
ヤネルトランジスタ214に対してあるレベルに保持され
るので、Ｎチヤネルトランジスタ214は電流源として作
用する。Ｐチヤネルトランジスタ202及び204のサイズ
（size）は、Ｐチヤネルトランジスタ202及び204が線形
（リニア）領域で動作し、しかもそこで差動増幅器152
に対して抵抗負荷と同様に動作するように選択されてい
る。信号N102（０）及びN103（０）は、VDDとVDDマイナ
ス約0.7ボルトとの間で動作する。差動増幅器152はデー
タライン対上の小さな差動電圧を速やかに検出（セン
ス）し、その小さな差動電圧を増幅する。しかしなが
ら、差動増幅器152の共通（コモン）モード（common mo
de）出力電圧はVDDまたはVDDマイナス約1/2×0.7Vに近
い。差動増幅器152は高速ではあるが、共通（コモン）
モード電圧はさらに実用的な増幅用としては高すぎる。
差動増幅器152の出力上の共通（コモン）モード電圧は
さらなる増幅を可能とし、レベルシフタ160によって演
ぜられる機能を与える形式に変換されなければならな
い。
ヤネルトランジスタ214に対してあるレベルに保持され
るので、Ｎチヤネルトランジスタ214は電流源として作
用する。Ｐチヤネルトランジスタ202及び204のサイズ
（size）は、Ｐチヤネルトランジスタ202及び204が線形
（リニア）領域で動作し、しかもそこで差動増幅器152
に対して抵抗負荷と同様に動作するように選択されてい
る。信号N102（０）及びN103（０）は、VDDとVDDマイナ
ス約0.7ボルトとの間で動作する。差動増幅器152はデー
タライン対上の小さな差動電圧を速やかに検出（セン
ス）し、その小さな差動電圧を増幅する。しかしなが
ら、差動増幅器152の共通（コモン）モード（common mo
de）出力電圧はVDDまたはVDDマイナス約1/2×0.7Vに近
い。差動増幅器152は高速ではあるが、共通（コモン）
モード電圧はさらに実用的な増幅用としては高すぎる。
差動増幅器152の出力上の共通（コモン）モード電圧は
さらなる増幅を可能とし、レベルシフタ160によって演
ぜられる機能を与える形式に変換されなければならな
い。
第５図はレベルシフタ160の回路図を図示する。レベ
ルシフタ160はＮチヤネルトランジスタ220、221、222、
223、225と、Ｎチヤネルトランジスタ227、230、231、2
32、233、及び226と、Ｎチヤネルトランジスタ240、24
1、242、243、及び245と、及びＮチヤネルトランジスタ
247、250、251、252、253、及び246とを含む。Ｎチヤネ
ルトランジスタ220はドレインはVDDに結合され、信号N1
02（０）を受信するためのゲート、及びソースを有す
る。Ｎチヤネルトランジスタ221はドレインはVDDに結合
され、信号N102（１）を受信するためのゲート、及びＮ
チヤネルトランジスタ220のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ222はドレインはVDD
に結合され、信号N102（２）を受信するためのゲート、
及びＮチヤネルトランジスタ220のソースに結合される
ソースを有する。Ｎチヤネルトランジスタ223はドレイ
ンはVDDに結合され、信号N102（３）を受信するための
ゲート、及びＮチヤネルトランジスタ220のソースに結
合されるソースを有する。Ｎチヤネルトランジスタ225
はドレインはＮチヤネルトランジスタ220のソースに、
ゲートはＮチヤネルトランジスタ225のドレインに、ソ
ースはVSSに結合される。
ルシフタ160はＮチヤネルトランジスタ220、221、222、
223、225と、Ｎチヤネルトランジスタ227、230、231、2
32、233、及び226と、Ｎチヤネルトランジスタ240、24
1、242、243、及び245と、及びＮチヤネルトランジスタ
247、250、251、252、253、及び246とを含む。Ｎチヤネ
ルトランジスタ220はドレインはVDDに結合され、信号N1
02（０）を受信するためのゲート、及びソースを有す
る。Ｎチヤネルトランジスタ221はドレインはVDDに結合
され、信号N102（１）を受信するためのゲート、及びＮ
チヤネルトランジスタ220のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ222はドレインはVDD
に結合され、信号N102（２）を受信するためのゲート、
及びＮチヤネルトランジスタ220のソースに結合される
ソースを有する。Ｎチヤネルトランジスタ223はドレイ
ンはVDDに結合され、信号N102（３）を受信するための
ゲート、及びＮチヤネルトランジスタ220のソースに結
合されるソースを有する。Ｎチヤネルトランジスタ225
はドレインはＮチヤネルトランジスタ220のソースに、
ゲートはＮチヤネルトランジスタ225のドレインに、ソ
ースはVSSに結合される。
Ｎチヤネルトランジスタ230はドレインはVDDに結合さ
れ、信号N103（０）を受信するためのゲート、及び信号
PGDLを供給するためのソースを有する。Ｎチヤネルトラ
ンジスタ231はドレインはVDDに結合され、信号N103
（１）を受信するためのゲート、及びＮチヤネルトラン
ジスタ230のソースに結合されるソースを有する。Ｎチ
ヤネルトランジスタ232はドレインはVDDに結合され、信
号N103（２）を受信するためのゲート、及びＮチヤネル
トランジスタ230のソースに結合されるソースを有す
る。Ｎチヤネルトランジスタ233はドレインはVDDに結合
され、信号N103（３）を受信するためのゲート、及びＮ
チヤネルトランジスタ230のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ226はドレインはＮ
チヤネルトランジスタ230のソースに結合され、ゲート
はＮチヤネルトランジスタ225のゲートに結合され、ソ
ースはVSSに結合される。Ｎチヤネルトランジスタ227は
ドレインはＮチヤネルトランジスタ230のソース、ゲー
トはデコード列信号*COLRD、及びソースはVSSに結合さ
れる。Ｎチヤネルトランジスタ240はドレインはVDDに結
合され、信号N103（０）を受信するためのゲート、及び
ソースを有する。Ｎチヤネルトランジスタ241はドレイ
ンはVDDに結合され、信号N103（１）を受信するための
ゲート、及びＮチヤネルトランジスタ240のソースに結
合されるソースを有する。Ｎチヤネルトランジスタ242
はVDDに結合されるドレイン、信号N103（２）を受信す
るためのゲート、及びＮチヤネルトランジスタ240のソ
ースに結合されるソースを有する。Ｎチヤネルトランジ
スタ243はVDDに結合されるドレイン、信号N103（３）を
受信するためのゲート、及びＮチヤネルトランジスタ24
0のソースに結合されるソースを有する。Ｎチヤネルト
ランジスタ245はドレインはＮチヤネルトランジスタ240
のソースに、ゲートはＮチヤネルトランジスタ245のド
レインに、及びソースはVSSに結合される。
れ、信号N103（０）を受信するためのゲート、及び信号
PGDLを供給するためのソースを有する。Ｎチヤネルトラ
ンジスタ231はドレインはVDDに結合され、信号N103
（１）を受信するためのゲート、及びＮチヤネルトラン
ジスタ230のソースに結合されるソースを有する。Ｎチ
ヤネルトランジスタ232はドレインはVDDに結合され、信
号N103（２）を受信するためのゲート、及びＮチヤネル
トランジスタ230のソースに結合されるソースを有す
る。Ｎチヤネルトランジスタ233はドレインはVDDに結合
され、信号N103（３）を受信するためのゲート、及びＮ
チヤネルトランジスタ230のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ226はドレインはＮ
チヤネルトランジスタ230のソースに結合され、ゲート
はＮチヤネルトランジスタ225のゲートに結合され、ソ
ースはVSSに結合される。Ｎチヤネルトランジスタ227は
ドレインはＮチヤネルトランジスタ230のソース、ゲー
トはデコード列信号*COLRD、及びソースはVSSに結合さ
れる。Ｎチヤネルトランジスタ240はドレインはVDDに結
合され、信号N103（０）を受信するためのゲート、及び
ソースを有する。Ｎチヤネルトランジスタ241はドレイ
ンはVDDに結合され、信号N103（１）を受信するための
ゲート、及びＮチヤネルトランジスタ240のソースに結
合されるソースを有する。Ｎチヤネルトランジスタ242
はVDDに結合されるドレイン、信号N103（２）を受信す
るためのゲート、及びＮチヤネルトランジスタ240のソ
ースに結合されるソースを有する。Ｎチヤネルトランジ
スタ243はVDDに結合されるドレイン、信号N103（３）を
受信するためのゲート、及びＮチヤネルトランジスタ24
0のソースに結合されるソースを有する。Ｎチヤネルト
ランジスタ245はドレインはＮチヤネルトランジスタ240
のソースに、ゲートはＮチヤネルトランジスタ245のド
レインに、及びソースはVSSに結合される。
Ｎチヤネルトランジスタ250はVDDに結合されるドレイ
ン、信号N102（０）を受信するためのゲート、及び信号
*PGDLを供給するためのソースを有する。Ｎチヤネルト
ランジスタ251はVDDに結合されるドレイン、信号N102
（１）を受信するためのゲート、及びＮチヤネルトラン
ジスタ250のソースに結合されるソースを有する。Ｎチ
ヤネルトランジスタ252はVDDに結合されるドレイン、信
号N102（２）を受信するためのゲート、及びＮチヤネル
トランジスタ250のソースに結合されるソースを有す
る。Ｎチヤネルトランジスタ253はVDDに結合されるドレ
イン、信号N102（３）を受信するためのゲート、及びＮ
チヤネルトランジスタ250のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ246はドレインはＮ
チヤネルトランジスタ250のソースに、ゲートはチヤネ
ルトランジスタ245のゲートに、及びソースはVSSに結合
される。Ｎチヤネルトランジスタ247はドレインはＮチ
ヤネルトランジスタ250のソースに、ゲートは*COLRD
に、及びソースはVSSに結合される。
ン、信号N102（０）を受信するためのゲート、及び信号
*PGDLを供給するためのソースを有する。Ｎチヤネルト
ランジスタ251はVDDに結合されるドレイン、信号N102
（１）を受信するためのゲート、及びＮチヤネルトラン
ジスタ250のソースに結合されるソースを有する。Ｎチ
ヤネルトランジスタ252はVDDに結合されるドレイン、信
号N102（２）を受信するためのゲート、及びＮチヤネル
トランジスタ250のソースに結合されるソースを有す
る。Ｎチヤネルトランジスタ253はVDDに結合されるドレ
イン、信号N102（３）を受信するためのゲート、及びＮ
チヤネルトランジスタ250のソースに結合されるソース
を有する。Ｎチヤネルトランジスタ246はドレインはＮ
チヤネルトランジスタ250のソースに、ゲートはチヤネ
ルトランジスタ245のゲートに、及びソースはVSSに結合
される。Ｎチヤネルトランジスタ247はドレインはＮチ
ヤネルトランジスタ250のソースに、ゲートは*COLRD
に、及びソースはVSSに結合される。
動作中において、デコード列信号*COLRDはレベルシフ
タ160を選択する。高レベルの時には、デコード列信号*
COLRDはＮチヤネルトランジスタ227及び247をターンオ
ンし、これはプリグローバルデータライン信号PGDL及び
*PGDLをVSSにドライブし、かつPGDL及び*PGDLがトラン
スコンダクタンス増幅器170の入力においてフローテイ
ングとなること（floating）を防止する。低レベルの時
には、デコード列信号*COLRDはＮチヤネルトランジスタ
227及び247をターンオフし、かつレベルシフタ160をイ
ネーブル（enable）にする。レベルシフタ160は増幅さ
れた差動信号対N102（０）/N103（０）−N102（３）/N1
03（３）を受信し、またトランスコンダクタンス増幅器
170に対して入力するためにより適切な電圧にそれらを
レベルシフトする。読み出しアクセスの期間中、デコー
ド列信号の内のただ１つの信号*COL0−*COL3のみがアク
テイブ（active）であることから、増幅された差動信号
N102（０）/N103（０）−N102（３）/N103（３）のただ
１対のみが読み出しアクセスの期間中にアクテイブ（ac
tive）となる。レベルシフト動作はＮチヤネルトランジ
スタのセツト220−223、230−233、240−243、及び250
−253の内の１つのトランジスタ閾値電圧降下（thresho
ld drop）によって発生する。さらに、増幅動作は、Ｎ
チヤネルトランジスタ225及び226、及び245及び246にお
ける電流ミラー動作（current mirror action）によっ
て発生する。望ましい実施例においては、トランジスタ
のサイズは、PGDL及び*PGDL上の差動電圧を約1100mVに
変換し、また共通（コモン）モード電圧を約VDDの半分
に変換する。レベルシフタ160はソースホロワとして構
成されていることから、差動増幅器152に対して与えら
れる実効キヤパシタンス成分は非常に低く、しかもレベ
ルシフタ160の出力におけるドライブ能力は大きく、そ
の両方ともに高速読み出しアクセス動作に寄与すること
になる。
タ160を選択する。高レベルの時には、デコード列信号*
COLRDはＮチヤネルトランジスタ227及び247をターンオ
ンし、これはプリグローバルデータライン信号PGDL及び
*PGDLをVSSにドライブし、かつPGDL及び*PGDLがトラン
スコンダクタンス増幅器170の入力においてフローテイ
ングとなること（floating）を防止する。低レベルの時
には、デコード列信号*COLRDはＮチヤネルトランジスタ
227及び247をターンオフし、かつレベルシフタ160をイ
ネーブル（enable）にする。レベルシフタ160は増幅さ
れた差動信号対N102（０）/N103（０）−N102（３）/N1
03（３）を受信し、またトランスコンダクタンス増幅器
170に対して入力するためにより適切な電圧にそれらを
レベルシフトする。読み出しアクセスの期間中、デコー
ド列信号の内のただ１つの信号*COL0−*COL3のみがアク
テイブ（active）であることから、増幅された差動信号
N102（０）/N103（０）−N102（３）/N103（３）のただ
１対のみが読み出しアクセスの期間中にアクテイブ（ac
tive）となる。レベルシフト動作はＮチヤネルトランジ
スタのセツト220−223、230−233、240−243、及び250
−253の内の１つのトランジスタ閾値電圧降下（thresho
ld drop）によって発生する。さらに、増幅動作は、Ｎ
チヤネルトランジスタ225及び226、及び245及び246にお
ける電流ミラー動作（current mirror action）によっ
て発生する。望ましい実施例においては、トランジスタ
のサイズは、PGDL及び*PGDL上の差動電圧を約1100mVに
変換し、また共通（コモン）モード電圧を約VDDの半分
に変換する。レベルシフタ160はソースホロワとして構
成されていることから、差動増幅器152に対して与えら
れる実効キヤパシタンス成分は非常に低く、しかもレベ
ルシフタ160の出力におけるドライブ能力は大きく、そ
の両方ともに高速読み出しアクセス動作に寄与すること
になる。
レベルシフタ160はまた高速差動増幅器152を使用する
ことに関する問題点を以下のようにして克服している。
即ち、VDDマイナス1/2×0.7Vから約1/2×VDDまで共通
（コモン）モード電圧をシフトすることによって克服し
ている。レベルシフタ160はまた差動電圧変動幅（スイ
ング）（swing）が700mVではなく約1100mVとなるよう
に、ある種の増幅機能を導入している。差動増幅器152
とレベルシフタ160との組合せはビツトライン対上の小
さな信号を検出するように示されており、またそれを11
00mVの電圧スイング（変動幅）と約1/2VDDの共通（コモ
ン）モード電圧とともに増幅することが示されている。
検出（センス）機能を達成するためには、しかしなが
ら、ビツトラインセンスアンプ（検出増幅器）122は第
１図のマルチプレクサ14によって出力するために適当な
方法でグローバルデータライン対上に信号を発生しなけ
ればならない。
ことに関する問題点を以下のようにして克服している。
即ち、VDDマイナス1/2×0.7Vから約1/2×VDDまで共通
（コモン）モード電圧をシフトすることによって克服し
ている。レベルシフタ160はまた差動電圧変動幅（スイ
ング）（swing）が700mVではなく約1100mVとなるよう
に、ある種の増幅機能を導入している。差動増幅器152
とレベルシフタ160との組合せはビツトライン対上の小
さな信号を検出するように示されており、またそれを11
00mVの電圧スイング（変動幅）と約1/2VDDの共通（コモ
ン）モード電圧とともに増幅することが示されている。
検出（センス）機能を達成するためには、しかしなが
ら、ビツトラインセンスアンプ（検出増幅器）122は第
１図のマルチプレクサ14によって出力するために適当な
方法でグローバルデータライン対上に信号を発生しなけ
ればならない。
第６図はトランスコンダクタンス増幅器170の回路図
を図示する。トランスコンダクタンス増幅器170はＮチ
ヤネルトランジスタ260、Ｎチヤネルトランジスタ262、
及びＮチヤネルトランジスタ264を含む。また第６図に
はグローバルデータライン132の対が図示されている。
Ｎチヤネルトランジスタ260はドレインはグローバルデ
ータライン対132の補数（コンプリメンタリ）グローバ
ルデータラインに結合され、プリグローバルデータライ
ン信号PGDLを受信するためのゲート、及びソースを有す
る。Ｎチヤネルトランジスタ262はドレインはグローバ
ルデータライン対132の真のライン（true line）に結合
され、プリグローバルデータライン信号*PGDLを受信す
るためのゲート、及びチヤネルトランジスタ260のソー
スに結合されるソースを有する。Ｎチヤネルトランジス
タ264はドレインはトランジスタ260のソースに結合さ
れ、バイアス信号NBIASを受信するためのゲート、及びV
SSに結合されたソースを有する。
を図示する。トランスコンダクタンス増幅器170はＮチ
ヤネルトランジスタ260、Ｎチヤネルトランジスタ262、
及びＮチヤネルトランジスタ264を含む。また第６図に
はグローバルデータライン132の対が図示されている。
Ｎチヤネルトランジスタ260はドレインはグローバルデ
ータライン対132の補数（コンプリメンタリ）グローバ
ルデータラインに結合され、プリグローバルデータライ
ン信号PGDLを受信するためのゲート、及びソースを有す
る。Ｎチヤネルトランジスタ262はドレインはグローバ
ルデータライン対132の真のライン（true line）に結合
され、プリグローバルデータライン信号*PGDLを受信す
るためのゲート、及びチヤネルトランジスタ260のソー
スに結合されるソースを有する。Ｎチヤネルトランジス
タ264はドレインはトランジスタ260のソースに結合さ
れ、バイアス信号NBIASを受信するためのゲート、及びV
SSに結合されたソースを有する。
動作中において、トランスコンダクタンス増幅器170
はレベルシフタ160からの差動電圧をプリグローバルデ
ータライン信号PGDL及び*PGDL上において受信し、また
差動電圧をグローバルデータライン132の対上へドライ
ブされる差動電流に変換する。Ｎチヤネルトランジスタ
264はバイアスNBIAS信号によって飽和領域にバイアスさ
れ、また電流源として機能する。PGDL及び*PGDL上の差
動信号はレベルシフタ160によって増幅されたので、信
号の差動成分は約1100mVとなり、比較的に大電流の高速
スイツチングを可能にする。望ましい実施例において
は、トランスコンダクタンス増幅器170は約2.5mAの電流
をスイツチし、グローバルデータライン対132が速やか
にドライブされることを可能にする。最終的な検出（セ
ンス）段の一部分として、グローバルデータライン対13
2の差動電流はグローバルデータライン負荷セツト25及
び27によって差動電圧に変換され、マルチプレクサ14を
介して４つの信号D0−D3のセツトとしてバツフアされ出
力される。
はレベルシフタ160からの差動電圧をプリグローバルデ
ータライン信号PGDL及び*PGDL上において受信し、また
差動電圧をグローバルデータライン132の対上へドライ
ブされる差動電流に変換する。Ｎチヤネルトランジスタ
264はバイアスNBIAS信号によって飽和領域にバイアスさ
れ、また電流源として機能する。PGDL及び*PGDL上の差
動信号はレベルシフタ160によって増幅されたので、信
号の差動成分は約1100mVとなり、比較的に大電流の高速
スイツチングを可能にする。望ましい実施例において
は、トランスコンダクタンス増幅器170は約2.5mAの電流
をスイツチし、グローバルデータライン対132が速やか
にドライブされることを可能にする。最終的な検出（セ
ンス）段の一部分として、グローバルデータライン対13
2の差動電流はグローバルデータライン負荷セツト25及
び27によって差動電圧に変換され、マルチプレクサ14を
介して４つの信号D0−D3のセツトとしてバツフアされ出
力される。
差動増幅器、レベルシフタ、及びトランスコンダクタ
ンス増幅器の組み合わせは従来技術の実施例に比べて著
しくアクセスタイムを改善する一方法であってグローバ
ルデータライン上へ検出（センス）されたビツトライン
信号を与えるものである。差動増幅器152は一対のデー
タライン信号を増幅し、速やかにレベルシフタ160に対
して高共通（コモン）モード電圧を有する差動信号を与
えながら、一方でビツトラインの選択された対に対して
ビツトライン信号を反映（reflect）する。レベルシフ
タ160は高共通（コモン）モード電圧を受信し、それを
最終的な出力のための適当なレベルにシフトし、またデ
ータライン信号を増幅する。トランスコンダクタンス増
幅器170はレベルシフトされた信号を受信し差動電流を
グローバルデータライン対上へスイツチし、そこで差動
電流が出力される。
ンス増幅器の組み合わせは従来技術の実施例に比べて著
しくアクセスタイムを改善する一方法であってグローバ
ルデータライン上へ検出（センス）されたビツトライン
信号を与えるものである。差動増幅器152は一対のデー
タライン信号を増幅し、速やかにレベルシフタ160に対
して高共通（コモン）モード電圧を有する差動信号を与
えながら、一方でビツトラインの選択された対に対して
ビツトライン信号を反映（reflect）する。レベルシフ
タ160は高共通（コモン）モード電圧を受信し、それを
最終的な出力のための適当なレベルにシフトし、またデ
ータライン信号を増幅する。トランスコンダクタンス増
幅器170はレベルシフトされた信号を受信し差動電流を
グローバルデータライン対上へスイツチし、そこで差動
電流が出力される。
非アドレス遷移検出を用いるビツトライン検出（セン
ス）のための改良された装置を提供することによって、
アクセスタイムを低減化するメモリが提供されたという
ことが今や明白であろう。その装置の主要部は差動増幅
器、レベルシフタ、及びトランスコンダクタンス増幅器
を含む。ビツトライン検出における改良に対する装置及
び方法が説明されたが、数多くの変更も可能である。
ス）のための改良された装置を提供することによって、
アクセスタイムを低減化するメモリが提供されたという
ことが今や明白であろう。その装置の主要部は差動増幅
器、レベルシフタ、及びトランスコンダクタンス増幅器
を含む。ビツトライン検出における改良に対する装置及
び方法が説明されたが、数多くの変更も可能である。
本発明は望ましい実施例に関連して説明されている
が、当業技術者には本発明が数多くの方法で修正でき、
また上記に特別に設定され説明された以外の数多くの実
施例を考えられうることは明白であろう。従って、前記
の特許請求の範囲によって、本発明の真の精神と展望の
範囲内に本発明のあらゆる変更・修正が含まれることが
期待される。
が、当業技術者には本発明が数多くの方法で修正でき、
また上記に特別に設定され説明された以外の数多くの実
施例を考えられうることは明白であろう。従って、前記
の特許請求の範囲によって、本発明の真の精神と展望の
範囲内に本発明のあらゆる変更・修正が含まれることが
期待される。
以下に本発明の実施態様を列挙する。
1.前記トランスコンダクタンス増幅器は、出力手段に結
合され、かつそこへ第１の電流信号を与える第１の電流
電極と、真の増幅器信号を受信する制御電極と、及び第
２の電流電極とを具備する第１のトランジスタと、 出力手段に結合され、かつそこへ第２の電流信号を与
える第１の電流電極と、コンプリメンタリの増幅された
信号を受信する制御電極と、及び第１のトランジスタの
第２の電流電極に結合された第２の電流電極とを具備す
る第２のトランジスタと、及び 第１のトランジスタの第２の電流電極に結合された第
１の端子と、第１の電源電圧端子に結合された第２の端
子とを具備する電流源とを含む、特許請求の範囲第１項
記載の改良されたアクセスタイムを有する非アドレス遷
移検出メモリ。
合され、かつそこへ第１の電流信号を与える第１の電流
電極と、真の増幅器信号を受信する制御電極と、及び第
２の電流電極とを具備する第１のトランジスタと、 出力手段に結合され、かつそこへ第２の電流信号を与
える第１の電流電極と、コンプリメンタリの増幅された
信号を受信する制御電極と、及び第１のトランジスタの
第２の電流電極に結合された第２の電流電極とを具備す
る第２のトランジスタと、及び 第１のトランジスタの第２の電流電極に結合された第
１の端子と、第１の電源電圧端子に結合された第２の端
子とを具備する電流源とを含む、特許請求の範囲第１項
記載の改良されたアクセスタイムを有する非アドレス遷
移検出メモリ。
2.前記電流源は第１のトランジスタの第２の電流電極に
結合された第１の電流電極と、バイアス信号を受信する
制御電極と、及び第１の電源電圧端子に結合された第２
の電流電極とを含む、実施態様項１記載の改良されたア
クセスタイムを有する非アドレス遷移検出メモリ。
結合された第１の電流電極と、バイアス信号を受信する
制御電極と、及び第１の電源電圧端子に結合された第２
の電流電極とを含む、実施態様項１記載の改良されたア
クセスタイムを有する非アドレス遷移検出メモリ。
3.前記複数の差動増幅器の各々は、 第１の電源電圧端子に結合された第１の電流電極と、
第１の列アドレス信号を受信する制御電極と、及び第２
の電流電極とを具備する第１のトランジスタと、 第１の電源電圧端子に結合された第１の電流電極と、
第１の列アドレス信号を受信する制御電極と、及び第２
の電流電極とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の列アドレス信号を受信する制御
電極と、及び第２の電源電圧端子に結合された第２の電
流電極とを具備する第３のトランジスタと、 第２のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の列アドレス信号を受信する制御
電極と、及び第２の電源電圧端子に結合された第２の電
流電極とを具備する第４のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の入力信号を受信する制御電極
と、及び第２の電流電極とを具備する第５のトランジス
タと、 第２のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の入力信号の補数を受信する制御
電極と、及び第５のトランジスタの第２の電流電極に結
合された第２の電流電極とを具備する第６のトランジス
タと、及び 第５のトランジスタの第２の電流電極に結合された第
１の電流電極と、バイアス信号を受信する制御電極と、
及び第２の電源電圧端子に結合された第２の電流電極と
を具備する第７のトランジスタとを含む、特許請求の範
囲第４項記載の改良されたアクセスタイムを有する非ア
ドレス遷移検出メモリ。
第１の列アドレス信号を受信する制御電極と、及び第２
の電流電極とを具備する第１のトランジスタと、 第１の電源電圧端子に結合された第１の電流電極と、
第１の列アドレス信号を受信する制御電極と、及び第２
の電流電極とを具備する第２のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の列アドレス信号を受信する制御
電極と、及び第２の電源電圧端子に結合された第２の電
流電極とを具備する第３のトランジスタと、 第２のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の列アドレス信号を受信する制御
電極と、及び第２の電源電圧端子に結合された第２の電
流電極とを具備する第４のトランジスタと、 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の入力信号を受信する制御電極
と、及び第２の電流電極とを具備する第５のトランジス
タと、 第２のトランジスタの第２の電流電極に結合された第
１の電流電極と、第１の入力信号の補数を受信する制御
電極と、及び第５のトランジスタの第２の電流電極に結
合された第２の電流電極とを具備する第６のトランジス
タと、及び 第５のトランジスタの第２の電流電極に結合された第
１の電流電極と、バイアス信号を受信する制御電極と、
及び第２の電源電圧端子に結合された第２の電流電極と
を具備する第７のトランジスタとを含む、特許請求の範
囲第４項記載の改良されたアクセスタイムを有する非ア
ドレス遷移検出メモリ。
4.前記複数の差動増幅器は更に４個の差動増幅器を含む
ことを特徴とする、特許請求の範囲第４項記載の改良さ
れたアクセスタイムを有する非アドレス遷移検出メモ
リ。
ことを特徴とする、特許請求の範囲第４項記載の改良さ
れたアクセスタイムを有する非アドレス遷移検出メモ
リ。
5.前記出力手段は、 レベルシフタに結合されかつコンプリメンタリ出力を
有し、コンプリメンタリレベルシフト信号に応答して前
記コンプリメンタリ出力上に差動電流を提供する、トラ
ンスコンダクタンス増幅器と、及び トランスコンダクタンス増幅器に結合され、トランス
コンダクタンス増幅器の出力において差動電流を表わす
論理状態においてメモリの外部から１つの出力データ信
号を提供する、データバツフア手段とを含む、特許請求
の範囲第４項記載の改良されたアクセスタイムを有する
非アドレス遷移検出メモリ。
有し、コンプリメンタリレベルシフト信号に応答して前
記コンプリメンタリ出力上に差動電流を提供する、トラ
ンスコンダクタンス増幅器と、及び トランスコンダクタンス増幅器に結合され、トランス
コンダクタンス増幅器の出力において差動電流を表わす
論理状態においてメモリの外部から１つの出力データ信
号を提供する、データバツフア手段とを含む、特許請求
の範囲第４項記載の改良されたアクセスタイムを有する
非アドレス遷移検出メモリ。
6.前記トランスコンダクタンス増幅器は、 前記出力手段に結合された第１の電流電極と、レベル
シフト信号を受信する制御電極と、及び第２の電流電極
とを具備する第１のトランジスタと、 前記出力手段に結合された第１の電流電極と、レベル
シフト信号の補数を受信する制御電極と、及び第１のト
ランジスタの第２の電流電極に結合された第２の電流電
極とを具備する第２のトランジスタと、及び 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、バイアス信号に結合された制御電極
と、及び第２の電源電圧端子に結合された第２の電流電
極とを具備する第３のトランジスタとを含む、実施態様
項５記載の改良されたアクセスタイムを有する非アドレ
ス遷移検出メモリ。
シフト信号を受信する制御電極と、及び第２の電流電極
とを具備する第１のトランジスタと、 前記出力手段に結合された第１の電流電極と、レベル
シフト信号の補数を受信する制御電極と、及び第１のト
ランジスタの第２の電流電極に結合された第２の電流電
極とを具備する第２のトランジスタと、及び 第１のトランジスタの第２の電流電極に結合された第
１の電流電極と、バイアス信号に結合された制御電極
と、及び第２の電源電圧端子に結合された第２の電流電
極とを具備する第３のトランジスタとを含む、実施態様
項５記載の改良されたアクセスタイムを有する非アドレ
ス遷移検出メモリ。
第１図は本発明に従うメモリをブロツク形式にて図示し
ており、 第２図は第１図において図示されたタイプのメモリブロ
ツクのブロツク図を、よりもっと詳細に図示しており、 第３図は第２図のメモリブロツクの一部分をブロツク形
式にて図示しており、 第４図は第３図内において含まれるタイプの差動増幅器
の回路図を図示しており、 第５図は第３図内において含まれるレベルシフタの回路
図を図示しており、 第６図は第３図内において含まれるタイプのトランスコ
ンダクタンス増幅器の回路図である。 10…メモリ、12…行アドレスバツフア／プリデコーダ、
14…マルチプレクサ、16…列アドレスバツフア、18…第
１の行デコーダ、20…第２の行デコーダ、22,24…グロ
ーバルデーダライン、25−30…グローバルデーダライン
負荷（セツト）、32…第１のアレイ、34…第２のアレ
イ、36…第３のアレイ、38…第４のアレイ、40−47,48
−55,60−67,68−75…メモリブロツク、80…メモリアレ
イ、90,92,94,96…ワードラインドライバ、102…メモリ
セル、104…ワードライン、106…ビツトライン対、108
…グローバルワードライン、110…ブロツクデコーデイ
ング回路、122,124,126,128…第1,第2,第3,第４のビツ
トラインセンスアンプ（検出増幅器）、132,134,136,13
8…グローバルデータライン対、140…ビツトラインパス
セツト、142,144,146,148…ビツトラインパスブロツ
ク、150…差動増幅器セツト、152,154,156,158…差動増
幅器、160…レベルシフタ、170…トランスコンダクタン
ス増幅器、202,204…Ｐチヤネルトランジスタ、206,20
8,210,212,214…Ｎチヤネルトランジスタ、220,221,22
2,223,225,226,227,230,231,232,233,240,241,242,243,
245,246,247,250,251,252,253,260,262,264…Ｎチヤネ
ルトランジスタ
ており、 第２図は第１図において図示されたタイプのメモリブロ
ツクのブロツク図を、よりもっと詳細に図示しており、 第３図は第２図のメモリブロツクの一部分をブロツク形
式にて図示しており、 第４図は第３図内において含まれるタイプの差動増幅器
の回路図を図示しており、 第５図は第３図内において含まれるレベルシフタの回路
図を図示しており、 第６図は第３図内において含まれるタイプのトランスコ
ンダクタンス増幅器の回路図である。 10…メモリ、12…行アドレスバツフア／プリデコーダ、
14…マルチプレクサ、16…列アドレスバツフア、18…第
１の行デコーダ、20…第２の行デコーダ、22,24…グロ
ーバルデーダライン、25−30…グローバルデーダライン
負荷（セツト）、32…第１のアレイ、34…第２のアレ
イ、36…第３のアレイ、38…第４のアレイ、40−47,48
−55,60−67,68−75…メモリブロツク、80…メモリアレ
イ、90,92,94,96…ワードラインドライバ、102…メモリ
セル、104…ワードライン、106…ビツトライン対、108
…グローバルワードライン、110…ブロツクデコーデイ
ング回路、122,124,126,128…第1,第2,第3,第４のビツ
トラインセンスアンプ（検出増幅器）、132,134,136,13
8…グローバルデータライン対、140…ビツトラインパス
セツト、142,144,146,148…ビツトラインパスブロツ
ク、150…差動増幅器セツト、152,154,156,158…差動増
幅器、160…レベルシフタ、170…トランスコンダクタン
ス増幅器、202,204…Ｐチヤネルトランジスタ、206,20
8,210,212,214…Ｎチヤネルトランジスタ、220,221,22
2,223,225,226,227,230,231,232,233,240,241,242,243,
245,246,247,250,251,252,253,260,262,264…Ｎチヤネ
ルトランジスタ
Claims (5)
- 【請求項１】各々のメモリセル（102）が選択された時
に一対のコンプリメンタリビツトライン信号を提供する
複数のメモリセルと、１つのアドレスを受信し、それに
応答してメモリセル（102）を選択する入力手段（12,1
6,18,20）と、第１及び第２差動電流信号を表わす論理
状態においてメモリ（10）の外部から１つの出力データ
信号を提供する出力手段（14,22,24,25,26,27,28,29,3
0）を具備するメモリ（10）であって、該メモリは、 一対のビツトライン（DLO,*DLO）に結合され、入力手段
（12,16,18,20）によって選択されたメモリセルによっ
て与えられるコンプリメンタリビツトライン信号に応答
して一対のコンプリメンタリ増幅信号を提供する差動増
幅器（152）を更に具備し、 差動増幅器（152）に結合され、それに応答して一対の
コンプリメンタリ増幅信号の間の共通モード電圧をレベ
ルシフトして一対のコンプリメンタリレベルシフト信号
を提供するレベルシフタ（160）と、 レベルシフタ（160）に結合され、前記出力手段に結合
されたコンプリメンタリ出力を有し、コンプリメンタリ
レベルシフト信号に応答して前記コンプリメンタリ出力
上に第１及び第２差動電流信号を提供するトランスコン
ダクタンス増幅器（170）によって特徴づけられる改良
されたアクセスタイムを有する非アドレス遷移検出メモ
リ。 - 【請求項２】前記差動増幅器（152）は、 第１電源変圧端子に結合された第１電流電極と、第１列
信号を受信する制御電極と、第２電流電極とを有する第
１トランジスタ（202）と、 第１電源変圧端子に結合された第１電流電極と、第１列
信号を受信する制御電極と、第２電流電極とを有する第
２トランジスタ（204）と、 第１トランジスタ（202）の第２電流電極に結合された
第１電流電極と、第１列信号を受信する制御電極と、第
２電源変圧端子に結合された第２電流電極とを有する第
３トランジスタ（206）と、 第２トランジスタ（204）の第２電流電極に結合された
第１電流電極と、第１列信号を受信する制御電極と、第
２電源変圧端子に結合された第２電流電極とを有する第
４トランジスタ（208）と、 第１トランジスタ（202）の第２電流電極に結合された
第１電流電極と、前記一対のビツトライン信号の第１信
号を受信する制御電極と、第２電流電極とを有する第５
トランジスタ（210）と、 第２トランジスタ（204）の第２電流電極に結合された
第１電流電極と、第１ビツトライン信号のコンプリメン
トを受信する制御電極と、第５トランジスタ（210）の
第２電流電極に結合された第２電流電極とを有する第６
トランジスタ（212）と、及び、 第５トランジスタ（210）の第２電流電極に結合された
第１電流電極と、バイアス信号を受信する制御電極と、
第２電源変圧端子に結合された第２電流電極とを有する
第７トランジスタ（214）を具備する請求項１記載の改
良されたアクセスタイムを有する非アドレス遷移検出メ
モリ。 - 【請求項３】前記レベルシフタは、 第１電源変圧端子に結合された第１電流電極と、一対の
コンプリメンタリ増幅信号の真の増幅信号を受信する制
御電極と、第２電流電極とを有する第１トランジスタ
（220）と、 第１トランジスタ（220）の第２電流電極に結合された
第１電流電極と、第２トランジスタ（225）の第１電流
電極に結合された制御電極と、第２電源変圧端子に結合
された第２電流電極とを有する第２トランジスタ（22
5）と、 第１電源変圧端子に結合された第１電流電極と、一対の
コンプリメンタリ増幅信号のコンプリメンタリ増幅信号
を受信する制御電極と、一対のコンプリメンタリレベル
シフト信号の真のレベルシフト信号を提供する第２電流
電極とを有する第３トランジスタ（230）と、 第３トランジスタ（230）の第２電流電極に結合された
第１電流電極と、第２トランジスタ（225）の第１電流
電極に結合された制御電極と、第２電源変圧端子に結合
された第２電流電極とを有する第４トランジスタ（22
6）と、 第１電源変圧端子に結合された第１電流電極と、一対の
コンプリメンタリ増幅信号のコンプリメンタリ増幅信号
を受信する制御電極と、第２電流電極とを有する第５ト
ランジスタ（240）と、 第５トランジスタ（240）の第２電流電極に結合された
第１電流電極と、第６トランジスタ（245）の第１電流
電極に結合された制御電極と、第２電源変圧端子に結合
された第２電流電極とを有する第６トランジスタ（24
5）と、 第１電源変圧端子に結合された第１電流電極と、一対の
コンプリメンタリ増幅信号の真の増幅信号を受信する制
御電極と、一対のコンプリメンタリレベルシフト信号の
コンプリメンタリレベルシフト信号を提供する第２電流
電極とを有する第７トランジスタ（250）と、及び、 第７トランジスタ（250）の第２電流電極に結合された
第１電流電極と、第６トランジスタ（245）の第１電流
電極に結合された制御電極と、第２電源変圧端子に結合
された第２電流電極とを有する第８トランジスタ（24
6）を具備する請求項１記載の改良されたアクセスタイ
ムを有する非アドレス遷移検出メモリ。 - 【請求項４】前記トランスコンダクタ増幅器（170）
は、 出力手段（14,22,24,25,26,27,28,29,30）に結合されて
第１差動電流信号を提供する第１電流電極と、前記レベ
ルシフト信号の真の信号を受信する制御電極と、第２電
流電極とを有する第１トランジスタ（260）と、 出力手段（14,22,24,25,26,27,28,29,30）に結合されて
第２差動電流信号を提供する第１電流電極と、前記レベ
ルシフト信号のコンプリメンタリ信号を受信する制御電
極と、第１トランジスタ（260）の第２電流電極に結合
された第２電流電極とを有する第２トランジスタ（26
2）と、及び、 第１トランジスタ（260）の第２電流電極に結合された
第１端子と、第１電源変圧端子に結合された第２端子と
を有する電流源（264）を具備する請求項１記載の改良
されたアクセスタイムを有する非アドレス遷移検出メモ
リ。 - 【請求項５】ビツトライン対（106）とワードライン（1
04）の交点に配置された複数のメモリセル（102）を具
備するメモリ（10）において、各々のメモリセル（10
2）はイネーブルにされたワードラインと選択されたビ
ツトライン対によって選択され、かつ選択時に一対のコ
ンプリメンタリビツトライン信号を提供し、行デコーダ
手段（18）はワードライン（104）に結合されて複数の
行アドレス信号に応答してワードラインをイネーブルに
し、列デコーダ手段（142）はビツトライン対に結合さ
れて複数の列アドレス信号に応答してビツトライン対を
選択し、出力手段（14,22,25,27,29,170）は一対のグロ
ーバルデータライン（132）上において信号を受信し、
かつ応答してデータ信号を出力する、データを検出する
方法であって、 コンプリメンタリビツトライン信号を差動的に増幅して
一対の増幅信号を提供する工程を具備し、 増幅信号の間の共通モード電圧をレベルシフトして一対
のレベルシフト信号を提供する工程と、 レベルシフト信号を差動電流に変換する工程と、及び、 一対のグローバルデータラインに差動電流を提供するこ
とによって特徴づけられる改良されたアクセスタイムを
有する非アドレス遷移検出メモリのデータライン検出方
法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US344,200 | 1989-04-27 | ||
| US07/344,200 US4964083A (en) | 1989-04-27 | 1989-04-27 | Non-address transition detection memory with improved access time |
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|---|---|
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| JP2535242B2 true JP2535242B2 (ja) | 1996-09-18 |
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- 1990-04-19 JP JP2105131A patent/JP2535242B2/ja not_active Expired - Lifetime
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