KR960011560B1 - 향상된 액세스 시간을 가진 비-어드레스 전이 검출 메모리와 그 메모리에서의 데이타 감지 방법 - Google Patents

향상된 액세스 시간을 가진 비-어드레스 전이 검출 메모리와 그 메모리에서의 데이타 감지 방법 Download PDF

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Abstract

내용없음.

Description

향상된 액세스 시간을 가진 비-어드레스 전이 검출 메모리와 그 메모리에서의 데이타 감지 방법
제1도는 본 발명에 따른 메모리를 블럭 형태로 예증한 도면.
제2도는 제1도에 도시된 형태의 메모리 블럭의 블럭 다이어그램을 상세히 도시한 도면.
제3도는 제2도의 메모리 블럭의 부분 블럭 형태로 예증한 도면.
제4도는 제3도에 포함된 형태의 차동 증폭기의 회로 다이어그램을 도시한 도면.
제5도는 제3도에 포함된 형태의 레벨 시프터의 회로 다이어그램을 도시한 도면.
제6도는 제3도에 포함된 형태의 상호 콘덕턴스 증폭기의 회로 다이어그램을 포함하고 있는 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : 행 어드레스 버퍼/프리 디코더 14 : 멀티플렉서
16 : 열 어드레스 버퍼 18, 20 : 행 디코더
110, 112, 124, 126, 128 : 비트 라인 감지 증폭기
142, 144, 146,148 : 비트 라인 통과 블럭
152, 154, 156, 158 : 차동 증폭기 160 : 레벨 시프터
170 : 상호 콘덕턴스 증폭기
본 발명은 일반적으로 집적 회로 메모리에 관한 것이며, 특히 어드레스 전이 검출을 사용하지 않는 스태틱 랜덤 액세스 메모리에 관한 것이다. 집적 회로로서 설계된 스태틱 랜덤 액세스 메모리는 상업적으로 경쟁을 유지하기 위해서는 액세스 시간이 아주 짧아야 한다. 액세스 시간을 감소시키는데 사용 되어온 한가지 방법은 어드레스 전이 검출 또는 ATD 방법이었다(예를 들면, Gubbles, W. 등에 의한 1987년 10월, 제22권, 제5호의 IEEE Journal of Solid-State Circuits에서 A40-ns/100-PF Low Power Full-CMOS 256K(32K×8)SRAM과; Wang, K. 등에 의한 1987년 10월 제22권, 제5호의 IEEE Journal of Solid-State Circuits에서 A21-ns 32K×8 CMOS Static RAM with Selectively Pumped P-Well Array를 ATD는 어드레스에서 변화가 검출되자마자 메모리 액세스를 시작하도록 허용시킨다. ATD는 특히 긴 비트 라인을 가진 메모리에서 메모리 액세스 시간을 향상시키는데 유용하다.
그러나, 비트 라인이 짧을 경우, ATD는 더 이상 속도의 잇점을 제공하지 못한다. ATD 메모리 액세스는 균등화, 워드 라인 구동, 비트 라인 구동, 데이타 라인 감지 및 출력의 스테이지를 포함한다. ATD 설계의 제한점은 ATD가 균등화 스테이지를 보유하고 있다는 것이며, 여기서 노드는 액세스가 시작되기 전에 미리 충전되어야만 한다. 스태틱 랜덤 액세스 메모리의 속도를 증가시키기 위해, ATD의 균등화 스테이지에 의존하지 않고 유효 어드레스에서 유효 워드라인까지의 시간을 최소화시키는 새로운 기술이 필요하게 된다.
그러나, ATD와 균등화 스테이지를 제거하는 것은 어떤 문제점을 야기시키게 된다. 이러한 문제점은 높은 전압 이득과 큰 차동 출력 신호를 제공함으로써 증폭기가 ATD와 함께 잘작동되지만, 데이타 라인 증폭기는 ATD가 사용되지 않을때 상대적으로 느려지게 된다는 것이다. 빠른 감지와 출력 신호 발생을 유지하고 있는 동안 ATD 방법의 균등화가 워드라인 구동, 비트 라인 구동, 감지 및 출력 처리의 스테이지만이 잔류하는 시나리오를 제거할 수 있다면 메모리 액세스 시간의 향상이 실현될 수 있다.
따라서, 본 발명의 목적은 비-어드레스 전이 검출 데이타 라인 감지 장치를 사용하여 향상된 액세스 시간을 가진 메모리를 제공하는 것이다.
본 발명의 다른 목적은 액세스 시간을 향상시키기 위해 비-어드레스 전이 검출 메모리에서 데이타 라인을 감지하는 방법을 제공하는 것이다.
본 발명의 이러한 목적을 수행하기 위해, 블럭에 배열된 다수의 메모리 셀을 가지고 있는 메모리가 하나의 형태로 제공된다. 블럭인 판독 사이클 동안에 선택될 때, 행 디코더와 열 디코더는 선택된 워드 라인과 비트 라인 쌍의 교차점에 배치된 4개의 메모리 셀을 선택하는 신호를 구동시킨다.
메모리 셀은 차동 증폭기, 레벨 시프터 및 상호 콘덕턴스 증폭기의 조합에 의해서 감지된 비트 라인쌍을 출력시키며, 그후 글로발 데이타 라인상에 출력되어 외부로 제공된다. 조합 감지 장치와 그러한 장치를 구성하기 위한 방법은 종래 기술의 메모리에 대해 현저하게 액세스 시간을 감소시킨다. 이들 목적, 특성 및 잇점은 첨부한 도면을 참고로 하여 다음의 상세한 설명으로부터 더 확실하게 이해될 것이다. 제1도에는 행어드레스 버퍼/프리디코더(12), 멀티플렉서(14), 열 어드레스 버퍼(16), 제1행 디코더(18), 제2행 디코더(20), 글로발 데이타 라인의 제1세트(22), 글로발 데이타 라인의 제2세트(24), 글로발 데이타 라인 세트(25,26,27,28,29,30), 제1어레이(32), 제2어레이(34), 제3어레이(36), 제4어레이(38)를 포함하고 있는 메모리(10)가 도시되어 있다.
글로발 데이타 라인의 제1세트(22)는 4개의 글로발 데이타 라인쌍을 포함하고 있으며, 각각의 쌍은 참(true) 글로발 데이타 라인과 상보(complementary) 글로발 데이타 라인을 보유하고 있다. 제1어레이(array; 32)는 메모리 블럭(40,41,42,43,44,45,46,47)을 포함하고 있으며, 제2어레이(34)는 메모리 블럭(48,49,50,51,52,53,54,55)을 포함하고 있고, 제3어레이(36)는 메모리 블럭(60,61,62,63,64,65,66,67)을 포함하고 있으며, 제4어레이(38)는 메모리 블럭(68,69,70,71,72,73,74,75)을 포함하고 있다.
행 어드레스 버퍼/프리디코더(12)는 행 어드레스 신호(A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11), 칩 선택 신호(*CS) 및 기록 모드 신호(*WE)를 수신한다. 행 어드레스 버퍼/프리 디코더(12)는 메모리 블럭 선택 신호(BP0,BP1,BP2,BP3,BP4,BP5,BP6,BP7), 칩 선택/기록 신호{*CSWE(L), *CSWE(R)}, 어레이 선택 신호(BQ0,BQ1,BQ2,BQ3) 및 버퍼된 행 어드레스 신호를 제공한다. 신호 목적지 정면의 별표(*)는 그러한 신호가 저 논리에서 작동됨을 나타낸 것이다. 열 어드레스 버퍼(16)는 열 어드레스 신호(A12,A13,A14,A15)를 수신하고 버퍼된 열 어드레스를 출력시킨다. 멀티플렉서(14)는 신호(BQ0-BQ3)를 수신하고 글로발 데이타 라인의 세트(22,24)에 결합된다. 메모리(10)의 판독 모드에서 멀티플렉서(14)는 글로발 데이타 라인의 제1세트(22)로부터 글로발 데이타 라인 신호{GDL(0)와 * GDL(0), GDL(1)과, *GDL(1), GDL(2)와, *GDL(2), GDL(3)와 *GDEL(3)}를 수신하고, 글로발 데이타 라인의 제2세트(24)로부터 글로발 데이타 라인 신호{GDL(4)와 *GDL(4), GDL(5)와 *GDL(5), GDL(6)와 *GDL(6), GDL(7)과 *GDL(7)}을 수신한다. 멀티플렉서(14)는 판독 모드에서 데이타 신호(DO,D1,D2,D3)를 출력시키고, 메모리(10)의 기록 모드에서 데이타 입력 신호(DO-D3)를 수신한다.
제1행 디코더(18)는 버퍼된 행 어드레스를 수신하고, 메모리 블럭(40-55)에 64개의 글로발 워드 라인 드라이버 신호와 버퍼된 행 어드레스 신호를 선택적으로 제공한다. 제2행 디코더(20)는 버퍼된 행 어드레스를 수신하고, 메모리 블럭(60-5)에 64개의 글로발 워드 라인 드라이버 신호와 버퍼된 행 어드레스 신호를 선택적으로 제공한다. 어레이(32)는 즉시 어레이(34) 위에 위치되고, 어레이(36,38)의 좌측에 위치된다.어레이(32)내의 메모리 블럭들은 어레이(32)의 최상부에 메모리 블럭(40)이 있고 메모리 블럭(40)밑에 메모리 블럭(41)이 위치되는 것과 같이 연속적으로 서로 위치되어 있다. 메모리 블럭(47)은 어레이(32)의 최하부에 있다. 어레이(34)내의 메모리 블럭들은 어레이(34)의 최상부에 메모리 블럭(48)이 위치되고, 이 메모리 블럭(48)밑에 메모리 블럭(49)이 위치되는 것과 같이 서로 연속적으로 위치되어 있다. 메모리 블럭(55)는 어레이(34)의 최하부에 있다. 어레이(36)는 즉시 어레이(36)위에 위치되어 있다. 어레이(36)내의 메모리 블럭들은 어레이(36)의 최상부에 메모리 블럭(60)이 위치되고, 이 메모리 블럭(60)밑에 메모리 블럭(61)이 위치되어 있는 것과 같이 서로 연속적으로 위치 되어 있다. 메모리 블럭(67)은 어레이(36)의 최하부에 있다.
어레이(38)내의 메모리 블럭들은 어레이(38)의 최상부에 메모리 블럭(68)이 위치하고, 이 메모리 블럭(68)밑에 메모리 블럭(69)이 위치되는 것과 같이 연속적으로 서로 밑에 위치하게 된다. 메모리 블럭(75)은 어레이(38)의 최하부에 있게 된다.
글로발 데이타 라인의 제1세트(22)는 어레이(32)의 상부에서 시작하여 어레이(34)의 하부 밑으로 작동하며, 여기서 상기 세트는 멀티플렉서(14)와 연결된다. 글로발 데이타 라인 로드 세트(25)는 어레이(32)의 상부에서 글로발 데이타 라인의 제1세트(22)에 접속된다. 글로발 데이타 라인 로드 세트(25)밑에서 제1어레이(32)내의 메모리 블럭(40-47)은 글로발 데이타 라인의 제1세트(22)에 접속된다. 제1어레이(32)밑에 있는 글로발 데이타 로드 세트(27)는 글로발 데이타 라인의 제1세트(22)에 접속되고, 글로발 데이타 라인 로드 세트(27)밑에 있는 제2어레이(34)내의 메모리 블럭(48-55)은 글로발 데이타 라인의 제1세트(22)에 접속되며, 제2어레이(34)밑에서 글로발 데이타 라인 로드 세트(29)는 글로발 데이타 라인의 제1세트에 접속된다. 멀티플렉서(14)는 글로발 데이타 라인의 제1세트(22)에 접속된다. 판독 모드에서, 멀티플렉서(14)는 글로발 데이타 라인의 제1세트(22)의 포함된 4개의 글로발 데이타 라인쌍에서 신호{GDL(0)/*GDL(0)-GDL(3)/*GDL(3)}를 수신한다. 글로발 데이타 라인 로드 세트(26)는 어레이(36)의 상부에서 글로발 데이타 라인의 제2세트(24)에 접속된다. 제3어레이(36)에서 글로발 데이타 라인 로드 세트(26)밑에서 메모리 블럭(60-67)은글로발 데이타 라인의 제2세트(24)에 접속되고, 제3어레이(36) 밑에서 글로발 데이타 라인 로드 세트(28)는 글로발 데이타 라인의 제2세트(24)에 접속되고, 제4어레이(38)에서 글로발 데이타 라인 로드 세트(28) 밑에서 메모리 블럭(48-55)은 글로발 데이타 라인의 제2세트(24)에 접속되며, 제4어레이(38)밑에서 글로발 데이타 라인 로드 세트(30)는 글로발 데이타 라인의 제2세트(24)에 접속된다. 멀티플렉서(14)는 글로발 데이타 라인의 제2세트(24)에 접속된다. 판독 모드에서 멀티플렉서(14)는 글로발 데이타 라인의 제2세트(24)에 포함된 4개의 글로발 데이타 쌍에 관한 신호{GDL(4)/*GDL(4)-GDL(7)/*GDL(7)}를 수신한다.
글로발 데이타 라인 로드 세트(25)는 어레이 선택 신호(BQ1)와 칩 선택/기록 신호{*CSWE(L)}를 수신한다.
글로발 데이타 라인 로드 세트(27)는 칩 선택/기록 신호{*CSWE(L)}를 수신하고, 글로발 데이타 라인 로드 세트(29)는 어레이 선택 신호(BQ0)와 칩 선택/기록 신호{*CSWE(L)}를 수신하고, 글로발 데이타 라인 로드 세트(26)는 어레이 선택 신호(BQ3)와 칩 선택/기록 신호{*CSWE(R)}를 수신하고, 글로발 데이타 라인 로드 세트(28)는 칩 선택/기록 신호{*CSWE(R)}를 수신하며, 글로발 데이타 라인 로드 세트(30)는 어레이 선택 신호(BQ2)와 칩 선택/기록 신호{*CSWE(R)}를 수신한다.
어레이(32)는 신호(BQ0)가 고 논리일 때, 선택되며, 메모리 블럭(40-47)중 하나의 메모리 블럭은 어레이(32)가 선택될 때 선택된다. 선택된 어레이(32)내의 특별한 메모리 블럭(40-47)은 신호(BP0-BP7)의 대응하는 신호가 고 논리일때 선택된다. 어레이(32)에서, 메모리 블럭(40-47)은 제1항 디코더(18)와 열 어드레스 버퍼(16)에 접속된다. 메모리 블럭(40-47)은 각각 메모리 블럭 선택 신호(BP0-BP7)를 수신한다. 각각의 메모리 블럭(40-47)은 행 어드레스 버퍼/디코더(12)로부터 어레이 선택 신호(BQ0)를 수신하고, 글로발 데이타 라인의 제1세트(22)에 결합된 4개의 데이타 출력쌍을 가지고 있다. 판독 모드에서, 선택된 메모리 블럭은 글로발 데이타 라인의 제1세트(22)와 선택된 메모리 블럭사이에 결합된 4개의 데이타 출력쌍을 경유하여 글로발 데이타 라인의 제1세트(22)에 출력 신호를 제공한다. 유사하게, 기록 모드에서, 멀티플렉서(14)는 글로발 데이타 라인의 제1세트(22)에 신호를 출력시키고, 선택된 메모리 블럭은 이러한 신호를 판독 한다.
어레이(34)는 신호(BQ1)가 고 논리일 때 선택된다.
메모리 블럭(48-55)중 하나의 메모리 블럭은 어레이(34)가 선택될 때 선택된다. 선택되어진 어레이(34)내의 특별한 메모리 블럭(48-55)은 신호(BP0-BP7)와 대응하는 신호가 고 논리일 때 선택된다. 어레이(34)에서, 메모리 블럭(48-55)은 제1행 디코더(18)와 열 어드레스 버퍼(16)에 접속된다.
메모리 블럭(48-55)은 각각 메모리 블럭 신호(BP0-BP7)를 수신한다.
각각의 메모리 블럭(48-55)은 행 어드레스 버퍼/디코더(12)로부터 어레이 선택 신호(BQ1)를 수신하며, 글로발 데이타 라인의 제1세트(22)에 결합된 4개의 데이타 출력 쌍을 가지고 있다. 판독 모드에서, 선택된 메모리 블럭은 글로발 데이타 라인의 제1세트(22)와 선택된 메모리 블럭사이에 결합된 4개의 데이타 출력쌍을 경유하여 글로발 데이타 라인의 제1세트(22)에 출력 신호를 제공한다. 유사하게, 기록 모드에서, 멀티플렉서(14)는 글로발 데이타 라인의 제1세트(22)에 신호를 출력시키고, 선택된 메모리 블럭은 이러한 신호를 판독 한다.
어레이(36)는 신호(BQ2)가 고 논리일 때 선택되며, 메모리 블럭(60-67)중 하나의 메모리 블럭은 어레이(36)가 선택될 때 선택된다. 선택되어진 어레이(36)내의 특별한 메모리 블럭(60-67)은 신호(BP0-BP7)와 대응하는 신호가 고 논리일 때 선택된다. 어레이(36)에서, 메모리 블럭(60-67)은 제2행 디코더(20)와 열 어드레스 버퍼(16)에 접속되며, 각각 메모리 블럭 선택 신호(BP0-BP7)를 수신한다. 메모리 블럭(60-67) 각각은 행 어드레스 버퍼/디코더(12)로부터 어레이 선택 신호(BQ2)를 수신하며, 글로발 데이타 라인의 제2세트(24)에 결합된 4개의 데이타 출력쌍을 가지고 있다. 판독 모드에서, 선택된 메모리 블럭은 글로발 데이타 라인의 제2세트(24)와 선택된 메모리 블럭 사이에 결합된 4개의 데이타 출력쌍을 경유하여 글로발 데이타 라인의 제2세트(24)에 출력 신호를 제공한다.
유사하게, 기록 모드에서, 멀티플렉서(14)는 글로발 데이타 라인의 제2세트에 신호를 출력시키고, 선택된 메모리 블럭은 이러한 신호를 판독한다.
어레이(38)는 신호(BQ3)가 논리일 때 선택되며, 메모리 블럭(68-75)중 하나의 메모리 블럭은 어레이(38)가 선택될 때 선택된다. 선택된 어레이(38)내의 특별한 메모리 블럭(68-75)은 신호(BP0-BP7)와 대응하는 신호가 고 논리일 때 선택된다.
어레이(38)에서, 메모리 블럭(68-75)은 제2행 디코더(20)와 열 어드레스 버퍼(16)에 접속되며, 각각 메모리 블럭 선택 신호(BP0-BP7)를 수신한다. 메모리 블럭(68-75)의 각각은 행 어드레스 버퍼/디코더(12)로 부터 어레이 선택 신호(BQ3)를 수신하고, 글로발 데이타 라인의 제2세트(24)에 결합된 4개의 데이타 출력쌍을 가지고 있다. 판독 모드에서, 선택된 메모리 블럭은 글로발 데이타 라인의 제2세트(24)와 선택된 메모리 블럭사이에 결합된 4개의 데이타 출력쌍을 통하여 글로발 데이타 라인의 제2세트(24)에 출력 신호를 제공한다. 유사하게, 기록 모드에서, 멀티플렉서(14)는 글로발 데이타 라인의 제2세트(24)에 신호를 출력시키고, 선택된 메모리 블럭은 이러한 신호를 판독한다.
동작에서, 메모리(10)는 메모리 블럭(40-55와 60-75)내에 배치된 메모리셀로 하여금 판독하고 기록하게 해준다. 기록 사이클 동안에, 멀티플렉서(14)는 데이타 신호(D0-D3)를 수신하고, 이러한 신호를 어드레스(A0-A15)에 기초한 적절한 메모리 블럭에 공급한다. 기록 모드에서, 어레이(32 또는 34)내에 블럭을 포함하고 있는 메모리(10)의 좌측에 위치된 메모리 블럭이 기록될 때, *CSWE(L)는 낮게(low)되고 글로발 데이타 라인 로드 세트(25,27,29)는 디스에이블된다. 그러나 글로발 데이타 라인 로드 세트(26,28,30)는 글로발 데이타 라인의 제2세트가 불확정한 상태를 나타내는 것을 방지하기 위해 인에이블 된다.
메모리(10)의 우측에 있는 메모리 블럭이 기록될 때, *CSWE(R)은 낮게(low)되고 글로발 데이타 라인 로드 세트(26,28,30)는 디스에이블된다. 그러나 글로발 데이타 라인 로드 세트(25,27,29)는 글로발 데이타 라인의 제1세트가 불확정한 상태를 나타내는 것을 방지하기 위해 인에이블 된다.
판독 모드에서, 메모리(10) 어드레스 신호(A0-A15)에 의해 선택된 데이타 신호(D0-D3)로 나타내어진 4비트의 데이타를 제공한다. 열 어드레스 버퍼(16)는 유입되는 어드레스 신호(A12-A15)를 버퍼시키고, 그러한 신호를 메모리 블럭(40-55와 60-75)에 출력시킨다.
행 어드레스 버퍼/프리디코더(12)는 행 어드레스 라인(A0-A11), 칩 선택 신호(*CS) 및 기록 모드 신호(*WE)를 디코드 시킨다. 응답시에, 행 어드레스 버퍼/프리디코더(12)는 신호{BP0-BP7, BQ0-BQ3, *CSWE(L), *CSWE(R)}와 행 어드레스를 행 디코더(18,20)에 공급한다. 신호(BP0-BP7)는 어레이(32,34,36,38) 각각의 8개 메모리 블럭중 하나의 메모리 블럭을 선택한다.
신호(BQ0-BQ3)는 선택된 4개의 어레이(32,34,36,38)중 하나의 어레이를 선택한다. 신호(BP0-BP7)와 신호(BQ0-BQ3)는 세트(40-55와 60-75)의 32 메모리 블럭중 한개의 메모리 블럭을 선택한다. *CSWE(L)은 *CS와 *WE가 참(true)이면 참이고, 어레이(32,34)를 포함하고 있는 좌측이 선택되며, 그러한 것은 메모리(10)가 기록 모드에 있고, 메모리(10)는 액티브되며, 글로발 데이타 라인의 제1세트(22)에 접속된 글로발 데이타 라인 로드는 디스에이블 되어야 한다는 것을 나타내는 것이다. *CSWE(R)은 *CS와 *WE가 참이면 참이고, 어레이(36,38)를 포함하고 있는 우측이 선택되며, 그러한 메모리(10)가 기록 모드에 있고, 메모리(10)는 액티브되며, 글로발 데이타 라인의 제2세트(24)에 접속된 글로발 데이타 라인 로드가 디스에이블 되어야 한다는 것을 나타내는 것이다.
버터된 행 어드레스는 제1행 디코더(18)와 제2행 디코더(20)에 입력된 버퍼된 행 어드레스는 수신에 응답하여, 제1행 디코더(18)는 64개의 글로발 워드 라인을 메모리 블럭(40-55)에 드라이브시키고, 제2행 디코더(20)는 64개의 글로발 워드 라인을 메모리 블럭(60-75)에 드라이브 시킨다. 열 어드레스와 버퍼된 행 어드레스 신호에 따라 워드 라인은 또한 메모리 블럭 자체에 디코드 된다. 특별한 메모리 블럭이 BP0-BP7과 BQ0-BQ3에 의해 선택된 후, 메모리 블럭은 64개의 글로발 워드 라인과 버퍼된 행 어드레스 신호를 결합시키고 128개의 국부 워드 라인을 드라이브 시킨다.
메모리 블럭은 선택된 워드를 따라 열 어드레스를 디코드 시키고 글로발 데이타 라인의 4개 쌍중 각각의 쌍에 대해 한개의 메모리 셀을 선택한다. 4개의 메모리 셀은 4개의 데이타 비트와 글로발 데이타 라인(22)의 제1세트로 4개 데이타 비트의 보수를 선택된 메모리 블럭이 제1어레이(32) 또는 제2어레이(34)위에 위치 될 때 출력시키거나, 또는 선택 메모리 블럭 제3어레이(36) 또는 제4어레이(38)에 위치되면 글로발 데이타 라인의 제2세트(24)상에 4개의 데이타 비트의 보수와 4개의 데이타 비트를 출력시킨다.
멀티플렉서(14)는 글로발 데이타 라인의 제2세트(24)로부터의 신호{GDL(4)/*GDL(4)-GDL(7)/*GDL(7)}와 글로발 데이타 라인의 제1세트(22)로 부터 신호{GDL(0)/*GDL(0)-GDL(3)/*GEL(3)}를 수신하여 출력(D0-D3)을 구성하고 출력(D0-D3)을 버퍼시킨다.
멀티플렉서(14)는 신호(BQ0-BQ3)를 수신하고 만약 제1어레이(32) 또는 제2어레이(34)내의 메모리 블럭이 각각 BQ0 또는 BQ1에 의해서 선택되면 신호{GDL(0)/*GDL(0)-GDL(3)/*GDL(3)}, 또는 제3어레이(36) 또는 제4어레이(38)내의 메모리 블럭이 각각 BQ2 또는 BQ3에 의해서 선택되면 신호{GDL(4)/*GDL(4)-GDL(7)/*GDL(7)}로 부터의 출력(D0-D3)을 드라이브 시킨다.
판독 액세스가 발생할 때, 선택된 메모리 블럭은 4개의 글로발 데이타 라인쌍으로 신호를 출력시키고, 각각의 글로발 데이타 라인쌍은 한쌍의 전송 라인으로서 나타난다. 선택된 메모리 블럭은 선택된 메모리 셀로 부터 감지된 차동 전압을 수신하는 차동 상호 콘덕턴스 증폭기를 사용하여 각각의 긴 전송 라인상으로 신호를 출력시키고 출력된 신호에 응답하여 차동 전류를 출력시킨다. 글로발 데이타 라인은 전류원을 로드시키고 이에 의해 상호 콘덕턴스 증폭기의 출력이 전압으로 변환되어 신호{GDL(0)/*GDL(0)-GDL(7)/*GDL(7)}는 8개의 차동 전압 쌍을 구성한다.
선택된 특별한 글로발 데이타 라인 로드 세트는 선택된 메모리 블럭을 함유하고 있는 어레이에 좌우된다.
제1어레이(32) 또는 제2어레이(34)는 판독 액세스 동안에 선택되고, 신호{*CSWE(L)}는 높게(high)된다.
*CSWE(L)이 높게 되는 메모리 액세스 동안에, 글로발 데이타 라인 로드 세트(27)는 항상 선택된다.
글로발 데이타 라인 로드 세트(25)와 글로발 데이타 라인 로드 세트(29)중 하나의 글로발 데이타 라인 로드 세트가 선택되는 것은 제1어레이(32) 또는 제2어레이(34) 내의 메모리 블럭중 어느 메모리 블럭이 선택되는지의 여부에 의해 결정된다. 제1어레이(32)내의 메모리 블럭이 선택되면, BQ0는 높게되고 BQ0-BQ3는 낮게되며, 글로발 데이타 라인 로드 세트(25)는 인에이블되고, 글로발 데이타 라인 로드 세트(29)는 디스에이블 된다. 만약 제2어레이(34)내의 메모리 블럭이 선택되면, BQ1은 높게 되고, BQ0 및 BQ2-BQ3는 낮게 되고, 글로발 데이타 라인 로드 세트(29)는 인에이블되고, 글로발 데이타 라인 로드 세트(25)는 디스에이블 된다.
유사하게, 만약 판독 액세스 동안에 제3어레이(36) 또는 제4어레이(38)가 선택되면, 신호{*CSWE(R)는 높게 된다. CSWE(R)이 높게되면 메모리 액세스 동안에, 글로발 데이타 라인 로드 세트(28)가 항상 선택된다. 글로발 데이타 라인 로드 세트(26)와 글로발 데이타 라인 로드 세트(30)가 선택되는 것은 제3어레이(36) 또는 제4어레이(38)내의 메모리 블럭 중 어느 블럭이 선택되어지는 여부에 의해 결정된다. 만약 제3어레이(36)내의 메모리 블럭이 선택되면, BQ2는 높게되고, BQ0, BQ1 및 BQ3는 낮게 되고, 글로발 데이타 라인 로드 세트(26)는 인에이블되고, 글로발 데이타 라인 로드 세트(30)는 디스에이블된다. 만약 제4어레이(38)내의 메모리 블럭이 선택되면, BQ3는 높게 되고, BQ0-BQ2는 낮게 되며, 글로발 데이타 라인 로드 세트(30)는 인에이블 되고, 글로발 데이타 로드 세트(26)는 디스에이블 된다.
제2도는 제1도의 메모리 블럭을 더 상세하게 도시한 것이다. 제1도와 제2도 사이에서 공통인 소자는 편리하게 예증하기 위해 같은 숫자로 표기되어 있다. 일반적으로 메모리 블럭(40)는 메모리 어레이(80), 워드라인 드라이버 세트(90), 블럭 디코딩 회로(110), 제1비트 라인 감지 증폭기(122), 제2비트 라인 감지 증폭기(124), 제3비트 라인 감지 증폭기(126), 제4비트 라인 감지 증폭기(128) 및 글로발 데이타 라인의 제1세트(22)를 포함하고 있다. 워드 라인 드라이버의 세트(90)는 128개의 개별적인 워드 라인 드라이버로 구성되어 있다. 그중에서, 제2도에는 워드 라인 드라이버(92), 워드 라인 드라이버(94)와 워드 라인 드라이버(96)가 도시되어 있다.
이러한 것은 예증을 간단히 하기 위해 3개의 워드 드라이버만 도시한 것이다. 글로발 데이타 라인의 제1세트(22)는 또한 글로발 데이타 라인쌍(132,134,136,138)을 포함하고 있다.
메모리 어레이(80)는 128개의 워드 라인과 64개의 비트 라인쌍의 교차점에 배치된 메모리 셀을 포함하고 있다. 메모리 셀(102), 워드 라인(104)과 비트 라인쌍(106)은 보기로서 도시되어 있다. 워드 라인 드라이버의 세트(90)는 메모리 어레이(80)의 128개의 워드 라인에 접속된다. 비트 라인의 첫번째의 16개의 쌍은 비트라인 감지 증폭기(122)에 접속된다.
비트 라인의 두번째의 16개 쌍은 비트 라인 감지 증폭기(124)에 접속되고, 비트 라인의 세번째 16개 쌍의 비트 라인 감지 증폭기(126)에 접속되고, 비트 라인의 네번째 16개 쌍은 비트 라인 감지 증폭기(128)에 접속된다.
블럭 디코딩 회로(110)는 버퍼된 열 어드레스, 버퍼된 행 어드레스 신호, 메모리 블럭 선택 신호(BP0)와 어레이 선택 신호(BQ0)를 수신한다. 블럭 디코딩 회로(110)는 워드 라인 드라이버 세트(90)에 디코드된 행 어드레스 신호(*BS1)와 디코드된 행 어드레스 신호(*BSJ)를 제공한다. 블럭 디코딩 회로(11)는 디코드 된 열 신호를 비트 라인 감지 증폭기(122,124,126,128)에 제공한다. 비트 라인 감지 증폭기(122)는 글로발 데이타 라인 신호의 제1쌍을 글로발 데이타 라인(132)의 쌍에 제공한다. 비트 라인 감지 증폭기(124)는 글로발 데이타 라인 신호의 제2쌍을 글로발 데이타 라인(134)의 쌍에 제공한다.
비트 라인 감지 증폭기(126)는 글로발 데이타 라인 신호의 제3쌍 글로발 데이타 라인(136)의 쌍에 제공하고 비트 라인 감지 증폭기(128)는 글로발 데이타 라인 신호의 제4쌍의 글로발 데이타 라인(138)의 쌍에 제공한다.
워드 라인 드라이버(92)는 디코드된 행 어드레스 신호(*BSJ)를 수신하고, 메모리 어레이(80)에서 제1워드를 구동시킨다. 워드 라인 드라이버(92)는 또한 도시되지 않은 글로발 워드 라인에 접속된다. 워드 라인 드라이버(94)는 디코드된 행 어드레스 신호(*BSJ)를 수신하고, 글로발 워드 라인(108)에 접속되며, 메모리 어레이(80)에서 제1워드 라인을 구동시킨다. 워드 라인 드라이버(96)는 디코드된 행 어드레스 신호(*BSI)를 수신하고, 글로발 워드 라인(108)에 접속되며, 메모리 어레이(80)에서 제2워드 라인을 구동시킨다.
도시되지 않은 다른 워드 라인 드라이버는 다른 방법으로 *BSI 또는 *BSJ에 접속되어 각각의 64개의 글로발 워드 라인은 2개 워드 라인 드라이버에 접속되며, 그중 하나는 디코드된 행 어드레스 신호(*BSI)에 접속되고, 다른 하나는 디코드된 행 어드레스 신호(*BSJ)에 접속된다. 다른 워드 라인 드라이버는 또한 메모리 어레이(80)에서 다른 워드 라인을 구동시킨다.
메모리 셀(102)은 워드 라인(104)으로부터 제1신호를 수신하기 위한 압력과, 비트 라인쌍(106)에 접속시키기 위한 2개의 상보 출력을 가지고 있다.
메모리 셀(102)은 메모리 어레이(80)에 함유된 다수의 메모리 셀의 예이며, 여기서 128개의 워드 라인과 64개의 비트 라인의 각각의 교차점은 하나의 메모리 셀을 함유하고 있다. 유사하게, 워드 라인(104)은 통상적으로 128개의 워드 라인이며, 비트 라인쌍은 메모리 어레이(80)에 함유된 64개의 비트 라인쌍이다.
동작에서, 블럭 디코딩 회로(110)는 신호(BP0,BQ0)에 의해서 선택될 때 버퍼된 열 어드레스에 응답하는 디코드된 열 신호와, 버퍼된 행 어드레스 신호에 응답하는 디코드된 행 어드레스 신호(*BSI,*BSJ)를 출력시킨다. 디코드된 열 어드레스는 글로발 데이타 라인의 대응하는 쌍을 증폭시키는 한쌍의 비트 라인을 선택한다. 비트 라인 감지 증폭기(122,124,126,128)는 각각 16비트의 라인쌍을 증폭시키고, 이러한 라인쌍을 각각 글로발 데이타 라인(132,134,136,138)의 쌍으로 출력시킨다. 제1도의 행 디코드(18)는 행 어드레스에 응답하여 한 세트의 64개 글로발 워드 라인중 하나의 글로발 워드 라인을 구동시킨다.
각각의 글로발 워드 라인은 각각의 메모리 블럭에 2개의 워드 라인 드라이버를 접속시킨다. 또한 블럭 디코딩 회로(110)로부터 행 어드레스 신호(*BSI,*BSJ)는 선택된 글로발 워드 라인에 접속된 2개의 라인에서 하나의 워드 라인 드라이버를 선택한다. 행 디코드(18)와 블럭 디코딩 회로(110)는 메모리 어레이(80)에서 128개의 워드 라인중 하나의 워드 라인을 선택한다. 예를 들면, 행 디코드(18)가 글로발 워드 라인(108)을 선택하고, 디코드된 행 어드레스 신호(*BSI)가 낮으면, 워드 라인 드라이버(96)는 활성화되어 메모리 어레이(80)에서 대응하는 워드 라인을 구동시킨다.
선택된 워드 라인 드라이버는 그러한 워드 라인상에 위치된 64개의 메모리 셀에 워드 라인상에 위치된 64개의 메모리 셀에 워드 라인을 구동시킨다. 메모리 어레이(80)는 비트 라인쌍에 64개의 상보 신호를 출력시킨다. 각가의 비트 라인 감지 증폭기(120,122,124,126)는 16개의 쌍을 수신한다. 비트 라인 감지 증폭기(122,124,126,128)는 전부 디코드된 열 어드레스를 수신하고, 각각은 전부 디코드된 열 어드레스에 응답하여 글로발 데이타 라인쌍(132,134,136)에 글로발 데이타 라인 신호의 하나의 상보쌍을 출력시킨다.
제3도는 비트 라인 감지 증폭기(122)를 더 상세하게 도시한 것이다. 비트 라인 감지 증폭기(122)는 일반적으로 비트 라인 통과 세트(140), 차동 증폭기 세트(150), 레벨 시프터(160) 및 상호 콘덕턴스 증폭기(170)를 포함하고 있다. 비트 라인 통과 세트(140)는 또한 비트 라인 통과 블럭(142,144,146,148)을 포함하고 있다. 차동 증폭기 세트(150)는 또한 차동 증폭기(152,154,156,158)를 포함하고 있다.
본 발명은 비트 라인 통과 블럭(142,144,146,148)으로부터 상보 신호를 수신하고 감지하여 글로발 데이타 라인(132)의 쌍에 상기 신호를 증폭시키기 위한 장치를 포함하고 있다. 그러한 것을 수행하기 위한 장치는 이전 기술의 실행보다도 메모리(10)의 액세스 시간을 향상시킨다.
각각의 비트 라인 통과 블럭(142,144,146,148)은 디코드된 열 신호(CPLOC0와 *CPLOC0,CPLOC1과 *CPLOC1, CPLOC2와 *CPLOC2, CPLOC3와 *CPLOC3)를 수신한다. 상기 각각의 블럭은 제2도에 메모리 어레이(80)로부터 4비트 라인쌍을 수신한다. 비트 라인 통과 블럭(142)은 제2도내의 메모리 어레이(80)로부터 첫번째 비트 라인쌍을 수신하여 데이타 라인 신호의 쌍(DL0와 *DL0)을 차동 증폭기(152)에 출력시킨다. 비트 라인 통과 블럭(144)은 제2도내의 메모리 어레이(80)로부터 두번째 4비트 라인쌍을 수신하여 차동 증폭기(154)에 데이타 라인 신호의 쌍(DL1과 *DL1)을 출력시키며, 비트 라인 통과 블럭(146)은 제2도내의 메모리 어레이(80)로부터 세번째 4비트 라인쌍을 수신하여 차동 증폭기(156)에 데이타 라인 신호의 쌍(DL2와 *DL2)을 출력시키고, 비트 라인 통과 블럭(148)은 제2도내의 메모리 어레이(80)로부터 네번째 4비트 라인쌍을 수신하여 차동 증폭기(158)에 데이타 라인 신호의 쌍(DL3와 *DL3)을 출력시킨다.
집합적으로, 비트 라인 감지 증폭기(122)는 제2도의 메모리 어레이(80)로부터 첫번째 16비트 라인쌍을 수신한다.
차동 증폭기(152)는 데이타 라인 신호(DL0와 *DL0)와 디코드된 열 신호(*COL0)를 수신하고, 차동 증폭된 신호{N102(0)와 N103(0)}를 레벨 시프터(160)에 출력시킨다. 차동 증폭기(154)는 데이타 라인 신호(DL1와 *DL1)와 디코드된 열 신호(*COL1)을 수신하고, 차동 증폭된 신호{N102(1)과 N103(1)}를 레벨 시프터(160)에 출력시킨다. 차동 증폭기(156)는 데이타 라인 신호(DL2와 *DL2)와 디코드된 열 신호(*COL2)을 수신하고, 차동 증폭된 신호{N101(2)와 N103(2)}를 레벨 시프터(160)에 출력시킨다. 차동 증폭기(158)는 데이타 라인 신호(DL3와 *DL3)와 디코디된 열 신호(*COL3)를 수신하고, 차동 증폭된 신호{N102(3)와 N103(3)}를 레벨 시프터(160)에 출력시킨다. 레벨 시프터(160)는 N102(0), N103(0), N102(1), N103(1), N102(2), N103(2), N102(3) 및 N103(3)을 수신하고, 디코드된 열 신호(*COLRD)를 수신하며, 한쌍의 상보 프리-글로발(pre-global) 데이타 라인 신호(PGDL과 *PGDL)를 상호 콘덕턴스 증폭기(170)에 출력시킨다. 상호 콘덕턴스 증폭기(170)는 신호(PGDL과 *PGDL)를 수신하고, 한쌍의 상보 글로발 데이타 라인 신호(GDL과 *GDL)를 제2도의 한쌍의 글로발 데이타 라인(132)에 출력시킨다.
동작시에, 제1도의 메모리(10)의 판독 모드에서, 제2도의 메모리 어레이(80)는 64비트 라인쌍 양단에 128워드 라인중 하나의 워드 라인을 구동시킨다.
64비트 라인쌍은 상보 신호를 비트 라인 감지 증폭기(122,124,126,128)에 제공한다. 비트 라인 감지 증폭기(122,124,126,128)는 각각 16개의 차동 비트 라인쌍을 수신한다. 각각의 비트 라인 감지 증폭기에 의해 수신된 열 신호는 또한 하나의 비트 라인을 선택하여, 각각의 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인의 교차점에 위치된다.
비트 라인 통과 블럭(142,144,146,148)은 각각 4비트 라인쌍을 수신한다.
비트 라인 통과 블럭(142,144,146,148)에서, 디코드된 열 신호{CPLOC(0)-CPLOC(3)와 *CPLOC(0)-*CPLOC(3)}는 각가의 비트 라인 통과 블럭이 비트 라인의 4개 쌍중 하나의 쌍을 선택하도록 해준다.
비트 라인 통과 블럭(142,144,146,148)은 각각의 대응하는 차동 증폭기에 대해 하나의 상보 데이타 라인쌍을 각각 출력시킨다. 신호{CPLOC(0)-CPLOC(3)와 *CPLOC(0)-*CPLOC(3)}에 의해 선택된 비트 라인쌍은 증폭없이 대응하는 비트 라인 통과 블럭을 통하여 통과한다. 이러한 방법에서, 상보 데이타 라인 신호는 선택된 비트 라인쌍에 대한 상보 비트 라인 신호와 같다.
디코드된 열 신호(*COL0-COL3)는 차동 증폭기(152,154,156 또는 158)에서 하나의 차동 증폭기를 선택한다. 디코드된 열 신호(*COL0-*COL3)중 하나의 신호만이 낮으며, 다른 각각의 세개의 신호는 높으며, 이러한 것은 1/4(one-of-four)선택을 제공한다. 그뒤 선택된 차동 증폭기는 데이타 라인쌍(DL0와 *DL0,DL1과 *DL1,DL2와 DL2 또는 DL3와 *DL3)을 증폭시키고, 증폭된 차동 신호{N102(0)와 N102(0), N102(1)과 N103(1), N102(2)와 N103(2) 또는 N102(3)와 N103(3)}를 레벨 시프터(160)에 제공한다. 레벨 시프터(160)는 증폭된 차동 신호의 공통 모드 전압을 시프터시키고, 프리-글로발 데이타 라인 신호(PGDL과 *PGDL)를 상호 콘덕턴스 증폭기(170)에 제공한다. 차동 증폭기, 레벨 시프터와 상호 콘덕턴스 증폭기의 조합은 비-어드레스 전이 검출의 사용을 허용하여 종래 기술의 설계에 비해 액세스 시간을 향상시킨다.
상호 콘덕턴스 증폭기(170)는 차동 전류를 글로발 데이타 라인(132)의 쌍에 구동시킨다. 차동 전류가 글로발 데이타 라인(132)의 쌍에 구동될 때, 2개의 글로발 데이타 라인 로드는 차동 전류를 최종 감지 및 출력을 위한 차동 전압을 변환시킨다. 제2도의 메모리 블럭(40)이 선택될 때, 제1도의 글로발 데이타 라인 로드(25,27)가 선택된다.
제4도는 차동 증폭기(152)의 상세한 회로 다이어그램을 도시한 것이다. 차동 증폭기(152)는 P채널 트랜지스터(202,204)와 N채널 트랜지스터(206,208,210,212,214)를 포함하고 있다. 트랜지스터(202)는 정의 전력공급(VDD)에 접속시키기 위한 소스, 디코드된 열 신호(*COL0)를 수신하기 위한 게이트 및 증폭된 차동 신호{N102(0)}를 제공하기 위한 드레인을 가지고 있다.
트랜지스터(206)는 트랜지스터(202)의 드레인에 접속된 드레인과, 디코드된 열 신호(*COL0)에 접속된 게이트 및 부의 전력 공급 전압(VSS)에 접속된 소스를 가지고 있다. 트랜지스터(210)는 트랜지스터(202)의 드레인에 접속시키기 위한 드레인과, 데이타 라인 신호(DL0)를 수신하기 위한 게이트 및 소스를 가지고 있다. 트랜지스터(214)는 트랜지스터(210)의 소스에 접속된 드레인과, 바이어싱 신호(NBIAS)를 수신하기 위한 게이트 및 VSS에 접속된 소스를 가지고 있다.
트랜지스터(204)는 VDD에 접속된 소스와, 디코드된 열 신호(*COL0)에 접속된 게이트 및 증폭된 차동 신호{N103(0)}를 제공하기 위한 드레인을 가지고 있다. 트랜지스터(208)는 트랜지스터(204)의 드레인에 접속된 드레인과, 디코드된 열 신호(*COL0)에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다.
트랜지스터(212)는 트랜지스터(204)의 드레인에 접속된 드레인과, 데이타 라인 신호(*DL0)에 접속된 게이트 및 트랜지스터(214)의 드레인에 접속된 소스를 가지고 있다.
동작시에, 차동 증폭기(152)는 상보 데이타 라인 신호(DL0와 *DL0)를 수신하고, 수신된 신호에 응답하여 한쌍의 상보 증폭된 차동 신호{N102(0),N103(0)}를 제공한다. 차동 증폭기(152)는 디코드된 열 신호(*COL0)에 의해 선택되며, 제3도의 4개의 차동 증폭기(152,154,156,158)중 하나의 차동 증폭기가 선택된다. *COL0가 높을 때(예를 들면, 주장되지 않은), 트랜지스터(206,208)는 N102(2),N103(0)를 전도하여 VSS에 구동시켜서 차동 증폭기(152)를 해제시킨다.
*COL0가 낮을 때, 트랜지스터(206,208)는 전도되지 않으며, 트랜지스터(202,204)가 전도되어 증폭된 차동 신호{N102(0)와 N103(0)}상에 출력을 구동시킨다.
바이어싱 신호(NBIAS)는 일정하며, N채널 트랜지스터(214)를 바이어스시키는 레벨에 유지되어 N채널 트랜지스터(214)는 전류원으로서 작동한다. 트랜지스터(202,204)에 대한 크기는 트랜지스터(202,204)가 선형 영역에서 작동하고 차동 증폭기(152)용 저항 로드와 비슷하게 작동하도록 선택된다. 신호{N102(0)와 N103(0)}는 대략 0.7volts를 마이너스한 VDD와 VDD사이에 작동한다. 차동 증폭기(152)는 데이타 라인쌍에서 작은 차동 전압을 감지하여 작은 차동 전압을 증폭시킨다. 그러나, 차동 증폭기(152)의 공통 모드 출력 전압은 거의 VDD되거나 또는 대략 0.7volts의 1/2을 마이너스한 VDD가 된다. 비록 차동 증폭기(152)가 빠르다고 하더라도, 공통 모드 전압은 실제 증폭을 위해 더 높게 된다. 차동 증폭기(152)의 출력상에서 공통 모드 전압은 레벨 시프터(160)에 의해서 수행된 기능과 다른 증폭을 허용시키는 형태로 변경되어야만 한다.
제5도는 레벨 시프터(160)의 회로 다이어그램을 도시한 것이다. 레벨 시프터(160)는 N채널 트랜지스터(220,221,222,223,225); N채널 트랜지스터(227,230,231,232,233,236); N채널 트랜지스터(240,241,242,243,245); N채널 트랜지스터(247,250,251,252,253,246)를 포함하고 있다. 트랜지스터(220)는 VDD에 접속된 드레인과, 신호{N102(0)}를 수신하기 위한 게이트 및 소스를 가지고 있다.
트랜지스터(221)는 VDD에 접속된 드레인과, 신호{N102(1)}를 수신하기 위한 게이트 및 트랜지스터(220)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(222)는 VDD에 접속된 드레인과, 신호{N102(2)}를 수신하기 위한 게이트 및 트랜지스터(220)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(223)는 VDD에 접속된 드레인과, 신호{N102(3)}를 수신하기 위한 게이트 및 트랜지스터(220)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(225)는 트랜지스터(220)의 소스에 접속된 드레인과, 트랜지스터(225)의 드레인에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다.
트랜지스터(230)는 VDD에 접속된 드레인과, 신호{N103(0)}를 수신하기 위한 게이트 및 신호(PGDL)를 제공하기 위한 소스를 가지고 있다. 트랜지스터(231)는 VDD에 접속된 드레인과, 신호{N103(1)}를 수신하기 위한 게이트 및 트랜지스터(230)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(232)는 VDD에 접속된 드레인과, 신호{N103(2)}를 수신하기 위한 게이트 및 트랜지스터(230)의 소스에 접속된 소스를 가지고 있다.
트랜지스터(233)는 VDD에 접속된 드레인과, 신호{N103(3)}를 수신하기 위한 게이트 및 트랜지스터(230)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(226)는 트랜지스터(230)의 소스에 접속된 드레인과, 트랜지스터(225)의 게이트에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다. 트랜지스터(227)는 트랜지스터(230)의 소스에 접속된 드레인과, 디코드된 신호(*COLRD)에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다.
트랜지스터(240)는 VDD에 접속된 드레인과, 신호{N103(0)}를 수신하기 위한 게이트 및 소스를 가지고 있다. 트랜지스터(241)는 VDD에 접속된 드레인과, 신호{N103(1)}를 수신하기 위한 게이트 및 트랜지스터(240)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(242)는 VDD에 접속된 드레인과, 신호{N103(2)}를 수신하기 위한 게이트 및 트랜지스터(240)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(243)는 VDD에 접속된 드레인과, 신호{N103(3)}를 수신하기 위한 게이트 및 트랜지스터(240)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(245)는 트랜지스터(240)의 소스에 접속된 드레인과, 트랜지스터(245)의 드레인에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다. 트랜지스터(250)는 VDD에 접속된 드레인과, 신호{N102(0)}를 수신하기 위한 게이트 및 신호(*PGDL)를 제공하기 위한 소스를 가지고 있다. 트랜지스터(251)는 접속된 드레인과, 신호{N102(1)}를 수신하기 위한 게이트 및 트랜지스터(250)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(252)는 VDD에 접속된 드레인과, 신호{N102(2)}를 수신하기 위한 게이트 및 트랜지스터(250)의 소스에 접속된 소스를 가지고 있다.
트랜지스터(253)는 VDD에 접속된 드레인과, 신호{N102(3)}를 수신하기 위한 게이트 및 트랜지스터(250)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(246)는 트랜지스터(250)의 소스에 접속된 드레인과, 트랜지스터(245)의 게이트에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다. 트랜지스터(247)는 트랜지스터(250)의 소스에 접속된 드레인과, *COLRD에 접속된 게이트 및 VSS에 접속된 소스를 가지고 있다.
동작시에, 디코드된 열 신호(*COLRD)는 레벨 시프터(160)를 선택한다. 상기의 신호가 높을 때, 디코드된 열 신호(*COLRD)는 프리-글로발 데이타 라인 신호(PGDL과 *PGDL)를 VSS에 구동시키고 PGDL과 *PGDL이 상호 콘덕턴스 증폭기(170)의 입력에서 유동되는 것을 방지하는 N채널 트랜지스터(227,247)를 턴-온 시킨다. 상기 신호가 낮을 때, 디코드된 열 신호(*COLRD)는 N채널 트랜지스터(227,247)를 턴-오프 시키고 레벨 시프터(160)를 인에이블 시킨다. 레벨 시프터(160)는 증폭된 차동 신호쌍{N102(0)/N103(0)-N102(3)/N103(3)}을 수신하여, 상기 신호쌍을 상호 콘덕턴스 증폭기(170)에 입력시키기에 적절한 전압보다 더 많은 전압을 레벨 이동시킨다. 디코드된 열 신호(*COL0-COL3)중 하나의 신호만이 판독 액세스 동안에 활성화되기 때문에, 한쌍의 증폭된 차동 신호{N102(0)/N103(0)-N102(3)/N103(3)}만이 판독 액세스 동안에 활성화된다. 레벨 이동은 트랜지스터(220-223,230-233,240-243,250-253)의 세트의 트랜지스터의 추가 임계치 강하에 기인하여 발생한다. 추가로, 증폭은 트랜지스터(225와 226,245와 246)에서 전류 미러 작용을 발생시킨다. 양호한 실시예에서, 트랜지스터 크기는 대략 1100millivolts로 PGDL과 *PGDL상에 차동 전압을 변형시키고, 대략 VDD의 1/2로 공통 모드 전압을 변형시킨다. 레벨 시프터(160)는 소스 폴로워(source flower)로 구성되기 때문에, 차동 증폭기(152)에 공급된 유효 캐패시턴스는 매우 낮게되고, 레벨 시프터(160)의 출력에서 드라이브 수용량은 크며, 유효 캐패시턴스와 드라이브 수용량은 빠른 판독 액세스에 기여하게 된다.
레벨 시프터(160)는 또한 대략 0.7volts의 1/2을 마이너스한 VDD로부터 VDD의 대략 1/2까지의 출력 공통모드 전압을 이동시킴으로써 빠른 차동 증폭기(152)를 사용할 때의 문제점을 극복한다.
레벨 시프터(160)는 또한 차동 전압 스윙(swing)이 700millivolts 대신에 1100millivolts가 되도록 몇몇의 응용을 도입한다. 차동 증폭기(152)와 레벨 시프터(160)의 조합은 비트 라인쌍에 작은 신호를 취하고 대략 1/2 VDD의 공통 모드 전압과 1100millivolts의 전압 스윙을 증폭시키는 것이 도시되어 왔다. 그러나, 감지 기능을 완료시키기 위해, 비트 라인 감지 증폭기(122)가 제1도의 멀티플렉서(14)에 의해 출력시키기 위한 적절한 방식으로 글로발 데이타 라인상에 신호를 보내야만 한다.
제6도는 상호 콘덕턴스 증폭기(170)의 회로 다이어그램을 도시한 것이다. 상호 콘덕턴스 증폭기(170)은 N채널 트랜지스터(260,262,264)를 포함하고 있다. 제6도에는 또한 한쌍의 글로발 데이타 라인(132)이 도시되어 있다. 트랜지스터(260)는 글로발 데이타 라인쌍(132)의 상보 글로발 데이타 라인에 접속된 드레인과, 프리-글로발 데이타 라인 신호(PGDL)를 수신하기 위한 게이트 및 소스를 가지고 있다. 트랜지스터(262)는 글로발 데이타 라인쌍(132)의 정확한 라인에 접속된 드레인과, 프리-글로발 데이타 라인 신호(* PGDL)를 수신하기 위한 게이트 및 트랜지스터(260)의 소스에 접속된 소스를 가지고 있다. 트랜지스터(264)는 트랜지스터(260)의 소스에 접속된 드레인과, 바이어싱 신호(NBIAS)를 수신하기 위한 게이트 및 VSS에 접속된 소스를 가지고 있다.
동작시에, 상호 콘덕턴스 증폭기(170)는 프리-글로발 데이타 라인 신호(PGDL과 *PGDL)에 대한 레벨 시프터(160)로부터 차동 전압을 수신하여 차동 전압을 글로발 데이타 라인(132)의 쌍에 유도된 차동 전류로 변환시킨다. 트랜지스터(264)는 바이어싱 신호(NBIAS)에 의해 포화 영역으로 바이어스되며, 전류원으로서 기능을 한다. PGDL과 *PGDL에 대한 차동 신호는 신호의 차동 성분이 대략 1100millivolts가 되도록 레벨 스프터(160)에 의해서 증폭되었고, 그러한 것은 비교적 큰 전류의 빠른 스위칭을 허용시켜준다. 양호한 실시예에서, 상호 콘덕턴스 증폭기(170)는 대략 2.5milli amperes의 전류를 스위치시켜 글로발 데이타 라인쌍(132)이 빠르게 구동되도록 해준다. 최종 감지 단계의 부분에서, 글로발 데이타 라인쌍(132)에 대한 차동 전류는 글로발 데이타 라인 로드 세트(25,27)에 의해 차동 전압으로 변환되어 버퍼되고 4개의 신호(D0-D3)의 세트로서 멀티플렉서(14)를 통하여 출력된다.
차동 증폭기, 레벨 시프터와 상호 콘덕턴스 증폭기의 조합은 감지된 비트 라인 신호를 종래 기술의 실시예 보다 현저하게 액세스 시간을 향상시키는 방식으로 글로발 데이타 라인상에 제공한다. 차동 증폭기(152)는 레벨 시프터(160)에 높은 공통 모드 전압을 가진 차동 신호를 빠르게 제공하는 동안에 선택된 비트 라인의 쌍에 대해 비트 라인 신호를 반사시키는 한쌍의 데이타 라인 신호를 증폭시킨다. 레벨 시프터(160)는 높은 공통 모드 전압을 수신하여 최종 출력 처리시키기 위해 적절한 레벨에 상기 전압을 시프터시켜서 데이타 라인 신호를 증폭시킨다. 상호 콘덕턴스 증폭기(170)는 레벨 시프터된 신호를 수신하여 한쌍의 글로발 데이타 라인에 차동 전류를 스위치시키고, 여기서 그후 차동 전류가 출력된다.
지금까지의 설명에 의해 제공되어온 메모리는 비어드레스 전이 검출을 사용하여 비트 라인 감지를 위한 향상된 장치를 제공함으로써 액세스 시간을 감소시킴이 명백하게 되었다. 이러한 장치의 중요한 부분은 차동 증폭기, 레벨 시프터 및 상호 콘덕턴스 증폭기를 포함하고 있다. 비트 라인 감지에서 향상을 위한 장치와 방법이 기술되어 왔으며, 많은 변경이 가능하다.
본 발명이 양호한 실시예의 내용으로 기술되어 왔지만, 본 발명이 많은 방법으로 변경될 수 있고 상술되고 설정된 것보다 많은 다른 실시예를 가정할 수도 있음은 명백하며 그러한 것은 본 발명의 정신과 범위내에서 모든 변경을 충족하는 첨부된 청구범위에 의해 의도되어진다.

Claims (5)

  1. 메모리 셀이 선택될 때 각각의 메모리 셀이 한쌍의 상보 비트 라인 신호를 제공하는 다수의 메모리 셀과; 어드레스를 수신하고 수신된 어드레스에 응답하여 메모리 셀을 선택하기 위한 입력 수단; 입력 수단에 결합되어 이 입력 수단에 의해 선택된 메모리 셀에 의해 제공되어진 상보 비트 라인 신호에 응답하여 한쌍의 상보 증폭된 신호를 제공하기 위한 차동 증폭기; 상기 차동 증폭기에 결합되고 상기 한쌍의 상보 증폭된 신호사이의 공통 모드 전압을 레벨 시프터시키고 이에 응답하여 상보 레벨 시프터된 신호를 제공하기 위한 레벨 시프터; 및 상기 레벨 시프터에 결합되고 상보 출력을 가지며, 상기 레벨 시프터된 신호에 응답하여 제1 및 제2차동 전류 신호를 상기 상보 출력상에 제공하기 위한 상호 콘덕턴스 증포기를 포함하는 것을 특징으로 하는 메모리.
  2. 메모리 셀이 선택될 때 각각의 메모리 셀이 한쌍의 상보 비트 라인 신호를 제공하는 다수의 메모리 셀과; 어드레스를 수신하고 수신된 어드레스에 응답하여 메모리 셀을 선택하기 위한 입력 수단; 입력 수단에 결합되어 이 입력 수단에 의해 선택된 메모리 셀에 의해 제공되어진 상보 비트 라인 신호에 응답하여 한쌍의 상보 증폭된 신호를 제공하기 위한 차동 증폭기; 상기 차동 증폭기에 결합되고 상기 한쌍의 상보 증폭된 신호사이의 공통 모드 전압을 레벨 시프터하며 이에 응답하여 한쌍의 상보 레벨 시프터된 신호를 제공하기 위한 레벨 시프터; 제1차동 전류 신호를 제공하는 제1전류 전극, 참 증폭된 신호를 수신하는 제어 전극 및 제2전류 전극을 가지는 제1트랜지스터; 제2차동 전류 신호를 제공하는 제2전류 전극, 상보 중폭된 신호를 수신하는 제어 전극, 및 상기 제1트랜지스터의 제2전류 전극에 결합된 제2전류 전극을 가지는 제2트랜지스터; 상기 제1트랜지스터의 제2전류 전극에 결합된 제1단자 및 제1전원 전압 단자에 결합된 제2단자를 가지는 전류원; 및 상기 제1 및 제2차동 전류 신호를 나타내는 논리 상태에서 메모리의 외부에 출력 데이타 신호를 제공하는 출력 수단을 포함하는 것을 특징으로 하는 메모리.
  3. 다수의 비트 라인쌍과 다수의 워드 라인을 가지고 있는 메모리에 있어서, 다수의 비트 라인쌍과 다수의 워드 라인의 교차점에 배치되고, 각각의 메모리 셀은 선택된 비트 라인쌍과 인에이블된 워드 라인에 의해 선택되며, 메모리 셀이 선택될 때 한쌍의 상보 비트 라인 신호를 제공하는 다수의 메모리 셀; 워드 라인에 결합되어 다수의 행 어드레스 신호에 응답하여 워드 라인을 인에이블시키기 위한 행 디코딩 수단; 비트 라인쌍에 결합되어 다수의 열 어드레스 신호에 응답하여 비트 라인쌍을 선택하기 위한 열 디코딩 수단; 열 디코드에 결합되어 열 디코딩 수단에 의해 선택된 비트 라인쌍에 대해 한쌍의 상보 신호와 응답하는 한쌍의 상보 증폭된 신호를 제공하기 위한 차동 증폭기; 상기 차동 증폭기에 결합되어 상보 증폭된 신호에 응답하여 한쌍의 레벨 시프터된 신호를 제공하기 위한 레벨 시프터; 상기 레벨 시프터에 결합되고 상보 출력을 가지고 있으며, 상보 레벨 시프터된 신호에 응답하여 상기 상보 출력에 대한 차동 전류를 제공하기 위한 상호 콘덕턴스 증폭기; 및 상기 상호 콘덕턴스 증폭기에 결합되어 상호 콘덕턴스 증폭기의 출력에서의 차동 전류를 나타내는 논리 상태에서 메모리의 외부에 출력 데이타 신호를 제공하기 위한 출력 수단을 포함하는 것을 특징으로 하는 메모리.
  4. 다수의 비트 라인쌍과 다수의 워드 라인을 가지고 있는 메모리에 있어서, 다수의 비트 라인쌍과 다수의 워드 라인의 교차점에 배치되고, 각각의 메모리 셀은 선택된 비트 라인쌍과 인에이블된 워드 라인에 의해 선택되며, 메모리 셀이 선택될 때 한쌍의 상보 비트 라인 신호를 제공하는 다수의 메모리 셀; 상기 워드 라인에 결합되어 다수의 행 어드레스 신호에 응답하여 워드 라인을 인에이블시키기 위한 행 디코딩 수단; 상기 비트 라인쌍에 결합되어 첫번째 다수의 열 어드레스 신호에 응답하는 다수의 비트 라인쌍으로부터 비트라인쌍의 세트를 선택하기 위한 제1열 디코딩 수단; 상기 제1열 디코딩 수단에 결합되어 다수의 상보 증폭된 신호의 쌍을 제공하는 다수의 차동 증폭기로서, 여기서 각각의 상보 증폭된 신호의 쌍은 제1열 디코딩 수단에 의해 선택된 비트 라인쌍의 세트상의 한쌍의 상보 신호에 응답하는, 상기 다수의 차동 증폭기; 제2다수의 열 어드레스 신호에 응답하여 한쌍의 상보 증폭된 신호의 쌍을 선택하기 위한 제2열 디코딩 수단; 상기 다수의 차동 증폭기에 결합되어 상보 증폭된 신호의 선택된 쌍에 응답하는 상보 레벨 시프터된 신호의 쌍을 제공하기 위한 레벨 시퍼터; 및 상기 레벨 시프터에 결합되어 레벨 시프터에 의해 제공된 상보 레벨 시프터된 신호의 쌍을 나타내는 논리 상태에서 메모리의 외부에 출력 데이타 신호를 제공하기 위한 출력 수단을 포함하는 것을 특징으로 하는 메모리.
  5. 다수의 비트 라인쌍과 다수의 워드 라인의 교차점에 배치되는 다수의 메모리 셀로서, 각각의 메모리 셀은 선택된 비트 라인쌍과 인에이블된 워드 라인에 의해 선택되며, 메모리 셀이 선택될 때 한쌍의 상보 비트 라인 신호를 제공하는 상기 다수의 메모리 셀과, 다수의 행 어드레스 신호에 응답하는 워드 라인을 인에이블시키는 워드 라인에 결합된 행 디코딩 수단과, 다수의 열 어드레스 신호에 응답하는 비트 라인쌍을 선택하기 위해 비트 라인쌍에 결합된 열 디코딩 수단과, 한쌍의 글로발 데이타 라인상의 신호를 취하고 이러한 신호에 응답하여 데이타 신호를 출력시키는 출력 수단을 포함하고 있는 메모리에서 데이타를 감지하는 방법은, 한쌍의 증폭된 신호를 발생시키기 위해 상보 비트 라인 신호를 차동적으로 증폭시키는 단계; 한쌍의 레벨 시프터된 신호를 발생시키기 위해 상기 증폭된 신호를 레벨 시프터시키는 단계; 상기 레벨 시프터된 신호를 차동 전류로 변환시키는 단계; 및 글로발 데이터 라인쌍에 차동 전류를 제공하는 단계를 포함하는 것을 특징으로 하는 데이타 감지 방법.
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