KR20020002244A - 반도체 기억 장치 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 입출력 데이터의 수에 따라서 활성화 앰프의 수를 변화시킴으로써, 소비 전류를 삭감한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 설정된 입출력 데이터의 수를 나타내는 데이터수 선택 신호를 생성하는 데이터수 선택 신호 생성 회로와, 메모리 셀의 판독 및 기록 데이터를 전송하는 비트선과, 이 비트선에 접속되어 상기 데이터수 선택 신호에 따른 수만큼 활성화되는 복수의 센스 앰프를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 자세하게는 소비 전 류를 삭감할 수 있는 반도체 기억 장치에 관한 것이다.
종래부터 입출력 데이터수가 가변인 반도체 기억 장치가 존재하지만, 모두 컬럼 선택선의 수를 변화시킴으로써, 혹은 데이터 버스 앰프의 출력을 스위칭하는 등의 방법으로 이루어진다.
종래의 방법에서는 입출력 데이터수를 변화시키더라도, 집적 회로 전체적인 소비 전류는 거의 변하지 않는다. 왜냐하면, 활성화 기간에 있어서의 소비 전류의 대부분은 센스 앰프 즉 비트선의 증폭에 관계되는 전류이며, 활성화되는 센스 앰프의 수를 삭감하지 않는 한, 반도체 기억 장치에서 대폭적인 소비 전류의 삭감은 기대할 수 없다.
단, 소비 전류 삭감을 도모하기 위해서 대폭으로 회로 설계를 변경하거나 아키텍쳐를 변경하면 비용이 소요된다. 따라서, 종래와 거의 같은 회로 및 아키텍쳐를 이용하여 실현할 수 있는 저소비 전류의 반도체 기억 장치가 요구된다.
따라서 본 발명의 목적은 종래와 거의 같은 회로 및 아키텍쳐를 이용하여, 입출력 데이터수에 따라서 활성화 앰프수를 바꿈으로써, 입출력 데이터수에 따른소비 전류의 삭감이 가능한 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 의한 반도체 기억 장치의 개략 블록도이다.
도 2는 본 발명에 의한 활성화 센스 앰프수의 변화 예를 모식적으로 나타낸 도면이다.
도 3은 로우 어드레스 선택 시스템 회로의 일부를 나타내는 회로도이다.
도 4는 본 발명에 있어서의 비트선과 센스 앰프와의 접속 관계를 나타내는 회로도이다.
도 5는 블록 선택 신호를 생성하는 회로의 실시예를 나타내는 도면이다.
도 6은 센스 앰프열 활성화 신호 생성 회로의 구성도이다.
도 7은 서브 워드 활성화 회로의 회로도이다.
도 8은 서브 워드 선택 신호 생성 회로의 회로도이다.
도 9는 센스 앰프 드라이버의 구성을 나타내는 회로도이다.
도 10은 센스 앰프의 구성을 나타내는 회로도이다.
도 11은 컬럼 세그먼트 활성화 신호 생성 회로의 회로도이다.
도 12는 데이터 버스 앰프 선택 신호 생성 회로의 회로도이다.
도 13은 데이터 버스 앰프와 데이터 버스 앰프 선택 신호 생성 회로와의 관계를 모식적으로 나타내는 도면이다.
도 14는 데이터 버스 앰프의 활성화 세그먼트의 배치를 모식적으로 나타내는 도면이다.
도 15는 앰프 세그먼트 활성화 신호 생성 회로의 회로 구성을 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기억 장치
11 : 컬럼 어드레스 선택 시스템 회로
12 : 로우 어드레스 선택 시스템 회로
13 : DQ수 선택 신호 생성 회로
14 : 데이터 버스 앰프 선택 신호 생성 회로
15 : 컬럼 디코더
16 : 워드 디코더
17 : 데이터 버스 앰프
18 : 셀 어레이 회로
19 : 컬럼 세그먼트 활성화 신호 생성 회로
20 : 센스 앰프열 활성화 신호 생성 회로
21 : 앰프 세그먼트 활성화 신호 생성 회로
22 : 출력 버퍼
23 : 입력 버퍼
24 : 어드레스 핀
25 : 데이터 입출력 핀
본 발명의 반도체 기억 장치는, 설정된 입출력 데이터수를 나타내는 데이터수 선택 신호를 생성하는 데이터수 선택 신호 생성 회로와, 메모리 셀의 판독 및 기록 데이터를 전송하는 비트선과, 이 비트선에 접속되어, 상기 데이터수 선택 신호에 따른 수만큼 활성화되는 복수의 센스 앰프를 포함한다.
상기 발명에서는 설정된 입출력 데이터수를 나타내는 데이터수 선택 신호에 따라서 활성화하는 센스 앰프수를 조정함으로써, 반도체 기억 장치에 있어서의 소비 전류를 삭감하는 것이 가능하게 된다.
또 본 발명에서는 상기 반도체 기억 장치에 있어서, 상기 센스 앰프와 상기 반도체 기억 장치의 입출력 단자와의 사이에 접속되어 판독 데이터 및 기록 데이터를 증폭하는 데이터 버스 앰프와, 상기 데이터 버스 앰프를 상기 데이터수 선택 신호에 따라서 선택적으로 활성화하는 데이터 버스 앰프 선택 회로를 더 포함한다.
상기 발명에서는 입출력 데이터수에 따라서 활성화하는 데이터 버스 앰프수를 조정함으로써, 반도체 기억 장치에 있어서의 소비 전류를 더 삭감하는 것이 가능하게 된다.
또 본 발명에서는 상기 반도체 기억 장치에 있어서, 활성화되지 않는 센스 앰프열에 포함되는 회로를 활성화하는 회로를 더 포함한다.
상기 발명에서는 어떤 센스 앰프열이 활성화되지 않더라도, 그 센스 앰프열에서 구동이 필요한 회로, 예컨대 서브 워드 디코더 활성화 신호를 생성하는 회로등의 회로를 동작시킬 수 있게 된다.
또 본 발명에서는 상기 반도체 기억 장치에 있어서, 상기 센스 앰프는 컬럼 어드레스에 의해 선택적으로 활성화된다.
상기 발명에서는 선택 컬럼 어드레스에 따라서 센스 앰프의 활성화·비활성화를 제어함으로써, 대폭적인 소비 전류의 삭감을 도모할 수 있게 된다.
이하에, 첨부 도면을 이용하여, 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 개략 블록도를 도시한다.
도 1의 반도체 기억 장치(10)는 컬럼 어드레스 선택 시스템 회로(11), 로우 어드레스 선택 시스템 회로(12), DQ수 선택 신호 생성 회로(13), 데이터 버스 앰프 선택 신호 생성 회로(14), 컬럼 디코더(15), 워드 디코더(16), 데이터 버스 앰프(17), 셀 어레이 회로(18), 컬럼 세그먼트 활성화 신호 생성 회로(19), 센스 앰프열 활성화 신호 생성 회로(20), 앰프 세그먼트 활성화 신호 생성 회로(21), 출력 버퍼(22), 입력 버퍼(23), 어드레스 입력 회로(24) 및 데이터 입출력 핀(25)을 포함한다.
컬럼 어드레스 선택 시스템 회로(11)는 어드레스 입력 회로(24)에 입력된 컬럼 어드레스에 대하여 프리디코드(pre-decode) 등의 처리를 한다. 처리된 컬럼 어드레스는 컬럼 디코더(15)에 공급된다.
로우 어드레스 선택 회로(12)는 어드레스 입력 회로(24)에 입력된 로우 어드레스에 대하여 프리디코드 등의 처리를 한다. 처리된 로우 어드레스는 워드 디코더(16)에 공급된다.
워드 디코더(16)는 선택된 워드선을 활성화함으로써, 선택된 로우 어드레스의 데이터를 셀 어레이 회로(18)의 메모리 셀로부터 판독한다. 판독된 데이터는 센스 앰프(SA)에 의해서 래치된다. 컬럼 디코더(15)는 선택된 컬럼 선택선을 활성화함으로써, 센스 앰프(SA)에 래치된 데이터를 데이터 버스 앰프(17)에 공급한다.
데이터 버스 앰프(17)에 공급된 데이터는 출력 버퍼(22)를 통해, 데이터 입출력 핀(25)으로부터 장치 외부에 출력된다.
데이터 기록시에, 장치 외부에서부터 데이터 입출력 핀(25)으로 공급된 데이터는 입력 버퍼(23) 및 데이터 버스 앰프(17)를 통해, 셀 어레이 회로(18)의 메모리 셀에 저장된다.
본 발명은 DQ수 선택 신호 생성 회로(13)에 의해서, 입출력 데이터수(DQ수)를 조정할 수 있는 구성으로 되어 있다. 입출력 데이터수에 따라 DQ수 선택 신호 생성 회로(13)가 생성하는 신호를 변화시키고, 이에 의해서 활성화하는 센스 앰프수를 조정할 수 있다.
구체적으로는, DQ수 선택 신호 생성 회로(13)는 DQ수를 최대(예컨대 32 비트 폭)로 설정할 때는 데이터수 선택 신호(fz)를 생성한다. 또 DQ수를 최대의 반(예컨대 16 비트 폭)으로 설정할 때에는 데이터수 선택 신호(hz)를 생성하고, DQ수를 최대의 1/4(예컨대 8 비트 폭)로 설정할 때는 데이터수 선택 신호(qz)를 생성한다.
도 2는 본 발명에 의한 활성화 센스 앰프수의 변화의 예를 모식적으로 나타낸 도면이다.
도 2(a)는 DQ수 선택 신호 생성 회로(13)가 신호(fz)를 생성하는 경우, 즉DQ수가 최대인 경우에, 활성화되는 센스 앰프(SA)를 도시한 도면이다. 선택된 로우 블록(S)을 사이에 두는 양측의 센스 앰프열, 즉 사선으로 표시되는 부위의 센스 앰프(SA)가 활성화된다. 도 2의 (b)는 DQ수 선택 신호 생성 회로(13)가 신호(hz)를 생성하는 경우, 즉 DQ수가 최대일 때의 반인 경우에, 활성화되는 센스 앰프(SA)를 도시한 도면이다. 선택된 로우 블록(S)의 한 쪽의 센스 앰프열, 즉 사선으로 표시되는 부위의 센스 앰프(SA)가 활성화된다. 또 도 2의 (c)는 DQ수 선택 신호 생성 회로(13)가 신호(qz)를 생성하는 경우, 즉 DQ수가 최대일 때의 1/4인 경우에, 활성화되는 센스 앰프(SA)를 도시한 도면이다. 선택된 로우 블록(S)의 한 쪽의 센스 앰프열의 반, 즉 사선으로 표시되는 부위의 센스 앰프(SA)가 활성화된다. 또 로우 블록(S)에 대한 활성화 센스 앰프의 배치는 로우 어드레스에 의해 결정된다.
이와 같이 본 발명에서는 입출력 데이터수에 따라서 활성화하는 센스 앰프수를 조정함으로써, 반도체 기억 장치의 소비 전류를 삭감하는 것이 가능하게 된다. 또한 활성화하는 센스 앰프의 세그먼트는 도 2에 도시된 배치 패턴에 한정되지 않고 복수의 배치 패턴이 가능하고, 예컨대, 도 2의 (c)와 같이 연속되는 컬럼 블록(세로의 열)에서 센스 앰프를 활성화하는 것이 아니라, 컬럼 블록을 하나씩 걸러 센스 앰프를 활성화하여도 좋다.
상술한 바와 같이 활성화 센스 앰프수 조정을 위해, DQ수 선택 신호 생성 회로(13)로부터 신호는 로우 어드레스 선택 시스템 회로(12), 컬럼 세그먼트 활성화 신호 생성 회로(19), 센스 앰프열 활성화 신호 생성 회로(20) 및 앰프 세그먼트 활성화 신호 생성 회로(21)에 공급된다.
도 3은 로우 어드레스 선택 시스템 회로(12)의 일부를 나타내는 회로도이다.
상술한 바와 같이, 로우 어드레스 선택 시스템 회로(12)는 로우 어드레스의 프리디코드를 수행하는 회로부이며, 도 3은 메인 워드 디코더를 선택하는 신호를 생성하는 프리디코더 부분을 나타낸다.
도 3의 회로는 인버터(31∼33), NAND 회로(34), PMOS 트랜지스터(35∼37) 및 NMOS 트랜지스터(37∼39)를 포함한다. DQ수 선택 신호 생성 회로(13)로부터의 신호(fz)가 LOW일 때, 로우 어드레스 신호의 3개의 비트(ra03z∼ra05z)의 조합에 의해서, 출력 신호의 신호값이 결정된다. 도 3에 도시된 것은 제1 메인 워드 디코더를 선택하는 신호(raa00z)를 생성하는 회로이며, 로우 어드레스 신호의 3개의 비트(ra03z∼ra05z)가 전부 HIGH일 경우에만, 신호(raa00z)가 HIGH가 된다. 도 3과 같은 구성으로, 예컨대 ra03z 내지 ra05z 대신에 이들 신호의 반전 신호를 적절하게 공급함으로써, 3개의 비트(ra03z∼ra05z)의 다른 조합에 대해 HIGH가 되는 신호(raa00z∼raa07z)를 생성할 수 있다. 이들 회로를 병렬로 나란하게 구성하거나, 같은 디코드 신호를 다른 로우 어드레스로부터 생성시켜, 이들과 조합시킴으로써, 복수의 메인 워드 디코더의 하나를 선택하는 신호를 생성할 수 있다.
다만 도 3의 구성에서는 신호(fz)를 입력함으로써, 신호(fz)가 HIGH일 때에는 비트(ra03z)를 무효로 하는 구성으로 되어 있다. 이에 의해서, 비트(ra03z)와는 무관하게 2개의 비트(ra04z, ra05z)의 조합에 의해서만 출력 신호가 결정되게 되어, 복수의 메인 워드 디코더 중에 2개의 메인 워드 디코더를 동시에 선택하게 된다.
본 발명에서는 이와 같이 2개의 메인 워드 디코더를 선택 가능하게 함으로써, 2개의 메인 워드선을 활성화하는 것이 가능한 구성으로 되어 있다.
이하에, 2개의 메인 워드선을 활성화하는 이유에 관해서 설명한다.
도 4는 본 발명에 있어서의 비트선과 센스 앰프와의 접속 관계를 나타내는 회로도이다.
도 4에 있어서, 서브 워드 디코더(41 또는 42)가 워드선(WL0∼WL7) 중의 1개를 선택하면, 선택된 워드선(WL)에 접속된 메모리 셀(CELL)(도면에서 검은 사각)로부터 데이터가 판독되고, 비트선(BL)을 통해 센스 앰프(43∼46)의 어느 하나에 데이터가 공급된다. 예컨대 짝수번째의 메인 워드선(MWLO) 활성시 구동되는 워드선(서브 워드선)(WL)은 우측의 점선 프레임으로 표시된 범위 내의 워드선과 같은 배치이며, 홀수번째의 메인 워드선(MWL1) 활성시 구동되는 워드선(서브 워드선)(WL)은 좌측의 점선 프레임으로 표시되는 범위 내의 워드선과 같은 배치이다. 우측과 좌측에서는 워드선(WL)과 메모리 셀(CELL)과의 접속 관계가 다르다.
즉, 우측의 점선 테두리 안에서는 짝수번째(0, 2, 4, 6)의 워드선(WL) 활성시 메모리 셀의 데이터는 우측의 센스 앰프(45, 46)에 공급되고, 홀수번째(1, 3, 5, 7)의 워드선(WL) 활성시 메모리 셀(CELL)의 데이터는 좌측의 센스 앰프(43, 44)에 공급된다. 또 좌측의 점선 테두리 안에서는 짝수번째(0, 2, 4, 6)의 워드선(WL) 활성화시 메모리 셀의 데이터는 좌측의 센스 앰프(43, 44)에 공급되고, 홀수번째(1, 3, 5, 7)의 워드선(WL) 활성시 메모리 셀(CELL)의 데이터는 우측의 센스 앰프(45, 46)에 공급된다.
따라서, 도 3의 구성에서 신호(fz)를 HIGH로 하여 비트(ra03z)를 무효로 했을 때에는, 인접하는 2개의 메인 워드선이 활성화하게 되고, 도 4에 나타내는 구성에서 예컨대 3번째의 워드선(서브 워드선)(WL)을 선택하면, 메모리 셀(CELL)로부터의 데이터가 좌측의 점선 테두리 안에서부터 우측의 센스 앰프(45, 46)에 공급되고, 또 우측의 점선 테두리 안에서부터 좌측의 센스 앰프(43, 44)에 공급된다.
이와 같이, DQ수가 최대일 경우에 신호(fz)를 HIGH로 하여, 인접하는 2개의 메인 워드선을 활성화함으로써, 메모리 셀로부터 데이터를 양측의 센스 앰프열에 공급하고, 또 DQ수가 최대가 아닌 경우에는 1개의 메인 워드선을 활성화함으로써, 메모리 셀로부터의 데이터를 한 쪽의 센스 앰프열에 공급한다.
도 5에, 블록 선택 신호를 생성하는 회로의 실시예를 나타낸다.
도 5의 회로는 NAND 회로(51∼56)와, 인버터(57∼59)를 포함하고, 활성화 센스 앰프열의 선택을 행하는 블록 선택 신호를 생성하는 회로이다. 셀과 워드선의 배치에 의해 활성화 센스 앰프가 결정된다. 즉, 서브 워드선의 최하위 비트(ra00 신호)의 홀짝과 메인 워드선의 최하위 비트(ra03 신호)의 홀짝에 의해 결정되기 때문에, 이들 신호를 이용하고 있다. 신호(fz)가 HIGH인 경우에는 블록 선택 신호(brrarz, brralz)의 양방의 신호가 활성화하도록 되어 있다.
도 6에, 센스 앰프열 활성화 신호 생성 회로(20)의 구성도를 나타낸다.
도 6의 센스 앰프열 활성화 신호 생성 회로(20)는 블록 어드레스 리시버(61), 센스 앰프열 활성화 회로(62), 블록 활성화 회로(63) 및 메인 워드선 활성화 신호 생성 회로(64, 65)를 포함한다. 블록 어드레스 리시버(61)는 도 5의회로에서 생성된 복수의 블록 선택 디코드 신호 중 인접하는 2개의 블록에 해당하는 선택 신호를 수신한다. 이것은 이 신호들이 그 센스 앰프를 동작하여야 할 어드레스이기 때문이다.
본 발명의 경우는, 활성화하는 센스 앰프열이 1 열이기 때문에, 활성화하지 않는 센스 앰프열에 있는 서브 워드 디코더 활성화 신호 생성 회로를 활성화해야만 한다. 그래서 블록 활성화 회로(63)를 설치하여, 인접하는 센스 앰프열 활성화 신호 생성 회로(20)로부터의 신호(bkesn0z, bkesn1z)를 받아들임으로써, 센스 앰프 활성화 신호 중 하나인 신호(bkesmcz)를 생성한다. 이와 같이 함으로써, 블록 어드레스 리시버(61)에서는 비선택으로 되어 있더라도 인접 센스 앰프열의 활성화에 의해, 상기 센스 앰프열 활성화 신호(bkesmcz)가 생성되게 된다.
즉, 블록 활성화 회로(63)가 생성하는 신호(bkesmcz)는 대응하는 블록 선택 신호가 비활성이라도, 인접하는 센스 앰프열이 활성화된 경우에 활성화된다.
도 7에 블록 활성화 회로(63)의 회로도를 도시한다.
도 7에 도시된 바와 같이, 블록 활성화 회로(63)는 NOR 회로(71∼73) 및 인버터(74, 75)를 포함한다. 블록 활성화 회로(63)는 대응하는 블록 어드레스 리시버(61)로부터 신호(bkes0z, bkes1z)를 수신하는 동시에, 인접하는 센스 앰프열 활성화 신호 생성 회로(20)의 블록 어드레스 리시버(61)로부터의 신호(bkesn0zm, bkesn1z)를 수신한다. 이에 의해서, 신호(bkesmcz)는 대응하는 블록 선택 신호가 비활성이라도, 인접하는 센스 앰프열이 활성화된 경우에 활성화된다.
도 8에, 서브 워드 선택 신호 생성 회로의 회로도를 도시한다.
서브 워드 선택 신호 생성 회로는 PMOS 트랜지스터(81∼88) 및 NMOS 트랜지스터(89∼97)를 포함한다. 서브 워드 선택 신호 생성 회로는 도 6으로부터의 신호(bkesmcz, rstz)를 수신하는 동시에, 서브 워드선을 선택하는 1/8 디코드 신호인 mwdz를 수신한다. 더욱이 세그먼트 선택 신호(sgcz)(후술)로서 예컨대 sgc0z가 공급된다. 여기서 세그먼트 선택 신호(sgcz)는 상기 세그먼트가 선택되었을 때에 HIGH가 되고, 비선택일 때에 LOW가 되는 신호이다. 이에 의해서, 세그먼트 선택 신호(sgcz)로서 활성화 세그먼트 신호(sgc0z 혹은 sgc1z)를 입력함으로써, 활성화 세그먼트의 서브 워드선만을 활성화할 수 있다. 또한 출력 신호(swdz, swdx)는 활성화시에 각각 HIGH 및 LOW가 되는 신호이다. 또 본 명세서에 있어서, 신호명의 마지막에 z가 붙는 신호는 정논리 신호이며, 신호명의 마지막에 x가 붙는 신호는 부논리 신호이다.
도 6을 다시 참조하면, 센스 앰프열 활성화 회로(62)는 블록 선택 신호(brralz 또는 brrarz)가 HIGH가 되는 센스 앰프열의 센스 앰프를 활성화하기 위한 신호(lex, lez, rstz, bltz)를 생성한다. 또한 도 5에 도시된 바와 같이, 신호(fz)가 HIGH가 되면, 블록 선택 신호(brralz, brrarz)의 양쪽이 HIGH가 된다.
또 메인 워드선 활성화 신호 생성 회로(64, 65)는 메인 워드 디코더를 활성화하여, 어드레스 디코드 신호를 접수하는 상태로 한다.
도 9는 센스 앰프 드라이버의 구성을 나타내는 회로도이다.
도 9의 센스 앰프 드라이버는 NAND 회로(101∼103), 인버터(104∼106), NMOS 트랜지스터(107∼109) 및 PMOS 트랜지스터(110)를 포함한다. 이 센스 앰프 드라이버는 도 6의 센스 앰프열 활성화 회로(62)로부터 신호(lex, lez, rst)를 수신하는 동시에, 세그먼트 선택 신호(sgcz)를 수신한다. 여기서 세그먼트 선택 신호(sgcz)(sgc0z 혹은 sgc1z)은 상기 세그먼트 선택시 HIGH가 되고, 비선택시 LOW가 되는 신호이다. 이에 의해서, 상기 세그먼트가 선택되었을 때에 센스 앰프를 실제로 활성화하는 신호(PSA, NSA)를, 도 10에 나타내는 센스 앰프 회로에 공급하게 된다. 또 도 10의 회로의 단자(ISO0, ISO1)에는 도 6의 센스 앰프열 활성화 회로(62)로부터 출력되는 신호(bltz)의 반전 신호가 공급된다.
도 11은 컬럼 세그먼트 활성화 신호 생성 회로(19)의 회로 구성을 도시한 도면이다.
도 11의 컬럼 세그먼트 활성화 신호 생성 회로(19)는 인버터(111∼114), NOR 회로(115), NAND 회로(116, 117), PMOS 트랜지스터(118∼120), NMOS 트랜지스터(121∼123)를 포함한다. 컬럼 세그먼트 활성화 신호 생성 회로(19)는 DQ수 선택 신호 생성 회로(13)로부터의 신호(qz)와 컬럼 어드레스의 제6 비트 내지 제8 비트(ca06z∼ca08z)에 기초하여, 컬럼 디코더 활성화용 신호(cacz)(도 11에서는 cac00z)을 출력하는 동시에, 세그먼트 선택 신호(sgcz)(sgc0z 또는 sgc1z)를 출력한다.
또한 cac00z에서 cac07z까지 8개소(8회로)이지만, 동일한 장소에 배치하는 것은 sgc0z 혹은 sgc1z를 출력하는 경로의 어느 쪽이다. 이 경우, 컬럼 어드레스가 작은 쪽 반에 sgc0z의 경로를, 컬럼 어드레스가 큰 쪽에 sgc1z의 경로를, 각각 배치하게 된다.
신호(qz)가 LOW가 되면, 입력 컬럼 어드레스의 제8 비트(ca08z)가 무효가 되어, 신호(qz)가 HIGH인 경우와 비교하여, 컬럼 디코더 활성화용 신호(cacz)가 HIGH가 되는 컬럼 블록수가 2배가 된다. 반대로 말하면, 신호(qz)가 HIGH가 되면, 활성화되는 컬럼 블록수가 반이 된다.
또 신호(qz)가 HIGH일 때와 LOW일 때에, 세그먼트 선택 신호(sgc0z 혹은 sgc1z) 어느 것이 HIGH가 되는지가 다르다.
이 세그먼트 선택 신호(sgcz)(sgc0z, sgc1z)가, 도 8이나 도 9의 회로에 공급됨으로써, 활성화된 세그먼트 내에서만 서브 워드 선택 신호 생성 회로를 활성화하는 동시에, 센스 앰프를 활성화하는 것이 가능하게 된다.
도 12는 데이터 버스 앰프 선택 신호 생성 회로(14)의 회로 구성을 나타내는 회로도이다.
도 12의 데이터 버스 앰프 선택 신호 생성 회로(14)는 NAND 회로(131∼135) 및 인버터(136∼138)를 포함한다. 데이터 버스 앰프 선택 신호 생성 회로(14)는 로우 어드레스 신호인 ra00x와 ra00z 및 ra03z와 ra03z를 수신하고, 또한 어느 하나가 HIGH인 신호(fz, hz, qz)를 수신한다. 신호(fz)가 HIGH일 때에는 출력(ampsel0z, ampsel1z)이 전부 HIGH가 된다. 이에 의해서, 활성화 센스 앰프열에 대응하는 세그먼트 내의 모든 데이터 버스 앰프(17)를 선택한다. 또 신호(hz 혹은 qz)가 HIGH일 때는 활성화 센스 앰프열에 대응하는 세그먼트 내의 반수의 앰프를 선택한다.
도 13은 데이터 버스 앰프(17)와 데이터 버스 앰프 선택 신호 생성 회로(14)의 관계를 모식적으로 도시한 도면이다.
도 13에 도시된 바와 같이, 데이터 버스 앰프 선택 신호 생성 회로(14)로부터 출력되는 데이터 버스 앰프 선택 신호(ampsel0z, ampsel1z)는 각 세그먼트의 데이터 버스 앰프(17)에 공급된다. 여기서, 하나의 세그먼트는 각 앰프 세그먼트 활성화 신호 생성 회로(21)에 삽입된 부분의 반에 해당하며, 도 13에는 총 8개의 세그먼트가 도시된다.
도 14는 데이터 버스 앰프(17)의 활성화 세그먼트의 배치를 모식적으로 도시한 도면이다.
도면에 도시된 바와 같이, 신호(fz)가 HIGH일 때에는 2개의 선택된 세그먼트에 있어서 모든 버스 앰프가 활성화되고, 신호(hz)가 HIGH일 때는 2개의 선택된 세그먼트에 있어서 반의 버스 앰프가 활성화된다. 또 신호(qz)가 HIGH일 때는 하나의 선택된 세그먼트에 있어서 반의 버스 앰프가 활성화된다. 여기서 모든 버스 앰프를 구동할지 반의 버스 앰프를 구동할지를 결정하는 것은 전술한 데이터 버스 앰프 선택 신호(ampsel0z, ampsel1z)이다. 또한 활성화 세그먼트는 지정된 컬럼 어드레스에 기초하여, 앰프 세그먼트 활성화 신호 생성 회로(21)에 의해 결정된다.
도 15는 앰프 세그먼트 활성화 신호 생성 회로(21)의 회로 구성을 도시한 도면이다.
도 15의 앰프 세그먼트 활성화 신호 생성 회로(21)는 NAND 회로(141∼143), NOR 회로(144) 및 인버터(145∼148)를 포함한다.
입력 신호(weprz, sbedlyz)는 각각 기록 및 판독 타이밍을 결정하는 신호이다. 출력 신호(wep00x, sbe00z)는 각각 데이터 버스 앰프(17)의 기록 데이터 버스 앰프 및 판독 데이터 버스 앰프를 활성화시키는 신호로, wep00x는 액티브일 때에 LOW가 되고, sbe00z는 액티브일 때에 HIGH가 되는 신호이다. 신호(qz)가 HIGH일 경우 컬럼 어드레스(caO6z, ca07z)와 함께 컬럼 어드레스(ca08z)를 이용하여 활성화 세그먼트를 결정함으로써, 하나의 세그먼트를 선택할 수 있다. 또 신호(qz)가 LOW일 때는 컬럼 어드레스(ca08z)를 무효로 함으로써, 2개의 세그먼트를 선택하는 것이 가능하게 된다. 도 15와 같은 회로에서, 컬럼 어드레스(ca06z, ca07z, ca08z)의 다른 조합, 예컨대 컬럼 어드레스(ca06z(ca06z의 반전), ca07z 및 ca08z(ca08z의 반전)) 등에 대하여 동일하게 처리함으로써, 다른 컬럼 세그먼트에 대응하는 신호(sbe00z, sbe01z, sbe02z, …)를 생성할 수 있다.
데이터 버스 앰프(17)의 각 부분은 앰프 세그먼트 활성화 신호 생성 회로(21)로부터 신호(sbez)(sbe00z, sbe01z, sbe02z, …의 어느 것)와 도 12의 데이터 버스 앰프 선택 신호 생성 회로(14)로부터 신호(ampselz)(ampsel0z, ampsel1z 의 어느 것)를 수신한다. 이들 신호(sbez)와 신호(ampselz)와의 논리곱을 취함으로써, 그 데이터 버스 앰프 부분이 활성화되는지의 여부가 결정된다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
본 발명의 반도체 기억 장치는 설정된 입출력 데이터수를 나타내는 테이터수선택 신호에 따라서 활성화 센스 앰프의 수를 조정함으로써, 소비 전류를 삭감할 수 있다. 또 종래의 반도체 기억 장치와 대략 유사한 아키텍쳐 및 회로 구성을 이용함으로써, 비용 상승을 억제할 수 있다.

Claims (8)

  1. 설정된 입출력 데이터수를 나타내는 데이터수 선택 신호를 생성하는 데이터수 선택 신호 생성 회로와,
    메모리 셀의 판독 및 기록 데이터를 전송하는 비트선과,
    상기 비트선에 접속되어, 상기 데이터수 선택 신호에 따른 수만큼 활성화되는 복수의 센스 앰프를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 센스 앰프의 각각은 한쌍의 비트선을 통해 한쌍의 메모리 셀에 접속되고, 상기 한쌍의 메모리 셀은 상보 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 센스 앰프와 상기 반도체 기억 장치의 입출력 단자와의 사이에 접속되어 판독 데이터 및 기록 데이터를 증폭하는 데이터 버스 앰프와,
    상기 데이터 버스 앰프를 상기 데이터수 선택 신호에 따라서 선택적으로 활성화하는 데이터 버스 앰프 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 데이터 버스 앰프 선택 회로는 또한 로우 어드레스 신호를 수신하여, 상기 로우 어드레스 신호와 상기 데이터수 선택 신호에 따라서 상기 데이터 버스 앰프를 선택적으로 활성화하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 활성화되지 않는 센스 앰프열에 포함되는 회로를 활성화하는 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 데이터수 선택 신호에 따라서 컬럼 세그먼트를 선택적으로 활성화시키는 컬럼 세그먼트 활성화 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 센스 앰프는 컬럼 어드레스에 의해 선택적으로 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 로우 어드레스에 따라서 상기 메모리 셀을 선택하기 위한 워드선과,
    상기 워드선을 선택 활성화하는 워드 디코더를 더 포함하고,
    데이터 입출력수가 최대일 때에는 상기 워드 디코더 중 2개가 선택되어, 2개의 워드선을 활성화하는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6857055B2 (en) * 2002-08-15 2005-02-15 Micron Technology Inc. Programmable embedded DRAM current monitor
US7957216B2 (en) * 2008-09-30 2011-06-07 Intel Corporation Common memory device for variable device width and scalable pre-fetch and page size
WO2012114647A1 (ja) * 2011-02-22 2012-08-30 パナソニック株式会社 ワード線起動回路、半導体記憶装置、および半導体集積回路
US8873329B1 (en) * 2012-01-17 2014-10-28 Rambus Inc. Patterned memory page activation
US9601183B1 (en) * 2016-04-14 2017-03-21 Micron Technology, Inc. Apparatuses and methods for controlling wordlines and sense amplifiers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2761515B2 (ja) * 1989-03-08 1998-06-04 株式会社日立製作所 半導体記憶装置
US5258958A (en) * 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JPH1145594A (ja) * 1997-07-30 1999-02-16 Nec Ic Microcomput Syst Ltd 半導体記憶装置

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