KR100529706B1 - 반도체 기억장치 - Google Patents

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이와타도루
고지마마코토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

각각 계층형 워드선 구성을 갖는 4개의 메모리 뱅크(10-13)를 설치한다. 각 메모리 뱅크 내에서 주워드선의 선택을 고정한 채로 활성화시키는 부워드선 및 컬럼 선택선을 변경할 수 있도록 제어패킷(PKT)에 의해 특정한 모드가 지정되었을 때에는 모드판정기(15)가 메모리 뱅크마다의 주워드 변경인에이블(MEN0-3)신호의 논리 레벨을 고정한 채로 메모리 뱅크마다의 부워드 변경인에이블(SEN0-3)신호 및 컬럼 변경인에이블(CEN0-3)신호의 각각의 상승에지를 생성한다. 이로 인하여 각 메모리 뱅크의 로우 액세스속도가 향상된다.

Description

반도체 기억장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억장치에 관한 것으로, 특히 계층형 워드선 구성을 갖는 반도체 기억장치에 관한 것이다.
최근의 고속·고밀도 DRAM(dynamic random access memory)에서는 배선 피치를 완화하기 위해 계층형 워드선 구성이 채용되고 있다. 이것은 워드선을 주워드선과 부워드선의 2개의 계층으로 구성한 것이다. 하나의 예는 일본국 특개평 6-195964호 공보(1994년 7월 15일 공개)에 개시된 DRAM이다. T. Sugibayashi, et al., "A 30ns 256Mb DRAM with Multi-Divided Array Structure," ISSCC, Digest of Technical Papers, pp50-51, Feb., 1993에는 비멀티플렉스의 어드레스 입력을 이용한 DRAM의 예가 나타나 있다. 이들의 종래예에 의하면, 공통의 주워드선에 관련된 복수개의 부워드선 중의 일부만이 활성화된다.
그러나 종래에는 공통의 주워드선에 관련된 복수개의 부워드선을 차례로 또는 랜덤하게 활성화시키는 경우라도, (1)주워드선의 활성화, (2)부워드선의 활성화, (3)부워드선의 비활성화, (4)주워드선의 비활성화라는 시퀀스가 반복되고 있었다. 따라서 활성화시키는 부워드선을 변경할때마다 주워드선을 다시 선택해야 하므로 로우액세스의 속도를 올릴 수 없었다.
도 1은 본 발명에 관한 반도체 기억장치의 구성예를 도시한 블록도이다.
도 2는 도 1의 반도체 기억장치에 주어지는 제어패킷의 상세를 도시한 타이밍차트이다.
도 3은 도 1 중의 메모리 뱅크의 상세 구성을 도시한 블록도이다.
도 4는 도 3 중의 센스앰프 드라이버, 센스앰프 및 컬럼스위치의 상세 구성을 도시한 회로도이다.
도 5는 도 1 중의 모드판정기에서 판정되는 3모드를 설명하기 위한 도면이다.
도 6은 도 1의 반도체 기억장치의 동작예를 도시한 타이밍차트이다.
도 7은 도 1의 반도체 기억장치의 다른 동작예를 도시한 타이밍차트이다.
도 8은 도 3 중의 부워드디코더의 상세 구성예를 도시한 회로도이다.
본 발명의 목적은 계층형 워드선 구성을 갖는 반도체 기억장치의 로우액세스속도를 향상시키는 것에 있다.
이 목적을 달성하기 위해 본 발명은 어떤 주워드선을 활성화하기 위한 제 1 수단과, 이 주워드선이 계속 활성화되는 동안에 이 주워드선에 공통으로 관련된 복수개의 부워드선 중의 활성화되는 부워드선을 변경하기 위한 제 2 수단을 구비한 구성을 채용한 것이다. 이 구성에 의하면 공통의 주워드선에 관련된 복수개의 부워드선을 차례로 또는 랜덤하게 활성화시킬 경우에는 주워드선의 선택을 고정한 채로, 활성화시키는 부워드선을 변경할 수 있으므로 종래에 비해 로우액세스 속도가 향상된다. 바람직하게는 주어진 제어패킷에 의해 특정한 모드가 지정되어 있을 때에 한하여 상기 제 2 수단이 동작하는 것과 같은 구성을 채용한다.
이하 본 발명에 관한 반도체 기억장치의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명에 관한 DRAM 칩의 구성예를 도시한다. 이 DRAM 칩은 각각 계층형 워드선 구성을 갖는 4개의 메모리뱅크(BANK0-3)(10, 11, 12, 13)에 덧붙여 인터페이스(14), 모드판정기(15), 주워드 프리디코더(16), 부워드 프리디코더(17) 및 컬럼 프리디코더(18)를 구비하고 있다. 인터페이스(14)는 외부클록(CLK)신호에 동기하여 제어패킷(PKT)을 입력한다. PKT는 도 2에 도시된 바와 같이 4비트(PKT0-3)로 구성된다. 이 예에서는 CLK신호의 4펄스기간에 메모리뱅크마다의 모드 지정을 나타내는 3비트 M0-3과, 로우어드레스를 나타내는 6비트 RA0-5와, 컬럼어드레스를 나타내는 6비트 CA0-5가 PKT에 의해 해당 DRAM 칩에 입력된다. 도 1에 도시된 바와 같이 모드지정 M0-3은 모드판정기(15)에 주어진다. 로우어드레스 RA0-5 중의 주워드 어드레스(MWA)를 나타내는 부분은 주워드 프리디코더(16)에 주어지고, 부워드 어드레스(SWA)를 나타내는 부분은 부워드 프리디코더(17)에 각각 주어진다. 컬럼어드레스 CA0-5는 컬럼 프리디코더(18)에 주어진다. 모드판정기(15)는 M0-3이 어떤 모드를 지정하고 있는지를 판정하여, 그 판정의 결과에 따른 제어신호를 각 회로블록으로 준다. 도 1에는 메모리뱅크마다의 주워드 변경인에이블(MEN0-3)신호와, 메모리뱅크마다의 부워드 변경인에이블(SEN0-3)신호와, 메모리뱅크마다의 컬럼 변경인에이블(CEN0-3)신호가 도시되어 있다. 주워드 프리디코더(16)는 주워드 프리디코드(MPD)신호를, 부워드 프리디코더(17)는 부워드 프리디코드(SPD)신호를, 컬럼 프리디코더(18)는 컬럼 프리디코드(CPD)신호를 BANK0-3의 각각으로 공급한다. 또 도 1에서는 데이터의 입출력경로나, 회로블록 사이의 타이밍신호 및 다른 제어신호의 표시가 생략되어 있다.
도 3은 BANK0의 상세 구성을 도시한다. BANK0은 서로 동일한 내부구성을 갖는 복수개의 메모리블록과, 주워드 디코더(22)와, 컬럼 디코더(23)를 구비하고 있다. 메모리블록의 실제 개수는 예를 들면 8이지만, 설명을 간략화하기 위해 2개의 메모리블록(BLK0, BLK1)(20, 21)만이 도시되어 있다. BLK0은 매트릭스형상으로 배치된 복수개의 메모리 셀(MC)과, 복수개의 부워드선과, 복수개의 부워드선 드라이버와, 1개의 부워드 선택선 S0과, 1개의 부워드 디코더 SD0과, 1개의 센스앰프 드라이버 DR0과, 복수개의 센스앰프와, 복수개의 컬럼스위치와, 복수쌍의 비트선을 구비하고 있다. 도 3에서는 설명을 간략화하기 위해 2개의 부워드선 SWL00, SWL01과, 2개의 부워드선 드라이버 SWD00, SWD01과, 2개의 센스앰프 SA00, SA01과, 2개의 컬럼스위치 SW00, SW01과, 2쌍의 비트선 BL00, BL01만이 도시되어 있다. SWL00 및 SWL01은 각각 대응하는 복수개의 메모리 셀에 접속되어 있다. 주워드 디코더(22)는 MEN0 신호의 상승에지에 응답하여 MPD 신호를 래치하고, 또 그 래치한 MPD 신호에 따라 복수개의 주워드선 드라이버 중의 1개를 통해 이것에 대응하는 1개의 주워드선을 활성화하는 것이다. 도 3에서는 설명을 간략화하기 위해 2개의 주워드선 MWL0, MWL1과, 2개의 주워드선 드라이버 MWD0, MWD1만이 도시되어 있다. SD0은 SEN0 신호의 상승에지에 응답하여 SPD 신호를 래치하고, 또 그 래치한 SPD 신호에 따라 S0을 활성화할 것인지의 여부를 결정한다. SWD00은 MWL0과 S0의 쌍방이 활성화된 경우에 SWL00을 활성화한다. SWD01은 MWL1과 S0의 쌍방이 활성화된 경우에 SWL01을 활성화한다. DR0은 SEN0 신호의 상승에지에 응답하여 SPD 신호를 래치하고 또 그 래치한 SPD 신호에 따라 SA00 및 SA01을 동작시키기 위한 전압을 공급할 것인지의 여부를 결정한다. 구체적으로는 BLK0이 SPD 신호에 의해 지정된 경우에는 SD0에 의해 S0이 활성화되고, DR0에 의해 SA00 및 SA01이 각각 활성화되게 되어 있다. SA00 및 SA01은 각각 BL00 및 BL01을 통해 대응하는 복수개의 메모리 셀에 결합되어 있다. 컬럼디코더(23)는 CEN0신호의 상승에지에 응답하여 CPD 신호를 래치하고, 또 그 래치한 CPD 신호에 따라 복수개의 컬럼 선택선 중의 1개를 활성화하는 것이다. 도 3에서는 설명을 간략화하기 위해 4개의 컬럼 선택선 C00, C01, C10, C11만이 도시되어 있다. SW00은 C00이 활성화된 경우에 BL00을, SW01은 C01이 활성화된 경우에 BL01을 각각 데이터선쌍 DL에 접속한다. 또 BLK1에 있어서, SWL10 및 SWL11은 부워드선을, SWD10 및 SWD11은 부워드선 드라이버를, S1은 부워드 선택선을, SD1은 부워드 디코더를, DR1은 센스앰프 드라이버를, SA10 및 SA11은 센스앰프를, SW10 및 SW11은 컬럼스위치를, BL10 및 BL11은 비트선쌍을 각각 나타내고 있다. SWL00 및 SWL10은 공통의 주워드선인 MWL0에 관련되어 있다. 또 SWL01 및 SWL11은 공통의 주워드선인 MWL1에 관련되어 있다. 또 BANK1-3의 각각의 내부구성도 도 3과 마찬가지이다.
도 4는 BLK0의 일부의 상세 구성을 도시한다. DR0은 SEN0신호의 상승에지에 응답하여 SPD 신호를 유지하기 위한 래치(31)와, 그 래치(31)에 유지된 SPD 신호를 디코드하기 위한 디코드회로(32)와, 1개의 인버터(33)와, 1개의 PMOS 트랜지스터(34)와, 2개의 NMOS 트랜지스터(35, 36)로 구성되고, 디코드회로(32)의 출력이 하이(High)인 경우에는 SA00 및 SA01을 동작시키기 위한 전압(VDD와 VSS의 차전압)을 2개의 신호선(37, 38) 사이에 공급한다. 디코드회로(32)의 출력이 로우(Low)이면 NMOS 트랜지스터(36)에 의해 신호선(37, 38)의 전압이 이퀄라이즈된다. SA00은 2개의 PMOS 트랜지스터(41, 42)와, 2개의 NMOS 트랜지스터(43, 44)로 구성된다. SW00은 2개의 NMOS 트랜지스터(51, 52)로 구성된다.
도 5는 모드판정기(15)에서 판정되는 3개의 모드지정을 도시한다. 여기에서는 BANK0에 관한 모드지정을 설명하기로 한다. 모드 A에서는 활성화시키는 주워드선, 부워드선 및 컬럼선택선을 변경할 수 있도록 MEN0 신호, SEN0 신호 및 CEN0 신호의 각각의 상승에지가 생성된다. 모드 B에서는 주워드선의 선택을 고정한 채로 활성화시키는 부워드선 및 컬럼선택선을 변경할 수 있도록 MEN0 신호의 논리 레벨이 고정된 채로 SEN0 신호 및 CEN0 신호의 각각의 상승에지가 생성된다. 모드 C에서는 주워드선 및 부워드선의 선택을 고정한 채로 활성화시키는 컬럼선택선을 변경할 수 있도록 MEN0 신호 및 SEN0 신호의 논리레벨이 어느 것이나 고정된 채 CEN0 신호의 상승에지가 생성된다. 또 모드판정기(15)는 다른 특정모드가 M0-3에 의해 지정된 경우에는 주워드선, 부워드선 및 컬럼선택선의 어느 것이나 비활성화하기 위한 제어신호를 생성하는 기능까지도 구비하고 있다. 이 모드가 지정된 경우에는 다시 MEN0 신호, SEN0 신호 및 CEN0 신호의 각각이 하강된다. 단 주워드선, 부워드선 및 컬럼선택선을 개별로 비활성화하기 위한 모드를 각각 설치해도 된다.
도 6은 BANK0의 데이터 판독의 동작예를 도시한다. 이하 도 6에 도시된 4기간의 각각에서의 동작을 설명하기로 한다.
제 1 기간에서는 모드 A의 지정과, MWL0 및 BLK0을 지정하는 로우어드레스와, C00을 지정하는 컬럼 어드레스를 포함한 PKT가 입력된다. 모드 A의 지정을 받은 모드판정기(15)는 MEN0 신호, SEN0 신호 및 CEN0 신호의 각각의 상승에지를 생성한다. 이 결과, MWL0에 관련된 복수개의 부워드선 중 SWL00만이 활성화되고, 또 복수개의 센스앰프 드라이버 중 DR0만이 동작하여 SA00 및 SA01을 포함하는 복수개의 센스앰프가 활성화된다. 그리고 C00의 활성화에 의해 SW00이 열리고, BLK0 중의 지정된 메모리 셀의 기억데이터가 DL 상에 판독된다. 그 동안 예를 들면 SWL10은 활성화되지 않고, 또 DR1이 센스앰프를 동작시키기 위한 전압을 공급하는 일도 없다.
제 2 기간에서는 모드 B의 지정과, BLK1을 지정하는 로우어드레스와, C10을 지정하는 컬럼 어드레스를 포함한 PKT가 입력된다. 모드 B의 지정을 받은 모드판정기(15)는 MEN0신호의 논리레벨을 고정한 채 SEN0 신호 및 CEN0 신호의 각각을 일단 하강한 후 SEN0 신호 및 CEN0 신호의 각각의 상승에지를 생성한다. 이 결과, MWL00의 선택이 고정된 채 SWL00 대신에 SWL10이 활성화되고, C00 대신에 C10이 각각 활성화되어, BLK1 중의 지정된 메모리 셀의 기억데이터가 DL 상에 판독된다.
제 3 기간에서는 모드 C의 지정과, C11을 지정하는 컬럼 어드레스를 포함한 PKT가 입력된다. 모드 C의 지정을 받은 모드판정기(15)는 MEN0 신호 및 SEN0 신호의 각각의 논리레벨을 고정한 채 CEN0 신호를 일단 하강한 후 CEN0 신호의 상승에지를 생성한다. 이 결과 MWL00 및 SWL10의 각각의 선택이 고정된 채로 C10 대신에 C11이 활성화되어 BLK1 중의 지정된 메모리 셀의 기억데이터가 DL 상에 판독된다.
제 4 기간에서는 주워드선, 부워드선 및 컬럼선택선의 어느 것이나 비활성화하기 위한 모드지정을 포함한 PKT가 입력된다. 이 결과, MEN0 신호, SEN0 신호 및 CEN0 신호의 각각이 하강되고, 또 MWL0, SWL10 및 C11의 각각이 비활성화된다.
도 7은 도 1의 DRAM 칩의 다른 동작예를 도시한다. 도 7의 예에 의하면 PKT 내의 M0-3에 의해 BANK1에 모드 A가, 다음에 BANK2에 모드 A가, 계속해서 BANK2에 모드 B가, 마지막으로 BANK3에 모드 A가 각각 지정된다. 도 1의 구성에 의하면, 복수개의 메모리 뱅크의 동시활성화와, 메모리 뱅크마다 독립된 모드설정이 가능하게 되어 있다.
이상 설명한 바와 같이 상기 DRAM 칩의 구성에 의하면, 어떤 주워드선이 계속 활성화되는 동안에 이 주워드선에 공통으로 관련된 복수개의 부워드선 중의 활성화되는 부워드선을 변경할 수 있도록 하였으므로 종래에 비해 로우액세스속도가 향상된다. 더구나 복수개의 메모리블록 중의 지정된 1개의 메모리블록에 속하는 부워드선과 센스앰프에 한해서 상기 부워드선 및 센스앰프를 활성화하는 것으로 하였으므로 DRAM 칩의 소비전력이 저감된다. 이 소비전력의 저감효과는 복수개의 메모리 뱅크가 동시에 활성화되는 DRAM 칩에서 크게 발휘된다. 또 모드 B가 지정되어 있을 때에 한하여 주워드선의 선택을 고정한 채로 활성화시키는 부워드선을 변경할 수 있고, 다른 모드에서는 다른 동작을 선택할 수 있도록 하였으므로 DRAM 칩의 사용상의 적응성이 높아진다. 또 제어패킷을 이용하여 어드레스 입력을 하도록 하였으므로 비멀티플렉스 어드레스 입력의 경우에 비해 DRAM 패키지의 핀수를 줄일 수 있다. 단 본 발명은 단일 뱅크구성을 갖는 DRAM 칩이나 제어패킷을 이용하지 않는 DRAM 칩에도 적용할 수 있다.
또 상기 예에서는 로우어드레스의 일부가 부워드 어드레스를 나타내고 있었지만, 컬럼어드레스의 일부가 부워드 어드레스를 나타내는 것으로 해도 된다. 각 메모리 뱅크에 있어서, 복수비트의 버스트 판독을 위한 구성을 채용할 수도 있다. 제어패킷의 비트폭은 상기의 예에 한정되지 않고 임의이다. 제어패킷을 이용하여 리플레쉬, 테스트, 파워다운 등의 각종 모드를 설정할 수도 있다.
그런데 상기 예에서는 공통의 주워드선에 관련된 복수개의 부워드선 중 1개의 부워드선만이 활성화되는 것으로 되어 있었다. 따라서 말하자면 페이지모드에서 연속적으로 액세스할 수 있는 메모리 셀의 개수가 계층형 워드선 구성을 채용하지 않는 경우에 비해 극단적으로 적어진다. 즉 페이지길이가 짧아진다. 이 페이지길이를 늘리고 싶은 경우에는 적어도 2개의 부워드선이 동시에 활성화되도록 하면 된다.
도 8은 페이지길이를 늘리는 데 적합한 BANK0 내의 부워드 디코더의 상세 구성예를 도시한다. 도 8에는 도 3 중의 SD0, SD1, S0, S1에 덧붙여, 다른 2개의 부워드 디코더 SD2, SD3과, 다른 2개의 부워드 선택선 S2, S3이 도시되어 있다. 단 SEN0 신호의 상승에지에 응답하여 SPD 신호를 유지하기 위한 래치는 도시가 생략되어 있다. SPD 신호는 도 8에 도시된 바와 같이, 적어도 6개의 신호선 SPD2, XSPD2, SPDl, XSPD1, SPD0, XSPD0을 통해 전송된다. SPD2 및 XSPD2는 1조의 상보신호선이고, SPD1 및 XSPD1은 다른 1조의 상보신호선이며, SPD0 및 XSPD0은 또 다른 1조의 상보신호선이다. SD0은 SPD2, SPD1, SPD0의 각각의 논리레벨이 하이인 경우에 S0을 활성화하도록 구성되어 있다. SD1은 SPD2, SPD1, XSPD0의 각각의 논리 레벨이 하이인 경우에 S1을 활성화하도록 구성되어 있다. SD2는 SPD2, XSPD1, SPD0의 각각의 논리레벨이 하이인 경우에 S2를 활성화하도록 구성되어 있다. SD3은 SPD2, XSPD1 및 XSPD0의 각각의 논리레벨이 하이인 경우에 S3을 활성화하도록 구성되어 있다.
도 8의 구성에 의하면, 통상은 SPD2 및 XSPD2 중 한쪽 신호선의 논리레벨과, SPD1 및 XSPD1 중의 한쪽 신호의 논리레벨과, SPD0 및 XSPD0 중 한쪽 신호선의 한쪽 논리레벨이 각각 하이로 설정된디. 이 경우에는 S0, S1, S2, S3 중의 2개 이상의 부워드 선택선이 동시에 활성화되는 일은 없다. 페이지길이가 늘어나도록 S0 및 S1을 동시에 활성화하기 위해서는 SPD2, SPD1, SPD0, XSPD0의 각각의 논리레벨이 하이로 설정된다. 이 경우에는 BLK0 내의 1개의 부워드선과, BLK1 내의 1개의 부워드선이 동시에 활성화된다. 이것에 맞추어 DR0 및 DR1은 각각 복수개의 센스앰프를 동작시키기 위한 전압을 공급한다. 4개의 부워드선을 동시에 활성화하기 위해서는 SPD2, SPD1, XSPD1, SPD0, XSPD0의 각각의 논리레벨을 하이로 설정하면 된다.
본 발명에 의하면 향상된 로우액세스 속도를 갖는 DRAM 칩이 제공된다. 단 본 발명은 계층형 워드선 구성을 갖는 한 DRAM 이외의 다른 반도체 기억장치에도 적용할 수 있다.

Claims (5)

  1. 계층형 워드선 구성을 갖는 반도체 기억장치에 있어서,
    복수개의 메모리 셀과,
    각각 상기 복수개의 메모리 셀 중의 대응하는 메모리 셀에 접속된 복수개의 부워드선과,
    상기 복수개의 부워드선이 공통으로 관련된 주워드선과,
    상기 주워드선을 활성화하기 위한 제 1 수단과,
    상기 주워드선이 계속 활성화되는 동안에 상기 복수개의 부워드선 중의 활성화되는 부워드선을 변경하기 위한 제 2 수단과,
    제어패킷을 입력하기 위한 수단과,
    상기 제어패킷에 의해 특정의 모드가 지정되어 있을 때에 상기 제 2 수단을 동작시키기 위한 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 계층형 워드선 구성을 갖는 반도체 기억장치에 있어서,
    복수개의 뱅크를 구비하고,
    상기 복수개의 뱅크의 각각은,
    복수개의 메모리 셀과,
    각각 상기 복수개의 메모리 셀 중의 대응하는 메모리 셀에 접속된 복수개의 부워드선과,
    상기 복수개의 부워드선이 공통으로 관련된 주워드선과,
    상기 주워드선을 활성화하기 위한 제 1 수단과,
    상기 주워드선이 계속 활성화되고 있는 동안에 상기 복수개의 부워드선 중의 활성화되는 부워드선을 변경하기 위한 제 2 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 복수개의 부워드선 중 적어도 2개를 동시에 활성화하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항 또는 제 2항에 있어서,
    각각 상기 복수개의 메모리 셀 중의 대응하는 메모리 셀에 결합된 복수개의 센스앰프와,
    상기 복수개의 센스앰프 중 상기 복수개의 부워드선 중의 활성화된 부워드선에 접속된 메모리 셀에 결합된 센스앰프만을 활성화하기 위한 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 삭제
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