TW452798B - Semiconductor memory apparatus - Google Patents
Semiconductor memory apparatus Download PDFInfo
- Publication number
- TW452798B TW452798B TW088106399A TW88106399A TW452798B TW 452798 B TW452798 B TW 452798B TW 088106399 A TW088106399 A TW 088106399A TW 88106399 A TW88106399 A TW 88106399A TW 452798 B TW452798 B TW 452798B
- Authority
- TW
- Taiwan
- Prior art keywords
- sub
- character
- line
- signal
- lines
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
4 52 7 0 ' V...
本發明係關於半導體記憶裝置,特別是關於具有階層 型字元線構造之半導體記憶裝置。 6 習用技術 近年來所使用之高速/高密度DRAM中,為了鬆緩配線 j距’而使用階層型字元線構造《此係將字元線構成為主 ^元線及次字元線2層。其中一例為日本特開平β-〗959 64 號公報( 1 994年7月15日公開)所揭示之DRAM。此外,於 T.Sugibayashi ,et al., M A 30ns 256Mb DRAM with Multi-Divided Array Structure ", ISSCC, Digest 〇f Technical Papers,pp55-51, Feb.,1 9 9 3 之論文中,揭示有 使用非多工之位址輸入的DR AM之例。依據此等習知例s僅 有與共同主字元線關連之複數條次字元線中之一部分可被 啟動° 然而,習知技術中,即使將與共同主字元線關連之複 數條次字元線,依序或隨機加以啟動,依然必須重複(1) 主字元線之啟動(2 )次字元線之啟動(3)次字元線之非氣產 (4)主字元線之非啟動之順序。因此,每次變更被啟動之 次字元線時,必須重新選擇主字元線’故無法提升列存取 (row access)速度。 本發明之目的在於:提升具有階層型字元線構造之半 導體記憶裝置之行存取速度。
4 52 7 ___索號 88106399_年月__^ 五'發明說明(2) 為了達到此目的,本發明具備: 第1機構,可啟動某主字元線; 第2機構,可變更與此主字元線共同關連之複數條次 字元線中,被啟動之次字元線。 藉由此構造’當將與共同主字元線關連之複數條次字 元線,依序或隨機地加以丝時,因為可於固定主字元線 之選擇下’變更被毯^之次字元線,故可較以往更能提升 行存取速度。又,所採用之構造中,最好僅於以所给予之 控制封包(control packet)指定特定模式時,該第2機 才動作。 * ^ J尺加明白,其中. 圖1為本發明之半導體記憶裝置之構造例之方 圖2為圖1之半導體記憶裝置之詳細控制封包之時序 本發明之上述及其他目的、優點和特色由以下較佳訾 施例之詳細說明令並參考圖式當可更加明白,其中.佳實 圖1為本發明之半導體記憶桊番' 圖 造之方塊圖。 、感測放大器及行切換器 圖3為圖1之記憶庫之詳細構 囷4為圖3之感測放大驅動器 之詳細構造之電路圖。 圖5為以圖1之模式判別器 圊6為圖1之半導體記憶裝 圏7為圖1之半導體記憶裝 圖8為圖3之次字元線解竭 所鉀定之3模式之說明囷。 置之動作例之時序圖d 置之其他動作例之時序圖。 器之詳細構造例之電路圖。
4 5 2 7: _案號 88106399_年月日__ 五、發明說明(3) 1 0〜1 3記憶庫 14 介面 1 5模式判別器 16 主字元預解碼器 1 7 次字元預解碼器 1 8 行預解碼器 2 0〜2 1記憶庫 22 主字元解碼器 23 行解碼器 31閂鎖 3 2 解碼器電路 33 反相器 34 PMOS電晶體 35-36NMOS電晶體 3 7〜3 8信號線 41〜42PMOS電晶體 43〜44NM0S電晶體 51〜52NMOS電晶體 較佳實施例之詳細說明 以下,參考囷式,說明本發明之半導體記憶裝置之實 施例。 圖1表示本發明之DRAM晶片之構造例。此DRAM晶片除 了具有構成各階層型字元線構造之4個記憶庫(庫0 ~ 3 ) 1 0、 11、1 2、1 3外,並具備介面1 4、模式判別器1 5、主字元預
4 5 2 7 Μ _案號881063即__年月 a 條正____ 五、發明說明(4) 解碼器16、次字元預解碼器17、行預解碼器18。介面14與 外部時脈(CLK)信號同步輸入控制封包ρκτ。如圖2所示, PKT由4位元(PKT0-3)所構成。於此例中,CLK信號之4脈 衝期間中,藉由pkt將表示各記憶庫之模式指定之4位元 M0-3、表示列位址之6位元RA0-5、表示行位址之6位元 CA0-5 ’輸入至該DRAM晶片中。如圖1所示,模式指定 被供應至模式判別器15。PKT由4位元(ρκτ0-3)所構成。行 位址之CA0-5中,分別將表示主字元位址之部分供應至 主字元預解碼器16,而將表示次字元位址swa之部分供應 至次字元預解碼器17。行位址CA0-5則供應至行預解碼器 1 8 °模式判別器1 5分別判定Μ 0 - 3所指定之模式,並因應該 判定結果,對各電路方塊供應控制信號。圖1中有各記憶 庫之主字元變更態(ΜΕΝ〇-3)信號、各記憶庫之次字元變 更致能(SEN0-3)信號、各記憶庫之行字元變更莖 迤(CEN 0-3)信號。主字元預解碼器16將主字元前解碼信號 (MPD)、次字元預解碼器17將次字元前解碼信號(SpD)、而 行預解碼器18將行字元前解碼信號(CPD)、分別供應至 BANK0-3。又,圖1中省略資料之輸出入途徑、電路方塊 間之時序信號及其他控制信號等。 圖3為ΒΑΝΚ0之詳細構造。ΒΑΝΚ0具備:相互共有相同 内部構造之複數個記憶塊;主字元解碼器22 ;行解碼器 23。記憶塊之實際個數如為8個,為了簡化說明,圖中僅 顯不2個記憶塊(BLKO、BLK1)20、2l eBLK0具備:配置成 矩陣狀之複數個記憶單元MC ;複數條次字元線;複數個次
4 52 7 9 ί. 案號 88106399 年 月_g__修正_ 五、發明說明(5) 字元線驅動器;1條次字元選擇線so ; 1個次字元解瑪器 SD0 ;複數個感測放大器;複數個行切換器;複數對位元 線。圖3中為了簡化說明,僅顯示2條次字元線SWL00、 SWL01 ; 2個次字元線驅動器SWDOO、SWD01 ; 2個感測放大 器SA00、SA01 ; 2個行切換器SW00、SW01 ; 2對位元線 BLOO、BL01 °SWL00、SWL01分別與相對應之複數個記憶單 元相連’接。主字元解碼器22可對應MEN0信號之上升邊,而 閂鎖MPD信號,並且對應該閂鎖之MPD信號,介著複數個主 字元線驅動器中之其一 ’將對應此之1條主字元線加以丝 鸯。圖3中為了簡化說明,僅顯示2條主字元線μ社〇、μ WL1 及2個次字元線驅動器MWDOO、MffD01 °SD0可對應SEN0信號 之上升邊,而閂鎖SPD信號,並且對應該閂鎖之SPD信號, 決定是否將SO加以Ui。SWD00於MU0與SO皆被氣土時, 將SWL00加以座及。而SWD01於MWL1與SO皆被毯^時,將 SWL01加以丝^。DR0可對應SEN0信號之上升邊,而閂鎖 SPD信號,並且對應該閂鎖之SPD信號,決定是否供應可使 SA0 0及SA01動作之電壓。具體而言,藉由SpD信號指定 BLK0時’可分別藉由SD0使SO啟動,而藉由DR0使SA00及 SA01丝J »SA00及SA01各介著BL00及BL01,與所對應之複 數個記憶單元相結合。行字元解碼器23可對應CEN0信號之 上升邊,而閂鎖CPD信號,並且對應該閂鎖之CPD信號,使 複數條行選擇線中之1條。圖3中為了簡化說明,僅顯 示4條行選擇線COO、C01、C10、C11 «SW00於C00被丝 勒時’使BLOO與資料線對DL相連,而StfOl於C01被丝
第8頁 452798 _索號 88106399_年月日____ 五、發明說明(6) 患時,使BL01與資料線對DL相連。又,於BLK1中,SWL10 及SffLl 1表示次字元線;SWD10及SffDl 1表示次字元線驅動 器;S1表示次字元選擇線;SD1表示次字元解碼器;DR1表 示感測放大驅動器;SA10及SA11表示感測放大器;SW10及 SW11表示行切換器;BL1 0及BL11表示位元線對。SWL00及 SWL10與共同主字元線MWL0相關連。又,SWL01及SWL11與 共同主字元線MWL1相關連。又,BANK1 - 3之各内部構造與 圖3相同。 圖4為ΒΑΝΚ0之一部分之詳細構造。DR0具備:可對應 SEN0信號之上升邊,而保持SPD信號之閂鎖31 ;可將該閂 鎖31所保持SPD信號,加以解碼之解碼器電路32 ; 1個反相 器33 ; 1個PMOS電晶體34 ; 2個NMOS電晶體35、36。DR0於 解碼器電路32之輸出為High時,可將使SA 00及SA01動作之 電壓(VDD與VSS之差壓),供應至2條信號線37、38之間。 若解碼器電路32之輸出為Low時,則藉由NMOS電晶體36, 使信號線37、38之電壓相等。SA00由2個PM0S電晶體41、 42及2個NM0S電晶體43、44所構成。SW00由2個NM0S電晶雜 5 1、5 2所構成。 圖5為以模式判別器1 5所判定之3個模式指定。在此, 說明與ΒΑΝΚ0相關之模式指定。於模式a中’分別產生MENq 信號、SEN0信號及CEN0信號之各上升邊,以可改變加以散 鸯之主字元線、次字元線及行選擇線。於模式B令,於固〜 定ΜΕΝ0信號之邏輯位準之情況下,分別產生SEN〇信號及 CEN0信號之各上升邊,以於固定主字元線之情況下,改變
4 5 2 7 9:'
案號 88106399 五、發明說明(7) 加以丝.動之次字元線及行選擇線。於模式C中,於固定 ΜΕΝ0信號及SEN0信號之邏輯位準之情況下, c 之上升邊,以於固定主字元線及次字元線之 加以丝^之行選擇線。又,模式判別器15於藉由指定 其他特定模式時’亦具備產生使主字元線、次字元線及行 選擇線皆非_之控制信號之功能。當指定此模式時,更 使得ΜΕΝ0信號、SEN0信號及CEN0信號分別下降。' =是,亦 可分別设定使主字元線、次字元線及行選擇線個別非啟動 之模式。 圖6為ΒΑΝΚ0之資料讀出之動作例。以下,分別說明圖 6所示之4期間中之動作。 於第1期間中’輸入含有模式A之指定、指定及 BLK0之列位址、及指定C00之行位址之ρκτ。接收模式a指 定之模式判別器15 ’產生ΜΕΝ0信號、SEN0信號及CEN0信號 之各上升邊。結果,使與MWL0關連之複數條次字元線中, 僅S W L 0 0被啟動’且複數個感測放大驅動器中,僅d R 〇動 作,而使含S A 0 0及S A 01之複數個感測放大器啟動。接著, 藉著COO ’打開SW00,而使BLK0中所指定之記憶單 元之記憶資料讀出至DL上。此時,如SWL10不被良鬼, 又,DR 1亦不供應使感測放大器動作之電壓。 於第2期間中,輸入含有模式B之指定、指定BLK1之列 位址、及指定C10之行位址之PKT。接收模式B指定之模式 判別器1 5,於固定MEN0信號之邏輯位準之情況下,分別使 SEN0信號及CEN0信號先下降後,再產生SEN0信號及CEN0信
H1 第10頁 4 5 2 7 9 _案號88106399__年月日 铬反__ 五、發明說明(8) 號之各上升邊。其結果,於固定MWL0之選擇下,SWL10取 代SWL0 0被啟動,而C10取代C00被啟動,而使BLK1中所指 定之記憶單元之記憶資料讀出至DL上。 於第3期間中,輸入含有模式C之指定及指定C11之行 位址之PKT。接收模式C指定之模式判別器1 5,於固定ΜΕΝ0 信號及SENQ信號之各邏輯位準之情況下,先使CEN0信號先 下降後’再產生CE N0信號之上升邊。結果,於固定jjwlO及 SWL10之各選擇下,Cl 1取代Cl G被啟動,而使BLK1中所指 定之記憶單元之記憶資料讀出至DL上。 於第4期間中,輸入含有使主字元線、次字元線及行 選擇線皆非啟動之模式指定之PKT。結果,MEN0信號、 SEN0信號及CEN0信號分別下降,且MWL0、SWL10及C11分別 被非啟動。 圖7為表示圖1之D R A Μ晶片之其他動作例。依圖7之例 而言’藉由ΡΚΤ内之Μ0-3,各依序於ΒΑΝΚ1指定模式A,於 BANK2指定模式A,接著於BANK2指定模式B,最後於BANK3 指定模式A。若依圖1之構造,則可使複數個記憶庫同時丝 勤,及可分別獨立設定各記憶庫之模式。 如上所述’藉由上述之DRAM晶片構造,因為可於某個 主字元線被持續丝動期間’變更與此主字元線共同相關連 之複數條次字元線中之被丝^之次字元線,故較習知技術 更能提升列存取速度。而且,因僅限於複數條次字元線中 所指定之1個記憶塊所屬之次字元線與感測放大器,將該 次字元線舆感測放大器加以啟動,故可降低DRAM晶片之消
_______ 案號 88106399 年月曰 修正 五、發明說明(9) 耗電力。當DRAM晶片為可同時啟動複數個記憶庫時,可發 揮極大之消耗電力之降低效果。又,當僅限於指定模式B 時’可於固定主字元線之情況下,改變加以啟動之次字元 線,而於其他模式中,可選擇其他動作,故可增加])RAM晶 片之使用彈性。此外,因以控制封包進行位址輸入,故與 非多工位址輸入時相比,可減少DRAM封裝之插角數。此 外,本發明亦可應用於具有單—記憶庫構造之DRAM晶片、 或不使用之控制封包之DRAM晶片。 又’於上述實施例中,雖以列位址之一部分表示次字 元位址’但亦可以行位址之一部分表示次字元位址。於各 記憶庫中’亦可採用可讀出多位元匯流排之構造。控制封 包之位元寬度不限於上述實施例,可做任意變更.β亦可利 用控制封包,設定再新、測試、電源切斷等各種模式。 然而’於上述實施例令,僅可將與共同主字元線相關 連之複數條次子元線中之1條次字元線加以啟動。因此, 於所謂頁面模式時可連續存取之記憶單元個數,與不採用 階層型字元線構造時相比,則顯著減少。亦即,頁面長度 變短。若欲加長此頁面長度時,只要設計為可同時啟動^ 少2條次字元線即可》 ~~ 一 圖8係為適於加長頁面長度之ΒΑΝΚ0之次字元解碼器之 詳細構造例。圖8中,除了圖3之SD0、SD1、S〇、S1外,另 有2個次字元解碼器SD2、SD3,及2條次字元線S2、S3。作 是,此圖中省略可對應SEN0信號之上升邊以保持spD作號S 之閂鎖。如圖8所示,SPD信號至少介著6條信號線spDg :
4 52 7ί
XSPD2、SPD1、XSPD1、SPDO、XSPDO 傳送。SPD2 及XSPD2 為 1組互補信號線,SPD1及XSPD1係為另1組互補信號線,而 SPDO及XSPDO係為又為另1組互補信號線β當§?1)2、SPD1、 SPDO之各邏輯位準為High時,SDO可啟動S 0。當S P D 2、 SPD1、XSPDO之各邏輯位準為Hi gh時> SD1可啟動S1。當 SPD2、XSPD1、SPDO之各邏輯位準為High時,SD2可丝 I&S2。當SPD2、XSPD1、XSPDO之各邏輯位準為High時, SD3可啟動S3。 依圖8之構造,一般係將SPD2及XSPD2令之一邊信號線 之邏輯位準、SPD1及XSPD1中之一邊信號線之邏輯位準、 SPDO及XSPDO中之一邊信號線之邏輯位準分別設定為 High。此時,SO、S1、S2、S3中,不會有2條以上之次字 元選擇線被啟動。為了同時毯^SO及S1,以加長頁面長 度,故將SPD2、SPD1、SPD0、XSPD0之各邏輯位準設定為 High。此時,可同時啟動BLK0中之1條次字元線及BLK1中 之1條次字元線。與此相配合,DR0及DR1分別供應可使複 數個感測放大器。而為了同時啟動4條次字元線時,只要 將SPD2、SPD1、XSPD1、SPD0、XSPD0之各邏輯位準設定為 High即可。 產業上之應用 依據本發明,可提供具有改良列存取速度之DRAM晶 片。而且,只要是具有階層型字元線結構者,本發明亦可 應用於DRAM以外之半導體記憶裝置。
第13頁
Claims (1)
- 4 52 7 9 附件三 案號 88106399 90年2月8 日 修正 倏A 猶· 六、申請專利範圍 1.—種具有階層型字元線構造之半導體記憶裝置,其 具備: 複數個記憶單元; 複數條次字元線,分別與該複數個記憶單元中之所對應之 記憶單元相連接; 主字元線,與該複數條次字元線共同相關連; 第1機構,可啟動該主字元線; 第2機構,可於持續良金該主字元線時,變更該複數 條次字元線ΐ,被啟動之次字元線。 輪入機構,輪入控制封包; :: 動作機構,可於藉由該控制封包指定特定模式時,佶 該第2機構動作。 多 2. —種具有階層型字元線構造之半導體記憶裝f,其 P具備複數個記憶庫,該複數個記憶庫分別具備: 二 趨數個記憶單元; 複數條次字元線,分別輿該趨數個記憶單元中之所對 應之記憶單元相連接; 主字元線,與該複數條次字元線共同相關連; 第1機構,可啟動該主字元線; 第2機構,可於持讀啟動該主字元線時,轡f該禎數 條次字元線中,被啟動之次字元線。 3.如申請專利範圍第1盛i項之半導體記憶裝置,其更 具備= 同時機構,可將該複數條次字元線中之至少2條 同時啟動。第14頁 _案號 88106399_年月日___ 六、申請專利範圍 4.如申請專利範圍第1項之半導體記憶裝置,其更 具備: 複數個感測放大器,分別與該複數個記憶單元中所對 應之記憶單元相結合。 啟動機構,於該複數個感測放大器中,僅與記憶 單元相結合之感測放大器,且該記憶單元與該複數條次字 元線中被啟動之次字元線相連接。第15頁
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11044798 | 1998-04-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW452798B true TW452798B (en) | 2001-09-01 |
Family
ID=14535958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088106399A TW452798B (en) | 1998-04-21 | 1999-04-20 | Semiconductor memory apparatus |
Country Status (9)
Country | Link |
---|---|
US (1) | US6400637B1 (zh) |
EP (1) | EP1074994B1 (zh) |
JP (1) | JP3719934B2 (zh) |
KR (1) | KR100529706B1 (zh) |
CN (1) | CN1181493C (zh) |
AU (1) | AU3344999A (zh) |
DE (1) | DE69909280T2 (zh) |
TW (1) | TW452798B (zh) |
WO (1) | WO1999054881A1 (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4011248B2 (ja) * | 1999-12-22 | 2007-11-21 | 沖電気工業株式会社 | 半導体記憶装置 |
JP2002008370A (ja) | 2000-06-21 | 2002-01-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
TW530207B (en) * | 2000-09-05 | 2003-05-01 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
DE10128254B4 (de) * | 2001-06-11 | 2016-09-01 | Polaris Innovations Ltd. | Integrierter Speicher mit einem Speicherzellenfeld mit mehreren Segmenten und Verfahren zu seinem Betrieb |
KR100546342B1 (ko) * | 2003-07-12 | 2006-01-26 | 삼성전자주식회사 | 반복적으로 배치되는 프리-디코딩된 신호선들의레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한반도체 메모리 장치, 및 그 방법 |
US8250295B2 (en) * | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
US7289386B2 (en) * | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
US20060277355A1 (en) * | 2005-06-01 | 2006-12-07 | Mark Ellsberry | Capacity-expanding memory device |
JP4769548B2 (ja) | 2005-11-04 | 2011-09-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
JP5029205B2 (ja) * | 2007-08-10 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリのテスト方法およびシステム |
US8832518B2 (en) * | 2008-02-21 | 2014-09-09 | Ramot At Tel Aviv University Ltd. | Method and device for multi phase error-correction |
US8417870B2 (en) * | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
JP2013196717A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 半導体記憶装置およびその駆動方法 |
US8811110B2 (en) * | 2012-06-28 | 2014-08-19 | Intel Corporation | Configuration for power reduction in DRAM |
KR20160038034A (ko) | 2013-07-27 | 2016-04-06 | 넷리스트 인코포레이티드 | 로컬 동기화를 갖는 메모리 모듈 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03238694A (ja) * | 1990-02-15 | 1991-10-24 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
JPH06195966A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
JPH087568A (ja) * | 1994-06-27 | 1996-01-12 | Nec Corp | ダイナミックram |
GB9423038D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | An integrated circuit memory device with voltage boost |
JPH08227597A (ja) | 1995-02-21 | 1996-09-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08335390A (ja) * | 1995-06-08 | 1996-12-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JP3185610B2 (ja) * | 1995-06-13 | 2001-07-11 | 松下電器産業株式会社 | 半導体記憶装置 |
KR0170903B1 (ko) | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
KR100186300B1 (ko) * | 1996-04-04 | 1999-04-15 | 문정환 | 계층적 워드라인 구조를 갖는 반도체 메모리 소자 |
KR100200724B1 (ko) * | 1996-08-21 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 서브 워드라인 드라이버 |
JPH1083672A (ja) | 1996-09-10 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置 |
JP4059951B2 (ja) * | 1997-04-11 | 2008-03-12 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US5870350A (en) * | 1997-05-21 | 1999-02-09 | International Business Machines Corporation | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
JP3908338B2 (ja) * | 1997-06-30 | 2007-04-25 | 富士通株式会社 | 半導体記憶装置 |
KR100280468B1 (ko) * | 1998-04-16 | 2001-03-02 | 김영환 | 반도체 메모리장치의 워드라인 드라이버 |
-
1999
- 1999-04-20 JP JP2000545151A patent/JP3719934B2/ja not_active Expired - Fee Related
- 1999-04-20 KR KR10-2000-7011628A patent/KR100529706B1/ko not_active IP Right Cessation
- 1999-04-20 US US09/673,419 patent/US6400637B1/en not_active Expired - Lifetime
- 1999-04-20 EP EP99914782A patent/EP1074994B1/en not_active Expired - Lifetime
- 1999-04-20 DE DE69909280T patent/DE69909280T2/de not_active Expired - Lifetime
- 1999-04-20 CN CNB998050644A patent/CN1181493C/zh not_active Expired - Fee Related
- 1999-04-20 WO PCT/JP1999/002105 patent/WO1999054881A1/ja active IP Right Grant
- 1999-04-20 AU AU33449/99A patent/AU3344999A/en not_active Abandoned
- 1999-04-20 TW TW088106399A patent/TW452798B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN1297566A (zh) | 2001-05-30 |
AU3344999A (en) | 1999-11-08 |
US6400637B1 (en) | 2002-06-04 |
EP1074994A1 (en) | 2001-02-07 |
KR100529706B1 (ko) | 2005-11-22 |
EP1074994A4 (en) | 2001-11-14 |
CN1181493C (zh) | 2004-12-22 |
DE69909280D1 (de) | 2003-08-07 |
KR20010042856A (ko) | 2001-05-25 |
WO1999054881A1 (fr) | 1999-10-28 |
EP1074994B1 (en) | 2003-07-02 |
DE69909280T2 (de) | 2004-02-05 |
JP3719934B2 (ja) | 2005-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW452798B (en) | Semiconductor memory apparatus | |
KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
JP2010192107A (ja) | 半導体メモリ装置 | |
JPH1196786A (ja) | 同期型バーストマスクロム及びそのデータ読出方法 | |
US5706245A (en) | Word line decoding circuit of a semiconductor memory device | |
US5381367A (en) | Semiconductor memory device and an operating method of the same | |
KR100214262B1 (ko) | 메모리 장치 | |
US6510094B2 (en) | Method and apparatus for refreshing semiconductor memory | |
US7187615B2 (en) | Methods of selectively activating word line segments enabled by row addresses and semiconductor memory devices having partial activation commands of word line | |
KR100309900B1 (ko) | 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법 | |
JP4156706B2 (ja) | 半導体記憶装置 | |
JP3565474B2 (ja) | 半導体記憶装置 | |
US6404693B1 (en) | Integrated circuit memory devices that select sub-array blocks and input/output line pairs based on input/output bandwidth, and methods of controlling same | |
JP3485739B2 (ja) | 半導体記憶装置 | |
KR100363380B1 (ko) | 메모리 구조물 및 계층적 시스템 | |
US5701273A (en) | Memory device | |
KR19990072248A (ko) | 집적회로메모리및저장위치액세스방법 | |
JPH06309875A (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
JP3733279B2 (ja) | 集積回路 | |
JP3183167B2 (ja) | 半導体記憶装置 | |
US20030128617A1 (en) | Semiconductor memory device and a method for generating a block selection signal of the same | |
KR970051166A (ko) | 반도체 메모리 장치 | |
KR100700160B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법 | |
JPH09231745A (ja) | 半導体記憶装置 | |
KR100321655B1 (ko) | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |