KR100700160B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법 Download PDF

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Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 워드라인 활성화 방법이 개시되어 있다. 반도체 메모리 장치는 서로 다른 순서로 블록 코딩이 되어 있는 복수의 메모리 뱅크를 구비한다. 복수의 메모리 뱅크들은 각각 정상 메모리 블록과 에지 메모리 블록으로 구성되어 있고, 동시에 활성화되는 에지 메모리 블록의 수는 동시에 활성화되는 정상 메모리 블록의 수의 2 배보다 작다. 따라서, 반도체 메모리 장치는 동시에 활성화되는 메모리 블록들의 수를 줄임으로써 워드라인을 인에이블시키는 데 필요한 전압의 용량을 줄일 수 있으며 노이즈도 감소시킬 수 있다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 워드라인 활성화 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF ACTIVATING WORD LINES OF THE SAME}
도 1은 폴디드(folded) 비트라인 구조를 갖는 종래의 DRAM 장치의 개략도이다.
도 2는 오픈(open) 비트라인 구조를 갖는 종래의 DRAM 장치의 개략도이다.
도 3은 오픈 비트라인 구조를 갖는 DRAM 장치에서 에지 메모리 블록의 존재를 설명하기 위한 도면이다.
도 4는 N+1 개의 메모리 블록들을 구비하는 복수의 메모리 뱅크로 구성된 DRAM 장치를 나타내는 도면이다.
도 5는 도 4에 도시된 복수의 메모리 뱅크를 구비한 DRAM 장치에서 활성화되는 워드라인들을 나타내는 도면이다.
도 6은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 8은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 9는 도 8의 반도체 메모리 장치를 활성화하기 위한 워드라인 제어신호 발생회로의 실시예를 나타내는 도면이다.
도 10 및 도 11은 도 9의 워드라인 제어신호 발생회로에 포함된 프리 디코더들의 실시예을 나타내는 도면이다.
도 12는 도 9의 워드라인 제어신호 발생회로에 포함된 제 2 어드레스 버퍼의 실시예를 나타내는 도면이다.
도 13은 도 12의 제 2 어드레스 버퍼에 포함된 디코딩 회로의 실시예를 나타내는 도면이다.
도 14는 도 12의 제 2 어드레스 버퍼에 포함된 디코딩 회로 내에 있는 블록지정 디코딩 회로의 실시예를 나타내는 도면이다.
도 15 내지 도 18은 도 14의 블록선택 디코딩 회로에 포함된 디코더들의 실시예를 나타내는 도면이다.
도 19는 도 9의 워드라인 제어신호 발생회로에 포함된 프리 디코더와 제 2 어드레스 버퍼의 다른 하나의 실시예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
2, 4, 6, 12, 14 : 센스 앰프
8, 16, 18 : 메모리 셀 어레이
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수의 메모리 뱅크를 구비한 반도체 메모리 장치 및 반도체 메모리 장치의 블록 코딩 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터에 저장된다.
DRAM 장치의 비트라인의 구조에는 폴디드(folded) 비트라인 구조와 오픈(open) 비트라인 구조가 있다. 도 1은 폴디드(folded) 비트라인 구조를 갖는 종래의 반도체 메모리 장치의 개략도이다. 도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(8) 및 센스 앰프들(2, 4, 6)을 구비한다. 메모리 셀 어레이(8)는 1 개의 트랜지스터와 1 개의 커패시터로 구성된 메모리 셀들로 구성되고, 메모리 셀들은 각각 해당하는 워드라인과 비트라인에 연결되어 있다. 도 1에 도시된 폴디드 비트라인 구조를 갖는 DRAM 장치의 비트라인들은 각각 쌍으로 이루어져 있다. 비트라인쌍들의 데이터들(D0와 D0B)은 센스 앰프(2)에 의해 증폭되어 출력되고, 비트라인쌍들의 데이터들(D1와 D1B)은 센스 앰프(4)에 의해 증폭되어 출력되고, 비트라인쌍들의 데이터들(D2와 D2B)은 센스 앰프(6)에 의해 증폭되어 출력된다.
도 2는 오픈(open) 비트라인 구조를 갖는 종래의 DRAM 장치의 개략도이다.
도 2를 참조하면, DRAM 장치는 메모리 셀 어레이들(16, 18), 및 센스 앰프들(12, 14)을 구비한다. 메모리 셀 어레이(16)와 메모리 셀 어레이(18)는 센스 앰프들(12, 14)을 중심으로 대칭적으로 배치되어 있다. 도 2에서, 센스 앰프(12)를 중심으로 왼쪽에 위치한 비트라인의 데이터(D1)와 센스 앰프(12)를 중심으로 오른쪽에 위치한 비트라인의 데이터(D1B)는 쌍을 이루며 서로 상보적인 관계에 있다. 마찬가지로, 센스 앰프(14)를 중심으로 왼쪽에 위치한 비트라인의 데이터(D0)와 센스 앰프(14)를 중심으로 오른쪽에 위치한 비트라인의 데이터(D0B)는 쌍을 이루며 서로 상보적인 관계에 있다.
도 3은 오픈 비트라인 구조를 갖는 DRAM 장치에서 에지 메모리 블록의 존재를 설명하기 위한 도면이다. 도 3을 참조하면, DRAM 장치는 메모리 블록들(BLOCK#0, BLOCK#(N-1), BLOCK#N)과 메모리 블록들(BLOCK#0, BLOCK#(N-1), BLOCK#N) 사이에 위치한 센스 앰프들(SA)로 구성되어 있다. 메모리 블록들(BLOCK#0, BLOCK#(N-1), BLOCK#N)에서 세로 방향의 라인들은 워드라인들을 나타내고, 가로 방향의 라인들은 비트라인들을 나타낸다. VBL은 비트라인 프리차지 전압으로서, 전원전압(VDD)의 1/2의 크기를 가질 수 있다. 도 3의 오픈 비트라인 구조 는 비트라인(BL)과 비트라인 바(BLB) 사이의 거리를 F라 할 때 하나의 메모리 셀이 차지하는 면적이 약 F2의 6 배정도 되므로 6F2 구조라고도 부른다.
도 3은 오픈 비트라인 구조를 갖는 DRAM 장치에서 비트라인쌍들은 센스 앰프를 중심으로 좌측과 우측에 배열되어 있다. 예를 들면, 센스앰프의 좌측에 비트라인(BL)이 위치하면 센스 앰프의 우측에는 비트라인 바(BLB)가 위치한다.
그런데, 메모리 셀 어레이의 양 끝 부분에 위치한 메모리 블록들(BLOCL#0, BLOCK#N)에는 짝이 없는 메모리 셀들(검정색이 칠해진 원)이 연결된 비트라인들이 존재하게 된다. 짝이 없는 메모리 셀들은 센스 앰프에 연결되어 있지 않으며 데이터를 저장할 수 없는 더미 셀들이다.
이와 같이, 메모리 셀 어레리의 왼쪽 끝에 위치한 에지 메모리 블록(BLOCK#0)에 있는 워드라인과 메모리 셀 어레리의 오른쪽 끝에 위치한 에지 메모리 블록(BLOCK#N)에 있는 워드라인 동시에 활성화된다. 따라서, 복수의 메모리 뱅크로 구성된 반도체 메모리 장치에서 워드라인을 활성화시킬 때 에지(edge)에 위치한 메모리 블록들이 동시에 활성화되면 용량이 큰 워드라인 인에이블 전압(VPP)이 필요하고 회로에 발생되는 노이즈도 크게 된다.
본 발명의 목적은 동시에 활성화되는 메모리 블록들의 수를 줄임으로써 워드라인을 인에이블시키는 데 필요한 전압의 용량을 지나치게 증가시키지 않는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 동시에 활성화되는 메모리 블록들의 수를 줄임으로써 워드라인을 인에이블시키는 데 필요한 전압의 용량을 지나치게 증가시키지 않는 반도체 메모리 장치의 블록 코딩 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 서로 다른 순서로 블록 코딩이 되어 있는 복수의 메모리 뱅크를 구비한다.
상기 복수의 메모리 뱅크들은 각각 정상 메모리 블록과 에지 메모리 블록으로 구성되어 있고, 동시에 활성화되는 에지 메모리 블록의 수는 동시에 활성화되는 정상 메모리 블록의 수의 2 배보다 작다. 상기 동시에 활성화되는 에지 메모리 블록의 수는 상기 동시에 활성화되는 정상 메모리 블록의 수에 1을 더한 수일 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 복수의 메모리 블록으로 구성된 복수의 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 뱅크들 중 한 개의 메모리 뱅크는 에지 메모리 블록이 활성화되고 나머지 메모리 뱅크들은 정상 메모리 블록이 활성화된다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 블록 코딩 방법은 반도체 메모리 장치를 구성하는 복수의 메모리 뱅크들을 서로 다른 순서로 블록 코딩을 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 N+1 개의 메모리 블록들을 구비하는 복수의 메모리 뱅크로 구성된 DRAM 장치를 나타내는 도면이다.
도 4를 참조하면, 반도체 메모리 장치는 4 개의 메모리 뱅크(A BANK, B BANK, C BANK, D BANK)를 구비하고, 각 메모리 뱅크는 N+1 개의 메모리 블록들(BLOCK#0 ~ BLOCK#N)을 구비한다.
도 5는 도 4에 도시된 복수의 메모리 뱅크를 구비한 DRAM 장치에서 활성화되는 워드라인들을 나타내는 도면이다. 도 5의 반도체 메모리 장치에서 메모리 뱅크를 구성하는 메모리 블록들의 주소는 BLOCK#0 ~ BLOCK#N로서 모든 메모리 뱅크(A BANK, B BANK, C BANK, D BANK)에 대해 동일하다. BLOCK#0 와 BLOCK#N은 에지 메모리 블록이고 나머지 블록들은 정상 메모리 블록들이다.
도 5를 참조하면, 각 메모리 뱅크의 양끝에 위치한 에지 메모리 블록들(BLOCK#0, BLOCK#N)은 동시에 활성화되고, 정상 메모리 블록들은 독립적으로 활성화된다. 도 5에는 대표적으로 BLOCK#2가 정상 메모리 블록으로 표시되어 있다.
리프레쉬 모드에서는 모든 메모리 뱅크들이 동시에 활성화될 수 있는데, 복수의 메모리 뱅크로 구성된 반도체 메모리 장치에서 워드라인을 활성화시킬 때 에지(edge)에 위치한 메모리 블록들이 동시에 활성화되면 용량이 큰 워드라인 인에이블 전압(VPP)이 필요하고 회로에 발생되는 노이즈도 크게 된다.
정상 워드라인은 한번에 1 개가 활성화되는데, 에지 메모리 블록에 속한 에지 워드라인은 한번에 2 개가 활성화된다. 따라서, 4 개의 뱅크에 대해서, 동시에 활성화되는 정상 워드라인과 에지 워드라인의 비는 1 : 2가 된다.
도 6은 4 개의 뱅크로 구성된 본 발명에 따른 DRAM 장치의 블록 코딩을 나타내는 도면이다. 도 6을 참조하면, 본 발명의 DRAM 장치는 4 개의 메모리 뱅크(A BANK, B BANK, C BANK, D BANK)를 구비하고, 각 메모리 뱅크는 N+1 개의 메모리 블록들(BLOCK#0 ~ BLOCK#N)을 구비한다.
도 6에 도시된 본 발명에 따른 DRAM 장치에서, 메모리 뱅크들 각각은 메모리 블록들의 주소가 다르다. 즉, A BANK는 BLOCK#0, BLOCK#1, BLOCK#2, ..., BLOCK#(N-1), BLOCK#N의 순서로 블록 코딩이 되어 있고, B BANK는 BLOCK#2, BLOCK#3, BLOCK#4, ..., BLOCK#0, BLOCK#1의 순서로 블록 코딩이 되어 있고, C BANK는 BLOCK#4, BLOCK#5, BLOCK#6, ..., BLOCK#2, BLOCK#3의 순서로 블록 코딩이 되어 있고, D BANK는 BLOCK#6, BLOCK#7, BLOCK#8, ..., BLOCK#4, BLOCK#5의 순서로 블록 코딩이 되어 있다.
따라서, 도 6의 DRAM 장치는 메모리 뱅크들을 구성하는 메모리 블록들의 주소가 다르기 때문에, 에지 메모리 블록이 활성화될 경우에 A BANK는 BLOCK#0과 BLOCK#N이 활성화되더라도, 나머지 메모리 뱅크들(B BANK, C BANK, D BANK)에서 BLOCK#0과 BLOCK#N은 에지 메모리 블록이 아니므로, BLOCK#0과 BLOCK#N이 동시에 활성화되지 않는다.
도 6에 도시된 블록 코딩 방법을 사용하면, 에지 워드라인은 4 개의 메모리 뱅크 중에 1 개에서만 발생하므로, 4 개의 뱅크에 대해서, 동시에 활성화되는 정상 워드라인과 에지 워드라인의 비는 4 : 5 = 1 : 1.2가 된다.
따라서, 도 6에 도시된 블록 코딩 방법을 사용하면, 도 5에 도시된 종래의 메모리 셀 구조를 갖는 DRAM 장치에 비해 동시에 활성화되는 워드라인의 수가 줄어들기 때문에, 워드라인 인에이블 신호(VPP)의 용량을 지나치게 크게 늘리지 않아도 되며 노이즈도 적게 발생한다.
도 7은 8 개의 메모리 뱅크를 갖는 메모리 뱅크 그룹을 4 개 구비한 본 발명의 하나의 실시예에 따른 DRAM 장치의 블록 코딩을 나타내는 도면이다.
도 7을 참조하면, DRAM 장치는 4 개의 메모리 뱅크 그룹을 구비한다.
제 1 내지 제 4 메모리 뱅크 그룹은 각각 메모리 뱅크들(A BANK, B BANK, C BANK, D BANK, E BANK, F BANK, G BANK, H BANK)을 구비한다.
제 1 메모리 뱅크 그룹은 제 1 내지 제 8 메모리 뱅크(A BANK~H BANK)를 포함한다. 제 1 메모리 뱅크는 0, 1, 2, ..., N-1, N의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 2 메모리 뱅크는 2, 3, 4, ..., 0, 1의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 3 메모리 뱅크는 4, 5, 6, ..., 2, 3의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 4 메모리 뱅크는 6, 7, 8, ..., 4, 5의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 5 메모리 뱅크는 16, 17, 18, ..., 14, 15의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 6 메모리 뱅크는 18, 19, 20, ..., 16, 17의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 7 메모리 뱅크는 20, 21, 22, ..., 18, 19의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 8 메모리 뱅크는 22, 23, 24, ..., 20, 21의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다.
제 2 메모리 뱅크 그룹은 제 9 내지 제 16 메모리 뱅크(A BANK~H BANK)를 포 함한다. 제 9 메모리 뱅크는 8, 9, 10, ..., 6, 7의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 10 메모리 뱅크는 10, 11, 12, ..., 8, 9의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 11 메모리 뱅크는 12, 13, 14, ..., 10, 11의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 12 메모리 뱅크는 14, 15, 16, ..., 12, 13의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 13 메모리 뱅크는 24, 25, 26, ..., 22, 23의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 14 메모리 뱅크는 26, 27, 28, ..., 24, 25의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 15 메모리 뱅크는 28, 29, 30, ..., 26, 27의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 16 메모리 뱅크는 30, 31, 32, ..., 28, 29의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다.
제 3 메모리 뱅크 그룹은 제 17 내지 제 24 메모리 뱅크(A BANK~H BANK)를 포함한다. 제 17 메모리 뱅크는 32, 33, 34, ..., 30, 31의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 18 메모리 뱅크는 34, 35, 36, ..., 32, 33의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 19 메모리 뱅크는 36, 37, 38, ..., 34, 35의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 20 메모리 뱅크는 38, 39, 40, ..., 36, 37의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 21 메모리 뱅크는 48, 49, 50, ..., 46, 47의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 22 메모리 뱅크는 50, 51, 52, ..., 48, 49의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 23 메모리 뱅크는 52, 53, 54, ..., 50, 51의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 24 메모리 뱅크는 54, 55, 56, ..., 52, 53의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다.
제 4 메모리 뱅크 그룹은 제 25 내지 제 32 메모리 뱅크(A BANK~H BANK)를 포함한다. 제 25 메모리 뱅크는 40, 41, 42, ..., 38, 39의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 26 메모리 뱅크는 42, 43, 44, ..., 40, 41의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 27 메모리 뱅크는 44, 45, 46, ..., 42, 43의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 28 메모리 뱅크는 46, 47, 48, ..., 44, 45의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 29 메모리 뱅크는 56, 57, 58, ..., 54, 55의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 30 메모리 뱅크는 58, 59, 60, ..., 56, 57의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 31 메모리 뱅크는 60, 61, 62, ..., 58, 59의 순서로 블록 코딩이 되어 있는 블록 주소를 가진다. 제 32 메모리 뱅크는 62, 63, 64, ..., 60, 61의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 32 메모리 뱅크를 구비한다.
따라서, 도 7의 DRAM 장치는 메모리 뱅크들을 구성하는 메모리 블록들의 주소가 다르기 때문에, 에지 메모리 블록이 활성화될 경우에 제 1 메모리 뱅크는 BLOCK#0과 BLOCK#N이 활성화되더라도, 나머지 메모리 뱅크들(제 2 내지 제 32 뱅크)에서 BLOCK#0과 BLOCK#N은 에지 메모리 블록이 아니므로, BLOCK#0과 BLOCK#N이 동시에 활성화되지 않는다.
도 7에 도시된 블록 코딩 방법을 사용하면, 만일 리프레쉬 모드에서 8개의 뱅크 중 4 개의 뱅크에서 1 개의 워드라인이 활성화된다면 활성화된 정상 워드라인은 4 bank group ㅧ4 banks ㅧ1=16 개의 워드라인이 활성화된다.
종래의 기술을 사용하면 정상 워드라인과 에지 워드라인의 비는 16 : 32 = 1 : 2이지만, 도 7에 도시된 블록 코딩 방법을 사용하면 정상 워드라인과 에지 워드라인의 비는 16 : 17 = 1 : 1.06이 된다.
따라서, 도 7에 도시된 블록 코딩 방법을 사용하면, 종래의 메모리 셀 구조를 갖는 DRAM 장치에 비해 동시에 활성화되는 워드라인의 수가 줄어들기 때문에, 워드라인 인에이블 신호(VPP)의 용량을 지나치게 크게 늘리지 않아도 되며 노이즈도 적게 발생한다.
도 8은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 8의 반도체 메모리 장치에서 메모리 뱅크를 구성하는 메모리 블록들의 주소는 BLOCK#0 ~ BLOCK#N로서 모든 메모리 뱅크(A BANK, B BANK, C BANK, D BANK)에 대해 동일하다. BLOCK#0 와 BLOCK#N은 에지 메모리 블록이고 나머지 블록들은 정상 메모리 블록들이다.
도 8에서, A 뱅크는 에지 메모리 블록(BLOCK#0 와 BLOCK#N)이 활성화되고, B 뱅크는 정상 메모리 블록(BLOCK#4)이 활성화되고 있으며, C 뱅크는 정상 메모리 블록(BLOCK#8)이 활성화되고 있으며, D 뱅크는 정상 메모리 블록(BLOCK#12)이 활성화되고 있음을 알 수 있다.
도 9는 도 8의 반도체 메모리 장치를 활성화하기 위한 워드라인 제어신호 발 생회로의 실시예를 나타내는 도면이다.
도 9를 참조하면, 워드라인 제어신호 발생회로(1000)는 제 1 어드레스 버퍼(1500), 프리 디코더부(1600), 제 2 어드레스 버퍼(1700), 메인 디코더(1800), 및 워드라인 부스팅 신호 발생회로(1900)를 구비한다. 워드라인 제어신호는 워드라인 인에이블 신호(WEI)와 워드라인 부스팅 신호쌍(PXI, PXIB)을 포함한다.
제 1 어드레스 버퍼(1500)는 내부 클럭신호(PCLK), 로우 어드레스 셋업 신호(PRA), 및 리프레쉬 카운트 신호(PRCNT)에 응답하여 외부 어드레스 신호들(XRA0~XRA10)을 순차적으로 수신하여 래치하고 이 신호들에 대응하는 로우 어드레스 신호들(RA/RAB2~4, RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)을 발생시킨다. 외부 어드레스 신호들(XRA0~XRA10) 중 7 비트인 XRA2~8은 128 개의 메인 디코더를 지정하는 데 사용되고, 2 비트인 XRA 9~10은 4 개의 메모리 블록을 지정하는 데 사용되고, 2 비트인 XRA0~1은 4 개의 서브워드라인 드라이버를 지정하기 위해 사용된다.
프리 디코더부(1600)는 프리 디코더들(1610, 1620, 1630, 1640, 1650)로 구성되고, 로우 어드레스 신호들(RA/RAB2~4, RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)에 대해 디코딩을 수행하여 프리디코딩된 로우 어드레스 신호들(RA234_i(i=0~7), RA56_i(i=0~3), RA78_i(i=0~3), RA910_i(i=0~3), RA01_i(i=0~3)) 을 발생시킨다. 프리 디코더(1640)는 메모리 블록을 지정하기 위한 블록 선택신호(DRA910_i)를 발생시키는 블록 지정 프리 디코더이다.
제 2 어드레스 버퍼(1700)는 로우 어드레스 셋업 신호(PRA) 및 리프레쉬 카 운트 신호(PRCNT)에 응답하여 프리디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, RA910_i, RA01_i)을 수신하여 래치하고 디코딩된 로우 어드레스 신호들(DRA234_i(i=0~7), DRA56_i(i=0~3), DRA78_i(i=0~3), DRA910_i(i=0~3), DRA01_i(i=0~3))을 발생시킨다.
메인 디코더(1800)는 프리차지 제어신호들(NPREB, TPRE)의 제어하에 디코딩된 로우 어드레스 신호들(DRA234_i, DRA56_i, DRA78_i, DRA910_i)을 수신하여 128 개의 워드라인 인에이블 신호(WEI)를 발생시킨다. 여기서, DRA910_i는 메모리 블록을 지정하기 위한 블록 선택신호이다.
워드라인 부스팅 신호 발생회로(1900)는 디코딩된 로우 어드레스 신호들( DRA910_i, DRA01_i)에 응답하여 워드라인 부스팅 신호쌍(PXI, PXIB)을 발생시킨다.
도 10 및 도 11은 도 9의 워드라인 제어신호 발생회로에 포함된 프리 디코더들의 실시예을 나타내는 도면이다. 도 10의 프리 디코더(1610)는 로우 어드레스들(RA/RAB2~4)에 대해 논리곱 연산을 수행하고 프리디코딩된 로우 어드레스들(RA234_0~RA234_7)을 발생시킨다. 도 11의 프리 디코더(1620)는 로우 어드레스들(RA/RAB5~6, RA/RAB7~8, RA/RAB9~10, RA/RAB0~1)에 대해 논리곱 연산을 수행하고 프리디코딩된 로우 어드레스들(RA56_0~RA56_3, RA78_0~RA78_3, RA910_0~RA910_3, RA01_0~RA01_3)을 발생시킨다.
도 12는 도 9의 워드라인 제어신호 발생회로에 포함된 제 2 어드레스 버퍼(1700)의 실시예를 나타내는 도면이다.
도 12를 참조하면, 제 2 어드레스 버퍼(1700)는 신호 발생회로(1720) 및 디 코딩 회로(1710)를 구비한다. 신호 발생회로(1720)는 로우 어드레스 셋업 신호(PRA)와 리프레쉬 카운트 신호(PRCNT)에 응답하여 소정의 펄스폭을 가지는 액티브 모드 인에이블 신호(PDRAE_A) 및 리프레쉬 모드 인에이블 신호(PDRAE_REF)를 발생시킨다. 로우 어드레스 셋업 신호(PRA)는 외부 클럭신호를 이용하여 생성되는 신호이다. 디코딩 회로(1710)는 인에이블 신호들(PDRAE_A, PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호들(RA234_i, RA56_i, RA78_i, RA910_i, RA01_i)을 수신하여 래치하고 디코딩된 로우 어드레스 신호들(DRA234_i, DRA56_i, DRA78_i, DRA910_i, DRA01_i)을 출력한다.
도 13은 도 12의 제 2 어드레스 버퍼(1700)에 포함된 디코딩 회로의 실시예를 나타내는 도면이다.
디코딩 회로(1710-1)는 전송 게이트들(TG1~TG4), 래치회로들(1711~1714), 및 인버터들(INV1~INV5)을 구비한다. 디코딩 회로(1710-1)는 프리 디코딩된 로우 어드레스 신호들(RAij<0:3>)를 디코딩하여 디코딩된 로우 어드레스 신호들(DRAij<0:3>)을 발생시킨다.
인버터(INV5)는 액티브 모드 인에이블 신호(PDRAE_A)를 반전시킨다. 전송 게이트(TG1)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RAij_0)를 출력한다. 전송 게이트(TG2)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RAij_1)를 출력한다. 전송 게이트(TG3)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RAij_2)를 출력한다. 전송 게이트(TG4)는 액티브 모드 인에 이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RAij_3)를 출력한다.
래치회로(1711)는 전송 게이트(TG1)의 출력신호를 래치하고, 래치회로(1712)는 전송 게이트(TG2)의 출력신호를 래치하고, 래치회로(1713)는 전송 게이트(TG3)의 출력신호를 래치하고, 래치회로(1714)는 전송 게이트(TG4)의 출력신호를 래치한다.
인버터(INV1)는 래치회로(1711)의 출력신호를 반전시켜 디코딩된 로우 어드레스 신호(DRAij_0)를 출력한다. 인버터(INV2)는 래치회로(1712)의 출력신호를 반전시켜 디코딩된 로우 어드레스 신호(DRAij_1)를 출력한다. 인버터(INV3)는 래치회로(1713)의 출력신호를 반전시켜 디코딩된 로우 어드레스 신호(DRAij_2)를 출력한다. 인버터(INV4)는 래치회로(1714)의 출력신호를 반전시켜 디코딩된 로우 어드레스 신호(DRAij_3)를 출력한다.
도 14는 도 12의 제 2 어드레스 버퍼(1700)에 포함된 디코딩 회로(1710) 내에 있는 블록지정 디코딩 회로(1730)의 실시예를 나타내는 도면이다.
도 14를 참조하면, 블록지정 디코딩 회로(1730)는 제 1 내지 제 4 디코더(1740, 1750, 1760, 1770)를 구비한다. 제 1 디코더(1740)는 A 뱅크에 대하여 메모리 블록을 지정하는 디코더이며, 제 2 디코더(1750)는 B 뱅크에 대하여 메모리 블록을 지정하는 디코더이며, 제 3 디코더(1760)는 C 뱅크에 대하여 메모리 블록을 지정하는 디코더이며, 제 4 디코더(1770)는 D 뱅크에 대하여 메모리 블록을 지정하는 디코더이다. 제 1 디코더(DECODER_A)(1740)는 프리 디코딩된 로우 어드레스 신 호(RA910<0:3>)를 디코딩하여 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_A<0:3>)를 발생시킨다. 제 2 디코더(DECODER_B)(1750)는 프리 디코딩된 로우 어드레스 신호(RA910<0:3>)를 디코딩하여 B 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_B<0:3>)를 발생시킨다. 제 3 디코더(DECODER_C)(1760)는 프리 디코딩된 로우 어드레스 신호(RA910<0:3>)를 디코딩하여 C 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_C<0:3>)를 발생시킨다. 제 4 디코더(DECODER_D)(1770)는 프리 디코딩된 로우 어드레스 신호(RA910<0:3>)를 디코딩하여 D 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_D<0:3>)를 발생시킨다.
도 15는 도 14의 블록선택 디코딩 회로(1730)에 포함된 제 1 디코더(1740)를 나타내는 회로도이다.
도 15를 참조하면, 제 1 디코더(1740)는 전송 게이트들(TG11~TG14), 래치회로들(1741~1744), 및 인버터들(INV41~INV45)을 구비한다. 제 1 디코더(1740)는 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 A 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_A<0:3>)을 발생시킨다.
인버터(INV45)는 액티브 모드 인에이블 신호(PDRAE_A)를 반전시킨다. 전송 게이트(TG11)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG12)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG13)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG14)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
래치회로(1741)는 전송 게이트(TG11)의 출력신호를 래치하고, 래치회로(1742)는 전송 게이트(TG12)의 출력신호를 래치하고, 래치회로(1743)는 전송 게이트(TG13)의 출력신호를 래치하고, 래치회로(1744)는 전송 게이트(TG14)의 출력신호를 래치한다.
인버터(INV41)는 래치회로(1741)의 출력신호를 반전시키고 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_0_A)를 출력한다. 인버터(INV42)는 래치회로(1742)의 출력신호를 반전시키고 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_1_A)를 출력한다. 인버터(INV43)는 래치회로(1743)의 출력신호를 반전시키고 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_2_A)를 출력한다. 인버터(INV44)는 래치회로(1744)의 출력신호를 반전시키고 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_3_A)를 출력한다.
도 15에 도시된 제 1 디코더(1740)는 액티브 모드에서 동작하는 회로이며, 프리 디코딩된 로우 어드레스 신호(RA910<0:3>)를 디코딩하여 A 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_A<0:3>)를 발생시킨다.
도 16은 도 14의 블록선택 디코딩 회로(1730)에 포함된 제 2 디코더(1750)를 나타내는 회로도이다.
도 16을 참조하면, 제 2 디코더(1750)는 전송 게이트들(TG21~TG28), 래치회로들(1751~1754), 및 인버터들(INV51~INV56)을 구비한다. 제 2 디코더(1750)는 프 리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 B 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_B<0:3>)을 발생시킨다. 전송 게이트들(TG21~TG24)은 액티브 모드에서 턴온 되고, 전송 게이트들(TG25~TG28)은 리프레쉬 모드에서 턴온된다.
인버터(INV55)는 액티브 모드 인에이블 신호(PDRAE_A)를 반전시키고, 인버터(INV56)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)를 반전시킨다.
전송 게이트(TG21)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG22)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG23)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG24)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG25)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG26)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG27)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG28)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG25)의 출력단자는 전송 게이트(TG24)의 출력단자에 결합되고, 전송 게이트(TG26)의 출력단자는 전송 게이트(TG21)의 출력단자에 결합되고, 전송 게이트(TG27)의 출력단자는 전송 게이트(TG22)의 출력단자에 결합되고, 전송 게이트(TG28)의 출력단자는 전송 게이트(TG23)의 출력단자에 결합된다.
래치회로(1751)는 전송 게이트(TG21) 또는 전송 게이트(TG26)의 출력신호를 래치하고, 래치회로(1752)는 전송 게이트(TG22) 또는 전송 게이트(TG27)의 출력신호를 래치하고, 래치회로(1753)는 전송 게이트(TG23) 또는 전송 게이트(TG28)의 출력신호를 래치하고, 래치회로(1754)는 전송 게이트(TG24) 또는 전송 게이트(TG25)의 출력신호를 래치한다.
인버터(INV51)는 래치회로(1751)의 출력신호를 반전시키고 B 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_0_B)를 출력한다. 인버터(INV52)는 래치회로(1752)의 출력신호를 반전시키고 B 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_1_B)를 출력한다. 인버터(INV53)는 래치회로(1753)의 출력신호를 반전시키고 B 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_2_B)를 출력한다. 인버터(INV54)는 래치회로(1754)의 출력신호를 반전시키고 B 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_3_A)를 출력한다.
이하, 도 16에 도시된 블록선택 디코딩 회로(1730)에 포함된 제 2 디코더(1750)의 동작을 설명한다.
액티브 모드에서, 제 3 디코더(1750)는 전송 게이트들(TG21~TG24)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 B 뱅크를 위한 디코 딩된 로우 어드레스 신호들(DRA910_B<0:3>)을 출력한다.
리프레쉬 모드에서, 제 3 디코더(1770)는 전송 게이트들(TG25~TG28)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 B 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_B<0:3>)을 출력한다.
리프레쉬 모드에서, 전송 게이트(TG25)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_0)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_3_B)가 출력된다. 전송 게이트(TG26)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_1)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_0_B)가 출력된다. 전송 게이트(TG27)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_2)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_1_B)가 출력된다. 전송 게이트(TG28)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_3)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_2_B)가 출력된다.
도 17은 도 14의 블록선택 디코딩 회로(1730)에 포함된 제 3 디코더(1760)를 나타내는 회로도이다.
도 17을 참조하면, 제 3 디코더(1760)는 전송 게이트들(TG31~TG38), 래치회로들(1761~1764), 및 인버터들(INV61~INV66)을 구비한다. 제 3 디코더(1760)는 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 C 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_C<0:3>)을 발생시킨다. 전송 게이트들(TG31~TG34)은 액티브 모드에서 턴온 되고, 전송 게이트들(TG35~TG38)은 리프레쉬 모드에서 턴온된다.
인버터(INV65)는 액티브 모드 인에이블 신호(PDRAE_A)를 반전시키고, 인버터(INV66)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)를 반전시킨다.
전송 게이트(TG31)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG32)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG33)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG34)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG35)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG36)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG37)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG38)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG35)의 출력단자는 전송 게이트(TG33)의 출력단자에 결합되고, 전송 게이트(TG36)의 출력단자는 전송 게이트(TG34)의 출력단자에 결합되고, 전송 게이트(TG37)의 출력단자는 전송 게이트(TG31)의 출력단자에 결합되고, 전송 게이트(TG38)의 출력단자는 전송 게이트(TG32)의 출력단자에 결합된다.
래치회로(1761)는 전송 게이트(TG31) 또는 전송 게이트(TG37)의 출력신호를 래치하고, 래치회로(1762)는 전송 게이트(TG32) 또는 전송 게이트(TG38)의 출력신호를 래치하고, 래치회로(1763)는 전송 게이트(TG33) 또는 전송 게이트(TG35)의 출력신호를 래치하고, 래치회로(1764)는 전송 게이트(TG34) 또는 전송 게이트(TG36)의 출력신호를 래치한다.
인버터(INV61)는 래치회로(1761)의 출력신호를 반전시키고 C 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_0_C)를 출력한다. 인버터(INV62)는 래치회로(1762)의 출력신호를 반전시키고 C 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_1_C)를 출력한다. 인버터(INV63)는 래치회로(1763)의 출력신호를 반전시키고 C 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_2_C)를 출력한다. 인버터(INV64)는 래치회로(1764)의 출력신호를 반전시키고 C 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_3_C)를 출력한다.
이하, 도 17에 도시된 블록선택 디코딩 회로(1730)에 포함된 제 3 디코더(1760)의 동작을 설명한다.
액티브 모드에서, 제 3 디코더(1760)는 전송 게이트들(TG31~TG34)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 C 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_C<0:3>)을 출력한다.
리프레쉬 모드에서, 제 3 디코더(1760)는 전송 게이트들(TG35~TG38)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 C 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_C<0:3>)을 출력한다.
리프레쉬 모드에서, 전송 게이트(TG35)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_0)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_2_C)가 출력된다. 전송 게이트(TG36)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_1)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_3_C)가 출력된다. 전송 게이트(TG37)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_2)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_0_C)가 출력된다. 전송 게이트(TG38)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_3)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_1_C)가 출력된다.
도 18은 도 14의 블록선택 디코딩 회로(1730)에 포함된 제 4 디코더(1770)를 나타내는 회로도이다.
도 18을 참조하면, 제 4 디코더(1770)는 전송 게이트들(TG41~TG48), 래치회로들(1771~1774), 및 인버터들(INV71~INV76)을 구비한다. 제 4 디코더(1770)는 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 D 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_D<0:3>)을 발생시킨다. 전송 게이트들(TG41~TG44)은 액티브 모드에서 턴온 되고, 전송 게이트들(TG45~TG48)은 리프레쉬 모드에서 턴온된다.
인버터(INV75)는 액티브 모드 인에이블 신호(PDRAE_A)를 반전시키고, 인버터(INV76)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)를 반전시킨다.
전송 게이트(TG41)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG42)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG43)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG44)는 액티브 모드 인에이블 신호(PDRAE_A)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG45)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_0)를 출력한다. 전송 게이트(TG46)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_1)를 출력한다. 전송 게이트(TG47)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_2)를 출력한다. 전송 게이트(TG48)는 리프레쉬 모드 인에이블 신호(PDRAE_REF)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910_3)를 출력한다.
전송 게이트(TG45)의 출력단자는 전송 게이트(TG42)의 출력단자에 결합되고, 전송 게이트(TG46)의 출력단자는 전송 게이트(TG43)의 출력단자에 결합되고, 전송 게이트(TG47)의 출력단자는 전송 게이트(TG44)의 출력단자에 결합되고, 전송 게이트(TG48)의 출력단자는 전송 게이트(TG41)의 출력단자에 결합된다.
래치회로(1771)는 전송 게이트(TG41) 또는 전송 게이트(TG48)의 출력신호를 래치하고, 래치회로(1772)는 전송 게이트(TG42) 또는 전송 게이트(TG45)의 출력신호를 래치하고, 래치회로(1773)는 전송 게이트(TG43) 또는 전송 게이트(TG46)의 출력신호를 래치하고, 래치회로(1774)는 전송 게이트(TG44) 또는 전송 게이트(TG47) 의 출력신호를 래치한다.
인버터(INV71)는 래치회로(1771)의 출력신호를 반전시키고 D 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_0_D)를 출력한다. 인버터(INV72)는 래치회로(1772)의 출력신호를 반전시키고 D 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_1_D)를 출력한다. 인버터(INV73)는 래치회로(1773)의 출력신호를 반전시키고 D 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_2_D)를 출력한다. 인버터(INV74)는 래치회로(1774)의 출력신호를 반전시키고 D 뱅크를 위한 디코딩된 로우 어드레스 신호(DRA910_3_D)를 출력한다.
이하, 도 18에 도시된 블록선택 디코딩 회로(1730)에 포함된 제 4 디코더(1770)의 동작을 설명한다.
액티브 모드에서, 제 4 디코더(1770)는 전송 게이트들(TG41~TG44)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 D 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_D<0:3>)을 출력한다.
리프레쉬 모드에서, 제 4 디코더(1770)는 전송 게이트들(TG45~TG48)을 통해 프리 디코딩된 로우 어드레스 신호들(RA910<0:3>)을 디코딩하고 D 뱅크를 위한 디코딩된 로우 어드레스 신호들(DRA910_D<0:3>)을 출력한다.
리프레쉬 모드에서, 전송 게이트(TG45)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_0)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_1_D)가 출력된다. 전송 게이트(TG46)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_1)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_2_D)가 출력된다. 전송 게이트(TG47) 를 통해 프리 디코딩된 로우 어드레스 신호(RA910_2)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_3_D)가 출력된다. 전송 게이트(TG48)를 통해 프리 디코딩된 로우 어드레스 신호(RA910_3)가 디코딩되어 디코딩된 로우 어드레스 신호(DRA910_0_D)가 출력된다.
도 19는 도 9의 워드라인 제어신호 발생회로에 포함된 프리 디코더(1640)와 제 2 어드레스 버퍼(1700)의 다른 하나의 실시예를 나타내는 도면이다. 도 19의 회로를 사용하여 발생된 디코딩된 로우 어드레스를 사용하여 도 8에 도시된 바와 같이 메모리 블록들을 활성화시킬 수 있다. 프리 디코더(1640)는 메모리 블록을 지정하기 위한 블록 선택신호(DRA910_i)를 발생시키는 블록 지정 프리 디코더이다.
도 19를 참조하면, 프리 디코더(1640)는 제 1 내지 제 4 프리 디코더(1641~1644), 인버터들(1645, 1647, 1648, 1649), 및 EXOR(Exclusive OR) 게이트(1646)를 구비한다. 인버터들(1645, 1648)은 제 1 리프레쉬 카운트 신호(CNT9)를 반전시키고, 인버터(1647)는 제 2 리프레쉬 카운트 신호(CNT10)를 반전시킨다. 인버터(1649)는 EXOR 게이트(1649)의 출력신호(B_CNT10)를 반전시킨다. 제 1 및 제 2 리프레쉬 카운트 신호(CNT9, CNT10)는 반도체 메모리 장치 내부에 있는 리프레쉬 카운터에 의해 발생되는 신호이다.
제 1 프리 디코더(1641)는 제 1 및 제 2 리프레쉬 카운트 신호(CNT9, CNT10)와 로우 어드레스 신호들(RA9, RA10)에 응답하여 프리 디코딩된 로우 어드레스 신호(RA910<0:3>)를 발생시킨다. 제 2 프리 디코더(1642)는 인버터(1645)의 출력신호(B_CNT9)와 EXOR 게이트(1646)의 출력신호(B_CNT10)에 응답하여 B 뱅크를 위한 프 리 디코딩된 로우 어드레스 신호(RA910_REF_B<0:3>)를 발생시킨다. 제 3 프리 디코더(1643)는 제 1 리프레쉬 카운트 신호(C_CNT9 = CNT9)와 인버터(1647)의 출력신호(C_CNT10)에 응답하여 C 뱅크를 위한 프리 디코딩된 로우 어드레스 신호(RA910_REF_C<0:3>)를 발생시킨다. 제 4 프리 디코더(1644)는 인버터(1648)의 출력신호(D_CNT9)와 인버터(1649)의 출력신호(D_CNT10)에 응답하여 D 뱅크를 위한 프리 디코딩된 로우 어드레스 신호(RA910_REF_D<0:3>)를 발생시킨다.
디코더(1810)는 제 1 프리 디코더(1641)의 출력신호(RA910<0:3>)을 디코딩하여 디코딩된 로우 어드레스 신호(DRA910_A<0:3>)를 발생시킨다. 디코더(1820)는 제 2 프리 디코더(1642)의 출력신호(RA910_REF_B<0:3>)를 디코딩하여 디코딩된 로우 어드레스 신호(DRA910_B<0:3>)를 발생시킨다. 디코더(1830)는 제 3 프리 디코더(1643)의 출력신호(RA910_REF_C<0:3>)를 디코딩하여 디코딩된 로우 어드레스 신호(DRA910_C<0:3>)를 발생시킨다. 디코더(1840)는 제 4 프리 디코더(1644)의 출력신호(RA910_REF_D<0:3>)를 디코딩하여 디코딩된 로우 어드레스 신호(DRA910_D<0:3>)를 발생시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 동시에 활성화되는 메모리 블록들의 수를 줄임으로써 워드라인을 인에이블시키는 데 필요한 전압의 용량을 줄일 수 있으며 노이즈도 감소시킬 수 있다. 따라서, 반도체 메모리 장치가 소모하는 전력을 줄일 수 있다.

Claims (23)

  1. 서로 다른 순서로 블록 코딩이 되어 있는 복수의 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 뱅크들은 각각 정상 메모리 블록과 에지 메모리 블록으로 구성되어 있고, 동시에 활성화되는 에지 메모리 블록의 수는 동시에 활성화되는 정상 메모리 블록의 수의 2 배보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 동시에 활성화되는 에지 메모리 블록의 수는 상기 동시에 활성화되는 정상 메모리 블록의 수에 1을 더한 수인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    4 개의 메모리 뱅크로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 복수의 메모리 뱅크는
    블록 주소가 0, 1, 2, ..., N-1, N의 순서로 블록 코딩이 되어 있는 제 1 메 모리 뱅크;
    블록 주소가 2, 3, 4, ..., 0, 1의 순서로 블록 코딩이 되어 있는 제 2 메모리 뱅크;
    블록 주소가 4, 5, 6, ..., 2, 3의 순서로 블록 코딩이 되어 있는 제 3 메모리 뱅크; 및
    블록 주소가 6, 7, 8, ..., 4, 5의 순서로 블록 코딩이 되어 있는 제 4 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    8 개의 메모리 뱅크를 구비하는 복수의 메모리 뱅크 그룹을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 복수의 메모리 뱅크 그룹은
    제 1 내지 제 4 메모리 뱅크 그룹을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 1 메모리 뱅크 그룹은
    0, 1, 2, ..., N-1, N의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 1 메모리 뱅크;
    2, 3, 4, ..., 0, 1의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 2 메모리 뱅크;
    4, 5, 6, ..., 2, 3의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 3 메모리 뱅크;
    6, 7, 8, ..., 4, 5의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 4 메모리 뱅크;
    16, 17, 18, ..., 14, 15의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 5 메모리 뱅크;
    18, 19, 20, ..., 16, 17의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 6 메모리 뱅크;
    20, 21, 22, ..., 18, 19의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 7 메모리 뱅크; 및
    22, 23, 24, ..., 20, 21의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 8 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 제 2 메모리 뱅크 그룹은
    8, 9, 10, ..., 6, 7의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 9 메모리 뱅크;
    10, 11, 12, ..., 8, 9의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 10 메모리 뱅크;
    12, 13, 14, ..., 10, 11의 순서로 블록 코딩이 되어 있는 블록 주소를 가지 는 제 11 메모리 뱅크;
    14, 15, 16, ..., 12, 13의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 12 메모리 뱅크;
    24, 25, 26, ..., 22, 23의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 13 메모리 뱅크;
    26, 27, 28, ..., 24, 25의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 14 메모리 뱅크;
    28, 29, 30, ..., 26, 27의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 15 메모리 뱅크; 및
    30, 31, 32, ..., 28, 29의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 16 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제 3 메모리 뱅크 그룹은
    32, 33, 34, ..., 30, 31의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 17 메모리 뱅크;
    34, 35, 36, ..., 32, 33의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 18 메모리 뱅크;
    36, 37, 38, ..., 34, 35의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 19 메모리 뱅크;
    38, 39, 40, ..., 36, 37의 순서로 블록 코딩이 되어 있는 블록 주소를 가지 는 제 20 메모리 뱅크;
    48, 49, 50, ..., 46, 47의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 21 메모리 뱅크;
    50, 51, 52, ..., 48, 49의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 22 메모리 뱅크;
    52, 53, 54, ..., 50, 51의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 23 메모리 뱅크; 및
    54, 55, 56, ..., 52, 53의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 24 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 제 4 메모리 뱅크 그룹은
    40, 41, 42, ..., 38, 39의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 25 메모리 뱅크;
    42, 43, 44, ..., 40, 41의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 26 메모리 뱅크;
    44, 45, 46, ..., 42, 43의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 27 메모리 뱅크;
    46, 47, 48, ..., 44, 45의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 28 메모리 뱅크;
    56, 57, 58, ..., 54, 55의 순서로 블록 코딩이 되어 있는 블록 주소를 가지 는 제 29 메모리 뱅크;
    58, 59, 60, ..., 56, 57의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 30 메모리 뱅크;
    60, 61, 62, ..., 58, 59의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 31 메모리 뱅크; 및
    62, 63, 64, ..., 60, 61의 순서로 블록 코딩이 되어 있는 블록 주소를 가지는 제 32 메모리 뱅크를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 정상 메모리 블록들과 에지 메모리 블록들을 갖는 복수의 메모리 뱅크를 구비하고,
    상기 복수의 메모리 뱅크 내에 있는 상기 에지 메모리 블록들은 상기 복수의 메모리 뱅크 각각에 대해 서로 다른 주소를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  13. 반도체 메모리 장치를 구성하는 복수의 메모리 뱅크들을 서로 다른 순서로 블록 코딩을 하는 것을 특징으로 하는 반도체 메모리 장치의 워드라인 활성화 방법.
  14. 제 13 항에 있어서,
    동시에 활성화되는 에지 메모리 블록의 수는 동시에 활성화되는 정상 메모리 블록의 수의 2 배보다 작은 것을 특징으로 하는 반도체 메모리 장치의 워드라인 활성화 방법.
  15. 제 14 항에 있어서,
    상기 동시에 활성화되는 에지 메모리 블록의 수는 상기 동시에 활성화되는 정상 메모리 블록의 수에 1을 더한 수인 것을 특징으로 하는 반도체 메모리 장치의 워드라인 활성화 방법.
  16. 복수의 메모리 블록으로 구성된 복수의 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 뱅크들 중 한 개의 메모리 뱅크는 에지 메모리 블록이 활성화되고 나머지 메모리 뱅크들은 정상 메모리 블록이 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 반도체 메모리 장치는
    4 개의 메모리 뱅크들을 구비하고 메모리 뱅크들 각각은 제 1 내지 제 N+1(N은 자연수) 메모리 블록을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    제 1 메모리 뱅크는 제 1 메모리 블록 및 제 N+1 메모리 블록이 활성화되고, 제 2 메모리 뱅크는 제 K(K는 5 이상의 자연수) 메모리 블록이 활성화되고, 제 3 메모리 뱅크는 제 2K 메모리 블록이 활성화되고, 제 4 메모리 뱅크는 제 3K 메모리 블록이 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 메모리 블록 및 제 N+1 메모리 블록은 에지 메모리 블록이고 제 2 내지 제 N 메모리 블록은 정상 메모리 블록인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 K는 5인 것을 특징으로 하는 반도체 메모리 장치.
  21. 블록선택 디코딩 회로를 포함하는 워드라인 제어신호 발생회로 및 제 1 내지 제 4 메모리 뱅크를 구비하는 반도체 메모리 장치에 있어서,
    액티브 모드 인에이블 신호에 응답하여 프리 디코딩된 로우 어드레스 신호들을 디코딩하여 상기 제 1 메모리 뱅크를 위한 제 1 디코딩된 로우 어드레스 신호들을 발생시키는 제 1 디코더;
    상기 액티브 모드 인에이블 신호와 리프레쉬 모드 인에이블 신호에 응답하여 상기 프리 디코딩된 로우 어드레스 신호들을 디코딩하여 상기 제 2 메모리 뱅크를 위한 제 2 디코딩된 로우 어드레스 신호들을 발생시키는 제 2 디코더;
    상기 액티브 모드 인에이블 신호와 상기 리프레쉬 모드 인에이블 신호에 응답하여 상기 프리 디코딩된 로우 어드레스 신호들을 디코딩하여 상기 제 3 메모리 뱅크를 위한 제 3 디코딩된 로우 어드레스 신호들을 발생시키는 제 3 디코더; 및
    상기 액티브 모드 인에이블 신호와 상기 리프레쉬 모드 인에이블 신호에 응답하여 상기 프리 디코딩된 로우 어드레스 신호들을 디코딩하여 상기 제 4 메모리 뱅크를 위한 제 4 디코딩된 로우 어드레스 신호들을 발생시키는 제 4 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    리프레쉬 모드에서 상기 제 1 내지 제 4 디코딩된 로우 어드레스 신호들은 다른 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    리프레쉬 모드에서 상기 제 1 내지 제 4 디코더는 서로 다른 값을 가지는 디코딩된 로우 어드레스 신호들을 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
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