JP2000195273A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000195273A JP2000195273A JP10373021A JP37302198A JP2000195273A JP 2000195273 A JP2000195273 A JP 2000195273A JP 10373021 A JP10373021 A JP 10373021A JP 37302198 A JP37302198 A JP 37302198A JP 2000195273 A JP2000195273 A JP 2000195273A
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Abstract
(57)【要約】
【課題】メモリサイズに応じてＡＴＤパルスのパルス幅
を最適化することができる半導体記憶装置を提供する。 【解決手段】デコーダにより、アドレス入力信号をデコ
ードしてデコード信号を発生するのと同時に、アドレス
遷移検出回路により、アドレス入力信号の遷移を検出し
て検出信号を発生し、この検出信号に応じて、コントロ
ール回路により、ワードイネーブル信号をアクティブ状
態とする。そして、このワードイネーブル信号に応じ
て、ワードドライバにより、デコード信号に対応するワ
ード線をドライブするのと同時に、ダミーワードドライ
バによりダミーワード線をドライブし、ダミーワード線
がアクティブ状態になったことを検出してワードイネー
ブル信号を非アクティブ状態とするよう制御することに
より、上記課題を解決する。
を最適化することができる半導体記憶装置を提供する。 【解決手段】デコーダにより、アドレス入力信号をデコ
ードしてデコード信号を発生するのと同時に、アドレス
遷移検出回路により、アドレス入力信号の遷移を検出し
て検出信号を発生し、この検出信号に応じて、コントロ
ール回路により、ワードイネーブル信号をアクティブ状
態とする。そして、このワードイネーブル信号に応じ
て、ワードドライバにより、デコード信号に対応するワ
ード線をドライブするのと同時に、ダミーワードドライ
バによりダミーワード線をドライブし、ダミーワード線
がアクティブ状態になったことを検出してワードイネー
ブル信号を非アクティブ状態とするよう制御することに
より、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
より具体的には、メモリサイズが可変の非同期型メモリ
の高速化、低消費電力化に関するものである。
より具体的には、メモリサイズが可変の非同期型メモリ
の高速化、低消費電力化に関するものである。
【０００２】
【従来の技術】通常、非同期型メモリには、メモリの高
速化や低消費電力化等の目的から、アドレス入力信号の
遷移を検出するアドレス遷移検出回路（以下、ＡＴＤ回
路という）が設けられている。
速化や低消費電力化等の目的から、アドレス入力信号の
遷移を検出するアドレス遷移検出回路（以下、ＡＴＤ回
路という）が設けられている。
【０００３】非同期型メモリでは、アドレス入力信号が
遷移すると、これがＡＴＤ回路によって検出されて検出
信号が発生される。この検出信号に応じて、メモリをア
クセスするための制御信号であるＡＴＤパルスがアクテ
ィブ状態となり、非同期型メモリは、ＡＴＤパルスがア
クティブ状態の間活性化されてデータの書き込みや読み
出し等のアクセスが行われる。その後、所定の一定時間
が経過すると、ＡＴＤパルスは非アクティブ状態とな
り、これに応じて非同期型メモリは非活性化される。
遷移すると、これがＡＴＤ回路によって検出されて検出
信号が発生される。この検出信号に応じて、メモリをア
クセスするための制御信号であるＡＴＤパルスがアクテ
ィブ状態となり、非同期型メモリは、ＡＴＤパルスがア
クティブ状態の間活性化されてデータの書き込みや読み
出し等のアクセスが行われる。その後、所定の一定時間
が経過すると、ＡＴＤパルスは非アクティブ状態とな
り、これに応じて非同期型メモリは非活性化される。
【０００４】ところで、従来の非同期型メモリでは、Ａ
ＴＤ回路によってアドレスの遷移を検出し、その後、例
えばゲート遅延等を利用して一定パルス幅のＡＴＤパル
スを発生させている。したがって、メモリサイズが固定
の非同期型メモリの場合には、そのメモリサイズに合わ
せてＡＴＤパルスのパルス幅が最適値となるようにゲー
トによる遅延時間を設計すればよい。
ＴＤ回路によってアドレスの遷移を検出し、その後、例
えばゲート遅延等を利用して一定パルス幅のＡＴＤパル
スを発生させている。したがって、メモリサイズが固定
の非同期型メモリの場合には、そのメモリサイズに合わ
せてＡＴＤパルスのパルス幅が最適値となるようにゲー
トによる遅延時間を設計すればよい。
【０００５】しかし、例えばＡＳＩＣ（特定用途向けＩ
Ｃ）等のように、ワード数やビット長、メモリ容量等の
メモリサイズを可変とすることができる非同期型メモリ
の場合には、ユーザーの必要とする様々なメモリサイズ
に対応させる必要があるが、これら全てのメモリサイズ
に合わせてＡＴＤパルスのパルス幅を変更するのは現実
的に難しく、例えばメモリサイズに係わらずＡＴＤパル
スのパルス幅を一定にする場合がある。
Ｃ）等のように、ワード数やビット長、メモリ容量等の
メモリサイズを可変とすることができる非同期型メモリ
の場合には、ユーザーの必要とする様々なメモリサイズ
に対応させる必要があるが、これら全てのメモリサイズ
に合わせてＡＴＤパルスのパルス幅を変更するのは現実
的に難しく、例えばメモリサイズに係わらずＡＴＤパル
スのパルス幅を一定にする場合がある。
【０００６】メモリサイズが可変の場合、図５（ａ）に
示すように、メモリサイズが小さいと、アドレス入力信
号が遷移してＡＴＤ回路により検出信号が出力され、Ａ
ＴＤパルスがアクティブ状態となってから、データが出
力されるまでに要する時間は非常に短くなる。これに対
して、図５（ｂ）に示すように、メモリサイズが大きく
なると、ＡＴＤパルスがアクティブ状態となってから、
データが出力されるまでの時間は非常に長くなる。
示すように、メモリサイズが小さいと、アドレス入力信
号が遷移してＡＴＤ回路により検出信号が出力され、Ａ
ＴＤパルスがアクティブ状態となってから、データが出
力されるまでに要する時間は非常に短くなる。これに対
して、図５（ｂ）に示すように、メモリサイズが大きく
なると、ＡＴＤパルスがアクティブ状態となってから、
データが出力されるまでの時間は非常に長くなる。
【０００７】したがって、前述のように、ＡＴＤパルス
のパルス幅をメモリサイズに係わらず一定幅とした場
合、メモリサイズが小さくなると、データが出力されて
もなおＡＴＤパルスがアクティブ状態であり、無駄に電
力を消費することになる。これに対して、メモリサイズ
が大きくなると、場合によっては、ＡＴＤパルスがアク
ティブ状態の間にデータの出力を完了することができ
ず、誤動作する危険性があるという問題点があった。
のパルス幅をメモリサイズに係わらず一定幅とした場
合、メモリサイズが小さくなると、データが出力されて
もなおＡＴＤパルスがアクティブ状態であり、無駄に電
力を消費することになる。これに対して、メモリサイズ
が大きくなると、場合によっては、ＡＴＤパルスがアク
ティブ状態の間にデータの出力を完了することができ
ず、誤動作する危険性があるという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、メモリサイズに
応じてＡＴＤパルスのパルス幅を最適化することができ
る半導体記憶装置を提供することにある。
従来技術に基づく問題点をかえりみて、メモリサイズに
応じてＡＴＤパルスのパルス幅を最適化することができ
る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリサイズが可変の非同期型メモリで
あって、アドレス入力信号の遷移を検出して検出信号を
発生するアドレス遷移検出回路と、前記検出信号に応じ
て、ワード線の活性化／非活性化を制御するワードイネ
ーブル信号をアクティブ状態とするコントロール回路
と、前記ワードイネーブル信号に応じて前記ダミーワー
ド線をドライブするダミーワードドライバと、前記ダミ
ーワード線に接続されており、１ワードのビット長に対
応する所定ビット数のダミーセルとを少なくとも有し、
前記コントロール回路は、前記ダミーワード線がアクテ
ィブ状態になったことを検出して前記ワードイネーブル
信号を非アクティブ状態とするよう制御することを特徴
とする半導体記憶装置を提供するものである。
に、本発明は、メモリサイズが可変の非同期型メモリで
あって、アドレス入力信号の遷移を検出して検出信号を
発生するアドレス遷移検出回路と、前記検出信号に応じ
て、ワード線の活性化／非活性化を制御するワードイネ
ーブル信号をアクティブ状態とするコントロール回路
と、前記ワードイネーブル信号に応じて前記ダミーワー
ド線をドライブするダミーワードドライバと、前記ダミ
ーワード線に接続されており、１ワードのビット長に対
応する所定ビット数のダミーセルとを少なくとも有し、
前記コントロール回路は、前記ダミーワード線がアクテ
ィブ状態になったことを検出して前記ワードイネーブル
信号を非アクティブ状態とするよう制御することを特徴
とする半導体記憶装置を提供するものである。
【００１０】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【００１１】図１は、本発明の半導体記憶装置の一実施
例のブロック構成図である。図示例の半導体記憶装置１
０は、本発明を適用する非同期型メモリの一例となるも
ので、アドレス遷移検出回路（以下、ＡＴＤ回路とい
う）１２と、コントロール回路１４と、デコーダ１６
と、ワードドライバ１８ａおよびダミーワードドライバ
１８ｂと、メモリセルアレイ２０ａおよびダミーセル２
０ｂと、入出力回路２２とを有する。
例のブロック構成図である。図示例の半導体記憶装置１
０は、本発明を適用する非同期型メモリの一例となるも
ので、アドレス遷移検出回路（以下、ＡＴＤ回路とい
う）１２と、コントロール回路１４と、デコーダ１６
と、ワードドライバ１８ａおよびダミーワードドライバ
１８ｂと、メモリセルアレイ２０ａおよびダミーセル２
０ｂと、入出力回路２２とを有する。
【００１２】この半導体記憶装置１０において、アドレ
ス入力信号は、ＡＴＤ回路１２およびデコーダ１６に入
力される。例えば、メモリセルアレイ２０ａの所定のメ
モリセルに記憶されているデータを読み出すためにアド
レス入力信号が遷移すると、まず、ＡＴＤ回路１２で
は、アドレス入力信号の遷移を検出して検出信号が発生
され、この検出信号はコントロール回路１４に入力され
る。
ス入力信号は、ＡＴＤ回路１２およびデコーダ１６に入
力される。例えば、メモリセルアレイ２０ａの所定のメ
モリセルに記憶されているデータを読み出すためにアド
レス入力信号が遷移すると、まず、ＡＴＤ回路１２で
は、アドレス入力信号の遷移を検出して検出信号が発生
され、この検出信号はコントロール回路１４に入力され
る。
【００１３】コントロール回路１４では、検出信号に応
じて、ワード線の活性化／非活性化を制御するワードイ
ネーブル信号、および、入出力回路で用いられるセンス
アンプの活性化／非活性化を制御するセンスアンプイネ
ーブル信号がアクティブ状態となり、ワードイネーブル
信号はＡＮＤゲート２４ａ，２４ｂの一方の入力端子
に、センスアンプイネーブル信号は入出力回路２２にそ
れぞれ入力される。これらのワードイネーブル信号およ
びセンスアンプイネーブル信号が、半導体記憶装置１０
の活性化／非活性化を制御するＡＴＤパルスに相当する
ものである。
じて、ワード線の活性化／非活性化を制御するワードイ
ネーブル信号、および、入出力回路で用いられるセンス
アンプの活性化／非活性化を制御するセンスアンプイネ
ーブル信号がアクティブ状態となり、ワードイネーブル
信号はＡＮＤゲート２４ａ，２４ｂの一方の入力端子
に、センスアンプイネーブル信号は入出力回路２２にそ
れぞれ入力される。これらのワードイネーブル信号およ
びセンスアンプイネーブル信号が、半導体記憶装置１０
の活性化／非活性化を制御するＡＴＤパルスに相当する
ものである。
【００１４】ここで、図２に、ＡＴＤ回路１２およびコ
ントロール回路１４の一実施例の構成回路図を示す。ま
ず、ＡＴＤ回路１２は、図示例の場合、プルアップ素子
となるＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）２６と、バッファ２８と、各々のアドレス入力信号
Ａ０，Ａ１，…に応じて設けられたインバータ３０、Ｅ
ＮＯＲゲート３２およびＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳという）３４とを有する。
ントロール回路１４の一実施例の構成回路図を示す。ま
ず、ＡＴＤ回路１２は、図示例の場合、プルアップ素子
となるＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）２６と、バッファ２８と、各々のアドレス入力信号
Ａ０，Ａ１，…に応じて設けられたインバータ３０、Ｅ
ＮＯＲゲート３２およびＮ型ＭＯＳトランジスタ（以
下、ＮＭＯＳという）３４とを有する。
【００１５】ＰＭＯＳ２６のゲートはグランドに接続さ
れ、そのソースは電源に接続されている。また、各々の
アドレス入力信号Ａ０，Ａ１，…は、各々対応するＥＮ
ＯＲゲート３２の一方の入力端子および初段のインバー
タ３０に入力されている。図示例では３個のインバータ
３０が直列接続されており、その最終段のインバータ３
０の出力端子はＥＮＯＲゲートの他方の入力端子に入力
されている。また、ＥＮＯＲゲート３２の出力は各々対
応するＮＭＯＳ３４のゲートに入力され、ＮＭＯＳ３４
のソースはグランドに接続され、そのドレインはいずれ
もＰＭＯＳ２６のドレインと短絡されてバッファ２８に
入力されている。
れ、そのソースは電源に接続されている。また、各々の
アドレス入力信号Ａ０，Ａ１，…は、各々対応するＥＮ
ＯＲゲート３２の一方の入力端子および初段のインバー
タ３０に入力されている。図示例では３個のインバータ
３０が直列接続されており、その最終段のインバータ３
０の出力端子はＥＮＯＲゲートの他方の入力端子に入力
されている。また、ＥＮＯＲゲート３２の出力は各々対
応するＮＭＯＳ３４のゲートに入力され、ＮＭＯＳ３４
のソースはグランドに接続され、そのドレインはいずれ
もＰＭＯＳ２６のドレインと短絡されてバッファ２８に
入力されている。
【００１６】一方、コントロール回路１４は、図示例の
場合、インバータ３６およびＮＡＮＤゲート３８からな
る立ち上がり検出回路と、２つのＮＡＮＤゲート４０，
４２からなるＳＲラッチと、２つのバッファ４４，４６
とを有する。
場合、インバータ３６およびＮＡＮＤゲート３８からな
る立ち上がり検出回路と、２つのＮＡＮＤゲート４０，
４２からなるＳＲラッチと、２つのバッファ４４，４６
とを有する。
【００１７】立ち上がり検出回路のＮＡＮＤゲート３８
の一方の入力端子および初段のインバータ３６にはダミ
ーワード線が接続されている。図示例の場合、３個のイ
ンバータ３６が直列接続されており、その最終段のイン
バータ３６の出力はＮＡＮＤゲート３８の他方の入力端
子に入力されている。ＳＲラッチを構成する２つのＮＡ
ＮＤゲート４０，４２の一方の入力端子には、各々ＡＴ
Ｄ回路１２のバッファ２８の出力および立ち上がり検出
回路のＮＡＮＤゲート３８の出力が入力され、他方の入
力端子には、互いのＮＡＮＤゲート４２，４０の出力が
接続されている。また、ＮＡＮＤゲート４０の出力とな
るイネーブル信号は２つのバッファ４４，４６に共通に
入力され、２つのバッファ４４，４６からは、それぞれ
ワードイネーブル信号およびセンスアンプイネーブル信
号が出力されている。
の一方の入力端子および初段のインバータ３６にはダミ
ーワード線が接続されている。図示例の場合、３個のイ
ンバータ３６が直列接続されており、その最終段のイン
バータ３６の出力はＮＡＮＤゲート３８の他方の入力端
子に入力されている。ＳＲラッチを構成する２つのＮＡ
ＮＤゲート４０，４２の一方の入力端子には、各々ＡＴ
Ｄ回路１２のバッファ２８の出力および立ち上がり検出
回路のＮＡＮＤゲート３８の出力が入力され、他方の入
力端子には、互いのＮＡＮＤゲート４２，４０の出力が
接続されている。また、ＮＡＮＤゲート４０の出力とな
るイネーブル信号は２つのバッファ４４，４６に共通に
入力され、２つのバッファ４４，４６からは、それぞれ
ワードイネーブル信号およびセンスアンプイネーブル信
号が出力されている。
【００１８】本発明の半導体記憶装置１０で使用される
ＡＴＤ回路１２およびコントロール回路１４の構成は、
例えば以上のようなものである。なお、図示例のＡＴＤ
回路１２やコントロール回路１４に限定されず、設計上
の必要に応じて適宜回路を変更してもよいのは当然であ
る。続いて、図３に示すタイミングチャートを参照しな
がら、図２に示すＡＴＤ回路１２およびコントロール回
路１４の動作について詳しく説明する。
ＡＴＤ回路１２およびコントロール回路１４の構成は、
例えば以上のようなものである。なお、図示例のＡＴＤ
回路１２やコントロール回路１４に限定されず、設計上
の必要に応じて適宜回路を変更してもよいのは当然であ
る。続いて、図３に示すタイミングチャートを参照しな
がら、図２に示すＡＴＤ回路１２およびコントロール回
路１４の動作について詳しく説明する。
【００１９】ＡＴＤ回路１２では、ＰＭＯＳ２６により
バッファ２８の入力端子側の内部ノードは常にチャージ
アップされている。図３のタイミングチャートに示すよ
うに、アドレス入力信号Ａ０，Ａ１，…の内の少なくと
も１つが遷移すると、遷移したアドレス入力信号に対応
するＥＮＯＲゲート３２がハイレベルとなり、これによ
りＮＭＯＳ３４がオンしてバッファ２８の入力端子側の
内部ノードがディスチャージされてローレベルになる。
すなわち、図示例の場合、バッファ２８から出力される
検出信号はローレベルとなる。
バッファ２８の入力端子側の内部ノードは常にチャージ
アップされている。図３のタイミングチャートに示すよ
うに、アドレス入力信号Ａ０，Ａ１，…の内の少なくと
も１つが遷移すると、遷移したアドレス入力信号に対応
するＥＮＯＲゲート３２がハイレベルとなり、これによ
りＮＭＯＳ３４がオンしてバッファ２８の入力端子側の
内部ノードがディスチャージされてローレベルになる。
すなわち、図示例の場合、バッファ２８から出力される
検出信号はローレベルとなる。
【００２０】続いて、コントロール回路１４では、検出
信号がローレベルに変化したことに応じて、ＳＲラッチ
がセットされ、その出力となるイネーブル信号がハイレ
ベルになる。このイネーブル信号は、バッファ４４，４
６によりドライブされ、各々ワードイネーブル信号およ
びセンスアンプイネーブル信号として出力される。
信号がローレベルに変化したことに応じて、ＳＲラッチ
がセットされ、その出力となるイネーブル信号がハイレ
ベルになる。このイネーブル信号は、バッファ４４，４
６によりドライブされ、各々ワードイネーブル信号およ
びセンスアンプイネーブル信号として出力される。
【００２１】図１において、前述のＡＴＤ回路１２やコ
ントロール回路１４が動作するのと同時に、デコーダ１
６によりアドレス入力信号がプリデコードされて、アド
レス入力信号の値に対応する１つのデコード信号がアク
ティブ状態、例えば本実施例の場合にはアクティブ状態
であるハイレベルとなり、このデコード信号は、ダミー
ワードドライバ１８ｂに対応するＡＮＤゲート２４ｂを
除いて、ワードドライバ１８ａに対応するＡＮＤゲート
２４ａの他方の入力端子に各々入力される。
ントロール回路１４が動作するのと同時に、デコーダ１
６によりアドレス入力信号がプリデコードされて、アド
レス入力信号の値に対応する１つのデコード信号がアク
ティブ状態、例えば本実施例の場合にはアクティブ状態
であるハイレベルとなり、このデコード信号は、ダミー
ワードドライバ１８ｂに対応するＡＮＤゲート２４ｂを
除いて、ワードドライバ１８ａに対応するＡＮＤゲート
２４ａの他方の入力端子に各々入力される。
【００２２】ワードドライバ１８ａに対応する各々のＡ
ＮＤゲート２４ａにより、ワードイネーブル信号とデコ
ード信号との論理がとられ、その出力は各々のワードド
ライバ１８ａに入力される。そして、これらのワードイ
ネーブル信号およびデコード信号がともにアクティブ状
態である場合に、ワードドライバ１８ａにより、アクテ
ィブ状態のデコード信号に対応する１つのワード線だけ
がアクティブ状態にドライブされる。
ＮＤゲート２４ａにより、ワードイネーブル信号とデコ
ード信号との論理がとられ、その出力は各々のワードド
ライバ１８ａに入力される。そして、これらのワードイ
ネーブル信号およびデコード信号がともにアクティブ状
態である場合に、ワードドライバ１８ａにより、アクテ
ィブ状態のデコード信号に対応する１つのワード線だけ
がアクティブ状態にドライブされる。
【００２３】続いて、アクティブ状態のワード線により
制御されるメモリセルアレイ２０ａのメモリセルが活性
化され、活性化されたメモリセルに保持されているデー
タに応じてビット線対間に微小差電圧が発生する。ビッ
ト線対間に発生した微小差電圧は入出力回路２２に入力
され、図示していないセンスアンプにより、センスアン
プイネーブル信号がアクティブ状態の間増幅されてデー
タ出力信号として出力される。
制御されるメモリセルアレイ２０ａのメモリセルが活性
化され、活性化されたメモリセルに保持されているデー
タに応じてビット線対間に微小差電圧が発生する。ビッ
ト線対間に発生した微小差電圧は入出力回路２２に入力
され、図示していないセンスアンプにより、センスアン
プイネーブル信号がアクティブ状態の間増幅されてデー
タ出力信号として出力される。
【００２４】一方、ダミーワードドライバ１８ｂに対応
するＡＮＤゲート２４ｂの他方の入力端子は電源に接続
されており、ダミーワードドライバ１８ｂでは、デコー
ド信号の状態に係わらず、ワードイネーブル信号がアク
ティブ状態であれば、すなわち、アドレス信号が遷移し
た場合にはいつでもダミーワード線がアクティブ状態に
ドライブされる。
するＡＮＤゲート２４ｂの他方の入力端子は電源に接続
されており、ダミーワードドライバ１８ｂでは、デコー
ド信号の状態に係わらず、ワードイネーブル信号がアク
ティブ状態であれば、すなわち、アドレス信号が遷移し
た場合にはいつでもダミーワード線がアクティブ状態に
ドライブされる。
【００２５】アクティブ状態とされたダミーワード線は
ダミーセル２０ｂに入力されるとともに、コントロール
回路１４にフィードバックされる。コントロール回路１
４は、このダミーワード線がアクティブ状態となったこ
とを検出して、ワードイネーブル信号およびセンスアン
プイネーブル信号を非アクティブ状態とする。
ダミーセル２０ｂに入力されるとともに、コントロール
回路１４にフィードバックされる。コントロール回路１
４は、このダミーワード線がアクティブ状態となったこ
とを検出して、ワードイネーブル信号およびセンスアン
プイネーブル信号を非アクティブ状態とする。
【００２６】ここで、再び図２の回路図および図３のタ
イミングチャートを参照してコントロール回路１４の動
作を詳しく説明する。
イミングチャートを参照してコントロール回路１４の動
作を詳しく説明する。
【００２７】図２のコントロール回路１４に示すダミー
ワード線がアクティブ状態であるハイレベルに変化する
と、図３のタイミングチャートに示すように、立ち上が
り検出回路により、ダミーワード線がハイレベルに変化
したことが検出され、この立ち上がり検出回路の出力Ｒ
として、インバータ３６による遅延時間に相当するパル
ス幅のローレベルのパルスが出力される。この立ち上が
り検出回路の出力ＲのローレベルのパルスによりＳＲラ
ッチがリセットされ、その出力であるイネーブル信号が
ローレベルとなる。これにより、ワードイネーブル信号
およびセンスアンプイネーブル信号もローレベルとな
る。
ワード線がアクティブ状態であるハイレベルに変化する
と、図３のタイミングチャートに示すように、立ち上が
り検出回路により、ダミーワード線がハイレベルに変化
したことが検出され、この立ち上がり検出回路の出力Ｒ
として、インバータ３６による遅延時間に相当するパル
ス幅のローレベルのパルスが出力される。この立ち上が
り検出回路の出力ＲのローレベルのパルスによりＳＲラ
ッチがリセットされ、その出力であるイネーブル信号が
ローレベルとなる。これにより、ワードイネーブル信号
およびセンスアンプイネーブル信号もローレベルとな
る。
【００２８】これに応じて、ワードドライバ１８ａ、メ
モリセルアレイ２０ａおよび入出力回路２２は非活性化
され、データの読み出しは終了する。
モリセルアレイ２０ａおよび入出力回路２２は非活性化
され、データの読み出しは終了する。
【００２９】なお、ダミーワードドライバ１８ｂに対応
するＡＮＤゲート２４ｂやダミーセル２０ｂは、それぞ
れワードドライバ１８ａに対応するＡＮＤゲート２４ａ
やメモリセルに対応する負荷をダミーワード線に加え、
各々のワード線がアクティブ状態となるタイミングとダ
ミーワード線がアクティブ状態となるタイミングを一致
させるためのものであり、ダミーセルからビット線対に
対してデータが出力されないのは言うまでもないことで
ある。
するＡＮＤゲート２４ｂやダミーセル２０ｂは、それぞ
れワードドライバ１８ａに対応するＡＮＤゲート２４ａ
やメモリセルに対応する負荷をダミーワード線に加え、
各々のワード線がアクティブ状態となるタイミングとダ
ミーワード線がアクティブ状態となるタイミングを一致
させるためのものであり、ダミーセルからビット線対に
対してデータが出力されないのは言うまでもないことで
ある。
【００３０】ここで、図４に、本発明の半導体記憶装置
の一実施例のレイアウト概念図を示す。この図は、図１
に示す本発明の半導体記憶装置１０のチップレイアウト
を概念的に示したものである。図示例の場合、左側の欄
の上側にデコーダ、その下側にＡＴＤ回路が配置され、
以下同様に、中央の欄には、上側から順番にダミーワー
ドドライバ、ワードドライバおよびコントロール回路が
配置され、右側の欄には、上側から順にダミーセル、メ
モリセルアレイおよび入出力回路が配置されている。
の一実施例のレイアウト概念図を示す。この図は、図１
に示す本発明の半導体記憶装置１０のチップレイアウト
を概念的に示したものである。図示例の場合、左側の欄
の上側にデコーダ、その下側にＡＴＤ回路が配置され、
以下同様に、中央の欄には、上側から順番にダミーワー
ドドライバ、ワードドライバおよびコントロール回路が
配置され、右側の欄には、上側から順にダミーセル、メ
モリセルアレイおよび入出力回路が配置されている。
【００３１】このチップレイアウトでは、ダミーワード
ドライバおよびダミーセルは、コントロール回路の配置
に対して、それぞれワードドライバおよびメモリセルア
レイを挟んで反対の位置に配置されている。
ドライバおよびダミーセルは、コントロール回路の配置
に対して、それぞれワードドライバおよびメモリセルア
レイを挟んで反対の位置に配置されている。
【００３２】このため、ワードイネーブル信号は、図中
中央の欄の最も下側に配置されているコントロール回路
から、ワードドライバに沿って、その上側に配置されて
いるダミーワードドライバまで引き回される。ワードド
ライバの図中上下方向のレイアウトサイズは、メモリセ
ルアレイのワード数に応じて決定されるため、ダミーワ
ードドライバに入力されるワードイネーブル信号は、そ
の配線のＲＣ遅延によりメモリセルアレイのワード数に
応じて遅延されることになる。
中央の欄の最も下側に配置されているコントロール回路
から、ワードドライバに沿って、その上側に配置されて
いるダミーワードドライバまで引き回される。ワードド
ライバの図中上下方向のレイアウトサイズは、メモリセ
ルアレイのワード数に応じて決定されるため、ダミーワ
ードドライバに入力されるワードイネーブル信号は、そ
の配線のＲＣ遅延によりメモリセルアレイのワード数に
応じて遅延されることになる。
【００３３】また、ダミーワード線は、ダミーワードド
ライバから、その右側に横長に配置されているダミーセ
ルに沿って引き回される。ダミーセルの図中左右方向の
レイアウトサイズは、メモリセルアレイの１ワード当た
りのビット長に応じて決定されるため、ダミーワード線
がアクティブ状態となるタイミングは、同じく、その配
線のＲＣ遅延によりメモリセルアレイのビット長に応じ
て遅延されることになる。
ライバから、その右側に横長に配置されているダミーセ
ルに沿って引き回される。ダミーセルの図中左右方向の
レイアウトサイズは、メモリセルアレイの１ワード当た
りのビット長に応じて決定されるため、ダミーワード線
がアクティブ状態となるタイミングは、同じく、その配
線のＲＣ遅延によりメモリセルアレイのビット長に応じ
て遅延されることになる。
【００３４】さらに、ダミーワード線は、ワードイネー
ブル信号の場合とは逆に、ダミーワードドライバから、
ワードドライバに沿ってコントロール回路まで引き回さ
れる。したがって、コントロール回路に入力されるダミ
ーワード線がアクティブ状態となるタイミングは、さら
に、その配線のＲＣ遅延によりメモリセルアレイのワー
ド数に応じて遅延されることになる。
ブル信号の場合とは逆に、ダミーワードドライバから、
ワードドライバに沿ってコントロール回路まで引き回さ
れる。したがって、コントロール回路に入力されるダミ
ーワード線がアクティブ状態となるタイミングは、さら
に、その配線のＲＣ遅延によりメモリセルアレイのワー
ド数に応じて遅延されることになる。
【００３５】このように、本発明の半導体記憶装置で
は、メモリセルアレイのワード数やビット長に応じて、
ダミーワード線がアクティブ状態となるタイミングが自
動的に調整される。なお、図示例では、本発明の半導体
記憶装置のチップレイアウトの一例をあげて説明した
が、本発明はこれに限定されず、各部の配置を適宜変更
したり、配線の引き回しを適宜変更したりすることによ
り、タイミングをさらに正確に調整することも可能であ
る。
は、メモリセルアレイのワード数やビット長に応じて、
ダミーワード線がアクティブ状態となるタイミングが自
動的に調整される。なお、図示例では、本発明の半導体
記憶装置のチップレイアウトの一例をあげて説明した
が、本発明はこれに限定されず、各部の配置を適宜変更
したり、配線の引き回しを適宜変更したりすることによ
り、タイミングをさらに正確に調整することも可能であ
る。
【００３６】以上のように、本発明の半導体記憶装置に
よれば、メモリサイズに応じて、ＡＴＤパルスに相当す
るワードイネーブル信号やセンスアンプイネーブル信号
のパルス幅を、半導体記憶装置をアクセスするために必
要十分なパルス幅に最適化することができる。このた
め、半導体記憶装置の低消費電力化を達成し、同時に誤
動作も防止することができる。また、ＡＴＤパルスが最
適化されるため、無駄なアクセス時間を取り除くことが
でき、半導体記憶装置の動作を高速化することができ
る。
よれば、メモリサイズに応じて、ＡＴＤパルスに相当す
るワードイネーブル信号やセンスアンプイネーブル信号
のパルス幅を、半導体記憶装置をアクセスするために必
要十分なパルス幅に最適化することができる。このた
め、半導体記憶装置の低消費電力化を達成し、同時に誤
動作も防止することができる。また、ＡＴＤパルスが最
適化されるため、無駄なアクセス時間を取り除くことが
でき、半導体記憶装置の動作を高速化することができ
る。
【００３７】なお、上記実施例では、データの読み出し
を例示して説明を行ったが、データの書き込みの場合も
ＡＴＤパルスのパルス幅が最適化されることは言うまで
もないことである。また、ＡＴＤ回路やコントロール回
路の具体的な構成回路は、設計上の必要に応じて適宜変
更してもよいし、本発明の半導体記憶装置のレイアウト
イメージも図示例のものに限定されず、設計上の必要に
応じて適宜変更してもよいのはもちろんである。
を例示して説明を行ったが、データの書き込みの場合も
ＡＴＤパルスのパルス幅が最適化されることは言うまで
もないことである。また、ＡＴＤ回路やコントロール回
路の具体的な構成回路は、設計上の必要に応じて適宜変
更してもよいし、本発明の半導体記憶装置のレイアウト
イメージも図示例のものに限定されず、設計上の必要に
応じて適宜変更してもよいのはもちろんである。
【００３８】以上、本発明の半導体記憶装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００３９】
【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、アドレス入力信号をデコードしてデコー
ド信号を発生するのと同時に、アドレス入力信号の遷移
を検出して検出信号を発生し、この検出信号に応じて、
ワードイネーブル信号をアクティブ状態とし、このワー
ドイネーブル信号に応じて、デコード信号に対応するワ
ード線をドライブするのと同時にダミーワード線をドラ
イブし、ダミーワード線がアクティブ状態になったこと
を検出してワードイネーブル信号を非アクティブ状態と
するよう制御するものである。これにより、本発明の半
導体記憶装置によれば、メモリサイズに応じて、ワード
イネーブル信号やセンスアンプイネーブル信号のパルス
幅を、半導体記憶装置をアクセスするために必要十分な
パルス幅に最適化することができる。このため、本発明
の半導体記憶装置によれば、半導体記憶装置の消費電力
を低減することができ、無駄なアクセス時間を取り除い
て半導体記憶装置の動作を高速化することができる。
体記憶装置は、アドレス入力信号をデコードしてデコー
ド信号を発生するのと同時に、アドレス入力信号の遷移
を検出して検出信号を発生し、この検出信号に応じて、
ワードイネーブル信号をアクティブ状態とし、このワー
ドイネーブル信号に応じて、デコード信号に対応するワ
ード線をドライブするのと同時にダミーワード線をドラ
イブし、ダミーワード線がアクティブ状態になったこと
を検出してワードイネーブル信号を非アクティブ状態と
するよう制御するものである。これにより、本発明の半
導体記憶装置によれば、メモリサイズに応じて、ワード
イネーブル信号やセンスアンプイネーブル信号のパルス
幅を、半導体記憶装置をアクセスするために必要十分な
パルス幅に最適化することができる。このため、本発明
の半導体記憶装置によれば、半導体記憶装置の消費電力
を低減することができ、無駄なアクセス時間を取り除い
て半導体記憶装置の動作を高速化することができる。
【図１】 本発明の半導体記憶装置の一実施例のブロッ
ク構成図である。
ク構成図である。
【図２】 ＡＴＤ回路およびコントロール回路の一実施
例の構成回路図である。
例の構成回路図である。
【図３】 本発明の半導体記憶装置の動作を表す一実施
例のタイミングチャートである。
例のタイミングチャートである。
【図４】 本発明の半導体記憶装置の一実施例のレイア
ウト概念図である。
ウト概念図である。
【図５】 （ａ）および（ｂ）は、いずれも従来の半導
体記憶装置の動作を表す概念図である。
体記憶装置の動作を表す概念図である。
１０ 半導体記憶装置 １２ アドレス遷移検出回路 １４ コントロール回路 １６ デコーダ １８ａ ワードドライバ １８ｂ ダミーワードドライバ ２０ａ メモリセルアレイ ２０ｂ ダミーセル ２２ 入出力回路 ２４ａ，２４ｂ ＡＮＤゲート ２６ Ｐ型ＭＯＳトランジスタ ２８，４４，４６ バッファ ３０，３６ インバータ ３２ ＥＮＯＲゲート ３４ Ｎ型ＭＯＳトランジスタ ３８，４０，４２ ＮＡＮＤゲート
Claims (1)
- 【請求項１】メモリサイズが可変の非同期型メモリであ
って、 アドレス入力信号の遷移を検出して検出信号を発生する
アドレス遷移検出回路と、前記検出信号に応じて、ワー
ド線の活性化／非活性化を制御するワードイネーブル信
号をアクティブ状態とするコントロール回路と、前記ワ
ードイネーブル信号に応じて前記ダミーワード線をドラ
イブするダミーワードドライバと、前記ダミーワード線
に接続されており、１ワードのビット長に対応する所定
ビット数のダミーセルとを少なくとも有し、 前記コントロール回路は、前記ダミーワード線がアクテ
ィブ状態になったことを検出して前記ワードイネーブル
信号を非アクティブ状態とするよう制御することを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10373021A JP2000195273A (ja) | 1998-12-28 | 1998-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10373021A JP2000195273A (ja) | 1998-12-28 | 1998-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195273A true JP2000195273A (ja) | 2000-07-14 |
Family
ID=18501442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10373021A Pending JP2000195273A (ja) | 1998-12-28 | 1998-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195273A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512934B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100700160B1 (ko) * | 2005-08-23 | 2007-03-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법 |
-
1998
- 1998-12-28 JP JP10373021A patent/JP2000195273A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512934B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100700160B1 (ko) * | 2005-08-23 | 2007-03-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 워드라인활성화 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070703 |