JP2000339965A - ローデコーダ及びカラムデコーダを有する半導体メモリ装置 - Google Patents
ローデコーダ及びカラムデコーダを有する半導体メモリ装置Info
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- JP2000339965A JP2000339965A JP2000132946A JP2000132946A JP2000339965A JP 2000339965 A JP2000339965 A JP 2000339965A JP 2000132946 A JP2000132946 A JP 2000132946A JP 2000132946 A JP2000132946 A JP 2000132946A JP 2000339965 A JP2000339965 A JP 2000339965A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/10—Decoders
Abstract
(57)【要約】
【課題】 電力消耗の低減できるローデコーダ及びカラ
ムデコーダを有する半導体メモリ装置を提供する。 【解決手段】 本発明に係る半導体メモリ装置は、半導
体メモリ装置に印加される電源電圧を受信するノード
と、ノーマル動作または待ち状態のいずれかを表わす制
御信号に応答して出力信号を発生させるロー制御部２１
１と、多数本のワード線とロー制御部２１１との間に接
続され、それぞれロー制御部２１１の出力信号及び外部
から入力されるローアドレス信号Ａｒに応答して対応す
るワード線を活性化させる多数個のローデコーダＲＤ１
〜ＲＤｍとを具備し、多数個のローデコーダＲＤ１〜Ｒ
Ｄｍのノーマル動作時にロー制御部は高電圧を出力し、
多数個のローデコーダＲＤ１〜ＲＤｍの待ち状態時にロ
ー制御部２１１は接地電圧を出力する。
ムデコーダを有する半導体メモリ装置を提供する。 【解決手段】 本発明に係る半導体メモリ装置は、半導
体メモリ装置に印加される電源電圧を受信するノード
と、ノーマル動作または待ち状態のいずれかを表わす制
御信号に応答して出力信号を発生させるロー制御部２１
１と、多数本のワード線とロー制御部２１１との間に接
続され、それぞれロー制御部２１１の出力信号及び外部
から入力されるローアドレス信号Ａｒに応答して対応す
るワード線を活性化させる多数個のローデコーダＲＤ１
〜ＲＤｍとを具備し、多数個のローデコーダＲＤ１〜Ｒ
Ｄｍのノーマル動作時にロー制御部は高電圧を出力し、
多数個のローデコーダＲＤ１〜ＲＤｍの待ち状態時にロ
ー制御部２１１は接地電圧を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、ローデコーダ及びカラムデコーダを有する
半導体メモリ装置に関する。
係り、特に、ローデコーダ及びカラムデコーダを有する
半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は、メモリセルアレ
イ、ローデコーダ、カラムデコーダ、感知増幅器及び多
数本の入出力線対を具備する。メモリセルアレイは多数
個のメモリセルを具備し、前記メモリセルに多数本のワ
ード線及び多数本のビット線対が接続される。前記多数
本のビット線対は前記感知増幅器に接続される。前記多
数本の入出力線対は多数本のカラム選択線によって制御
されて前記感知増幅器に電気的に接続される。ローデコ
ーダは、外部から入力されるローアドレスをデコーディ
ングして前記多数本のワード線の一部を選択し、カラム
デコーダは外部から入力されるカラムアドレスをデコー
ディングして前記多数本のカラム選択線の一部を選択す
る。ローデコーダは前記多数本のワード線を駆動するた
めのドライバーを出力端に具備し、カラムデコーダは前
記多数本のカラム選択線を駆動するためのドライバーを
出力端に具備する。
イ、ローデコーダ、カラムデコーダ、感知増幅器及び多
数本の入出力線対を具備する。メモリセルアレイは多数
個のメモリセルを具備し、前記メモリセルに多数本のワ
ード線及び多数本のビット線対が接続される。前記多数
本のビット線対は前記感知増幅器に接続される。前記多
数本の入出力線対は多数本のカラム選択線によって制御
されて前記感知増幅器に電気的に接続される。ローデコ
ーダは、外部から入力されるローアドレスをデコーディ
ングして前記多数本のワード線の一部を選択し、カラム
デコーダは外部から入力されるカラムアドレスをデコー
ディングして前記多数本のカラム選択線の一部を選択す
る。ローデコーダは前記多数本のワード線を駆動するた
めのドライバーを出力端に具備し、カラムデコーダは前
記多数本のカラム選択線を駆動するためのドライバーを
出力端に具備する。
【０００３】低電源電圧を用いる半導体メモリ装置のロ
ーデコーダ及びカラムデコーダに具備されるＭＯＳトラ
ンジスタのゲート幅は非常に狭い。このため、前記ロー
デコーダ及びカラムデコーダの待ち状態時に前記ＭＯＳ
トランジスタのソースとドレインとの間に僅かな電圧差
が発生しても漏れ電流が生じてしまう。前記漏れ電流は
極めて少量であるため、ローデコーダ及びカラムデコー
ダが少数の時には半導体メモリ装置の電力消耗にあまり
影響しない。しかし、半導体メモリ装置の高集積化が次
第に進むにつれて、ローデコーダ及びカラムデコーダの
数も次第に増加しつつある。ローデコーダ及びカラムデ
コーダの数の増加に伴って前記漏れ電流も大量化し、こ
れは半導体メモリ装置の全体的な電力消耗の増大につな
がる。最近、半導体メモリ装置を用いるシステムの小型
化及び低電力化が進んでいる状況である。その結果、電
力消耗の多い半導体メモリ装置は小型システムまたは携
帯用システムに不向きであるため、商業性に劣ってい
る。
ーデコーダ及びカラムデコーダに具備されるＭＯＳトラ
ンジスタのゲート幅は非常に狭い。このため、前記ロー
デコーダ及びカラムデコーダの待ち状態時に前記ＭＯＳ
トランジスタのソースとドレインとの間に僅かな電圧差
が発生しても漏れ電流が生じてしまう。前記漏れ電流は
極めて少量であるため、ローデコーダ及びカラムデコー
ダが少数の時には半導体メモリ装置の電力消耗にあまり
影響しない。しかし、半導体メモリ装置の高集積化が次
第に進むにつれて、ローデコーダ及びカラムデコーダの
数も次第に増加しつつある。ローデコーダ及びカラムデ
コーダの数の増加に伴って前記漏れ電流も大量化し、こ
れは半導体メモリ装置の全体的な電力消耗の増大につな
がる。最近、半導体メモリ装置を用いるシステムの小型
化及び低電力化が進んでいる状況である。その結果、電
力消耗の多い半導体メモリ装置は小型システムまたは携
帯用システムに不向きであるため、商業性に劣ってい
る。
【０００４】
【発明が解決しようとする課題】本発明は上記事情に鑑
みて成されたものであり、その目的は、低電源電圧を内
部電源電圧として用いる半導体メモリ装置において、漏
れ電流が生じないローデコーダを具備する半導体メモリ
装置を提供することである。
みて成されたものであり、その目的は、低電源電圧を内
部電源電圧として用いる半導体メモリ装置において、漏
れ電流が生じないローデコーダを具備する半導体メモリ
装置を提供することである。
【０００５】本発明の他の目的は、低電源電圧を内部電
源電圧として用いる半導体メモリ装置において、漏れ電
流が生じないカラムデコーダを具備する半導体メモリ装
置を提供することである。
源電圧として用いる半導体メモリ装置において、漏れ電
流が生じないカラムデコーダを具備する半導体メモリ装
置を提供することである。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、多数本のワード線に接続された多数個の
メモリセルを有する半導体メモリ装置において、ノー
ド、ロー制御部及び多数個のローデコーダを具備する。
ノードは、前記半導体メモリ装置に印加される電源電圧
を受信する。ロー制御部は、ノーマル動作または待ち状
態のいずれかを表わす制御信号に応答して出力信号を発
生させる。多数個のローデコーダは、前記多数本のワー
ド線と前記ロー制御部との間に接続される。それぞれの
ローデコーダは、前記ロー制御部の出力信号及び外部か
ら入力されるローアドレス信号に応答して対応するワー
ド線を活性化させる。前記多数個のローデコーダのノー
マル動作時に前記ロー制御部は高電圧を出力し、前記多
数個のローデコーダの待ち状態時に前記ロー制御部は接
地電圧を出力する。
に、本発明は、多数本のワード線に接続された多数個の
メモリセルを有する半導体メモリ装置において、ノー
ド、ロー制御部及び多数個のローデコーダを具備する。
ノードは、前記半導体メモリ装置に印加される電源電圧
を受信する。ロー制御部は、ノーマル動作または待ち状
態のいずれかを表わす制御信号に応答して出力信号を発
生させる。多数個のローデコーダは、前記多数本のワー
ド線と前記ロー制御部との間に接続される。それぞれの
ローデコーダは、前記ロー制御部の出力信号及び外部か
ら入力されるローアドレス信号に応答して対応するワー
ド線を活性化させる。前記多数個のローデコーダのノー
マル動作時に前記ロー制御部は高電圧を出力し、前記多
数個のローデコーダの待ち状態時に前記ロー制御部は接
地電圧を出力する。
【０００７】前記他の目的を達成するために、本発明
は、外部とデータをやり取りする多数本のカラム選択線
に応答して対応する入出力線対に選択的に接続される多
数本のビット線対に接続される多数個のメモリセルを有
する半導体メモリ装置において、カラム制御部及び多数
個のカラムデコーダを具備する。カラム制御部は内部電
源電圧を入力し、ノーマル動作または待ち状態のいずれ
かを表わす第１制御信号に応答して出力信号を発生させ
る。多数個のカラムデコーダは、前記カラム制御部に接
続される。それぞれのカラムデコーダはノーマル動作ま
たは待ち状態のいずれかを表わす第２制御信号、前記カ
ラム制御部の出力信号及びカラムアドレス信号に応答し
て前記多数本のカラム選択線のうち対応するカラム選択
線を活性化させる。前記多数個のカラムデコーダのノー
マル動作時に前記カラム制御部は内部電源電圧を出力
し、前記多数個のカラムデコーダの待ち状態時に前記カ
ラム制御部は接地電圧を出力する。
は、外部とデータをやり取りする多数本のカラム選択線
に応答して対応する入出力線対に選択的に接続される多
数本のビット線対に接続される多数個のメモリセルを有
する半導体メモリ装置において、カラム制御部及び多数
個のカラムデコーダを具備する。カラム制御部は内部電
源電圧を入力し、ノーマル動作または待ち状態のいずれ
かを表わす第１制御信号に応答して出力信号を発生させ
る。多数個のカラムデコーダは、前記カラム制御部に接
続される。それぞれのカラムデコーダはノーマル動作ま
たは待ち状態のいずれかを表わす第２制御信号、前記カ
ラム制御部の出力信号及びカラムアドレス信号に応答し
て前記多数本のカラム選択線のうち対応するカラム選択
線を活性化させる。前記多数個のカラムデコーダのノー
マル動作時に前記カラム制御部は内部電源電圧を出力
し、前記多数個のカラムデコーダの待ち状態時に前記カ
ラム制御部は接地電圧を出力する。
【０００８】本発明によると、低電源電圧を用いる半導
体メモリ装置の電力消耗を減らすことができる。
体メモリ装置の電力消耗を減らすことができる。
【０００９】
【発明の実施の形態】本発明及び本発明の動作上の利点
並びに本発明の実施によって成し遂げられる目的を十分
理解するためには、本発明の好適な実施形態を例示する
添付図面及び添付図面に記載の内容を参照しなければな
らない。
並びに本発明の実施によって成し遂げられる目的を十分
理解するためには、本発明の好適な実施形態を例示する
添付図面及び添付図面に記載の内容を参照しなければな
らない。
【００１０】以下、添付した図面に基づき、本発明の好
適な実施形態について詳細に説明する。図面で、同一の
部材には同一の参照符号を使用した。
適な実施形態について詳細に説明する。図面で、同一の
部材には同一の参照符号を使用した。
【００１１】図１を参照すると、通常の半導体メモリ装
置１０１は、メモリセルアレイ１１１、ローデコーダ１
２１、ローアドレスバッファ１３１、ワード線駆動部１
７１、カラムデコーダ１４１、カラムアドレスバッファ
１５１、感知増幅及び入出力ゲート部１６１、入出力バ
ッファ１９１、制御ロジック１８１、多数本のカラム選
択線ＣＳＬ０〜ＣＳＬｎ−１及び多数本の入出力線対Ｉ
Ｏ０〜ＩＯｎ−１を具備する。メモリセルアレイ１１１
は、多数個のワード線対ＷＬ０〜ＷＬｍ−１及び多数本
のビット線対ＢＬ０〜ＢＬｎ−１を具備する。ワード線
駆動部１７１は、多数個のワード線ドライバーＷＤ１〜
ＷＤｍを具備する。
置１０１は、メモリセルアレイ１１１、ローデコーダ１
２１、ローアドレスバッファ１３１、ワード線駆動部１
７１、カラムデコーダ１４１、カラムアドレスバッファ
１５１、感知増幅及び入出力ゲート部１６１、入出力バ
ッファ１９１、制御ロジック１８１、多数本のカラム選
択線ＣＳＬ０〜ＣＳＬｎ−１及び多数本の入出力線対Ｉ
Ｏ０〜ＩＯｎ−１を具備する。メモリセルアレイ１１１
は、多数個のワード線対ＷＬ０〜ＷＬｍ−１及び多数本
のビット線対ＢＬ０〜ＢＬｎ−１を具備する。ワード線
駆動部１７１は、多数個のワード線ドライバーＷＤ１〜
ＷＤｍを具備する。
【００１２】ローアドレスバッファ１３１は、外部から
入力されるローアドレスＡｒの電圧レベルを半導体メモ
リ装置１０１に即した電圧レベルに変換させる。ローデ
コーダ１２１は制御ロジック１８１で発生される制御信
号ＰＤＰＸに応答してローアドレスバッファ１３１から
出力されるローアドレスＡｒをデコーディングし、ワー
ド線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を発生させ
る。ワード線駆動部１７１はワード線イネーブル信号Ｎ
ＷＥ０〜ＮＷＥｍ−１に応答して多数本のワード線ＷＬ
０〜ＷＬｍ−１を高電圧に活性化させる。カラムアドレ
スバッファ１４１は外部から入力されるカラムアドレス
信号Ａｃの電圧レベルを半導体メモリ装置１０１に即し
た電圧レベルに変換させる。カラムデコーダ１４１は制
御ロジック１８１から出力される第１、第２及び第３制
御信号ＢＡＮＫＢ、ＰＣＳＬＰＢ及びＰＣＳＬＥＮに応
答してカラムアドレスバッファ１５１から出力されるカ
ラムアドレスＡｃをデコーディングし、多数本のカラム
選択線ＣＳＬ０〜ＣＳＬｎ−１の一部を活性化させる。
前記活性化されたカラム選択線に接続されたビット線対
ＢＬ０〜ＢＬｎ−１は入出力線対ＩＯ０〜ＩＯｎ−１に
電気的に接続される。
入力されるローアドレスＡｒの電圧レベルを半導体メモ
リ装置１０１に即した電圧レベルに変換させる。ローデ
コーダ１２１は制御ロジック１８１で発生される制御信
号ＰＤＰＸに応答してローアドレスバッファ１３１から
出力されるローアドレスＡｒをデコーディングし、ワー
ド線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を発生させ
る。ワード線駆動部１７１はワード線イネーブル信号Ｎ
ＷＥ０〜ＮＷＥｍ−１に応答して多数本のワード線ＷＬ
０〜ＷＬｍ−１を高電圧に活性化させる。カラムアドレ
スバッファ１４１は外部から入力されるカラムアドレス
信号Ａｃの電圧レベルを半導体メモリ装置１０１に即し
た電圧レベルに変換させる。カラムデコーダ１４１は制
御ロジック１８１から出力される第１、第２及び第３制
御信号ＢＡＮＫＢ、ＰＣＳＬＰＢ及びＰＣＳＬＥＮに応
答してカラムアドレスバッファ１５１から出力されるカ
ラムアドレスＡｃをデコーディングし、多数本のカラム
選択線ＣＳＬ０〜ＣＳＬｎ−１の一部を活性化させる。
前記活性化されたカラム選択線に接続されたビット線対
ＢＬ０〜ＢＬｎ−１は入出力線対ＩＯ０〜ＩＯｎ−１に
電気的に接続される。
【００１３】この状態で、半導体メモリ装置１０１から
の読み出し時には活性化されたワード線によって指定さ
れたメモリセル（図示せず）に記憶されたデータはビッ
ト線対ＢＬ０〜ＢＬｎ−１に載せられ、このうち前記活
性化されたカラム選択線に接続されたビット線対に載せ
られたデータのみが入出力線対ＩＯ０〜ＩＯｎ−１を介
して入出力バッファ１９１に送られる。半導体メモリ装
置１０１への書き込み時には外部から入出力バッファ１
９１を介して入出力線対 ＩＯ０〜ＩＯｎ−１にデータ
が載せられ、この入出力線対ＩＯ０〜ＩＯｎ−１ に載
せられたデータは前記活性化されたカラム選択線に接続
されたビット線対を介して前記活性化されたワード線に
接続されたメモリセルに格納される。
の読み出し時には活性化されたワード線によって指定さ
れたメモリセル（図示せず）に記憶されたデータはビッ
ト線対ＢＬ０〜ＢＬｎ−１に載せられ、このうち前記活
性化されたカラム選択線に接続されたビット線対に載せ
られたデータのみが入出力線対ＩＯ０〜ＩＯｎ−１を介
して入出力バッファ１９１に送られる。半導体メモリ装
置１０１への書き込み時には外部から入出力バッファ１
９１を介して入出力線対 ＩＯ０〜ＩＯｎ−１にデータ
が載せられ、この入出力線対ＩＯ０〜ＩＯｎ−１ に載
せられたデータは前記活性化されたカラム選択線に接続
されたビット線対を介して前記活性化されたワード線に
接続されたメモリセルに格納される。
【００１４】図２は、本発明の実施形態によるローアド
レスデコーダ２００ブロック図である。ここで、前記ロ
ーアドレスデコーダ２００は前記図１に示されたローデ
コーダ１２１など従来のローアドレスデコーダに置き換
えできる。図２を参照すると、ローアドレスデコーダ２
００は、ロー制御部２１１、第１〜第ｍローデコーダＲ
Ｄ１〜ＲＤｍを具備する。ロー制御部２１１は、制御信
号ＰＤＰＸに応答して出力信号ＯＵＴ１を発生させる。
第１〜第ｍローデコーダＲＤ１〜ＲＤｍはいずれもロー
制御部２１１に接続され、それぞれ前記出力信号ＯＵＴ
１及びローアドレス信号Ａｒに応答して多数個のワード
線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を出力する。
多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−
１は、図１に示されたワード線ドライバＷＤ１〜ＷＤｍ
を介して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧
に活性化させる。第１〜第ｍローデコーダＲＤ１〜ＲＤ
ｍはそれぞれ同じ構造及び同じ機能を有する。
レスデコーダ２００ブロック図である。ここで、前記ロ
ーアドレスデコーダ２００は前記図１に示されたローデ
コーダ１２１など従来のローアドレスデコーダに置き換
えできる。図２を参照すると、ローアドレスデコーダ２
００は、ロー制御部２１１、第１〜第ｍローデコーダＲ
Ｄ１〜ＲＤｍを具備する。ロー制御部２１１は、制御信
号ＰＤＰＸに応答して出力信号ＯＵＴ１を発生させる。
第１〜第ｍローデコーダＲＤ１〜ＲＤｍはいずれもロー
制御部２１１に接続され、それぞれ前記出力信号ＯＵＴ
１及びローアドレス信号Ａｒに応答して多数個のワード
線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−１を出力する。
多数個のワード線イネーブル信号ＮＷＥ０〜ＮＷＥｍ−
１は、図１に示されたワード線ドライバＷＤ１〜ＷＤｍ
を介して多数本のワード線ＷＬ０〜ＷＬｍ−１を高電圧
に活性化させる。第１〜第ｍローデコーダＲＤ１〜ＲＤ
ｍはそれぞれ同じ構造及び同じ機能を有する。
【００１５】図３は、ロー制御部２１１の回路図であ
る。図３を参照すると、ロー制御部２１１はＰＭＯＳト
ランジスタ３１１及びＮＭＯＳトランジスタ３２１を具
備してインバータの役割をする。ＰＭＯＳトランジスタ
３１１のソースには高電圧ＶＰＰが印加され、ＮＭＯＳ
トランジスタ３２１のソースには接地電圧Ｖｓｓのよう
に低電圧が印加される。したがって、ロー制御部２１１
は制御信号ＰＤＰＸが論理“ロー”のとき、すなわち、
第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作
時には高電圧ＶＰＰを出力し、制御信号ＰＤＰＸが論理
“ハイ”のとき、すなわち、第１〜第ｍローデコーダＲ
Ｄ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓ、すなわ
ち、論理“ロー”電圧を出力する。高電圧ＶＰＰは電源
電圧Ｖｃｃよりも高い電圧である場合があり、多数本の
ワード線ＷＬ０〜ＷＬｍ−１を効率良く駆動する上で必
要である。
る。図３を参照すると、ロー制御部２１１はＰＭＯＳト
ランジスタ３１１及びＮＭＯＳトランジスタ３２１を具
備してインバータの役割をする。ＰＭＯＳトランジスタ
３１１のソースには高電圧ＶＰＰが印加され、ＮＭＯＳ
トランジスタ３２１のソースには接地電圧Ｖｓｓのよう
に低電圧が印加される。したがって、ロー制御部２１１
は制御信号ＰＤＰＸが論理“ロー”のとき、すなわち、
第１〜第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作
時には高電圧ＶＰＰを出力し、制御信号ＰＤＰＸが論理
“ハイ”のとき、すなわち、第１〜第ｍローデコーダＲ
Ｄ１〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓ、すなわ
ち、論理“ロー”電圧を出力する。高電圧ＶＰＰは電源
電圧Ｖｃｃよりも高い電圧である場合があり、多数本の
ワード線ＷＬ０〜ＷＬｍ−１を効率良く駆動する上で必
要である。
【００１６】前述のようにロー制御部２１１は、第１〜
第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には
高電圧ＶＰＰを、そして第１〜第ｍローデコーダＲＤ１
〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓを出力する。
第ｍローデコーダＲＤ１〜ＲＤｍのノーマル動作時には
高電圧ＶＰＰを、そして第１〜第ｍローデコーダＲＤ１
〜ＲＤｍの待ち状態時には接地電圧Ｖｓｓを出力する。
【００１７】図４は、第１ローデコーダＲＤ１の回路図
である。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれ
ぞれ同じ構造及び同じ機能を有するため、ここでは、第
１ローデコーダＲＤ１のみを示し、重複説明を避けてい
る。
である。第１〜第ｍローデコーダＲＤ１〜ＲＤｍはそれ
ぞれ同じ構造及び同じ機能を有するため、ここでは、第
１ローデコーダＲＤ１のみを示し、重複説明を避けてい
る。
【００１８】図４を参照すると、第１ローデコーダＲＤ
１は、プルアップ部４１１、デコーディング部４２１、
ラッチ部４３１、ドライバー４４１及び雑音除去部４５
１を具備する。
１は、プルアップ部４１１、デコーディング部４２１、
ラッチ部４３１、ドライバー４４１及び雑音除去部４５
１を具備する。
【００１９】プルアップ部４１１は、ロー制御部２１１
の出力信号ＯＵＴ１に応答する。プルアップ部４１１は
高電圧ＶＰＰが印加されるソースと、ロー制御部２１１
の出力信号ＯＵＴ１が入力されるゲート、及びノードＮ
１に接続されたドレインを含む。したがって、前記プル
アップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ
１が接地電圧ＶｓｓであればターンオンされてノードＮ
１を高電圧ＶＰＰにプルアップさせ、ロー制御部２１１
の出力信号ＯＵＴ１が高電圧ＶＰＰであればターンオフ
されてノードＮ１を高電圧ＶＰＰにプルアップさせな
い。
の出力信号ＯＵＴ１に応答する。プルアップ部４１１は
高電圧ＶＰＰが印加されるソースと、ロー制御部２１１
の出力信号ＯＵＴ１が入力されるゲート、及びノードＮ
１に接続されたドレインを含む。したがって、前記プル
アップ部４１１は、ロー制御部２１１の出力信号ＯＵＴ
１が接地電圧ＶｓｓであればターンオンされてノードＮ
１を高電圧ＶＰＰにプルアップさせ、ロー制御部２１１
の出力信号ＯＵＴ１が高電圧ＶＰＰであればターンオフ
されてノードＮ１を高電圧ＶＰＰにプルアップさせな
い。
【００２０】デコーディング部４２１は、ローアドレス
Ａｒを構成する多数個のローアドレスビットＡｒ１、Ａ
ｒ２、Ａｒ３に応答する。デコーディング部４２１は多
数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３によ
ってそれぞれゲートされるＮＭＯＳトランジスタＱ１、
Ｑ２、Ｑ３を含む。このＮＭＯＳトランジスタＱ１、Ｑ
２、Ｑ３はノードＮ１と接地電圧Ｖｓｓとの間に直列接
続される。ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３
がいずれも論理“ハイ”であればＮＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ３はターンオンされてノードＮ１は接地
電圧Ｖｓｓにダウンされ、ローアドレスビットＡｒ１、
Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であれ
ばノードＮ１は接地電圧Ｖｓｓにダウンされない。
Ａｒを構成する多数個のローアドレスビットＡｒ１、Ａ
ｒ２、Ａｒ３に応答する。デコーディング部４２１は多
数個のローアドレスビットＡｒ１、Ａｒ２、Ａｒ３によ
ってそれぞれゲートされるＮＭＯＳトランジスタＱ１、
Ｑ２、Ｑ３を含む。このＮＭＯＳトランジスタＱ１、Ｑ
２、Ｑ３はノードＮ１と接地電圧Ｖｓｓとの間に直列接
続される。ローアドレスビットＡｒ１、Ａｒ２、Ａｒ３
がいずれも論理“ハイ”であればＮＭＯＳトランジスタ
Ｑ１、Ｑ２、Ｑ３はターンオンされてノードＮ１は接地
電圧Ｖｓｓにダウンされ、ローアドレスビットＡｒ１、
Ａｒ２、Ａｒ３のいずれか１つでも論理“ロー”であれ
ばノードＮ１は接地電圧Ｖｓｓにダウンされない。
【００２１】ラッチ部４３１はノードＮ１とノードＮ２
との間に接続され、ワード線イネーブル信号ＮＷＥ０を
特定電圧レベルにラッチさせる。ラッチ部４３１はＰＭ
ＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ４を
含む。ＰＭＯＳトランジスタＱ５のソースには高電圧Ｖ
ＰＰが印加され、ＮＭＯＳトランジスタＱ４のソースに
は接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタ
Ｑ４のゲート及びＰＭＯＳトランジスタＱ５のドレイン
はノードＮ１に接続され、ＮＭＯＳトランジスタＱ４の
ドレイン及びＰＭＯＳトランジスタＱ５のゲートはノー
ドＮ２に接続される。したがって、ノードＮ１が高電圧
ＶＰＰであればＮＭＯＳトランジスタＱ４及びＰＭＯＳ
トランジスタＱ５はターンオンされるので、その結果ノ
ードＮ２が接地電圧Ｖｓｓにラッチされる。すなわち、
ワード線イネーブル信号ＮＷＥ０は接地電圧Ｖｓｓに維
持されるのである。これに対し、ノードＮ１が接地電圧
ＶｓｓであればＮＭＯＳトランジスタＱ及びＰＭＯＳト
ランジスタＱ５はターンオフされるのでドライバー４４
１がターンオンされ、その結果ワード線イネーブル信号
ＮＷＥ０は昇圧電圧レベルにイネーブルされる。
との間に接続され、ワード線イネーブル信号ＮＷＥ０を
特定電圧レベルにラッチさせる。ラッチ部４３１はＰＭ
ＯＳトランジスタＱ５及びＮＭＯＳトランジスタＱ４を
含む。ＰＭＯＳトランジスタＱ５のソースには高電圧Ｖ
ＰＰが印加され、ＮＭＯＳトランジスタＱ４のソースに
は接地電圧Ｖｓｓが印加される。ＮＭＯＳトランジスタ
Ｑ４のゲート及びＰＭＯＳトランジスタＱ５のドレイン
はノードＮ１に接続され、ＮＭＯＳトランジスタＱ４の
ドレイン及びＰＭＯＳトランジスタＱ５のゲートはノー
ドＮ２に接続される。したがって、ノードＮ１が高電圧
ＶＰＰであればＮＭＯＳトランジスタＱ４及びＰＭＯＳ
トランジスタＱ５はターンオンされるので、その結果ノ
ードＮ２が接地電圧Ｖｓｓにラッチされる。すなわち、
ワード線イネーブル信号ＮＷＥ０は接地電圧Ｖｓｓに維
持されるのである。これに対し、ノードＮ１が接地電圧
ＶｓｓであればＮＭＯＳトランジスタＱ及びＰＭＯＳト
ランジスタＱ５はターンオフされるのでドライバー４４
１がターンオンされ、その結果ワード線イネーブル信号
ＮＷＥ０は昇圧電圧レベルにイネーブルされる。
【００２２】ドライバー４４１はノードＮ１の電圧によ
ってゲートされる。ドライバー４４１はロー制御部２１
１の出力信号ＯＵＴ１を受信するソース、ノードＮ１に
接続されるゲート、及びノードＮ２に接続されるドレイ
ンを有するＰＭＯＳトランジスタＱ６を含む。したがっ
て、ドライバー４４１は、ノードＮ１の電圧が接地電圧
Ｖｓｓであればターンオンされてロー制御部２１１の出
力信号ＯＵＴ１をノードＮ２に伝達し、ノードＮ１の電
圧が高電圧ＶＰＰであればターンオフされてロー制御部
２１１の出力信号ＯＵＴ１をノードＮ２に伝達しない。
ドライバー４４１がターンオフされた場合、ノードＮ２
の電圧レベルはラッチ部４３１の出力に応じて決定され
る。
ってゲートされる。ドライバー４４１はロー制御部２１
１の出力信号ＯＵＴ１を受信するソース、ノードＮ１に
接続されるゲート、及びノードＮ２に接続されるドレイ
ンを有するＰＭＯＳトランジスタＱ６を含む。したがっ
て、ドライバー４４１は、ノードＮ１の電圧が接地電圧
Ｖｓｓであればターンオンされてロー制御部２１１の出
力信号ＯＵＴ１をノードＮ２に伝達し、ノードＮ１の電
圧が高電圧ＶＰＰであればターンオフされてロー制御部
２１１の出力信号ＯＵＴ１をノードＮ２に伝達しない。
ドライバー４４１がターンオフされた場合、ノードＮ２
の電圧レベルはラッチ部４３１の出力に応じて決定され
る。
【００２３】内部電源電圧として２．０Ｖ以下の低電圧
を用いる半導体メモリ装置において、ＭＯＳトランジス
タＱ１〜Ｑ６のゲート幅は非常に狭く、その結果ＭＯＳ
トランジスタＱ１〜Ｑ６のしきい電圧も、例えば０．５
Ｖ以下に顕著に下がる。このように、ドライバー４４１
に具備されるＰＭＯＳトランジスタＱ６のしきい電圧が
低電圧である場合、第１ローデコーダＲＤ１の待ち状態
時にＰＭＯＳトランジスタＱ６のソースとドレインとの
間に僅かな電圧差が生じ、ＰＭＯＳトランジスタＱ６の
ゲートにＰＭＯＳトランジスタＱ６のしきい電圧よりも
高い電圧が印加されると、ＰＭＯＳトランジスタＱ６に
は漏れ電流が生じる。これを防止すべく、本発明では、
第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトラン
ジスタＱ６のソース及びドレインに共に接地電圧Ｖｓｓ
を印加する方法を取っている。ここで、待ち状態時にロ
ー制御部２１１の出力信号ＯＵＴ１が論理“ロー”にＰ
ＭＯＳトランジスタＱ６のソースに印加され、ＰＭＯＳ
トランジスタＱ６のゲートには高電圧ＶＰＰが印加され
るので、ＰＭＯＳトランジスタＱ６はターンオフされ、
ＮＭＯＳトランジスタＱ４はターンオンされて、ＰＭＯ
ＳトランジスタＱ６のドレインは接地電圧Ｖｓｓとな
る。その結果、ＰＭＯＳトランジスタＱ６のソース及び
ドレインは共に接地電圧Ｖｓｓとなる。結局として、第
１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時に第
１〜第ｍローデコーダＲＤ１〜ＲＤｍには漏れ電流が生
じない。
を用いる半導体メモリ装置において、ＭＯＳトランジス
タＱ１〜Ｑ６のゲート幅は非常に狭く、その結果ＭＯＳ
トランジスタＱ１〜Ｑ６のしきい電圧も、例えば０．５
Ｖ以下に顕著に下がる。このように、ドライバー４４１
に具備されるＰＭＯＳトランジスタＱ６のしきい電圧が
低電圧である場合、第１ローデコーダＲＤ１の待ち状態
時にＰＭＯＳトランジスタＱ６のソースとドレインとの
間に僅かな電圧差が生じ、ＰＭＯＳトランジスタＱ６の
ゲートにＰＭＯＳトランジスタＱ６のしきい電圧よりも
高い電圧が印加されると、ＰＭＯＳトランジスタＱ６に
は漏れ電流が生じる。これを防止すべく、本発明では、
第１ローデコーダＲＤ１の待ち状態時にＰＭＯＳトラン
ジスタＱ６のソース及びドレインに共に接地電圧Ｖｓｓ
を印加する方法を取っている。ここで、待ち状態時にロ
ー制御部２１１の出力信号ＯＵＴ１が論理“ロー”にＰ
ＭＯＳトランジスタＱ６のソースに印加され、ＰＭＯＳ
トランジスタＱ６のゲートには高電圧ＶＰＰが印加され
るので、ＰＭＯＳトランジスタＱ６はターンオフされ、
ＮＭＯＳトランジスタＱ４はターンオンされて、ＰＭＯ
ＳトランジスタＱ６のドレインは接地電圧Ｖｓｓとな
る。その結果、ＰＭＯＳトランジスタＱ６のソース及び
ドレインは共に接地電圧Ｖｓｓとなる。結局として、第
１〜第ｍローデコーダＲＤ１〜ＲＤｍの待ち状態時に第
１〜第ｍローデコーダＲＤ１〜ＲＤｍには漏れ電流が生
じない。
【００２４】雑音除去部４５１にはキャパシタが具備さ
れ、これによりノードＮ２に生じる雑音が除去される。
れ、これによりノードＮ２に生じる雑音が除去される。
【００２５】図３及び図４に基づき、本発明に係るロー
制御部２１１及び第１ローデコーダＲＤ１の動作につい
て説明する。第１ローデコーダＲＤ１の動作は、ノーマ
ル動作と待ち状態とに大別される。
制御部２１１及び第１ローデコーダＲＤ１の動作につい
て説明する。第１ローデコーダＲＤ１の動作は、ノーマ
ル動作と待ち状態とに大別される。
【００２６】先ず、第１ローデコーダＲＤ１のノーマル
動作時に制御信号ＰＤＰＸは論理“ロー”になる。制御
信号ＰＤＰＸが論理“ロー”になるとロー制御部２１１
のＰＭＯＳトランジスタ３１１がターンオンされるの
で、ロー制御部２１１から高電圧ＶＰＰが出力される。
ロー制御部２１１の出力が高電圧ＶＰＰであればプルア
ップ部４１１はターンオフされる。このとき、ローアド
レスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハ
イ”であればノードＮ１は接地電圧Ｖｓｓに下がり、ロ
ーアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１
つでも論理“ロー”であれば、ノードＮ１の電圧はラッ
チ部４３１のＰＭＯＳトランジスタＱ５のドレイン電圧
に応じて決定される。もしローアドレスビットＡｒ１、
Ａｒ２、Ａｒ３がいずれも論理“ハイ”であれば、ノー
ドＮ１は接地電圧Ｖｓｓになり、ドライバー４４１がタ
ーンオンされてロー制御部２１１から出力される高電圧
ＶＰＰがノードＮ２に印加されるので、ワード線イネー
ブル信号ＮＷＥ０は活性化される。ワード線イネーブル
信号ＮＷＥ０が活性化されると、ワード線ＷＬ０が高電
圧ＶＰＰにイネーブルされる。
動作時に制御信号ＰＤＰＸは論理“ロー”になる。制御
信号ＰＤＰＸが論理“ロー”になるとロー制御部２１１
のＰＭＯＳトランジスタ３１１がターンオンされるの
で、ロー制御部２１１から高電圧ＶＰＰが出力される。
ロー制御部２１１の出力が高電圧ＶＰＰであればプルア
ップ部４１１はターンオフされる。このとき、ローアド
レスビットＡｒ１、Ａｒ２、Ａｒ３がいずれも論理“ハ
イ”であればノードＮ１は接地電圧Ｖｓｓに下がり、ロ
ーアドレスビットＡｒ１、Ａｒ２、Ａｒ３のいずれか１
つでも論理“ロー”であれば、ノードＮ１の電圧はラッ
チ部４３１のＰＭＯＳトランジスタＱ５のドレイン電圧
に応じて決定される。もしローアドレスビットＡｒ１、
Ａｒ２、Ａｒ３がいずれも論理“ハイ”であれば、ノー
ドＮ１は接地電圧Ｖｓｓになり、ドライバー４４１がタ
ーンオンされてロー制御部２１１から出力される高電圧
ＶＰＰがノードＮ２に印加されるので、ワード線イネー
ブル信号ＮＷＥ０は活性化される。ワード線イネーブル
信号ＮＷＥ０が活性化されると、ワード線ＷＬ０が高電
圧ＶＰＰにイネーブルされる。
【００２７】第１ローデコーダＲＤ１が待ち状態になる
と、制御信号ＰＤＰＸは論理“ハイ”になる。制御信号
ＰＤＰＸが論理“ハイ”になるとロー制御部２１１のＮ
ＭＯＳトランジスタ３２１がターンオンされるので、ロ
ー制御部２１１の出力は接地電圧Ｖｓｓに下がる。ロー
制御部２１１の出力が接地電圧Ｖｓｓであればプルアッ
プ部４１１がターンオンされるので、ノードＮ１は高電
圧ＶＰＰに上がる。ノードＮ１が高電圧ＶＰＰに上がる
とラッチ部４３１のＮＭＯＳトランジスタＱ４がターン
オンされるので、ノードＮ２は接地電圧Ｖｓｓに下が
る。すなわち、ワード線イネーブル信号ＮＷＥ０は非活
性化される。ＮＭＯＳトランジスタＱ４がターンオンさ
れるとラッチ部４３１のＰＭＯＳトランジスタＱ５がタ
ーンオンされるので、ノードＮ１は継続して高電圧ＶＰ
Ｐに維持される。したがって、ワード線イネーブル信号
ＮＷＥ０は継続して非活性化状態に維持される。
と、制御信号ＰＤＰＸは論理“ハイ”になる。制御信号
ＰＤＰＸが論理“ハイ”になるとロー制御部２１１のＮ
ＭＯＳトランジスタ３２１がターンオンされるので、ロ
ー制御部２１１の出力は接地電圧Ｖｓｓに下がる。ロー
制御部２１１の出力が接地電圧Ｖｓｓであればプルアッ
プ部４１１がターンオンされるので、ノードＮ１は高電
圧ＶＰＰに上がる。ノードＮ１が高電圧ＶＰＰに上がる
とラッチ部４３１のＮＭＯＳトランジスタＱ４がターン
オンされるので、ノードＮ２は接地電圧Ｖｓｓに下が
る。すなわち、ワード線イネーブル信号ＮＷＥ０は非活
性化される。ＮＭＯＳトランジスタＱ４がターンオンさ
れるとラッチ部４３１のＰＭＯＳトランジスタＱ５がタ
ーンオンされるので、ノードＮ１は継続して高電圧ＶＰ
Ｐに維持される。したがって、ワード線イネーブル信号
ＮＷＥ０は継続して非活性化状態に維持される。
【００２８】前述のように、本発明によると、第１ロー
デコーダＲＤ１の待ち状態時にドライバー４４１に具備
されるＰＭＯＳトランジスタＱ６のゲートには高電圧Ｖ
ＰＰが印加され、ＰＭＯＳトランジスタＱ６のソース及
びドレイン共には接地電圧Ｖｓｓが印加されるので、Ｐ
ＭＯＳトランジスタＱ６には漏れ電流が生じない。すな
わち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電
流が生じない。このように、待ち状態時に第１〜第ｍロ
ーデコーダＲＤ１〜ＲＤｍに漏れ電流が生じないことか
ら、半導体メモリ装置１０１の電力消耗が減る。
デコーダＲＤ１の待ち状態時にドライバー４４１に具備
されるＰＭＯＳトランジスタＱ６のゲートには高電圧Ｖ
ＰＰが印加され、ＰＭＯＳトランジスタＱ６のソース及
びドレイン共には接地電圧Ｖｓｓが印加されるので、Ｐ
ＭＯＳトランジスタＱ６には漏れ電流が生じない。すな
わち、第１〜第ｍローデコーダＲＤ１〜ＲＤｍに漏れ電
流が生じない。このように、待ち状態時に第１〜第ｍロ
ーデコーダＲＤ１〜ＲＤｍに漏れ電流が生じないことか
ら、半導体メモリ装置１０１の電力消耗が減る。
【００２９】ところで、本発明によると、半導体メモリ
装置１０１に１つのロー制御部２１１がさらに追加され
る。しかし、必要とされるロー制御部２１１は、ローデ
コーダＲＤ１〜ＲＤｍの数によらずに１つだけであり、
これが半導体メモリ装置１０１内で占める面積は極めて
僅かである。従って、半導体メモリ装置１０１の高集積
化が進んでもロー制御部２１１の占める面積は広がらな
いので、ロー制御部２１１の占める面積は半導体メモリ
装置１０１の寸法にまったく影響しない。
装置１０１に１つのロー制御部２１１がさらに追加され
る。しかし、必要とされるロー制御部２１１は、ローデ
コーダＲＤ１〜ＲＤｍの数によらずに１つだけであり、
これが半導体メモリ装置１０１内で占める面積は極めて
僅かである。従って、半導体メモリ装置１０１の高集積
化が進んでもロー制御部２１１の占める面積は広がらな
いので、ロー制御部２１１の占める面積は半導体メモリ
装置１０１の寸法にまったく影響しない。
【００３０】図５は、本発明のカラムアドレスデコーダ
５００の好適な実施形態を示すものである。ここで、カ
ラムアドレスデコーダ５００は図１に示されたカラムデ
コーダ１５１など従来のカラムアドレスデコーダに置き
換えできる。図５を参照すると、本発明の好適な実施形
態によるカラムアドレスデコーダ５００は、カラム制御
部５１１及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎ
を含む。カラム制御部５１１は、第１制御信号ＢＡＮＫ
Ｂに応答して出力信号ＯＵＴ２を発生させる。第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎはいずれもカラム制
御部５１１に接続され、それぞれ出力信号ＯＵＴ２、外
部から入力されるカラムアドレスＡｃ、第２及び第３制
御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮに応答して多数本の
カラム選択線ＣＳＬ０〜ＣＳＬｎ−１に対応するカラム
選択線を活性化させる。第１〜第ｎカラムデコーダＣＤ
１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有する。
５００の好適な実施形態を示すものである。ここで、カ
ラムアドレスデコーダ５００は図１に示されたカラムデ
コーダ１５１など従来のカラムアドレスデコーダに置き
換えできる。図５を参照すると、本発明の好適な実施形
態によるカラムアドレスデコーダ５００は、カラム制御
部５１１及び第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎ
を含む。カラム制御部５１１は、第１制御信号ＢＡＮＫ
Ｂに応答して出力信号ＯＵＴ２を発生させる。第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎはいずれもカラム制
御部５１１に接続され、それぞれ出力信号ＯＵＴ２、外
部から入力されるカラムアドレスＡｃ、第２及び第３制
御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮに応答して多数本の
カラム選択線ＣＳＬ０〜ＣＳＬｎ−１に対応するカラム
選択線を活性化させる。第１〜第ｎカラムデコーダＣＤ
１〜ＣＤｎはそれぞれ同じ構造及び同じ機能を有する。
【００３１】図６は、カラム制御部５１１の回路図であ
る。図６を参照すると、カラム制御部５１１はＰＭＯＳ
トランジスタ６１１及びＮＭＯＳトランジスタ６２１を
具備してインバータの役割をする。ＰＭＯＳトランジス
タ６１１のソースには内部電源電圧ＩＶＣが印加され、
ＮＭＯＳトランジスタ６２１のソースには接地電圧Ｖｓ
ｓが印加される。したがって、カラム制御部５１１は第
１制御信号ＢＡＮＫＢが論理“ロー”であれば内部電源
電圧ＩＶＣを出力し、第１制御信号ＢＡＮＫＢが論理
“ハイ”であれば接地電圧Ｖｓｓを出力する。内部電源
電圧ＩＶＣは外部から半導体メモリ装置１０１に印加さ
れる電源電圧Ｖｃｃが半導体メモリ装置１０１に即した
電圧に変換された電圧である。第１〜第ｎカラムデコー
ダＣＤ１〜ＣＤｎのノーマル動作時に第１制御信号ＢＡ
ＮＫＢは論理“ロー”となり、第１〜第ｎカラムデコー
ダＣＤ１〜ＣＤｎの待ち状態時に第１制御信号ＢＡＮＫ
Ｂは論理“ハイ”となる。
る。図６を参照すると、カラム制御部５１１はＰＭＯＳ
トランジスタ６１１及びＮＭＯＳトランジスタ６２１を
具備してインバータの役割をする。ＰＭＯＳトランジス
タ６１１のソースには内部電源電圧ＩＶＣが印加され、
ＮＭＯＳトランジスタ６２１のソースには接地電圧Ｖｓ
ｓが印加される。したがって、カラム制御部５１１は第
１制御信号ＢＡＮＫＢが論理“ロー”であれば内部電源
電圧ＩＶＣを出力し、第１制御信号ＢＡＮＫＢが論理
“ハイ”であれば接地電圧Ｖｓｓを出力する。内部電源
電圧ＩＶＣは外部から半導体メモリ装置１０１に印加さ
れる電源電圧Ｖｃｃが半導体メモリ装置１０１に即した
電圧に変換された電圧である。第１〜第ｎカラムデコー
ダＣＤ１〜ＣＤｎのノーマル動作時に第１制御信号ＢＡ
ＮＫＢは論理“ロー”となり、第１〜第ｎカラムデコー
ダＣＤ１〜ＣＤｎの待ち状態時に第１制御信号ＢＡＮＫ
Ｂは論理“ハイ”となる。
【００３２】図７は、第１カラムデコーダＣＤ１の詳細
図である。図７を参照すると、第１カラムデコーダＣＤ
１は、プルアップ部７１１、デコーディング部７２１、
ラッチ部７３１、ドライバー７４１及び雑音除去部７５
１を具備する。第１〜第ｎカラムデコーダＣＤ１〜ＣＤ
ｎはそれぞれ同じ構造及び同じ機能を有するので、その
重複説明を避けるために、ここでは第１カラムデコーダ
ＣＤ１のみを示す。
図である。図７を参照すると、第１カラムデコーダＣＤ
１は、プルアップ部７１１、デコーディング部７２１、
ラッチ部７３１、ドライバー７４１及び雑音除去部７５
１を具備する。第１〜第ｎカラムデコーダＣＤ１〜ＣＤ
ｎはそれぞれ同じ構造及び同じ機能を有するので、その
重複説明を避けるために、ここでは第１カラムデコーダ
ＣＤ１のみを示す。
【００３３】プルアップ部７１１は内部電源電圧ＩＶＣ
とノードＮ３との間に直列接続され、第２及び第３制御
信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮによってゲートされる
ＰＭＯＳトランジスタＱ１、Ｑ２を具備する。したがっ
て、プルアップ部７１１は第２及び第３制御信号ＰＣＳ
ＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であれば
ターンオンされてノードＮ３を内部電源電圧ＩＶＣにプ
ルアップさせ、第２及び第３制御信号ＰＣＳＬＰＢ、Ｐ
ＣＳＬＥＮのいずれか１つでも論理“ハイ”であればタ
ーンオフされてノードＮ３をプルアップさせない。第２
及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは第１カ
ラムデコーダＣＤ１の特性に応じて１つまたは３つ以上
になりうる。このとき、ＰＭＯＳトランジスタＱ１、Ｑ
２の数もこれに応じて変わる。
とノードＮ３との間に直列接続され、第２及び第３制御
信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮによってゲートされる
ＰＭＯＳトランジスタＱ１、Ｑ２を具備する。したがっ
て、プルアップ部７１１は第２及び第３制御信号ＰＣＳ
ＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”であれば
ターンオンされてノードＮ３を内部電源電圧ＩＶＣにプ
ルアップさせ、第２及び第３制御信号ＰＣＳＬＰＢ、Ｐ
ＣＳＬＥＮのいずれか１つでも論理“ハイ”であればタ
ーンオフされてノードＮ３をプルアップさせない。第２
及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは第１カ
ラムデコーダＣＤ１の特性に応じて１つまたは３つ以上
になりうる。このとき、ＰＭＯＳトランジスタＱ１、Ｑ
２の数もこれに応じて変わる。
【００３４】デコーディング部７２１は、カラムアドレ
スビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣ
ＳＬＥＮに応答してノードＮ３を接地電圧Ｖｓｓにダウ
ンさせる。カラムアドレスＡｃは、多数個のカラムアド
レスビットＡｃ１、Ａｃ２、Ａｃ３で構成される。デコ
ーディング部７２１はカラムアドレスビットＡｃ１、Ａ
ｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮによってゲ
ートされる多数個、例えば４つのＮＭＯＳトランジスタ
Ｑ３〜Ｑ６を具備する。ＮＭＯＳトランジスタＱ３〜Ｑ
６はノードＮ３と接地電圧Ｖｓｓとの間に直列接続され
る。従って、デコーディング部７２１はカラムアドレス
ビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳ
ＬＥＮがいずれも論理“ハイ”であればターンオンされ
てノードＮ３を接地電圧Ｖｓｓにダウンさせ、カラムア
ドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号
ＰＣＳＬＥＮのいずれか１つでも論理“ロー”であれば
ノードＮ３を接地電圧Ｖｓｓにダウンさせない。
スビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣ
ＳＬＥＮに応答してノードＮ３を接地電圧Ｖｓｓにダウ
ンさせる。カラムアドレスＡｃは、多数個のカラムアド
レスビットＡｃ１、Ａｃ２、Ａｃ３で構成される。デコ
ーディング部７２１はカラムアドレスビットＡｃ１、Ａ
ｃ２、Ａｃ３及び第３制御信号ＰＣＳＬＥＮによってゲ
ートされる多数個、例えば４つのＮＭＯＳトランジスタ
Ｑ３〜Ｑ６を具備する。ＮＭＯＳトランジスタＱ３〜Ｑ
６はノードＮ３と接地電圧Ｖｓｓとの間に直列接続され
る。従って、デコーディング部７２１はカラムアドレス
ビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号ＰＣＳ
ＬＥＮがいずれも論理“ハイ”であればターンオンされ
てノードＮ３を接地電圧Ｖｓｓにダウンさせ、カラムア
ドレスビットＡｃ１、Ａｃ２、Ａｃ３及び第３制御信号
ＰＣＳＬＥＮのいずれか１つでも論理“ロー”であれば
ノードＮ３を接地電圧Ｖｓｓにダウンさせない。
【００３５】ラッチ部７３１は、ノードＮ３とカラム選
択線ＣＳＬ０との間に接続される。ラッチ部７３１はＰ
ＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８
を具備する。ＰＭＯＳトランジスタＱ７のソースには内
部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタＱ
８のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳ
トランジスタＱ８のゲート及びＰＭＯＳトランジスタＱ
７のドレインはノードＮ３に接続され、ＮＭＯＳトラン
ジスタＱ８のドレイン及びＰＭＯＳトランジスタＱ７の
ゲートはカラム選択線ＣＳＬ０に接続される。したがっ
て、ラッチ部７３１はノードＮ３の電圧が内部電源電圧
ＩＶＣであればターンオンされてカラム選択線ＣＳＬ０
を接地電圧Ｖｓｓにラッチさせ、ノードＮ３の電圧が接
地電圧Ｖｓｓであればターンオフされてカラム選択線Ｃ
ＳＬ０を接地電圧Ｖｓｓにラッチさせない。
択線ＣＳＬ０との間に接続される。ラッチ部７３１はＰ
ＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ８
を具備する。ＰＭＯＳトランジスタＱ７のソースには内
部電源電圧ＩＶＣが印加され、ＮＭＯＳトランジスタＱ
８のソースには接地電圧Ｖｓｓが印加される。ＮＭＯＳ
トランジスタＱ８のゲート及びＰＭＯＳトランジスタＱ
７のドレインはノードＮ３に接続され、ＮＭＯＳトラン
ジスタＱ８のドレイン及びＰＭＯＳトランジスタＱ７の
ゲートはカラム選択線ＣＳＬ０に接続される。したがっ
て、ラッチ部７３１はノードＮ３の電圧が内部電源電圧
ＩＶＣであればターンオンされてカラム選択線ＣＳＬ０
を接地電圧Ｖｓｓにラッチさせ、ノードＮ３の電圧が接
地電圧Ｖｓｓであればターンオフされてカラム選択線Ｃ
ＳＬ０を接地電圧Ｖｓｓにラッチさせない。
【００３６】ドライバー７４１は、ノードＮ３とカラム
制御部５１１との間に接続される。ドライバー７４１
は、カラム制御部５１１が接続されるソース、ノードＮ
３が接続されるゲート、及びカラム選択線ＣＳＬ０が接
続されるドレインを含む。したがって、ドライバー７４
１はノードＮ３の電圧が接地電圧Ｖｓｓであればターン
オンされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣ
にアップさせ、ノードＮ３の電圧が内部電源電圧ＩＶＣ
であればターンオフされてカラム選択線ＣＳＬ０を内部
電源電圧ＩＶＣにアップさせない。
制御部５１１との間に接続される。ドライバー７４１
は、カラム制御部５１１が接続されるソース、ノードＮ
３が接続されるゲート、及びカラム選択線ＣＳＬ０が接
続されるドレインを含む。したがって、ドライバー７４
１はノードＮ３の電圧が接地電圧Ｖｓｓであればターン
オンされてカラム選択線ＣＳＬ０を内部電源電圧ＩＶＣ
にアップさせ、ノードＮ３の電圧が内部電源電圧ＩＶＣ
であればターンオフされてカラム選択線ＣＳＬ０を内部
電源電圧ＩＶＣにアップさせない。
【００３７】雑音除去部７５１にはキャパシタが具備さ
れ、これによりカラム選択線ＣＳＬ０に発生される雑音
が除去される。
れ、これによりカラム選択線ＣＳＬ０に発生される雑音
が除去される。
【００３８】図６及び図７に基づき、第１カラムデコー
ダＣＤ１のノーマル動作及び待ち状態について説明す
る。
ダＣＤ１のノーマル動作及び待ち状態について説明す
る。
【００３９】第１カラムデコーダＣＤ１のノーマル動作
時に第１制御信号ＢＡＮＫＢは論理“ロー”になり、第
２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理
“ハイ”になる。第１制御信号ＢＡＮＫＢが論理“ロ
ー”であればカラム制御部５１１のＰＭＯＳトランジス
タ６１１がターンオンされるので、カラム制御部５１１
から内部電源電圧ＩＶＣが出力される。この状態で第２
及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮが論理
“ハイ”であるので、プルアップ部７１１はターンオフ
される。このとき、カラムアドレスビットＡｃ１、Ａｃ
２、Ａｃ３がいずれも論理“ハイ”であればデコーディ
ング部７２１がターンオンされるので、ノードＮ３は接
地電圧Ｖｓｓに下がる。もし、ノードＮ３が接地電圧Ｖ
ｓｓであれば、ラッチ部７３１はターンオフされドライ
バー７４１はターンオンされるので、カラム選択線ＣＳ
Ｌ０は内部電源電圧ＩＶＣに上がる。すなわち、カラム
選択線ＣＳＬ０が活性化される。
時に第１制御信号ＢＡＮＫＢは論理“ロー”になり、第
２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理
“ハイ”になる。第１制御信号ＢＡＮＫＢが論理“ロ
ー”であればカラム制御部５１１のＰＭＯＳトランジス
タ６１１がターンオンされるので、カラム制御部５１１
から内部電源電圧ＩＶＣが出力される。この状態で第２
及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮが論理
“ハイ”であるので、プルアップ部７１１はターンオフ
される。このとき、カラムアドレスビットＡｃ１、Ａｃ
２、Ａｃ３がいずれも論理“ハイ”であればデコーディ
ング部７２１がターンオンされるので、ノードＮ３は接
地電圧Ｖｓｓに下がる。もし、ノードＮ３が接地電圧Ｖ
ｓｓであれば、ラッチ部７３１はターンオフされドライ
バー７４１はターンオンされるので、カラム選択線ＣＳ
Ｌ０は内部電源電圧ＩＶＣに上がる。すなわち、カラム
選択線ＣＳＬ０が活性化される。
【００４０】第１カラムデコーダＣＤ１が待ち状態にな
ると第１制御信号ＢＡＮＫＢは論理“ハイ”になり、第
２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理
“ロー”になる。第１制御信号ＢＡＮＫＢが論理“ハ
イ”であればカラム制御部５１１のＮＭＯＳトランジス
タ６２１がターンオンされるので、カラム制御部５１１
の出力は接地電圧Ｖｓｓに下がる。第２及び第３制御信
号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”
であるのでプルアップ部７１１はターンオンされ、デコ
ーディング部７２１はカラムアドレスビットＡｃ１、Ａ
ｃ２、Ａｃ３に寄らずにターンオフされてノードＮ３は
内部電源電圧ＩＶＣに上がる。ノードＮ３が内部電源電
圧ＩＶＣに上がると、ラッチ部７３１はターンオンされ
ドライバー７４１はターンオフされるので、カラム選択
線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。す
なわち、カラム選択線ＣＳＬ０は非活性化される。ラッ
チ部７３１がターンオンされるので、カラム選択線ＣＳ
Ｌ０は継続して接地電圧Ｖｓｓに維持される。
ると第１制御信号ＢＡＮＫＢは論理“ハイ”になり、第
２及び第３制御信号ＰＣＳＬＰＢ、ＰＣＳＬＥＮは論理
“ロー”になる。第１制御信号ＢＡＮＫＢが論理“ハ
イ”であればカラム制御部５１１のＮＭＯＳトランジス
タ６２１がターンオンされるので、カラム制御部５１１
の出力は接地電圧Ｖｓｓに下がる。第２及び第３制御信
号ＰＣＳＬＰＢ、ＰＣＳＬＥＮがいずれも論理“ロー”
であるのでプルアップ部７１１はターンオンされ、デコ
ーディング部７２１はカラムアドレスビットＡｃ１、Ａ
ｃ２、Ａｃ３に寄らずにターンオフされてノードＮ３は
内部電源電圧ＩＶＣに上がる。ノードＮ３が内部電源電
圧ＩＶＣに上がると、ラッチ部７３１はターンオンされ
ドライバー７４１はターンオフされるので、カラム選択
線ＣＳＬ０は継続して接地電圧Ｖｓｓに維持される。す
なわち、カラム選択線ＣＳＬ０は非活性化される。ラッ
チ部７３１がターンオンされるので、カラム選択線ＣＳ
Ｌ０は継続して接地電圧Ｖｓｓに維持される。
【００４１】前述のように、本発明によると、第１カラ
ムデコーダＣＤ１の待ち状態時にドライバー７４１に具
備されるＰＭＯＳトランジスタＱ９のゲートには内部電
源電圧ＩＶＣが印加され、ＰＭＯＳトランジスタＱ９の
ソース及びドレイン共に接地電圧Ｖｓｓが印加されるの
で、ＰＭＯＳトランジスタＱ９には漏れ電流が生じな
い。すなわち、第１〜第ｎカラムデコーダＣＤ１〜ＣＤ
ｎに漏れ電流が生じない。このように、待ち状態で第１
〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じ
ないことから、半導体メモリ装置１０１の電力消耗が減
る。
ムデコーダＣＤ１の待ち状態時にドライバー７４１に具
備されるＰＭＯＳトランジスタＱ９のゲートには内部電
源電圧ＩＶＣが印加され、ＰＭＯＳトランジスタＱ９の
ソース及びドレイン共に接地電圧Ｖｓｓが印加されるの
で、ＰＭＯＳトランジスタＱ９には漏れ電流が生じな
い。すなわち、第１〜第ｎカラムデコーダＣＤ１〜ＣＤ
ｎに漏れ電流が生じない。このように、待ち状態で第１
〜第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じ
ないことから、半導体メモリ装置１０１の電力消耗が減
る。
【００４２】ところで、本発明によると、半導体メモリ
装置１０１に１つのカラム制御部５１１がさらに追加さ
れる。しかし、必要とされるカラム制御部５１１は、カ
ラムデコーダＣＤ１〜ＣＤｎの数によらずに１つだけで
あり、これが半導体メモリ装置１０１内で占める面積は
極めて僅かである。従って、半導体メモリ装置１０１の
高集積化が進んでもカラム制御部５１１の占める面積は
広がらないので、カラム制御部２１１の占める面積は半
導体メモリ装置１０１の寸法にまったく影響しない。
装置１０１に１つのカラム制御部５１１がさらに追加さ
れる。しかし、必要とされるカラム制御部５１１は、カ
ラムデコーダＣＤ１〜ＣＤｎの数によらずに１つだけで
あり、これが半導体メモリ装置１０１内で占める面積は
極めて僅かである。従って、半導体メモリ装置１０１の
高集積化が進んでもカラム制御部５１１の占める面積は
広がらないので、カラム制御部２１１の占める面積は半
導体メモリ装置１０１の寸法にまったく影響しない。
【００４３】図２及び図５に示された回路はメモリと通
常のロジック回路とが組み合わせられた半導体メモリ装
置にも適用可能である。
常のロジック回路とが組み合わせられた半導体メモリ装
置にも適用可能である。
【００４４】
【発明の効果】前述のように、本発明によると、低電圧
を内部電源電圧として用いる半導体メモリ装置におい
て、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に、第
１〜第ｍローデコーダＲＤ１〜ＲＤｍのドライバー及び
第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのドライバー
にそれぞれ具備されるＰＭＯＳトランジスタのソース及
びドレインに共に接地電圧Ｖｓｓを印加することによ
り、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じな
くなる。これにより、半導体メモリ装置の電力消耗が減
る。
を内部電源電圧として用いる半導体メモリ装置におい
て、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎの待ち状態時に、第
１〜第ｍローデコーダＲＤ１〜ＲＤｍのドライバー及び
第１〜第ｎカラムデコーダＣＤ１〜ＣＤｎのドライバー
にそれぞれ具備されるＰＭＯＳトランジスタのソース及
びドレインに共に接地電圧Ｖｓｓを印加することによ
り、第１〜第ｍローデコーダＲＤ１〜ＲＤｍ及び第１〜
第ｎカラムデコーダＣＤ１〜ＣＤｎに漏れ電流が生じな
くなる。これにより、半導体メモリ装置の電力消耗が減
る。
【００４５】図面及び明細書には最適の実施形態が開示
されている。ここで、特定の用語が使用されたが、これ
は単なる例示に過ぎず、本発明を限定するものではな
い。したがって、この技術分野の通常の知識を有した者
なら、これより各種の変形及び均等な他実施形態が可能
なのは言うまでもない。よって、本発明の真の技術的保
護範囲は請求範囲の技術的思想によって定まるべきであ
る。
されている。ここで、特定の用語が使用されたが、これ
は単なる例示に過ぎず、本発明を限定するものではな
い。したがって、この技術分野の通常の知識を有した者
なら、これより各種の変形及び均等な他実施形態が可能
なのは言うまでもない。よって、本発明の真の技術的保
護範囲は請求範囲の技術的思想によって定まるべきであ
る。
【図１】 通常の半導体メモリ装置の概略ブロック図で
ある。
ある。
【図２】 本発明に係るローアドレスデコーダのブロッ
ク図である。
ク図である。
【図３】 図２のロー制御部の回路図である。
【図４】 図２の第１ローデコーダの回路図である。
【図５】 本発明に係るカラムデコーダのブロック図で
ある。
ある。
【図６】 図５のカラム制御部の回路図である。
【図７】 図５の第１カラムデコーダの回路図である。
２００ ローアドレスデコーダ ２１１ ロー制御部 ３１１ ＰＭＯＳトランジスタ ３２１ ＮＭＯＳトランジスタ ４１１ プルアップ部 ４２１ デコーディング部 ４３１ ラッチ部 ４４１ ドライバー ４５１ 雑音除去部 ５００ カラムアドレスデコーダ ５１１ カラム制御部 ６１１ ＰＭＯＳトランジスタ ６２１ ＮＭＯＳトランジスタ ７１１ プルアップ部 ７２１ デコーディング部 ７３１ ラッチ部 ７４１ ドライバー ７５１ 雑音除去部 Ａｃ カラムアドレス Ａｃ１、Ａｃ２、Ａｃ３ カラムアドレスビット Ａｒ ローアドレス信号 Ａｒ１、Ａｒ２、Ａｒ３ ローアドレスビット ＢＡＮＫＢ 第１制御信号 ＣＤ１〜ＣＤｎ 第１〜第ｎカラムデコーダ ＣＳＬ０〜ＣＳＬｎ−１ カラム選択線 Ｎ１、Ｎ２、Ｎ３ ノード ＮＷＥ０〜ＮＷＥｍ−１ ワード線イネーブル信号 ＯＵＴ１，ＯＵＴ２ 出力信号 ＰＣＳＬＰＢ 第２制御信号 ＰＣＳＬＥＮ 第３制御信号 ＰＤＰＸ 制御信号 Ｑ１〜Ｑ９ ＭＯＳトランジスタ ＲＤ１〜ＲＤｍ 第１〜第ｍローデコーダ ＷＬ０〜ＷＬｍ−１ ワード線
Claims (19)
- 【請求項１】 多数本のワード線に接続される多数個の
メモリセルを有する半導体メモリ装置において、 前記半導体メモリ装置に印加される電源電圧を受信する
ノードと、 ノーマル動作または待ち状態のいずれかを表わす制御信
号に応答して出力信号を発生させるロー制御部と、 前記多数本のワード線と前記ロー制御部との間に接続さ
れ、それぞれ前記ロー制御部の出力信号及び外部から入
力されるローアドレス信号に応答して対応するワード線
を活性化させる多数個のローデコーダとを具備し、 前記多数個のローデコーダのノーマル動作時に前記ロー
制御部は高電圧を出力し、前記多数個のローデコーダの
待ち状態時に前記ロー制御部は接地電圧を出力すること
を特徴とする半導体メモリ装置。 - 【請求項２】 前記高電圧は、外部から前記半導体メモ
リ装置に印加される電源電圧よりも高電圧であることを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記多数個のローデコーダのノーマル動
作時に前記制御信号は論理“ロー”であり、前記多数個
のローデコーダの待ち状態時に前記制御信号は論理“ハ
イ”であることを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項４】 前記電源電圧は２．０Ｖ以下であること
を特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記多数個のローデコーダはそれぞれ、 前記ロー制御部に接続され、前記出力信号が高電圧であ
る時に前記高電圧を出力するプルアップ部と、 前記プルアップ部に接続され、前記ローアドレス信号を
入力されてこれらをデコーディングするデコーディング
部と、 前記プルアップ部と前記デコーディング部とが相互接続
されたノードに接続され、前記ノードが第１電圧レベル
であれば前記多数本のワード線のうち対応するワード線
を論理“ロー”にラッチさせるラッチ部と、 前記ノード及び前記ロー制御部に接続され、前記ノード
が第２電圧レベルであれば前記多数本のワード線のうち
対応するワード線を前記高電圧に活性化させ、前記ノー
ドが前記第１電圧レベルであれば前記ワード線を非活性
化させ、前記ロー制御部の出力端に入力端が接続される
ドライバーとを具備することを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項６】 前記第１電圧レベルは高電圧レベルであ
り、前記第２電圧レベルは接地電圧レベルであることを
特徴とする請求項５に記載の半導体メモリ装置。 - 【請求項７】 前記多数個のローデコーダはそれぞれ、 前記出力信号によってゲートされ、ドレインに前記高電
圧が印加される第１ＰＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタのドレインに接続され、
前記ローアドレス信号によってゲートされて前記第１Ｐ
ＭＯＳトランジスタのドレインを接地電圧レベルにダウ
ンさせる多数個の直列接続されたＮＭＯＳトランジスタ
と、 前記第１ＰＭＯＳトランジスタのドレインに接続され、
前記第１ＰＭＯＳトランジスタのドレインに高電圧が発
生すると、前記多数本のワード線のうち対応するワード
線を接地電圧レベルにラッチさせるラッチ部と、 前記第１ＰＭＯＳトランジスタのドレイン及び前記ロー
制御部に接続され、前記第１ＰＭＯＳトランジスタのド
レインが接地電圧レベルであればターンオンされて前記
出力信号を前記多数本のワード線のうち対応するワード
線に伝達し、前記第１ＰＭＯＳトランジスタのドレイン
が高電圧レベルであればターンオフされる第２ＰＭＯＳ
トランジスタとを具備し、 前記第２ＰＭＯＳトランジスタがターンオフされると
き、前記第２ＰＭＯＳトランジスタのソース及びドレイ
ンには共に接地電圧が印加されることを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項８】 前記第２ＰＭＯＳトランジスタのしきい
電圧は０．４Ｖ以下であることを特徴とする請求項７に
記載の半導体メモリ装置。 - 【請求項９】 前記ロー制御部及び前記多数個のローデ
コーダは、メモリと通常のロジック回路とが組み合わせ
られた半導体メモリ装置にも適用できることを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項１０】 外部とデータをやり取りする多数本の
カラム選択線に応答して対応する入出力線対に選択的に
接続される多数本のビット線対に接続される多数個のメ
モリセルを有する半導体メモリ装置において、 内部電源電圧を入力され、ノーマル動作または待ち状態
のいずれかを表わす第１制御信号に応答して出力信号を
発生させるカラム制御部と、 前記カラム制御部に接続され、それぞれノーマル動作ま
たは待ち状態のいずれかを表わす少なくとも１つの第２
制御信号、前記カラム制御部の出力信号及びカラムアド
レス信号に応答して前記多数本のカラム選択線のうち対
応するカラム選択線を活性化させる多数個のカラムデコ
ーダとを具備し、 前記多数個のカラムデコーダのノーマル動作時に前記カ
ラム制御部は内部電源電圧を出力し、前記多数個のカラ
ムデコーダの待ち状態時に前記カラム制御部は接地電圧
を出力することを特徴とする半導体メモリ装置。 - 【請求項１１】 前記多数個のカラムデコーダのノーマ
ル動作時に前記第１制御信号は論理“ロー”であり、前
記多数個のカラムデコーダの待ち状態時に前記第１制御
信号は論理“ハイ”であることを特徴とする請求項１０
に記載の半導体メモリ装置。 - 【請求項１２】 前記電源電圧は２．０Ｖ以下であるこ
とを特徴とする請求項１０に記載の半導体メモリ装置。 - 【請求項１３】 前記多数個のカラムデコーダはそれぞ
れ、 前記少なくとも１つの第２制御信号を入力され、それが
イネーブルされると前記内部電源電圧を出力するプルア
ップ部と、 前記プルアップ部の出力端に接続され、前記カラムアド
レス信号がイネーブルされると前記プルアップ部の出力
端を接地電圧レベルにダウンさせるデコーディング部
と、 前記プルアップ部の出力端に接続され、前記多数個のカ
ラムデコーダの待ち状態時に前記対応するカラム選択線
を接地電圧レベルにラッチさせるラッチ部と、 前記プルアップ部の出力端及び前記制御部に接続され、
前記多数個のカラムデコーダのノーマル動作時に前記対
応するカラム選択線を活性化させるドライバーとを具備
することを特徴とする請求項１０に記載の半導体メモリ
装置。 - 【請求項１４】 前記少なくとも１つの第２制御信号
は、論理“ロー”時にイネーブルされることを特徴とす
る請求項１３に記載の半導体メモリ装置。 - 【請求項１５】 前記多数個のカラムデコーダはそれぞ
れ、 前記少なくとも１つの第２制御信号がイネーブルされる
とゲートされて内部電源電圧を出力する少なくとも１つ
の第１ＰＭＯＳトランジスタと、 前記少なくとも１つの第１ＰＭＯＳトランジスタのドレ
インと接地電圧との間に接続され、前記カラムアドレス
信号がイネーブルされるとゲートされて前記少なくとも
１つの第１ＰＭＯＳトランジスタのドレインを接地電圧
レベルにダウンさせる多数個の直列接続されたＮＭＯＳ
トランジスタと、 前記少なくとも１つの第１ＰＭＯＳトランジスタのドレ
インに接続され、前記少なくとも１つの第１ＰＭＯＳト
ランジスタのドレインで前記内部電源電圧が発生すると
ターンオンされて前記対応するカラム選択線を接地電圧
レベルに維持させるラッチ部と、 前記少なくとも１つの第１ＰＭＯＳトランジスタのドレ
インに接続され、前記少なくとも１つの第１ＰＭＯＳト
ランジスタのドレインが接地電圧レベルに下がるとター
ンオンされて対応するカラム選択線を前記内部電源電圧
レベルに活性化させる第２ＰＭＯＳトランジスタとを具
備することを特徴とする請求項１０に記載の半導体メモ
リ装置。 - 【請求項１６】 前記少なくとも１つの第２制御信号
は、論理“ロー”時にイネーブルされることを特徴とす
る請求項１５に記載の半導体メモリ装置。 - 【請求項１７】 前記第２ＰＭＯＳトランジスタのしき
い電圧は０．４Ｖ以下であることを特徴とする請求項１
５に記載の半導体メモリ装置。 - 【請求項１８】 前記デコーディング部は、前記第２制
御信号をさらに入力されることを特徴とする請求項１３
に記載の半導体メモリ装置。 - 【請求項１９】 前記カラム制御部及び前記多数個のカ
ラムデコーダは、メモリと通常のロジック回路とが組み
合わせられた半導体メモリ装置にも適用できることを特
徴とする請求項１０に記載の半導体メモリ装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990016347A KR100311041B1 (ko) | 1999-05-07 | 1999-05-07 | 대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치 |
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| Publication Number | Publication Date |
|---|---|
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ID=19584181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000132946A Expired - Fee Related JP3967064B2 (ja) | 1999-05-07 | 2000-05-01 | ローデコーダ及びカラムデコーダを有する半導体メモリ装置 |
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| JP (1) | JP3967064B2 (ja) |
| KR (1) | KR100311041B1 (ja) |
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| US6909660B2 (en) * | 2003-09-26 | 2005-06-21 | Infineon Technologies North America Corp. | Random access memory having driver for reduced leakage current |
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|---|---|---|---|---|
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-
2000
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