經濟部智慧財產局員工消費合作社印製 451223 A7 ______ B7 五、發明說明（1 ) 發明背景 1 .發明領域 、 本發明係祕-種半導龍憶裝置，制#勒於等待 狀態不會產生漏電流之使用低供應電壓的半導體記憶裝置 之列及行解碼器β 2 .相關技術之説明 半導體迟憶裝置包括死憶單元陣列，列解碼器，行解碼 器，感測放大器及成對輸入/輸出線。記憶單元陣列包括複 數記憶單凡、字線及成對耦合至記憶單元之位元線。成對 位元線係由行選擇線控制爲電耦合至感測放大器。列解碼 器解碼來自外部來源之列位址輸入而選擇部分字線。行解 碼器解碼來自外郅來源之行位址輸入而選擇部分行選擇線 。列解碼器於其輸出具有驅動器俾便驅動字線，以及行解 碼器具有驅動器於其輸出俾便驅動行選擇線。 利用低供應電壓之半導體記憶裝置中，含括於列及行解 碼器之NMOS電晶體之閘極寬度極小。如此，當略有電壓 差異存在於NMOS電晶體之源極與汲極間，且同時列及行解 碼益處於等待狀態時產生漏電流。由於漏電流極小，當列 及行解碼器數目小時，此種漏電流不影響半導體記憶裝置 之電源消耗。隨者列及行解碼器數目的增加，漏電流量掩 高’故半導禮i己憶裝置之電源消耗增加。晚近採用半導體 記憶装置之系統之趨勢係傾向於縮小尺寸及電源耗消 。如此’消耗大量電力的半導體裝置無法應用至小型可播 式系統，因此半導體裝置可使用的商業應用範園縮窄。 本紙張尺度適用ΐ國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線- A7 B7 五、發明說明（2 ) 發明概述 本發明t目的係提供一種半導體記憶裝置具有不會產生 漏電流之列解碼器，半導體記憶裝置使用低内部供應電壓。 本發明之另一目的係提供一種半導體記憶裝置具有不會 產生漏電流之行解碼器，半導體記憶裝置使用低内部供^ 電壓。 本發明之一特徵方面，提供—種使用低内部供應電壓之 半導體記憶裝置，其包括一記憶單元陣列具有複數記憶單 元及複數字線耦合至複數記憶單元，半導體記憶裝置包括 列控制器及複數列解碼器。列控制器響應預定控制信號輸 出高電壓或地電壓。複數列解碼器耦合至列控制器及響應 列控制器之輸出信號，及來自外部來源之列位址輸入激勵 複數丢線中之對應字線列控制器於複數列解碼器於正常 作業癌時輸出高電壓，以及於複數列解碼器於等待狀態時 輸出地電壓。 根據本發明之另一特徵方面，—種使用低内部供應電蜃 之半導體記憶裝置，包括一記憶單元陣列具有複數記憶單 元’複數位元線對輕合至複數記憶單元，複數感測放大器 用於感測及放大位元線對之電壓準位，輸入/輸出線對用以 移轉資料由複數感測放大器至外部來源，以及複數行選擇 線用以選擇性移轉資料至輸入/輸出線對，半導體記憶裝置 包括一行控制器及複數行解碼器。 行控制器響應弟一預疋控制信號輸出内部供應電壓_或地 電壓。複數行解碼器響應行控制器之輸出信號、及一行位 本纸張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） (諝先閱讀背面之沒意事項再填寫本頁) ^--^--------訂--------- 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 址及至少 控制信號 A7 B7 經濟部智慧財產局具工消費合作社印製 '^等k说係由外部輪入，私融 设數行選擇線中之對應行選擇線。行控 而放勵 器於正常作業態時，輸出内部 ' J數仃解碼 碼器於等待態時輸出地電^ ’ ’以及當複數行解 因此’使用低内部供應電壓之半導體記憶裝置 耗降低。 星式之簡簞説明 前述本發明之目的及優點經由東 ' A田參照附圖説明較佳具體例 义細節將顯然易明，附圖中： 圖1爲一般半導體記憶裝置之方塊圖； 圖2爲根據本發明於圖i所示列解碼器之具體例之方塊圖； 圖3爲圖2之列控制器之電路圖； 圖4爲圖2之第一列解碼器之電路圖； 圖5爲根據本發明於圖1所示行解碼器之具體例之方塊圖； 圖6爲圖5之行控制器之電路圖；以及 圖7爲圖5之第一行解碼器之電路圖。 較佳具體例之説明 現在將參照附圖更完整説明本發明，附圖顯示本發明之 較佳具體例。但本發明可以多種不同形式具體表現，而不 可被視爲囿限於此處列舉之具體例；反而此等具體例係供 更徽底完整了解本揭示，以及更完整傳遞本發明之構想給 業界人士。附圖中’不同圖示之相同參考编號表示相同元 件。 參照圖1，一般半導體記憶裝置101包括記憶單元陣列111 之電源消 -------------------訂---------線 r (請先閱讀背面之注意事項再填寫本頁) -6- ^纸張尺度適用笮囵國家標準（CNS)A4規格（210 X 297公釐） 45^223 A7 B7 五、發明說明（4) (請先閱讀背面之注意事項再填寫本頁) ’列解碼器121 ’列位址緩衝器131，字線驅動部171，行解 碼器141，行位址緩衝器151，感測放大與輸入/輸出閘控部 161，輸入/輸出缓衝器191，控制邏輯單元181，複數行選擇 線CSLO，... ’ CSLn ’以及複數成對輸入/輸出線， ，I〇n 。記憶單元陣列U 1包括複數字線WLO，…，WLn，及複 數成對位元線BLO，. . · ’ BLn。字線驅動部171包括複數字 線驅動器WD1，...，WDn。 經濟部智慧財產局員工消費合作社印製 列位址緩衝器131變更由外部來源輸入的列位址Ar之電壓 準位成爲適合用於半導體記憶裝置1〇1之電壓準位。列解 碼器121響應控制邏輯單元181產生之控制信號pDPX解碼來 自列位址緩衝器131之列位址Ar，且產生字線致能信號 NWE0，…，NWEn。字線驅動部171響應字線致能信號 NWE0，…’ NWEn，激勵複數字線WL0，…，WLn。行位址 緩衝器151變更由外部來源輸入的行位址a c之電壓準位成 爲適合用於半導體記憶裝置101之電壓準位。行解碼器141 響應來自控制邏輯單元181之第一至第三控制信號BANKB， PCSLPB及PCSLEN ’解碼來自行位址緩衝器151之行位址八〇 輸出，因而激勵部分行選擇線CSL0，. . ·，及CSLn。耦合至 被激勵的行選擇線之位元線對BL0, ...，BLn係耦合至輸入 /輪出線對 IOO，. . .，I〇n。 於此狀態’當由半導體記憶裝置101讀取資料時，儲存於 兒憶單元（圖中未顯示）由被激勵的字線標示的資料被載至 位元線對BL0 ’ · · ，BLn上。特別，唯有被載至耦合於被激 勵的行選擇線之位元線對的資料才經由輸入/輸出線對1〇〇 本紙張尺度適用中國困家標準（CNS)A4規格<210 X 297公釐） 4 經濟部智慧財產局員工消費合作社印製 5^223 A7 ___B7___ 五、發明說明（5 ) ，…，ΙΟη被移轉至輸入/輸出緩衝器191。又當將資料寫入 半導體記憶裝置101時，來自外部來源之資料經由輸入/輸 出緩衝器191被載至輸入/輸出線對IOO，…，IOn，以及載 至輸入/輸出線對IOO，. . .，ΙΟη的資料經由耦合至被激勵行 選擇線之位元線對，儲存於耦合至被激勵字線的記憶單元。 圖2爲根據本發明之一具體例之列解碼器121之方塊圖。 參照圖2，列解碼器121包括列控制器211及第一至第η列解 碼器RD1，...，RDn。列控制器211響應控制信號PDPX產生 輸出信號OUT1。第一至第η列解碼器RD1，...，RDn皆耦合 至列控制器211，且響應輸出信號0UT1及列位址Ar分別輸 出複數字線致能信號NWE0，…，NWEn。複數字線致能信號 NWE0，. ·，NWEn透過圖1所示字線驅動器WD1，...，WDn 激勵複數字線WL0，. . ·，WLn至高電壓。第一至第η列解碼 器RD1，，. .，RDn各別具有相同結構及功能。 圖3爲列控制器211之電路圖。參照圖3，列控制器211藉 含括PMOS電晶體3 11及NMOS電晶體321而作爲反相器。高 電壓VPP外加至PMOS電晶體3 11源極，NMOS電晶體321源極 連結至地電壓Vss。如此列控制器211於控制信號PDPX爲邏 輯低時，輸出高電壓VPP，因而致能第一至第η列解碼器 RD1，...，RDn。列控制器211輸出地電壓Vss其於控制信號 PDPX爲邏輯高時屬於邏輯低電壓，如此變更第一至第η列 解碼器RD 1，...，RDn之狀態成爲等待狀態。高於電源供應 電壓Vcc之高電壓VPP要求可有效驅動字線WL0，…，WLn。 如前述，列控制器211於第一至第η列解碼器RD1，...， -8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
4 5/ 2 2 3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) RDn處於正常作業態時輸出高電壓v p p 及當第一至第n 列解碼器RD1，...，RDn處於等待態時輸出地電壓h。 圖4爲第一列解碼器RD1之電路圖。參照圖斗，第一列解 碼器RD1包括一上拉部411 ’ 一列解碼部421，—閂鎖部 ’-驅動器44!及-雜訊去除部451。由於第—至第^；列解碼 器RD1，..，，RDn各自具有相同結構及功能，故將僅説明 第一列解碼器RD1。 上拉部411可響應列控制器211之輸出信號〇υτι。上拉部 411包括一 PMOS電晶體具有一源極，對其外加高壓νρρ，一 閘極對其外加列控制器211之輸出信號0UT1，及一没極稱 合至一節點Ν1。如此，當列控制器211之輸出信號〇1/111爲 地電壓Vss時’上拉部411被開啓而上拉節點N i至高電壓 VPP。同時當列控制器211之輸出信號0UT1爲高電壓VPP時 ’上拉部411被關閉，故即點N T[未上拉至高電壓VPP。 解碼部421可響應組成列位址Ar的列位址Arl、Ar2及Ar3 。解碼部4 2 1包括NMOS電晶體Q 1、Q 2及Q 3，其各自分別 藉列位址位元Arl、Ar2及Ar3導通。NMOS電晶體Q 1、Q 2 及Q 3串聯耦合於節點n 1與地電壓Vss間。當列位址位元Arl 、Ar2及Ar3皆爲邏輯高時，NMOS電晶體Al、A2及A3全部 皆導通’故節點N 1下拉至地電壓Vss。但當列位址位元Arl 、Ar2及Ar3中之至少一者爲邏輯低時，節點未被下拉至 地電壓Vss。 閂鎖部431閂鎖字線致能信號NWE0至預定電壓。閂鎖部 431包括PMOS電晶體Q5及NMOS電晶體Q4。高壓VPP外加 本纸張尺度適用尹國國家標準（CNS)A4規格（210 X 297公釐） -----------..-------訂—-------線Γ (請先閱讀背面之注意事項再填寫本頁) 2 23 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（7 ) 至PMOS電晶體Q 5源極，地電壓vss外加至NMOS電晶體Q 4 源極。NMOS電晶體Q4閘極及PMOS電晶體Q5汲極耦合至 節點N 1，而NMOS電晶體Q 4汲極及PMOS電晶體Q 5閘極耦 合至節點N2。如此’當節點N1之電壓準位爲高電壓VPP時 ’ NMOS電晶體Q 4及PMOS電晶體Q 5被導通，故節點N2被 閂鎖至地電壓Vss。換言之，字線致能信號NWEO被維持於 地電壓。當節點N 1係於地電壓Vss時，NMOS電晶體Q 4及 PMOS電晶體Q 5被導通，故驅動器441被斷路。結果，字線 致能信號NWEO被致能至增壓電壓準位。 驅動器441係藉節點N 1電壓閘控。驅動器441包含PMOS電 晶體Q 6具有一源極，其接收列控制器211之輸出信號0UT1 ，一閘極耦合至一節點N 1，及一汲極耦合至節點N 2。如 此，當節點N 1之電壓準位爲地電壓Vss時，驅動器441被導 通而移轉列控制器211之輸出信號0UT1至節點N 2。又當節 點N1之電壓準位爲高電壓VPP時，驅動器4 4 1被斷路，故列 控制器21 1之輸出信號0UT1未移轉至節點N2。當驅動器 441被斷路時，節點N 2的電壓準位係根據閂鎖部431的輸出 決定。 使用低内部供應電壓例如2.0伏或以下之半導體記憶裝置 中，MOS電晶體Q1至Q6之閘極寬度極窄，故MOS電晶體 Q1至Q6之閾電壓也下降例如降至0.5伏或以下。當驅動器 441之PMOS電晶體Q 6之閾電壓爲低時，當第一列解碼器 RD1於等待態時，PMOS電晶體Q 6之源極與汲極間存在有些 微電壓差異，且高於PMOS電晶體Q 6閾電壓之電壓被外加 -10- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意莱項辱填寫本頁) -ill----訂--------·線 4 5/22 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8 ) 至PMOS電晶體Q6閘極，且由PMOS電晶體產生漏電流。 根據本發明，爲了防止產生漏電流，當第一列解碼器於 等待狀態時，地電壓Vss外加至PMOS電晶體q 6之源極及没 極二者，因此漏電流不會於PMOS電晶體Q6產生。於等待 狀態時，列控制器2 1 1之輸出信號OUT 1其爲邏輯低被外加 至PMOS電晶體Q 6之源極’高電壓· VPP被外加至PMOS電晶 體Q 6之閘極。結果’ PMOS電晶體Q6被斷路，而NMOS電 晶體Q 4被導通，故PMOS電晶體Q6之没極接地。換言之， PMOS電晶體Q6之源極與没極處於地電壓Vss。如此，當第 —至第η列解碼器RD1，.，.，RDn係於等態狀態時，於第一 至第η列解碼器RD1，. . ·，RDn不會產生漏電流。雜訊去除 部451包括一電容器，且去除節黠N2產生的雜訊。 根據本發明之列控制器211及第一列解碼gRD1^作業將 參照圖3及圖4分別説明正常作業態及等待態。 控制信號PDPX被主張爲低，因而變更第一列解痛器RD1 之態成爲正常作業態。當控制信號PDPX爲邏輯低睛，列控 制器211之PMOS電晶體311被導通，故響應上拉部411被斷 珞，列控制器211輸出高電壓VPP。當列位址位元Ai1、Ar2 及Ar3皆爲邏輯高時，節點n 1被下拉至地電壓vss。當列位 址位元Arl、Ar2及Ar3中之至少一者爲邏輯低時，節點N 1 之電壓準位根據閃鎖部43 1之;PMOS電晶體Q5之汲糗電壓決 定。當列位址位元Arl、Ar2及Ar3皆爲邏輯高且軀動器441 被導通時，高電壓VPP由列控制器211被移轉至節黠N 2 ’激 勵字線致能信號NWE0。當字線致能信號NWE0變成主動時 -11 - 本紙張適帛+自國家標準（CNS)A4規格（21Q X 297公爱) -------------1裝--------訂---------線1 r -"'靖先聞讀背面之汰意事項再填窝本頁) 45Ί 2 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（9 ) ，字線WLO被致能至高電壓VPP。 同時，當第一列解碼器RD1之態被改成等待態時，控制信 號PDPX被主張爲高。當控制信號PDPX爲邏辑高時，列控 制器211之NMOS電晶體321被導通，故列控制器211之輸出 被下拉至地電壓Vss。結果，上拉部411被導通，故節點N 1 之電壓準位被上拉至高電壓VPP，如此導通閂鎖部431之 NMOS電晶體Q4。然後節點N2之電壓準位被下拉至地電壓 Vss ’換言之，字線致能信號NWEO被去能。當NMOS電晶體 Q 4被導通時，閂鎖部431之PMOS電晶體Q 5被導通，故節點 N1保持於高電墨VPP。如此，字線致能信號NWEO保持去能。 如前述，根據本發明，當第一列解碼器RD1於等待態時， 高電壓VPP外加至驅動器441之PMOS電晶體Q 6閘極’而地 電壓Vss外加至PMOS電晶體Q6之源椏及汲極二者，故於 PMOS電晶體Q6未產生漏電流。換言之，於第一至第η列解 碼器RD1，· · .，RDn未產生漏電流。結果，半導體記憶裝 置101之電源消耗於等態狀態時，顯著降低。 根據本發明之半導體記憶裝置101進一步包括列控制器 211。但無論列解碼器rdi，…，RDn之數目多寡，僅需一 個列控制器211，故列控制器211於半導體記憶装置101估有 恆定小面積，而與半導體記憶裝置1〇1之集成程度無關。換 言之，列控制器211的架設不影響半導體記憶装置101的大 小° 參照圖5，根據本發明之一具體例之行解碼器141包括行 控制器511及第一至第η行解碼器CD1，…，CDn。行控制 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ------------'裝--------訂---------線 T (諳先閲讀背面之泣意事項再填寫本頁) 45ί 22, Α7 Β7 五、發明說明（10) (請先閱讀背面之注意事項再填寫表頁) 器511響應第一控制信號BANKB產生輸出信號0UT2。第一 至第η行解碼器CD1，. . .，CDn皆耦合至行控制器511，且 響應輸出信號OXJT2、由外部來源輸入的行位址A c、以及 第二及第三控制信號PCSLPB及PCSLEN激勵對應行選擇線 CSLO , . . ,，CSL1。第一至第 η行解碼器 CD1，. . .，CDn 各 自有相同結構及功能。 圖6爲行控制器511之電路圖。參照圖6，行控制器511藉 甴含括PMOS電晶體611及NMOS電晶體621作爲反相器。内 部供應電壓IVC外加至PMOS電晶體611源極，NMO S電晶體 621源極連結至地電壓V ss。如此，當第一控制信號BANKB 爲邏輯低時，列控制器511輸出内部供應電壓IVC，而當第 一控制信號BANKB爲邏輯高時，行控制器511輸出地電壓 Vss。内部供應電壓IVC爲由電源供應電壓Vcc轉換的電壓， 其由外部來源被輸入至半導體記憶裝置101而適合用於半導 體記憶裝置101。第一控制信號BANKB於第一至第η行解碼 器CD1，…，CDn處於正常作業態時被主張爲低，而當第 一至第η行解碼器CD1，.，.，CDn於等待態時被主張爲高。 經濟部智慧財產局員工消費合作社印製 圖7爲第一行解碼器CD1之電路圖。參照圖7，第一行解 碼器CD1包括一上拉部711，一解碼部721，一閂鎖部73 1， 一驅動器741及一雜訊去除部75 1。由於第一至第η行解碼器 CD1，…，CDn各自具有相同結構及功能，故將僅説明第 一行解碼器cm。 上拉部711係串聯耦合於内部供應電壓IVC與節點N3間， 且包括PMOS電晶體Q1及Q2，其分別藉第二及第三控制信 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4512 2 A7 B7 五、發明說明（11) 號PCSLPB及PCSLEN被導通。如此，當第二及第三控制信 號PCSLPB及PCSLEN爲邏輯低時，上拉部711被導通而上拉 節點N3至内部供應電壓IVC。但當第二及第三控制信號 PCSLPB及PCSLEN中之至少一者爲邏輯高時，上拉部711被 解除激勵，故節點N3不被上拉。輸入第一行解碼器CD1的 第二及第三控制信號PCSLPB及PCSLEN數目根據第一行解 碼器CD1之特性而定亦可爲1、3或3以上。PMOS電晶體Q1 及Q2數目亦可改變。 解碼部721響應组成行位址A c的位址位元Acl、Ac2及Ac3 及第三控制信號PCSLEN下拉節點N3之電壓至地電壓Vss a 解碼部721包括複數NMOS電晶體，例如四個NMOS電晶體 Q 3、Q 4、Q 5及Q 6，其係由行位址位元Acl、Ac2及Ac3及 第三控制信號PCSLEN導通。NMOS電晶體Q3、Q4、Q5及 Q 6串聯連結於節點N 3與地電壓Vss間。如此，當行位址位 元Acl、Ac2及Ac3以及第三控制信號PCSLEN皆爲邏輯高時 ，解碼部721被激勵而於節點]Si 3提供地電壓Vss。當行位址 位元Acl、Ac2及Ac3以及第三控制信號PCSLEN中之至少一 者爲邏輯低時，解碼部721未供應地電壓Vss給節點N 3。 閂鎖部731連結於節點N3與行選擇線CSL0間》閂鎖部731 包括PMOS電晶體Q 7及NMOS電晶體Q 8。内部供應電壓JVC 外加至PMOS電晶體Q 7源極，地電壓Vss外加至NMOS電晶 體Q 8源極。NMOS電晶體Q 8閘極及PMOS電晶體Q 7汲極搞 合至節點N 3，NMOS電晶體Q 8汲極及PMOS電晶體Q 7間極 耦合至行選擇線CSL0。如此’當内部供應電壓IVC供給節 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) -------訂 -------- 經濟部智慧財產局員工消費合作社印製 4 51 22 3 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 點N 3時，閂鎖部7 31被激勵而閂鎖行選擇線CSLO於地電壓 Vss。同時，當地電壓Vss供應節點N 3時，閂鎖部73 1被解 除激勵，故行選擇線CSLO未被閂鎖於地電壓V s s。 驅動器741包括一 PMOS電晶體Q 9具有一源極耦合至控制 器511，一閘極耦合至節點N 3，及一汲極耦合至行選擇線 CSLO。如此，當地電壓Vss供給節點N 3時，驅動器741被導 通，如此提高行選擇線CSLO之電壓準位至輸出信號0UT2之 電壓準位。當節點N 3被供給内部供應電壓時，驅動器7 4 1 被斷路，故行選擇線CSLO之電壓準位未升高至内部供應電 壓IVC。雜訊去除部751包括一電容器，可去除行選擇線 CSLO產生的雜訊。 第一行解碼器CD1於正常作業態及等等態的操作將參照圖 6及7説明。首先當第一行解碼器CD1於正常作業態時，第 一控制信號BANKB被主張爲邏輯低，第二及第三控制信號 PCSLPB及PCSLEN被主張爲邏輯高。當第一控制信號 BANKB被主張爲邏輯低時，行控制器511之輸出被上拉至内 部供應電壓IVC，故内部供應電壓IVC由行控制器511輸出。 由於此種狀態下，第二及第三控制信號PCSLPB及PCSLEN 皆被主張爲邏輯高，故上拉部711被斷路。又當全部行位址 位元Acl、Ac2及Ac3也被主張爲邏輯高時，解碼部721被導 通，且驅動器741被導通。結果，行選擇線CSLO之電壓準位 升高至内部供應電壓IVC，如此激勵行選擇線CSLO。 同時當第一行解碼器CD1於等待態時，第一控制信號 BANKB被主張爲邏輯高，而第二及第三控制信號PCSLPB及 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)~ --------------------—訂---------線· 1 {請先閱讀背面之生意事項再填寫本頁) 223 223 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（13) PCSLEN被主張爲邏輯低。當第一控制信號BANKB被主張爲 邏輯高時，行控制器511之NMOS電晶體621被導通，故行控 制器511之輸出被下拉至地電壓Vss。由於第二及第三控制 信號PCSLPB及PCSLEN皆爲邏輯低，故上拉部711被導通， 及解碼部721被解除激勵而與行位址位元Acl、Ac2及Ac3無 關，故節點N3之電壓準位升高至内部供應電壓IVC。結果 ，NMOS電晶體Q 8被導通而驅動器741被斷路，故行選擇線 CSLO之電壓準位降至地電壓Vss。換言之，行選擇線CSLO 被去能。如此，行選擇線CSLO保持於地電壓準位Vss。 如前述，當第一行解碼器CD1處於等待態時，高電壓VPP 外加至驅動器741之PMOS電晶體Q 9閘極，而地電壓Vs s被 外加至PMOS電晶體Q 9源極及汲極二者，故於PMOS電晶體 Q 9未產生漏電流。換言之，第一至第η行解碼器CD1，... ，CDn處於等待態時不會產生漏電流，如此半導體記憶裝 置之電力消耗銳減。 根據本發明之半導體記憶裝置101進一步包含列控制器 511。但因僅要求一個行控制器511，而與行解碼器CD1， ...，CDn之數目無關，故行控制器511僅於半導體記憶裝置 101佔有小的穩定面積，而與半導體記憶装置101之集成程 度無關。換言之，架設行控制器511不影響半導體記憶裝置 101的尺寸。
圖2及5所示電路可外加至具有記憶體及一般邏輯電路之 複合半導體裝置。如前述，於根據本發明之利用低内部供 應電壓之半導體記憶裝置101，由於地電壓Vss外加至PMOS -16- 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 Γ . .... (請先閱讀背面之注意事項再填寫本頁) 45ί 223 Α7 B7 五、發明說明（14) 電晶體源極及汲極，其組成第一至第η列解碼器rdi，...， RDn及第一至第^于解碼器CD1，…，CDn之驅動器，故於 第一至第η列碼器RD1，…，RDn，及第一至第n行解碼器 CD 1 ’ . . ’ CDix未產生漏電流，如此半導體記憶裝置1 〇1之 電力消耗銳減。 圖示及説明書中已經揭示本發明之典型較佳具體例，雖 然説明中採用特定術語，但僅以一般說明性意義使用，而 非限制性。又須了解業界人士可未悖離如隨附之申請專利 範園界定之本發明精髓及範園，就形式及細節上作出多種 變更。 (请先閲讀背面之注意事項再填寫本頁) ---------訂---------線 經濟部智慧財產局員工消費合作社印製 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）