JP2004164815A - 強誘電体メモリ装置 - Google Patents
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Abstract
【課題】高集積回路でデータバスの容量負荷を最小化し、これによって高速のＦＲＡＭを具現することができる。
【解決手段】強誘電体メモリ装置は、カラム選択制御部と連結されたメインビットライン、及びそれぞれ両端でメインビットラインと連結され複数の単位セルが連結された複数のサブビットラインを含むセルアレイブロック、カラム選択制御部と連結されるデータバス部、及びデータバス部に連結されたセンスアンプデータバスとデータ入／出力バッファとの間に連結されたセンスアンプアレイを含む制御回路部を含む。複数のセルアレイブロックは格子状に配置され、制御回路部はメインビットラインに平行した長手方向に配置されてセルアレイブロック等を二等分し、データバス部はメインビットラインに垂直の長手方向に配置されセルアレイブロック等を二等分する。
【選択図】図５
【解決手段】強誘電体メモリ装置は、カラム選択制御部と連結されたメインビットライン、及びそれぞれ両端でメインビットラインと連結され複数の単位セルが連結された複数のサブビットラインを含むセルアレイブロック、カラム選択制御部と連結されるデータバス部、及びデータバス部に連結されたセンスアンプデータバスとデータ入／出力バッファとの間に連結されたセンスアンプアレイを含む制御回路部を含む。複数のセルアレイブロックは格子状に配置され、制御回路部はメインビットラインに平行した長手方向に配置されてセルアレイブロック等を二等分し、データバス部はメインビットラインに垂直の長手方向に配置されセルアレイブロック等を二等分する。
【選択図】図５
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関し、特に、チップの集積度を向上させ信号の遅延要素を最少化するため、セルアレイ及び周辺制御回路等を効率的に配置する技術に関する。
【０００２】
【従来の技術】
一般に、強誘電体メモリ、すなわち、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）程度のデータ処理速度を有し、電源のオフ（Ｏｆｆ）時にもデータが保存される特性のため次世代記憶素子として注目されている（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照。）。
【０００３】
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
【０００４】
図１は、強誘電体物質の特性を示すヒステリシスループである。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を維持していることが分かる。強誘電体メモリセルはｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００５】
図２は、従来の強誘電体メモリに用いられる単位セルを示す図である。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるよう強誘電体キャパシタＦＣ１が形成される。
【０００６】
図３は、図２に示した強誘電体メモリ素子のライトモード（Ｗｒｉｔｅ Ｍｏｄｅ）の動作を示すタイミング図である。
外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）がハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）に活性化され、同時にライトイネーブル信号（ＷＥＢｐａｄ）をハイからローに印加するとライトモードが始まる。次に、ライトモードでアドレスディコーディングが始まると該当ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移してセルが選択される。
選択されたセルにロジック値「１」を書き込むためにはビットラインに「ハイ」信号を印加しプレートラインには「ロー」信号を印加し、セルにロジック値「０」を書き込むためにはビットラインに「ロー」信号を印加しプレートラインには「ハイ」信号を印加する。
【０００７】
図４は、図２に示した強誘電体メモリ素子のリードモード（Ｒｅａｄ Ｍｏｄｅ）の動作を示すタイミング図である。外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、該当ワードラインが選択される以前に全てのビットラインはイコライズ信号により「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを非活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインでは「ロー」信号が「ハイ」信号に遷移されて該当セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加し、強誘電体メモリに貯蔵されたロジック値「１」に相応するデータＱｓを破壊する。若し、強誘電体メモリにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
【０００９】
このように破壊されたデータと破壊されないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値「１」又は「０」を感知することになる。データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更された場合に該当し、データが破壊されない場合はａからｆに変化する場合に該当する。
【００１０】
一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合は増幅されてロジック値「０」を出力する。このように、センスアンプでデータを増幅した後は元のデータが損傷されるので、該当ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に非活性化させることにより元のデータを復元する。
【００１１】
【特許文献１】
米国特許第６，５４２，４１４号明細書
【特許文献２】
米国特許第６，５３８，９２９号明細書
【特許文献３】
米国特許第６，４４９，１９７号明細書
【特許文献４】
米国特許第６，４３８，０２９号明細書
【００１２】
【発明が解決しようとする課題】
しかしながら、高集積・高速のＦＲＡＭを具現するためにはセルアレイ及びその他の周辺回路等を効率的に配置する必要がある。
【００１３】
本発明は、パッドアレイ、センスアンプアレイ、アドレスバッファ等の周辺回路等を格子状に配置されたセルアレイブロックの一対称線上に配置し、これと直角方向のさらに他の対称線上にデータバス部を配置してレイアウトの効率を極大化する。これにより、高集積回路におけるデータバスの容量負荷を最小化し、セルセンシングデータのセンスアンプへの伝達時間を短縮させて高速のＦＲＡＭを具現することに目的がある。
【００１４】
本発明は、カラム選択信号を利用してリード・ライト動作時にセンスアンプを制御することによりリストア（ｒｅｓｔｏｒｅ）及びデータライト動作が効率的に行われるようにすることにさらに他の目的がある。
【００１５】
本発明は、セル動作に関連したＶｐｐ関連回路を小容量のゲート制御関連Ｖｐｐ回路と大容量のＶｐｐポンプ回路に分類し、これらを効率的に配置して各セルアレイブロック毎にＶｐｐが高速に供給できるようにすることにさらに他の目的がある。
【００１６】
本発明は、工程マージン及び信号伝達効率を増加させて必要な面積が最小となるようにするデータバス部とセルアレイブロックの連結部に対するレイアウトを提供することにさらに他の目的がある。
【００１７】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置は、カラム選択制御部と連結されたメインビットライン、及びそれぞれ両端で前記メインビットラインと連結され複数の単位セルが連結された複数のサブビットラインにビットラインが階層化されたセルアレイブロック、前記カラム選択制御部と連結されるデータバス部、及び前記データバス部に連結されたセンスアンプデータバスとデータ入／出力バッファとの間に連結されたセンスアンプアレイを含む制御回路部を含む。前記複数のセルアレイブロックはマトリクス状に配置され、前記制御回路部は前記メインビットラインに平行した長手方向に前記セルアレイブロック等の一対称線上に配置され、前記データバス部は前記メインビットラインに垂直の長手方向に前記セルアレイブロック等のさらに他の対称線上に配置されることを特徴とする。
【００１８】
前記データバス部に含まれた複数のデータバスラインは、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインと一対一に連結されることを特徴とする。
【００１９】
前記強誘電体メモリ装置は、前記データバス部の中間部分に互いに隔離して連結された第１及び第２のスイッチ素子をさらに含み、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインは、前記第１及び第２のスイッチ素子の中間領域で前記データバス部に含まれた複数のデータバスラインと一対一に連結され、前記第１及び第２のスイッチ素子のオン・オフに従い前記データバス部の一側と電気的に連結されることを特徴とする。
【００２０】
前記データバス部は、第１のデータバス部及び前記第１のデータバス部と遮断された第２のデータバス部で構成され、前記センスアンプデータバスは前記第１のデータバス部と連結される第１のセンスアンプデータバスと、前記第２のデータバス部と連結される第２のセンスアンプデータバスで構成され、前記それぞれのセンスアンプは前記第１のセンスアンプデータバスに含まれたデータバスライン、又は前記第２のセンスアンプデータバスに含まれたデータバスラインと選択的に連結されることを特徴とする。
【００２１】
前記第１のセンスアンプデータバスに含まれたデータバスラインと前記第２のセンスアンプデータバスに含まれたデータバスラインは、それぞれ第１のスイッチ素子及び第２のスイッチ素子を経由し前記センスアンプと連結されることを特徴とする。
【００２２】
前記センスアンプアレイは、それぞれ所定の個数のセンスアンプで構成された複数のサブセンスアンプアレイ、カラムアドレスビットを受信し前記所定のサブセンスアンプアレイに含まれたセンスアンプにのみ共通の制御信号を提供する複数のローカルコントローラ、及び前記センスアンプアレイに含まれた全てのセンスアンプに共通の制御信号を提供するグローバルコントローラを含むことを特徴とする。
【００２３】
前記センスアンプは、前記センスアンプデータバスラインと連結されたデータラインをプルアップするデータラインプルアップ制御部、リード動作時には前記データラインに提供されたデータを増幅して貯蔵し、ライト動作時には入／出力バッファから提供されたデータを増幅して貯蔵する増幅部、及びライト動作時には前記増幅部に貯蔵されたデータを前記データラインに提供し、リード動作時には増幅部に貯蔵されたデータを前記入／出力バッファ及び前記データラインに提供する入／出力制御部を含むことを特徴とする。
【００２４】
前記増幅部は、前記データラインの信号と前記レファレンス信号を比較し前記データラインの信号が前記レファレンス信号より大きいときハイレベルの出力を有する第１の比較部、前記データラインの信号と前記レファレンス信号を比較するが、前記第１の比較部の出力と逆レベルの出力を有する第２の比較部、及び前記第１の比較部の出力端子と第１のトランスミッションゲートを経由して連結された第１の入力端子、及び前記第２の比較部の出力端子と第２のトランスミッションゲートを経由して連結された第２の入力端子を有し、前記第１及び第２の入力端子に提供された信号を貯蔵する貯蔵部を含み、前記第１の比較部、第２の比較部、第１のトランスミッションゲート、第２のトランスミッションゲート、及び貯蔵部は前記グローバルコントローラにより制御されることを特徴とする。
【００２５】
前記増幅部は、前記第１の比較部の出力端子と前記第２の比較部の出力端子との間に連結されたスイッチをさらに含み、前記スイッチはグローバルコントローラにより制御されることを特徴とする。
【００２６】
前記増幅部は、前記データラインをプルアップする場合前記第１の比較部の出力端子をプルアップするＰＭＯＳトランジスタをさらに含むことを特徴とする。
【００２７】
前記入／出力制御部は、前記入／出力バッファから入力されたデータ及び前記入力されたデータの相補値（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｖａｌｕｅ）をそれぞれ前記貯蔵部の第１及び第２の入力端子に提供する第１の経路、前記貯蔵部の第２の入力端子の値を出力する第２の経路、前記第２の経路から出力された値を前記入／出力バッファに提供する第３の経路、及び前記第２の経路から出力された値を前記データラインに提供する第４の経路を含み、前記第１の経路、第２の経路、及び第３の経路は前記ローカルコントローラにより制御され、前記第４の経路は前記グローバルコントローラにより制御されることを特徴とする。
【００２８】
前記セルアレイブロックは、第１の制御信号により前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、及び前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に連結されたセルアレイを含むことを特徴とする。
【００２９】
前記セルアレイは、陽の電源と前記メインビットラインとの間に連結され第２の制御信号により電流の流れを制御するメインビットライン負荷制御部、前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に一列に配列され、それぞれの両端で前記メインビットラインと連結される複数のサブセルブロックを含むことを特徴とする。
【００３０】
前記メインビットラインプルアップ制御部は、ゲートに前記第１の制御信号が入力され、ソースが陽の電源と連結され、ドレインが前記メインビットラインに連結されたＰＭＯＳトランジスタであることを特徴とする。
【００３１】
前記メインビットライン負荷制御部は、前記メインビットライン毎に１つずつ連結されることを特徴とする。
【００３２】
前記メインビットライン負荷制御部は、前記メインビットライン毎に複数が連結され前記所定の個数のサブセルブロック毎に均一に配置されることを特徴とする。
【００３３】
前記サブセルブロックは、ゲートに前記サブビットラインの第１端が連結され、ドレインが前記メインビットラインに連結された電流調節用第１のＮＭＯＳトランジスタ、ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及びゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含むことを特徴とする。
【００３４】
前記カラム選択制御部と前記データバス部の連結部分は、ソースに前記メインビットラインが連結され、ドレインに第１の共有レイヤが連結された前記カラム選択制御部が存在する第１階層、前記第１の共有レイヤと前記データバス部のデータバスラインを連結する第２の共有レイヤが存在する第２階層、及び前記データバス部が存在する第３階層を含み、前記第１〜第３階層は下から上に層状構造を有するよう形成されていることを特徴とする。
【００３５】
前記強誘電体メモリ装置は、第１Ｖｐｐポンプ回路、及びそれぞれ前記第１のＶｐｐポンプ回路からＶｐｐを提供され前記セルアレイブロックに駆動電圧を提供する複数のＶｐｐ駆動回路をさらに含み、第１のＶｐｐポンプ回路は前記制御回路部の両端で前記Ｖｐｐ駆動回路と隣接するよう配置され、前記複数のＶｐｐ駆動回路は前記第１のＶｐｐポンプ回路に対称に前記セルアレイブロック毎に複数が配置されることを特徴とする。
【００３６】
前記Ｖｐｐ駆動回路は、ゲートＶｐｐ信号を発生させる第２のＶｐｐポンプ回路、ゲートに前記第２のＶｐｐポンプ回路から発生したゲートＶｐｐ信号が入力され、ソースにアドレスディコーダの出力信号が入力される第１のＮＭＯＳトランジスタ、ゲートに前記第１のＮＭＯＳトランジスタのドレインが連結され、ドレインには前記第１のＶｐｐポンプから出力されたＶｐｐが提供される第２のＮＭＯＳトランジスタ、及びゲートはプルダウン制御信号及びアドレスディコーダの出力信号により制御され、ソースは接地されており、ドレインは前記第２のＮＭＯＳトランジスタのソースと連結され、前記ドレインの電圧を駆動電圧として出力する第３のＮＭＯＳトランジスタを含むことを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
図５は、本発明に係るＦＲＡＭに含まれた各構成要素等の配置図である。１つのチップ上には４個のセルアレイブロック３００が２×２マトリクス状に配置される。第１列と第２列の間にはアドレス入力パッド、バッファ、ディコーダ、センスアンプアレイ等を含む制御回路部１００が配置される。第１行と第２行の間にはデータバス部２００が配置される。セルアレイブロック３００のビットライン（図示省略）とデータバス部２００に含まれたデータバスラインはカラム選択制御部３１０を介して連結される。
【００３８】
図６は、図５に示した制御回路部１００の詳細な構成を示す図である。
制御回路部１００には、複数のセンスアンプを含むセンスアンプアレイ１１０、カラムアドレスが入力されるカラムアドレスパッド１２２、カラムアドレスを貯蔵するカラムアドレスバッファ１２１、カラムアドレスをディコーディングするカラムアドレスディコーダ１２０、ローアドレスが入力されるローアドレスパッド１１２、ローアドレスを貯蔵するローアドレスバッファ１３１、ローアドレスをディコーディングするローアドレスディコーダ１３０、データが入／出力されるＩ／Ｏパッド１４１、入／出力データを貯蔵するデータ入／出力バッファ１４０、及びチップの動作を制御するチップ制御部１５０を含む。
ローアドレスディコーダ１３０の出力信号は、ワードライン及びプレートライン駆動部３２０を制御しリード・ライト動作でワードライン及びプレートラインに駆動電圧を提供する。
【００３９】
図７は、図５に示した制御回路部１００に含まれたセンスアンプアレイ１１０と前記センスアンプアレイ１１０とデータバス部２００を連結するセンスアンプデータバス１６０を示す図である。センスアンプアレイ１１０に含まれたそれぞれのセンスアンプはデータバス部２００を共有する。
【００４０】
センスアンプアレイ１１０とデータバス部２００を連結する方式には幾種類があり、これに対しては次に詳しく説明する。
図８は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第１の実施の形態を示す図である。センスアンプアレイ１１０に含まれたそれぞれのセンスアンプ１１１は、センスアンプデータバス１６０に含まれたセンスアンプデータバスライン１６１と連結される。前記センスアンプデータバスライン１６１は、データバス部２００に含まれたデータバスライン２１０と直接連結される。
【００４１】
図９は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第２の実施の形態を示す図である。データバス部２００の中間部分には２つのスイッチＳＷ１、ＳＷ２が間隔を置いて配置される。各センスアンプ１１１に対応するセンスアンプデータバスライン１６１は、前記２つのスイッチＳＷ１、ＳＷ２の間で対応するデータバスライン２１０と直接連結される。２つのスイッチＳＷ１、ＳＷ２は、相補的に作動しセンスアンプ１１１がデータバス部２００の右側又は左側とのみ連結されるようにする。
図１０は、図９の連結部分を拡大して示す図である。
【００４２】
図１１は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第３の実施の形態を示す図である。本実施の形態は、第２の実施の形態とは別にデータバス部２００が左側の第１のデータバス部と右側の第２のデータバス部に区分される。センスアンプデータバスも、第１のデータバス部と連結される第１のセンスアンプデータバスと、第２のデータバス部と連結される第２のセンスアンプデータバスに区分される。
第１のセンスアンプデータバスに含まれたデータバスライン１６２は、第１のデータバス部に含まれた第１のデータバスライン２１０−Ｌと直接連結され、第２のセンスアンプデータバスに含まれたデータバスライン１６３は、第２のデータバス部に含まれた第２のデータバスライン２１０−Ｒと直接連結される。
【００４３】
図１２は、図１１の連結部分を拡大して示した図である。第１のセンスアンプデータバスに含まれたそれぞれのデータバスライン１６２には第１のスイッチＳＷ１が連結され、第２のセンスアンプデータバスに含まれたそれぞれのデータバスライン１６３には第２のスイッチＳＷ２が連結される。前記２つのスイッチＳＷ１、ＳＷ２は、センスアンプ１１１の同一のポートと連結される。センスアンプ１１１の構造に対しては、後で詳しく説明する。２つのスイッチＳＷ１、ＳＷ２は相補的に作動し、センスアンプ１１１が第１のセンスアンプデータバスライン１６２又は第２のセンスアンプデータバスライン１６３とのみ連結できるようにする。
【００４４】
図１３は、本発明に係るセンスアンプを制御するグローバルコントローラとローカルコントローラの配置構造を示す図である。センスアンプ１１１に提供される制御信号は、グローバルコントローラ１７０及びローカルコントローラ１８０から発生する。グローバルコントローラ１７０は、センスアンプアレイに含まれた全てのセンスアンプ１１１に共通の制御信号を提供する。ローカルコントローラ１８０は、センスアンプアレイの一部分であるサブセンスアンプアレイ毎に１つずつ提供され、前記サブセンスアンプアレイに含まれた複数のセンスアンプ１１１に共通の制御信号を提供する。ローカルコントローラ１８０は、カラムアドレスビットＹｉ＜ｎ＞により制御される。しかし、グローバルコントローラ１７０はカラムアドレスビットとは係わりなく制御信号を発生させる。
【００４５】
カラムアドレスビットにより選択されたセンスアンプ１１１等は、リード又はライトモードを行う。リードモードではリストア（ｒｅｓｔｏｒｅ）モードが必ず伴われなければならないので、カラムアドレスビットにより選択されたセンスアンプ１１１はリストア又はライト動作を行う。しかし、カラムアドレスビットにより選択されていないセンスアンプ１１１等はリードモードだけを行うので、リストア動作のみ行う。
【００４６】
したがって、前記グローバルコントローラはリード及びライトモードで共通に作動する信号を発生させる。ローカルコントローラは、選択されたセンスアンプ１１１に対してはリード及びライトモードを行うようにする制御信号を発生させ、選択されていないセンスアンプ１１１に対しては基本的なリードモードのみ行うようにする制御信号を発生させる。
センスアンプ１１１の具体的な動作及び関連した制御信号に対しては、以下で詳しく説明する。
【００４７】
図１４は、図１３に示したセンスアンプ１１１の回路図である。本発明に係るセンスアンプ１１１は、データラインプルアップ制御部４００、増幅部５００及び入出力制御部６００で構成される。
【００４８】
データラインプルアップ制御部４００は、制御信号ＤＢＰＵ＿Ｃによりデータラインの電圧をＶｃｃにプルアップする。データラインはセンスアンプデータバスラインと連結される。
【００４９】
増幅部５００は、データラインの信号とレファレンスラインの信号を比較し、データラインの信号がレファレンスラインの信号より大きい場合ハイレベルの出力を有する第１の比較部５１０、第１の比較部５１０と逆レベルの出力を有する第２の比較部５３０、第１の比較部５１０の出力部と第２の比較部５３０の出力部の電圧を同様にするイコライザー５２０、及び第１の比較部５１０及び第２の比較部５３０とそれぞれスイッチ５５０、５６０を介して連結された２つの入力端子を有する貯蔵部５４０で構成される。
【００５０】
入／出力制御部６００は、データ入／出力バッファ（図示省略）から入力されたデータを貯蔵部５４０に伝達する第１の経路６１０、貯蔵部５４０に貯蔵されたデータを出力する第２の経路６２０、第２の経路６２０の出力をデータ入／出力バッファに伝える第３の経路６３０、及び第２の経路６２０の出力をデータラインに伝える第４の経路６４０を含む。
【００５１】
貯蔵部５４０は、リードモードで第１の比較器５１０及び第２の比較器５３０の出力を貯蔵し、リード動作が終了した後リストア動作を行うことができるようにする。ライトモードでは、第１の経路６１０から伝えられたデータを貯蔵していながら第２の経路６２０及び第４の経路６４０のデータラインに伝えてメモリセルにデータを書き込むことができるようにする。リストア動作とライト動作は類似して行われる。
【００５２】
図１５は、図１３に示したセンスアンプ１１１の他の実施の形態による回路図である。図１４で説明したセンスアンプと主な機能は全て同様である。ただ、図１４に示したイコライザー５２０に代えてＰＭＯＳトランジスタ５２１を用いるとの点に差がある。ＰＭＯＳトランジスタ５２１のゲートにはデータラインプルアップ制御部４００の制御信号と同様の制御信号が印加され、ソースはＶｃｃに連結され、ドレインは第１の比較部５１０の出力端子に連結される。
【００５３】
図１６及び図１７は、図１４及び図１５に示したセンスアンプの動作タイミング図である。図１６はカラムアドレスビットＹｉ＜ｎ＞が活性化される場合ライトモードのタイミング図であり、図１７はカラムアドレスビットＹｉ＜ｎ＞が非活性化される場合ライトモードのタイミング図である。
【００５４】
図１６でライトイネーブル信号ＷＥＢが活性化されると、ＷＳＮがハイとなり第１の経路（図１４の６１０）が活性化され、ＷＨＳＮがローとなり第２の経路（図１４の６２０）が非活性化される（ｔ０）。次に、ＳＥＮ１、ＳＴＧＮ、ＳＥＮ２が活性化されデータラインの信号が貯蔵部（図１４の５４０）に貯蔵される（ｔ２）。カラムアドレスビットＹｉ＜ｎ＞が活性化されると、ＳＥＮ２及びスイッチ（図１４の５５０、５６０）が非活性化され入／出力バッファに入力されたデータが貯蔵部（図１４の５４０）に貯蔵される（ｔ３）。ＷＨＳＮがハイとなり第２の経路が活性化されると（ｔ５）、貯蔵部（図１４の５４０）に貯蔵されたデータが既に活性化された（ｔ４）第４の経路（図１４の６４０）を介してデータラインに提供される。
【００５５】
図１７では、ライトイネーブル信号ＷＥＢが活性化されるとしてもＷＳＮはローに維持されて第１の経路６１０が非活性化され、ＷＨＳＮはハイに維持され第２の経路が活性化される。ＳＥＮ１、ＳＥＮ２及びＳＴＧＮが活性化されると、データラインの値を読み出して貯蔵部５４０に貯蔵する（ｔ２）。終りに、ＬＳＮを活性化して第４の経路を活性化し（ｔ４）、貯蔵部に貯蔵された値がデータラインに提供されるようにする。すなわち、カラムアドレスビットＹｉ＜ｎ＞が活性化されていないときはリストア動作のみ行われる。
【００５６】
前述のように、カラムアドレスビットが選択された場合と選択されていない場合に同様に動作する信号はグローバルコントローラ１７０で発生し、同様に動作しない信号はローカルコントローラ１８０で発生する。図１６及び図１７に示されているように、グローバルコントローラ１７０で発生する制御信号はＳＥＮ１、ＳＥＮ２、ＬＳＮ、ＬＳＰ、ＳＴＧＮ、ＳＴＧＰ、ＳＥＱＮ及びＳＥＱＰであり、ローカルコントローラ１８０で発生する信号はＲＳＮ、ＲＳＰ、ＷＳＮ、ＷＳＰ、ＷＨＳＮ及びＷＨＳＰである。
【００５７】
図１８は、図５に示したセルアレイブロックに含まれた複数の単位ブロック中１つの概略的な構造を示す図である。
各単位ブロックはメインビットラインプルアップ制御部３３０、セルアレイ及びカラム選択制御部３１０で構成される。セルアレイは、メインビットラインプルアップ制御部３３０とカラム選択制御部３１０との間に直列に連結された複数のサブセルブロック３５０とメインビットライン負荷制御部３４０を含む。
【００５８】
図１９は、図１８に含まれたメインビットラインプルアップ制御部３３０を示す図である。
メインビットラインプルアップ制御部３３０は、ゲートに制御信号ＭＢＰＵＣが連結され、ソースにＶｐｐ又はＶｃｃが連結され、ドレインがメインビットライン３６０と連結されるＰＭＯＳトランジスタで構成される。メインビットラインプルアップ制御部３３０は、「プリチャージ」時にメインビットラインを「ハイ」レベルにプルアップさせる役割を果たす。
【００５９】
図２０は、図１８に含まれたカラム選択制御部３１０を示す図である。カラム選択制御部３１０は制御信号ＣＳＮ、ＣＳＰによりメインビットラインとデータバスラインを連結するトランスミッションゲートで構成される。
【００６０】
図２１は、図１８に示したメインビットライン負荷制御部３４０及びサブセルブロック３５０の回路図である。便宜上、サブセルブロック３５０は１つのみ図示した。メインビットライン負荷制御部３４０はゲートに制御信号ＭＢＬＣが連結され、ソースはＶｐｐ又はＶｃｃと連結され、ドレインがメインビットライン３６０と連結されるＰＭＯＳトランジスタで構成される。
【００６１】
制御信号ＭＢＬＣが活性化された場合、メインビットライン負荷制御部３４０はメインビットライン３６０の負荷の役割を果たす。メインビットライン３６０の感知電圧は、メインビットライン３６０の負荷抵抗と電流レベルにより決定される。電流レベルは、トランジスタＮ１により決定される。メインビットライン負荷制御部３４０は、メインビットラインに１つずつ付着することができる。しかし、駆動負荷が大きい場合は複数のサブセルブロック３５０毎に１つずつ均等に配置し、それぞれのメインビットライン負荷制御部３４０が担当する駆動負荷を減少させることができる。
【００６２】
１つのサブセルブロック３５０は、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルに共通に連結されたサブビットライン３５１、ゲートにサブビットライン３５１の第１端が連結され、ドレインがメインビットライン３６０に連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットライン３５１の第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結され、ドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットライン３６０に連結され、ソースがサブビットライン３５１の第２端に連結されるＮＭＯＳトランジスタＮ５で構成される。
【００６３】
メインビットライン３６０に含まれた複数のサブビットライン３５１のうち一度に１個のみ活性化させることにより、メインビットラインの負荷を１つのサブビットライン３５１の負荷水準に減少させることができる。サブビットライン３５１の選択は、ＳＢＳＷ１により行われる。
サブビットライン３５１は、プルダウンＮＭＯＳトランジスタＮ３の調整信号であるＳＢＰＤ信号が活性化されるとサブビットライン３５１の電位をグラウンドレベルに調整する。
【００６４】
ＳＢＰＵ信号は、サブビットライン３５１に供給する電源電圧を調整する信号である。低電圧で「ハイ」電圧が必要な場合、Ｖｃｃ電圧より高い電圧を生成して供給する。
ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬ間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬ間の信号の流れを制御する。サブビットラインＳＢＬには複数の単位セル等が連結されている。サブビットライン３５１は、ＮＭＯＳトランジスタＮ１のゲートに連結されメインビットライン３６０のセンシング電圧を調節することになっている。
【００６５】
図２２は、図２１に示したサブセルブロックのライト動作時のタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ４区間はセルフブースティングのための準備期間である。ｔ５区間は「ハイ」レベルを書き込む区間であり、ｔ６区間は「ロー」レベルを書き込む区間である。
【００６６】
セルに書き込まれた信号のレベルを感知する原理は、次の通りである。セルのデータが「ハイ」であればサブビットライン３５１の電圧も「ハイ」レベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が大きくなってレファレンスレベルよりメインビットライン３６０電圧が低くなる。したがって、逆にセルのデータが「ロー」であればサブビットライン３５１の電圧も低いレベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が小さくなりレファレンスレベルよりメインビットライン３６０の電圧が高くなる。このようにして、セルに貯蔵されたデータを感知することができる。
【００６７】
ｔ４区間は、セルフブースティングのための準備期間である。ＳＢＰＵが「ロー」に維持される状態でＳＢＳＷ２を「ハイ」にすると、トランジスタＮ４のゲートとソース又はドレイン間の寄生キャパシタに電荷が充電される。このとき、ｔ５区間でＳＢＰＵを「ハイ」にすると前記充電された電荷による追加的な電位差ほどＳＢＳＷ２、サブビットライン３５１及びワードラインＷＬ＜ｉ＞の電位がブースティングされる。ｔ５区間では、セルに「１」が自動的に貯蔵される。
【００６８】
もし、入／出力バッファを介してメインビットライン３６０に提供された値が「０」であれば、ＳＢＳＷ１を活性化してＳＢＳＷ２を非活性化した後、プレートラインＰＬ＜ｉ＞の電位をハイにするとサブビットライン３５１の電位も「０」になるので、セルに貯蔵されていた電荷がサブビットラインに移動しながらセルに「０」が書き込まれる（区間ｔ６）。
【００６９】
図２３は、図２１に示したサブセルブロックのリード動作を示すタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ５区間は「１」レベルを書き込む区間である。ｔ６区間は、「０」レベルを復旧する区間である。
ｔ２〜ｔ４区間の動作は、図２２に対する説明と同様である。ただ、リード動作後にはリストア動作が行われなければならないが、ｔ５、ｔ６区間がリストアを行う。ところが、ｔ５区間では元来貯蔵されていた値が「１」か「０」かに係わりなく「１」をリストアする。「０」はｔ６区間でリストアされる。リストア動作は、書込み動作と同様であるので説明を省略する。
【００７０】
図２４は、図５に示したデータバス部２００とカラム選択制御部３１０の連結部の垂直方向の断面を示す図である。連結部は、第１〜第３階層（Ｌ１〜Ｌ３）で構成される。第１階層Ｌ１は、ソースとドレインが共通の２つのＮＭＯＳトランジスタで構成される。ソースにはメインビットライン３６０が連結され、ドレインには第１の共有レイヤ３７０と連結される。第２階層Ｌ２には、第１の共有レイヤ３７０とデータバスライン２１０を連結する第２の共有レイヤ３８０が存在する。第３階層Ｌ３には、データバスライン２１０が存在する。
【００７１】
前記のように、第２の共有レイヤ３８０を用いることにより第１の共有レイヤ３７０の面積を最小化することができる。これにより、第１の共有レイヤ３７０の面積増加による全体チップレイアウトの面積の増加を防止することができる。さらに、前記のようにレイアウトの設計によりデザインに余裕が生じ、これにより工程マージン及び信号伝達に効率を期すことができる。
【００７２】
図２５は、図５に示したセルアレイブロックに電源を供給するＶｐｐ供給回路の配置図である。本発明に係る強誘電体メモリには各セルアレイブロック３００毎に複数のＶｐｐ駆動回路８００が配置され、制御回路部１００の上下には第１のＶｐｐポンプ回路７００が配置される。
【００７３】
Ｖｐｐ駆動回路８００は、ゲートＶｐｐ信号を発生させるための第２のＶｐｐポンプ回路８２０、第１のＶｐｐポンプ回路の出力レベルをシフトするレベルシフター８１０、及びゲートＶｐｐ信号とレベルシフター８１０の出力信号により制御され駆動電圧を提供するドライバー８３０で構成される。
【００７４】
第１のＶｐｐポンプ回路７００は、レイアウトサイズも大きく相対的に高速を必要としない部分である。したがって、全体レイアウトの面積を縮小させながら効率的にＶｐｐレベルを調整するため、中央部から左右の領域全体に信号を提供する。その反面、Ｖｐｐ駆動回路８００は短いパルス幅を用いて高速で動作する必要のある部分である。したがって、Ｖｐｐ駆動回路８００はセルアレイブロックに含まれた各単位ブロック毎に独立的に提供される。
【００７５】
図２６は、図２５に示したＶｐｐ駆動回路８００を示す図である。
ドライバー８３０回路は、ＮＭＯＳトランジスタ８３２、８２１を含んで構成される。ＮＭＯＳトランジスタ８３２のソースは接地されてドレインで駆動電圧が発生し、ゲートはプルダウン制御信号及びアドレスディコーダの出力信号の論理演算結果に基づき制御される。ＮＭＯＳトランジスタ８２１のゲートには第２のＶｐｐポンプ回路８２０から提供されるＶｐｐが供給され、ソースにはアドレスディコーダの出力信号が提供される。ＮＭＯＳトランジスタ８２１のドレインは、ＮＭＯＳトランジスタ８３１のゲートとノードＮ１で連結される。
【００７６】
レベルシフター回路は、ＮＭＯＳトランジスタ８３１で構成される。ＮＭＯＳトランジスタ８３１のドレインには第１のＶｐｐポンプ回路から出力されたＶｐｐが提供され、ソースはＮＭＯＳトランジスタ８３２のドレインと連結され、ゲートはＮＭＯＳトランジスタ８２１のドレインＮ１と連結される。
ゲートＶｐｐポンプ回路８２０は、ＮＭＯＳトランジスタ８２１のゲートにゲートＶｐｐ信号を提供する。
【００７７】
図２７は、図２６に示したＶｐｐ駆動回路８００の動作タイミング図である。セル動作時にはＶｐｐ電圧はワードライン、プレートライン、ＳＢＰＵ、ＳＢＳＷ２（図２１を参照）等に提供される。図２７を参照し、Ｖｐｐ伝達方法の一例を説明する。Ｔ１区間におけるＷＬＣＯＮ信号は、第２のＶｐｐポンプ回路８２０の出力としてＮ１ノード（図２６を参照）をＶｃｃレベルにするためのものである。すなわち、ＮＭＯＳトランジスタ８２１のゲート電圧がＶｐｐに上昇するとＶｐｐよりやや小さい電圧がＮ１ノードに現われる。この値をＶｃｃと表わす。このとき、ＮＭＯＳトランジスタ８２１のゲート電圧が再びＶｃｃになると、ＮＭＯＳトランジスタ８２１はＯＦＦ状態となりＮ１ノードはフローティング状態となる。
【００７８】
Ｔ２区間が始まるとき、第１のＶｐｐポンプ回路７００から提供される駆動Ｖｐｐ信号がＶｐｐとなる。このとき、Ｎ１ノードとＮＭＯＳトランジスタ８３１のドレイン間の寄生キャパシタに貯蔵されていた電荷によりＮ１ノードはＶｃｃ＋Ｖｐｐにブースティングされる。さらに、ＮＭＯＳトランジスタ８３１がＯＮ状態となるので、ワードライン電圧はＶｐｐとなる。
【００７９】
Ｔ２区間終盤のＷＬＣＯＮ信号のＶｐｐはＮＭＯＳトランジスタ８２１をＯＮ状態にし、これに従いＮ１ノードはＶｃｃレベルに下降する。このとき、ＷＬＣＯＮ信号が再びＶｃｃに下降するので、ＮＭＯＳトランジスタ８２１はＯＦＦとなりＮ１ノードはフローティング状態となる。さらに、Ｎ１ノードの電圧がＶｃｃとなり、ＮＭＯＳトランジスタ８３１もＯＦＦとなる。したがって、ワードラインＷＬがフローティングされる。このとき、フローティングされていたワードラインＷＬとサブビットライン３５１との間には寄生キャパシタに貯蔵された電荷により電位差が維持される。このような状態でＳＢＰＵ信号がハイとなれば、サブビットライン３５１がハイとなる（図２１、１８を参照）。したがって、ワードラインＷＬとサブビットライン３５１との間に維持されていた電位差ほどブースティングが発生する（Ｔ３）。このようにブースティングされて発生したワードラインＷＬの電圧は、セルアレイブロックに提供される。
【００８０】
【発明の効果】
本発明に係るレイアウトを用いることにより、高集積回路においてデータバスの容量負荷を最小化し高速のＦＲＡＭを具現することができる。センスアンプの動作時にカラムアドレスビットを用いることにより、リストアとライト動作が容易になる。さらに、データバス部の連結時に第２の共有レイヤを用いることにより、レイアウトの増加要素を除去することができる。Ｖｐｐを提供する回路を２種類に分け各ブロック毎にＶｐｐ供給源を設けて高速の動作が可能であるようにし、相対的に容量の大きいＶｐｐポンプ回路は各セルアレイブロックの中間地点に配置してレイアウト効率を増加させることができる。
【図面の簡単な説明】
【図１】強誘電体物質の特性を示すヒステリシス曲線である。
【図２】従来の技術に係るＦＲＡＭセル素子の構成を示す図である。
【図３】図２に示したＦＲＡＭセルのリード及びライト動作を示すタイミング図である。
【図４】図２に示したＦＲＡＭセルのリード及びライト動作を示すタイミング図である。
【図５】本発明に係るＦＲＡＭに含まれた各構成ブロック等の配置図である。
【図６】図５に示した制御回路部とセルアレイブロックの構成を示す図である。
【図７】図５に示した制御回路部に含まれているセンスアンプアレイ部とセンスアンプデータバス部の配置図である。
【図８】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第１の実施の形態である。
【図９】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第２の実施の形態である。
【図１０】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第２の実施の形態である。
【図１１】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第３の実施の形態である。
【図１２】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第３の実施の形態である。
【図１３】本発明に係るセンスアンプを制御するグローバルコントローラとローカルコントローラの配置図である。
【図１４】図１３に示したセンスアンプの回路図である。
【図１５】図１３に示したセンスアンプの回路図である。
【図１６】図１４及び図１５に示したセンスアンプの動作タイミング図である。
【図１７】図１４及び図１５に示したセンスアンプの動作タイミング図である。
【図１８】図５に示したセルアレイブロックの構成を示す図である。
【図１９】図１８に示したメインビットラインプルアップ制御部の回路図である。
【図２０】図１８に示したカラム選択制御部を示す図である。
【図２１】図１８に示したメインビットライン負荷制御部とサブセルブロックの回路図である。
【図２２】図２１に示したサブセルブロックのリード・ライト動作時のタイミング図である。
【図２３】図２１に示したサブセルブロックのリード・ライト動作時のタイミング図である。
【図２４】本発明に係るデータバス部とカラム選択制御部の連結部のレイアウト図である。
【図２５】本発明に係るＦＲＡＭのセルアレイブロックにＶｐｐを供給するＶｐｐ供給回路の配置図である。
【図２６】図２５に示したＶｐｐ駆動回路８００の構成を示す図である。
【図２７】図２６に示したＶｐｐ駆動回路の動作タイミング図である。
【符号の説明】
１００ 制御回路部
１１０ センスアンプアレイ
１１１ センスアンプ
１１２ ローアドレスパッド
１２０ カラムアドレスディコーダ
１２１ カラムアドレスバッファ
１２２ カラムアドレスパッド
１３０ ローアドレスディコーダ
１３１ ローアドレスバッファ
１４０ 入／出力バッファ
１４１ Ｉ／Ｏパッド
１５０ チップ制御部
１６０ センスアンプデータバス
１６１ センスアンプデータバスライン
１６２、１６３ データバスライン
１７０ グローバルコントローラ
１８０ ローカルコントローラ
２００ データバス部
２１０ データバスライン
３００ セルアレイブロック
３１０ カラム選択制御部
３２０ ワードライン及びプレートライン駆動部
３３０ メインビットラインプルアップ制御部
３４０ メインビットライン負荷制御部
３５０ サブセルブロック
３５１ サブビットライン
３６０ メインビットライン
３７０ 第１の共有レイヤ
３８０ 第２の共有レイヤ
４００ データラインプルアップ制御部
５００ 増幅部
５１０ 第１の比較部
５２０ イコライザー
５２１ ＰＭＯＳトランジスタ
５３０ 第２の比較部
５４０ 貯蔵部
５５０、５６０ スイッチ
６００ 入／出力制御部
６１０ 第１の経路
６２０ 第２の経路
６３０ 第３の経路
６４０ 第４の経路
７００ 第１のＶｐｐポンプ回路
８００ Ｖｐｐ駆動回路
８１０ レベルシフター
８２０ 第２のＶｐｐポンプ回路
８２１、８３１、８３２ ＮＭＯＳトランジスタ
８３０ ドライバー
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関し、特に、チップの集積度を向上させ信号の遅延要素を最少化するため、セルアレイ及び周辺制御回路等を効率的に配置する技術に関する。
【０００２】
【従来の技術】
一般に、強誘電体メモリ、すなわち、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）程度のデータ処理速度を有し、電源のオフ（Ｏｆｆ）時にもデータが保存される特性のため次世代記憶素子として注目されている（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照。）。
【０００３】
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
【０００４】
図１は、強誘電体物質の特性を示すヒステリシスループである。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を維持していることが分かる。強誘電体メモリセルはｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００５】
図２は、従来の強誘電体メモリに用いられる単位セルを示す図である。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるよう強誘電体キャパシタＦＣ１が形成される。
【０００６】
図３は、図２に示した強誘電体メモリ素子のライトモード（Ｗｒｉｔｅ Ｍｏｄｅ）の動作を示すタイミング図である。
外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）がハイ（Ｈｉｇｈ）からロー（Ｌｏｗ）に活性化され、同時にライトイネーブル信号（ＷＥＢｐａｄ）をハイからローに印加するとライトモードが始まる。次に、ライトモードでアドレスディコーディングが始まると該当ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移してセルが選択される。
選択されたセルにロジック値「１」を書き込むためにはビットラインに「ハイ」信号を印加しプレートラインには「ロー」信号を印加し、セルにロジック値「０」を書き込むためにはビットラインに「ロー」信号を印加しプレートラインには「ハイ」信号を印加する。
【０００７】
図４は、図２に示した強誘電体メモリ素子のリードモード（Ｒｅａｄ Ｍｏｄｅ）の動作を示すタイミング図である。外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、該当ワードラインが選択される以前に全てのビットラインはイコライズ信号により「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを非活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインでは「ロー」信号が「ハイ」信号に遷移されて該当セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加し、強誘電体メモリに貯蔵されたロジック値「１」に相応するデータＱｓを破壊する。若し、強誘電体メモリにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
【０００９】
このように破壊されたデータと破壊されないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値「１」又は「０」を感知することになる。データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更された場合に該当し、データが破壊されない場合はａからｆに変化する場合に該当する。
【００１０】
一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合は増幅されてロジック値「０」を出力する。このように、センスアンプでデータを増幅した後は元のデータが損傷されるので、該当ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に非活性化させることにより元のデータを復元する。
【００１１】
【特許文献１】
米国特許第６，５４２，４１４号明細書
【特許文献２】
米国特許第６，５３８，９２９号明細書
【特許文献３】
米国特許第６，４４９，１９７号明細書
【特許文献４】
米国特許第６，４３８，０２９号明細書
【００１２】
【発明が解決しようとする課題】
しかしながら、高集積・高速のＦＲＡＭを具現するためにはセルアレイ及びその他の周辺回路等を効率的に配置する必要がある。
【００１３】
本発明は、パッドアレイ、センスアンプアレイ、アドレスバッファ等の周辺回路等を格子状に配置されたセルアレイブロックの一対称線上に配置し、これと直角方向のさらに他の対称線上にデータバス部を配置してレイアウトの効率を極大化する。これにより、高集積回路におけるデータバスの容量負荷を最小化し、セルセンシングデータのセンスアンプへの伝達時間を短縮させて高速のＦＲＡＭを具現することに目的がある。
【００１４】
本発明は、カラム選択信号を利用してリード・ライト動作時にセンスアンプを制御することによりリストア（ｒｅｓｔｏｒｅ）及びデータライト動作が効率的に行われるようにすることにさらに他の目的がある。
【００１５】
本発明は、セル動作に関連したＶｐｐ関連回路を小容量のゲート制御関連Ｖｐｐ回路と大容量のＶｐｐポンプ回路に分類し、これらを効率的に配置して各セルアレイブロック毎にＶｐｐが高速に供給できるようにすることにさらに他の目的がある。
【００１６】
本発明は、工程マージン及び信号伝達効率を増加させて必要な面積が最小となるようにするデータバス部とセルアレイブロックの連結部に対するレイアウトを提供することにさらに他の目的がある。
【００１７】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置は、カラム選択制御部と連結されたメインビットライン、及びそれぞれ両端で前記メインビットラインと連結され複数の単位セルが連結された複数のサブビットラインにビットラインが階層化されたセルアレイブロック、前記カラム選択制御部と連結されるデータバス部、及び前記データバス部に連結されたセンスアンプデータバスとデータ入／出力バッファとの間に連結されたセンスアンプアレイを含む制御回路部を含む。前記複数のセルアレイブロックはマトリクス状に配置され、前記制御回路部は前記メインビットラインに平行した長手方向に前記セルアレイブロック等の一対称線上に配置され、前記データバス部は前記メインビットラインに垂直の長手方向に前記セルアレイブロック等のさらに他の対称線上に配置されることを特徴とする。
【００１８】
前記データバス部に含まれた複数のデータバスラインは、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインと一対一に連結されることを特徴とする。
【００１９】
前記強誘電体メモリ装置は、前記データバス部の中間部分に互いに隔離して連結された第１及び第２のスイッチ素子をさらに含み、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインは、前記第１及び第２のスイッチ素子の中間領域で前記データバス部に含まれた複数のデータバスラインと一対一に連結され、前記第１及び第２のスイッチ素子のオン・オフに従い前記データバス部の一側と電気的に連結されることを特徴とする。
【００２０】
前記データバス部は、第１のデータバス部及び前記第１のデータバス部と遮断された第２のデータバス部で構成され、前記センスアンプデータバスは前記第１のデータバス部と連結される第１のセンスアンプデータバスと、前記第２のデータバス部と連結される第２のセンスアンプデータバスで構成され、前記それぞれのセンスアンプは前記第１のセンスアンプデータバスに含まれたデータバスライン、又は前記第２のセンスアンプデータバスに含まれたデータバスラインと選択的に連結されることを特徴とする。
【００２１】
前記第１のセンスアンプデータバスに含まれたデータバスラインと前記第２のセンスアンプデータバスに含まれたデータバスラインは、それぞれ第１のスイッチ素子及び第２のスイッチ素子を経由し前記センスアンプと連結されることを特徴とする。
【００２２】
前記センスアンプアレイは、それぞれ所定の個数のセンスアンプで構成された複数のサブセンスアンプアレイ、カラムアドレスビットを受信し前記所定のサブセンスアンプアレイに含まれたセンスアンプにのみ共通の制御信号を提供する複数のローカルコントローラ、及び前記センスアンプアレイに含まれた全てのセンスアンプに共通の制御信号を提供するグローバルコントローラを含むことを特徴とする。
【００２３】
前記センスアンプは、前記センスアンプデータバスラインと連結されたデータラインをプルアップするデータラインプルアップ制御部、リード動作時には前記データラインに提供されたデータを増幅して貯蔵し、ライト動作時には入／出力バッファから提供されたデータを増幅して貯蔵する増幅部、及びライト動作時には前記増幅部に貯蔵されたデータを前記データラインに提供し、リード動作時には増幅部に貯蔵されたデータを前記入／出力バッファ及び前記データラインに提供する入／出力制御部を含むことを特徴とする。
【００２４】
前記増幅部は、前記データラインの信号と前記レファレンス信号を比較し前記データラインの信号が前記レファレンス信号より大きいときハイレベルの出力を有する第１の比較部、前記データラインの信号と前記レファレンス信号を比較するが、前記第１の比較部の出力と逆レベルの出力を有する第２の比較部、及び前記第１の比較部の出力端子と第１のトランスミッションゲートを経由して連結された第１の入力端子、及び前記第２の比較部の出力端子と第２のトランスミッションゲートを経由して連結された第２の入力端子を有し、前記第１及び第２の入力端子に提供された信号を貯蔵する貯蔵部を含み、前記第１の比較部、第２の比較部、第１のトランスミッションゲート、第２のトランスミッションゲート、及び貯蔵部は前記グローバルコントローラにより制御されることを特徴とする。
【００２５】
前記増幅部は、前記第１の比較部の出力端子と前記第２の比較部の出力端子との間に連結されたスイッチをさらに含み、前記スイッチはグローバルコントローラにより制御されることを特徴とする。
【００２６】
前記増幅部は、前記データラインをプルアップする場合前記第１の比較部の出力端子をプルアップするＰＭＯＳトランジスタをさらに含むことを特徴とする。
【００２７】
前記入／出力制御部は、前記入／出力バッファから入力されたデータ及び前記入力されたデータの相補値（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｖａｌｕｅ）をそれぞれ前記貯蔵部の第１及び第２の入力端子に提供する第１の経路、前記貯蔵部の第２の入力端子の値を出力する第２の経路、前記第２の経路から出力された値を前記入／出力バッファに提供する第３の経路、及び前記第２の経路から出力された値を前記データラインに提供する第４の経路を含み、前記第１の経路、第２の経路、及び第３の経路は前記ローカルコントローラにより制御され、前記第４の経路は前記グローバルコントローラにより制御されることを特徴とする。
【００２８】
前記セルアレイブロックは、第１の制御信号により前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、及び前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に連結されたセルアレイを含むことを特徴とする。
【００２９】
前記セルアレイは、陽の電源と前記メインビットラインとの間に連結され第２の制御信号により電流の流れを制御するメインビットライン負荷制御部、前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に一列に配列され、それぞれの両端で前記メインビットラインと連結される複数のサブセルブロックを含むことを特徴とする。
【００３０】
前記メインビットラインプルアップ制御部は、ゲートに前記第１の制御信号が入力され、ソースが陽の電源と連結され、ドレインが前記メインビットラインに連結されたＰＭＯＳトランジスタであることを特徴とする。
【００３１】
前記メインビットライン負荷制御部は、前記メインビットライン毎に１つずつ連結されることを特徴とする。
【００３２】
前記メインビットライン負荷制御部は、前記メインビットライン毎に複数が連結され前記所定の個数のサブセルブロック毎に均一に配置されることを特徴とする。
【００３３】
前記サブセルブロックは、ゲートに前記サブビットラインの第１端が連結され、ドレインが前記メインビットラインに連結された電流調節用第１のＮＭＯＳトランジスタ、ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及びゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含むことを特徴とする。
【００３４】
前記カラム選択制御部と前記データバス部の連結部分は、ソースに前記メインビットラインが連結され、ドレインに第１の共有レイヤが連結された前記カラム選択制御部が存在する第１階層、前記第１の共有レイヤと前記データバス部のデータバスラインを連結する第２の共有レイヤが存在する第２階層、及び前記データバス部が存在する第３階層を含み、前記第１〜第３階層は下から上に層状構造を有するよう形成されていることを特徴とする。
【００３５】
前記強誘電体メモリ装置は、第１Ｖｐｐポンプ回路、及びそれぞれ前記第１のＶｐｐポンプ回路からＶｐｐを提供され前記セルアレイブロックに駆動電圧を提供する複数のＶｐｐ駆動回路をさらに含み、第１のＶｐｐポンプ回路は前記制御回路部の両端で前記Ｖｐｐ駆動回路と隣接するよう配置され、前記複数のＶｐｐ駆動回路は前記第１のＶｐｐポンプ回路に対称に前記セルアレイブロック毎に複数が配置されることを特徴とする。
【００３６】
前記Ｖｐｐ駆動回路は、ゲートＶｐｐ信号を発生させる第２のＶｐｐポンプ回路、ゲートに前記第２のＶｐｐポンプ回路から発生したゲートＶｐｐ信号が入力され、ソースにアドレスディコーダの出力信号が入力される第１のＮＭＯＳトランジスタ、ゲートに前記第１のＮＭＯＳトランジスタのドレインが連結され、ドレインには前記第１のＶｐｐポンプから出力されたＶｐｐが提供される第２のＮＭＯＳトランジスタ、及びゲートはプルダウン制御信号及びアドレスディコーダの出力信号により制御され、ソースは接地されており、ドレインは前記第２のＮＭＯＳトランジスタのソースと連結され、前記ドレインの電圧を駆動電圧として出力する第３のＮＭＯＳトランジスタを含むことを特徴とする。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
図５は、本発明に係るＦＲＡＭに含まれた各構成要素等の配置図である。１つのチップ上には４個のセルアレイブロック３００が２×２マトリクス状に配置される。第１列と第２列の間にはアドレス入力パッド、バッファ、ディコーダ、センスアンプアレイ等を含む制御回路部１００が配置される。第１行と第２行の間にはデータバス部２００が配置される。セルアレイブロック３００のビットライン（図示省略）とデータバス部２００に含まれたデータバスラインはカラム選択制御部３１０を介して連結される。
【００３８】
図６は、図５に示した制御回路部１００の詳細な構成を示す図である。
制御回路部１００には、複数のセンスアンプを含むセンスアンプアレイ１１０、カラムアドレスが入力されるカラムアドレスパッド１２２、カラムアドレスを貯蔵するカラムアドレスバッファ１２１、カラムアドレスをディコーディングするカラムアドレスディコーダ１２０、ローアドレスが入力されるローアドレスパッド１１２、ローアドレスを貯蔵するローアドレスバッファ１３１、ローアドレスをディコーディングするローアドレスディコーダ１３０、データが入／出力されるＩ／Ｏパッド１４１、入／出力データを貯蔵するデータ入／出力バッファ１４０、及びチップの動作を制御するチップ制御部１５０を含む。
ローアドレスディコーダ１３０の出力信号は、ワードライン及びプレートライン駆動部３２０を制御しリード・ライト動作でワードライン及びプレートラインに駆動電圧を提供する。
【００３９】
図７は、図５に示した制御回路部１００に含まれたセンスアンプアレイ１１０と前記センスアンプアレイ１１０とデータバス部２００を連結するセンスアンプデータバス１６０を示す図である。センスアンプアレイ１１０に含まれたそれぞれのセンスアンプはデータバス部２００を共有する。
【００４０】
センスアンプアレイ１１０とデータバス部２００を連結する方式には幾種類があり、これに対しては次に詳しく説明する。
図８は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第１の実施の形態を示す図である。センスアンプアレイ１１０に含まれたそれぞれのセンスアンプ１１１は、センスアンプデータバス１６０に含まれたセンスアンプデータバスライン１６１と連結される。前記センスアンプデータバスライン１６１は、データバス部２００に含まれたデータバスライン２１０と直接連結される。
【００４１】
図９は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第２の実施の形態を示す図である。データバス部２００の中間部分には２つのスイッチＳＷ１、ＳＷ２が間隔を置いて配置される。各センスアンプ１１１に対応するセンスアンプデータバスライン１６１は、前記２つのスイッチＳＷ１、ＳＷ２の間で対応するデータバスライン２１０と直接連結される。２つのスイッチＳＷ１、ＳＷ２は、相補的に作動しセンスアンプ１１１がデータバス部２００の右側又は左側とのみ連結されるようにする。
図１０は、図９の連結部分を拡大して示す図である。
【００４２】
図１１は、図７に示したセンスアンプアレイ１１０とデータバス部２００の連結部の第３の実施の形態を示す図である。本実施の形態は、第２の実施の形態とは別にデータバス部２００が左側の第１のデータバス部と右側の第２のデータバス部に区分される。センスアンプデータバスも、第１のデータバス部と連結される第１のセンスアンプデータバスと、第２のデータバス部と連結される第２のセンスアンプデータバスに区分される。
第１のセンスアンプデータバスに含まれたデータバスライン１６２は、第１のデータバス部に含まれた第１のデータバスライン２１０−Ｌと直接連結され、第２のセンスアンプデータバスに含まれたデータバスライン１６３は、第２のデータバス部に含まれた第２のデータバスライン２１０−Ｒと直接連結される。
【００４３】
図１２は、図１１の連結部分を拡大して示した図である。第１のセンスアンプデータバスに含まれたそれぞれのデータバスライン１６２には第１のスイッチＳＷ１が連結され、第２のセンスアンプデータバスに含まれたそれぞれのデータバスライン１６３には第２のスイッチＳＷ２が連結される。前記２つのスイッチＳＷ１、ＳＷ２は、センスアンプ１１１の同一のポートと連結される。センスアンプ１１１の構造に対しては、後で詳しく説明する。２つのスイッチＳＷ１、ＳＷ２は相補的に作動し、センスアンプ１１１が第１のセンスアンプデータバスライン１６２又は第２のセンスアンプデータバスライン１６３とのみ連結できるようにする。
【００４４】
図１３は、本発明に係るセンスアンプを制御するグローバルコントローラとローカルコントローラの配置構造を示す図である。センスアンプ１１１に提供される制御信号は、グローバルコントローラ１７０及びローカルコントローラ１８０から発生する。グローバルコントローラ１７０は、センスアンプアレイに含まれた全てのセンスアンプ１１１に共通の制御信号を提供する。ローカルコントローラ１８０は、センスアンプアレイの一部分であるサブセンスアンプアレイ毎に１つずつ提供され、前記サブセンスアンプアレイに含まれた複数のセンスアンプ１１１に共通の制御信号を提供する。ローカルコントローラ１８０は、カラムアドレスビットＹｉ＜ｎ＞により制御される。しかし、グローバルコントローラ１７０はカラムアドレスビットとは係わりなく制御信号を発生させる。
【００４５】
カラムアドレスビットにより選択されたセンスアンプ１１１等は、リード又はライトモードを行う。リードモードではリストア（ｒｅｓｔｏｒｅ）モードが必ず伴われなければならないので、カラムアドレスビットにより選択されたセンスアンプ１１１はリストア又はライト動作を行う。しかし、カラムアドレスビットにより選択されていないセンスアンプ１１１等はリードモードだけを行うので、リストア動作のみ行う。
【００４６】
したがって、前記グローバルコントローラはリード及びライトモードで共通に作動する信号を発生させる。ローカルコントローラは、選択されたセンスアンプ１１１に対してはリード及びライトモードを行うようにする制御信号を発生させ、選択されていないセンスアンプ１１１に対しては基本的なリードモードのみ行うようにする制御信号を発生させる。
センスアンプ１１１の具体的な動作及び関連した制御信号に対しては、以下で詳しく説明する。
【００４７】
図１４は、図１３に示したセンスアンプ１１１の回路図である。本発明に係るセンスアンプ１１１は、データラインプルアップ制御部４００、増幅部５００及び入出力制御部６００で構成される。
【００４８】
データラインプルアップ制御部４００は、制御信号ＤＢＰＵ＿Ｃによりデータラインの電圧をＶｃｃにプルアップする。データラインはセンスアンプデータバスラインと連結される。
【００４９】
増幅部５００は、データラインの信号とレファレンスラインの信号を比較し、データラインの信号がレファレンスラインの信号より大きい場合ハイレベルの出力を有する第１の比較部５１０、第１の比較部５１０と逆レベルの出力を有する第２の比較部５３０、第１の比較部５１０の出力部と第２の比較部５３０の出力部の電圧を同様にするイコライザー５２０、及び第１の比較部５１０及び第２の比較部５３０とそれぞれスイッチ５５０、５６０を介して連結された２つの入力端子を有する貯蔵部５４０で構成される。
【００５０】
入／出力制御部６００は、データ入／出力バッファ（図示省略）から入力されたデータを貯蔵部５４０に伝達する第１の経路６１０、貯蔵部５４０に貯蔵されたデータを出力する第２の経路６２０、第２の経路６２０の出力をデータ入／出力バッファに伝える第３の経路６３０、及び第２の経路６２０の出力をデータラインに伝える第４の経路６４０を含む。
【００５１】
貯蔵部５４０は、リードモードで第１の比較器５１０及び第２の比較器５３０の出力を貯蔵し、リード動作が終了した後リストア動作を行うことができるようにする。ライトモードでは、第１の経路６１０から伝えられたデータを貯蔵していながら第２の経路６２０及び第４の経路６４０のデータラインに伝えてメモリセルにデータを書き込むことができるようにする。リストア動作とライト動作は類似して行われる。
【００５２】
図１５は、図１３に示したセンスアンプ１１１の他の実施の形態による回路図である。図１４で説明したセンスアンプと主な機能は全て同様である。ただ、図１４に示したイコライザー５２０に代えてＰＭＯＳトランジスタ５２１を用いるとの点に差がある。ＰＭＯＳトランジスタ５２１のゲートにはデータラインプルアップ制御部４００の制御信号と同様の制御信号が印加され、ソースはＶｃｃに連結され、ドレインは第１の比較部５１０の出力端子に連結される。
【００５３】
図１６及び図１７は、図１４及び図１５に示したセンスアンプの動作タイミング図である。図１６はカラムアドレスビットＹｉ＜ｎ＞が活性化される場合ライトモードのタイミング図であり、図１７はカラムアドレスビットＹｉ＜ｎ＞が非活性化される場合ライトモードのタイミング図である。
【００５４】
図１６でライトイネーブル信号ＷＥＢが活性化されると、ＷＳＮがハイとなり第１の経路（図１４の６１０）が活性化され、ＷＨＳＮがローとなり第２の経路（図１４の６２０）が非活性化される（ｔ０）。次に、ＳＥＮ１、ＳＴＧＮ、ＳＥＮ２が活性化されデータラインの信号が貯蔵部（図１４の５４０）に貯蔵される（ｔ２）。カラムアドレスビットＹｉ＜ｎ＞が活性化されると、ＳＥＮ２及びスイッチ（図１４の５５０、５６０）が非活性化され入／出力バッファに入力されたデータが貯蔵部（図１４の５４０）に貯蔵される（ｔ３）。ＷＨＳＮがハイとなり第２の経路が活性化されると（ｔ５）、貯蔵部（図１４の５４０）に貯蔵されたデータが既に活性化された（ｔ４）第４の経路（図１４の６４０）を介してデータラインに提供される。
【００５５】
図１７では、ライトイネーブル信号ＷＥＢが活性化されるとしてもＷＳＮはローに維持されて第１の経路６１０が非活性化され、ＷＨＳＮはハイに維持され第２の経路が活性化される。ＳＥＮ１、ＳＥＮ２及びＳＴＧＮが活性化されると、データラインの値を読み出して貯蔵部５４０に貯蔵する（ｔ２）。終りに、ＬＳＮを活性化して第４の経路を活性化し（ｔ４）、貯蔵部に貯蔵された値がデータラインに提供されるようにする。すなわち、カラムアドレスビットＹｉ＜ｎ＞が活性化されていないときはリストア動作のみ行われる。
【００５６】
前述のように、カラムアドレスビットが選択された場合と選択されていない場合に同様に動作する信号はグローバルコントローラ１７０で発生し、同様に動作しない信号はローカルコントローラ１８０で発生する。図１６及び図１７に示されているように、グローバルコントローラ１７０で発生する制御信号はＳＥＮ１、ＳＥＮ２、ＬＳＮ、ＬＳＰ、ＳＴＧＮ、ＳＴＧＰ、ＳＥＱＮ及びＳＥＱＰであり、ローカルコントローラ１８０で発生する信号はＲＳＮ、ＲＳＰ、ＷＳＮ、ＷＳＰ、ＷＨＳＮ及びＷＨＳＰである。
【００５７】
図１８は、図５に示したセルアレイブロックに含まれた複数の単位ブロック中１つの概略的な構造を示す図である。
各単位ブロックはメインビットラインプルアップ制御部３３０、セルアレイ及びカラム選択制御部３１０で構成される。セルアレイは、メインビットラインプルアップ制御部３３０とカラム選択制御部３１０との間に直列に連結された複数のサブセルブロック３５０とメインビットライン負荷制御部３４０を含む。
【００５８】
図１９は、図１８に含まれたメインビットラインプルアップ制御部３３０を示す図である。
メインビットラインプルアップ制御部３３０は、ゲートに制御信号ＭＢＰＵＣが連結され、ソースにＶｐｐ又はＶｃｃが連結され、ドレインがメインビットライン３６０と連結されるＰＭＯＳトランジスタで構成される。メインビットラインプルアップ制御部３３０は、「プリチャージ」時にメインビットラインを「ハイ」レベルにプルアップさせる役割を果たす。
【００５９】
図２０は、図１８に含まれたカラム選択制御部３１０を示す図である。カラム選択制御部３１０は制御信号ＣＳＮ、ＣＳＰによりメインビットラインとデータバスラインを連結するトランスミッションゲートで構成される。
【００６０】
図２１は、図１８に示したメインビットライン負荷制御部３４０及びサブセルブロック３５０の回路図である。便宜上、サブセルブロック３５０は１つのみ図示した。メインビットライン負荷制御部３４０はゲートに制御信号ＭＢＬＣが連結され、ソースはＶｐｐ又はＶｃｃと連結され、ドレインがメインビットライン３６０と連結されるＰＭＯＳトランジスタで構成される。
【００６１】
制御信号ＭＢＬＣが活性化された場合、メインビットライン負荷制御部３４０はメインビットライン３６０の負荷の役割を果たす。メインビットライン３６０の感知電圧は、メインビットライン３６０の負荷抵抗と電流レベルにより決定される。電流レベルは、トランジスタＮ１により決定される。メインビットライン負荷制御部３４０は、メインビットラインに１つずつ付着することができる。しかし、駆動負荷が大きい場合は複数のサブセルブロック３５０毎に１つずつ均等に配置し、それぞれのメインビットライン負荷制御部３４０が担当する駆動負荷を減少させることができる。
【００６２】
１つのサブセルブロック３５０は、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルに共通に連結されたサブビットライン３５１、ゲートにサブビットライン３５１の第１端が連結され、ドレインがメインビットライン３６０に連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットライン３５１の第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結され、ドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットライン３６０に連結され、ソースがサブビットライン３５１の第２端に連結されるＮＭＯＳトランジスタＮ５で構成される。
【００６３】
メインビットライン３６０に含まれた複数のサブビットライン３５１のうち一度に１個のみ活性化させることにより、メインビットラインの負荷を１つのサブビットライン３５１の負荷水準に減少させることができる。サブビットライン３５１の選択は、ＳＢＳＷ１により行われる。
サブビットライン３５１は、プルダウンＮＭＯＳトランジスタＮ３の調整信号であるＳＢＰＤ信号が活性化されるとサブビットライン３５１の電位をグラウンドレベルに調整する。
【００６４】
ＳＢＰＵ信号は、サブビットライン３５１に供給する電源電圧を調整する信号である。低電圧で「ハイ」電圧が必要な場合、Ｖｃｃ電圧より高い電圧を生成して供給する。
ＳＢＳＷ１はメインビットラインＭＢＬとサブビットラインＳＢＬ間の信号の流れを制御し、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬ間の信号の流れを制御する。サブビットラインＳＢＬには複数の単位セル等が連結されている。サブビットライン３５１は、ＮＭＯＳトランジスタＮ１のゲートに連結されメインビットライン３６０のセンシング電圧を調節することになっている。
【００６５】
図２２は、図２１に示したサブセルブロックのライト動作時のタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ４区間はセルフブースティングのための準備期間である。ｔ５区間は「ハイ」レベルを書き込む区間であり、ｔ６区間は「ロー」レベルを書き込む区間である。
【００６６】
セルに書き込まれた信号のレベルを感知する原理は、次の通りである。セルのデータが「ハイ」であればサブビットライン３５１の電圧も「ハイ」レベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が大きくなってレファレンスレベルよりメインビットライン３６０電圧が低くなる。したがって、逆にセルのデータが「ロー」であればサブビットライン３５１の電圧も低いレベルになるので、ＮＭＯＳトランジスタＮ１に流れる電流が小さくなりレファレンスレベルよりメインビットライン３６０の電圧が高くなる。このようにして、セルに貯蔵されたデータを感知することができる。
【００６７】
ｔ４区間は、セルフブースティングのための準備期間である。ＳＢＰＵが「ロー」に維持される状態でＳＢＳＷ２を「ハイ」にすると、トランジスタＮ４のゲートとソース又はドレイン間の寄生キャパシタに電荷が充電される。このとき、ｔ５区間でＳＢＰＵを「ハイ」にすると前記充電された電荷による追加的な電位差ほどＳＢＳＷ２、サブビットライン３５１及びワードラインＷＬ＜ｉ＞の電位がブースティングされる。ｔ５区間では、セルに「１」が自動的に貯蔵される。
【００６８】
もし、入／出力バッファを介してメインビットライン３６０に提供された値が「０」であれば、ＳＢＳＷ１を活性化してＳＢＳＷ２を非活性化した後、プレートラインＰＬ＜ｉ＞の電位をハイにするとサブビットライン３５１の電位も「０」になるので、セルに貯蔵されていた電荷がサブビットラインに移動しながらセルに「０」が書き込まれる（区間ｔ６）。
【００６９】
図２３は、図２１に示したサブセルブロックのリード動作を示すタイミング図である。
ｔ２、ｔ３区間は感知区間であり、ｔ５区間は「１」レベルを書き込む区間である。ｔ６区間は、「０」レベルを復旧する区間である。
ｔ２〜ｔ４区間の動作は、図２２に対する説明と同様である。ただ、リード動作後にはリストア動作が行われなければならないが、ｔ５、ｔ６区間がリストアを行う。ところが、ｔ５区間では元来貯蔵されていた値が「１」か「０」かに係わりなく「１」をリストアする。「０」はｔ６区間でリストアされる。リストア動作は、書込み動作と同様であるので説明を省略する。
【００７０】
図２４は、図５に示したデータバス部２００とカラム選択制御部３１０の連結部の垂直方向の断面を示す図である。連結部は、第１〜第３階層（Ｌ１〜Ｌ３）で構成される。第１階層Ｌ１は、ソースとドレインが共通の２つのＮＭＯＳトランジスタで構成される。ソースにはメインビットライン３６０が連結され、ドレインには第１の共有レイヤ３７０と連結される。第２階層Ｌ２には、第１の共有レイヤ３７０とデータバスライン２１０を連結する第２の共有レイヤ３８０が存在する。第３階層Ｌ３には、データバスライン２１０が存在する。
【００７１】
前記のように、第２の共有レイヤ３８０を用いることにより第１の共有レイヤ３７０の面積を最小化することができる。これにより、第１の共有レイヤ３７０の面積増加による全体チップレイアウトの面積の増加を防止することができる。さらに、前記のようにレイアウトの設計によりデザインに余裕が生じ、これにより工程マージン及び信号伝達に効率を期すことができる。
【００７２】
図２５は、図５に示したセルアレイブロックに電源を供給するＶｐｐ供給回路の配置図である。本発明に係る強誘電体メモリには各セルアレイブロック３００毎に複数のＶｐｐ駆動回路８００が配置され、制御回路部１００の上下には第１のＶｐｐポンプ回路７００が配置される。
【００７３】
Ｖｐｐ駆動回路８００は、ゲートＶｐｐ信号を発生させるための第２のＶｐｐポンプ回路８２０、第１のＶｐｐポンプ回路の出力レベルをシフトするレベルシフター８１０、及びゲートＶｐｐ信号とレベルシフター８１０の出力信号により制御され駆動電圧を提供するドライバー８３０で構成される。
【００７４】
第１のＶｐｐポンプ回路７００は、レイアウトサイズも大きく相対的に高速を必要としない部分である。したがって、全体レイアウトの面積を縮小させながら効率的にＶｐｐレベルを調整するため、中央部から左右の領域全体に信号を提供する。その反面、Ｖｐｐ駆動回路８００は短いパルス幅を用いて高速で動作する必要のある部分である。したがって、Ｖｐｐ駆動回路８００はセルアレイブロックに含まれた各単位ブロック毎に独立的に提供される。
【００７５】
図２６は、図２５に示したＶｐｐ駆動回路８００を示す図である。
ドライバー８３０回路は、ＮＭＯＳトランジスタ８３２、８２１を含んで構成される。ＮＭＯＳトランジスタ８３２のソースは接地されてドレインで駆動電圧が発生し、ゲートはプルダウン制御信号及びアドレスディコーダの出力信号の論理演算結果に基づき制御される。ＮＭＯＳトランジスタ８２１のゲートには第２のＶｐｐポンプ回路８２０から提供されるＶｐｐが供給され、ソースにはアドレスディコーダの出力信号が提供される。ＮＭＯＳトランジスタ８２１のドレインは、ＮＭＯＳトランジスタ８３１のゲートとノードＮ１で連結される。
【００７６】
レベルシフター回路は、ＮＭＯＳトランジスタ８３１で構成される。ＮＭＯＳトランジスタ８３１のドレインには第１のＶｐｐポンプ回路から出力されたＶｐｐが提供され、ソースはＮＭＯＳトランジスタ８３２のドレインと連結され、ゲートはＮＭＯＳトランジスタ８２１のドレインＮ１と連結される。
ゲートＶｐｐポンプ回路８２０は、ＮＭＯＳトランジスタ８２１のゲートにゲートＶｐｐ信号を提供する。
【００７７】
図２７は、図２６に示したＶｐｐ駆動回路８００の動作タイミング図である。セル動作時にはＶｐｐ電圧はワードライン、プレートライン、ＳＢＰＵ、ＳＢＳＷ２（図２１を参照）等に提供される。図２７を参照し、Ｖｐｐ伝達方法の一例を説明する。Ｔ１区間におけるＷＬＣＯＮ信号は、第２のＶｐｐポンプ回路８２０の出力としてＮ１ノード（図２６を参照）をＶｃｃレベルにするためのものである。すなわち、ＮＭＯＳトランジスタ８２１のゲート電圧がＶｐｐに上昇するとＶｐｐよりやや小さい電圧がＮ１ノードに現われる。この値をＶｃｃと表わす。このとき、ＮＭＯＳトランジスタ８２１のゲート電圧が再びＶｃｃになると、ＮＭＯＳトランジスタ８２１はＯＦＦ状態となりＮ１ノードはフローティング状態となる。
【００７８】
Ｔ２区間が始まるとき、第１のＶｐｐポンプ回路７００から提供される駆動Ｖｐｐ信号がＶｐｐとなる。このとき、Ｎ１ノードとＮＭＯＳトランジスタ８３１のドレイン間の寄生キャパシタに貯蔵されていた電荷によりＮ１ノードはＶｃｃ＋Ｖｐｐにブースティングされる。さらに、ＮＭＯＳトランジスタ８３１がＯＮ状態となるので、ワードライン電圧はＶｐｐとなる。
【００７９】
Ｔ２区間終盤のＷＬＣＯＮ信号のＶｐｐはＮＭＯＳトランジスタ８２１をＯＮ状態にし、これに従いＮ１ノードはＶｃｃレベルに下降する。このとき、ＷＬＣＯＮ信号が再びＶｃｃに下降するので、ＮＭＯＳトランジスタ８２１はＯＦＦとなりＮ１ノードはフローティング状態となる。さらに、Ｎ１ノードの電圧がＶｃｃとなり、ＮＭＯＳトランジスタ８３１もＯＦＦとなる。したがって、ワードラインＷＬがフローティングされる。このとき、フローティングされていたワードラインＷＬとサブビットライン３５１との間には寄生キャパシタに貯蔵された電荷により電位差が維持される。このような状態でＳＢＰＵ信号がハイとなれば、サブビットライン３５１がハイとなる（図２１、１８を参照）。したがって、ワードラインＷＬとサブビットライン３５１との間に維持されていた電位差ほどブースティングが発生する（Ｔ３）。このようにブースティングされて発生したワードラインＷＬの電圧は、セルアレイブロックに提供される。
【００８０】
【発明の効果】
本発明に係るレイアウトを用いることにより、高集積回路においてデータバスの容量負荷を最小化し高速のＦＲＡＭを具現することができる。センスアンプの動作時にカラムアドレスビットを用いることにより、リストアとライト動作が容易になる。さらに、データバス部の連結時に第２の共有レイヤを用いることにより、レイアウトの増加要素を除去することができる。Ｖｐｐを提供する回路を２種類に分け各ブロック毎にＶｐｐ供給源を設けて高速の動作が可能であるようにし、相対的に容量の大きいＶｐｐポンプ回路は各セルアレイブロックの中間地点に配置してレイアウト効率を増加させることができる。
【図面の簡単な説明】
【図１】強誘電体物質の特性を示すヒステリシス曲線である。
【図２】従来の技術に係るＦＲＡＭセル素子の構成を示す図である。
【図３】図２に示したＦＲＡＭセルのリード及びライト動作を示すタイミング図である。
【図４】図２に示したＦＲＡＭセルのリード及びライト動作を示すタイミング図である。
【図５】本発明に係るＦＲＡＭに含まれた各構成ブロック等の配置図である。
【図６】図５に示した制御回路部とセルアレイブロックの構成を示す図である。
【図７】図５に示した制御回路部に含まれているセンスアンプアレイ部とセンスアンプデータバス部の配置図である。
【図８】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第１の実施の形態である。
【図９】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第２の実施の形態である。
【図１０】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第２の実施の形態である。
【図１１】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第３の実施の形態である。
【図１２】図７に示したセンスアンプアレイ部とデータバス部の連結方式を示す第３の実施の形態である。
【図１３】本発明に係るセンスアンプを制御するグローバルコントローラとローカルコントローラの配置図である。
【図１４】図１３に示したセンスアンプの回路図である。
【図１５】図１３に示したセンスアンプの回路図である。
【図１６】図１４及び図１５に示したセンスアンプの動作タイミング図である。
【図１７】図１４及び図１５に示したセンスアンプの動作タイミング図である。
【図１８】図５に示したセルアレイブロックの構成を示す図である。
【図１９】図１８に示したメインビットラインプルアップ制御部の回路図である。
【図２０】図１８に示したカラム選択制御部を示す図である。
【図２１】図１８に示したメインビットライン負荷制御部とサブセルブロックの回路図である。
【図２２】図２１に示したサブセルブロックのリード・ライト動作時のタイミング図である。
【図２３】図２１に示したサブセルブロックのリード・ライト動作時のタイミング図である。
【図２４】本発明に係るデータバス部とカラム選択制御部の連結部のレイアウト図である。
【図２５】本発明に係るＦＲＡＭのセルアレイブロックにＶｐｐを供給するＶｐｐ供給回路の配置図である。
【図２６】図２５に示したＶｐｐ駆動回路８００の構成を示す図である。
【図２７】図２６に示したＶｐｐ駆動回路の動作タイミング図である。
【符号の説明】
１００ 制御回路部
１１０ センスアンプアレイ
１１１ センスアンプ
１１２ ローアドレスパッド
１２０ カラムアドレスディコーダ
１２１ カラムアドレスバッファ
１２２ カラムアドレスパッド
１３０ ローアドレスディコーダ
１３１ ローアドレスバッファ
１４０ 入／出力バッファ
１４１ Ｉ／Ｏパッド
１５０ チップ制御部
１６０ センスアンプデータバス
１６１ センスアンプデータバスライン
１６２、１６３ データバスライン
１７０ グローバルコントローラ
１８０ ローカルコントローラ
２００ データバス部
２１０ データバスライン
３００ セルアレイブロック
３１０ カラム選択制御部
３２０ ワードライン及びプレートライン駆動部
３３０ メインビットラインプルアップ制御部
３４０ メインビットライン負荷制御部
３５０ サブセルブロック
３５１ サブビットライン
３６０ メインビットライン
３７０ 第１の共有レイヤ
３８０ 第２の共有レイヤ
４００ データラインプルアップ制御部
５００ 増幅部
５１０ 第１の比較部
５２０ イコライザー
５２１ ＰＭＯＳトランジスタ
５３０ 第２の比較部
５４０ 貯蔵部
５５０、５６０ スイッチ
６００ 入／出力制御部
６１０ 第１の経路
６２０ 第２の経路
６３０ 第３の経路
６４０ 第４の経路
７００ 第１のＶｐｐポンプ回路
８００ Ｖｐｐ駆動回路
８１０ レベルシフター
８２０ 第２のＶｐｐポンプ回路
８２１、８３１、８３２ ＮＭＯＳトランジスタ
８３０ ドライバー
Claims (15)
- カラム選択制御部と連結されたメインビットライン、及びそれぞれ両端で前記メインビットラインと連結され複数の単位セルが連結された複数のサブビットラインにビットラインが階層化されたセルアレイブロック、
前記カラム選択制御部と連結されるデータバス部、及び
前記データバス部に連結されたセンスアンプデータバスとデータ入／出力バッファとの間に連結されたセンスアンプアレイを含む制御回路部を含むが、
前記複数のセルアレイブロックはマトリクス状に配置され、前記制御回路部は前記メインビットラインに平行した長手方向に前記セルアレイブロック等の一対称線上に配置され、前記データバス部は前記メインビットラインに垂直の長手方向に前記セルアレイブロック等のさらに他の対称線上に配置されることを特徴とする強誘電体メモリ装置。 - 前記データバス部に含まれた複数のデータバスラインは、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインと一対一に連結されることを特徴とする請求項１に記載の強誘電体メモリ装置。
- 前記強誘電体メモリ装置は、前記データバス部の中間部分に互いに隔離して連結された第１及び第２のスイッチ素子をさらに含み、前記センスアンプデータバスに含まれた複数の前記センスアンプデータバスラインは、前記第１及び第２のスイッチ素子の中間領域で前記データバス部に含まれた複数のデータバスラインと一対一に連結され、前記第１及び第２のスイッチ素子のオン・オフに従い前記データバス部の一側と電気的に連結されることを特徴とする請求項１に記載の強誘電体メモリ装置。
- 前記データバス部は、第１のデータバス部及び前記第１のデータバス部と遮断された第２のデータバス部で構成され、前記センスアンプデータバスは前記第１のデータバス部と連結される第１のセンスアンプデータバスと、前記第２のデータバス部と連結される第２のセンスアンプデータバスで構成され、前記それぞれのセンスアンプは前記第１のセンスアンプデータバスに含まれたデータバスライン、又は前記第２のセンスアンプデータバスに含まれたデータバスラインと選択的に連結されることを特徴とする請求項１に記載の強誘電体メモリ装置。
- 前記第１のセンスアンプデータバスに含まれたデータバスラインと、前記第２のセンスアンプデータバスに含まれたデータバスラインは、それぞれ第１のスイッチ素子及び第２のスイッチ素子を経由し前記センスアンプと連結されることを特徴とする請求項４に記載の強誘電体メモリ装置。
- 前記センスアンプアレイは、それぞれ所定の個数のセンスアンプで構成された複数のサブセンスアンプアレイ、
カラムアドレスビットを受信し前記所定のサブセンスアンプアレイに含まれたセンスアンプにのみ共通の制御信号を提供する複数のローカルコントローラ、及び
前記センスアンプアレイに含まれた全てのセンスアンプに共通の制御信号を提供するグローバルコントローラを含むことを特徴とする請求項１〜５のいずれか一項に記載の強誘電体メモリ装置。 - 前記センスアンプは、前記センスアンプデータバスラインと連結されたデータラインをプルアップするデータラインプルアップ制御部、
リード動作時には前記データラインに提供されたデータを増幅して貯蔵し、ライト動作時には入／出力バッファから提供されたデータを増幅して貯蔵する増幅部、及び
ライト動作時には前記増幅部に貯蔵されたデータを前記データラインに提供し、リード動作時には増幅部に貯蔵されたデータを前記入／出力バッファ及び前記データラインに提供する入／出力制御部を含むことを特徴とする請求項６に記載の強誘電体メモリ装置。 - 前記増幅部は、前記データラインの信号と前記レファレンス信号を比較し前記データラインの信号が前記レファレンス信号より大きい場合ハイレベルの出力を有する第１の比較部、
前記データラインの信号と前記レファレンス信号を比較するが、前記第１の比較部の出力と逆レベルの出力を有する第２の比較部、及び
前記第１の比較部の出力端子と第１のトランスミッションゲートを経由し連結された第１の入力端子、及び前記第２の比較部の出力端子と第２のトランスミッションゲートを経由し連結された第２の入力端子を有し、前記第１及び第２の入力端子に提供された信号を貯蔵する貯蔵部を含み、前記第１の比較部、第２の比較部、第１のトランスミッションゲート、第２のトランスミッションゲート、及び貯蔵部は前記グローバルコントローラにより制御されることを特徴とする請求項７に記載の強誘電体メモリ装置。 - 前記入／出力制御部は、前記入／出力バッファから入力されたデータ及び前記入力されたデータの相補値をそれぞれ前記貯蔵部の第１及び第２の入力端子に提供する第１の経路、
前記貯蔵部の第２の入力端子の値を出力する第２の経路、
前記第２の経路から出力された値を前記入／出力バッファに提供する第３の経路、及び
前記第２の経路から出力された値を前記データラインに提供する第４の経路を含み、前記第１の経路、第２の経路、及び第３の経路は前記ローカルコントローラにより制御され、前記第４の経路は前記グローバルコントローラにより制御されることを特徴とする請求項７に記載の強誘電体メモリ装置。 - 前記セルアレイブロックは、第１の制御信号により前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、及び
前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に連結されたセルアレイを含むことを特徴とする請求項１に記載の強誘電体メモリ装置。 - 前記セルアレイは、陽の電源と前記メインビットラインとの間に連結され、第２の制御信号により電流の流れを制御するメインビットライン負荷制御部、
前記メインビットラインプルアップ制御部と前記カラム選択制御部との間に一列に配列され、それぞれの両端で前記メインビットラインと連結される複数のサブセルブロックを含むことを特徴とする請求項１０に記載の強誘電体メモリ装置。 - 前記サブセルブロックは、ゲートに前記サブビットラインの第１端が連結され、ドレインが前記メインビットラインに連結された電流調節用第１のＮＭＯＳトランジスタ、
ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、
ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、
ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及び
ゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の強誘電体メモリ装置。 - 前記カラム選択制御部と前記データバス部の連結部分は、ソースに前記メインビットラインが連結され、ドレインに第１の共有レイヤが連結された前記カラム選択制御部が存在する第１階層、
前記第１の共有レイヤと前記データバス部のデータバスラインを連結する第２の共有レイヤが存在する第２階層、及び
前記データバス部が存在する第３階層を含み、前記第１〜第３階層は下から上に層状構造を有するよう形成されていることを特徴とする請求項１に記載の強誘電体メモリ装置。 - 前記強誘電体メモリ装置は、第１Ｖｐｐポンプ回路、及び
それぞれ前記第１のＶｐｐポンプ回路からＶｐｐを提供され前記セルアレイブロックに駆動電圧を提供する複数のＶｐｐ駆動回路をさらに含み、
第１のＶｐｐポンプ回路は前記制御回路部の両端で前記Ｖｐｐ駆動回路と隣接するよう配置され、前記複数のＶｐｐ駆動回路は前記第１のＶｐｐポンプ回路に対称に前記セルアレイブロック毎に複数が配置されることを特徴とする請求項１に記載の強誘電体メモリ装置。 - 前記Ｖｐｐ駆動回路は、ゲートＶｐｐ信号を発生させる第２のＶｐｐポンプ回路、
ゲートに前記第２のＶｐｐポンプ回路から発生したゲートＶｐｐ信号が入力され、ソースにアドレスディコーダの出力信号が入力される第１のＮＭＯＳトランジスタ、
ゲートに前記第１のＮＭＯＳトランジスタのドレインが連結され、ドレインには前記第１のＶｐｐポンプから出力されたＶｐｐが提供される第２のＮＭＯＳトランジスタ、及び
ゲートはプルダウン制御信号及びアドレスディコーダの出力信号により制御され、ソースは接地されており、ドレインは前記第２のＮＭＯＳトランジスタのソースと連結され、前記ドレインの電圧を駆動電圧として出力する第３のＮＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の強誘電体メモリ装置。
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