JP4043915B2 - 不揮発性強誘電体メモリ装置並びにその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリに関するもので、特に、レイアウトを減少させることができ、電流センシングを利用してメインビットラインのキャパシタンスロードが大きくてもセンシングマージンが優れた不揮発性強誘電体メモリ装置並びにその駆動方法に関する。
【0002】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、すなわちFRAM(Ferroelectric Random Access Memory)はDRAM程度のデータ処理速度を有し、電源のオフ時にもデータを保存する特性のために次世代の記憶素子として注目を浴びている。FRAMはDRAMと類似の構造を有する記憶素子で、キャパシタの材料として強誘電体を使用して強誘電体の特徴である高い残留分極を利用するものである。この残留分極特性により、電界が除去されてもデータが消されない。
【0003】
図1は一般な強誘電体の特性のヒステリシスループ特性図である。図1に示すように、電界により誘起された分極が、電界を除去しても残留分極(或いは自発分極)に起因して消滅されずに一定量(d、a状態)を維持していることが分かる。不揮発性強誘電体メモリセルはこのd、a状態をそれぞれ1、0に対応させて記憶素子に応用したものである。
【0004】
以下、添付の図面を参照して従来の不揮発性強誘電体メモリを説明する。
図2は一般な強誘電体メモリの単位セル構成図である。図2に示すように、一方向にビットラインB/Lが形成され、ビットラインと交差する方向にワードラインW/Lが形成され、ワードラインと同じ方向にワードラインと一定の間隙をあけてプレートラインP/Lが形成され、ゲートがワードラインに連結され、ソースがビットラインに連結されるようにトランジスタT1が形成され、2つの端子のうち第1端子がトランジスタT1のドレーンに連結され、第2端子がプレートラインP/Lに連結されるように強誘電体キャパシタFC1が形成される。
【0005】
次に、このような不揮発性強誘電体メモリ素子のデータ入/出力動作について説明する。
図3aは強誘電体メモリの書込モードの動作タイミング図であり、図3bは強誘電体メモリの読取モードの動作タイミング図である。
まず、書込モードの場合、外部から印加されるチップイネーブル信号CSBpadが“ハイ”から“ロー”に活性化されるとともに、書込イネーブル信号WEBpadがハイからローになると、書込モードが始まる。次いで、書込モードでアドレスがデコードされ、選択されたワードラインの電圧が“ロー”から“ハイ”へ遷移されてセルが選択される。このように、ワードラインがハイ状態を維持している区間で、対応したプレートラインには順次に一定の区間のハイ信号と一定の区間のロー信号が印加される。そして、選択されたセルにロジック値“1”又は“0”を書き込むために該当ビットラインに書込イネーブル信号WEBpadに同期される“ハイ”又は“ロー”信号を印加する。
【0006】
すなわち、ビットラインにハイ信号が印加され、ワードラインに印加される信号のハイ状態の区間でプレートラインに印加される信号がローであれば、強誘電体キャパシタにはロジック値“1”が記録される。そして、ビットラインにロー信号が印加され、プレートラインに印加される信号がハイ信号であれば、強誘電体キャパシタにはロジック値“0”が記録される。
【0007】
次いで、セルに格納されたデータを読み取るための動作を説明する。
外部からのチップイネーブル信号CSBpadをハイからローに活性化させると、ワードラインが選択されるのに先立ってすべてのビットラインがイコライザー信号によりロー電圧になる。そして、各ビットラインを活性化させた後、アドレスをデコードし、デコードされたアドレスにより選択されたワードラインは“ロー”から“ハイ”に遷移して該当セルを選択する。選択されたセルのプレートラインにハイ信号を印加して強誘電体メモリに格納されたロジック値“1”に対応するデータQsを破壊する。もし強誘電体メモリにロジック値“0”が格納されている場合には、それに対応するデータQnsは破壊されない。このようにして破壊されたデータと破壊されないデータは前述したヒステリシスループの原理により互いに異なる値を出力し、センスアンプはロジック値“1”又は“0”をセンシングする。
【0008】
すなわち、データの破壊された場合は、図1のヒステリシスループに示すようにdからfへ変更される場合であり、データの破壊されない場合はaからfへ変更される場合である。従って、一定の時間を経た後、センスアンプがイネーブルされると、データの破壊された場合は増幅されてロジック値“1”を出力し、データの破壊されない場合は増幅されてロジック値“0”を出力する。このように、センスアンプでデータを増幅した後には元のデータに戻さなければならない。
そのため、そのワードラインにハイ信号を印加した状態で対応するプレートラインを“ハイ”から“ロー”に非活性化させる。
【0009】
次に、従来の第1方法による階層的な折り返しビットライン構成を有する不揮発性強誘電体メモリについて説明する。
図4aに示すように、センスアンプ12の位置を中心としてセルアレイが上下に分けて配置されている。すなわち、上部セルアレイブロック10と下部セルアレイブロック11とに分けて配置してある。センスアンプ12は上、下部セルアレイブロック10、11の間に配置され、2本のビットライン当たり1つずつ設けられている。図示のビットラインはメインビットラインを意味し、図4aには図示してないが、1本のメインビットラインに対応してサブビットラインを更に備えている。又、図4aには図示してないが、メインビットラインとサブビットラインとの連結を制御し、各セルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロックを更に備えている。そして、各ビットラインの端部にはカラムスイッチブロック13、14が連結され、カラムスイッチブロック13、14にそれぞれデータバスio<m>、...、io<n>が連結されている。そして、図面には図示してないが、上部セルアレイブロック10と下部セルアレイブロック11の各々のデータバスio<m>、...、io<n>は、全体のセルアレイブロックの一端部に位置するメイン増幅器に連結されている。
更に、上、下部セルアレイブロック10、11はそれぞれ複数のサブセルアレイブロック15_0〜15_n、16_0〜16_nを含む。更に、各々の上、下部セルアレイブロック10、11に対応した参照セルアレイブロック17、18が構成されている。参照セルアレイブロック17は上部セルアレイブロック10とこれに対応するカラムスイッチブロック13との間に構成され、参照セルアレイブロック18は下部セルアレイブロック11とこれに対応するカラムスイッチブロック14との間に構成される。
【0010】
従来の第2方法による階層的なオープンビットライン構造を有する不揮発性強誘電体メモリ装置は、図4bに示すように、センスアンプ22がメインビットライン当たり1つ連結され、各サブセルアレイブロックのセルが各ワードライン/プレートライン対とサブビットラインに1つずつ形成(図示せず)される点を除いては図4aの構成と同様である。
【0011】
【発明が解決しようとする課題】
従来の不揮発性強誘電体メモリ装置は次のような問題点を有する。
センスアンプを各セルアレイブロック毎に配置するため、レイアウトを減少させるのは困難である。
セルデータを電圧センシングによってセンスするため、メインビットラインのキャパシタンスロードが大きいとセンシングマージンが下がり、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが下がるという問題がある。
【0012】
本発明は、上記従来技術の問題点を解決するためのもので、特にレイアウトを効率よく減少させ、センシングマージンを向上させるに適した不揮発性強誘電体メモリ装置並びにその駆動方法を提供することが目的である。
【0013】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、複数の単位セルを含む複数のサブセルアレイブロックを有する複数のセルアレイブロック;サブセルアレイブロック内のカラム単位で対応して一方向に構成される複数のメインビットライン;単位セルから電圧が誘起されるように単位セルの一端子に連結され、メインビットラインと同じ方向に配置される複数のサブビットライン;メインビットラインの信号を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロック;ゲートが単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、ドレーンがメインビットラインに接続され、ソースが接地電圧端に接続され、メインビットラインに伝達される電圧を変化させて単位セルのデータ値を電流センシングするスイッチングトランジスタ;を備えることを特徴とする。
【0014】
上記構成を有する本発明の不揮発性強誘電体メモリ装置の駆動方法は、複数のセルアレイブロックがセンスアンプブロックを共有して使用し、単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、単位セルのデータ値に基づいて第1スイッチングトランジスタに流れる電流値を変化させて第1スイッチングトランジスタのドレーン端子に連結されたメインビットラインの電圧をセンシングしてセルに格納されたデータ値をセンシングすることのできる不揮発性強誘電体メモリ装置を用いて;ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値をサブビットラインに誘起させ;サブビットラインに誘起された値に基づいて第1スイッチングトランジスタに流れる電流値が変わり、第1スイッチングトランジスタのドレーン端に接続されたメインビットラインの電圧値を基準値と比較して単位セルに格納されたデータ値をセンシングし;アクティブ区間に単位セルにロジック“1”のデータをセルフブースト動作により書込み、この後プリチャージ区間に単位セルにロジック“0”のデータを書き込むことを特徴とする。
【0015】
本発明は、FeRAMでデータセンシングを電流を用いて行うもので、一群のセルアレイが複数ある時、一群のセルアレイのデータを一つのセンシング部を通して読み出せるようにレイアウトを構成したものである。このようなレイアウトにおいて、単位セルアレイにロジック“0”のデータを書き込む時にのみサブビットラインの第1スイッチング信号SBSW1がVCCレベルになるようにし、サブビットラインSBLの制御を受けてスイッチング動作を行うNMOSトランジスタを備えることを特徴とする。
【0016】
【発明の実施の形態】
以下、添付の図面を参照して本発明の不揮発性強誘電体メモリ装置並びにその駆動方法を説明する。
本発明1実施形態の不揮発性強誘電体メモリのアレイを概略的に図5aに示す。図示のように、本アレイは、複数のセルアレイ部50_1〜50_nと、各セルアレイ部に対応する複数のカラムセレクタ51_1〜51_nと、複数のセルアレイ部に共通に使用される一つのセンスアンプ部52と、センスアンプ部52内の複数のセンスアンプに共通に連結される一つの参照信号発生部53と、各セルアレイごとに設けられそれぞれのメインビットラインをプルアップさせるためのメインビットラインプルアップ部54とから構成される。
【0017】
一つのセルアレイ部は複数のサブセルアレイブロックから構成されている。サブセルアレイブロックにはそれらを貫くように複数のメインビットラインが配置されている。さらに個々のサブセルアレイブロックにはメインビットラインごとに1本のサブビットライン(図6、図7を参照)が対応して設けられている。そして、各セルアレイ部の各メインビットラインはカラムセレクタ部内の各カラムセレクタC/Sに対応して連結され、カラムセレクタを通った複数の出力信号が共通の信号バスラインを介して共通のセンスアンプ部52内の各センスアンプに連結される。センスアンプ部52内のセンスアンプの個数は信号バスの個数と同じである。また、それぞれのセルアレイ部内のビットラインの数もセンスアンプの個数、したがって信号バスの本数と一致している。
【0018】
上記のような不揮発性強誘電体メモリのアレイは、図5bに示すように、共通のセンスアンプ部52と参照信号発生部53を基準として上下(図面上)にそれぞれ複数のセルアレイ部を配置することができる。更にセルアレイ部に対応するようにそれぞれメインビットラインプルアップ部54,57とカラムセレクタ51,55を配置することができる。信号バスラインは上部セルアレイ部、下部セルアレイ部にそれぞれセンスアンプの個数と対応して配置する。
【0019】
以下、上記構成を有する不揮発性強誘電体メモリにおけるサブセルアレイブロックを第1、第2実施形態に基づいて説明する。
図6a、図6bはサブセルアレイブロックの詳細回路図で、電流量によりセルのデータをセンシングする構成を有する。
前述したように、複数のメインビットラインMBL<0>、MBL<1>、...、MBL<n>がサブセルアレイブロックを貫いて配置されている。サブセルアレイブロック内には、メインビットラインMBL<0>、...、MBL<n>と同じ方向にそれぞれメインビットライに対応させてサブビットラインSBL<0>、SBL<1>、...、SBL<n>を配置している。それぞれのサブビットラインには単位セルと連結されている。さらに、メインビットラインMBL<0>、...、MBL<n>と直交するように配列されるワードライン/プレートライン対(W/L<0>、P/L<0>)、...、(W/L<n>、P/L<n>)がある。各サブセルアレイブロックにはロウ方向とカラム方向に多数のセルが配置されている。
【0020】
図6aは各サブセルアレイを64ロウと64カラムとで構成した例である。各サブセルアレイブロックはロウ方向とカラム方向に多くのセルが配置されている。各ロウ方向のセルは2つのカラム毎に各々配置され、各カラム方向のセルも2つのロウ毎に各々配置されている。従って、1本のワードラインと1本のプレートラインが活性化されると、奇数番目のビットライン又は偶数番目のビットラインのいずれかに連結されたセルだけが選択される。そして、ワードライン/プレートライン対(W/L<0>、P/L<0>)、...、(W/L<n>、P/L<n>)と同じ方向に、サブビットラインプルダウン信号SBPD印加ラインと、第1、第2サブビットラインスイッチ信号SBSW1、SBSW2印加ラインと、サブビットラインプルアップ信号SBPU印加ラインとの4本のラインが設けられている。更に、SBPD、SBSW1、SBSW2、SBPU印加ラインへ加えられる信号による制御を受け、1本のメインビットラインと1本のサブビットラインごとに設けられ、選択されたセルをメインビットラインに連結するか否かを制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック61、62、...を含んでいる。
【0021】
それぞれのスイッチング制御ブロック61は、第1、第2、第3スイッチングトランジスタST1、ST2、ST3で構成されている。第1スイッチングトランジスタST1は、そのゲートがSBSW1印加ラインに連結され、その一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインに連結されている。第2スイッチングトランジスタST2は、そのゲートがSBSW2印加ラインに連結され、一方の電極がサブビットラインに連結され、他方の電極がSBPU印加ラインに連結されている。そして、第3スイッチングトランジスタST3は、そのゲートがSBPD印加ラインに連結され、その一方の電極がサブビットラインに連結され、他方の電極が接地電圧VSS端に連結されている。更に、サブセルアレイブロックには、ゲート端がサブビットラインに連結され、ドレーン端、ソース端はそれぞれメインビットラインMBLと接地VSSラインとの間に連結されるNMOSトランジスタからなる第4スイッチングトランジスタST4が配置されている。この第4スイッチングトランジスタST4は各サブビットライン当たり一つずつ配置されている。
【0022】
上記構成において、各サブセルアレイブロックのサブビットラインにはセルに格納されたデータに対応する電圧が伝達される。この電圧はサブビットラインを介してNMOSトランジスタST4のゲート電極に印加される。上述したように、セルに格納されたデータに対応する電圧の大きさに応じてNMOSトランジスタに流れる電流値が変わり、この電流値の変化によるNMOSトランジスタのドレーン端に連結されたメインビットラインの電圧を参照値と比較してセルのデータをセンシングすることができる。
【0023】
そして、いずれか一つのセルアレイブロック内でロウ方向に並んでいる複数のサブビットラインSBLのうち、選択的に一回の動作に1本のサブビットラインSBLをメインビットラインに連結することができるようにする。すなわち、1本のビットラインに連結される複数のサブビットラインの何れか1本を選択するためにいずれかのSBSW1信号を活性化させて何れか1本のサブビットラインを選択する。これにより、ビットラインにかかるロードを1つのサブビットラインのロードのレベルに減らすことができる。又、サブビットラインSBLは、SBPD印加ラインの信号によりSBPD信号が活性化されると、接地電圧レベルになる。SBPU信号とSBSW2信号はサブビットラインSBLに供給する電圧を調整する信号である。そして、低電圧で動作するときには“ハイ”電圧の発生時にVCC電圧よりも高い電圧を生成して供給する。
【0024】
次に、本発明の不揮発性強誘電体メモリ装置の第2実施形態によるサブセルアレイブロックの構成について説明する。図6bに示すように、一方向にサブセルアレイブロックを貫くように複数のメインビットラインMBL<0>、MBL<1>、...、MBL<n>が配置されている。サブセルアレイブロック内には、メインビットラインMBL<0>、...、MBL<n>と同じ方向にそれぞれメインビットライに対応させてサブビットラインSBL<0>、SBL<1>、...、SBL<n>を配置している。それぞれのサブビットラインには単位セルと連結されている。さらに、メインビットラインMBL<0>、...、MBL<n>とサブビットラインSBLと直交するように配列されるワードライン/プレートライン対(W/L<0>、P/L<0>)、...、(W/L<n>、P/L<n>)がある。
【0025】
図6bは各サブセルアレイを64ロウと64カラムとで構成させた例である。
各サブセルアレイブロックはロウ方向とカラム方向に複数のセルが構成されている。この例においては、各ロウ方向のセルは1つのカラム毎に各々配置され、各カラム方向のセルも1つのロー毎に各々配置されている。そして、ワードライン/プレートライン対(W/L<0>、P/L<0>)、...、(W/L<n>、P/L<n>)と同じ方向に、サブビットラインプルダウン信号SBPD印加ラインと、第1、第2サブビットラインスイッチ信号SBSW1、SBSW2印加ラインと、サブビットラインプルアップ信号SBPU印加ラインとの4本のラインが設けられている。更に、SBPD、SBSW1、SBSW2、SBPU印加ラインへ加えられる信号による制御を受け、1本のメインビットラインと1本のサブビットラインごとに設けられ、選択されたセルをメインビットラインに連結するか否かを制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック63、64、...を含んでいる。
【0026】
それぞれのスイッチング制御ブロックは、第1、第2、第3スイッチングトランジスタST1、ST2、ST3で構成されている。第1スイッチングトランジスタST1は、そのゲートがSBSW1印加ラインに連結され、その一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインに連結されている。第2スイッチングトランジスタST2は、そのゲートがSBSW2印加ラインに連結され、その一方の電極がサブビットラインに連結され、その他方の電極がSBPU印加ラインに連結されている。そして、第3スイッチングトランジスタST3は、そのゲートがSBPD印加ラインに連結され、その一方の電極がサブビットラインに連結され、その他方の電極が接地電圧VSS端に連結されている。更に、更に、サブセルアレイブロックには、ゲート端がサブビットラインに連結され、ドレーン端、ソース端はそれぞれメインビットラインMBLと接地VSSラインとの間に連結されるNMOSトランジスタからなる第4スイッチングトランジスタST4が配置されている。この第4スイッチングトランジスタST4は各サブビットライン当たり一つずつ配置されている。
【0027】
上記構成において、各サブセルアレイブロックのサブビットラインにはセルに格納されたデータに対応する電圧が伝達される。この電圧はサブビットラインを介してNMOSトランジスタのゲート電極に印加される。上記したように、セルに格納されたデータに対応する電圧の大きさに応じてNMOSトランジスタST4に流れる電流値が変わり、これによりNMOSトランジスタのドレーン端に連結されたメインビットラインの電圧をセンシングしてセルのデータをセンシングすることができる。この実施形態でも1本のメインビットラインに連結される複数のサブビットラインSBLのいずれかを選択的に一回の動作に1本のサブビットラインSBLだけメインビットラインに連結することができるようにしている。すなわち、複数のサブビットラインの何れか1本を選択するため、いずれかのサブセルアレイブロックのSBSW1信号だけを活性化させて何れか1本のサブビットラインを選択する。これにより、ビットラインにかかるロードを1本のサブビットラインのロードのレベルに減らすことができる。
【0028】
上述したように、オープンビットラインからなる本発明の第2実施形態によるサブセルアレイブロックは、各セルがワードライン/プレートライン対とサブビットラインに一つずつ形成される点を除いては先に説明した第1実施形態の構成と同様である。
【0029】
以下、1本のメインビットラインMBLに連結されるセンスアンプ部82及びその周辺回路の相互連結関係を説明する。
図8に示すように、1本のメインビットラインMBLにはサブビットラインSBLと、メインビットラインプルアップ部85と、カラムセレクタ81と、センスアンプ部82とが連結されている。1本のメインビットラインMBLには1本以上のサブビットラインSBLが連結されている。図8では1本のメインビットラインに1本のサブビットラインが連結され、サブビットラインに複数のセルが連結されている状態だけを示し、他のサブセルアレイのサブビットラインは省略している。上記構成において、メインビットラインMBLはカラムセレクタC/Sにより選択され、かつ、駆動されていない間はメインビットラインプルアップ部85によりプルアップされている。
【0030】
カラムセレクタ81は、図9に示すように、メインビットラインMBLと信号バスS.Bとの間に電圧降を無くすためのものであり、NMOSとPMOSとからなるトランスファゲートである。図13に示すように、書込動作/読取動作時に常にメインビットラインMBLと信号バスS.Bがターンオンであるように、C/S_Nを“ハイ”レベルにする。そして、メインビットラインプルアップ部85は、図11に示すようにメインビットラインプルアップ信号MBLPUを受けて動作するPMOSトランジスタから構成され、図14に示すように、セルが動作している間はPMOSトランジスタがターンオフであるようにMBLPUを“ハイ”レベルにし、セルが動作しない間にはPMOSトランジスタのターンオン“ロー”レベルとされる。
【0031】
図8においてセンスアンプ部82は、センスアンプ84と、書き込み制御部83と、信号バスS.Bと電源電圧端VCCとの間に構成される第6スイッチングトランジスタST6と、参照バスR.Bと接地電圧端VSSとの間に構成される第7スイッチングトランジスタST7と、参照バスR.Bと電源電圧端VCCとの間に構成される第8スイッチングトランジスタST8とから構成される。この書き込み制御部83は信号バスS.Bを介して伝達されたデータを受けて駆動する。そして、第6、第8スイッチングトランジスタST6、ST8は信号バスと参照バスそれぞれを“ハイ”にプルアップできるロードPMOSで構成され、第7スイッチングトランジスタはNMOSで構成される。
【0032】
第6、第8スイッチングトランジスタはそれぞれプルアップイネーブルPUE信号を受けて動作し、PUEが“ハイ”信号の時はオフ状態となり、“ロー”信号の時はオン状態となる。言い換えれば、図8、図13に示すように、PUEは書込み区間にのみ“ハイ”レベルを出力して第6、第8スイッチングトランジスタをオフさせ、その他の区間では“ロー”レベルを維持して第6、第8スイッチングトランジスタをオンさせる。第6、第8スイッチングトランジスタは、少ないメインセル電流と少ない参照セル電流によっても信号バスS.Bと参照バスR.Bに大きな電圧差が発生するようにするためのものである。
【0033】
又、信号バスS.Bと参照バスR.Bを介して伝達された信号を受けて動作するセンスアンプ84は、図10に示すように、カレントミラー型の第1センスアンプ100と、センスアンプ制御部101と、ラッチ型の第2センスアンプ102とを備えている。更に、センスアンプ部84の出力端と信号バスS.Bとの間にセンスアンプ出力フィードバック制御部103が設けられている。
【0034】
カレントミラー型の第1センスアンプ100は、イコライザー制御部EQCを間において第1、第2カレントミラーが対応している。更に、第1、第2カレントミラーは、図10に示すように、それぞれ2つのNMOSトランジスタを備えており、それらの入力端に信号バスS.Bと参照バスR.Bを介してそれぞれメインセルのデータと参照セルのデータが入力されるように構成されている。双方のNMOSトランジスタのドレーン端にイコライザー制御部が配置されている。
なお、本実施形態においては第1カレントミラーが図面上左側であり、第2カレントミラーが右側である。イコライザー制御部はNMOSとPMOSとからなるトランスファゲートから構成されている。第1カレントミラーの出力端は、参照バスR.Bを介して参照セルのデータを入力されるNMOSトランジスタのドレーン端であり、第2カレントミラーの出力端は、逆に信号バスS.Bを介してメインセルのデータを入力されるNMOSトランジスタのドレーン端である。
【0035】
センスアンプ制御部101は、カレントミラー型の第1センスアンプ100とラッチ型の第2センスアンプ102との間に挿入された2つのトランスファゲートから構成される。センスアンプ制御部101は第1、第2センスアンプ制御信号SACN、SACPに基づいて第1カレントミラーと第2カレントミラーの出力信号を第2センスアンプ102に伝達するか否かを制御する。そして、ラッチ型の第2センスアンプ102にもイコライザー制御部EQCが形成されている。
そして、センスアンプ出力フィードバック制御部103はメモリセルに“0”のデータを書込み又は再書き込みを行うためのものである。
【0036】
次に、本発明による参照信号発生部について説明する。
本発明の参照信号発生部は、図12に示すように、複数の参照キャパシタFC1、FC2、FC3、...、FCNと、NMOSトランジスタからなるレベル初期化部とから構成される。複数の参照キャパシタFC1、FC2、FC3、...、FCNは、これらの第1電極が参照プレートラインREF_PLに共通に連結され、これらの第2電極がストリッジノードSNの参照ラインREF(SN)に共通に連結されて並列的に構成されている。そして、レベル初期化部を構成するNMOSトランジスタのゲートに参照セルイコライザー制御信号REF_EQが印加され、その一方の電極は接地端子Vssに連結され、他方の電極はストリッジノードの参照ラインREF(SN)に連結される。
【0037】
図15に示すように、このような参照信号発生部における参照プレートラインREF_PLは、アクティブ区間の始まるt1区間にのみ“ロー”レベルとなり、他では“ハイ”である。以下、参照信号発生部の動作をt0〜t7の区間に分けてより詳しく説明する。t0、t6、t7はプリチャージ区間であり、t1〜t5区間は連続されるアクティブ区間である。まず、t0区間はアクティブ区間以前のプリチャージ区間であり、参照プレートラインREF_PLは“ハイ”レベルであり、参照セルイコライザー制御信号REF_EQも“ハイ”レベルである。したがって、レベル初期化部を構成するNMOSトランジスタがターンオンするので、参照ラインの出力信号REFは“ロー”レベルである。この後、t1区間はアクティブ区間の始まる区間であり、参照プレートラインREF_PLは“ロー”レベルとなり、参照セルイコライザー制御信号REF_EQは“ハイ”レベルのままであるので、参照REF信号も“ロー”のままである。この後、t2〜t5区間に参照プレートラインが“ハイ”レベルとなり、参照セルイコライザー制御信号は“ロー”レベルとなるので、参照REF信号は“ハイ”レベルに変わる。この後、プリチャージ区間のt6、t7区間には、参照プレートラインREF_PLは“ハイ”レベルを続け、参照セルイコライザー制御信号REF_EQは“ロー”レベルから“ハイ”レベルに遷移することで、参照信号は“ロー”レベルを出力するようになる。
【0038】
結局、上記実施形態のセンスアンプは図15のt3〜t6区間のみ“ハイ”レベルを出力する。
以下、本発明実施形態のセンスアンプの動作について説明する。本発明のセンスアンプ部の動作は、図10、図16に示すように、カレントミラー型の第1センスアンプ100はt3区間に活性化され、ラッチ型の第2センスアンプ102はt4〜t6区間に活性化される。
【0039】
センスアンプ部の動作をt0〜t7区間と各信号別に分けてより詳しく説明すると、次の通りである。前記と同様、t0、t6、t7はプリチャージ区間であり、t1〜t5区間は連続されるアクティブ区間である。まず、チップ選択信号CSBpadはアクティブ区間のt1〜t5の間にのみ“ロー”レベルであり、第1センスアンプ100の第1センスアンプ入力信号SEN_1はt3区間にのみ“ハイ”レベルとなり、第2センスアンプ102の第2センスアンプ入力信号SEN_2はt4〜t6区間にのみ“ハイ”レベルとなる。そして、第1センスアンプ制御信号SACNはt4〜t6区間にのみ“ロー”レベルとなり、第2センスアンプ制御信号SACPはt4〜t6区間にのみ“ハイ”レベルとなる。上記したように、第1、第2センスアンプ制御信号SACN、SACPは互いに反対位相を有し、t4〜t6区間の間は第1センスアンプ100と第2センスアンプ102が連結されないようにする。又、イコライザー制御部EQCのEQNとEQPも反対位相を有し、EQNはt2〜t6区間に“ロー”レベルで、EQPはt2〜t6区間に“ハイ”レベルとなり、イコライザー制御部EQCを非活性化させる。このとき、ワードラインWLはt2〜t4区間、t6区間の間はVPPで、t5区間の間はVPP程昇圧された2VPPとなる。なお、VPPはVCCより高い。
【0040】
次に、本発明の不揮発性強誘電体メモリ装置の実施形態の全体的な動作を説明する。
本発明は、FeRAMメモリセルアレイに関し、セルアレイを複数のサブセルアレイに分けてサブビットラインとメインビットラインを利用するものである。
特に、セルから誘起された電圧をサブビットラインを介して第4スイッチングトランジスタST4のゲート端に印加することにより、セルのデータ値に基づいて第4スイッチングトランジスタST4に流れる電流値を変化させて、第4スイッチングトランジスタST4のドレーン端に連結されたメインビットラインの電圧を参照値と比較してセンシングするものである。
【0041】
このような動作を行う強誘電体メモリ装置の駆動は、ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値をサブビットラインに誘起させる段階と、サブビットラインに誘起された値に基づいて第4スイッチングトランジスタに流れる電流値が変わり、第4スイッチングトランジスタのドレーン端に接続されたメインビットラインの電圧値を基準値と比較して単位セルに格納されたデータ値をセンシングする段階と、アクティブ区間に単位セルにロジック“1”のデータをセルフブースト動作により書込み、この後プリチャージ区間に単位セルにロジック“0”のデータを書き込む段階とに分けて説明することができる。
【0042】
上記動作を行う本実施形態は、図17に示すように、サブビットラインの第1スイッチ信号SBSW1がロジック“0”のデータを書込むとき(t6)だけ活性化されることが特徴である。更に、一般的にロジック“0”とロジック“1”のデータはプリチャージ区間に書き込むが、本発明ではロジック“0”とロジック“1”のデータのうち一つをアクティブ区間に書き込むことでプリチャージ時間を減らすこともその特徴がある。
【0043】
以下、上記特徴を有する本発明の動作をタイミング図を参照して説明する。
セル動作の1サイクルはアクティブ区間とプリチャージ区間とに分けて説明できる。アクティブ区間はチップ選択信号が“ロー”レベルの時であり、プリチャージ区間はチップ選択信号が“ハイ”レベルの時である。
【0044】
全体の動作タイミングをt0〜t7区間に分けて説明する。t0、t6、t7区間はプリチャージ区間であり、t1〜t5区間は連続されるアクティブ区間である。まず、図6、図17に示すように、t0区間はアクティブ区間以前のプリチャージ区間であり、サブビットラインSBLを0VとするためにサブビットラインプルダウンSBPD印加ラインに“VCC”を印加する。このとき、ワードラインWLと、プレートラインPLと、サブビットラインの第1、第2スイッチ信号SBSW1、SBSW2印加ラインと、サブビットラインプルアップ信号SBPU印加ラインと、センスアンプイネーブル信号SEN印加ラインには“0V”電圧を印加する。その後のt1区間はアクティブ区間の始まる区間であり、CSB印加ラインとSBPD印加ラインを“0V”に変え、その他の印加ラインはt0区間の電圧を維持する。t2区間ではワードラインWLとプレートラインPLにVPP電圧を印加し、その他の印加ラインはt1区間の電圧を維持する。これにより、サブビットラインSBLは“ハイ”レベルとなり、これにより第4スイッチングトランジスタST4がターンオンされてメインビットラインMBLが“ロー”レベルに落ちる。次いで、t3区間ではWLとPLは“VPP”を維持し、センスアンプはSENにVCCを印加してイネーブルさせ、その他の印加ラインはt2区間の信号を維持する。
【0045】
そして、t4区間ではワードラインWLは“VPP”を維持し、プレートラインPLは“VPP”から“0V”に遷移し、サブビットラインの第2スイッチ信号SBSW2印加ラインは“0V”から“VPP”に遷移し、サブビットラインプルアップSBPU印加ラインは“0V”を維持し、サブビットラインSBLを“ロー”レベル(0V)とする。このSBSW2をt4区間で前もって“VPP”に遷移させる理由は、アクティブ区間中のt5区間でワードラインとSBSW2を2VPPとしてセルフブースト(self boost)させて強誘電体キャパシタにロジック“1”のデータを書き込むためである。次いで、t5区間はアクティブ区間に全てのセルにロジック“1”のデータを書き込むための区間である。t4区間でSBSW2が“VPP”で、SBPUが“0V”で、SBLがフロート(float)されている時、SBPUを“VPP”に遷移させると、SBLは“VPP”に遷移され、SBSW2は“2VPP”にセルフブーストされる。これにより、SBLの“VPP”信号を受けた選択されたセルの強誘電体キャパシタに“VPP”が伝達される。
【0046】
この後、t6区間はプリチャージ動作の始まる区間であり、ロジック“0”のデータを書き込む。このとき、WL、PLは“VPP”、SBSW1は“VCC”、SBSW2は“0V”に遷移し、SBPUは“VPP”レベルを維持し、SENは“VCC”レベルを維持する。上記したように、SBSW1はこれまでの全区間で“0V”を維持して、このt6区間でのみ“VCC”レベルに遷移されて第1スイッチングトランジスタST1をターンオンさせる。セルトランジスタはターンオンされた状態であるので、PLの“VPP”レベルがSBLを介して第4スイッチングトランジスタのゲートに伝達されて第4スイッチングトランジスタがターンオンする。これにより、メインビットラインMBLが“0V”となり、第1スイッチングトランジスタST1がターンオンしているので、サブビットラインSBLを介してセルにメインビットラインMBLの“0V”を書き込む。このように、サブビットラインSBLは、セルから電圧が誘起され、この電圧を第4スイッチングトランジスタに印加することにより、そのトランジスタを介してメインビットラインを0Vとし、ST1を介してセルにロジック“0”を書き込むことができる。次いで、t7区間はt0区間と同様のアクティブ動作以前と同じ状態を示す。
【0047】
上記したように、従来ではビットラインの“ハイ”データを利用してセンスアンプの動作の終わった後にセルの“ハイ”データを書き込んだが、本発明ではSBPU信号によりセルの“ハイ”データを書き込む。従って、ビットラインでのセンスアンプの動作に係わらず、独立的にセンスアンプが増幅動作している間にセルに“ハイ”データを再び書き込むことができる。特に、SBPUの“ハイ”電圧をVCC以上昇圧された電圧を使用することにより、低電圧動作モードでセルを使用するとき格納電圧を高くすることができるので、1.0V以下の低電圧動作が可能である。又、センスアンプの増幅後に続く“ハイ”データの補強に必要な時間を除去することができるので、セル動作時間とサイクルタイムを減らすことができる。更に、メインビットラインMBLに電流センシングを用いることにより、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンがよく、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが優れる。
【0048】
上記でセル動作を説明するときの、セルの強誘電体キャパシタにVPPを伝達するために動作するセルフブースト動作を図18、図19の回路構成に示している。
図18は第1、第2制御信号CON1、CON2に基づいてVPPを発生させる回路並びにその動作に対する図である。図18に示すように、CON1信号が他端に入力されるNMOSキャパシタと、このNMOSキャパシタの他端(NMOSのゲート入力端)と接地電圧端VSSとの間に構成され、CON2信号を受けて動作する、PMOSとNMOSとからなるCMOSトランジスタと、電源電圧端VCCと出力端VPPとの間に構成され、CMOSトランジスタの出力端の信号を受けて出力信号を決定するPMOSトランジスタとから構成される。図18の回路の動作は、CON1に0Vが印加され、CON2にVCCが印加されると、出力端VPPにはVCCが出力され、CON1にVCCが印加され、CON2に0Vが印加されると、出力端VPPには2VCCが出力される。
【0049】
このような原理をセルの強誘電体キャパシタにVPPを格納する動作に応用すると、次の通りである。
図19に示すように、SBPU印加ラインとSBLが0Vで、SBSW2印加ラインがVPPであるとき、SBPUをVPPとすると、ST2を上記キャパシタと考えるとSBSW2はセルフブーストされて2VPPとなる。上記のように、SBSW2が2VPPにセルフブーストされると、第2スイッチトランジスタST2を介してSBLにVPPが伝達される。そして、プレートラインPLがVPPで、SBLが0Vで、ワードラインWLがVPPであるとき、プレートラインが0Vに遷移され、SBLがVPPに遷移されると、ワードラインはセルフブーストされて2VPP(VPP+α)となる。このとき、SBSW2印加ラインとワードラインWLに伝達される信号を制御するために、ドライバー端部190にそれぞれNMOSトランジスタからなる二つのスイッチ素子を備えているが、これらのスイッチ素子はセルフブースト動作前はターンオンされており、セルフブースト動作の行われた時点にはターンオフされる。このようにして、セルフブースト動作によりセルトランジスタを介して強誘電体キャパシタにVPPが格納される。
【0050】
次に、図20a、図20bを参照して本発明のセルデータに“1”又は“0”が格納されているときの読取り動作を説明する。
まず、図20aに示すように、単位セルにロジック“1”のデータが格納されている場合、読取り時、サブビットラインSBLの電圧も“ハイ”レベルとなるので、第4スイッチングトランジスタに電流量が多くなってメインビットラインMBLに接地レベルの電圧が伝達されてメインビットラインの電圧レベルが参照レベルよりも低くなる。逆に、図20bに示すように、単位セルにロジック“0”のデータが格納されている場合、読取り時、SBLの電圧も低いレベルとなるので、第4スイッチングトランジスタに流れる電流量が少なくなってMBLの電圧が参照レベルよりも高くなる。
【0051】
次に、本発明の第3、第4実施形態による不揮発性強誘電体メモリ装置並びにその動作について説明する。
本発明の第3、第4実施形態による不揮発性強誘電体メモリは、図7a、図7bに示すように、本発明の第1、第2実施形態による回路構成に、データの書込み時の電流漏出を防止する効果のあるNMOSトランジスタからなる第5スイッチングトランジスタST5を更に備えるものである。この第5スイッチングトランジスタST5は、サブビットラインの制御を受ける各第4スイッチングトランジスタに対応して構成されており、ゲート端はメインビットラインスイッチング信号MBSW1に連結され、ドレーン端は第4スイッチングトランジスタST4のソース端に連結され、ソース端は接地電圧端に連結されている。上記において、第3実施形態は折り返しビットライン構成を有し、第4実施形態はオープンビットライン構成(図7b)を有する。
【0052】
以下、第5スイッチングトランジスタを備える第3、第4実施形態による不揮発性強誘電体メモリの駆動方法を説明する。
本発明の第3、第4実施形態による不揮発性強誘電体メモリの駆動方法は、図21に示すように、本発明の第1、第2実施形態による駆動方法に、MBSW1のタイミングを加えたものである。すなわち、MBSW1はロジック“1”のデータとロジック“0”のデータを書き込むときにのみ“ロー”レベルとなり、その書込み動作時に第5スイッチングトランジスタST5をオフさせる。ロジック“1”のデータの書込みはすべてのセルに行う。
【0053】
以下、本発明の第5、第6実施形態による不揮発性強誘電体メモリ装置を説明する。
本発明の第5、第6実施形態による不揮発性強誘電体メモリにおけるサブセルアレイブロックは、図7c、図7dに示すように、本発明の第1、第2実施形態による回路構成に、データの書込み時の電流漏出を防止する効果のあるNMOSトランジスタからなる第5スイッチングトランジスタST5を更に備えるものである。ただし、第5スイッチングトランジスタST5は、ゲート端がメインビットラインスイッチング信号MBSW1に連結され、ドレーン端は、第3、第4実施形態とは異なり、第4スイッチングトランジスタST4の各ソース端に共通に連結されている。ソース端は同様に接地電圧端VSSに連結されている。したがって、サブセルアレイブロックに1つだけ備わる。前記第5実施形態は折り返しビットライン構成を有し(図7c)、第6実施形態はオープンビットライン構成を有する(図7d)。
【0054】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ並びにその駆動方法によると、次のような効果がある。
複数のセンスアンプから構成された一つのセンスアンプ部を複数のセルアレイで共有して使用するので、素子のレイアウトの効率を高めることができる。
セルデータ値に基づいて第4スイッチングトランジスタの電流値が変わることを用いてメインビットラインMBLの電圧を比較/センシングして単位セルのデータをセンシングすることができるので、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンがよく、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが優れる。
第5スイッチングトランジスタを備えることにより、データの書込み時に電流漏出によるセンシング誤差を防止することができる。
第5スイッチングトランジスタをサブセルアレイブロック毎に1つずつ備えるようにすると、電流漏出による問題を防止することができるとともにレイアウトの効率を高めるにも効果的である。
【図面の簡単な説明】
【図1】一般な強誘電体のヒステリシスループ特性図。
【図2】一般な強誘電体メモリの単位セル構成図。
【図3】aは強誘電体メモリの書込モードの動作タイミング図、bは強誘電体メモリの読取モードの動作タイミング図。
【図4a】従来の第1方法による不揮発性強誘電体メモリのアレイ図、
【図4b】従来の第2方法による不揮発性強誘電体メモリのアレイ図。
【図5a】本発明の実施形態による不揮発性強誘電体メモリのアレイ図。
【図5b】本発明の実施形態による不揮発性強誘電体メモリのアレイ図。
【図6a】本発明の第1、第2実施形態によるサブセルアレイブロックの詳細回路図。
【図6b】本発明の第1、第2実施形態によるサブセルアレイブロックの詳細回路図。
【図7a】本発明の第3実施形態によるサブセルアレイブロックの詳細回路図。
【図7b】本発明の第4実施形態によるサブセルアレイブロックの詳細回路図。
【図7c】本発明の第5実施形態によるサブセルアレイブロックの詳細回路図。
【図7d】本発明の第6実施形態によるサブセルアレイブロックの詳細回路図。
【図8】メインビットラインMBLとMBLプルアップ部とカラムセレクタC/Sとセンスアンプの相互連結関係を概略的に示す構成図。
【図9】カラムセレクタの詳細回路図。
【図10】単位センスアンプの詳細回路図。
【図11】図8のMBLプルアップ部の詳細回路図。
【図12】参照信号発生部の詳細回路図。
【図13】図8、図9のC/S_N及びPUEの動作タイミング図。
【図14】MBLプルアップ部の動作タイミング図。
【図15】図12の参照信号発生部の動作タイミング図。
【図16】センスアンプの動作タイミング図。
【図17】本発明の第1、第2実施形態を示す図6a、図6bの回路の動作タイミング図。
【図18】階層的なビットライン構造におけるVPP発生原理を示す回路及びタイミング図。
【図19】階層的なビットライン構造におけるセルフブースト動作を示す回路図。
【図20】a、bは階層的なビットライン構造における読取動作を示す説明図。
【図21】本発明の第3、第4実施形態を示す図7a、図7bの回路の動作タイミング図。
【符号の説明】
50、56 セルアレイ部、
51、55、81 カラムセレクタ、
52、84 センスアンプ、
53 参照信号発生部、
54、57 メインビットラインプルアップ部、
61〜64、71〜74 スイッチング制御ブロック、
82 センスアンプ部、
83 書き込み制御部、
85 メインビットラインプルアップ部、
100 カレントミラー型の第1センスアンプ、
101 センスアンプ制御部、
102 ラッチ型の第2センスアンプ、
103 センスアンプ出力フィードバック制御部。
Claims (18)
- ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通過してそれぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロック内の前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられたサブビットラインと、
第1サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第1スイッチングトランジスタと、第2サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第2ハイレベルにプルアップする第2スイッチングトランジスタと、前記サブビットラインをプルダウンする第3スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記単位セルから誘起された前記電圧を伝達された前記サブビットラインからのその電圧をゲートに受け、ドレーンは前記メインビットラインに接続され、ソースは接地電圧端に接続され、前記メインビットラインに伝達される電圧を変化させて前記単位セルのデータ値を電流センシングする第4スイッチングトランジスタと、
を備え、前記サブビットラインに前記第2スイッチングトランジスタから前記第2ハイレベルを与えて前記単位セルにデータ「1」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第2サブビットラインスイッチ信号印加ラインとワードラインを前記第2ハイレベルより高い第3ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。 - ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通して、それぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロック内の前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられたサブビットラインと、
第1サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第1スイッチングトランジスタと、第2サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第2ハイレベルにプルアップする第2スイッチングトランジスタと、前記サブビットラインをプルダウンする第3スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記サブセルアレイブロック内の前記単位セルから誘起された前記電圧を伝達された前記サブビットラインの制御を受け、前記単位セルのデータ値に基づいて電流値を変えることによって前記メインビットラインの電圧をセンシングさせる第4スイッチングトランジスタと、
前記セルアレイブロックに対応して設けられるカラムセレクタからなるカラムセレクタブロックと、
前記センスアンプブロックに対応して複数の参照信号発生部からなる一つの参照発生ブロックと、
前記メインビットラインをプルアップさせるためのメインビットラインプルアップブロックと
を備え、前記サブビットラインに前記第2スイッチングトランジスタから前記第2ハイレベルを与えて前記単位セルにデータ「1」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第2サブビットラインスイッチ信号印加ラインとワードラインを前記第2ハイレベルより高い第3ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。 - 前記第4スイッチングトランジスタは、ソースが接地電圧端に連結されており、ドレーン端が前記メインビットラインに連結されており、ゲートが前記サブビットラインに連結されていることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。
- データの書込時の電流漏出を防止するために接地電圧端と前記各第4スイッチングトランジスタとの間に第5スイッチングトランジスタST5を更に備え、
前記サブセルアレイブロックにメインビットラインスイッチング信号MBSW印加ラインを更に備えることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。 - 前記第5スイッチングトランジスタは、ゲートが前記メインビットラインスイッチング信号MBSWに連結され、ドレーン端が前記第4スイッチングトランジスタST4のソース端に連結され、ソース端が接地電圧端に連結されて構成されることを特徴とする請求項4に記載の不揮発性強誘電体メモリ装置。
- 前記センスアンプブロックは、
信号バス(S.B)に対応して一つずつ構成されるセンスアンプと、
前記信号バスを介して伝達されたデータを受けて駆動する書き込み制御部と、
前記信号バスと電源電圧端VCCとの間に構成される第6スイッチングトランジスタST6と、
参照バスR.Bと接地電圧端VSSとの間に構成される第7スイッチングトランジスタST7と、
参照バスと電源電圧端との間に構成される第8スイッチングトランジスタST8と
から構成されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。 - 前記センスアンプは、
前記信号バスと前記参照バスを介して伝達された前記第1センシング信号SEN_1を受けて駆動するカレントミラー型の第1センスアンプ部と、
前記第1センスアンプ部の出力信号を制御して出力するセンスアンプ制御部と、
前記センスアンプ制御部の制御を受けて駆動するラッチ型の第2センスアンプ部と、
から構成されることを特徴とする請求項6に記載の不揮発性強誘電体メモリ装置。 - 前記参照信号発生部は、
第1電極が参照プレートラインREF_PLに共通に連結され、第2電極がストリッジノードの参照ラインに共通に連結されて並列的に構成される複数の参照キャパシタFC1、FC2、FC3、...、FCNと、
ゲートに参照セルイコライザー制御信号REF_EQが印加され、一方の電極は接地端子GNDに連結され、他方の電極はストリッジノードの参照ラインに連結されるレベル初期化部と
から構成されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。 - 前記サブセルアレイブロックが階層的な折り返しビットライン構造である時、前記セルアレイは、前記メインビットラインを中心として折る場合、前記単位セルが互いに重ならないように配列、すなわち各ロウのセルは2つのカラム毎にそれぞれ配置され、各カラムのセルも2つのロー毎にそれぞれ配置されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。
- 前記サブセルアレイブロックが階層的なオープンビットライン構造である時、セルアレイを前記メインビットラインを中心として折ると、前記単位セルが互いに重なるように配列、すなわち各ローのセルと各カラムのセルは各カラムと各ロー毎に配置されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。
- 前記セルアレイブロックと前記カラムセレクタと前記メインビットラインプルアップ部は前記センスアンプブロックを基準として上部、下部に対称して配列されることを特徴とする請求項2に記載の不揮発性強誘電体メモリ装置。
- ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通過してそれぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロックに前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられるサブビットラインと、
第1サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第1スイッチングトランジスタと、第2サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第2ハイレベルにプルアップする第2スイッチングトランジスタと、前記サブビットラインをプルダウンする第3スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記サブセルアレイブロック内の前記単位セルから誘起された前記電圧を伝達された前記サブビットラインの制御を受け、前記単位セルのデータ値に基づいて電流値を変えることによって前記メインビットラインの電圧をセンシングさせる第4スイッチングトランジスタと、
前記サブセルアレイブロック内のゲートがメインビットラインスイッチング信号に連結され、ドレーン端が前記第4スイッチングトランジスタの各ソース端に共通に連結され、ソース端が接地電圧端に連結されている第5スイッチングトランジスタと、
前記セルアレイブロックに対応して複数のカラムセレクタからなるカラムセレクタブロックと、
前記センスアンプブロックに対応して複数の参照信号発生部からなる一つの参照発生ブロックと、
前記メインビットラインをプルアップさせるためのメインビットラインプルアップブロックと
を備え、前記サブビットラインに前記第2スイッチングトランジスタから前記第2ハイレベルを与えて前記単位セルにデータ「1」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第2サブビットラインスイッチ信号印加ラインとワードラインを前記第2ハイレベルより高い第3ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。 - 複数の単位セルを含むサブセルアレイブロックに列単位で対応して、一方向に構成された複数のメインビットラインと、
前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
前記単位セルを構成する強誘電体キャパシタと前記サブビットラインとの間の連結可否を制御するトランジスタのゲートに接続され、前記サブビットラインと交差する方向に形成されるワードラインWLと、
前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプブロックと、
前記サブセルアレイブロックに対応して前記サブビットラインと前記メインビットラインの連結可否を制御し、前記サブビットラインがプルアップされるのを制御し、前記サブビットラインを選択的にプルダウンさせるようにそれぞれ前記サブビットラインと垂直方向に直交して配列された第1サブビットラインスイッチ信号(SBSW1)印加ラインと、第2サブビットラインスイッチ信号(SBSW2)印加ラインと、サブビットラインプルアップ信号(SBPU)印加ラインと、サブビットラインプルダウン信号(SBPD)印加ラインとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
複数のセルアレイブロックがセンスアンプブロックを共有して使用し、単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、前記単位セルのデータ値に基づいて第1スイッチングトランジスタに流れる電流値を変化させて、前記第1スイッチングトランジスタのドレーン端子に連結されたメインビットラインの電圧を検出してセルに格納されたデータ値をセンシングすることのできる不揮発性強誘電体メモリ装置を用いて、
ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値を前記サブビットラインに誘起させる段階、
前記サブビットラインに誘起された値に基づいて前記第1スイッチングトランジスタに流れる電流値が変わり、前記第1スイッチングトランジスタのドレーン端に接続された前記メインビットラインの電圧値を基準値と比較して前記単位セルに格納されたデータ値をセンシングする段階、
アクティブ区間に、前記サブビットラインに前記サブビットラインプルアップ信号(SBPU)印加ラインから動作電圧より高い第2ハイレベルを与え、前記サブビットラインと前記メインビットラインの連結を否定し、前記第2サブビットライン信号印加ライン(SBSW2)とワードラインを前記第2ハイレベルより高い第3ハイレベルにセルフブーストさせて前記単位セルにロジック“1”のデータを書込み、この後プリチャージ区間に前記単位セルにロジック“0”のデータを書き込む段階、
を備えることを特徴とする不揮発性強誘電体メモリ装置の駆動方法。 - 前記単位セルにロジック“1”のデータが格納されている場合、
前記サブビットラインには“ハイ”レベルの電圧が伝達され、前記第1スイッチングトランジスタに流れる電流量が多くて前記メインビットラインに接地レベルの電圧が伝達される段階、
前記メインビットラインに伝達された電圧値を基準値と比較して、小さければ前記単位セルにロジック“1”のデータが格納されていることをセンシングする段階、
を含むことを特徴とする請求項13に記載の不揮発性強誘電体メモリ装置の駆動方法。 - 前記単位セルにロジック“1”とロジック“0”のデータを書き込む動作は、
連続されるアクティブ区間をt1、t2、t3、t4、t5区間に分け、プリチャージ区間をt0、t6区間に分ける時、
前記t0区間に前記サブビットラインプルダウン(SBPD)信号印加ラインに第1ハイレベル(VCC)の電圧を印加して前記サブビットラインを“ロー”レベルにプルダウンさせる段階、
前記t1区間にチップ選択信号(CSB)を“ロー”レベルに遷移させ、前記SBPDを“ロー”レベルの電圧に遷移させる段階、
前記ワードラインWLはt2、t3、t4区間の間、前記プレートライン(PL)はt2、t3区間に第1ハイレベルの電圧(VCC)よりも大きな第2ハイレベルの電圧(VPP)を印加して前記単位セルのデータを前記サブビットラインに伝達し、前記第1スイッチングトランジスタを介してメインビットラインが一定のレベル減少するように遷移させる段階、
前記t4区間に前記第2サブビットラインスイッチ(SBSW2)印加ラインに第2ハイレベルの電圧(VPP)を印加し、前記プレートライン(PL)をローレベルに遷移させ、t5区間に前記アブビットプルアップ(SBPU)印加ラインに第2ハイレベルの電圧VPPを印加して前記ワードラインと前記SBSW2を前記第2ハイレベル(VPP)よりも大きな第3ハイレベルの電圧にセルフブーストさせて強誘電体キャパシタにロジック“1”のデータを書き込む段階、
前記t6区間に前記ワードラインと前記プレートラインを第2ハイレベルに遷移させ、前記第1サブビットラインスイッチ(SBSW1)印加ラインにはt6区間にのみ第1ハイレベルの電圧を印加して強誘電体キャパシタにロジック“0”のデータを書き込む段階、
を備えることを特徴とする請求項13に記載の不揮発性強誘電体メモリ装置の駆動方法。 - 前記第2ハイレベルの電圧は第1ハイレベルの電圧よりも2倍大きい電圧であることを特徴とする請求項15に記載の不揮発性強誘電体メモリ装置の駆動方法。
- セルフブーストされた前記第3ハイレベルの電圧は第2ハイレベルの電圧よりも2倍大きい電圧であることを特徴とする請求項15に記載の不揮発性強誘電体メモリ装置の駆動方法。
- 前記第1スイッチングトランジスタのソース端と接地電圧端との間に第2スイッチングトランジスタを更に備えて、前記単位セルにロジック“1”とロジック“0”のデータを書き込む時にのみ“ロー”レベルを出力するようにすることを特徴とする請求項13に記載の不揮発性強誘電体メモリ装置の駆動方法。
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