KR20030037789A

KR20030037789A - 불휘발성 강유전체 메모리 장치 및 그 구동방법

Info

Publication number: KR20030037789A
Application number: KR1020010068652A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-11-05
Filing date: 2001-11-05
Publication date: 2003-05-16
Also published as: US6707700B2; JP2003151265A; KR100451762B1; JP4043915B2; US20030086312A1

Abstract

레이아웃을 효율적으로 감소시키며 센싱마진을 향상시키기에 알맞은 불휘발성 강유전체 메모리 장치 및 그 구동방법을 제공하기 위한 것으로, 이와 같은 불휘발성 강유전체 메모리 장치는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이 블록들을 구비한 복수개의 셀 어레이 블록들, 상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들, 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 상기 메인 비트 라인의 신호를 증폭시키며 복수개의 셀 어레이 블록에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프 블록, 게이트는 상기 단위 셀로부터 유기된 전압값을 전달 받은 상기 서브 비트라인의 제어를 받고, 드레인은 상기 메인 비트라인에 접속되고, 소오스는 접지전압단에 접속되어 상기 서브 비트라인에 유기된 전압에 따라 흐르는 전류량이 변하여, 상기 메인 비트라인에 전달되는 전압을 변화시켜서 상기 단위셀의 데이터값을 전류센싱하기 위한 스위칭 트랜지스터로 구성됨을 특징으로 한다.

Description

불휘발성 강유전체 메모리 장치 및 그 구동방법{nonvolatile ferroelectric memory device and method for operation the same}

본 발명은 반도체 메모리에 대한 것으로, 특히 레이아웃을 감소시킬 수 있으며 전류 센싱을 이용하여 메인 비트라인의 커패시턴스 로드가 커도 센싱 마진이 우수한 불휘발성 강유전체 메모리 장치 및 그 구동방법에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)를 유지하고 있는 것을 볼 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

이하, 첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리에 대하여 설명하면 다음과 같다.

도 2는 일반적인 강유전체 메모리의 단위 셀 구성도이다.

도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.

이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.

도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도이고, 도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도이다.

먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.

이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.

이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.

즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.

이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.

그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.

만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.

이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.

다음에 종래 제1방법에 따른 계층적 폴디드 비트라인 구성을 갖는 불휘발성 강유전체 메모리에 대하여 설명한다.

도 4a에 도시한 바와 같이 크게 상부(Top) 셀 어레이 블록(10)과 하부(Bottom) 셀 어레이 블록(11)으로 나누어 구성되고, 상기 상,하부 셀 어레이 블록(10)(11)의 중간에 센스 앰프(12)가 두개의 비트 라인당 한개씩 배열되어 있다.

이때 비트 라인은 메인 비트 라인을 의미하는 것이고, 도4a에는 도시되어 있지 않지만 하나의 메인 비트 라인에 대응하여 서브 비트 라인이 더 구비되어 있다.

또한 도4a에는 도시되어 있지 않지만 메인 비트 라인과 서브 비트 라인과의 연결을 제어하고, 각 셀의 강유전체 커패시터에 전달되는 전압을 제어하기 위한 스위칭 제어 블록이 더 구비되어 있다.

그리고 각 비트 라인의 끝단에는 컬럼 스위치 블록(13)(14)이 연결되어 있고, 컬럼 스위치 블록(13,14)에 각각 데이터 버스(io<m>,.....,io<n>)와 연결된다.

그리고 도면에는 도시되지 않았지만 상부 셀 어레이 블록(10)과 하부 셀 어레이 블록(11)의 각각의 데이터 버스(io<m>,...,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기에 연결된다.

그리고 상,하부 셀 어레이 블록(10)(11)은 각각 복수개의 서브 셀 어레이(sub-cell array) 블록들(15_0 ~ 15_n)(16_0 ~ 16_n)을 포함한다.

그리고 각각의 상,하부 셀 어레이 블록(10)(11)에 대응하여 레퍼런스 셀 어레이 블록(17)(18)이 구성된다.

이때 레퍼런스 셀 어레이 블록(17)은 상부 셀 어레이 블록(10)과 이에 대응하는 컬럼 스위치 블록(13)들의 사이에 구성된다.

그리고 레퍼런스 셀 어레이 블록(18)은 하부 셀 어레이 블록(11)과 이에 대응하는 컬럼 스위치 블록(14)들의 사이에 구성된다.

그리도 종래 제2방법에 따른 계층적 오픈 비트라인 구조를 갖는 불휘발성 강유전체 메모리 장치는 도 4b에 도시한 바와 같이 센스앰프(22)가 메인 비트라인당 한개가 연결되었고, 각 서브 셀 어레이 블록의 셀들이 각 워드라인과 플레이트 라인쌍들과 서브 비트 라인에 하나씩 형성(도면에는 도시되지 않았음)되었다는 것을제외하고는 도 4a의 구성과 동일하다.

상기와 같은 종래 불휘발성 강유전체 메모리 장치는 다음과 같은 문제가 있다.

첫째, 센스앰프를 각 셀 어레이 블록마다 배치하므로 레이아웃을 감소시키는데 어려움이 있다.

둘째, 셀 데이터를 전압 센싱에 의해서 진행하므로 메인 비트라인의 커패시턴스 로드(Capacitance Load)가 커도 센싱 마진이 떨어지고, 메인 비트라인 장체의 커패시터스 미스매치(mismatch)가 있어도 센싱 마진이 떨어지는 문제가 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 레이아웃을 효율적으로 감소시키며 센싱마진을 향상시키기에 알맞은 불휘발성 강유전체 메모리 장치 및 그 구동방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프 특성도

도 2는 일반적인 강유전체 메모리의 단위 셀 구성도

도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도

도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도

도 4a는 종래 제1방법에 따른 불휘발성 강유전체 메모리의 어레이도

도 4b는 종래 제1방법에 따른 불휘발성 강유전체 메모리의 어레이도

도 5a와 도 5b는 본 발명의 실시예에 따른 불휘발성 강유전체 메모리의 어레이도

도 6a와 도 6b는 본 발명 제1, 제2실시예에 따른 서브 셀 어레이 블록의 상세회로도

도 7a와 도 7b는 본 발명 제3, 제4실시예에 따른 서브 셀 어레이 블록의 상세회로도

도 7c와 도 7d는 본 발명 제5, 제6실시예에 따른 서브 셀 어레이 블록의 상세회로도

도 8은 메인 비트 라인(Main Bit Line:MBL)과 MBL 풀업(Pull-up)부와 칼럼셀렉터(Column Selector:C/S)와 센스앰프의 상호 연결관계를 개략적으로 나타낸 구성도

도 9는 칼럼셀렉터(C/S)의 상세회로도

도 10은 단위 센스앰프의 상세회로도

도 11은 도 8의 MBL 풀업부의 상세회로도

도 12는 레퍼런스 발생부의 상세회로도

도 13은 도 8과 도 9의 C/S_N 및 PUE의 동작 타이밍도

도 14는 MBL 풀업부의 동작 타이밍도

도 15는 도 12의 레퍼런스 발생부의 동작 타이밍도

도 16은 센스앰프의 동작 타이밍도

도 17은 본 발명 제1, 제2실시예를 나타낸 도 6a와 도 6b 회로의 동작 타이밍도

도 18은 계층적 비트라인 구조에서 VPP 발생 원리를 나타낸 회로 및 타이밍도

도 19는 계층적 비트라인 구조에서 셀프 부스트 동작을 나타낸 회로도

도 20a와 도 20b는 계층적 비트라인 구조에서 리드 동작을 나타낸 설명도

도 21은 본 발명 제3, 제4실시예를 나타낸 도 7a와 도 7b 회로의 동작 타이밍도

* 도면의 주요 부분에 대한 부호의 설명 *

50, 56 : 셀 어레이부 51, 55, 81 : 칼럼 셀렉터

52, 84 : 센스앰프 53 : 레퍼런스 발생부

54, 57 : 메인 비트라인 풀업부 61~64, 71~74 : 스위칭 제어 블록

82 : 센스앰프부 83 : 라이트 컨트롤부

85 : 메인 비트라인 풀업부 100 : 커런트 미러형 제1센스앰프

101 : 센스앰프 컨트롤부 102 : 래치형 제2센스앰프

103 : 센스앰프 출력 피드백 컨트롤부

상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리 장치는 복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이 블록들을 구비한 복수개의 셀 어레이 블록들, 상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들, 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 상기 메인 비트 라인의 신호를 증폭시키며 복수개의 셀 어레이 블록에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프 블록, 게이트는 상기 단위 셀로부터 유기된 전압값을 전달 받은 상기 서브 비트라인의 제어를 받고, 드레인은 상기 메인 비트라인에 접속되고, 소오스는 접지전압단에 접속되어 상기 서브 비트라인에 유기된 전압에 따라 흐르는 전류량이 변하여, 상기 메인 비트라인에 전달되는 전압을 변화시켜서 상기 단위셀의 데이터값을 전류센싱하기 위한 스위칭 트랜지스터로 구성됨을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리 장치의 구동방법은 복수개의 셀 어레이 블록들이 센스앰프 블록을 공유하여 사용하며, 단위 셀로부터 유기된 전압값을 전달 받은 서브 비트라인의 제어를 받고, 상기 단위 셀의 데이터 값에 따라 제1스위칭 트랜지스터에 흐르는 전류값을 다르게 하여 상기 제1스위칭 트랜지스터의 드레인 단자에 연결된 메인 비트라인의 전압을 센싱하여 셀에 저장된 데이터값을 센싱할 수 있는 비휘발성 강유전체 메모리 장치를 준비하는 단계와, 워드라인과 플레이트 라인에 하이레벨의 전압을 인가하여 단위셀에 저장된 데이터값을 상기 서브 비트라인으로 유기시키는 단계와, 상기 서브 비트라인으로 유기된 값에 따라 상기 제1스위칭 트랜지스터에 흐르는 전류값이 변화되고 상기 제1스위칭 트랜지스터의 드레인단에 접속된 상기 메인 비트라인의 전압값을 기준값과 비교하여 상기 단위 셀에 저장된 데이터값을 센싱하는 단계와, 액티브 구간에 상기 단위 셀에 로직"1" 데이타를 셀프 부스트 동작에 의해 라이트(Write)하고, 이후에 프리차아지 구간동안 상기 단위 셀에 로직"0" 데이타를 라이트하는 단계를 포함함을 특징으로 한다.

본 발명은 FeRAM에서 데이터 센싱을 전류를 이용하여 하는 것으로써, 일군의셀 어레이가 복수개 있을 때, 일군의 셀 어레이들의 데이타를 하나의 센싱부를 통해서 읽어낼 수 있도록 레이아웃을 구성한 것이다.

이와 같은 레이아웃에서 단위 셀 어레이에 로직"0" 데이터를 쓸때만 서브 비트라인 제1스위칭 신호(SBSW1)가 VCC 레벨이 되도록 하고, 서브 비트라인(SBL)의 제어를 받아서 스위칭 동작하는 앤모스 트랜지스터를 더 구비시킨 것에 그 특징이 있다.

이하, 첨부 도면을 참조하여 본 발명 불휘발성 강유전체 메모리 장치 및 그의 구동방법에 대하여 설명하면 다음과 같다.

본 발명의 불휘발성 강유전체 메모리의 어레이를 개략적으로 설명하면 도 5a에 도시한 바와 같이 복수개의 셀 어레이부(50_1 ~ 50_n)와, 각 셀 어레이부에 대응하는 복수개의 칼럼 셀렉터(51_1 ~ 51_n)와, 상기 복수개의 셀 어레이부에 공통으로 사용되는 하나의 센스앰프부(52)와, 센스앰프부(52)내의 복수개의 센스앰프에 공통 연결되는 하나의 레퍼런스 발생부(53)와, 각 셀 어레이의 메인 비트라인을 풀업(Pull-up)시키기 위한 메인 비트라인 풀업부(54)로 구성된다.

상기에서 하나의 셀 어레이부는 복수개의 서브 셀 어레이 블록으로 구성되고, 상기 서브 셀 어레이 블록에는 복수개의 메인 비트라인과, 메인 비트라인당 하나의 서브 비트라인(도 6과 도 7 참조)이 대응되어 구성된다.

그리고 각 셀어레이부의 메인 비트라인은 칼럼셀렉터부내의 칼럼셀렉터(C/S)에 하나씩 대응되어 연결되고, 칼럼셀렉터를 통과한 복수개의 출력신호들은 공통의 신호버스(Signal Bus)라인을 통해서 공통의 센스앰프부(52)내의 각 센스앰프에 연결된다.

이때 센스앰프부(52)내의 센스앰프의 개수는 신호버스(Signal Bus)의 개수와 같다.

상기와 같은 불휘발성 강유전체 메모리의 어레이는 도 5b에 도시한 바와 같이 공통의 센스앰프부(52)와 레퍼런스 발생부(53)를 기준으로 상부와 하부에 각각 복수개의 셀 어레이부를 배치시킬 수 있고, 또한 셀 어레이부에 대응하도록 각각 메인 비트라인 풀업부(57)와 칼럼셀렉터(55)를 배치시킬 수 있다.

이때 신호버스(Signal Bus)라인은 상부 셀 어레이부와 하부 셀 어레이부에 각각 센스앰프의 개수와 대응되게 배치시킨다.

상기와 같은 구성을 갖는 불휘발성 강유전체 메모리에서 본 발명의 제1, 제2실시예에 따른 서브 셀 어레이 블록의 구성에 대하여 설명하면 다음과 같다.

도 6a와 도 6b는 서브 셀 어레이 블록의 상세회로도로써, 전류량에 의해 셀의 데이터를 센싱하기 위한 구성을 갖는다.

도 6a에 도시한 바와 같이 일방향으로 배열된 복수개의 메인 비트 라인(MBL<0>,MBL<1>,···,MBL<n>)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL<0>,···,MBL<n>)들과 동일 방향으로 배열된 서브 비트 라인(SBL<0>,SBL<1>,…,SBL<n>)들이 있다.

그리고 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 직교하도록 배열된 워드 라인/플레이트 라인 쌍들((W/L<0>,P/L<0>),...,(W/L<n>,P/L<n>))이 있다.

각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.

이때 도 6a는 각 서브 셀 어레이를 64로우(Row)와 64칼럼(Column)으로 구성하였을 경우를 예를 들어 나타낸 것으로, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.

상기에서 각 로우(Row) 방향의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼 방향의 셀들도 두 개의 로우(Row) 마다 각각 배치되어 있다.

따라서 한 개의 워드라인과 한 개의 플레이트 라인이 활성화되면 홀수번째 비트라인 아니면 짝수번째 비트라인과 연결된 셀만이 선택되어 선택되지 않은 짝수/홀수 비트라인들은 레퍼런스 라인으로 사용된다.

그리고 워드 라인/플레이트 라인 쌍들((W/L<0>,P/L<0>),...,(W/L<n>,P/L<n>))과 동일한 방향으로 구성되는 서브 비트라인 풀다운 신호(Sub Bit line Pull Down:SBPD) 인가라인과 제1, 제2서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW1,SBSW2) 인가라인과 서브 비트라인 풀업 신호(Sub Bit line Pull Up:SBPU) 인가라인이 있다.

그리고 상기 SBPD, SBSW1, SBSW2와 SBPU 인가라인의 제어를 받고, 하나의 메인 비트라인과 하나의 서브 비트라인에 대응하여 구성되며, 선택된 셀이 메인 비트라인과 연결될지 아니면 서브 비트라인에 연결될지의 여부를 제어하고, 선택된 셀의 강유전체 커패시터에 전달되는 전압을 제어하는 스위칭 제어 블록(61,62,‥‥)들을 포함하여 구성된다.

여기서, 상기 스위칭 제어 블록(61)은 각각 제 1,2,3 스위칭트랜지스터(ST1,ST2,ST3)로 구성된다.

이때 제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가라인에 연결되고 한쪽 전극과 다른쪽 전극이 각각 메인 비트라인과 서브 비트라인에 연결된다.

그리고 제2스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른쪽 전극은 SBPU 인가라인에 연결된다.

그리고 제3스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른쪽 전극은 접지전압(VSS)단에 연결된다.

그리고 게이트단은 서브 비트라인에 연결되고 드레인단과 소오스단은 각각 메인 비트라인(Main Bit Line:MBL)과 접지(VSS)라인 사이에 연결되는 앤모스 트랜지스터로 구성된 제4스위칭 트랜지스터(ST4)가 있다.

이때 제4스위칭 트랜지스터(ST4)는 각 서브 비트라인당 하나씩 구성된다.

상기에서 각 서브 셀 어레이 블록의 서브 비트라인에는 셀에 저장된 데이터에 상응하는 전압이 전달되고, 이 전압은 서브 비트라인을 통해서 앤모스 트랜지스터의 게이트전극에 인가된다.

상기에서와 같이 셀에 저장된 데이터에 상응하는 전압 크기에 따라서 앤모스 트랜지스터에 흐르는 전류값이 달라지고, 이에 따라서 앤모스 트랜지스터의 드레인단에 연결된 메인 비트라인 전압을 레퍼런스값과 비교하여 셀의 데이터를 센싱할 수 있다.

그리고 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.

즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 SBSW1신호들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.

이에 의해서 비트 라인에 걸리는 로드(load)를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.

또한 상기 SBL은 SBPD 인가라인의 신호에 의해 SBPD 신호가 활성화되면 SBL 신호를 접지전압 레벨이 되도록 조정한다.

상기 SBPU와 SBSW2 신호는 SBL에 공급한 전원을 조정하는 신호이다.

그리고 저전압에서는 "하이(High)" 전압 발생시 VCC 전압보다 높은 전압을 생성하여 공급한다.

다음에 본 발명 제2실시예에 따른 불휘발성 강유전체 메모리 장치의 서브셀 어레이 블록의 구성에 대하여 설명한다.

도 6b에 도시한 바와 같이 일방향으로 배열된 복수개의 메인 비트 라인(MBL<0>,MBL<1>,···,MBL<n>)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL<0>,···,MBL<n>)들과 동일 방향으로 배열된 서브 비트 라인(SBL<0>,SBL<1>,…,SBL<n>)들이 있다.

그리고 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 서브 비트 라인(SBL)들과 직교하도록 배열된 워드 라인/플레이트 라인 쌍들((WL<0>,PL<0>),...,(WL<n>,PL<n>))이 있다.

이때 도 6b는 각 서브 셀 어레이가 64로우(Row)와 64칼럼(Column)으로 구성된 예를 나타낸 것으로, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.

상기에서 각 로우(Row) 방향의 셀들은 한개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼 방향의 셀들도 한개의 로우(Row) 마다 각각 배치되어 있다.

그리고 워드 라인/플레이트 라인 쌍들((WL<0>,PL<0>),.....,(WL<n>,PL<n>))과 동일한 방향으로 구성되는 서브 비트라인 풀다운 신호(Sub Bit line Pull Down:SBPD) 인가라인과 제1, 제2서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW1,SBSW2) 인가라인과 서브 비트라인 풀업 신호(Sub Bit line Pull Up:SBPU) 인가라인이 있다.

그리고 상기 SBPD, SBSW1, SBSW2와 SBPU 인가라인의 제어를 받으며, 하나의 메인 비트라인과 하나의 서브 비트라인에 대응하여 구성되며, 선택된 셀이 메인 비트라인과 연결될지 아니면 서브 비트라인과 연결될지의 여부를 제어하고, 또한 선택된 셀의 강유전체에 전달되는 전압을 제어하는 스위칭 제어 블록들(63,64,‥‥)을 포함하여 구성된다.

여기서, 상기 스위칭 제어 블록은 각각 제 1,2,3 스위칭 트랜지스터(ST1,ST2,ST3)로 구성된다.

제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가 라인에 연결되고 한쪽 전극과 다른쪽 전극이 각각 메인 비트라인과 서브 비트라인에 연결된다.

그리고 제2스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른쪽 전극은 SBPU 인가 라인에 연결된다.

그리고 제3스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른쪽 전극은 접지전압(VSS)단에 연결된다.

그리고 게이트단은 서브 비트라인과 연결되고 드레인단과 소오스단은 각각 메인 비트라인(Main Bit Line:MBL)과 접지(VSS)라인 사이에 연결되는 앤모스 트랜지스터가 있다.

이때 앤모스 트랜지스터는 각 서브 비트라인당 하나씩 구성된다.

상기에서와 같이 셀에 저장된 데이터에 상응하는 전압 크기에 따라서 앤모스 트랜지스터에 흐르는 전류값이 달라지고, 이에 따라서 앤모스 트랜지스터의 드레인단에 연결된 메인 비트라인 전압을 센싱하여 셀의 데이터를 센싱할 수 있다.

복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.

즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 SBSW1 신호들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.

상기에 설명한 바와 같이 오픈 비트 라인으로 구성된 본 발명 제2실시예에따른 서브 셀 어레이 블럭은 각 셀들이 워드라인과 플레이트 라인쌍들과 서브 비트 라인에 하나씩 형성되었다는 것을 제외하고는 본 발명 제1실시예의 구성과 동일하다.

다음에 하나의 메인 비트라인(MBL)에 연결된 센스앰프부(82) 및 그 주변회로의 상호 연결 관계에 대하여 설명한다.

도 8에 도시한 바와 같이 하나의 메인 비트라인(MBL)에는 서브 비트라인(SBL)과 메인 비트라인 풀업부(85)와 칼럼 셀렉터(C/S)(81)와 센스앰프부(82)가 연결되어 있다.

이때 하나의 메인 비트라인(MBL)에는 하나 이상의 서브 비트라인(SBL)이 연결되는데, 도 8에서는 하나의 메인 비트라인에 하나의 서브 비트라인이 연결되고 서브 비트라인에 복수개의 셀들이 연결된 것을 나타낸 것이다.

상기에서 메인 비트라인(MBL)은 칼럼 셀렉터(C/S)에 의해 선택이 결정되고, 구동하지 않을 동안에는 메인 비트라인 풀업부(85)에 의해서 풀업(pull-up)된다.

이때 칼럼 셀렉터(C/S)(81)는 도 9에서와 같이 메인 비트라인(MBL)과 시그널 버스(S.B:Signal Bus) 사이에 전압강하(Voltage Drop)가 없도록 하기 위한 것이며, 앤모스와 피모스로 구성된 트랜스퍼 게이트로써, 도 13에 도시된 바와 같이 라이트 동작과 리드 동작시 항상 메인 비트라인(MBL)과 시그널 버스(S.B)가 턴온되어 있도록 C/S_N을 "하이"레벨로 출력한다.

그리고 메인 비트라인 풀업부(54)는 도 11에서와 같이 메인 비트라인 풀업신호(MBLPU)를 받아 구동하는 피모스 트랜지스터로 구성되며, 도 14에 도시한 바와같이 셀이 동작하는 동안에는 피모스 트랜지스터가 턴오프(Turn Off) 되도록 MBLPU을 "하이"레벨을 출력시키고, 셀이 동작하지 않는 구간 동안에는 피모스 트랜지스터가 턴온(Turn On)되도록 "로우"레벨을 출력시킨다.

또한 도8에서 센스앰프부(82)는 센스앰프(84)와, 라이트 컨트롤부(83)와, 시그널 버스(S.B)와 전원전압단(VCC) 사이에 구성된 제6스위칭 트랜지스터(ST6)와, 레퍼런스 버스(R.B:Reference Bus)와 접지전압단(VSS) 사이에 구성된 제7스위칭 트랜지스터(ST7)와, 레퍼런스 버스(R.B)와 전원전압단(VCC) 사이에 구성된 제8스위칭 트랜지스터(ST8)로 구성되었다.

이때 라이트 컨트롤부(83)는 시그널 버스(S.B)를 통해 전달된 데이터를 받아 구동한다.

그리고 제6, 제8스위칭 트랜지스터(ST6,ST8)는 시그널 버스와 레퍼런스 버스를 "하이(High)"로 풀-업(Pull-Up)할 수 있는 로드 피모스(Load PMOS)로 구성되었고, 제2스위칭 트랜지스터는 앤모스로 구성되었다.

이때 제1, 제3스위칭 트랜지스터는 각각 풀-업 인에이블(PUE:Pull-Up Enable) 신호를 받아 동작하고, PUE가 "하이"신호일 때는 오프(OFF) 상태가 되고, "로우"신호일 때는 온(ON) 상태가 된다.

다시말해서 도 8과 도 13에 도시된 바와 같이 PUE는 라이트(write) 구간에만 "하이"레벨을 출력하여 제1, 제3스위칭 트랜지스터를 오프(OFF)시키고, 그 이외의 구간에는 "로우"레벨을 유지하여 제1, 제3스위칭 트랜지스터를 온(ON)시킨다.

상기에서 제1, 제3스위칭 트랜지스터는 적은 메인 셀 전류와 적은 레퍼런스셀 전류에 의해서도 시그널 버스(S.B)와 레퍼런스 버스(R.B)에 큰 전압차가 발생하도록 한다.

다음에 시그널 버스(S.B)와 레퍼런스 버스(R.B)를 통해 전달된 신호를 받아 구동하는 센스앰프(84)는 도 10에 도시한 바와 같이 커런트 미러형(Current Mirror Type) 제1센스앰프(100)와 센스앰프 컨트롤부(101)와 래치형(Latch Type) 제2센스앰프(102)로 구성된다.

그리고 센스앰프부(84)의 출력단과 시그널 버스(S.B) 사이에 센스앰프 출력 피드백 컨트롤부(103)가 구성되어 있다.

상기에서 커런트 미러형(Current Mirror Type) 제1센스앰프(100)는 이퀄라이즈 컨트롤(EQC:Equalizer Control)부를 사이에 두고 제1, 제2커런트 미러가 대응되어 있다.

그리고 상기 제1, 제2커런트 미러는 도10에 도시된 바와 같이 두 개의 앤모스 트랜지스터의 입력단에 시그널 버스(S.B)와 레퍼런스 버스(R.B)를 통해서 각각 메인 셀의 데이터와 레퍼런스 셀의 데이터가 입력되도록 구성되어 있으며, 두 개의 앤모스 트랜지스터의 드레인단에 이퀄라이저 컨트롤부가 구성되어 있다.

그리고 상기에서 이퀄라이저 컨트롤부는 앤모스와 피모스로 구성된 트랜스퍼 게이트로 구성되어 있고, 제1커런트 미러의 출력단은 레퍼런스 버스(R.B)를 통해서 레퍼런스 셀의 데이터가 입력되는 앤모스 트랜지스터의 드레인단이고, 제2커런트 미러의 출력단은 시그널 버스(S.B)를 통해서 메인 셀의 데이터가 입력되는 앤모스 트랜지스터의 드레인단이다.

그리고 센스앰프 컨트롤부(101)는 커런트 미러형 제1센스앰프(100)와 래치형 제2센스앰프(102) 사이에 두 개의 트랜스퍼 게이트로 구성되었다.

상기와 같은 센스앰프 컨트롤부(101)는 제1,제2센스앰프 컨트롤신호(SACN,SAC

P)에 따라서 제1커런트 미러와 제2커런트 미러의 출력신호를 제2센스앰프(102)에 전달할지를 제어한다.

그리고 래치형 제2센스앰프(102)에도 이퀄라이즈 컨트롤부(EQC)가 형성되어 있다.

그리고 센스앰프 출력 피드백 컨트롤부(103)는 메모리 셀에 "0"데이타를 라이트(write)하거나 리라이트(Rewrite)하기 위한 것이다.

다음에 본 발명에 따른 레퍼런스 발생부에 대하여 설명한다.

본 발명의 레퍼런스 발생부는 도 12에 도시한 바와 같이 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,…,FCN)과, 앤모스 트랜지스터로 구성된 레벨 초기화부로 구성되었다.

이때 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,…,FCN)은 제1전극이 레퍼런스 플레이트 라인(REF_PL)에 공통 연결되고 제2전극이 스토리지 노드(SN)인 레퍼런스 라인(REF(SN))에 공통 연결되어 병렬적으로 구성되어 있다.

그리고 레벨 초기화부는 게이트에 레퍼런스 셀 이퀄라이즈 컨트롤신호(REF_EQ)가 인가되고, 한쪽 전극은 접지단자(GND)에 연결되고, 다른쪽 전극은 스토리지 노드인 레퍼런스 라인(REF(SN))에 연결된다.

이와 같은 레퍼런스 발생부는 도 15에 도시한 바와 같이 레퍼런스 플레이트 라인(REF_PL)이 액티브 구간이 시작되는 t1구간에만 "로우"레벨을 나타낸다.

좀더 자세하게 레퍼런스 발생부의 동작을 t0~t7의 구간별로 나누어 설명하면 다음과 같다.

이때 t0, t6, t7은 프리차아지 구간이고, t1~t5 구간은 연속되는 액티브 구간이다.

첫 번째로 t0구간은 액티브 구간 이전의 프리차아지 구간으로 레퍼런스 플레이트 라인(REF_PL)은 "하이"레벨을 출력하고, 레퍼런스 셀 이퀄라이즈 컨트롤신호(REF_EQ)는 "하이"레벨을 출력하여 레벨초기화부를 구성하는 앤모스 트랜지스터가 턴온되므로 레퍼런스 라인의 출력신호(REF)는 "로우"레벨을 나타낸다.

이후에 t1구간은 액티브 구간이 시작되는 구간으로써, 레퍼런스 플레이트 라인(REF_PL)은 "로우"레벨을 출력하고 레퍼런스 셀 이퀄라이즈 컨트롤신호(REF_EQ)는 "하이"레벨을 출력하므로 "로우"레벨의 레퍼런스(REF) 신호가 출력된다.

이후에 t2~t5 구간동안 레퍼런스 플레이트 라인은 "하이"레벨을 나타내고 레퍼런스 셀 이퀄라이즈 컨트롤신호는 "로우"레벨을 출력하므로 "하이"레벨의 레퍼런스(REF) 신호가 출력된다.

이후에 프리차아지 구간인 t6, t7구간동안은 레퍼런스 플레이트 라인(REF_PL)은 "하이"레벨을 계속 출력하고 레퍼런스 셀 이퀄라이즈 컨트롤신호(REF_EQ)는 "로우"레벨에서 "하이"레벨로 천이되므로 레퍼런스 신호는 "로우"레벨을 출력하게 된다.

도 15에서 센스앰프는 t3~t6 구간 동안만 "하이"레벨을 출력한다.

다음에 본 발명의 센스앰프의 동작에 대하여 설명한다.

본 발명의 센스앰프부의 동작은 도 10과 도 16에 도시한 바와 같이 커런트 미러형 제1센스앰프(100)는 t3구간동안 활성화되고, 래치형 제2센스앰프(102)는 t4~t6구간 동안 활성화된다.

좀더 자세하게 센스앰프부의 동작을 t0~t7의 구간과 각 신호별로 나누어 설명하면 다음과 같다.

먼저 칩선택 신호(CSBpad)는 액티브 구간인 t1~t5구간 동안만 "로우"레벨을 나타내고, 제1센스앰프(100)의 제1센스앰프 입력신호(SEN_1)는 t3구간에서만 "하이"레벨을 나타내고, 제2센스앰프(102)의 제2센스앰프 입력신호(SEN_2)는 t4~t6구간에서만 "하이"레벨을 나타낸다.

그리고 제1센스앰프 컨트롤신호(SACN)는 t4~t6구간동안만 "로우"레벨을 출력하고, 제2센스앰프 컨트롤신호(SACP)는 t4~t6구간동안만 "하이"레벨을 출력한다.

상기에서와 같이 제1,제2센스앰프 컨트롤신호(SACN,SACP)는 서로 반대 위상을 갖으며, t4~t6 구간동안은 제1센스앰프(100)와 제2센스앰프(102)가 연결되지 않도록 한다.

또한 이퀄라이즈 컨트롤부(EQC)의 EQN과 EQP도 반대 위상을 갖도록 하며, EQN은 t2~t6 구간동안 "로우"레벨을 출력시키고, EQP는 t2~t6 구간동안 "하이"레벨을 출력시켜서 이퀄라이즈 컨트롤부(EQC)를 비활성화시킨다.

이때 워드라인(WL)은 t2~t4구간과 t6구간동안은 VPP를 출력하고 t5구간동안은 VPP만큼 승압된 2VPP를 출력시킨다.

다음에 본 발명 불휘발성 강유전체 메모리 장치를 이용한 전체적인 동작에 대하여 설명한다.

본 발명은 에프램(FeRAM) 메모리 셀 어레이에 관한 것으로, 셀 어레이를 복수개의 하위 셀 어레이로 나누어 서브 비트라인과 메인 비트라인을 이용하는 것이다.

특히, 셀에서 유기된 전압을 서브 비트라인을 통해서 제4스위칭 트랜지스터(ST4)의 게이트단에 인가함으로써, 셀 데이터값에 따라 제4스위칭 트랜지스터(ST4)에 흐르는 전류값을 다르게 하여 제4스위칭 트랜지스터(ST4)의 드레인단에 연결된 메인 비트라인 전압을 레퍼런스값과 비교하여 센싱하는 것이다.

이와 같은 동작을 하는 강유전체 메모리 장치의 구동은 워드라인과 플레이트 라인에 하이레벨의 전압을 인가하여 단위셀에 저장된 데이터값을 상기 서브 비트라인으로 유기시키는 단계와, 상기 서브 비트라인으로 유기된 값에 따라 제4스위칭 트랜지스터에 흐르는 전류값이 변화되고 상기 제4스위칭 트랜지스터의 드레인단에 접속된 상기 메인 비트라인의 전압값을 기준값과 비교하여 상기 단위 셀에 저장된 데이터값을 센싱하는 단계와, 액티브 구간에 상기 단위 셀에 로직"1" 데이터를 셀프 부스트 동작에 의해 라이트하고, 이후에 프리차아지 구간동안 상기 단위 셀에 로직"0"의 데이터를 라이트하는 단계로 나누어 설명할 수 있다.

또한 상기와 같은 동작을 하는 본 발명은 도 17에서와 같이 서브 비트 라인 제1스위치신호(SBSW1)가 로직 "0"데이타를 라이트(Write)하는 구간에서만 활성화되도록 하는데도 그 특징이 있다.

그리고 일반적으로 로직 "0"과 로직 "1" 데이터는 프리차아지 구간동안 라이트(Write)하는데, 본 발명은 로직 "0"과 로직 "1"데이터 중 한 개를 액티브 구간에 라이트(Write)하여 프리차아지 시간을 줄이는데도 그 특징이 있다.

이하, 상기의 특징을 갖는 본 발명의 동작을 타이밍도를 참조하여 설명한다.

셀 동작의 한 싸이클은 액티브 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 칩 선택신호가 "로우"레벨일 때이고, 프리차아지 구간은 칩 선택신호가 "하이"레벨일 때이다.

전체 동작 타이밍을 t0~t7구간으로 나누어 설명한다.

t0, t6, t7 구간은 프리차아지 구간이고, t1~t5 구간은 연속되는 액티브 구간이다.

먼저 도 6과 도 17에 도시한 바와 같이 t0구간은 액티브 구간 이전의 프리차아지 구간으로써, 서브 비트라인(SBL)을 0V로 만들어 주기 위해서 서브 비트라인 풀-다운(SBPD) 인가라인에 "VCC"를 인가한다.

그리고 이때 워드라인(WL)과 플레이트 라인(PL)과 서브 비트 라인 제1, 제2스위치 신호(SBSW1,SBSW2) 인가라인과, 서브 비트 라인 풀-업 신호(SBPU) 인가라인과 센스앰프 인에이블 신호(SEN) 인가라인에는 "0V"전압을 인가한다.

이후에 t1구간은 액티브 구간이 시작되는 구간으로써, CSB 인가라인과 SBPD인가라인에 "0V"를 인가하고, 나머지 인가라인은 t0구간의 전압을 유지한다.

그리고 t2구간에는 워드라인(WL)과 플레이트 라인(PL)에는 VPP전압을 인가하고, 나머지 인가라인은 t1구간의 전압을 유지한다.

이에 따라서 서브 비트라인(SBL)은 "하이"레벨이 되고, 이에 의해서 제4스위칭 트랜지스터(ST4)가 턴온되어 메인 비트라인(MBL)은 "로우"레벨로 떨어진다.

다음에 t3구간에는 WL과 PL은 "VPP"를 유지하고, 센스앰프는 SEN에 VCC를 인가하여 인에이블 시키고, 다른 인가라인은 t2구간의 신호를 유지시킨다.

그리고 t4구간에는 워드라인(WL)은 "VPP"를 유지하고, 플레이트 라인(PL)은 "VPP"에서 "0V"로 천이시키고, 서브 비트라인 제2스위치신호(SBSW2) 인가라인은 "0V"에서 "VPP"로 천이시키고, 서브 비트라인 풀-업(SBPU) 인가라인에는 "0V"를 인가하여 서브 비트라인(SBL)이 "로우"레벨(0V)을 나타내도록 한다.

이때 SBSW2를 t4구간에 미리 "VPP"로 천이시키는 이유는 액티브 구간중 t5구간에 워드라인과 SBSW2를 2VPP로 셀프 부스트(Sslf Boost)시켜서 강유전체 커패시터에 로직"1"의 데이터를 라이트(Write) 하기 위해서이다.

다음에 t5구간은 액티브 구간에 모든셀에 로직"1" 데이터를 라이트(Write)하기 위한 구간으로써, t4구간에 SBSW2가 "VPP"이고 SBPU가 "0V"이고 SBL이 플로트(Float)되어 있을 때, SBPU를 "VPP"로 천이시키면 SBL은 "VPP"로 천이되고 SBSW2는 "2VPP"로 셀프 부스트된다.

이에 의해서 SBL의 "VPP" 신호를 받은 선택된 셀의 강유전체 커패시터에는 "VPP"가 전달된다.

이후에 t6구간은 프리차아지 동작이 시작되는 구간으로써, 로직"0" 데이터를 라이트한다.

이때 WL과 PL은 "VPP", SBSW1은 "VCC", SBSW2는 "0V"로 천이되고, SBPU는 "VPP"레벨을 유지하고, SEN은 "VCC"레벨을 유지한다.

상기에서와 같이 SBSW1은 전구간동안 "0V"를 유지하고 있다가 t6구간에만 "VCC"레벨로 천이되어 제1스위칭 트랜지스터(ST1)를 턴온시킨다.

이때 셀 트랜지스터가 턴온된 상태이므로 PL의 "VPP"레벨이 SBL을 통해서 제4스위칭 트랜지스터의 게이트에 전달되어 제4스위칭 트랜지스터는 턴온된다.

이에 의해서 메인 비트라인(MBL)으로 "0V"가 전달된다.

또한 이때 제1스위칭 트랜지스터(ST1)은 턴온되어 있으므로 서브 비트라인(SBL)을 통해서 셀에 메인 비트라인(MBL)의 "0V"를 라이트한다.

이와 같이 서브 비트라인(SBL)은 셀에서 전압이 유기되며 이 전압을 제4스위칭 트랜지스터에 인가함으로써 메인 비트라인에 0V를 전달하고 ST1을 통해서 셀에 로직"0"을 라이트할 수 있다.

다음에 t7구간은 t0구간과 같이 액티브 동작을 하기 이전과 같은 상태를 나타낸다.

상기와 같이 본 발명은 종래에는 비트라인의 "하이" 데이터를 이용하여 센스앰프의 동작이 끝난 다음에 셀의 "하이" 데이터를 써주었으나 본 발명에서는 SBPU 신호에 의해 셀의 "하이" 데이터가 써지게 된다.

따라서 비트라인에서의 센스앰프의 동작에 상관없이 독립적으로 센스앰프가증폭 동작하는 사이에 셀에서는 "하이" 데이터를 다시 쓸수가 있게 되는 것이다.

특히, SBPU의 "하이"전압을 VCC이상 승압된 전압을 사용하므로써 저 전압 동작 모드에서 셀에 사용하는 전압을 높일 수 있으므로 1.0V이하의 저전압 동작이 가능하다.

또한, 센스앰프 증폭 후 계속되는 "하이" 데이터 보강에 필요한 시간을 제거함으로써 셀 동작 시간과 사이클 타임(Cycle Time)을 줄일 수 있게 된다.

또한, 메인 비트라인(MBL)에 전류 센싱을 이용함으로써 메인 비트라인의 커패시턴스 로드가 커도 센싱 마진이 좋으며, 메인 비트라인 자체의 커패시턴스 미스매치(Capacitance Mismatch)가 있어도 센싱 마진이 우수하다.

상기에서 셀 동작을 설명할 때 셀의 강유전체 커패시터에 VPP를 전달하기 위해 진행되는 셀프 부스트 동작은 도 18과 도 19의 회로 구성에 나타나 있다.

도 18은 제1, 제2컨트롤신호(CON1,CON2)에 따라서 VPP를 발생시키는 회로 및 그 동작에 대한 것으로, 도 18에 도시한 바와 같이 CON1신호를 타단에 입력받는 앤모스 커패시터와, 앤모스 커패시터의 타단(게이트 입력단)과 접지전압단(VSS)의 사이에 구성되며 CON2신호를 받는 구동하는 씨모스 트랜지스터와, 전원전압단(VCC)과 출력단 사이에 구성되며 상기 씨모스 트랜지스터의 출력단의 신호를 입력받아서 출력신호를 결정하는 피모스 트랜지스터로 구성되었다.

도 12의 동작은 CON1에 0V가 인가되고 CON2에 VCC가 인가되면 출력단(VPP)으로는 VCC가 출력되고, CON1에 VCC가 인가되고 CON2에 0V가 인가되면 출력단(VPP)으로는 VPP가 출력된다.

이때 VPP는 VCC의 2배로써 2VCC의 크기를 나타낸다.

이와 같은 원리를 셀의 강유전체 커패시터에 VPP를 저장시키는 동작에 응용하면 다음과 같다.

도 19에 도시한 바와 같이 SBPU 인가라인과 SBL이 0V를 나타내고 SBSW2 인가라인이 VPP를 나타내고 있을때, SBPU에 VPP를 인가하면 SBSW2는 셀프 부스트되어서 2VPP를 나타낸다.

상기와 같이 SBSW2가 2VPP로 셀프 부스트되면 제2스위치 트랜지스터(ST2)를 통해서 SBL에 VPP가 전달된다.

그리고 플레이트라인(PL)이 VPP를 나타내고 SBL이 0V를 나타내고 워드라인(WL)이 VPP를 나타낼 때, 플레이트 라인이 0V로 천이되고 SBL이 VPP로 천이되면 워드라인은 셀프 부스트되어 2VPP(VPP+α)가 된다.

이때 SBSW2 인가라인과 워드라인(WL)에 전달되는 신호를 제어하기 위해 드라이버 끝단(190)에 각각 앤모스 트랜지스터로 구성된 제1, 제2스위치 소자가 구비되어 있는데, 제1, 제2스위치 소자는 셀프 부스트 동작이 진행되기 전에는 턴온되어 있고 셀프 부스트 동작이 진행되는 시점에는 턴오프되어 있다.

이와 같이 셀프 부스트 동작에 의해서 셀 트랜지스터를 통해서 강유전체 커패시터에 VPP가 저장된다.

다음에 도 20a와 도 20b를 참조하여 본 발명의 셀 데이터가 "1"과 "0"일 때 리드(Read) 동작에 대하여 설명한다.

먼저, 도 20a에 도시한 바와 같이 단위 셀에 로직"1"의 데이터가 저장되어있을 경우, 리드시 서브 비트라인(SBL)의 전압도 "하이"레벨이 됨으로 제4스위칭 트랜지스터에 전류량이 많아져서 메인 비트라인(MBL)에 접지레벨의 전압이 전달되어 메인 비트라인의 레벨이 레퍼런스 레벨보다 낮게된다.

반대로 도 20b에 도시한 바와 같이 단위 셀에 로직"0"의 데이터가 저장되어 있을 경우, 리드시 SBL의 전압도 낮은 레벨이 됨으로 제4스위칭 트랜지스터에 전류량이 적어져서 MBL의 전압이 레퍼런스 레벨보다 높게된다.

다음에 본 발명 제3, 제4실시예에 따른 불휘발성 강유전체 메모리 장치 및 그 동작에 대하여 설명한다.

본 발명 제3, 제4실시예에 따른 불휘발성 강유전체 메모리는 도 7a와 도 7b에 도시한 바와 같이 본 발명 제1, 제2실시예에 따른 회로 구성에다가 데이터의 라이트(Write)시 전류 누출을 방지하는 효과가 있는 앤모스 트랜지스터로 구성된 제5스위칭 트랜지스터(ST5)를 더 구비한 것이다.

이때 제5스위칭 트랜지스터(ST5)는 서브 비트라인의 제어를 받는 각 제4스위칭 트랜지스터에 대응되게 복수개 구성되어 있는 것으로, 게이트단이 메인 비트라인 스위칭 신호(MBSW1)에 연결되고, 드레인단이 제4스위칭 트랜지스터(ST4)의 소오스단에 연결되고, 소오스단이 접지전압단에 연결되어 있다.

상기에서 제3실시예는 폴디드 비트라인(Folded B/L) 구성을 갖고, 제4실시예는 오픈 비트라인(Open B/L) 구성을 갖는다.

다음에 제5스위칭 트랜지스터가 더 구비된 제3, 제4실시예에 따른 불휘발성 강유전체 메모리의 구동방법에 대하여 설명한다.

본 발명의 제3, 제4실시예에 따른 불휘발성 강유전체 메모리의 구동방법은 도 21에 도시한 바와 같이 본 발명 제1, 제2실시예에 따른 구동방법에다가 MBSW1의 타이밍을 부가한 것이다.

즉, 상기 MBSW1은 로직"1" 데이타와 로직"0" 데이타를 라이트(Write)할 때만 "로우(low)" 레벨을 나타내어, 라이트 동작시 제5스위칭 트랜지스터(ST5)를 오프(OFF)시킨다. 이때 로직 "1" 데이터의 라이트는 모든셀에 하는 것이다.

다음에 본 발명의 제5, 제6실시예에 따른 불휘발성 강유전체 메모리 장치에 대하여 설명한다.

본 발명 제3, 제4실시예에 따른 불휘발성 강유전체 메모리에서 서브 셀 어레이 블록은 도 7c와 도 7d에 도시한 바와 같이 본 발명 제1, 제2실시예에 따른 회로 구성에다가 데이터의 라이트(Write)시 전류 누출을 방지하는 효과가 있는 앤모스 트랜지스터로 구성된 제5스위칭 트랜지스터(ST5)를 더 구비한 것이다.

이때 제5스위칭 트랜지스터(ST5)는 게이트단이 메인 비트라인 스위칭 신호(MBSW1)에 연결되고, 드레인단이 제4스위칭 트랜지스터(ST4)의 각 소오스단에 공통 연결되고, 소오스단이 접지전압단(VSS)에 연결되어 있는 것으로, 서브 셀 어레이 블록에 한 개만 구비된다.

상기에서 제5실시예는 폴디드 비트라인(Folded B/L) 구성을 갖고, 제6실시예는 오픈 비트라인(Open B/L) 구성을 갖는다.

상기와 같은 본 발명 불휘발성 강유전체 메모리 및 그의 구동방법은 다음과같은 효과가 있다.

첫째, 복수개의 센싱앰프로 구성된 하나의 센싱앰프부를 복수개의 셀 어레이에서 공유하여 사용하므로 소자의 레이아웃 효율을 높일 수 있다.

둘째, 셀 데이터 값에 따라 제4스위칭 트랜지스터의 전류값이 변화되는 것을 이용하여 메인 비트라인(MBL) 전압을 비교/센싱하여 단위 셀의 데이터를 센싱할 수 있으므로, 메인 비트라인의 커패시턴스 로드(Capacitance Load)가 커도 센싱 마진이 좋으며, 메인 비트라인 자체의 커패시턴스 미스매치(Mismatch)가 있어도 센싱 마진이 우수하다.

셋째, 제5스위칭 트랜지스터를 구비하므로써 데이터의 라이트시 전류 누출에 의한 센싱 오차를 방지할 수 있다.

넷째, 제5스위칭 트랜지스터를 서브 셀 어레이 블록마다 한 개씩 구비시키므로 전류 누출에 의한 문제를 방지할 수 있을 뿐만아니라, 레이아웃 효율을 높이기에도 효과적이다.

Claims

복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이 블록들을 구비한 복수개의 셀 어레이 블록들,

상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들,

상기 서브 셀 어레이 블록에 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,

상기 메인 비트 라인의 신호를 증폭시키며 복수개의 셀 어레이 블록에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프 블록,

상기 서브 셀 어레이 블록에 게이트는 상기 단위 셀로부터 유기된 전압값을 전달 받은 상기 서브 비트라인의 제어를 받고, 드레인은 상기 메인 비트라인에 접속되고, 소오스는 접지전압단에 접속되어 상기 서브 비트라인에 유기된 전압에 따라 흐르는 전류량이 변하여, 상기 메인 비트라인에 전달되는 전압을 변화시켜서 상기 단위셀의 데이터값을 전류센싱하기 위한 스위칭 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이 블록들을 구비한 복수개의 셀 어레이 블록들,

상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들,

상기 서브 셀 어레이 블록들에 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,

상기 메인 비트 라인의 신호를 증폭시키며 복수개의 셀 어레이 블록에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프 블록,

상기 서브 셀 어레이 블록들에 상기 서브 비트라인과 상기 메인 비트라인의 연결여부를 제어하고, 상기 서브 비트라인의 풀업, 풀다운을 제어하는 제1, 제2, 제3스위칭 트랜지스터로 구성된 스위칭 제어 블록과,

상기 서브 셀 어레이 블록들에 상기 단위 셀로부터 유기된 전압값을 전달 받은 상기 서브 비트라인의 제어를 받고, 상기 단위 셀의 데이터 값에 따라 전류값이 다르게 되어 상기 메인 비트라인의 전압을 센싱하는 제4스위칭 트랜지스터와,

상기 셀 어레이 블록에 대응되어 복수개의 칼럼 셀렉터들로 구성된 칼럼 셀렉터 블록들,

상기 센스앰프 블록에 대응되어 복수개의 레퍼런스 발생부로 구성된 하나의 레퍼런스 발생 블록과,

상기 메인 비트라인을 풀업(Pull-up)시키기 위한 메인 비트라인 풀업 블록으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 제4스위칭 트랜지스터는 소오스가 접지전압단에 연결되어 있고, 드레인이 상기 메인 비트라인에 연결되어 있으며, 게이트가 상기 서브 비트라인에 연결되어 있음을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

데이터의 라이트(Write)시 전류 누출을 방지하도록 접지전압단과 상기 각 제4스위칭 트랜지스터의 사이에 복수개의 제5스위칭 트랜지스터(ST5)들이 더 구비되고,

상기 서브 셀 어레이 블록에 메인 비트라인 스위칭 신호(MBSW) 인가라인이 더 구비됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제4항에 있어서,

상기 제5스위칭 트랜지스터는 게이트단이 상기 메인 비트라인 스위칭 신호(MBSW)에 연결되고, 드레인단이 상기 제4스위칭 트랜지스터(ST4)의 소오스단에 연결되고, 소오스단이 접지전압단에 연결되어 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 센스앰프 블록은 시그널 버스(S.B)에 대응하여 하나씩 구성된 센스앰프들과,

상기 시그널 버스(S.B)를 통해 전달된 데이터를 받아 구동하는 라이트 컨트롤부와,

상기 시그널 버스(S.B)와 전원전압단(VCC) 사이에 구성된 제6스위칭 트랜지스터(ST6)와,

레퍼런스 버스(R.B:Reference Bus)와 접지전압단(VSS) 사이에 구성된 제7스위칭 트랜지스터(ST7)와,

레퍼런스 버스(R.B)와 전원전압단(VCC) 사이에 구성된 제8스위칭 트랜지스터(ST8)로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제6항에 있어서,

상기 센스앰프는 상기 시그널 버스(S.B)와 상기 레퍼런스 버스(R.B)와 상기 제1센싱신호(SEN_1)를 받아 구동하는 커런트 미러형(Current Mirror Type)으로 구성된 제1센스앰프부와,

상기 제1센스앰프부의 출력신호를 제어하여 출력하는 센스앰프 컨트롤부와,

상기 센스앰프 컨트롤부의 제어를 받아 구동하는 래치형(Latch Type) 제2센스앰프부로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 레퍼런스 발생부는 제1전극이 레퍼런스 플레이트 라인(REF_PL)에 공통연결되고 제2전극이 스토리지 노드인 레퍼런스 라인에 공통 연결되어 병렬적으로 구성되는 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,…,FCN)과,

게이트에 레퍼런스 셀 이퀄라이즈 컨트롤신호(REF_EQ)가 인가되고, 한쪽 전극은 접지단자(GND)에 연결되고, 다른쪽 전극은 스토리지 노드인 레퍼런스 라인에 연결된 레벨 초기화부로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 서브 셀 어레이 블록이 계층적 폴디드(Folded) 비트라인 구조일 때, 상기 셀 어레이는 상기 메인 비트라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치지 않도록 엇갈려 배열된 즉, 각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되고, 각 칼럼의 셀들도 두 개의 로우(Row)마다 각각 배치된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 서브 셀 어레이 블록이 계층적 오픈(Open) 비트라인 구조일 때, 셀 어레이를 상기 메인 비트라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치도록 배열된 즉, 각 로우의 셀들과 각 칼럼의 셀들은 각 칼럼(Column)과 각 로우(Row)마다 배치된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
제2항에 있어서,

상기 셀 어레이 블록들과 상기 칼럼 셀렉터와 상기 메인 비트라인 풀업부는 상기 센스앰프 블록을 기준으로 상부와 하부에 대칭되게 배열되는 것을 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
복수개의 단위 셀들을 포함하여 구성된 복수개의 서브 셀 어레이 블록들을 구비한 복수개의 셀 어레이 블록들,

상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들,

상기 서브 셀 어레이 블록들에 상기 단위 셀에서 전압이 유기되도록 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,

상기 메인 비트 라인의 신호를 증폭시키며 복수개의 셀 어레이 블록에 공통으로 사용되도록 공유된 복수개의 센스앰프들로 구성된 센스앰프 블록,

상기 서브 셀 어레이 블록들에 상기 서브 비트라인과 상기 메인 비트라인의 연결여부를 제어하고, 상기 서브 비트라인의 풀업, 풀다운을 제어하는 제1, 제2, 제3스위칭 트랜지스터로 구성된 스위칭 제어 블록과,

상기 서브 셀 어레이 블록들에 상기 단위 셀로부터 유기된 전압값을 전달 받은 상기 각 서브 비트라인의 제어를 받고, 상기 단위 셀의 데이터 값에 따라 전류값이 다르게 되어 상기 메인 비트라인의 전압을 센싱하는 복수개의 제4스위칭 트랜지스터들과,

상기 서브 셀 어레이 블록에 게이트단이 메인 비트라인 스위칭 신호에 연결되고, 드레인단이 상기 제4스위칭 트랜지스터의 각 소오스단에 공통 연결되고, 소오스단이 접지전압단(VSS)에 연결되어 있는 제5스위칭 트랜지스터와,

상기 셀 어레이 블록에 대응되어 복수개의 칼럼 셀렉터들로 구성된 칼럼 셀렉터 블록들,

상기 센스앰프 블록에 대응되어 복수개의 레퍼런스 발생부로 구성된 하나의 레퍼런스 발생 블록과,

상기 메인 비트라인을 풀업(Pull-up)시키기 위한 메인 비트라인 풀업 블록으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
복수개의 셀 어레이 블록들이 센스앰프 블록을 공유하여 사용하며, 단위 셀로부터 유기된 전압값을 전달 받은 서브 비트라인의 제어를 받고, 상기 단위 셀의 데이터 값에 따라 제1스위칭 트랜지스터에 흐르는 전류값을 다르게 하여 상기 제1스위칭 트랜지스터의 드레인 단자에 연결된 메인 비트라인의 전압을 센싱하여 셀에 저장된 데이터값을 센싱할 수 있는 비휘발성 강유전체 메모리 장치를 준비하는 단계;

워드라인과 플레이트 라인에 하이레벨의 전압을 인가하여 단위셀에 저장된 데이터값을 상기 서브 비트라인으로 유기시키는 단계;

상기 서브 비트라인으로 유기된 값에 따라 상기 제1스위칭 트랜지스터에 흐르는 전류값이 변화되고 상기 제1스위칭 트랜지스터의 드레인단에 접속된 상기 메인 비트라인의 전압값을 기준값과 비교하여 상기 단위 셀에 저장된 데이터값을 센싱하는 단계;

액티브 구간에 상기 단위 셀에 로직"1" 데이타를 셀프 부스트 동작에 의해 라이트(Write)하고, 이후에 프리차아지 구간동안 상기 단위 셀에 로직"0" 데이타를 라이트하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제13항에 있어서,

상기 단위 셀에 로직"1"의 데이터가 저장되어 있을 경우,

상기 서브 비트라인에는 "하이"레벨의 전압이 전달되고, 상기 제1스위칭 트랜지스터에 흐르는 전류양이 많아 상기 메인 비트라인에 접지레벨의 전압이 전달되는 단계;

상기 메인 비트라인에 전달된 전압값을 기준값과 비교하여 작으면 상기 단위 셀에 로직"1"의 데이터가 저장되었음을 센싱하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제13항에 있어서,

상기 단위 셀에 로직"1"과 로직"0" 데이터를 라이트하는 동작은

연속되는 액티브 구간을 t1,t2,t3,t4,t5 구간으로 나누고, 프리차아지 구간을 t0, t6 구간으로 구분할 때,

상기 t0 구간동안 서브 비트라인 풀 다운(SBPD)신호 인가라인에 제1하이(High)레벨(VCC)의 전압을 인가하여 상기 서브 비트라인(SBL)을 "로우(Low)"레벨로 풀 다운시키는 단계;

상기 t1 구간동안 칩선택신호(CSB)를 "로우"레벨로 천이시키고 상기 SBPD을 "로우(low)"레벨의 전압으로 천이시키는 단계;

상기 워드라인(WL)은 t2, t3, t4 구간동안, 상기 플레이트 라인(PL)은 t2, t3 구간동안 제1하이레벨의 전압(VCC)보다 큰 제2하이레벨의 전압(VPP)을 인가하여 상기 단위 셀의 데이터를 상기 서브 비트라인에 전달하고 상기 제1스위칭 트랜지스터를 통하여 메인 비트라인이 일정레벨 감소되도록 천이시키는 단계;

상기 t4 구간동안 SBSW2 인가라인에 제2하이레벨의 전압(VPP)을 인가하고 상기 플레이트 라인(PL)을 로우레벨로 천이시키고, t5 구간동안 상기 SBPU 인가라인에 제2하이레벨의 전압(VPP)을 인가하여 상기 워드라인과 상기 SBSW2를 상기 제2하이레벨(VPP)보다 큰 제3하이레벨의 전압으로 셀프 부스트(Self Boost)시켜서 강유전체 커패시터에 로직"1"의 데이터를 라이트(Write)하는 단계,

상기 t6 구간동안 상기 워드라인과 상기 플레이트 라인을 제2하이레벨로 천이시키고, 상기 SBSW1 인가라인에는 t6구간 동안만 제1하이레벨의 전압을 인가하여 강유전체 커패시터에 로직"0"의 데이터를 라이트(Write)하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제15항에 있어서,

상기 제2하이레벨의 전압은 제1하이레벨의 전압보다 2배 큰 전압임을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제15항에 있어서,

셀프 부스트된 상기 제3하이레벨의 전압은 제2하이레벨의 전압보다 2배 큰 전압임을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.
제13항에 있어서,

상기 제1스위칭 트랜지스터의 소오스단과 접지전압단의 사이에 제2스위칭 트랜지스터를 더 구성하여 상기에서 단위 셀에 로직"1"과 로직"0"데이타를 라이트(Write)할 때만 "로우"레벨을 출력하도록 하는 것을 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 구동방법.