JP2856848B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリ装置に関するものである。
（従来の技術） 従来のデータ読出し速度をより速めるようにした半導
体メモリ装置について、第54図を参照して説明する。こ
れは同一構成の二つのメモリセルアレイを備え、一対の
セルを同時に動作させて読み出すものであり、浮遊ゲー
ト型MOSFETをメモリセルとしてマトリクス状に配置した
EPROMである。浮遊ゲート型MOSFETから成るメモリセルT
11,T12,…,Tmn及びメモリセルTT11,TT12,…,TTmnは、二
進データのいずれか一方を記憶するものであり、１ビッ
ト分のデータを記憶するのに、例えばメモリセルT11とT
T11、T12とTT12というように二つのメモリセルを１組と
して用いている。
体メモリ装置について、第54図を参照して説明する。こ
れは同一構成の二つのメモリセルアレイを備え、一対の
セルを同時に動作させて読み出すものであり、浮遊ゲー
ト型MOSFETをメモリセルとしてマトリクス状に配置した
EPROMである。浮遊ゲート型MOSFETから成るメモリセルT
11,T12,…,Tmn及びメモリセルTT11,TT12,…,TTmnは、二
進データのいずれか一方を記憶するものであり、１ビッ
ト分のデータを記憶するのに、例えばメモリセルT11とT
T11、T12とTT12というように二つのメモリセルを１組と
して用いている。
このそれぞれの同一行に属するメモリセルのゲートは
ワード線WL1,WL2,…,WLmに接続され、各列に属するメモ
リセルのドレインはビット線BL1,BL2,…,BLn又はビット
線BBL1,BBL2,…,BBLnに接続されている。そしてそれぞ
れのメモリセルの選択は列デコーダ４及び行デコーダ５
によって行われる。列デコーダ４は、カラムゲートトラ
ンジスタCG1,CG2,…,CGn及びカラムゲートトランジスタ
CCG1,CCG2,…,CCGnを選択的に駆動することによりビッ
ト線を選択する。
ワード線WL1,WL2,…,WLmに接続され、各列に属するメモ
リセルのドレインはビット線BL1,BL2,…,BLn又はビット
線BBL1,BBL2,…,BBLnに接続されている。そしてそれぞ
れのメモリセルの選択は列デコーダ４及び行デコーダ５
によって行われる。列デコーダ４は、カラムゲートトラ
ンジスタCG1,CG2,…,CGn及びカラムゲートトランジスタ
CCG1,CCG2,…,CCGnを選択的に駆動することによりビッ
ト線を選択する。
トランジスタQ2及びQ4はこれらのビット線BL及びBBL
をそれぞれ充電するもので、トランジスタQ3及びQ6はビ
ット線BLおよびBBLを接続することで等電位にするもの
であり（以下イコライズと称する）、いずれもパルス信
号φが論理“1"のときに動作する。トランジスタQ1及び
Q5は、トランジスタQ2及びQ4によって充電されたビット
線BL又はビット線BBLの電位が、リーク電流等によって
低下しないように補償するべく所定の電流を流して充電
するものである。
をそれぞれ充電するもので、トランジスタQ3及びQ6はビ
ット線BLおよびBBLを接続することで等電位にするもの
であり（以下イコライズと称する）、いずれもパルス信
号φが論理“1"のときに動作する。トランジスタQ1及び
Q5は、トランジスタQ2及びQ4によって充電されたビット
線BL又はビット線BBLの電位が、リーク電流等によって
低下しないように補償するべく所定の電流を流して充電
するものである。
トランジスタQ7,Q8,Q9及びQ10は、メモリセルのドレ
イン電圧の上昇を抑えて一定のレベル以上にならないよ
うにして、メモリセルの信頼性を上げるためのものであ
る。
イン電圧の上昇を抑えて一定のレベル以上にならないよ
うにして、メモリセルの信頼性を上げるためのものであ
る。
またセンスアンプ10は、それぞれ電圧ＶIN1,VIN2とし
て与えられるビット線BLおよびビット線BBLの電位の変
化を比較することによってメモリセルに記憶されたデー
タを検出し、信号Ｄとして図示されていない外部機器に
出力するものである。
て与えられるビット線BLおよびビット線BBLの電位の変
化を比較することによってメモリセルに記憶されたデー
タを検出し、信号Ｄとして図示されていない外部機器に
出力するものである。
このような構成を有したメモリ装置において、メモリ
セルに記憶されたデータをセンスアンプ10が読み出す動
作について説明する。
セルに記憶されたデータをセンスアンプ10が読み出す動
作について説明する。
メモリセルにおけるデータの記憶は、浮遊ゲートに電
子が注入されているか否かによって行われる。浮遊ゲー
トに電子が注入されているものはゲートに論理“1"レベ
ルの信号が与えられてもオフ状態を維持し、注入されて
いないものはオン状態となる。そして一組のメモリセル
は、例えば一方のメモリセルT11の浮遊ゲートに電子が
注入されていれば他方のメモリセルTT11には電子が注入
されていないという互いに反対状態になっている関係に
ある。
子が注入されているか否かによって行われる。浮遊ゲー
トに電子が注入されているものはゲートに論理“1"レベ
ルの信号が与えられてもオフ状態を維持し、注入されて
いないものはオン状態となる。そして一組のメモリセル
は、例えば一方のメモリセルT11の浮遊ゲートに電子が
注入されていれば他方のメモリセルTT11には電子が注入
されていないという互いに反対状態になっている関係に
ある。
行デコーダ５によって例えばワード線WL1が所定の電
位になり、列デコーダ４によってカラムゲートトランジ
スタCG1及びカラムゲートランジスタCCG1が導通状態に
なり、一組の例えばメモリセルT11及びTT11が選択され
る。
位になり、列デコーダ４によってカラムゲートトランジ
スタCG1及びカラムゲートランジスタCCG1が導通状態に
なり、一組の例えばメモリセルT11及びTT11が選択され
る。
このようにして選択されたメモリセルT11及びTT11に
記憶されているデータを、センスアンプ10によって読取
る。この読取り動作は、以下のように行うことによって
動作速度を速めており、第55図を用いて説明する。
記憶されているデータを、センスアンプ10によって読取
る。この読取り動作は、以下のように行うことによって
動作速度を速めており、第55図を用いて説明する。
プリチャージ用トランジスタQ2,Q4及びイコライズ用
トランジスタQ3,Q6のそれぞれのゲートにレベル“1"の
イコライズ信号φが印加されて導通し、ビット線BL及び
BBLがプリチャージ及びイコライズされる。これにより
イコライズ信号φのレベルが“1"である間（期間t1
1）、ビット線BLの電位ＶIN1とビット線BBLの電位ＶIN2
は共に等しい電位に充電される。
トランジスタQ3,Q6のそれぞれのゲートにレベル“1"の
イコライズ信号φが印加されて導通し、ビット線BL及び
BBLがプリチャージ及びイコライズされる。これにより
イコライズ信号φのレベルが“1"である間（期間t1
1）、ビット線BLの電位ＶIN1とビット線BBLの電位ＶIN2
は共に等しい電位に充電される。
この後、イコライズ信号φのレベルが“0"になると
（期間t12）、プリチャージ用トランジスタQ2,Q4及びイ
コライズ用トランジスタQ3,Q6は非導通状態となり、ビ
ット線BL及びBBLの電位は、それぞれメモリセルT11及び
TT11の記憶したデータに応じた電位ＶIN1、ＶIN2にな
る。電子が注入された一方のトランジスタT11は非導通
状態であるため、ビット線BLは充電された状態となって
電位ＶIN1は高くなり、他方のトランジスタTT11は電子
が注入されていないためビット線BBLは放電状態となっ
て低い電圧ＶIN2となる。
（期間t12）、プリチャージ用トランジスタQ2,Q4及びイ
コライズ用トランジスタQ3,Q6は非導通状態となり、ビ
ット線BL及びBBLの電位は、それぞれメモリセルT11及び
TT11の記憶したデータに応じた電位ＶIN1、ＶIN2にな
る。電子が注入された一方のトランジスタT11は非導通
状態であるため、ビット線BLは充電された状態となって
電位ＶIN1は高くなり、他方のトランジスタTT11は電子
が注入されていないためビット線BBLは放電状態となっ
て低い電圧ＶIN2となる。
このようなビット線BL,BBLの電位の差をセンスアンプ
10において比較し、第55図のように電位ＶIN1が電位ＶI
N2よりも高い場合には“1"の信号Ｄを出力し、逆に電位
ＶIN1が電位ＶIN2よりも低い場合には“0"の信号Ｄを出
力する。このように、イコライズ信号φが“1"から“0"
になった瞬間に生じた電位差を検出することより、プリ
チャージ及びイコライズをせずに、記憶状態に応じて電
位差が自然に生じるまで待った後読み取る場合よりも、
読取り動作が高速化されていた。
10において比較し、第55図のように電位ＶIN1が電位ＶI
N2よりも高い場合には“1"の信号Ｄを出力し、逆に電位
ＶIN1が電位ＶIN2よりも低い場合には“0"の信号Ｄを出
力する。このように、イコライズ信号φが“1"から“0"
になった瞬間に生じた電位差を検出することより、プリ
チャージ及びイコライズをせずに、記憶状態に応じて電
位差が自然に生じるまで待った後読み取る場合よりも、
読取り動作が高速化されていた。
また第55図に記号Ｂで示したように、センスアンプの
出力信号Ｄもイコライズ信号φで制御し、イコライズ信
号φが“1"の時は、信号Ｄを“1"と“0"の中間に設定す
ることにより、イコライズ信号φが“0"になった後の信
号Ｄの“1"あるいは“0"への変化をより高速化してい
た。
出力信号Ｄもイコライズ信号φで制御し、イコライズ信
号φが“1"の時は、信号Ｄを“1"と“0"の中間に設定す
ることにより、イコライズ信号φが“0"になった後の信
号Ｄの“1"あるいは“0"への変化をより高速化してい
た。
またこのような高速動作を行う半導体メモリ装置で
は、読み取ったデータを外部に出力する際に、外部の装
置との接続線へ高速にデータを出力するため、データを
外部に出力する出力段のトランジスタの電流供給能力を
極めて大きく設定している。この結果、出力段のトラン
ジスタに流れる電流の変化量が大きくなって電源電圧変
動を招くため、二つのメモリセルを組み合わせて同一の
ワード線で選択駆動し、それぞれのメモリセルのデータ
の違いによって生じるビット線の電位を比較することに
よって、それぞれのビット線の電位に与える電源電圧変
動の影響を等価にし、誤動作の発生を防止していた。
は、読み取ったデータを外部に出力する際に、外部の装
置との接続線へ高速にデータを出力するため、データを
外部に出力する出力段のトランジスタの電流供給能力を
極めて大きく設定している。この結果、出力段のトラン
ジスタに流れる電流の変化量が大きくなって電源電圧変
動を招くため、二つのメモリセルを組み合わせて同一の
ワード線で選択駆動し、それぞれのメモリセルのデータ
の違いによって生じるビット線の電位を比較することに
よって、それぞれのビット線の電位に与える電源電圧変
動の影響を等価にし、誤動作の発生を防止していた。
（発明が解決しようとする課題） この結果、動作の高速化のために１ビットのデータの
記憶に二つのメモリセルを組み合わせていたため、低速
あるいは中速動作の半導体メモリ装置に比較してチップ
面積が増大し、チップコストが高くなるという問題があ
った。
記憶に二つのメモリセルを組み合わせていたため、低速
あるいは中速動作の半導体メモリ装置に比較してチップ
面積が増大し、チップコストが高くなるという問題があ
った。
本発明は上記事情に鑑み、動作が高速でかつ電源電圧
変動によって誤動作が生じない上に、チップ面積が縮小
され、チップコストを低減した安価な半導体メモリ装置
を提供することを目的とする。
変動によって誤動作が生じない上に、チップ面積が縮小
され、チップコストを低減した安価な半導体メモリ装置
を提供することを目的とする。
（課題を解決するための手段） 本発明にかかる半導体メモリ装置の第１の観点によれ
ば、少なくとも二進のデータを記憶するメモリセルと、
前記二進のデータの一方と等価な記憶状態にある第１の
ダミーセルと、前記二進のデータの他方と等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のタミーセルのそれぞれの記憶状態に応じて変化した
電圧を比較し、その結果に応じた第１の出力をする第１
のセンスアンプ部と、前記メモリセルと前記第２のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第２の出力をする第２のセンス
アンプ部と、前記第１の出力と前記第２の出力とを比較
することによって、前記メモリセルの記憶状態を検出す
る第３のセンスアンプ部とを備えた半導体メモリ装置が
提供される。
ば、少なくとも二進のデータを記憶するメモリセルと、
前記二進のデータの一方と等価な記憶状態にある第１の
ダミーセルと、前記二進のデータの他方と等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のタミーセルのそれぞれの記憶状態に応じて変化した
電圧を比較し、その結果に応じた第１の出力をする第１
のセンスアンプ部と、前記メモリセルと前記第２のダミ
ーセルのそれぞれの記憶状態に応じて変化した電圧を比
較し、その結果に応じた第２の出力をする第２のセンス
アンプ部と、前記第１の出力と前記第２の出力とを比較
することによって、前記メモリセルの記憶状態を検出す
る第３のセンスアンプ部とを備えた半導体メモリ装置が
提供される。
前記メモリセルに記憶されたデータを読み出すときに
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、前記第１のダミーセルの記憶状態に応じた電圧
を出力する第１のダミービット線と、前記第２のダミー
セルの記憶状態に応じた電圧を出力する第２のダミービ
ット線と、をさらに備え、前記第１のセンスアンプ部は
前記ビット線と前記第１のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第１の出力を発生し、前記第２のセンスアンプ部は前
記ビット線と前記第２のダミービット線との電圧を比較
することによって、前記メモリセルの記憶状態に応じた
第２の出力を発生し、前記第３のセンスアンプ部は前記
第１の出力と前記第２の出力とを比較することによっ
て、前記メモリセルの記憶状態を検出するものであるこ
とが好ましい。
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、前記第１のダミーセルの記憶状態に応じた電圧
を出力する第１のダミービット線と、前記第２のダミー
セルの記憶状態に応じた電圧を出力する第２のダミービ
ット線と、をさらに備え、前記第１のセンスアンプ部は
前記ビット線と前記第１のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第１の出力を発生し、前記第２のセンスアンプ部は前
記ビット線と前記第２のダミービット線との電圧を比較
することによって、前記メモリセルの記憶状態に応じた
第２の出力を発生し、前記第３のセンスアンプ部は前記
第１の出力と前記第２の出力とを比較することによっ
て、前記メモリセルの記憶状態を検出するものであるこ
とが好ましい。
前記メモリセルは浮遊ゲートを有し、この浮遊ゲート
に電子が注入されるか否かで、二進のデータを記憶する
ものであると良い。
に電子が注入されるか否かで、二進のデータを記憶する
ものであると良い。
前記第１および第２のダミーセルとメモリセルとが電
気的に等価な接続をされており、前記第１のダミーセル
の閾値が電子の注入されたメモリセルの閾値とほぼ同じ
高い値となっていることが好ましい。
気的に等価な接続をされており、前記第１のダミーセル
の閾値が電子の注入されたメモリセルの閾値とほぼ同じ
高い値となっていることが好ましい。
前記第１のダミービット線に微小電流を流してそれが
浮遊状態になることを防止するダミービット線リーク手
段をさらに備えると良い。
浮遊状態になることを防止するダミービット線リーク手
段をさらに備えると良い。
前記メモリセルの浮遊ゲートに電子が注入されていな
い場合には、前記ビット線の電位が、前記第１のダミー
ビット線及び前記第２のダミービット線の電位のいずれ
よりも低くなるように、前記ビット線と前記第１及び第
２のダミービット線のそれぞれにリーク電流路を形成す
るビット線電流リーク手段をさらに備えると良い。
い場合には、前記ビット線の電位が、前記第１のダミー
ビット線及び前記第２のダミービット線の電位のいずれ
よりも低くなるように、前記ビット線と前記第１及び第
２のダミービット線のそれぞれにリーク電流路を形成す
るビット線電流リーク手段をさらに備えると良い。
前記メモリセルの浮遊ゲートに電子が注入されている
場合には、前記ビット線の電位が、前記第１のダミービ
ット線及び前記第２のダミービット線の電位のいずれよ
りも高くなるように、前記ビット線と前記第１及び第２
のダミービット線のそれぞれにリーク電流路を形成する
ビット線電流リーク手段をさらに備えると良い。
場合には、前記ビット線の電位が、前記第１のダミービ
ット線及び前記第２のダミービット線の電位のいずれよ
りも高くなるように、前記ビット線と前記第１及び第２
のダミービット線のそれぞれにリーク電流路を形成する
ビット線電流リーク手段をさらに備えると良い。
前記浮遊ゲートに電子が注入された前記メモリセルと
等価な状態にあるダミーセルの個数を増加させて必要な
ダミービット線の回路容量を得るようにすると良い。
等価な状態にあるダミーセルの個数を増加させて必要な
ダミービット線の回路容量を得るようにすると良い。
前記メモリセルを選択するアドレス信号が変化する
と、この変化に対応して所定の期間導通状態となり、そ
れぞれ前記ビット線、第１のダミービット線、第２のダ
ミービット線と電源間に接続され、前記ビット線、第１
のダミービット線、第２のダミービット線を所定の電位
まで充電するプリチャージ手段を備えることが好まし
い。
と、この変化に対応して所定の期間導通状態となり、そ
れぞれ前記ビット線、第１のダミービット線、第２のダ
ミービット線と電源間に接続され、前記ビット線、第１
のダミービット線、第２のダミービット線を所定の電位
まで充電するプリチャージ手段を備えることが好まし
い。
前記ビット線、第１のダミービット線、第２のダミー
ビット線のプリチャージ手段は、それぞれ直列に接続さ
れた前記アドレス信号の変化に対応して所定の期間導通
状態となるドレインが接続されたデプレッショントラン
ジスタと、前記ビット線、第１ダミービット線、第２ダ
ミービット線のプリチャージ電圧を電源電圧以下に設定
するＰチャネルトランジスタとを備えると良い。
ビット線のプリチャージ手段は、それぞれ直列に接続さ
れた前記アドレス信号の変化に対応して所定の期間導通
状態となるドレインが接続されたデプレッショントラン
ジスタと、前記ビット線、第１ダミービット線、第２ダ
ミービット線のプリチャージ電圧を電源電圧以下に設定
するＰチャネルトランジスタとを備えると良い。
前記プリチャージ手段のうち、ビット線に接続された
プリチャージ手段の導通抵抗はダミービット線に接続さ
れたプリチャージ手段の導通抵抗よりも小さく設定され
ることが好ましい。
プリチャージ手段の導通抵抗はダミービット線に接続さ
れたプリチャージ手段の導通抵抗よりも小さく設定され
ることが好ましい。
前記メモリセルを選択するアドレス信号が変化する
と、この変化に対応して所定の期間、前記ビット線と前
記第１のダミービット線間と前記第２のダミービット線
間の電位をイコライズするイコライズ手段をさらに備え
ると良い。
と、この変化に対応して所定の期間、前記ビット線と前
記第１のダミービット線間と前記第２のダミービット線
間の電位をイコライズするイコライズ手段をさらに備え
ると良い。
“0"データ検知時にはビット線の電位が第１のダミー
ビット線の電位以上となり、“1"データ検知時にはビッ
ト線の電位が第２のダミービット線の電位以下となるよ
うに前記ビット線、第１ダミービット線、第２のダミー
ビット線間に、前記アドレス信号の変化に対応して所定
の期間導通状態となるイコライズトランジスタを配置す
ると良い。
ビット線の電位以上となり、“1"データ検知時にはビッ
ト線の電位が第２のダミービット線の電位以下となるよ
うに前記ビット線、第１ダミービット線、第２のダミー
ビット線間に、前記アドレス信号の変化に対応して所定
の期間導通状態となるイコライズトランジスタを配置す
ると良い。
前記イコライズ手段は、前記ビット線と前記第１のダ
ミービット線間に接続された第１のイコライズトランジ
スタと、前記第１のダミービット線と前記第２のダミー
ビット線間に接続された第２のイコライズトランジスタ
とを備えると良い。
ミービット線間に接続された第１のイコライズトランジ
スタと、前記第１のダミービット線と前記第２のダミー
ビット線間に接続された第２のイコライズトランジスタ
とを備えると良い。
前記イコライズ手段は、前記ビット線と前記第２のダ
ミービット線間に接続された第３のイコライズトランジ
スタをさらに備えることが好ましい。
ミービット線間に接続された第３のイコライズトランジ
スタをさらに備えることが好ましい。
前記イコライズ手段は、前記ビット線と前記第２のダ
ミービット線間に接続された第１のイコライズトランジ
スタと、前記第１のダミービット線と前記第２のダミー
ビット線間に接続された第２のイコライズトランジスタ
とを備えることが好ましい。
ミービット線間に接続された第１のイコライズトランジ
スタと、前記第１のダミービット線と前記第２のダミー
ビット線間に接続された第２のイコライズトランジスタ
とを備えることが好ましい。
前記ビット線、第１のダミービット線、第２のダミー
ビット線と電源間にそれぞれ設けられた負荷手段と、前
記メモリセル、第１のダミーセル線、第２のダミーセル
のドレインと前記負荷手段の間にそれぞれ設けられ、メ
モリセル、第１のダミーセル、第２のダミーセルのドレ
イン電圧所定レベル以下に設定するバイアストランジス
タが設けられたことを特徴とする半導体メモリ装置。
ビット線と電源間にそれぞれ設けられた負荷手段と、前
記メモリセル、第１のダミーセル線、第２のダミーセル
のドレインと前記負荷手段の間にそれぞれ設けられ、メ
モリセル、第１のダミーセル、第２のダミーセルのドレ
イン電圧所定レベル以下に設定するバイアストランジス
タが設けられたことを特徴とする半導体メモリ装置。
バイアストランジスタのゲート電極には定電圧が供給
されていることが好ましい。
されていることが好ましい。
前記メモリセルバイアストランジスタのゲート電極に
は前記メモリセルのドレインの電位を反転増幅する第１
のインバータの出力が接続され、前記第１のダミーセル
線のバイアストランジスタのゲート電極には前記第１の
ダミーセル線のドレインの電位を反転増幅する第２のイ
ンバータが接続され、前記第２のダミーセルのバイアス
トランジスタのゲート電極には前記第２のダミーセルの
ドレインの電位を反転増幅する第３のインバータの出力
が接続されていることが好ましい。
は前記メモリセルのドレインの電位を反転増幅する第１
のインバータの出力が接続され、前記第１のダミーセル
線のバイアストランジスタのゲート電極には前記第１の
ダミーセル線のドレインの電位を反転増幅する第２のイ
ンバータが接続され、前記第２のダミーセルのバイアス
トランジスタのゲート電極には前記第２のダミーセルの
ドレインの電位を反転増幅する第３のインバータの出力
が接続されていることが好ましい。
前記インバータは閾電圧値がほぼ0Vのｎチャネルトラ
ンジスタとｐチャネルトランジスタを直列接続した相補
構成を有することが好ましい。
ンジスタとｐチャネルトランジスタを直列接続した相補
構成を有することが好ましい。
前記インバータはｎチャネルトランジスタとｐチャネ
ルトランジスタを直列接続した相補構成を有し、ｐチャ
ネルトランジスタと電源間に定電流源が接続されること
が好ましい。
ルトランジスタを直列接続した相補構成を有し、ｐチャ
ネルトランジスタと電源間に定電流源が接続されること
が好ましい。
前記定電流源はソースとゲートとを接続したデプレッ
ション型トランジスタ、あるいはゲートを接地したデプ
レッション型トランジスタであると良い。
ション型トランジスタ、あるいはゲートを接地したデプ
レッション型トランジスタであると良い。
前記定電流源は電源電圧を複数の直列接続トランジス
タで分圧した電圧をゲート入力とする、前記相補形イン
バータと電源間に接続されたトランジスタであることが
好ましい。
タで分圧した電圧をゲート入力とする、前記相補形イン
バータと電源間に接続されたトランジスタであることが
好ましい。
前記メモリセルのドレイン電圧の変化を反転増幅して
前記第１のインバータより低いフィードバック信号を出
力する第４のインバータと前記ビット線と電源間に接続
されゲート電極に前記第４のインバータの出力が供給さ
れるトランジスタとを備えると良い。
前記第１のインバータより低いフィードバック信号を出
力する第４のインバータと前記ビット線と電源間に接続
されゲート電極に前記第４のインバータの出力が供給さ
れるトランジスタとを備えると良い。
前記メモリセル、第１のダミービット線、第２のダミ
ービット線のドレインとそれぞれのバイアストランジス
タ間に電源電圧をゲート入力とするデプレッション型ト
ランジスタを接続すると良い。
ービット線のドレインとそれぞれのバイアストランジス
タ間に電源電圧をゲート入力とするデプレッション型ト
ランジスタを接続すると良い。
前記メモリセルのドレインと前記メモリセルのバイア
ストランジスタ間に書込み時に低い論理レベルとなる書
き込み制御信号をゲート入力とするデプレッション型ト
ランジスタを接続すると良い。
ストランジスタ間に書込み時に低い論理レベルとなる書
き込み制御信号をゲート入力とするデプレッション型ト
ランジスタを接続すると良い。
前記第３のセンスアンプ部の出力端と電源電圧端子と
の間に、プルアップトランジスタを備えると良い。
の間に、プルアップトランジスタを備えると良い。
前記第１のダミーセルの閾値電圧は、前記浮遊ゲート
に電子が注入されている前記メモリセルの閾値電圧より
低い値に設定されていると良い。
に電子が注入されている前記メモリセルの閾値電圧より
低い値に設定されていると良い。
本発明にかかる半導体メモリ装置の第２の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶する第１、第２のメ
モリセルと、前記浮遊ゲートに電子が注入された前記メ
モリセルと等価な記憶状態にある第１のダミーセル線と
前記浮遊ゲートに電子が注入していない前記メモリセル
と等価な記憶状態にある第２のダミーセル線と、前記第
１のメモリセルに記憶されたデータを読み出すときに、
前記第１のメモリセルの記憶状態に応じた電圧を出力す
る第１のビット線と、前記第２のメモリセルに記憶され
たデータを読み出すときに、前記第２のメモリセルの記
憶状態に応じた電圧を出力する第２のビット線と、前記
第１のダミーセル線の記憶状態に応じた電圧を出力する
第１のダミービット線と、前記第２のダミービット線の
記憶状態に応じた電圧を出力する第２のダミービット線
と、前記第１のダミービット線と前記第１ダミービット
線との電圧を比較することによって、前記第１のメモリ
セルの記憶状態に応じた第１の出力を発生する第１のセ
ンスアンプ部と、前記第１のビット線と前記第２ダミー
ビット線との電圧を比較することによって、前記第１の
メモリセルの記憶状態に応じた第２の出力を発生する第
２のセンスアンプ部と、前記第１の出力と前記第２の出
力とを比較することによって、前記第１のメモリセルの
記憶状態を検出する第３のセンスアンプと、前記第２の
ビット線と、前記第１ダミービット線との電圧を比較す
ることによって、前記第２のメモリセルの記憶状態に応
じた第４の出力を発生する第４のセンスアンプ部と、前
記第２のビット線と、前記第２のダミービット線との電
圧を比較することによって、前記第２のメモリセルの記
憶状態に応じた第５の出力を発生する第５のセンスアン
プ部と、前記第４の出力と前記第５の出力とを比較する
ことによって、前記第２のメモリセルの記憶状態を検出
する第６のセンスアンプ部とを備えた半導体メモリ装置
が提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶する第１、第２のメ
モリセルと、前記浮遊ゲートに電子が注入された前記メ
モリセルと等価な記憶状態にある第１のダミーセル線と
前記浮遊ゲートに電子が注入していない前記メモリセル
と等価な記憶状態にある第２のダミーセル線と、前記第
１のメモリセルに記憶されたデータを読み出すときに、
前記第１のメモリセルの記憶状態に応じた電圧を出力す
る第１のビット線と、前記第２のメモリセルに記憶され
たデータを読み出すときに、前記第２のメモリセルの記
憶状態に応じた電圧を出力する第２のビット線と、前記
第１のダミーセル線の記憶状態に応じた電圧を出力する
第１のダミービット線と、前記第２のダミービット線の
記憶状態に応じた電圧を出力する第２のダミービット線
と、前記第１のダミービット線と前記第１ダミービット
線との電圧を比較することによって、前記第１のメモリ
セルの記憶状態に応じた第１の出力を発生する第１のセ
ンスアンプ部と、前記第１のビット線と前記第２ダミー
ビット線との電圧を比較することによって、前記第１の
メモリセルの記憶状態に応じた第２の出力を発生する第
２のセンスアンプ部と、前記第１の出力と前記第２の出
力とを比較することによって、前記第１のメモリセルの
記憶状態を検出する第３のセンスアンプと、前記第２の
ビット線と、前記第１ダミービット線との電圧を比較す
ることによって、前記第２のメモリセルの記憶状態に応
じた第４の出力を発生する第４のセンスアンプ部と、前
記第２のビット線と、前記第２のダミービット線との電
圧を比較することによって、前記第２のメモリセルの記
憶状態に応じた第５の出力を発生する第５のセンスアン
プ部と、前記第４の出力と前記第５の出力とを比較する
ことによって、前記第２のメモリセルの記憶状態を検出
する第６のセンスアンプ部とを備えた半導体メモリ装置
が提供される。
前記メモリセルを選択するアドレス信号が変化する
と、この変化に対応して所定の期間、前記第１のビット
線と前記第２のビット線と前記第１のダミービット線
と、前記第２のダミービット線間の電位をイコライズす
るイコライズ手段を備えると良い。
と、この変化に対応して所定の期間、前記第１のビット
線と前記第２のビット線と前記第１のダミービット線
と、前記第２のダミービット線間の電位をイコライズす
るイコライズ手段を備えると良い。
前記イコライズ手段は、前記第１のビット線と前記第
１のダミービット線間に接続された第１のイコライズト
ランジスタと、前記第２のビット線と前記第１のダミー
ビット線間に接続された第２のイコライズトランジスタ
と前記第１のダミービット線と第２のビット線間に接続
された第３のイコライズトランジスタとを備えることが
好ましい。
１のダミービット線間に接続された第１のイコライズト
ランジスタと、前記第２のビット線と前記第１のダミー
ビット線間に接続された第２のイコライズトランジスタ
と前記第１のダミービット線と第２のビット線間に接続
された第３のイコライズトランジスタとを備えることが
好ましい。
本発明にかかる半導体メモリ装置の第３の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記メモリセルに記
憶されたデータを読み出すときに、前記メモリセルの記
憶状態に応じた電圧を出力するビット線と、前記第１の
ダミーセルの記憶状態に応じた電圧を出力する第１のダ
ミービット線と、前記第２のダミーセルの記憶状態に応
じた電圧を出力する第２のダミービット線と、前記ビッ
ト線と前記第１のダミービット線との電圧を比較するこ
とによって、前記メモリセルの記憶状態に応じた第１の
出力をする第１のセンスアンプ部と、前記ビット線と前
記第２のダミービット線との電圧を比較することによっ
て、前記メモリセルの記憶状態に応じた第２の出力をす
る第２のセンスアンプ部と、前記第１の出力と前記第２
の出力とを比較することによって前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、前記メモリセ
ルへデータを書き込んだ後に行うプログラムベリファイ
データリード時に前記第２のダミービット線が出力する
電圧を、通常データリード時にメモリセルのデータを読
み出す際の前記第２のダミービット線が出力する電圧よ
りも高く設定する手段と、前記プログラムベリファイ時
に、前記第２のダミービット線が出力する電圧と、前記
ビット線が出力する電圧とを比較することによって、前
記メモリセルの記憶状態を検出する第４のセンスアンプ
部と、前記データを読み出す時は前記第３のセンスアン
プ部の検出結果を出力し、前記プログラムベリファイデ
ータリード時は前記第４のセンスアンプ部の検出結果を
出力する出力切換手段とを備えたことを特徴とする半導
体メモリ装置が提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記メモリセルに記
憶されたデータを読み出すときに、前記メモリセルの記
憶状態に応じた電圧を出力するビット線と、前記第１の
ダミーセルの記憶状態に応じた電圧を出力する第１のダ
ミービット線と、前記第２のダミーセルの記憶状態に応
じた電圧を出力する第２のダミービット線と、前記ビッ
ト線と前記第１のダミービット線との電圧を比較するこ
とによって、前記メモリセルの記憶状態に応じた第１の
出力をする第１のセンスアンプ部と、前記ビット線と前
記第２のダミービット線との電圧を比較することによっ
て、前記メモリセルの記憶状態に応じた第２の出力をす
る第２のセンスアンプ部と、前記第１の出力と前記第２
の出力とを比較することによって前記メモリセルの記憶
状態を検出する第３のセンスアンプ部と、前記メモリセ
ルへデータを書き込んだ後に行うプログラムベリファイ
データリード時に前記第２のダミービット線が出力する
電圧を、通常データリード時にメモリセルのデータを読
み出す際の前記第２のダミービット線が出力する電圧よ
りも高く設定する手段と、前記プログラムベリファイ時
に、前記第２のダミービット線が出力する電圧と、前記
ビット線が出力する電圧とを比較することによって、前
記メモリセルの記憶状態を検出する第４のセンスアンプ
部と、前記データを読み出す時は前記第３のセンスアン
プ部の検出結果を出力し、前記プログラムベリファイデ
ータリード時は前記第４のセンスアンプ部の検出結果を
出力する出力切換手段とを備えたことを特徴とする半導
体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第４の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある、第２のダミーセルと、前記メモリセルと
前記第１のダミーセルのそれぞれの記憶状態に応じて変
化した電圧を比較し、その結果に応じた第１の出力をす
る第１のセンスアンプ部と、前記メモリセルと前記第２
のダミーセルのそれぞれの記憶状態に応じて変化した電
圧を比較し、その結果に応じた第２の出力をする第２の
センスアンプ部と、前記第１の出力と前記第２の出力と
を比較することによって、前記メモリセルの記憶状態を
検出する第３のセンスアンプ部とを備え、前記浮遊ゲー
トに電子が注入されていないメモリセルに流れる電流よ
り、前記第２のダミービット線に流れる電流が少ないこ
とを特徴とする半導体メモリ装置が提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある、第２のダミーセルと、前記メモリセルと
前記第１のダミーセルのそれぞれの記憶状態に応じて変
化した電圧を比較し、その結果に応じた第１の出力をす
る第１のセンスアンプ部と、前記メモリセルと前記第２
のダミーセルのそれぞれの記憶状態に応じて変化した電
圧を比較し、その結果に応じた第２の出力をする第２の
センスアンプ部と、前記第１の出力と前記第２の出力と
を比較することによって、前記メモリセルの記憶状態を
検出する第３のセンスアンプ部とを備え、前記浮遊ゲー
トに電子が注入されていないメモリセルに流れる電流よ
り、前記第２のダミービット線に流れる電流が少ないこ
とを特徴とする半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第５の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記メモリセルと前
記第１のダミーセルのそれぞれの記憶状態に応じて変化
した電圧とを比較し、その結果に応じた第１の出力をす
る第１のセンスアンプ部と、前記メモリセルと前記第２
のダミーセルのそれぞれの前記状態に応じて変化した電
圧を比較し、その結果に応じた第２の出力をする第２の
センスアンプ部と、前記第１の出力と前記第２の出力と
を比較することによって前記メモリセルの記憶状態を検
出する第３のセンスアンプ部と、電源電圧に対応し、前
記電源電圧よりも所定値だけ低い電圧を出力する電圧低
下回路と、ドレインが前記第１のダミーセルのドレイン
に接続され、ゲートが前記電圧低下回路の出力に接続さ
れる前記浮遊ゲートに電子が注入されない前記メモリセ
ルと等価な状態にある第３のダミーセルとを具備したこ
とを特徴とする不揮発性半導体メモリが提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに電子が注入さ
れるか否かで、二進のデータを記憶するメモリセルと、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記浮遊ゲー
トに電子が注入されていない前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記メモリセルと前
記第１のダミーセルのそれぞれの記憶状態に応じて変化
した電圧とを比較し、その結果に応じた第１の出力をす
る第１のセンスアンプ部と、前記メモリセルと前記第２
のダミーセルのそれぞれの前記状態に応じて変化した電
圧を比較し、その結果に応じた第２の出力をする第２の
センスアンプ部と、前記第１の出力と前記第２の出力と
を比較することによって前記メモリセルの記憶状態を検
出する第３のセンスアンプ部と、電源電圧に対応し、前
記電源電圧よりも所定値だけ低い電圧を出力する電圧低
下回路と、ドレインが前記第１のダミーセルのドレイン
に接続され、ゲートが前記電圧低下回路の出力に接続さ
れる前記浮遊ゲートに電子が注入されない前記メモリセ
ルと等価な状態にある第３のダミーセルとを具備したこ
とを特徴とする不揮発性半導体メモリが提供される。
本発明にかかる半導体メモリ装置の第６の観点によれ
ば、ビット線と、ワード線と、前記ビット線と前記ワー
ド線の交点にメモリセルが配置されたメモリセルアレイ
と、前記メモリセルアレイに併設して設けられた予備メ
モリセルアレイと、前記メモリセルアレイ中に不良セル
があることを記憶するためのプログラム手段と、前記メ
モリセルアレイ中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記不良セルの代りに前
記予備メモリセルアレイ中より予備メモリセルを選択す
る選択手段と、前記浮遊ゲートに電子が注入された前記
メモリセルと等価な記憶状態にある第１のダミーセル
と、前記第１のダミーセルの記憶状態に応じた電圧を出
力する第１のダミービット線と、前記浮遊ゲートに電子
が注入されていない前記メモリセルと等価な記憶状態に
ある第２のダミーセルと、前記第２のダミーセルの記憶
状態に応じた電圧を出力する第２のダミービット線と、
前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較し、その結果に応
じた第１の出力をする第１のセンスアンプ部と、前記メ
モリセルと前記第２のダミーセルのそれぞれの記憶状態
に応じて変化した電圧を比較し、その結果に応じた第２
の出力をする第２のセンスアンプ部と、前記第１の出力
と前記第２の出力とを比較することによって前記メモリ
セルの記憶状態を検出する第３のセンスアンプ部と、デ
ータ読み出し時、所定の時間前記ビット線と前記第１お
よび第２のダミービット線をイコライズするイコライズ
手段とを備え、前記メモリセル中に不良セルがある場合
には、前記プログラム手段の出力に応答して、前記イコ
ライズ手段によるイコライズ時間を、前記所定の時間よ
り長くするようにした半導体メモリ装置が提供される。
ば、ビット線と、ワード線と、前記ビット線と前記ワー
ド線の交点にメモリセルが配置されたメモリセルアレイ
と、前記メモリセルアレイに併設して設けられた予備メ
モリセルアレイと、前記メモリセルアレイ中に不良セル
があることを記憶するためのプログラム手段と、前記メ
モリセルアレイ中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記不良セルの代りに前
記予備メモリセルアレイ中より予備メモリセルを選択す
る選択手段と、前記浮遊ゲートに電子が注入された前記
メモリセルと等価な記憶状態にある第１のダミーセル
と、前記第１のダミーセルの記憶状態に応じた電圧を出
力する第１のダミービット線と、前記浮遊ゲートに電子
が注入されていない前記メモリセルと等価な記憶状態に
ある第２のダミーセルと、前記第２のダミーセルの記憶
状態に応じた電圧を出力する第２のダミービット線と、
前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較し、その結果に応
じた第１の出力をする第１のセンスアンプ部と、前記メ
モリセルと前記第２のダミーセルのそれぞれの記憶状態
に応じて変化した電圧を比較し、その結果に応じた第２
の出力をする第２のセンスアンプ部と、前記第１の出力
と前記第２の出力とを比較することによって前記メモリ
セルの記憶状態を検出する第３のセンスアンプ部と、デ
ータ読み出し時、所定の時間前記ビット線と前記第１お
よび第２のダミービット線をイコライズするイコライズ
手段とを備え、前記メモリセル中に不良セルがある場合
には、前記プログラム手段の出力に応答して、前記イコ
ライズ手段によるイコライズ時間を、前記所定の時間よ
り長くするようにした半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第７の観点によれ
ば、二進のデータを記憶するメモリセルと、二進データ
の第１の論理レベルに対応した記憶状態にある第１のダ
ミーセルと、二進データの第２の論理レベルに対応した
記憶状態にある第２のダミーセルと、前記第２のダミー
ビット線の記憶状態に応じた電圧を出力する第２のダミ
ービット線と、前記第１のビット線と前記第１ダミービ
ット線との電圧を比較することによって、前記第１のメ
モリセルの記憶状態に応じた第１の出力を発生する第１
のセンス手段と、前記メモリセルの記憶状態に応じて変
化した電圧を、前記第１および第２のダミーセルのそれ
ぞれの記憶状態に応じて変化した電圧と比較する第１の
比較手段であって、前記メモリセル、前記第１及び第２
のダミーセルに接続され、比較結果を出力する少なくと
も２つの出力端子を備えた第１の比較手段と、前記第１
のセンス手段の出力端子に接続され、前記第１のセンス
手段の出力を比較し、記憶されデータに対応したデータ
を前記メモリセルに対して出力する第２の比較手段と、
を備えた半導体メモリ装置が提供される。
ば、二進のデータを記憶するメモリセルと、二進データ
の第１の論理レベルに対応した記憶状態にある第１のダ
ミーセルと、二進データの第２の論理レベルに対応した
記憶状態にある第２のダミーセルと、前記第２のダミー
ビット線の記憶状態に応じた電圧を出力する第２のダミ
ービット線と、前記第１のビット線と前記第１ダミービ
ット線との電圧を比較することによって、前記第１のメ
モリセルの記憶状態に応じた第１の出力を発生する第１
のセンス手段と、前記メモリセルの記憶状態に応じて変
化した電圧を、前記第１および第２のダミーセルのそれ
ぞれの記憶状態に応じて変化した電圧と比較する第１の
比較手段であって、前記メモリセル、前記第１及び第２
のダミーセルに接続され、比較結果を出力する少なくと
も２つの出力端子を備えた第１の比較手段と、前記第１
のセンス手段の出力端子に接続され、前記第１のセンス
手段の出力を比較し、記憶されデータに対応したデータ
を前記メモリセルに対して出力する第２の比較手段と、
を備えた半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第８の観点によれ
ば、第１のしきい値を有するときには二進のデータのう
ちの第１の論理レベルを記憶し、前記第１のしきい値よ
りも低い第２のしきい値を有するときには二進のデータ
のうちの第２の論理レベルを記憶することにより、二進
データを記憶する第１のメモリセルと、第１のしきい値
を有するときには二進のデータのうちの第１の論理レベ
ルを記憶し、前記第１のしきい値よりも低い第２のしき
い値を有するときには二進のデータのうちの第２の論理
レベルを記憶することにより、二進データを記憶する第
２のメモリセルと、前記第１のしきい値を有する前記メ
モリセルと等価な記憶状態にある第１のダミーセルと、
前記第２のしきい値を有する前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記第１のメモリセ
ルと接続された第１のビット線と、前記第２のメモリセ
ルと接続された第２のビット線と、前記浮遊ゲートに電
子が注入された前記メモリセルと等価な記憶状態にある
第１のダミーセルに接続された第１のダミーセル線と、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第２のダミーセルに接続された第２
のダミーセル線と、前記第２のダミービット線の記憶状
態に応じた電圧を出力する第２のダミービット線と、前
記第１のビット線、前記第１のダミービット線および前
記第２のダミービット線に接続され、比較結果を出力す
る少なくとも２つの出力端子を有し、前記第１のメモリ
セルの記憶状態に応じて変化した電圧と前記第１及び第
２のダミーセルの記憶状態に応じて変化した電圧とを比
較する第１のセンス手段と、前記第１のセンス手段に接
続され、前記第１のセンス手段の出力を比較し、前記第
１のメモリセルに記憶されたデータに対応したデータを
出力する第２のセンス手段と、前記第２のビット線、前
記第１のダミービット線および前記第２のダミービット
線に接続され、比較結果を出力する少なくとも２つの出
力端子を有し、前記第２のメモリセルの記憶状態に応じ
て変化した電圧と前記第１及び第２のダミーセルの記憶
状態に応じて変化した電圧とを比較する第３のセンス手
段と、前記第３のセンス手段に接続され、前記第３のセ
ンス手段の出力を比較し、前記第２のメモリセルに記憶
されたデータに対応したデータを出力する第４のセンス
手段とを備えた半導体メモリ装置が提供される。
ば、第１のしきい値を有するときには二進のデータのう
ちの第１の論理レベルを記憶し、前記第１のしきい値よ
りも低い第２のしきい値を有するときには二進のデータ
のうちの第２の論理レベルを記憶することにより、二進
データを記憶する第１のメモリセルと、第１のしきい値
を有するときには二進のデータのうちの第１の論理レベ
ルを記憶し、前記第１のしきい値よりも低い第２のしき
い値を有するときには二進のデータのうちの第２の論理
レベルを記憶することにより、二進データを記憶する第
２のメモリセルと、前記第１のしきい値を有する前記メ
モリセルと等価な記憶状態にある第１のダミーセルと、
前記第２のしきい値を有する前記メモリセルと等価な記
憶状態にある第２のダミーセルと、前記第１のメモリセ
ルと接続された第１のビット線と、前記第２のメモリセ
ルと接続された第２のビット線と、前記浮遊ゲートに電
子が注入された前記メモリセルと等価な記憶状態にある
第１のダミーセルに接続された第１のダミーセル線と、
前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第２のダミーセルに接続された第２
のダミーセル線と、前記第２のダミービット線の記憶状
態に応じた電圧を出力する第２のダミービット線と、前
記第１のビット線、前記第１のダミービット線および前
記第２のダミービット線に接続され、比較結果を出力す
る少なくとも２つの出力端子を有し、前記第１のメモリ
セルの記憶状態に応じて変化した電圧と前記第１及び第
２のダミーセルの記憶状態に応じて変化した電圧とを比
較する第１のセンス手段と、前記第１のセンス手段に接
続され、前記第１のセンス手段の出力を比較し、前記第
１のメモリセルに記憶されたデータに対応したデータを
出力する第２のセンス手段と、前記第２のビット線、前
記第１のダミービット線および前記第２のダミービット
線に接続され、比較結果を出力する少なくとも２つの出
力端子を有し、前記第２のメモリセルの記憶状態に応じ
て変化した電圧と前記第１及び第２のダミーセルの記憶
状態に応じて変化した電圧とを比較する第３のセンス手
段と、前記第３のセンス手段に接続され、前記第３のセ
ンス手段の出力を比較し、前記第２のメモリセルに記憶
されたデータに対応したデータを出力する第４のセンス
手段とを備えた半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第９の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに蓄積された電
荷を用いて二進のデータを記憶するメモリセルと、前記
浮遊ゲートに電子が注入された前記メモリセルと等価な
記憶状態にある第１のダミーセルと、前記浮遊ゲートに
電子が注入されていない前記メモリセルと等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のダミーセルのそれぞれの記憶状態に応じて変化した
電圧とを比較する、前記メモリセル、前記第１のダミー
セル、前記第２のダミーセルに接続され、比較結果を出
力する少なくとも２つの出力端子を有する第１のセンス
手段と、前記第１のセンス手段の出力に接続され、前記
第１のセンス手段の出力を比較して前記メモリセルに蓄
積されたデータに応じたデータを出力する第２のセンス
手段とを備えた半導体メモリ装置が提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに蓄積された電
荷を用いて二進のデータを記憶するメモリセルと、前記
浮遊ゲートに電子が注入された前記メモリセルと等価な
記憶状態にある第１のダミーセルと、前記浮遊ゲートに
電子が注入されていない前記メモリセルと等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のダミーセルのそれぞれの記憶状態に応じて変化した
電圧とを比較する、前記メモリセル、前記第１のダミー
セル、前記第２のダミーセルに接続され、比較結果を出
力する少なくとも２つの出力端子を有する第１のセンス
手段と、前記第１のセンス手段の出力に接続され、前記
第１のセンス手段の出力を比較して前記メモリセルに蓄
積されたデータに応じたデータを出力する第２のセンス
手段とを備えた半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第10の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲートに蓄積された電
荷を用いて二進のデータを記憶するメモリセルと、前記
浮遊ゲートに電子が注入された前記メモリセルと等価な
記憶状態にある第１のダミーセルと、前記浮遊ゲートに
電子が注入されていない前記メモリセルと等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のダミーセルのそれぞれの記憶状態に応じて変化した
電圧とを比較する、前記メモリセル、前記第１のダミー
セル、前記第２のダミーセルに接続され、比較結果を出
力する少なくとも２つの出力端子を有する第１のセンス
手段と、前記第１のセンス手段の出力に接続され、前記
第１のセンス手段の出力を比較して前記メモリセルに蓄
積されたデータに応じたデータを出力する第２のセンス
手段と、電源電圧に対応した電圧およびこの電源電圧よ
りも所定値だけ低い電圧を出力する電圧低下回路と、前
記第１のダミーセルのドレインに接続されたドレイン
と、前記電圧低下回路の出力端子に接続されたゲートと
を有し、フローティングゲートに電子が注入されていな
い状態に等価な状態にある第３のダミーセルとを備えた
半導体メモリ装置が提供される。
ば、浮遊ゲートを有し、この浮遊ゲートに蓄積された電
荷を用いて二進のデータを記憶するメモリセルと、前記
浮遊ゲートに電子が注入された前記メモリセルと等価な
記憶状態にある第１のダミーセルと、前記浮遊ゲートに
電子が注入されていない前記メモリセルと等価な記憶状
態にある第２のダミーセルと、前記メモリセルと前記第
１のダミーセルのそれぞれの記憶状態に応じて変化した
電圧とを比較する、前記メモリセル、前記第１のダミー
セル、前記第２のダミーセルに接続され、比較結果を出
力する少なくとも２つの出力端子を有する第１のセンス
手段と、前記第１のセンス手段の出力に接続され、前記
第１のセンス手段の出力を比較して前記メモリセルに蓄
積されたデータに応じたデータを出力する第２のセンス
手段と、電源電圧に対応した電圧およびこの電源電圧よ
りも所定値だけ低い電圧を出力する電圧低下回路と、前
記第１のダミーセルのドレインに接続されたドレイン
と、前記電圧低下回路の出力端子に接続されたゲートと
を有し、フローティングゲートに電子が注入されていな
い状態に等価な状態にある第３のダミーセルとを備えた
半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第11の観点によれ
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に記憶されたデータあるい
は前記予備メモリセルに記憶されたデータを検出するセ
ンス手段と、パルス信号を発生し、前記センス手段にそ
のパルス信号を送出するパルス信号発生手段とを備え、
前記メモリセルアレイに不良メモリセルがあるときには
第１のパルス幅のパルスを発生し、前記メモリセルアレ
イに不良メモリセルがないときには第２のパルス幅のパ
ルスを発生し、前記メモリセルあるいは予備メモリセル
からのデータ読み出し動作は前記パルス信号で行われ、
前記第１のパルス幅は前記第２のパルス幅よりも長いこ
とを特徴とする半導体メモリ装置が提供される。
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に記憶されたデータあるい
は前記予備メモリセルに記憶されたデータを検出するセ
ンス手段と、パルス信号を発生し、前記センス手段にそ
のパルス信号を送出するパルス信号発生手段とを備え、
前記メモリセルアレイに不良メモリセルがあるときには
第１のパルス幅のパルスを発生し、前記メモリセルアレ
イに不良メモリセルがないときには第２のパルス幅のパ
ルスを発生し、前記メモリセルあるいは予備メモリセル
からのデータ読み出し動作は前記パルス信号で行われ、
前記第１のパルス幅は前記第２のパルス幅よりも長いこ
とを特徴とする半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第12の観点によれ
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に不良メモリセルがあると
きにはその不良メモリセルに代えて前記予備メモリセル
を選択する選択手段と、ダミーメモリセルが接続された
ダミー列線と、前記メモリセルアレイに不良メモリセル
があるときには第１の論理レベルの信号を発生し、前記
メモリセルアレイに不良メモリセルがないときには第２
の論理レベルの信号を発生する信号発生手段と、前記列
線の電圧と前記ダミー線の電圧とを比較して前記メモリ
セルに記憶されたデータあるいは前記予備メモリセルに
記憶されたデータを検出するセンス手段と、データ読み
出しモードのときには前記列線と前記ダミー列線とを所
定時間だけ接続する切換手段とを備え、前記所定時間は
前記信号発生手段の信号が第１の論理レベルにあるとき
には第１の所定時間であり、前記信号発生手段の信号が
第２の論理レベルにあるときには第２の所定時間であ
り、前記第１の所定時間は前記第２の所定時間よりも長
く設定されることを特徴とする半導体メモリ装置が提供
される。
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に不良メモリセルがあると
きにはその不良メモリセルに代えて前記予備メモリセル
を選択する選択手段と、ダミーメモリセルが接続された
ダミー列線と、前記メモリセルアレイに不良メモリセル
があるときには第１の論理レベルの信号を発生し、前記
メモリセルアレイに不良メモリセルがないときには第２
の論理レベルの信号を発生する信号発生手段と、前記列
線の電圧と前記ダミー線の電圧とを比較して前記メモリ
セルに記憶されたデータあるいは前記予備メモリセルに
記憶されたデータを検出するセンス手段と、データ読み
出しモードのときには前記列線と前記ダミー列線とを所
定時間だけ接続する切換手段とを備え、前記所定時間は
前記信号発生手段の信号が第１の論理レベルにあるとき
には第１の所定時間であり、前記信号発生手段の信号が
第２の論理レベルにあるときには第２の所定時間であ
り、前記第１の所定時間は前記第２の所定時間よりも長
く設定されることを特徴とする半導体メモリ装置が提供
される。
本発明にかかる半導体メモリ装置の第13の観点によれ
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に不良メモリセルがあると
きにはその不良メモリセルに代えて前記予備メモリセル
を選択する選択手段と、ダミーメモリセルが接続された
ダミー列線と、前記メモリセルアレイに不良メモリセル
があるときには第１の論理レベルの信号を発生し、前記
メモリセルアレイに不良メモリセルがないときには第２
の論理レベルの信号を発生する信号発生手段と、前記列
線の電圧と前記ダミー線の電圧とを比較して前記メモリ
セルに記憶されたデータあるいは前記予備メモリセルに
記憶されたデータを検出するセンス手段と、データ読み
出しモードのときに、前記列線と前記ダミー列線を所定
時間プリチャージするプリチャージ手段とを備え、前記
所定時間は、前記信号発生手段の信号が第１の論理レベ
ルにあるときには第１の所定時間に等しく、前記信号発
生手段の信号が第２の論理レベルにあるときには第２の
所定時間に等しく、前記第１の所定時間は前記第２の所
定時間よりも長く設定されたことを特徴とする半導体メ
モリ装置が提供される。
ば、行線と列線を有するマトリクス状にメモリセルが配
置されたメモリセルアレイと、前記メモリセルアレイが
不良のときにメモリセルに代わって使用される予備メモ
リセルと、前記メモリセル中に不良メモリセルがあると
きにはその不良メモリセルに代えて前記予備メモリセル
を選択する選択手段と、ダミーメモリセルが接続された
ダミー列線と、前記メモリセルアレイに不良メモリセル
があるときには第１の論理レベルの信号を発生し、前記
メモリセルアレイに不良メモリセルがないときには第２
の論理レベルの信号を発生する信号発生手段と、前記列
線の電圧と前記ダミー線の電圧とを比較して前記メモリ
セルに記憶されたデータあるいは前記予備メモリセルに
記憶されたデータを検出するセンス手段と、データ読み
出しモードのときに、前記列線と前記ダミー列線を所定
時間プリチャージするプリチャージ手段とを備え、前記
所定時間は、前記信号発生手段の信号が第１の論理レベ
ルにあるときには第１の所定時間に等しく、前記信号発
生手段の信号が第２の論理レベルにあるときには第２の
所定時間に等しく、前記第１の所定時間は前記第２の所
定時間よりも長く設定されたことを特徴とする半導体メ
モリ装置が提供される。
本発明にかかる半導体メモリ装置の第14の観点によれ
ば、浮遊ゲートを有し、この浮遊ゲート内に蓄積された
電荷を用いて二進のデータを記憶するメモリセルを行線
と列線を有するマトリクス状に配置したメモリセルアレ
イと、前記メモリセルアレイが不良のときにメモリセル
に代わって使用される予備メモリセルと、前記メモリセ
ル中に不良メモリセルがあるときにはその不良メモリセ
ルに代えて前記予備メモリセルを選択する選択手段と、
二進データの第１の論理レベルが記憶されたメモリセル
に等価な記憶状態にあり、第１のダミー列線に接続され
た第１のダミーセルと、二進データの第２の論理レベル
が記憶されたメモリセルに等価な記憶状態にあり、第２
のダミー列線に接続された第２のダミーセルと、前記メ
モリセル、前記第１および第２のダミーセルに接続さ
れ、比較出力のための少なくとも２つの出力端子を備え
た、前記メモリセルの記憶状態に応じて変化した電圧を
前記第１および第２のダミーセルの各記憶状態とを比較
する第１のセンス手段と、前記第１のセンス手段の出力
に接続され、前記第１のセンス手段の出力を比較して前
記メモリセル中に記憶されたデータに対応するデータを
出力する第２のセンス手段と、前記メモリセルアレイに
不良メモリセルがあるときには第１の論理レベルにあ
り、前記メモリセルアレイに不良メモリセルがないとき
には第２の論理レベルにある信号を発生する信号発生手
段と、データ読み出しモードのときに、前記列線、前記
第１および第２のダミー列線を所定時間プリチャージす
るプリチャージ手段とを備え、前記所定時間は、前記信
号発生手段の信号が第１の論理レベルにあるときには第
１の所定時間に等しく、前記信号発生手段の信号が第２
の論理レベルにあるときには第２の所定時間に等しく、
前記第１の所定時間は前記第２の所定時間よりも長く設
定されたことを特徴とする半導体メモリ装置が提供され
る。
ば、浮遊ゲートを有し、この浮遊ゲート内に蓄積された
電荷を用いて二進のデータを記憶するメモリセルを行線
と列線を有するマトリクス状に配置したメモリセルアレ
イと、前記メモリセルアレイが不良のときにメモリセル
に代わって使用される予備メモリセルと、前記メモリセ
ル中に不良メモリセルがあるときにはその不良メモリセ
ルに代えて前記予備メモリセルを選択する選択手段と、
二進データの第１の論理レベルが記憶されたメモリセル
に等価な記憶状態にあり、第１のダミー列線に接続され
た第１のダミーセルと、二進データの第２の論理レベル
が記憶されたメモリセルに等価な記憶状態にあり、第２
のダミー列線に接続された第２のダミーセルと、前記メ
モリセル、前記第１および第２のダミーセルに接続さ
れ、比較出力のための少なくとも２つの出力端子を備え
た、前記メモリセルの記憶状態に応じて変化した電圧を
前記第１および第２のダミーセルの各記憶状態とを比較
する第１のセンス手段と、前記第１のセンス手段の出力
に接続され、前記第１のセンス手段の出力を比較して前
記メモリセル中に記憶されたデータに対応するデータを
出力する第２のセンス手段と、前記メモリセルアレイに
不良メモリセルがあるときには第１の論理レベルにあ
り、前記メモリセルアレイに不良メモリセルがないとき
には第２の論理レベルにある信号を発生する信号発生手
段と、データ読み出しモードのときに、前記列線、前記
第１および第２のダミー列線を所定時間プリチャージす
るプリチャージ手段とを備え、前記所定時間は、前記信
号発生手段の信号が第１の論理レベルにあるときには第
１の所定時間に等しく、前記信号発生手段の信号が第２
の論理レベルにあるときには第２の所定時間に等しく、
前記第１の所定時間は前記第２の所定時間よりも長く設
定されたことを特徴とする半導体メモリ装置が提供され
る。
本発明にかかる半導体メモリ装置の第15の観点によれ
ば、行線と列線を有するマトリクス状にメモリセルが配
置したメモリセルアレイと、前記メモリセルアレイが不
良のときにメモリセルに代わって使用される予備メモリ
セルと、前記予備メモリセルの選択をプログラムするプ
ログラム手段と、前記プログラム手段に接続されて前記
プログラム手段により制御され、前記メモリセル中に不
良メモリセルがあるときにはその不良メモリセルに代え
て前記予備メモリセルを選択する選択手段と、ダミーセ
ルが接続されたダミー列線と、前記メモリセル、前記第
１および第２のダミーセルに接続され、比較出力のため
の少なくとも２つの出力端子を備えた、前記メモリセル
の記憶状態に応じて変化した電圧を前記第１および第２
のダミーセルの各記憶状態とを比較する第１のセンス手
段と、前記第１のセンス手段の出力に接続され、前記第
１のセンス手段の出力を比較して前記メモリセル中に記
憶されたデータに対応するデータを出力する第２のセン
ス手段とを備え、前記所定時間は、前記信号発生手段の
信号が第１の論理レベルにあるときには第１の所定時間
に等しく、前記信号発生手段の信号が第２の論理レベル
にあるときには第２の所定時間に等しく、前記第１の所
定時間は前記第２の所定時間よりも長く設定されたこと
を特徴とする半導体メモリ装置が提供される。
ば、行線と列線を有するマトリクス状にメモリセルが配
置したメモリセルアレイと、前記メモリセルアレイが不
良のときにメモリセルに代わって使用される予備メモリ
セルと、前記予備メモリセルの選択をプログラムするプ
ログラム手段と、前記プログラム手段に接続されて前記
プログラム手段により制御され、前記メモリセル中に不
良メモリセルがあるときにはその不良メモリセルに代え
て前記予備メモリセルを選択する選択手段と、ダミーセ
ルが接続されたダミー列線と、前記メモリセル、前記第
１および第２のダミーセルに接続され、比較出力のため
の少なくとも２つの出力端子を備えた、前記メモリセル
の記憶状態に応じて変化した電圧を前記第１および第２
のダミーセルの各記憶状態とを比較する第１のセンス手
段と、前記第１のセンス手段の出力に接続され、前記第
１のセンス手段の出力を比較して前記メモリセル中に記
憶されたデータに対応するデータを出力する第２のセン
ス手段とを備え、前記所定時間は、前記信号発生手段の
信号が第１の論理レベルにあるときには第１の所定時間
に等しく、前記信号発生手段の信号が第２の論理レベル
にあるときには第２の所定時間に等しく、前記第１の所
定時間は前記第２の所定時間よりも長く設定されたこと
を特徴とする半導体メモリ装置が提供される。
本発明にかかる半導体メモリ装置の第16の観点によれ
ば、バイナリデータの“0"あるいは“1"をガラスマスク
にパターン化することにより製造段階でバイナリデータ
を記憶するメモリセルと、前記バイナリデータの“1"が
記憶された前記メモリセルと等価な記憶状態にある第１
のダミーセルと、前記バイナリデータの“1"が記憶され
た前記メモリセルと等価な記憶状態にある第２のダミー
セルと、前記メモリセルと前記第１のダミーセルのそれ
ぞれの記憶状態に応じて変化した電圧を比較し、その結
果に応じた第１の出力をする第１のセンスアンプ部と、
前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、前記第１
の出力と前記第２の出力とを比較することによって、前
記メモリセルの記憶状態を検出する第３のセンスアンプ
部とを備えた半導体メモリ装置。
ば、バイナリデータの“0"あるいは“1"をガラスマスク
にパターン化することにより製造段階でバイナリデータ
を記憶するメモリセルと、前記バイナリデータの“1"が
記憶された前記メモリセルと等価な記憶状態にある第１
のダミーセルと、前記バイナリデータの“1"が記憶され
た前記メモリセルと等価な記憶状態にある第２のダミー
セルと、前記メモリセルと前記第１のダミーセルのそれ
ぞれの記憶状態に応じて変化した電圧を比較し、その結
果に応じた第１の出力をする第１のセンスアンプ部と、
前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、前記第１
の出力と前記第２の出力とを比較することによって、前
記メモリセルの記憶状態を検出する第３のセンスアンプ
部とを備えた半導体メモリ装置。
前記メモリセルに記憶されたデータを読み出すときに
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、前記第１のダミーセルの記憶状態に応じた電圧
を出力する第１のダミービット線と、前記第２のダミー
セルの記憶状態に応じた電圧を出力する第２のダミービ
ット線とをさらに備え、前記第１のセンスアンブ部は前
記ビット線と前記第１のダミービット線との電圧を比較
することによって前記メモリセルの記憶状態に応じた第
１の出力を発生し、前記第２のセンスアンプ部は前記ビ
ット線と前記第２のダミービット線との電圧を比較する
ことによって前記メモリセルの記憶状態に応じた第２の
出力を発生し、前記第３のセンスアンプ部は前記第１の
出力と前記第２の出力とを比較することによって前記メ
モリセルの記憶状態を検出することが好ましい。
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、前記第１のダミーセルの記憶状態に応じた電圧
を出力する第１のダミービット線と、前記第２のダミー
セルの記憶状態に応じた電圧を出力する第２のダミービ
ット線とをさらに備え、前記第１のセンスアンブ部は前
記ビット線と前記第１のダミービット線との電圧を比較
することによって前記メモリセルの記憶状態に応じた第
１の出力を発生し、前記第２のセンスアンプ部は前記ビ
ット線と前記第２のダミービット線との電圧を比較する
ことによって前記メモリセルの記憶状態に応じた第２の
出力を発生し、前記第３のセンスアンプ部は前記第１の
出力と前記第２の出力とを比較することによって前記メ
モリセルの記憶状態を検出することが好ましい。
本発明にかかる半導体メモリ装置の第17の観点によれ
ば、バイナリデータの“0"あるいは“1"をMOSトランジ
スタがデプレッション型かエンハンスメント型かでデー
タを記憶する不揮発性メモリセルと、ｎ個の前記メモリ
セルとナンド選択トランジスタを直接に接続してなるナ
ンド束トランジスタ列と、前記ナンド束トランジスタ列
が複数組接続され、前記メモリセルに記憶されたデータ
を読み出すときに前記メモリセルの記憶状態に応じた電
圧を出力するビット線と、前記ナンド束トランジスタ列
と同様の構成を有し、前記デプレッション型メモリセル
と等価な１個の第１ダミーセルと前記エンハンスメント
型メモリセルと等価な（ｎ−１）個の第１のダミーセル
とナンド選択トランジスタとを直列に接続してなる第１
のダミーナンド束トランジスタ列と、前記第１のダミー
セルナンド束トランジスタ列が複数個接続され、前記デ
プレッション型の第１のダミーセルの記憶状態に応じた
電圧を出力する第１のダミービット線と、前記ナンド束
トランジスタ列と同様の構成を有し、前記エンハンスメ
ント型メモリセルと等価なｎ個の第２のダミーセルとナ
ンド選択トランジスタとを直列に接続してなる第２のダ
ミーナンド束トランジスタ列と、前記ダミーナンド束ト
ランジスタ列が複数組接続され、エンハンスメント型第
２のダミーセルの記憶状態に応じた電圧を出力する第２
のダミービット線と、前記ビット線と前記第１のダミー
ビット線との電圧を比較することによって前記メモリセ
ルの記憶状態に応じた第１の出力を発生する第１のセン
スアンプ部と、前記ビット線と前記第２のダミービット
線との電圧を比較することによって前記メモリセルの記
憶状態に応じた第２の出力を発生する第２のセンスアン
プ部と、前記第１の出力と前記第２の出力を比較するこ
とによって前記メモリセルの記憶状態を検出する第３の
センスアンプ部とを備えた不揮発性半導体メモリ装置が
提供される。
ば、バイナリデータの“0"あるいは“1"をMOSトランジ
スタがデプレッション型かエンハンスメント型かでデー
タを記憶する不揮発性メモリセルと、ｎ個の前記メモリ
セルとナンド選択トランジスタを直接に接続してなるナ
ンド束トランジスタ列と、前記ナンド束トランジスタ列
が複数組接続され、前記メモリセルに記憶されたデータ
を読み出すときに前記メモリセルの記憶状態に応じた電
圧を出力するビット線と、前記ナンド束トランジスタ列
と同様の構成を有し、前記デプレッション型メモリセル
と等価な１個の第１ダミーセルと前記エンハンスメント
型メモリセルと等価な（ｎ−１）個の第１のダミーセル
とナンド選択トランジスタとを直列に接続してなる第１
のダミーナンド束トランジスタ列と、前記第１のダミー
セルナンド束トランジスタ列が複数個接続され、前記デ
プレッション型の第１のダミーセルの記憶状態に応じた
電圧を出力する第１のダミービット線と、前記ナンド束
トランジスタ列と同様の構成を有し、前記エンハンスメ
ント型メモリセルと等価なｎ個の第２のダミーセルとナ
ンド選択トランジスタとを直列に接続してなる第２のダ
ミーナンド束トランジスタ列と、前記ダミーナンド束ト
ランジスタ列が複数組接続され、エンハンスメント型第
２のダミーセルの記憶状態に応じた電圧を出力する第２
のダミービット線と、前記ビット線と前記第１のダミー
ビット線との電圧を比較することによって前記メモリセ
ルの記憶状態に応じた第１の出力を発生する第１のセン
スアンプ部と、前記ビット線と前記第２のダミービット
線との電圧を比較することによって前記メモリセルの記
憶状態に応じた第２の出力を発生する第２のセンスアン
プ部と、前記第１の出力と前記第２の出力を比較するこ
とによって前記メモリセルの記憶状態を検出する第３の
センスアンプ部とを備えた不揮発性半導体メモリ装置が
提供される。
異なる行線にゲートが接続された前記デプレッション
型の第１のダミーセルをおのおの１個有するｎ種類の前
記第１のダミーナンド束トランジスタと、同じ種類の前
記第１のダミーナンド束トランジスタ列が複数組接続さ
れたｎ本のダミービット線群と、前記第１のダミービッ
ト線に、前記行線選択信号に対応して選択された前記デ
プレッション型の第１のダミーセルの記憶状態に応じた
電圧を出力するため、前記ｎ本のダミービット線群か
ら、行線選択信号に対応して１本のダミービット線を選
択する選択手段とをさらに備えると良い。
型の第１のダミーセルをおのおの１個有するｎ種類の前
記第１のダミーナンド束トランジスタと、同じ種類の前
記第１のダミーナンド束トランジスタ列が複数組接続さ
れたｎ本のダミービット線群と、前記第１のダミービッ
ト線に、前記行線選択信号に対応して選択された前記デ
プレッション型の第１のダミーセルの記憶状態に応じた
電圧を出力するため、前記ｎ本のダミービット線群か
ら、行線選択信号に対応して１本のダミービット線を選
択する選択手段とをさらに備えると良い。
本発明にかかる半導体メモリ装置の第18の観点によれ
ば、ビット線と、ワード線と、前記ビット線と前記ワー
ド線の交点にメモリセルが配置されたメモリセルアレイ
と、前記メモリセルアレイに併設して設けられた予備メ
モリセルアレイと、前記メモリセルアレイ中に不良セル
があることを記憶するためのプログラム手段と、前記メ
モリセルアレイ中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記不良セルの代りに前
記予備メモリセルアレイ中より予備メモリセルを選択す
る選択手段と、前記メモリセルと等価なダミーセルのド
レインが接続され、基準電位を発生するダミービット線
と、前記ビット線にあらわれる電圧と、前記ダミービッ
ト線にあらわれる電圧を比較し、選択されたメモリセル
のデータを読み出すセンスアンプと、データ読み出し時
所定の時間前記ビット線と前記ダミービット線をイコラ
イズするイコライズ手段とを備え、前記メモリセル中に
不良セルがある場合には、前記プログラム手段の出力に
応答して、前記イコライズ手段によるイコライズ時間
を、前記所定の時間より長くするようにした半導体メモ
リ装置が提供される。
ば、ビット線と、ワード線と、前記ビット線と前記ワー
ド線の交点にメモリセルが配置されたメモリセルアレイ
と、前記メモリセルアレイに併設して設けられた予備メ
モリセルアレイと、前記メモリセルアレイ中に不良セル
があることを記憶するためのプログラム手段と、前記メ
モリセルアレイ中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記不良セルの代りに前
記予備メモリセルアレイ中より予備メモリセルを選択す
る選択手段と、前記メモリセルと等価なダミーセルのド
レインが接続され、基準電位を発生するダミービット線
と、前記ビット線にあらわれる電圧と、前記ダミービッ
ト線にあらわれる電圧を比較し、選択されたメモリセル
のデータを読み出すセンスアンプと、データ読み出し時
所定の時間前記ビット線と前記ダミービット線をイコラ
イズするイコライズ手段とを備え、前記メモリセル中に
不良セルがある場合には、前記プログラム手段の出力に
応答して、前記イコライズ手段によるイコライズ時間
を、前記所定の時間より長くするようにした半導体メモ
リ装置が提供される。
前記イコライズ手段は、前記ビット線と前記ダミービ
ット線間に接続されたイコライズトランジスタと前記イ
コライズトランジスタのゲート電極に供給され、前記イ
コライズトランジスタのオン・オフを制御するイコライ
ズパルス信号と、前記プログラム手段の出力信号が第１
の論理レベルのとき、データ読み出し時に第１のパルス
幅の前記イコライズパルス信号を出力し、前記プログラ
ム手段の出力信号が第２の論理レベルのとき、データ読
み出し時に前記第１のパルス幅より長い前記イコライズ
パルス信号を出力する遅延回路とを備えると良い。
ット線間に接続されたイコライズトランジスタと前記イ
コライズトランジスタのゲート電極に供給され、前記イ
コライズトランジスタのオン・オフを制御するイコライ
ズパルス信号と、前記プログラム手段の出力信号が第１
の論理レベルのとき、データ読み出し時に第１のパルス
幅の前記イコライズパルス信号を出力し、前記プログラ
ム手段の出力信号が第２の論理レベルのとき、データ読
み出し時に前記第１のパルス幅より長い前記イコライズ
パルス信号を出力する遅延回路とを備えると良い。
前記遅延回路は、インバータと、前記インバータと電
源間に接続され、ゲート電極が前記インバータの入力に
接続された第１のMOSトランジスタと、ゲート電極が前
記プログラム手段の出力信号に接続され、前記第１のMO
Sトランジスタと並列に接続された第２のMOSトランジス
タとを備えると良い。
源間に接続され、ゲート電極が前記インバータの入力に
接続された第１のMOSトランジスタと、ゲート電極が前
記プログラム手段の出力信号に接続され、前記第１のMO
Sトランジスタと並列に接続された第２のMOSトランジス
タとを備えると良い。
本発明にかかる半導体メモリ装置の第19の観点によれ
ば、ビット線と、ワード線と、浮遊ゲートを有し、この
浮遊ゲートに電子が注入されるか否かで二進データを記
憶するメモリセルと、前記ビット線と前記ワード線の交
点に前記メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイに併設して設けられた予備メモリ
セルと、前記メモリセルアレイ中に不良セルがあること
を記憶するためのプログラム手段と、前記メモリセルア
レイ中に不良セルがある場合には、前記プログラム手段
の出力に応答して前記不良セルの代りに前記予備メモリ
セルアレイ中より予備メモリセルを選択する選択手段
と、前記浮遊ゲートに電子が注入された前記メモリセル
と等価な記憶状態にある第１のダミーセルと、前記第１
のダミーセルの記憶状態に応じた電圧を出力する第１の
ダミーセルの記憶状態に応じた電圧を出力する第１のダ
ミービット線と、前記浮遊ゲートに電子が注入されてい
ない前記メモリセルと等価な記憶状態にある第２のダミ
ーセルと、前記第２のダミーセルの記憶状態に応じた電
圧を出力する第２のダミービット線と、前記メモリセル
と前記第１のダミーセルのそれぞれの記憶状態に応じて
変化した電圧を比較し、その結果に応じた第１の出力を
する第１のセンスアンプ部と、前記メモリセルと前記第
２のダミーセルのそれぞれの記憶状態に応じて変化した
電圧を比較し、その結果に応じた第２の出力をする第２
のセンスアンプ部と、前記第１の出力と前記第２の出力
とを比較することによって、前記メモリセルの記憶状態
を検出する第３のセンスアンプ部と、データ読み出し
時、所定の時間前記ビット線と前記第１のダミービット
線と前記第２のダミービット線をイコライズするイコラ
イズ手段と、前記メモリセルアレイ中に不良セルがある
場合には、前記プログラム手段の出力に応答して、前記
イコライズ手段によるイコライズ時間を前記所定の時間
より長くするようにした半導体メモリ装置が提供され
る。
ば、ビット線と、ワード線と、浮遊ゲートを有し、この
浮遊ゲートに電子が注入されるか否かで二進データを記
憶するメモリセルと、前記ビット線と前記ワード線の交
点に前記メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイに併設して設けられた予備メモリ
セルと、前記メモリセルアレイ中に不良セルがあること
を記憶するためのプログラム手段と、前記メモリセルア
レイ中に不良セルがある場合には、前記プログラム手段
の出力に応答して前記不良セルの代りに前記予備メモリ
セルアレイ中より予備メモリセルを選択する選択手段
と、前記浮遊ゲートに電子が注入された前記メモリセル
と等価な記憶状態にある第１のダミーセルと、前記第１
のダミーセルの記憶状態に応じた電圧を出力する第１の
ダミーセルの記憶状態に応じた電圧を出力する第１のダ
ミービット線と、前記浮遊ゲートに電子が注入されてい
ない前記メモリセルと等価な記憶状態にある第２のダミ
ーセルと、前記第２のダミーセルの記憶状態に応じた電
圧を出力する第２のダミービット線と、前記メモリセル
と前記第１のダミーセルのそれぞれの記憶状態に応じて
変化した電圧を比較し、その結果に応じた第１の出力を
する第１のセンスアンプ部と、前記メモリセルと前記第
２のダミーセルのそれぞれの記憶状態に応じて変化した
電圧を比較し、その結果に応じた第２の出力をする第２
のセンスアンプ部と、前記第１の出力と前記第２の出力
とを比較することによって、前記メモリセルの記憶状態
を検出する第３のセンスアンプ部と、データ読み出し
時、所定の時間前記ビット線と前記第１のダミービット
線と前記第２のダミービット線をイコライズするイコラ
イズ手段と、前記メモリセルアレイ中に不良セルがある
場合には、前記プログラム手段の出力に応答して、前記
イコライズ手段によるイコライズ時間を前記所定の時間
より長くするようにした半導体メモリ装置が提供され
る。
（作用） 本発明によれば、メモリセルの記憶状態と第１のダミ
ーセル、第２のダミーセルの状態とが比較されて、メモ
リセルに記憶されているデータが検出される。したがっ
て、１ビット分のデータを２つのメモリセルに記憶し、
相互の記憶状態を比較することによりデータを読み出す
ものに比べ、必要なメモリセルの数が半分で済む。
ーセル、第２のダミーセルの状態とが比較されて、メモ
リセルに記憶されているデータが検出される。したがっ
て、１ビット分のデータを２つのメモリセルに記憶し、
相互の記憶状態を比較することによりデータを読み出す
ものに比べ、必要なメモリセルの数が半分で済む。
第１のダミービット線に微小電流を流すことにより、
浮遊状態になることを防止でき、誤動作を防止できる。
浮遊状態になることを防止でき、誤動作を防止できる。
リーク手段を設けた場合にはビット線とダミービット
線との電位の関係が適切化され、センス動作が高速化
し、マージンが拡大される。
線との電位の関係が適切化され、センス動作が高速化
し、マージンが拡大される。
イコライズ手段を設けた場合、ビット線、ダミービッ
ト線の電位を等しくし、動作を安定化させることができ
る。
ト線の電位を等しくし、動作を安定化させることができ
る。
プリチャージ手段を設けた場合にはイコライズ終了時
にイコライズ信号の変化によるビット線およびダミービ
ット線の電位変動を防止することができ、誤動作の発生
を防止することができる。
にイコライズ信号の変化によるビット線およびダミービ
ット線の電位変動を防止することができ、誤動作の発生
を防止することができる。
第２の観点による装置では、１ビット分のデータを２
つのメモリセルで記憶し、それぞれについて２つの状態
のダミーセルでデータを取り出すようにしているので、
高速のデータ検出が可能で、また、イコライズを適切に
行うことによりさらに高速動作が可能となる。
つのメモリセルで記憶し、それぞれについて２つの状態
のダミーセルでデータを取り出すようにしているので、
高速のデータ検出が可能で、また、イコライズを適切に
行うことによりさらに高速動作が可能となる。
第３の観点による装置では、プログラムベリファイリ
ード時に第２のビット線の出力電圧を通常のリード時よ
りも高く設定し、専用のセンスアンプを用いることによ
り書き込み時にメモリセルに注入される電子量を増加さ
せ、電圧マージンを拡大することが可能となる。
ード時に第２のビット線の出力電圧を通常のリード時よ
りも高く設定し、専用のセンスアンプを用いることによ
り書き込み時にメモリセルに注入される電子量を増加さ
せ、電圧マージンを拡大することが可能となる。
第４の観点による装置では、メモリセルの浮遊ゲート
に電子が注入されていなメモリセルに流れる電流より、
第２のダミービット線に流れる電流が少なくされてい
る。これにより第２のセンスアンプの出力が“0"と“1"
の中間電位に達するのが速くなり、データ検出速度が向
上する。
に電子が注入されていなメモリセルに流れる電流より、
第２のダミービット線に流れる電流が少なくされてい
る。これにより第２のセンスアンプの出力が“0"と“1"
の中間電位に達するのが速くなり、データ検出速度が向
上する。
第５の観点による装置では、電源電圧よりも所定値だ
け低い電圧を出力する電圧低下回路と、ドレインが第１
のダミーセルのドレインに接続され、ゲートが電圧低下
回路の出力に接続された、浮遊ゲートに電子が注入され
ないメモリセルと等価な状態にある第３のダミーセルを
設けることにより、動作がさらに高速化される。
け低い電圧を出力する電圧低下回路と、ドレインが第１
のダミーセルのドレインに接続され、ゲートが電圧低下
回路の出力に接続された、浮遊ゲートに電子が注入され
ないメモリセルと等価な状態にある第３のダミーセルを
設けることにより、動作がさらに高速化される。
第６の観点による装置では、メモリセルアレイに予備
メモリセルが併設され、不良セルがある場合にはプログ
ラム手段の出力に応答して、イコライズ手段によるイコ
ライズ時間を、所定の時間より長くするようにしている
ので、動作不良を起こしている行線が確実に非選択とな
って、誤動作を起こす可能性が減少する。
メモリセルが併設され、不良セルがある場合にはプログ
ラム手段の出力に応答して、イコライズ手段によるイコ
ライズ時間を、所定の時間より長くするようにしている
ので、動作不良を起こしている行線が確実に非選択とな
って、誤動作を起こす可能性が減少する。
第７の観点による装置では、メモリセルの記憶状態に
応じて変化した電圧を、第１および第２のダミーセルの
それぞれの記憶状態に応じて変化した電圧と比較する第
１の比較手段と、メモリセルの記憶状態に応じた２つの
第１の出力を比較する第２の比較手段を備えており、正
確なセンスが可能となる。
応じて変化した電圧を、第１および第２のダミーセルの
それぞれの記憶状態に応じて変化した電圧と比較する第
１の比較手段と、メモリセルの記憶状態に応じた２つの
第１の出力を比較する第２の比較手段を備えており、正
確なセンスが可能となる。
第８の観点による装置では、第１のメモリセルの記憶
状態に応じて変化した電圧と第１及び第２のダミーセル
の記憶状態に応じて変化した電圧とを比較する第１のセ
ンス手段と、第１のセンス手段の出力を比較して第１の
メモリセルに記憶されたデータに対応したデータを出力
する第２のセンス手段と、第２のメモリセルの記憶状態
に応じて変化した電圧と第１及び第２のダミーセルの記
憶状態に応じて変化した電圧とを比較する第３のセンス
手段と、第３のセンス手段の出力を比較して第２のメモ
リセルに記憶されたデータに対応したデータを出力する
第４のセンス手段とを備えているので、正確なセンスが
可能となる。
状態に応じて変化した電圧と第１及び第２のダミーセル
の記憶状態に応じて変化した電圧とを比較する第１のセ
ンス手段と、第１のセンス手段の出力を比較して第１の
メモリセルに記憶されたデータに対応したデータを出力
する第２のセンス手段と、第２のメモリセルの記憶状態
に応じて変化した電圧と第１及び第２のダミーセルの記
憶状態に応じて変化した電圧とを比較する第３のセンス
手段と、第３のセンス手段の出力を比較して第２のメモ
リセルに記憶されたデータに対応したデータを出力する
第４のセンス手段とを備えているので、正確なセンスが
可能となる。
第９の観点による装置では、浮遊ゲートに蓄積された
電荷により二進のデータを記憶するメモリセルと、電子
の注入の有無に対応した第１および第２のダミーセル
と、これらの記憶状態に応じて変化した電圧を比較する
ようにしているので、正確なセンスが可能となる。
電荷により二進のデータを記憶するメモリセルと、電子
の注入の有無に対応した第１および第２のダミーセル
と、これらの記憶状態に応じて変化した電圧を比較する
ようにしているので、正確なセンスが可能となる。
第10の観点による装置では、電源電圧に対応した電圧
およびこの電源電圧よりも所定値だけ低い電圧を出力す
る電圧低下回路と、第１のダミーセルおよび電圧低下回
路の出力端子に接続された第３のダミーセルとを備えて
いるので、動作の高速化が図られる。
およびこの電源電圧よりも所定値だけ低い電圧を出力す
る電圧低下回路と、第１のダミーセルおよび電圧低下回
路の出力端子に接続された第３のダミーセルとを備えて
いるので、動作の高速化が図られる。
第11の観点による装置では、センス手段に対してメモ
リセルアレイに不良メモリセルがあるきには第１のパル
ス幅のパルスを発生し、不良メモリセルがないときには
第１のパルス幅よりも短い第２のパルス幅のパルスを発
生し、メモリセルあるいは予備メモリセルからのデータ
読み出し動作をパルス信号で行うパルス発生手段を設け
ているので、正しいデータのみを確実に出力する。
リセルアレイに不良メモリセルがあるきには第１のパル
ス幅のパルスを発生し、不良メモリセルがないときには
第１のパルス幅よりも短い第２のパルス幅のパルスを発
生し、メモリセルあるいは予備メモリセルからのデータ
読み出し動作をパルス信号で行うパルス発生手段を設け
ているので、正しいデータのみを確実に出力する。
第12の観点による装置では、メモリセル中に不良メモ
リセルがあるときには予備メモリセルを選択する選択手
段と、不良メモリセルの発生の有無に対応した信号を発
生する信号発生手段と、その出力によりデータ読み出し
モードのときには列線とダミー列線との接続時間を変え
る切換手段とを備えているので、正しいデータを確実に
出力することができる。
リセルがあるときには予備メモリセルを選択する選択手
段と、不良メモリセルの発生の有無に対応した信号を発
生する信号発生手段と、その出力によりデータ読み出し
モードのときには列線とダミー列線との接続時間を変え
る切換手段とを備えているので、正しいデータを確実に
出力することができる。
第13および第14の観点による装置では、同様の構成を
プリチャージ時間に適用しており、正しいデータを確実
に出力することができる。
プリチャージ時間に適用しており、正しいデータを確実
に出力することができる。
第15の観点による装置では、予備メモリセルの選択を
プログラムするプログラム手段と、このプログラム手段
により制御され、メモリセル中に不良メモリセルがある
ときにはその不良メモリセルに代えて予備メモリセルを
選択する選択手段とを備えているので、予備メモリの使
用が確実に行われて歩留まりが向上する。
プログラムするプログラム手段と、このプログラム手段
により制御され、メモリセル中に不良メモリセルがある
ときにはその不良メモリセルに代えて予備メモリセルを
選択する選択手段とを備えているので、予備メモリの使
用が確実に行われて歩留まりが向上する。
第16の観点による装置では、メモリセルがバイナリデ
ータの“0"あるいは“1"をガラスマスクにパターン化す
ることにより、第１き観点による装置と同様のマスクRO
Mを得ることができる。
ータの“0"あるいは“1"をガラスマスクにパターン化す
ることにより、第１き観点による装置と同様のマスクRO
Mを得ることができる。
第17の観点による装置では、メモリセルをMOSトラン
ジスタがデプレッション型かエンハンスメント型かでデ
ータを記憶する不揮発性メモリセルで構成し、ダミーセ
ルをナンド束トランジスタ列で構成することにより、不
揮発性半導体メモリ装置を得ることができる。
ジスタがデプレッション型かエンハンスメント型かでデ
ータを記憶する不揮発性メモリセルで構成し、ダミーセ
ルをナンド束トランジスタ列で構成することにより、不
揮発性半導体メモリ装置を得ることができる。
第18の観点による装置では、メモリセルアレイに予備
メモリセルが併設され、不良セルがある場合にはビット
線とダミービット線をイコライズするイコライズ時間を
通常より長くするようにしているので、動作不良を起こ
している行線が確実に非選択になり、誤動作を起こす可
能性が減少する。
メモリセルが併設され、不良セルがある場合にはビット
線とダミービット線をイコライズするイコライズ時間を
通常より長くするようにしているので、動作不良を起こ
している行線が確実に非選択になり、誤動作を起こす可
能性が減少する。
第19の観点による装置では、第１の観点によるメモリ
装置に第８の観点によるイコライズ時間の延長を適用し
ており、同様に誤動作発生の可能性が減少する。
装置に第８の観点によるイコライズ時間の延長を適用し
ており、同様に誤動作発生の可能性が減少する。
（実施例） 本発明の実施例について、図面を参照して説明する。
第１図は第１の実施例の回路構成を示したものであ
る。従来の場合と比較して、１ビット分のデータの記憶
を一つのメモリセルで構成し、このデータを読み出す際
に基準となる電圧を設定するためのデータを記憶する第
１及び第２のダミーセルをDM11,…,DMm1とDM12,…DMm2
の二列を設け、さらにこれに伴いメモリセルに記憶され
ているデータを検出するセンスアンプを三つ設けた点が
異なっている。ここで従来と同じ構成要素には、同一の
番号を付して説明を省略する。
る。従来の場合と比較して、１ビット分のデータの記憶
を一つのメモリセルで構成し、このデータを読み出す際
に基準となる電圧を設定するためのデータを記憶する第
１及び第２のダミーセルをDM11,…,DMm1とDM12,…DMm2
の二列を設け、さらにこれに伴いメモリセルに記憶され
ているデータを検出するセンスアンプを三つ設けた点が
異なっている。ここで従来と同じ構成要素には、同一の
番号を付して説明を省略する。
第１のダミーセルDM11,DM21,…,DMm1はソースが浮遊
状態であって、ゲートに論理“1"レベルの信号が与えら
れても電流経路を形成せず、浮遊ゲートに電子が注入さ
れているメモリセルと等価である。第２のダミーセルDM
12,DM22,…,DMm2は浮遊ゲートに電子が注入されておら
ず、電子が注入されていないメモリセルと等価である。
状態であって、ゲートに論理“1"レベルの信号が与えら
れても電流経路を形成せず、浮遊ゲートに電子が注入さ
れているメモリセルと等価である。第２のダミーセルDM
12,DM22,…,DMm2は浮遊ゲートに電子が注入されておら
ず、電子が注入されていないメモリセルと等価である。
そして第１のダミーセルDM11,DM21,…,DMm1のドレイ
ンは第１のデミービット線DBL1に、第２のダミーセルDM
12,DM22,…,DMm2のドレインは第２のダミービット線DBL
2にそれぞれ接続されている。さらにこのダミービット
線DBL1及びダミービット線DBL2には、カラムゲートCGと
等価なMOSFET DCG1とDCG2とが接続されている。容量C1,
C2は、メモリセル側のカラムゲートトランジスタCG1,CG
2……と、ダミーセル側のダミーカラムゲートトランジ
スタDCG1,DCG2との個数の差によるビット線とダミービ
ット線の容量の差をなくし、ビット線とダミー線との容
量を等しくするために接続されている。
ンは第１のデミービット線DBL1に、第２のダミーセルDM
12,DM22,…,DMm2のドレインは第２のダミービット線DBL
2にそれぞれ接続されている。さらにこのダミービット
線DBL1及びダミービット線DBL2には、カラムゲートCGと
等価なMOSFET DCG1とDCG2とが接続されている。容量C1,
C2は、メモリセル側のカラムゲートトランジスタCG1,CG
2……と、ダミーセル側のダミーカラムゲートトランジ
スタDCG1,DCG2との個数の差によるビット線とダミービ
ット線の容量の差をなくし、ビット線とダミー線との容
量を等しくするために接続されている。
ダミービット線DBL1に接続されたリーク電流路L1は、
第１のダミーセルに電流路が形成されないため電気的に
ダミービット線DBL1が浮遊状態になるのを防ぐために電
流路を形成するものである。ビット線の特性をすべて等
価にするために、ビット線BL、ダミービット線DBL2にも
同様に、微少電流を流すリーク電流路を接続することも
できる。
第１のダミーセルに電流路が形成されないため電気的に
ダミービット線DBL1が浮遊状態になるのを防ぐために電
流路を形成するものである。ビット線の特性をすべて等
価にするために、ビット線BL、ダミービット線DBL2にも
同様に、微少電流を流すリーク電流路を接続することも
できる。
図示されていないアドレス変化検出回路は外部から入
力されるアドレス信号が変化したのを検知してイコライ
ズ信号φを発生する。そして、このイコライズ信号φが
論理“1"のときに、トランジスタQ11,Q13及びQ15はこの
ビット線BL,ダミービット線DBL1及びDBL2をプリチャー
ジし、トランジスタQ12、Q14、Q16及びQ17はビット線と
ダミービット線の電位を等しくする。さらにトランジス
タQ100,Q101及びQ102は、それぞれ第1,2及び第３の負荷
回路に相当し、トランジスタQ11、Q13及びQ15によって
プリチャージされたビット線BL,ダミービット線DBL1及
びDBL2の電位が、リーク電流等によって低下しないよう
に所定の電流を流して充電する。このため、それらの導
通抵抗は極めて大きく設定されている。トランジスタQ2
1,Q22,Q23,Q24及びQ25は、メモリセルあるいはダミーセ
ルのドレイン電圧の上昇を抑えて、所定レベルを超えな
いようにし、メモリセルの信頼性を向上させるためのも
のである。そして、トランジスタQ21,Q22及びQ23はそれ
ぞれ、第1,第２及び第３のバイアストランジスタに相当
する。
力されるアドレス信号が変化したのを検知してイコライ
ズ信号φを発生する。そして、このイコライズ信号φが
論理“1"のときに、トランジスタQ11,Q13及びQ15はこの
ビット線BL,ダミービット線DBL1及びDBL2をプリチャー
ジし、トランジスタQ12、Q14、Q16及びQ17はビット線と
ダミービット線の電位を等しくする。さらにトランジス
タQ100,Q101及びQ102は、それぞれ第1,2及び第３の負荷
回路に相当し、トランジスタQ11、Q13及びQ15によって
プリチャージされたビット線BL,ダミービット線DBL1及
びDBL2の電位が、リーク電流等によって低下しないよう
に所定の電流を流して充電する。このため、それらの導
通抵抗は極めて大きく設定されている。トランジスタQ2
1,Q22,Q23,Q24及びQ25は、メモリセルあるいはダミーセ
ルのドレイン電圧の上昇を抑えて、所定レベルを超えな
いようにし、メモリセルの信頼性を向上させるためのも
のである。そして、トランジスタQ21,Q22及びQ23はそれ
ぞれ、第1,第２及び第３のバイアストランジスタに相当
する。
第１のセンスアンプ１は、ビット線BLの電位ＶINとダ
ミービット線DBL1の電位ＶR1とを比較し、その比較結果
として第１の出力に相当する信号Ａを出力するものであ
る。
ミービット線DBL1の電位ＶR1とを比較し、その比較結果
として第１の出力に相当する信号Ａを出力するものであ
る。
第２のセンスアンプ２は、この電位ＶINと、ダミービ
ット線DBL2の電位ＶR2とを与えられて比較し、第２の出
力に相当する信号Ｂを出力する。そして第３のセンスア
ンプ３は、この第１及び第２の信号を与えられて比較
し、選択されたメモリセルのデータに対応した第３の出
力に相当する信号Ｄを出力する。
ット線DBL2の電位ＶR2とを与えられて比較し、第２の出
力に相当する信号Ｂを出力する。そして第３のセンスア
ンプ３は、この第１及び第２の信号を与えられて比較
し、選択されたメモリセルのデータに対応した第３の出
力に相当する信号Ｄを出力する。
第２図は、この第１、第２及び第３のセンスアンプの
回路構成の一例を示したものである。いずれもカレント
ミラー回路の構成を有している。第１のセンスアンプ１
のＰチャネルエンハンスメント型トランジスタS1及びS2
のゲートには電位ＶIN及びＶR1がそれぞれ印加され、第
１の信号Ａが出力される。第２のセンスアンプ２のＰチ
ャネルエンハンスメント型トランジスタS3及びS4のゲー
トには電位ＶR2及びＶINがそれぞれ印加され、第２の信
号Ｂが出力される。そして第３のセンスアンプ３のＰチ
ャネルエンハンスメント型トランジスタS5及びS6のゲー
トには第１の信号Ａ及び第２の信号Ｂがそれぞれ印加さ
れ、第３の信号Ｄが出力される。
回路構成の一例を示したものである。いずれもカレント
ミラー回路の構成を有している。第１のセンスアンプ１
のＰチャネルエンハンスメント型トランジスタS1及びS2
のゲートには電位ＶIN及びＶR1がそれぞれ印加され、第
１の信号Ａが出力される。第２のセンスアンプ２のＰチ
ャネルエンハンスメント型トランジスタS3及びS4のゲー
トには電位ＶR2及びＶINがそれぞれ印加され、第２の信
号Ｂが出力される。そして第３のセンスアンプ３のＰチ
ャネルエンハンスメント型トランジスタS5及びS6のゲー
トには第１の信号Ａ及び第２の信号Ｂがそれぞれ印加さ
れ、第３の信号Ｄが出力される。
このような構成を有した本実施例において、メモリセ
ルに記憶されたデータを読み出す動作について、以下に
説明する。
ルに記憶されたデータを読み出す動作について、以下に
説明する。
行デコーダ５によってワード線WLの１つが選択され
る。列デコーダ４により、カラムゲートトランジスタCG
のうち１つが選択される。この選択されたカラムゲート
トランジスタに対応したビット線と、選択されたワード
線との交点にあるメモリセルが選択される。
る。列デコーダ４により、カラムゲートトランジスタCG
のうち１つが選択される。この選択されたカラムゲート
トランジスタに対応したビット線と、選択されたワード
線との交点にあるメモリセルが選択される。
行コーダ５によって選択されたメモリセルと同一のワ
ード線WLに接続された二つのダミーセルも選択される。
ード線WLに接続された二つのダミーセルも選択される。
次にイコライズ信号φと電位ＶIN,VR1及びＶR2、さら
に信号A,B及びＤの相互関係を第３図に示す。イコライ
ズ信号φが“0"から“1"になると（期間t1）、トランジ
スタQ11,Q13及びQ15オンすることによりビット線BL,ダ
ミービット線DBL1及びDBL2がプリチャージされ、さらに
トランジスタQ12及びQ14及びQ16及びQ17によってビット
線BL、ダミービット線DBL1及びDBL2は、ほぼ同電位に設
定される。これにより、この期間t1においてＶIN,VR1及
びＶR2は等しい電位にプリチャージされる。
に信号A,B及びＤの相互関係を第３図に示す。イコライ
ズ信号φが“0"から“1"になると（期間t1）、トランジ
スタQ11,Q13及びQ15オンすることによりビット線BL,ダ
ミービット線DBL1及びDBL2がプリチャージされ、さらに
トランジスタQ12及びQ14及びQ16及びQ17によってビット
線BL、ダミービット線DBL1及びDBL2は、ほぼ同電位に設
定される。これにより、この期間t1においてＶIN,VR1及
びＶR2は等しい電位にプリチャージされる。
このときは第１、第２及び第３のセンスアンプにおけ
るそれぞれのＮチャネルエンハンスメント型トランジス
タS21,S22及びS23は論理“1"のイコライズ信号φによっ
て導通しており、このイコライズ信号φによりＰチャネ
ルエンハンスメント型トランジスタS31,S32,S33は、オ
フするため、節点N1,N3及びN5から出力される信号A,B及
びＤは全て論理“0"となる。
るそれぞれのＮチャネルエンハンスメント型トランジス
タS21,S22及びS23は論理“1"のイコライズ信号φによっ
て導通しており、このイコライズ信号φによりＰチャネ
ルエンハンスメント型トランジスタS31,S32,S33は、オ
フするため、節点N1,N3及びN5から出力される信号A,B及
びＤは全て論理“0"となる。
そしてイコライズ信号φが１から“0"になると（期間
t2）、トランジスタQ11、Q13、Q15及びトランジスタQ1
2、Q14、Q16,Q17はいずれも非導通状態となり、ビット
線BL,ダミービット線DBL1及びDBL2の電位は選択された
メモリセル又はダミーセルの記憶状態に応じて変わる。
同様に第２図中のトランジスタS21,S22及びS23も非導通
状態となり、トランジスタS31,S32,S33は導通状態とな
るため、第１、第１、第３のセンスアンプは検知動作を
始める。
t2）、トランジスタQ11、Q13、Q15及びトランジスタQ1
2、Q14、Q16,Q17はいずれも非導通状態となり、ビット
線BL,ダミービット線DBL1及びDBL2の電位は選択された
メモリセル又はダミーセルの記憶状態に応じて変わる。
同様に第２図中のトランジスタS21,S22及びS23も非導通
状態となり、トランジスタS31,S32,S33は導通状態とな
るため、第１、第１、第３のセンスアンプは検知動作を
始める。
この期間t2は、浮遊ゲートに電子が注入されていない
メモリセルが選択された場合を示している。ビット線BL
はメモリセルが導通状態であるため、放電されて電位Ｖ
INの電位は低下する。これに対し、ダミーセルDM11〜DM
m1はいずれも電子が注入されたのと等価な非導通状態で
あるため、ダミービット線DBL1は充電された状態とな
り、電位ＶR1は充電状態を維持する。この場合に電位Ｖ
R1は、リーク電流路L1によってリーク電流分だけわずか
に低下する。さらにダミーセルDM12〜DMm2は、いずれも
電子が注入されておらず導通状態であるため、ダミービ
ット線DBL2は放電され、電位ＶR2は電位ＶINと同じレベ
ルまで低下する。
メモリセルが選択された場合を示している。ビット線BL
はメモリセルが導通状態であるため、放電されて電位Ｖ
INの電位は低下する。これに対し、ダミーセルDM11〜DM
m1はいずれも電子が注入されたのと等価な非導通状態で
あるため、ダミービット線DBL1は充電された状態とな
り、電位ＶR1は充電状態を維持する。この場合に電位Ｖ
R1は、リーク電流路L1によってリーク電流分だけわずか
に低下する。さらにダミーセルDM12〜DMm2は、いずれも
電子が注入されておらず導通状態であるため、ダミービ
ット線DBL2は放電され、電位ＶR2は電位ＶINと同じレベ
ルまで低下する。
これにより、第１のセンスアンプ１のトランジスタS1
のゲートには放電状態の電位ＶINが印加されて導通し、
トランジスタS2のゲートには充電状態の電位ＶR1が印加
されて非導通状態を維持する。これにより、“1"の信号
Ａが第１のセンスアンプから出力される。
のゲートには放電状態の電位ＶINが印加されて導通し、
トランジスタS2のゲートには充電状態の電位ＶR1が印加
されて非導通状態を維持する。これにより、“1"の信号
Ａが第１のセンスアンプから出力される。
第２のセンスアンプ２のトランジスタS3及びトランジ
スタS4のゲートには共に放電状態の電位ＶR2、ＶINがそ
れぞれ印加され、いずれも導通状態となる。このように
ＰチャネルトランジスタS3及びS4が導通状態の場合に
は、信号Ｂは論理“1"と“0"の中間値をとる。
スタS4のゲートには共に放電状態の電位ＶR2、ＶINがそ
れぞれ印加され、いずれも導通状態となる。このように
ＰチャネルトランジスタS3及びS4が導通状態の場合に
は、信号Ｂは論理“1"と“0"の中間値をとる。
第３のセンスアンプのトランジスタS5及びS6のゲート
には、それぞれ論理“1"の信号Ａと、論理“1"と“0"の
中間の信号Ｂとがそれぞれ印加される。
には、それぞれ論理“1"の信号Ａと、論理“1"と“0"の
中間の信号Ｂとがそれぞれ印加される。
すなわち、第３のセンスアンプは、信号Ａの電位が、
信号Ｂの電位より高いことを検知して、その出力に論理
“0"を出力する。
信号Ｂの電位より高いことを検知して、その出力に論理
“0"を出力する。
次に新たに選択されたメモリセルに記憶されたデータ
を読み取るため、イコライズ信号φが“0"から“1"に変
わると（期間t3）、ビット線BL,ダミービット線DBL1及
びDBL2がそれぞれプリチャージされ同電位にされる。こ
の場合の電位ＶIN,VR1及びＶR2、さらに信号A,B及びＤ
は期間t1の場合と同様である。
を読み取るため、イコライズ信号φが“0"から“1"に変
わると（期間t3）、ビット線BL,ダミービット線DBL1及
びDBL2がそれぞれプリチャージされ同電位にされる。こ
の場合の電位ＶIN,VR1及びＶR2、さらに信号A,B及びＤ
は期間t1の場合と同様である。
そしてイコライズ信号φが“1"から“0"に変わると
（期間t4）、期間t2と同様にビット線BL,ダミービット
線DBL1及びDBL2の電位は新たに選択されたメモリセル又
はダミーセルのそれぞれの記憶状態に応じて変わる。こ
の区間t4は、浮遊ゲートに電子が注入されたメモリセル
が選択された場合を示している。このメモリセルは非導
通状態であるため、ビット線BLは充電された状態を維持
する。ダミービット線DBL1とダミービット線DBL2の電位
は上述した区間t2の場合と全く同様であるため、電位Ｖ
R1は充電状態を維持し、電位ＶR2は低下する。これによ
り、第１のセンスアンプ１のトランジスタS1及びS2のゲ
ートには、共に充電状態の電位ＶIN及びＶR1がそれぞれ
印加されてトランジスタS1は、非導通状態となり、信号
ＡはトランジスタS21で放電された状態を維持する。す
なわち信号Ａは論理“0"である。
（期間t4）、期間t2と同様にビット線BL,ダミービット
線DBL1及びDBL2の電位は新たに選択されたメモリセル又
はダミーセルのそれぞれの記憶状態に応じて変わる。こ
の区間t4は、浮遊ゲートに電子が注入されたメモリセル
が選択された場合を示している。このメモリセルは非導
通状態であるため、ビット線BLは充電された状態を維持
する。ダミービット線DBL1とダミービット線DBL2の電位
は上述した区間t2の場合と全く同様であるため、電位Ｖ
R1は充電状態を維持し、電位ＶR2は低下する。これによ
り、第１のセンスアンプ１のトランジスタS1及びS2のゲ
ートには、共に充電状態の電位ＶIN及びＶR1がそれぞれ
印加されてトランジスタS1は、非導通状態となり、信号
ＡはトランジスタS21で放電された状態を維持する。す
なわち信号Ａは論理“0"である。
第２のセンスアンプ２のトランジスタS3のゲートには
放電状態の電位ＶR2が印加されてトランジスタS3は、導
通し、トランジスタS4には充電状態の電位ＶINが印加さ
れる。第２のセンスアンプ２は、電位ＶR2よりもＶINの
電位の方が高いことを検知して、その出力信号Ｂを論理
“1"にする。
放電状態の電位ＶR2が印加されてトランジスタS3は、導
通し、トランジスタS4には充電状態の電位ＶINが印加さ
れる。第２のセンスアンプ２は、電位ＶR2よりもＶINの
電位の方が高いことを検知して、その出力信号Ｂを論理
“1"にする。
第３のセンスアンプは、信号Ａの電位が、信号Ｂの電
位よりも低いことを検知して、その出力信号Ｄを論理
“1"にする。
位よりも低いことを検知して、その出力信号Ｄを論理
“1"にする。
このように、メモリセルの浮遊ゲートに電子が注入さ
れていないときは“0"の信号Ｄが出力され、注入されて
いるときは“1"の信号Ｄが出力されることによって、メ
モリセルの記憶状態が読み出される。
れていないときは“0"の信号Ｄが出力され、注入されて
いるときは“1"の信号Ｄが出力されることによって、メ
モリセルの記憶状態が読み出される。
このように本実施例によれば、以下のような効果が得
られる。先ず従来の装置と比較して、１ビット分のデー
タの記憶を一つのメモリセルで行うことができるため、
チップ面積が縮小され、チップコストが低減される。
られる。先ず従来の装置と比較して、１ビット分のデー
タの記憶を一つのメモリセルで行うことができるため、
チップ面積が縮小され、チップコストが低減される。
この場合の読み出し速度は、選択されたメモリセルに
接続されたビット線と、二種類のダミーセルに接続され
たダミービット線をそれぞれプリチャージ及びイコライ
ズすることによって等しく高い電圧にしておき、その状
態からそれぞれの記憶状態に応じた電圧に変化した瞬間
を検出して読み取るため、二つのメモリセルに、お互い
に反対のデータを１ビット分として記憶させた従来の読
み方と等価になり読み出し速度は、従来同様高速化され
ている。
接続されたビット線と、二種類のダミーセルに接続され
たダミービット線をそれぞれプリチャージ及びイコライ
ズすることによって等しく高い電圧にしておき、その状
態からそれぞれの記憶状態に応じた電圧に変化した瞬間
を検出して読み取るため、二つのメモリセルに、お互い
に反対のデータを１ビット分として記憶させた従来の読
み方と等価になり読み出し速度は、従来同様高速化され
ている。
さらに電源電圧変動が生じた場合における誤動作の発
生は、次のようにして防止される。電子が注入されてい
ないメモリセルが選択された場合（期間t2）は、第１の
センスアンプ１は、電子が注入されていないメモリセル
と、電流経路のない、電子が注入されたメモリセルと等
価なダミーセルDM11〜DMm1からのデータ、すなわち、オ
ンしたメモリセルからのデータと、オフしたダミーセル
からのデータを比較することになる。したがって、電源
変動が生じた場合でも、従来の１ビット分のデータを二
つのメモリセルに互いに反対のデータとして記憶させた
ものと同様に、ビット線の電位は逆転することなく誤動
作することはない。
生は、次のようにして防止される。電子が注入されてい
ないメモリセルが選択された場合（期間t2）は、第１の
センスアンプ１は、電子が注入されていないメモリセル
と、電流経路のない、電子が注入されたメモリセルと等
価なダミーセルDM11〜DMm1からのデータ、すなわち、オ
ンしたメモリセルからのデータと、オフしたダミーセル
からのデータを比較することになる。したがって、電源
変動が生じた場合でも、従来の１ビット分のデータを二
つのメモリセルに互いに反対のデータとして記憶させた
ものと同様に、ビット線の電位は逆転することなく誤動
作することはない。
また、第２のセンスアンプ２では電子が注入されてい
ないメモリセルと、このようなメモリセルと等価なダミ
ーセルDM12〜DMm2からのデータとを比較して読み出すこ
とになる。このため電源電圧変動が生じた場合にも、ビ
ット線BLとダミービット線DBL2が受ける電源電圧変動の
影響は等しい。従って入力される電圧ＶINとＶR2とは共
に低い電圧であるが、同じ影響を受けることになる。
ないメモリセルと、このようなメモリセルと等価なダミ
ーセルDM12〜DMm2からのデータとを比較して読み出すこ
とになる。このため電源電圧変動が生じた場合にも、ビ
ット線BLとダミービット線DBL2が受ける電源電圧変動の
影響は等しい。従って入力される電圧ＶINとＶR2とは共
に低い電圧であるが、同じ影響を受けることになる。
これにより、第２のセンスアンプ２から出力される信
号Ｂは第１のセンスアンプ１からの信号Ａよりも低いと
いう関係が維持されて、第３のセンスアンプ３からの信
号Ｄは安定して“0"を保ち、誤動作の発生が防止され
る。
号Ｂは第１のセンスアンプ１からの信号Ａよりも低いと
いう関係が維持されて、第３のセンスアンプ３からの信
号Ｄは安定して“0"を保ち、誤動作の発生が防止され
る。
電子が注入されたメモリセルが選択された場合は（期
間t4）、第２のセンスアンプ２は、電子が注入されたメ
モリセルと、電子が注入されていないメモリセルと等価
なダミーセルDM12〜DMm2からのデータ、すなわち、オン
したメモリセルからのデータと、オンしたダミーセルか
らのデータを比較することになる。したがって、電源変
動が生じた場合でも、従来の１ビット分のデータを二つ
のメモリセルに互いに反対のデータとして記憶させたも
のと同様に、ビット線の電位とダミービット線の電位は
逆転することがなく誤動作することはない。また、第１
のセンスアンプ１は、電子が注入されたメモリセルと、
このメモリセルと等価なダミーセルDM11〜DMm1からのデ
ータを比較して読み出す。第１のセンスアンプ１におい
て比較するビット線BL及びダミービット線DBL1が受ける
電源電圧変動の影響は等しく、同じ変化をすることにな
る。従って第１のセンスアンプ１から出力される信号Ａ
は、第２のセンスアンプ２からの信号Ｂよりも低いとい
う関係は維持され、第３のセンスアンプ３からは、論理
“1"の信号Ｄが電源電圧変動にかかわらず安定して出力
される。
間t4）、第２のセンスアンプ２は、電子が注入されたメ
モリセルと、電子が注入されていないメモリセルと等価
なダミーセルDM12〜DMm2からのデータ、すなわち、オン
したメモリセルからのデータと、オンしたダミーセルか
らのデータを比較することになる。したがって、電源変
動が生じた場合でも、従来の１ビット分のデータを二つ
のメモリセルに互いに反対のデータとして記憶させたも
のと同様に、ビット線の電位とダミービット線の電位は
逆転することがなく誤動作することはない。また、第１
のセンスアンプ１は、電子が注入されたメモリセルと、
このメモリセルと等価なダミーセルDM11〜DMm1からのデ
ータを比較して読み出す。第１のセンスアンプ１におい
て比較するビット線BL及びダミービット線DBL1が受ける
電源電圧変動の影響は等しく、同じ変化をすることにな
る。従って第１のセンスアンプ１から出力される信号Ａ
は、第２のセンスアンプ２からの信号Ｂよりも低いとい
う関係は維持され、第３のセンスアンプ３からは、論理
“1"の信号Ｄが電源電圧変動にかかわらず安定して出力
される。
このように第１の実施例によれば、高速度で動作し、
電源電圧変動による誤動作の発生を防止し得る上に、１
ビットのデータを記憶させるのに１つのメモリセルで足
りるため、従来の中速又は低速動作のメモリ装置と同程
度にチップ面積を縮小することができ、コストが低減さ
れる。
電源電圧変動による誤動作の発生を防止し得る上に、１
ビットのデータを記憶させるのに１つのメモリセルで足
りるため、従来の中速又は低速動作のメモリ装置と同程
度にチップ面積を縮小することができ、コストが低減さ
れる。
本発明の他の実施例を以下に示す。第２の実施例とし
て、第３のセンスアンプ３を第４図に示されたものとし
てもよい。また第１、第２、第３のセンスアンプすべて
を第４図に示したものを用いてもよい。第２図に示され
た第３のセンスアンプ３は、ｐチャネル型トランジスタ
S5、S6のゲートに信号Ａ、Ｂをそれぞれ供給していた
が、第４図に示したものは、略0Vの閾電圧を持つＮチャ
ネル型トランジスタS15,S16のゲートに信号Ａと信号Ｂ
をそれぞれ供給している。トランジスタS15のドレイン
は電源Vccに、ソースは、Ｎチャネルエンハンスメント
型トランジスタSS15のドレインに接続されるとともにＮ
チャネルエンハンスメント型トランジスタSS16のゲート
に接続される。トランジスタS16のドレインは電源Vcc
に、ソースはトランジスタSS16のドレインに接続される
とともに、トランジスタSS15のゲートに接続される。ト
ランジスタSS15、SS16のソースは接地される。この場合
も同様に、信号A,B及びＤは第３図に示されたような変
化をする。
て、第３のセンスアンプ３を第４図に示されたものとし
てもよい。また第１、第２、第３のセンスアンプすべて
を第４図に示したものを用いてもよい。第２図に示され
た第３のセンスアンプ３は、ｐチャネル型トランジスタ
S5、S6のゲートに信号Ａ、Ｂをそれぞれ供給していた
が、第４図に示したものは、略0Vの閾電圧を持つＮチャ
ネル型トランジスタS15,S16のゲートに信号Ａと信号Ｂ
をそれぞれ供給している。トランジスタS15のドレイン
は電源Vccに、ソースは、Ｎチャネルエンハンスメント
型トランジスタSS15のドレインに接続されるとともにＮ
チャネルエンハンスメント型トランジスタSS16のゲート
に接続される。トランジスタS16のドレインは電源Vcc
に、ソースはトランジスタSS16のドレインに接続される
とともに、トランジスタSS15のゲートに接続される。ト
ランジスタSS15、SS16のソースは接地される。この場合
も同様に、信号A,B及びＤは第３図に示されたような変
化をする。
即ち信号Ａ及びＢが共に論理“0"のとき（期間t1）
は、トランジスタS15及びS16は共に非導通状態であり、
信号Ｄは“0"となる。信号Ａが“1"で信号Ｂが“1"と
“0"の間の電位にあるとき（期間t2）は、Ａの電位が、
Ｂの電位に比べ高くなるため節点N16は“0"になり、論
理“0"の信号Ｄが出力される。さらに信号Ａが“0"で信
号Ｂが“1"の場合には（期間t4）、Ｂの電位の方がＡの
電位よりも高いため節点N16の電位は上昇し、“1"の信
号が出力される。
は、トランジスタS15及びS16は共に非導通状態であり、
信号Ｄは“0"となる。信号Ａが“1"で信号Ｂが“1"と
“0"の間の電位にあるとき（期間t2）は、Ａの電位が、
Ｂの電位に比べ高くなるため節点N16は“0"になり、論
理“0"の信号Ｄが出力される。さらに信号Ａが“0"で信
号Ｂが“1"の場合には（期間t4）、Ｂの電位の方がＡの
電位よりも高いため節点N16の電位は上昇し、“1"の信
号が出力される。
パルス信号φが論理“1"から“0"に変化すると、共に
“0"の状態にあった信号Ａ及びＢのうちのいずれかの信
号が“1"に変化することになるが、この変化を直ちに読
み取って信号Ｄを出力する。
“0"の状態にあった信号Ａ及びＢのうちのいずれかの信
号が“1"に変化することになるが、この変化を直ちに読
み取って信号Ｄを出力する。
第２の実施例として、第１及び第２のセンスアンプに
第４図に示した回路を用いた場合には、ビット線及びダ
ミービット線のプリチャージ電位に関係なく、ビット線
とダミービット線との間に電位差が生じれば、すみやか
にこれを検出することができる。
第４図に示した回路を用いた場合には、ビット線及びダ
ミービット線のプリチャージ電位に関係なく、ビット線
とダミービット線との間に電位差が生じれば、すみやか
にこれを検出することができる。
次に、本発明の第３の実施例について説明する。この
場合の回路構成を第５図に、読出し時における各信号の
タイミングを第６図に示す。上述した第１及び第２の実
施例と比較し、以下の点が異なる。
場合の回路構成を第５図に、読出し時における各信号の
タイミングを第６図に示す。上述した第１及び第２の実
施例と比較し、以下の点が異なる。
ビット線プリチャージ回路として、Ｎチャネルディプ
レッション型トランジスタQ11及びＰチャネルエンハン
スメント型トランジスタQ31を直列に接続し、ダミービ
ット線DBL1のプリチャージ回路としてＮチャネルディプ
レッション型トランジスタQ13及びＰチャネルエンハン
スメント型トランジスタQ33を直列に接続し、ダミービ
ット線DBL2のプリチャージ回路としてＮチャネルディプ
レッション型トランジスタQ15及びＰチャネルエンハン
スメント型トランジスタQ35を直列に接続して構成して
いる。
レッション型トランジスタQ11及びＰチャネルエンハン
スメント型トランジスタQ31を直列に接続し、ダミービ
ット線DBL1のプリチャージ回路としてＮチャネルディプ
レッション型トランジスタQ13及びＰチャネルエンハン
スメント型トランジスタQ33を直列に接続し、ダミービ
ット線DBL2のプリチャージ回路としてＮチャネルディプ
レッション型トランジスタQ15及びＰチャネルエンハン
スメント型トランジスタQ35を直列に接続して構成して
いる。
ＰチャネルトランジスタQ31,Q33,Q35のゲートは、そ
れぞれビット線BL、ダミービット線DBL1、ダミービット
線DBL2に接続される。
れぞれビット線BL、ダミービット線DBL1、ダミービット
線DBL2に接続される。
さらに負荷トランジスタとしてドレインとゲートも共
通にビット線あるいはダミービット線、接続してＰチャ
ネルトランジスタQ100,Q101,Q102を使用している。
通にビット線あるいはダミービット線、接続してＰチャ
ネルトランジスタQ100,Q101,Q102を使用している。
イコライズ信号φが、第６図の期間t1,又はt3のよう
に“1"レベルになると、Ｎチャネルディプレッション型
トランジスタQ11,Q13及びQ15は全て導通状態になり、ビ
ット線BL,ダミービット線DBL1,DBL2はいずれも充電され
て、電源電圧VccからＰチャネルトランジスタの閾値電
圧Vthpを引いた電位（Vcc−|Vthp|）まで上昇する。第
１のセンスアンプ及び第２のセンスアンプの入力トラン
ジスタが、第２図の実施例回路のようにＰチャネルエン
ハンスメント型で構成されている場合、プリチャージ後
のビット線及びダミービット線の電位を、入力トランジ
スタS1〜S4のオンとオフの境界点から変化させることに
より、第１、第２のセンスアンプの応答は、早くなる。
このため、ＰチャネルトランジスタQ31、Q33及びQ35を
使用してプリチャージ後のビット線及びダミービット線
の電位が（Vcc−|Vthp|）となるよう設定している。ま
た、このプリチャージの期間、Ｎチャネルトランジスタ
Q12及びQ14及びQ16及びQ17は導通状態となりビット線BL
とダミービット線DBL1とダミービット線DBL2の電位はそ
れぞれ等しくされる。
に“1"レベルになると、Ｎチャネルディプレッション型
トランジスタQ11,Q13及びQ15は全て導通状態になり、ビ
ット線BL,ダミービット線DBL1,DBL2はいずれも充電され
て、電源電圧VccからＰチャネルトランジスタの閾値電
圧Vthpを引いた電位（Vcc−|Vthp|）まで上昇する。第
１のセンスアンプ及び第２のセンスアンプの入力トラン
ジスタが、第２図の実施例回路のようにＰチャネルエン
ハンスメント型で構成されている場合、プリチャージ後
のビット線及びダミービット線の電位を、入力トランジ
スタS1〜S4のオンとオフの境界点から変化させることに
より、第１、第２のセンスアンプの応答は、早くなる。
このため、ＰチャネルトランジスタQ31、Q33及びQ35を
使用してプリチャージ後のビット線及びダミービット線
の電位が（Vcc−|Vthp|）となるよう設定している。ま
た、このプリチャージの期間、Ｎチャネルトランジスタ
Q12及びQ14及びQ16及びQ17は導通状態となりビット線BL
とダミービット線DBL1とダミービット線DBL2の電位はそ
れぞれ等しくされる。
イコライズが終了した後、期間t2又はt4のようにイコ
ライズ信号φが“0"レベルになると、ゲートにイコライ
ズ信号φが入力されたプリチャージトランジスタQ11,Q1
3及びQ15は全て非導通状態となる。またこのとき、同時
にイコライズトランジスタQ12,Q14,Q16及びQ17も非導通
状態となる。これにより、電位ＶIN、ＶR1及びＶR2は、
それぞれメモリセル、又はダミーセルの記憶状態に対応
したレベルに変化する。イコライズおよびプリチャージ
が終了したときトランジスタQ11,Q13及びQ15のゲートに
印加される電圧が“1"レベルから“0"レベルに変化する
ため、ゲート・ソース間の容量結合によりＰチャネルエ
ンハンスメント型トランジスタQ31,Q33及びQ35のソース
電圧は低下する。しかしながらビット線及びダミービッ
ト線の電位ＶIN,VR1,VR2は前述した（Vcc−|Vthp|）の
電位となっているためＰチャネルトランジスタQ31,Q33
及びQ35はいずれもまだ非導通状態にあり、電位ＶIN、
ＶR1及びＶR2はイコライズ信号φが“1"レベルから“0"
レベルに変化しても、その影響を受けることなく、安定
してメモリセル及びダミーセルの記憶データに対応した
電位に変化することが可能となる。
ライズ信号φが“0"レベルになると、ゲートにイコライ
ズ信号φが入力されたプリチャージトランジスタQ11,Q1
3及びQ15は全て非導通状態となる。またこのとき、同時
にイコライズトランジスタQ12,Q14,Q16及びQ17も非導通
状態となる。これにより、電位ＶIN、ＶR1及びＶR2は、
それぞれメモリセル、又はダミーセルの記憶状態に対応
したレベルに変化する。イコライズおよびプリチャージ
が終了したときトランジスタQ11,Q13及びQ15のゲートに
印加される電圧が“1"レベルから“0"レベルに変化する
ため、ゲート・ソース間の容量結合によりＰチャネルエ
ンハンスメント型トランジスタQ31,Q33及びQ35のソース
電圧は低下する。しかしながらビット線及びダミービッ
ト線の電位ＶIN,VR1,VR2は前述した（Vcc−|Vthp|）の
電位となっているためＰチャネルトランジスタQ31,Q33
及びQ35はいずれもまだ非導通状態にあり、電位ＶIN、
ＶR1及びＶR2はイコライズ信号φが“1"レベルから“0"
レベルに変化しても、その影響を受けることなく、安定
してメモリセル及びダミーセルの記憶データに対応した
電位に変化することが可能となる。
このようにプリチャージ回路として、デプリッション
型ＮチャネルトランジスタQ11,Q13及びQ15と、Ｐチャネ
ルトランジタQ31,Q33,Q35を組み合わせることで、動作
を安定化させることができ、高速読み出しが可能とな
る。
型ＮチャネルトランジスタQ11,Q13及びQ15と、Ｐチャネ
ルトランジタQ31,Q33,Q35を組み合わせることで、動作
を安定化させることができ、高速読み出しが可能とな
る。
ＰチャネルトランジスタQ31,Q33,Q35はプリチャージ
動作終了時のビット線、ダミービット線の電位を設定す
るとともにプリチャージ動作時のビット線、ダミービッ
ト線の充電電流をコントロールする機能も有している。
動作終了時のビット線、ダミービット線の電位を設定す
るとともにプリチャージ動作時のビット線、ダミービッ
ト線の充電電流をコントロールする機能も有している。
選択されていないビット線はGroundに放電されている
ためカラムアドレスが変化して新しいビット線が選択さ
れる場合、このビット線はOVから充電されるためビット
線のプリチャージに必要な時間がもっとも長い、高速読
み出しのためには短いプリチャージ期間でビット線（B
L）と第１、第２のダミービット線（DBL1,DBL2）を所定
電位まで充電する必要がある。ビット線と第１のダミー
ビット線及び第１のダミービット線と第２のダミービッ
ト線間はイコライズトランジスタによたイコライズされ
るが、トランジスタの導通抵抗のためビット線とダミー
ビット線間にはわずかに電位差が生じる。カラムアドレ
スが変化した後のビット線のプリチャージ時間が、ダミ
ービット線のプリチャージ時間より長いことを考慮して
トランジスタQ31の導通抵抗は、トランジスタQ33または
トランジスタQ35の導通抵抗より小さく設定してもよ
い。
ためカラムアドレスが変化して新しいビット線が選択さ
れる場合、このビット線はOVから充電されるためビット
線のプリチャージに必要な時間がもっとも長い、高速読
み出しのためには短いプリチャージ期間でビット線（B
L）と第１、第２のダミービット線（DBL1,DBL2）を所定
電位まで充電する必要がある。ビット線と第１のダミー
ビット線及び第１のダミービット線と第２のダミービッ
ト線間はイコライズトランジスタによたイコライズされ
るが、トランジスタの導通抵抗のためビット線とダミー
ビット線間にはわずかに電位差が生じる。カラムアドレ
スが変化した後のビット線のプリチャージ時間が、ダミ
ービット線のプリチャージ時間より長いことを考慮して
トランジスタQ31の導通抵抗は、トランジスタQ33または
トランジスタQ35の導通抵抗より小さく設定してもよ
い。
またビット線BLにはエンハンスメント型Ｎチャネルト
ランジスタQ42を接続し、ダミービット線DBL1にはエン
ハンスメント型ＮチャネルトランジスタQ40を接続し、
同様にDBL2にはエンハンスメント型Ｎチャネルトランジ
スタQ41を接続し、それぞれのトランジスタサイズ（W/
L）をQ40＞Q42＞Q41の関係に設定しているがこれは以下
の理由による。
ランジスタQ42を接続し、ダミービット線DBL1にはエン
ハンスメント型ＮチャネルトランジスタQ40を接続し、
同様にDBL2にはエンハンスメント型Ｎチャネルトランジ
スタQ41を接続し、それぞれのトランジスタサイズ（W/
L）をQ40＞Q42＞Q41の関係に設定しているがこれは以下
の理由による。
第６図の期間t4に示すように、電子が注入されたメモ
リセルからデータを読み出す場合は、電位ＶINは電位Ｖ
R1と同様に（Vcc−|Vthp|）の電位になる。しかしなが
ら一般に、メモリセルのゲートに印加される電源電圧Vc
cは常に一定のレベルが保持されているわけでなく出力
バッファ回路からデータが外部に出力される際には、そ
の出力端に存在する大きな負荷容量を駆動するために大
電流が流れ、電源配線のインダクタンスによって、チッ
プ内部の電源電圧Vccは１〜2V程度変動することがあ
る。例えば、正常時に電源電圧Vccは5Vであるとする
と、一時的に６〜7Vまで上昇することがある。この結
果、電子が浮遊ゲートに注入されたメモリセルが選択さ
れた場合でも、メモリセルのゲート電圧（ＶG）が上昇
するため、メモリセルは一時的に導通状態となり、電位
ＶINは（Vcc−|Vthp|）よりわずかに低くなることがあ
る。このノイズの影響で第１のセンスアンプの出力信号
Ａは“0"レベルから“1"レベルへと変化し、第３のセン
スアンプ出力信号Ｄは“1"レベルから“0"レベルへと変
化するため、電子が注入されたメモリセルが選択されて
いるにもかかわらず、センス回路から電子が注入されて
いない“1"データに対応する信号が出力されてしまう。
この問題を解決するため、ビット線BLとダミービット線
DBL1に設けられたリークトランジスタQ40,41,42のリー
ク電流に差を持たせ、電子が注入されたメモリセルが選
択された場合の、ビット線電位ＶINが、ダミービット線
電位ＶR1より高くなるよう設定している。この結果ノイ
ズの影響でメモリセルがわずかに導通状態となり、メモ
リセルに数μＡ程度電流が流れても、第３のセンスアン
プの出力信号Ｄは反転することなく安定してメモリセル
の“0"データを出力することができる。ビット線のリー
ク電流量を、第１のダミービット線のリーク電流量より
小さく設定するため、リークトランジスタQ40とQ42のト
ランジスタのサイズW/Lすなわちトランジスタのチャン
ネル幅と長さの比はQ40＞Q42となるよう選定している。
ここでトランジスタQ42及びQ40のゲートには、リーク量
を所定の値に設定するための電位L1が共通に印加されて
いる。
リセルからデータを読み出す場合は、電位ＶINは電位Ｖ
R1と同様に（Vcc−|Vthp|）の電位になる。しかしなが
ら一般に、メモリセルのゲートに印加される電源電圧Vc
cは常に一定のレベルが保持されているわけでなく出力
バッファ回路からデータが外部に出力される際には、そ
の出力端に存在する大きな負荷容量を駆動するために大
電流が流れ、電源配線のインダクタンスによって、チッ
プ内部の電源電圧Vccは１〜2V程度変動することがあ
る。例えば、正常時に電源電圧Vccは5Vであるとする
と、一時的に６〜7Vまで上昇することがある。この結
果、電子が浮遊ゲートに注入されたメモリセルが選択さ
れた場合でも、メモリセルのゲート電圧（ＶG）が上昇
するため、メモリセルは一時的に導通状態となり、電位
ＶINは（Vcc−|Vthp|）よりわずかに低くなることがあ
る。このノイズの影響で第１のセンスアンプの出力信号
Ａは“0"レベルから“1"レベルへと変化し、第３のセン
スアンプ出力信号Ｄは“1"レベルから“0"レベルへと変
化するため、電子が注入されたメモリセルが選択されて
いるにもかかわらず、センス回路から電子が注入されて
いない“1"データに対応する信号が出力されてしまう。
この問題を解決するため、ビット線BLとダミービット線
DBL1に設けられたリークトランジスタQ40,41,42のリー
ク電流に差を持たせ、電子が注入されたメモリセルが選
択された場合の、ビット線電位ＶINが、ダミービット線
電位ＶR1より高くなるよう設定している。この結果ノイ
ズの影響でメモリセルがわずかに導通状態となり、メモ
リセルに数μＡ程度電流が流れても、第３のセンスアン
プの出力信号Ｄは反転することなく安定してメモリセル
の“0"データを出力することができる。ビット線のリー
ク電流量を、第１のダミービット線のリーク電流量より
小さく設定するため、リークトランジスタQ40とQ42のト
ランジスタのサイズW/Lすなわちトランジスタのチャン
ネル幅と長さの比はQ40＞Q42となるよう選定している。
ここでトランジスタQ42及びQ40のゲートには、リーク量
を所定の値に設定するための電位L1が共通に印加されて
いる。
またチップ内の個々のメモリセルに流れる電流はまっ
たく同一ではなく、W/Lのばらつきにより数％程度の差
がある。このため電子が注入されていないメモリセルが
選択され、選択されたメモリセルに流れる電流が選択さ
れた第２のダミーセルに流れる電流より少ない場合、電
位ＶINは電位ＶR2より高いレベルになる。このＶINとＲ
V2の電位差のため第２のセンスアンプの出力信号Ｂの
“1"レベルと“0"レベルの中間電位が高くなり、また上
昇する速度が速い。第３のセンスアンプは、信号Ａと信
号Ｂが“0"レベルから“1"レベルへ変化するときの上昇
速度の差を検知してデータ検出を行なうため、メモリセ
ルに流れる電流のばらつきにより信号Ａと信号Ｂが“0"
から“1"に変化するときの電位差が小さくなり、読み出
し速度が遅くなる問題がある。この問題を解決するた
め、ビット線のリーク電流量を、第２のダミービット線
のリーク電流量より多く設定し、浮遊ゲートに電子の注
入されていないメモリセルが選択されたときの電位ＶIN
が電位ＶR2より低くなるよう設定している。ビット線の
リーク電流量を、第２のダミービット線のリーク電流量
より大きく設定するため、リークトランジスタQ42とQ41
のトランジスタのサイズW/LがQ42＞Q41となるよう選定
している。
たく同一ではなく、W/Lのばらつきにより数％程度の差
がある。このため電子が注入されていないメモリセルが
選択され、選択されたメモリセルに流れる電流が選択さ
れた第２のダミーセルに流れる電流より少ない場合、電
位ＶINは電位ＶR2より高いレベルになる。このＶINとＲ
V2の電位差のため第２のセンスアンプの出力信号Ｂの
“1"レベルと“0"レベルの中間電位が高くなり、また上
昇する速度が速い。第３のセンスアンプは、信号Ａと信
号Ｂが“0"レベルから“1"レベルへ変化するときの上昇
速度の差を検知してデータ検出を行なうため、メモリセ
ルに流れる電流のばらつきにより信号Ａと信号Ｂが“0"
から“1"に変化するときの電位差が小さくなり、読み出
し速度が遅くなる問題がある。この問題を解決するた
め、ビット線のリーク電流量を、第２のダミービット線
のリーク電流量より多く設定し、浮遊ゲートに電子の注
入されていないメモリセルが選択されたときの電位ＶIN
が電位ＶR2より低くなるよう設定している。ビット線の
リーク電流量を、第２のダミービット線のリーク電流量
より大きく設定するため、リークトランジスタQ42とQ41
のトランジスタのサイズW/LがQ42＞Q41となるよう選定
している。
以上述べたように安定したデータ出力と高速読み出し
を実現するためにビット線及びダミービット線に設けら
れたリーク回路のリーク電流量は、第１のダミービット
線DBL1＞ビット線BL＞第２のダミービット線DBL2の関係
となることが好ましい。
を実現するためにビット線及びダミービット線に設けら
れたリーク回路のリーク電流量は、第１のダミービット
線DBL1＞ビット線BL＞第２のダミービット線DBL2の関係
となることが好ましい。
第５図の実施例では、各リーク回路のトランジスタサ
イズを変更することによりリーク電流量を設定している
が、各トランジスタサイズを同一にしてゲート電圧をコ
ントロールすることにより、同様なリーク電流量の関係
を実現することも可能である。
イズを変更することによりリーク電流量を設定している
が、各トランジスタサイズを同一にしてゲート電圧をコ
ントロールすることにより、同様なリーク電流量の関係
を実現することも可能である。
また、第２のダミービット線の電位ＶR2がビット線の
電位ＶINよりゆるやかに変化するよう、ダミー容量を第
２のダミービット線に付加することによってもまた、上
述した電子が注入されていないメモリセルを読み出す場
合に、メモリセルに流れる電流のばらつきによる読み出
し速度の遅れを防ぐことができる。第５図に示す実施例
では、このダミー容量を、ＰチャネルトランジスタC6と
ＮチャネルトランジスタC5のゲート容量を用いて構成し
ている。
電位ＶINよりゆるやかに変化するよう、ダミー容量を第
２のダミービット線に付加することによってもまた、上
述した電子が注入されていないメモリセルを読み出す場
合に、メモリセルに流れる電流のばらつきによる読み出
し速度の遅れを防ぐことができる。第５図に示す実施例
では、このダミー容量を、ＰチャネルトランジスタC6と
ＮチャネルトランジスタC5のゲート容量を用いて構成し
ている。
次に第４の実施例について、第２図、第７図及び第８
図を用いて説明する。第１図及び第２図に示す実施例の
回路において、浮遊ゲートに電子が注入されたメモリセ
ルを読み出すとき、このメモリセルがわずかに導通状態
であると、プリチャージ動作後のある時間の間は、メモ
リセルの“0"データが読み出されるが、その後データが
反転し誤まった“1"データが出力される問題がある。前
述したようにメモリセルがわずかに導通状態のとき、電
位ＶINは電位ＶR1より、ほんのわずか低いレベルとな
る。ビット線のプリチャージ動作後、第２のダミービッ
ト線の電位は、直ちに所定の低いレベルに変化するた
め、第２のセンスアンプはその変化を検知して、その出
力Ｂは直ちにVccに向って変化する。これに対し、ビッ
ト線の電位ＶINと、電流径路のないダミーセルの接続さ
れた第１のダミービット線の電位ＶR1は共に（Vcc−|Vt
hp|）レベル近傍の所定の高いレベルにあり、電位ＶIN
が電位ＶR1よりわずかに低いレベルにあるため、第１の
センスアンプの出力Ａの電位は徐々にVcc電位まで上昇
する。このため数100nsec程度時間が経過すると、第２
図に示す第３のセンスアンプのトランジスタS5はトラン
ジスタS6と同様に非導通状態となり、その出力信号Ｄは
徐々にGround電位まで低下する。
図を用いて説明する。第１図及び第２図に示す実施例の
回路において、浮遊ゲートに電子が注入されたメモリセ
ルを読み出すとき、このメモリセルがわずかに導通状態
であると、プリチャージ動作後のある時間の間は、メモ
リセルの“0"データが読み出されるが、その後データが
反転し誤まった“1"データが出力される問題がある。前
述したようにメモリセルがわずかに導通状態のとき、電
位ＶINは電位ＶR1より、ほんのわずか低いレベルとな
る。ビット線のプリチャージ動作後、第２のダミービッ
ト線の電位は、直ちに所定の低いレベルに変化するた
め、第２のセンスアンプはその変化を検知して、その出
力Ｂは直ちにVccに向って変化する。これに対し、ビッ
ト線の電位ＶINと、電流径路のないダミーセルの接続さ
れた第１のダミービット線の電位ＶR1は共に（Vcc−|Vt
hp|）レベル近傍の所定の高いレベルにあり、電位ＶIN
が電位ＶR1よりわずかに低いレベルにあるため、第１の
センスアンプの出力Ａの電位は徐々にVcc電位まで上昇
する。このため数100nsec程度時間が経過すると、第２
図に示す第３のセンスアンプのトランジスタS5はトラン
ジスタS6と同様に非導通状態となり、その出力信号Ｄは
徐々にGround電位まで低下する。
出力信号Ｄが“0"レベルへと反転するまでの時間は一
定でなく、電位ＶINと電位ＶR1の電位差が小さければよ
り長い時間の後に出力信号Ｄが論理“1"から論理“0"に
反転する。通常浮遊ゲートに注入された電子の量が充分
かどうかチェックするためデータ書き込み後電源電圧Vc
cを所定の電位まで上昇させ、“0"データが安定して出
力される事をチェックしている。このため、上述のよう
に読み出す時間により、読み出しデータが異なると浮遊
ゲートに注入された電子の量が十分かどうか判断するの
が困難となる。
定でなく、電位ＶINと電位ＶR1の電位差が小さければよ
り長い時間の後に出力信号Ｄが論理“1"から論理“0"に
反転する。通常浮遊ゲートに注入された電子の量が充分
かどうかチェックするためデータ書き込み後電源電圧Vc
cを所定の電位まで上昇させ、“0"データが安定して出
力される事をチェックしている。このため、上述のよう
に読み出す時間により、読み出しデータが異なると浮遊
ゲートに注入された電子の量が十分かどうか判断するの
が困難となる。
第８図の実施例はこの問題を考慮し、第３のセンスア
ンプ３の出力端と電源Vccとの間に導通抵抗の大きなプ
ルアップ用のＮチャネルデプレッション型トランジスタ
Q43を備えることにより、安定したデータ出力を行える
よう構成している。第３のセンスアンプの出力をプルア
ップすることにより、上述したように“0"データ読み出
し後ある時間経過して第３のセンスアンプのトランジス
タS5及びトランジスタS6が非導通状態となった場合で
も、その出力Ｄの電位はVcc電位に保たれる。このため
電子が注入されたわずかに導通状態のメモイセルが選択
された場合でも長い時間の間に第３のセンスアンプの出
力データが“0"レベルに反転する誤動作はなくなる。本
実施例では、電源電圧を上昇させメモリセルに流れる電
流が所定の値になった時、第２のセンスアンプの出力Ｂ
が（Vcc−|Vthp|）以下の電位へと変化するため、第３
のセンスアンプの出力信号Ｄが論理“1"レベルから論理
“0"レベルへと変化する。このため、読み出し時間にか
かわりなく浮遊ゲートへの電子の注入量を正しくチェッ
クすることができる。なお、このトランジスタQ43の導
通抵抗は、メモリセルから“1"データを読み出す時に、
読み出し速度が遅くならない程度に小さく設定するのが
好ましい。
ンプ３の出力端と電源Vccとの間に導通抵抗の大きなプ
ルアップ用のＮチャネルデプレッション型トランジスタ
Q43を備えることにより、安定したデータ出力を行える
よう構成している。第３のセンスアンプの出力をプルア
ップすることにより、上述したように“0"データ読み出
し後ある時間経過して第３のセンスアンプのトランジス
タS5及びトランジスタS6が非導通状態となった場合で
も、その出力Ｄの電位はVcc電位に保たれる。このため
電子が注入されたわずかに導通状態のメモイセルが選択
された場合でも長い時間の間に第３のセンスアンプの出
力データが“0"レベルに反転する誤動作はなくなる。本
実施例では、電源電圧を上昇させメモリセルに流れる電
流が所定の値になった時、第２のセンスアンプの出力Ｂ
が（Vcc−|Vthp|）以下の電位へと変化するため、第３
のセンスアンプの出力信号Ｄが論理“1"レベルから論理
“0"レベルへと変化する。このため、読み出し時間にか
かわりなく浮遊ゲートへの電子の注入量を正しくチェッ
クすることができる。なお、このトランジスタQ43の導
通抵抗は、メモリセルから“1"データを読み出す時に、
読み出し速度が遅くならない程度に小さく設定するのが
好ましい。
また前述したように、メモリセルのゲートに印加され
る電源電圧Vccは、常に一定のレベルが保持されている
わけではなく、正常時に電源電圧Vccは5Vであるとする
と、出力バッファノイズの影響で一時的に６〜7Vまで上
昇することがある。また、浮遊ゲートはシリコン酸化膜
に覆われているが、一般にこのシリコン酸化膜には欠陥
が存在するため、浮遊ゲートに注入された電子は長い時
間の間に徐々に抜けてゆく場合がある。このような場合
でも、長期間の安定した読み出し動作を保証するために
は、電子が注入されたメモリセルの閾値電圧は、高けれ
ば高いほど良い。このため第４の実施例においては、電
源電圧上昇に対する安定した読み出し動作を保証し、電
源電圧マージンを拡大するため、プログラムベリファイ
時の専用の読み出し回路を備えている。
る電源電圧Vccは、常に一定のレベルが保持されている
わけではなく、正常時に電源電圧Vccは5Vであるとする
と、出力バッファノイズの影響で一時的に６〜7Vまで上
昇することがある。また、浮遊ゲートはシリコン酸化膜
に覆われているが、一般にこのシリコン酸化膜には欠陥
が存在するため、浮遊ゲートに注入された電子は長い時
間の間に徐々に抜けてゆく場合がある。このような場合
でも、長期間の安定した読み出し動作を保証するために
は、電子が注入されたメモリセルの閾値電圧は、高けれ
ば高いほど良い。このため第４の実施例においては、電
源電圧上昇に対する安定した読み出し動作を保証し、電
源電圧マージンを拡大するため、プログラムベリファイ
時の専用の読み出し回路を備えている。
一般にEPROMのプログラムは、プログラムベリファイ
モードで書き込み不十分と判断されたメモリセルについ
ては、再び所定時間追加書き込みを行なうことによっ
て、浮遊ゲートへの電子の注入量を増加させるプログラ
ムシーケンスが採用されている。このため電子を注入さ
れたメモリセルの閾値電圧が所定の電圧（例えば7V）以
下ではプログラムベリファイモードで“1"データが出力
されるようセンス回路を設定することにより、閾値電圧
が7V以下のメモリセルについては追加書き込みが行なわ
れ、電子が注入されたメモリセルの閾値電圧を、電源電
圧の変動に対してマージンのある7V以上に設定すること
がでる。これを実現するため、第４の実施例においては
第１図に示すデータ読み出し用のセンスアンプ1,2及び
３とは別に第８図に示すプログラムベリファイセンス回
路36を新たに設け、スイッチ回路32により、通常読み出
し時は、第３のセンスアンプの出力信号がラッチ回路37
を経由して出力バッファ回路38に伝達され、プログラム
ベリファイモード時はプログラムベリファイセンス回路
の出力信号が、ラッチ回路37を経由して出力バッファ回
路38に伝達されるよう切り換え動作を行なっている。切
り換えをコントロールする信号WRは、プログラムベリフ
ァイ時“0"レベルとなり、通常読み出し時“1"レベルと
なる。また、▲▼はWRの逆相信号である。このプロ
グラムベリファイセンス回路36は、電圧比較用の入力ト
ランジスタにＰチャネルトランジスタを使用した差動増
幅回路33と、インバータ34,35から構成されており、電
圧比較用トランジスタの入力ゲートにはそれぞれビット
線BLの電位ＶINと第２のダミービット線DBL2の電位ＶR2
が印加される。さらに通常読み出し時、差動増幅回路33
での消費電流を小さくし、チップの消費電流が増加しな
いよう電源端子と入力トランジスタ間に接続されたＰチ
ャネルトランジタのゲートに信号WRを入力している。プ
ログラムベリファイ時の第２のダミービット線DBL2の電
位ＶR2は第７図のＰチャネルトランジスタQ37とQ38で構
成されるプログラムベリファイ用負荷回路11が導通状態
となるため、通常の読み出し時の電位ＶR2より高いレベ
ルに設定される。プログラムベリファイ時のデータ読み
出し動作は一般に、CMOS EPROMで使用される差動増幅回
路を使用したセンス方式と同様で、電位ＶR2をリファレ
ンス電位として、この電位よりビット線の電位ＶINが高
い場合メモリセルのデータは浮遊ゲートに電子が注入さ
れている“0"データと判断され、リファレンス電位より
ビット線の電位ＶINが低い場合、メモリセルのデータは
浮遊ゲートに電子が注入されていない“1"データと判断
される。上述したプログラムベリファイ用負荷回路のと
らんじすたQ37の導通抵抗はメモリセルの閾値電圧が7V
以下では、プログラムベリファイモード時にプログラム
ベリファイセンス回路から“1"データが出力されるよう
に設定される。プログラムベリファイセンス回路を使用
した読み出し速度は１つのリファレンス電位を使用する
センス方式のため、100nsec程度である。一般にEPROMの
プログラム装置のプログラムベリファイ時の出力データ
の判定はアドレスを入力してから後、１μsec程度と非
常に長く設定されているため、100nsec程度の読み出し
速度であれば十分である。
モードで書き込み不十分と判断されたメモリセルについ
ては、再び所定時間追加書き込みを行なうことによっ
て、浮遊ゲートへの電子の注入量を増加させるプログラ
ムシーケンスが採用されている。このため電子を注入さ
れたメモリセルの閾値電圧が所定の電圧（例えば7V）以
下ではプログラムベリファイモードで“1"データが出力
されるようセンス回路を設定することにより、閾値電圧
が7V以下のメモリセルについては追加書き込みが行なわ
れ、電子が注入されたメモリセルの閾値電圧を、電源電
圧の変動に対してマージンのある7V以上に設定すること
がでる。これを実現するため、第４の実施例においては
第１図に示すデータ読み出し用のセンスアンプ1,2及び
３とは別に第８図に示すプログラムベリファイセンス回
路36を新たに設け、スイッチ回路32により、通常読み出
し時は、第３のセンスアンプの出力信号がラッチ回路37
を経由して出力バッファ回路38に伝達され、プログラム
ベリファイモード時はプログラムベリファイセンス回路
の出力信号が、ラッチ回路37を経由して出力バッファ回
路38に伝達されるよう切り換え動作を行なっている。切
り換えをコントロールする信号WRは、プログラムベリフ
ァイ時“0"レベルとなり、通常読み出し時“1"レベルと
なる。また、▲▼はWRの逆相信号である。このプロ
グラムベリファイセンス回路36は、電圧比較用の入力ト
ランジスタにＰチャネルトランジスタを使用した差動増
幅回路33と、インバータ34,35から構成されており、電
圧比較用トランジスタの入力ゲートにはそれぞれビット
線BLの電位ＶINと第２のダミービット線DBL2の電位ＶR2
が印加される。さらに通常読み出し時、差動増幅回路33
での消費電流を小さくし、チップの消費電流が増加しな
いよう電源端子と入力トランジスタ間に接続されたＰチ
ャネルトランジタのゲートに信号WRを入力している。プ
ログラムベリファイ時の第２のダミービット線DBL2の電
位ＶR2は第７図のＰチャネルトランジスタQ37とQ38で構
成されるプログラムベリファイ用負荷回路11が導通状態
となるため、通常の読み出し時の電位ＶR2より高いレベ
ルに設定される。プログラムベリファイ時のデータ読み
出し動作は一般に、CMOS EPROMで使用される差動増幅回
路を使用したセンス方式と同様で、電位ＶR2をリファレ
ンス電位として、この電位よりビット線の電位ＶINが高
い場合メモリセルのデータは浮遊ゲートに電子が注入さ
れている“0"データと判断され、リファレンス電位より
ビット線の電位ＶINが低い場合、メモリセルのデータは
浮遊ゲートに電子が注入されていない“1"データと判断
される。上述したプログラムベリファイ用負荷回路のと
らんじすたQ37の導通抵抗はメモリセルの閾値電圧が7V
以下では、プログラムベリファイモード時にプログラム
ベリファイセンス回路から“1"データが出力されるよう
に設定される。プログラムベリファイセンス回路を使用
した読み出し速度は１つのリファレンス電位を使用する
センス方式のため、100nsec程度である。一般にEPROMの
プログラム装置のプログラムベリファイ時の出力データ
の判定はアドレスを入力してから後、１μsec程度と非
常に長く設定されているため、100nsec程度の読み出し
速度であれば十分である。
また第８図のプログラムベリファイセンス回路の差動
増幅回路33は、プログラムベリファイ時に第１〜第３の
センスアンプのカレントミラー回路のうちの１つを使用
して構成することも可能である。例えば、第１のセンス
アンプのＰチャネルトランジスタS2のゲート入力信号
を、通常読み出し時は第１のダミービット線とし、プロ
グラムベリファイ時は第２のダミービット線に切り換
え、さらに第１のセンスアンプの出力信号Ａをインバー
タ２段とスイッチ回路32を介して出力バッファ回路に入
力することにより第８図のプログラムベリファイセンス
回路を実現でき、チップ面積を縮小することが可能とな
る。
増幅回路33は、プログラムベリファイ時に第１〜第３の
センスアンプのカレントミラー回路のうちの１つを使用
して構成することも可能である。例えば、第１のセンス
アンプのＰチャネルトランジスタS2のゲート入力信号
を、通常読み出し時は第１のダミービット線とし、プロ
グラムベリファイ時は第２のダミービット線に切り換
え、さらに第１のセンスアンプの出力信号Ａをインバー
タ２段とスイッチ回路32を介して出力バッファ回路に入
力することにより第８図のプログラムベリファイセンス
回路を実現でき、チップ面積を縮小することが可能とな
る。
第８図において、データ転送回路32と出力バッファ回
路38との間には、ラッチ回路37が接続されている。この
ラッチ回路37はイコライズ及びプリチャージが行なわれ
ている間、出力バッファ回路38からメモリセルのデータ
に対応しないデータが出力され、このデータ出力により
電源電圧が変動することを防止するために設けられてい
る。
路38との間には、ラッチ回路37が接続されている。この
ラッチ回路37はイコライズ及びプリチャージが行なわれ
ている間、出力バッファ回路38からメモリセルのデータ
に対応しないデータが出力され、このデータ出力により
電源電圧が変動することを防止するために設けられてい
る。
第９図はデータ読み出し時の各信号のタイミングを示
してあり、以下にラッチ回路使用時の読み出し動作を説
明する。第９図でアドレス信号が変化すると（時点t1
1）、このアドレス信号の変化は図示されていないアド
レス変化検出回路（ATD回路）により検出され、このATD
回路より所定の時間“1"レベルのATDパルスが出力され
る（時点t12）。このATDパルスが出力されるとラッチ回
路37をコントロールするラッチパルスが“1"レベルに変
化する（時点t13）。さらにこのラッチパルスの変化を
受けて上述したイコライズ及びプリチャージ制御用のイ
コライズ信号φも“1"レベルに変化する（時点t14）。
第９図に示すように、ラッチパルスは、イコライズ信号
φの立ち上がりよりも先に“1"レベルへ変化する。
してあり、以下にラッチ回路使用時の読み出し動作を説
明する。第９図でアドレス信号が変化すると（時点t1
1）、このアドレス信号の変化は図示されていないアド
レス変化検出回路（ATD回路）により検出され、このATD
回路より所定の時間“1"レベルのATDパルスが出力され
る（時点t12）。このATDパルスが出力されるとラッチ回
路37をコントロールするラッチパルスが“1"レベルに変
化する（時点t13）。さらにこのラッチパルスの変化を
受けて上述したイコライズ及びプリチャージ制御用のイ
コライズ信号φも“1"レベルに変化する（時点t14）。
第９図に示すように、ラッチパルスは、イコライズ信号
φの立ち上がりよりも先に“1"レベルへ変化する。
このため、イコライズ及びプリチャージ動作が開始さ
れる前に出力信号Ｄは時点t13においてラッチ回路37で
ラッチされ、イコライズ信号φの変化により第３のセン
スアンプ３の出力信号Ｄが“1"レベルから“0"レベルに
変化しても（t15）、出力バッファ回路38からはラッチ
された出力信号Ｆが出力される。
れる前に出力信号Ｄは時点t13においてラッチ回路37で
ラッチされ、イコライズ信号φの変化により第３のセン
スアンプ３の出力信号Ｄが“1"レベルから“0"レベルに
変化しても（t15）、出力バッファ回路38からはラッチ
された出力信号Ｆが出力される。
そしてATDパルスが所定時間経過後に“0"レベルにな
ると（時点t16）、その変化を受けてイコライズ信号φ
も“0"レベルとなり（時点t17）、選択されたメモリセ
ルのデータが読み出される。イコライズ信号φが“0"レ
ベルに変化してから所定時間経過後ラッチパルスも“0"
レベルになり（時点t18）、第３のセンスアンプ３から
の出力信号Ｄがラッチ回路を介して出力バッファ回路38
に転送され外部に出力される。このように本実施例では
センス動作が行われている間は、出力バッファからラッ
チされた前のデータが出力されるため、電源電圧は安定
しており、高速読み出しが可能となる。
ると（時点t16）、その変化を受けてイコライズ信号φ
も“0"レベルとなり（時点t17）、選択されたメモリセ
ルのデータが読み出される。イコライズ信号φが“0"レ
ベルに変化してから所定時間経過後ラッチパルスも“0"
レベルになり（時点t18）、第３のセンスアンプ３から
の出力信号Ｄがラッチ回路を介して出力バッファ回路38
に転送され外部に出力される。このように本実施例では
センス動作が行われている間は、出力バッファからラッ
チされた前のデータが出力されるため、電源電圧は安定
しており、高速読み出しが可能となる。
次に、第５の実施例について説明する。上述した第１
〜第４の実施例では、電子の注入されたメモリセルM11
〜Mmnと等価な第１のダミーセルDM11〜DMm1として、電
流経路を形成しないもので説明した。従って、この第１
のダミーセルDM11〜DMm1のゲートに電圧を印加しても電
流経路は形成されない。ところがメモリセルM11〜Mmnの
うち、浮遊ゲートに電子が注入されたものは、その閾値
電圧が上昇している点のみが注入されていないセルと異
なる。このため、ゲートに閾値電圧よりも高い電源電圧
Vccが印加されると電流経路は形成され、導通すること
になる。この結果、第３のセンスアンプ３からは、誤っ
たデータ“1"が検出されることになる。
〜第４の実施例では、電子の注入されたメモリセルM11
〜Mmnと等価な第１のダミーセルDM11〜DMm1として、電
流経路を形成しないもので説明した。従って、この第１
のダミーセルDM11〜DMm1のゲートに電圧を印加しても電
流経路は形成されない。ところがメモリセルM11〜Mmnの
うち、浮遊ゲートに電子が注入されたものは、その閾値
電圧が上昇している点のみが注入されていないセルと異
なる。このため、ゲートに閾値電圧よりも高い電源電圧
Vccが印加されると電流経路は形成され、導通すること
になる。この結果、第３のセンスアンプ３からは、誤っ
たデータ“1"が検出されることになる。
前述したように、メモリセルのゲートに印加される電
源電圧Vccは、常に一定のレベルが保持されているわけ
ではない。例えば、出力バッファ回路38からデータが出
力される際には、その出力に依存する大きな負荷容量を
駆動するために大電流を流す必要がある。このため、前
述したように電源配線に存在するインダクタンスによっ
て、電源電圧Vccは１〜2V程度変動することがある。例
えば、正常時に電源電圧Vccは5Vであるとすると、一時
的に６〜7Vまで上昇することがある。このような場合に
も、誤動作を招かないためには、電子を注入されたメモ
リセルの閾値電圧は、前述したように7V以上であること
が必要になってくる。
源電圧Vccは、常に一定のレベルが保持されているわけ
ではない。例えば、出力バッファ回路38からデータが出
力される際には、その出力に依存する大きな負荷容量を
駆動するために大電流を流す必要がある。このため、前
述したように電源配線に存在するインダクタンスによっ
て、電源電圧Vccは１〜2V程度変動することがある。例
えば、正常時に電源電圧Vccは5Vであるとすると、一時
的に６〜7Vまで上昇することがある。このような場合に
も、誤動作を招かないためには、電子を注入されたメモ
リセルの閾値電圧は、前述したように7V以上であること
が必要になってくる。
しかし閾値電圧を高めるためには、追加書き込みによ
りより多くの電子を注入する必要があり、プログラムに
長い時間を要することになる。一つのメモリセルに電子
を注入するために時間が長くかかるとなると、メモリ装
置全体のプログラムには多大な時間が必要となり、メモ
リ容量が大きくなればなる程、長い時間を費やさなけれ
ばならなくなる。
りより多くの電子を注入する必要があり、プログラムに
長い時間を要することになる。一つのメモリセルに電子
を注入するために時間が長くかかるとなると、メモリ装
置全体のプログラムには多大な時間が必要となり、メモ
リ容量が大きくなればなる程、長い時間を費やさなけれ
ばならなくなる。
第５の実施例は、上記の事情を考慮してなされたもの
である。この実施例における第１のダミーセルDM11〜DM
m1は、第10図に示されたように、電子の注入されたメモ
リセルと電気的に等価なものを用いている。
である。この実施例における第１のダミーセルDM11〜DM
m1は、第10図に示されたように、電子の注入されたメモ
リセルと電気的に等価なものを用いている。
そして、この第１のダミーセルの閾値電圧は、浮遊ゲ
ートに電子が注入されていないメモリセルの閾値電圧よ
り高くなっており、電子の注入されているメモリセルの
閾値電圧と同様の値となっている。第１のダミーセルの
ゲートに閾値電圧を超える電源電圧Vccが印加される
と、メモリセルと同様に電流経路が形成され、導通する
ことになる。例えば、電子の注入されたメモリセルの閾
値電圧が6Vであり、第１のダミーセルの閾値電圧も同様
に6Vであるとする。これにより、電源変動が生じて電源
電圧Vccが6V以上に上昇すると、メモリセルのみなら
ず、第１のダミーセルも同様に導通するため、誤動作が
防止される。
ートに電子が注入されていないメモリセルの閾値電圧よ
り高くなっており、電子の注入されているメモリセルの
閾値電圧と同様の値となっている。第１のダミーセルの
ゲートに閾値電圧を超える電源電圧Vccが印加される
と、メモリセルと同様に電流経路が形成され、導通する
ことになる。例えば、電子の注入されたメモリセルの閾
値電圧が6Vであり、第１のダミーセルの閾値電圧も同様
に6Vであるとする。これにより、電源変動が生じて電源
電圧Vccが6V以上に上昇すると、メモリセルのみなら
ず、第１のダミーセルも同様に導通するため、誤動作が
防止される。
この実施例では、必ずしも電子の注入されたメモリセ
ルの閾値電圧をより高めておく必要はない。４〜5V程度
であってもよく、この場合には第１のダミーセルも同様
に４〜5Vの閾値電圧を持つようにすればよい。
ルの閾値電圧をより高めておく必要はない。４〜5V程度
であってもよく、この場合には第１のダミーセルも同様
に４〜5Vの閾値電圧を持つようにすればよい。
ここで、第１のダミーセルの閾値電圧を、電子の注入
されたメモリセルと同程度に高めるには、幾つかの方法
が考えられる。例えば、トランジスタのチャネルへ注入
する不純物イオンのドーズ量を多くしても良い。あるい
は、メモリセルと同様に浮遊ゲートに電子を注入しても
よい。この場合に、第１のダミーセルの閾値電圧は、電
子の注入されたメモリセルの閾値電圧よりも低くなるよ
うに設定するのが好ましい。このためには、メモリセル
と第１のダミーセルとに電子を注入する際に、プログラ
ム電圧を印加する時間を第１のダミーセルの方が短くな
るように設定すればよい。
されたメモリセルと同程度に高めるには、幾つかの方法
が考えられる。例えば、トランジスタのチャネルへ注入
する不純物イオンのドーズ量を多くしても良い。あるい
は、メモリセルと同様に浮遊ゲートに電子を注入しても
よい。この場合に、第１のダミーセルの閾値電圧は、電
子の注入されたメモリセルの閾値電圧よりも低くなるよ
うに設定するのが好ましい。このためには、メモリセル
と第１のダミーセルとに電子を注入する際に、プログラ
ム電圧を印加する時間を第１のダミーセルの方が短くな
るように設定すればよい。
次に、この第５の実施例に関連した第６の実施例につ
いて説明する。この実施例では、第１〜第４の実施例と
同様に、第１のダミーセルとして電流経路の形成されて
いないメモリセルを用いている。その代わりに、電源電
圧Vccが一定値を超えた場合には、ダミー列線DBL1にリ
ーク電流路を設けて、電位ＶR1を必要なレベルだけ低下
させて誤動作を防止するリーク手段を備えている。
いて説明する。この実施例では、第１〜第４の実施例と
同様に、第１のダミーセルとして電流経路の形成されて
いないメモリセルを用いている。その代わりに、電源電
圧Vccが一定値を超えた場合には、ダミー列線DBL1にリ
ーク電流路を設けて、電位ＶR1を必要なレベルだけ低下
させて誤動作を防止するリーク手段を備えている。
第11図に、そのリーク手段を示す。節点N100は、第１
図に示されたダミー列線DBL1の節点N100に接続されてい
る。Ｐチャネルエンハンスメント型トランジスタTr4の
ゲートに、チップイネーブル信号▲▼が印加されて
おり、チップがイネーブル状態になると、Ｐチャネルエ
ンハンスメント型トランジスタTr2に電源電圧Vccが供給
される。このトランジスタTr2のドレイン電極からは、
電源電圧Vccより所定電圧だけ低い電圧Voutが出力され
る。
図に示されたダミー列線DBL1の節点N100に接続されてい
る。Ｐチャネルエンハンスメント型トランジスタTr4の
ゲートに、チップイネーブル信号▲▼が印加されて
おり、チップがイネーブル状態になると、Ｐチャネルエ
ンハンスメント型トランジスタTr2に電源電圧Vccが供給
される。このトランジスタTr2のドレイン電極からは、
電源電圧Vccより所定電圧だけ低い電圧Voutが出力され
る。
このリーク回路の動作を、第12図を用いて説明する。
第12図の実線は第11図のＮチャネルデプリッション型ト
ランジスタTr1のドレイン電圧（Vout）と流れる電流（I
1）の関係を示し、破線はＰチャネルハンスメント型ト
ランジスタTr2の、ドレイン電圧（Vout）と流れる電流
（I2）の関係を示している。破線は電源電圧VccがVc1
の場合のトランジスタTr2に流れる電流I2の特性で、破
線は電源電圧VccがVc1より高いVc2の場合のトランジ
スタTr2に流れる電流I2の特性を示している。
第12図の実線は第11図のＮチャネルデプリッション型ト
ランジスタTr1のドレイン電圧（Vout）と流れる電流（I
1）の関係を示し、破線はＰチャネルハンスメント型ト
ランジスタTr2の、ドレイン電圧（Vout）と流れる電流
（I2）の関係を示している。破線は電源電圧VccがVc1
の場合のトランジスタTr2に流れる電流I2の特性で、破
線は電源電圧VccがVc1より高いVc2の場合のトランジ
スタTr2に流れる電流I2の特性を示している。
電源電圧VccがＶC1からＶC2へ上昇すると、出力電圧V
outはVout1からVout2へ変化する。即ち出力電圧Vout
は、電源電圧Vccの変化に応じて変化し、その電圧はVcc
よりも所望の電圧だけ低くなる。例えば第12図におい
て、正規の電源電圧ＶC1が5Vのとき出力電圧Vout1は約1
Vであるとすると、電源電圧ＶC2が6Vのとき、出力電圧V
out2は約2Vとなる。この電源電圧Vccより降下された出
力電圧Voutが第３のダミーセルに相当するＮチャネルエ
ンハンスメント型トランジスタD1のゲートに印加され
る。これにより、このトランジスタD1のドレインは、デ
ータ読み出し時にリード信号Ｒによって導通するＮチャ
ネルエンハンスメント型トランジスタTr3を介して、節
点N100に接続される。
outはVout1からVout2へ変化する。即ち出力電圧Vout
は、電源電圧Vccの変化に応じて変化し、その電圧はVcc
よりも所望の電圧だけ低くなる。例えば第12図におい
て、正規の電源電圧ＶC1が5Vのとき出力電圧Vout1は約1
Vであるとすると、電源電圧ＶC2が6Vのとき、出力電圧V
out2は約2Vとなる。この電源電圧Vccより降下された出
力電圧Voutが第３のダミーセルに相当するＮチャネルエ
ンハンスメント型トランジスタD1のゲートに印加され
る。これにより、このトランジスタD1のドレインは、デ
ータ読み出し時にリード信号Ｒによって導通するＮチャ
ネルエンハンスメント型トランジスタTr3を介して、節
点N100に接続される。
ここで、トランジスタD1のゲートに印加される出力電
圧Voutは、トランジスタTr1及びTr2の導通抵抗の比率を
変えることによって、任意に設定することができる。ま
たトランジスタTr1に流れる電流I1は、閾値電圧の絶対
値が低い程、小さい出力電圧Voutで飽和領域に到達す
る。従って、電源電圧Vccの広い範囲に渡って所望の出
力電圧Voutを設定するには、トランジスタTr1の閾値電
圧の絶対値をより低く設定するのが望ましい。
圧Voutは、トランジスタTr1及びTr2の導通抵抗の比率を
変えることによって、任意に設定することができる。ま
たトランジスタTr1に流れる電流I1は、閾値電圧の絶対
値が低い程、小さい出力電圧Voutで飽和領域に到達す
る。従って、電源電圧Vccの広い範囲に渡って所望の出
力電圧Voutを設定するには、トランジスタTr1の閾値電
圧の絶対値をより低く設定するのが望ましい。
このような構成を備えたリーク手段は、電源電圧Vcc
が上昇して所定値（例えば6V）に達すると、この電圧よ
り降下された出力電圧Vout（例えば2V）がトランジスタ
D1のゲートに印加されてこのトランジスタD1が導通し、
節点N100においてリーク電流路が形成される。これによ
り、電源電圧が所定の電圧（5V）以上になると第１のダ
ミービット線DBL1の電位ＶR1は低下する。
が上昇して所定値（例えば6V）に達すると、この電圧よ
り降下された出力電圧Vout（例えば2V）がトランジスタ
D1のゲートに印加されてこのトランジスタD1が導通し、
節点N100においてリーク電流路が形成される。これによ
り、電源電圧が所定の電圧（5V）以上になると第１のダ
ミービット線DBL1の電位ＶR1は低下する。
ここでトランジスタD1は、電子を注入されたメモリセ
ルよりも、結果的に低い電源電圧Vccで導通するように
閾値電圧が設定されていれば、電源電圧が上昇した場合
でも誤動作を防ぐことが可能である。
ルよりも、結果的に低い電源電圧Vccで導通するように
閾値電圧が設定されていれば、電源電圧が上昇した場合
でも誤動作を防ぐことが可能である。
第１図で示した実施例の回路のチップ上の回路配置の
実施例を第13図に示す。通常EPROMでは、１つののアド
レスに対して複数のデータを記憶する。第13図の実施例
では、10の行アドレス信号と５つの列アドレス信号によ
って４つのメモリセルが選択される。同時に４ビットの
データが出力されるメモリチップの構成が示されてい
る。メモリセルアレイは、各ビットに対応してメモリセ
ルアレイ０からメモリセルアレイ３まで４分割され、列
デコーダにより選択された各ビットに対応した４本のビ
ット線には、それぞれ行デコーダにより選択されたメモ
リセルのデータに対応した電位ＶINが出力される。ま
た、メモリセルアレイ０と１、及びメモリセルアレイ２
と３の間には、それぞれ第１のダミービット線と第２の
ダミービット線が配置され、各々のダミービット線に接
続されている第１のダミーセルと第２のダミーセルの記
憶状態に対応した電位（ＶR1とＶR2）が各々のダミービ
ット線DBL1,DBL2に現われる。本実施例では、２本の第
１のダミービット線のうち、メモリセルアレイ０と１の
間に配置された第１のダミービット線の電位（ＶR1）
は、ビット０のメモリセルデータを検知するセンス回路
S/A0と、ビット１のメモリセルデータを検知するセンス
回路S/A1で、各々選択されたビット線の電位（ＶIN）と
比較される。またメモリセルアレイ２と３の間に配置さ
れた第１のダミービット線の電位（ＶR1）は、ビット２
のメモリセルデータを検知するセンス回路S/A2とビット
３のメモリセルデータを検知するセンス回路S/A3で各々
選択されたビット線の電位（ＶIN）と比較される。同様
に、２本の第２のダミービット線のうち、メモリセルア
レイ０と、メモリセルアレイ１の間に配置された第２の
ダミービット線の電位（ＶR2）は、センス回路S/A0とセ
ンス回路S/A1で、またメモリセルアレイ２とメモリセル
アレイ３の間に配置された第２のダミービット線の電位
（ＶR2）はセンス回路２とセンス回路３でそれぞれ選択
されたビット線の電位と比較される。この比較結果に基
づき、それぞれのセンス回路からメモリセルの記憶状態
に対応したデータが４ビット分出力され、このデータが
それぞれ出力バッファ0,1,2,3を介して外部にビット0,
1,2,3の信号として出力される。S/A0〜３の領域では、
それぞれ第１の実施例におけるビット線の電位を所定の
低いレベルに設定するバイアストランジスタQ21及びプ
リチャージトランジスタQ11、ビット線負荷トランジス
タQ100、第１のセンスアンプ、第２のセンスアンプ、第
３のセンスアンプの回路が形成されている。また、２個
のリファレンス回路R0の領域ではそれぞれ第１のダミー
ビット線の電位を所定の低いレベルに設定するバイアス
トランジスタQ22、プリチャージトランジスタQ13、第１
のダミービット線負荷トランジスタQ101が形成される。
さらに２個のR1の領域では、それぞれ第２のダミービッ
ト線の電位を所定の低いレベルに設定するバイアストラ
ンジタQ23、プリチャージトランジスタQ15、第２のダミ
ービット線負荷トランジスタQ102が形成されている。メ
モリセルのデータは、第３のセンスアンプで第１のセン
スアンプと第２のセンスアンプの出力信号の電位差を比
較することにより、読み出されるため、第１または第２
のセンスアンプの一方の動作が遅いと誤動作が生じる。
このため、第１のセンスアンプと第２のセンスアンプの
センス速度は、等しくなるように設定されるのが好まし
い。この点を考慮し、第２図に示されるセンスアンプ回
路では、第１のセンスアンプ１と第２のセンスアンプ２
の対応するトランジスタのトランジスタサイズW/Lは等
しくなるように設計される。しかしながら第２図の実施
例回路でビット線に付加されるゲート容量は、トランジ
スタS1とS4のゲート容量の和になり第１または第２のダ
ミービット線に付加されるゲート容量の２倍となる。こ
のためビット線電位ＶINの変化速度は、ダミービット線
の電位ＶR2の変化速度より遅くなる。ビット線が放電さ
れる時、ＶINの電位の変化がＶR2の電位の変化により遅
くなるため、ＶINの電位がＶR2の電位より高くなる。こ
のため第２のセンスアンプ出力信号Ｂがすばやく“1"レ
ベルへ変化し誤動作を生じる。第13図の実施例ではこの
問題を考慮し、上述のように第１のダミービット線の電
位ＶR1を、領域S/A0とS/A1に形成される２個の第１のセ
ンスアンプの電圧比較トランジスタのゲートに印加して
おり、ビット線に付加されるゲート容量と第１のダミー
ビット線に付加されるゲート容量が等しくなるように設
定している。同様に第２のダミービット線の電位ＶR2
を、領域S/A0とS/A1に形成される２個の第２のセンスア
ンプの電圧比較トランジスタのゲートに印加することに
より、ビット線に付加されるゲート容量と第２のダミー
ビット線に付加されるゲート容量が等しくなるよう設定
している。この結果、ビット線とダミービット線に付加
される容量が等しくなり、誤動作を防止することができ
る。第13図の実施例は他にもさまざまな応用が可能であ
る。
実施例を第13図に示す。通常EPROMでは、１つののアド
レスに対して複数のデータを記憶する。第13図の実施例
では、10の行アドレス信号と５つの列アドレス信号によ
って４つのメモリセルが選択される。同時に４ビットの
データが出力されるメモリチップの構成が示されてい
る。メモリセルアレイは、各ビットに対応してメモリセ
ルアレイ０からメモリセルアレイ３まで４分割され、列
デコーダにより選択された各ビットに対応した４本のビ
ット線には、それぞれ行デコーダにより選択されたメモ
リセルのデータに対応した電位ＶINが出力される。ま
た、メモリセルアレイ０と１、及びメモリセルアレイ２
と３の間には、それぞれ第１のダミービット線と第２の
ダミービット線が配置され、各々のダミービット線に接
続されている第１のダミーセルと第２のダミーセルの記
憶状態に対応した電位（ＶR1とＶR2）が各々のダミービ
ット線DBL1,DBL2に現われる。本実施例では、２本の第
１のダミービット線のうち、メモリセルアレイ０と１の
間に配置された第１のダミービット線の電位（ＶR1）
は、ビット０のメモリセルデータを検知するセンス回路
S/A0と、ビット１のメモリセルデータを検知するセンス
回路S/A1で、各々選択されたビット線の電位（ＶIN）と
比較される。またメモリセルアレイ２と３の間に配置さ
れた第１のダミービット線の電位（ＶR1）は、ビット２
のメモリセルデータを検知するセンス回路S/A2とビット
３のメモリセルデータを検知するセンス回路S/A3で各々
選択されたビット線の電位（ＶIN）と比較される。同様
に、２本の第２のダミービット線のうち、メモリセルア
レイ０と、メモリセルアレイ１の間に配置された第２の
ダミービット線の電位（ＶR2）は、センス回路S/A0とセ
ンス回路S/A1で、またメモリセルアレイ２とメモリセル
アレイ３の間に配置された第２のダミービット線の電位
（ＶR2）はセンス回路２とセンス回路３でそれぞれ選択
されたビット線の電位と比較される。この比較結果に基
づき、それぞれのセンス回路からメモリセルの記憶状態
に対応したデータが４ビット分出力され、このデータが
それぞれ出力バッファ0,1,2,3を介して外部にビット0,
1,2,3の信号として出力される。S/A0〜３の領域では、
それぞれ第１の実施例におけるビット線の電位を所定の
低いレベルに設定するバイアストランジスタQ21及びプ
リチャージトランジスタQ11、ビット線負荷トランジス
タQ100、第１のセンスアンプ、第２のセンスアンプ、第
３のセンスアンプの回路が形成されている。また、２個
のリファレンス回路R0の領域ではそれぞれ第１のダミー
ビット線の電位を所定の低いレベルに設定するバイアス
トランジスタQ22、プリチャージトランジスタQ13、第１
のダミービット線負荷トランジスタQ101が形成される。
さらに２個のR1の領域では、それぞれ第２のダミービッ
ト線の電位を所定の低いレベルに設定するバイアストラ
ンジタQ23、プリチャージトランジスタQ15、第２のダミ
ービット線負荷トランジスタQ102が形成されている。メ
モリセルのデータは、第３のセンスアンプで第１のセン
スアンプと第２のセンスアンプの出力信号の電位差を比
較することにより、読み出されるため、第１または第２
のセンスアンプの一方の動作が遅いと誤動作が生じる。
このため、第１のセンスアンプと第２のセンスアンプの
センス速度は、等しくなるように設定されるのが好まし
い。この点を考慮し、第２図に示されるセンスアンプ回
路では、第１のセンスアンプ１と第２のセンスアンプ２
の対応するトランジスタのトランジスタサイズW/Lは等
しくなるように設計される。しかしながら第２図の実施
例回路でビット線に付加されるゲート容量は、トランジ
スタS1とS4のゲート容量の和になり第１または第２のダ
ミービット線に付加されるゲート容量の２倍となる。こ
のためビット線電位ＶINの変化速度は、ダミービット線
の電位ＶR2の変化速度より遅くなる。ビット線が放電さ
れる時、ＶINの電位の変化がＶR2の電位の変化により遅
くなるため、ＶINの電位がＶR2の電位より高くなる。こ
のため第２のセンスアンプ出力信号Ｂがすばやく“1"レ
ベルへ変化し誤動作を生じる。第13図の実施例ではこの
問題を考慮し、上述のように第１のダミービット線の電
位ＶR1を、領域S/A0とS/A1に形成される２個の第１のセ
ンスアンプの電圧比較トランジスタのゲートに印加して
おり、ビット線に付加されるゲート容量と第１のダミー
ビット線に付加されるゲート容量が等しくなるように設
定している。同様に第２のダミービット線の電位ＶR2
を、領域S/A0とS/A1に形成される２個の第２のセンスア
ンプの電圧比較トランジスタのゲートに印加することに
より、ビット線に付加されるゲート容量と第２のダミー
ビット線に付加されるゲート容量が等しくなるよう設定
している。この結果、ビット線とダミービット線に付加
される容量が等しくなり、誤動作を防止することができ
る。第13図の実施例は他にもさまざまな応用が可能であ
る。
前述したように“1"のメモリセルデータを高速に読出
すためには、ビット線の電位ＶINは第２のダミービット
線の電位ＶR2より先に低いレベルへと変化することが好
ましい。このため行線が切り換り“1"のメモリセルが選
択される場合選択されたメモリセルのゲート電位は選択
された第２のダミーセルのゲート電位より高い程高速読
み出しが可能となる。一般に行線はポリシリコンが材料
として用いられており、行線の線幅は１μｍ以下と微細
化されているため、メモリセルアレイ中の行デコーダに
近いメモリセルと遠いメモリセルでは行線の電位の変化
に10nsec程度の差が生じる。このため第２のダミーセル
を行デコーダからもっとも遠い位置に配置し行線が切り
換わる際選択されたメモリセルのゲート電位より第２の
ダミービット線電位が低くなるように設定することによ
り、高速読み出しを実現できる。例えば、メモリセルア
レイ０とメモリセルアレイ１の間に、配置される第２の
ダミービット線をメモリセルアレイ１と２の間に配置
し、この第２のダミービット線が入力される領域R1とセ
ンス回路の領域S/A1とを交換することにより実現でき
る。同様に、メモリセルアレイ２とメモリセルアレイ３
との間に配置されている第２のダミービット線をメモリ
セルアレイ３の右側に配置し、この第２のダミービット
線が入力される領域R1とS/A3を交換することにより、ビ
ット２とビット３についても同様の効果が得られる。
すためには、ビット線の電位ＶINは第２のダミービット
線の電位ＶR2より先に低いレベルへと変化することが好
ましい。このため行線が切り換り“1"のメモリセルが選
択される場合選択されたメモリセルのゲート電位は選択
された第２のダミーセルのゲート電位より高い程高速読
み出しが可能となる。一般に行線はポリシリコンが材料
として用いられており、行線の線幅は１μｍ以下と微細
化されているため、メモリセルアレイ中の行デコーダに
近いメモリセルと遠いメモリセルでは行線の電位の変化
に10nsec程度の差が生じる。このため第２のダミーセル
を行デコーダからもっとも遠い位置に配置し行線が切り
換わる際選択されたメモリセルのゲート電位より第２の
ダミービット線電位が低くなるように設定することによ
り、高速読み出しを実現できる。例えば、メモリセルア
レイ０とメモリセルアレイ１の間に、配置される第２の
ダミービット線をメモリセルアレイ１と２の間に配置
し、この第２のダミービット線が入力される領域R1とセ
ンス回路の領域S/A1とを交換することにより実現でき
る。同様に、メモリセルアレイ２とメモリセルアレイ３
との間に配置されている第２のダミービット線をメモリ
セルアレイ３の右側に配置し、この第２のダミービット
線が入力される領域R1とS/A3を交換することにより、ビ
ット２とビット３についても同様の効果が得られる。
上述した第１〜第６の実施例のように、本発明の半導
体メモリ装置として種々な応用例が可能である。
体メモリ装置として種々な応用例が可能である。
第14図は本発明の第７の実施例を示すものである。
この実施例においては、第１図の実施例と比べて、プ
リチャージ用トランジスタQ11,Q13,Q15が省略されてい
る。これは発明者らが第14図に示した半導体メモリを試
作し、評価したところ、イコライズ用トランジスタQ12,
Q14,Q16,Q17がＶIN,VR1,VR2を同じ電位に設定するの
で、メモリセルに記憶されたデータに対応して第１のセ
ンスアンプ１及び第２のセンスアンプ２の出力信号A,B
も変化し、正しいデータが検出されるため、プリチャー
ジ用トランジスタQ11,Q13,Q15は必ずしも必要ないこと
が判明したことに基づく。
リチャージ用トランジスタQ11,Q13,Q15が省略されてい
る。これは発明者らが第14図に示した半導体メモリを試
作し、評価したところ、イコライズ用トランジスタQ12,
Q14,Q16,Q17がＶIN,VR1,VR2を同じ電位に設定するの
で、メモリセルに記憶されたデータに対応して第１のセ
ンスアンプ１及び第２のセンスアンプ２の出力信号A,B
も変化し、正しいデータが検出されるため、プリチャー
ジ用トランジスタQ11,Q13,Q15は必ずしも必要ないこと
が判明したことに基づく。
したがって、この実施例の構成では、素子数が減少
し、面積効率の良い半導体メモリが提供されることにな
る。
し、面積効率の良い半導体メモリが提供されることにな
る。
さらに発明者らは第１図に示した半導体メモリを試作
し、評価したところ、メモリセル毎に動作する最小の電
源電圧が異なっていることが分かった。前述したように
各セルが同じ構造および状態となっているはずの集積回
路であっても、流れる電流がメモリセル毎に僅かずつ異
なっており、オンしたダミーセルよりも少ない電流が流
れるメモリセルにおいて、動作する最小電源電圧が高く
なっていることが判明した。
し、評価したところ、メモリセル毎に動作する最小の電
源電圧が異なっていることが分かった。前述したように
各セルが同じ構造および状態となっているはずの集積回
路であっても、流れる電流がメモリセル毎に僅かずつ異
なっており、オンしたダミーセルよりも少ない電流が流
れるメモリセルにおいて、動作する最小電源電圧が高く
なっていることが判明した。
一般に、半導体集積回路は、低い電源電圧でも動作す
ることが望ましいが、電源電圧Vccを下げていくと信号
Ａと信号Ｂの電位差が小さくなっていくとともに、信号
A,Bと電源電圧Vccとの差も小さくなる。後者の差がトラ
ンジスタS5,S6の閾電圧よりも小さくなれば、トランジ
スタS5,S6はオフし、動作しなくなる。この場合、電源
電圧が低下していくのに伴って信号Ｂと電源電圧Vccと
の電位差が小さくなっていく速さはＶINよりＶR2の電位
が低いものほど速いことが分かった。すなわち、オンし
たダミーセルよりもメモリセルの電流が小さいものは、
ＶINよりもＶR2の電位の方が低いので、他のメモリセル
に比べ、信号Ｂと電源電圧との電位差が小さくなる割合
が速く、動作する電源電圧の最低値が他のメモリセルに
比べて高いことが分かった。このようにＶINの電位はＶ
R2よりも低い方が前述したように読み出し速度は早く、
さらに低い電源電圧で動作可能となる。逆にＶINの電位
がＶR2より高くなっては電源マージンが狭まるという問
題が生ずることになる。
ることが望ましいが、電源電圧Vccを下げていくと信号
Ａと信号Ｂの電位差が小さくなっていくとともに、信号
A,Bと電源電圧Vccとの差も小さくなる。後者の差がトラ
ンジスタS5,S6の閾電圧よりも小さくなれば、トランジ
スタS5,S6はオフし、動作しなくなる。この場合、電源
電圧が低下していくのに伴って信号Ｂと電源電圧Vccと
の電位差が小さくなっていく速さはＶINよりＶR2の電位
が低いものほど速いことが分かった。すなわち、オンし
たダミーセルよりもメモリセルの電流が小さいものは、
ＶINよりもＶR2の電位の方が低いので、他のメモリセル
に比べ、信号Ｂと電源電圧との電位差が小さくなる割合
が速く、動作する電源電圧の最低値が他のメモリセルに
比べて高いことが分かった。このようにＶINの電位はＶ
R2よりも低い方が前述したように読み出し速度は早く、
さらに低い電源電圧で動作可能となる。逆にＶINの電位
がＶR2より高くなっては電源マージンが狭まるという問
題が生ずることになる。
第15図に示す本発明の第８の実施例は、上記の事情に
基づいてなされたもので、メモリ電流が小さくてもより
低い電源電圧まで動作する半導体メモリを提供すること
を目的とする。
基づいてなされたもので、メモリ電流が小さくてもより
低い電源電圧まで動作する半導体メモリを提供すること
を目的とする。
この実施例においてはメモリセルを構成するトランジ
スタのチャネル長L1よりも、ダミーセルを構成するトラ
ンジスタのチャネル長L2を長く設定している。このよう
にすることで、メモリセル毎の電流値のばらつきに対し
て常にダミーセルの電流値の方が小さくなるようにでき
るので、ＶINよりもＶR2の電位が高くなるように設定で
き、このため、従来よりも信号ＢとVccとの電位差の小
さくなる割合を少なくしている。したがって、より低い
電源電圧まで動作させることが可能となる。
スタのチャネル長L1よりも、ダミーセルを構成するトラ
ンジスタのチャネル長L2を長く設定している。このよう
にすることで、メモリセル毎の電流値のばらつきに対し
て常にダミーセルの電流値の方が小さくなるようにでき
るので、ＶINよりもＶR2の電位が高くなるように設定で
き、このため、従来よりも信号ＢとVccとの電位差の小
さくなる割合を少なくしている。したがって、より低い
電源電圧まで動作させることが可能となる。
このような実施例においては、メモリセル電流の各メ
モリセル毎におけるばらつきのもっとも少ないメモリセ
ル電流を持つものよりもダミーセルの電流が少なければ
良いので、メモリセルのチャネル長に比べてダミーセル
のチャネル長をそれほど長く設定する必要はなく、メモ
リセルのチャネル長よりも10％長い程度で良い。すなわ
ち、メモリセルのチャネル長が１μｍであるならばダミ
ーセルのチャネル長は1.1μｍ程度で良い。この場合、
メモリセルとダミーセルのチャネル長に差があるすぎる
とＶINとＶR2の電源ノイズに対する応答性が違い、誤動
作の原因となるので、あまり差をつけすぎるのは好まし
くない。
モリセル毎におけるばらつきのもっとも少ないメモリセ
ル電流を持つものよりもダミーセルの電流が少なければ
良いので、メモリセルのチャネル長に比べてダミーセル
のチャネル長をそれほど長く設定する必要はなく、メモ
リセルのチャネル長よりも10％長い程度で良い。すなわ
ち、メモリセルのチャネル長が１μｍであるならばダミ
ーセルのチャネル長は1.1μｍ程度で良い。この場合、
メモリセルとダミーセルのチャネル長に差があるすぎる
とＶINとＶR2の電源ノイズに対する応答性が違い、誤動
作の原因となるので、あまり差をつけすぎるのは好まし
くない。
この実施例によれば、電圧マージンの大きい半導体メ
モリを提供することができる。
モリを提供することができる。
第16図は本発明の第９の実施例を示すもので、第１図
に示したトランジスタQ24,Q25で作った固定バイアス方
式に代えて、インバータI1,I2,I3による周知のフィード
バックバイアス回路を用いたものである。
に示したトランジスタQ24,Q25で作った固定バイアス方
式に代えて、インバータI1,I2,I3による周知のフィード
バックバイアス回路を用いたものである。
この回路を試作し、評価した結果、第16図に示すフィ
ードバックバイアス回路を用いたものの方が、第１図に
示す固定バイアス回路を用いたものよりもビット線ある
いはダミービット線のプリチャージに要する時間が短く
て済んだ。このため、アドレスが入力されてから、デー
タが出力されるまでの時間は第16図に示したフィードバ
ックバイアス方式の方が固定バイアス方式よりも短くす
ることができ、より高速動作が可能であることが分かっ
た。
ードバックバイアス回路を用いたものの方が、第１図に
示す固定バイアス回路を用いたものよりもビット線ある
いはダミービット線のプリチャージに要する時間が短く
て済んだ。このため、アドレスが入力されてから、デー
タが出力されるまでの時間は第16図に示したフィードバ
ックバイアス方式の方が固定バイアス方式よりも短くす
ることができ、より高速動作が可能であることが分かっ
た。
発明者らは、さらに高速動作をさせるため、第16図に
示した回路においてイコライズおよびプリチャージの時
間を最適化し、その上、出力バッファ回路の出力段のト
ランジスタサイズをより大きく設定し、外部端子の充放
電時間をより短くした。このことにより、より高速動作
をする半導体メモリが得られた。しかし、出力段トラン
ジスタの電流駆動能力を大きくとったため、パッケージ
あるいは電源配線のインダクタンス成分により、データ
出力時において、電源電圧がより大きく変動し、この電
源ノイズにより“0"データを記憶したメモリセルが選択
された場合に誤動作が生じるという新たな問題が生じ
た。この場合、発明者らの解析によれば、電源ノイズに
より誤動作するのはプリチャージパルス幅の短いもので
あることが分かった。その理由は次のように考えられ
る。
示した回路においてイコライズおよびプリチャージの時
間を最適化し、その上、出力バッファ回路の出力段のト
ランジスタサイズをより大きく設定し、外部端子の充放
電時間をより短くした。このことにより、より高速動作
をする半導体メモリが得られた。しかし、出力段トラン
ジスタの電流駆動能力を大きくとったため、パッケージ
あるいは電源配線のインダクタンス成分により、データ
出力時において、電源電圧がより大きく変動し、この電
源ノイズにより“0"データを記憶したメモリセルが選択
された場合に誤動作が生じるという新たな問題が生じ
た。この場合、発明者らの解析によれば、電源ノイズに
より誤動作するのはプリチャージパルス幅の短いもので
あることが分かった。その理由は次のように考えられ
る。
一般に、ビット線のプリチャージに要する時間は、ビ
ット線が放電状態である時にプリチャージする場合が最
も長くかかる。これに対して、ダミービット線DBL1はす
でに充電状態にあるため、プリチャージに要する時間は
短くて済む。プリチャージが終了して“0"データが出力
されるとき、電源電圧が変動すると、インバータI1,I2,
I3の出力も電源変動の影響を受けて変動する。この時、
電源電圧Vccが低下しインバータI2の出力が“0"方向に
変動するためトランジスタQ21,及びトランジスタQ22の
導通抵抗が大きくなる。ビット線BLはプリチャージに要
する時間が長いため、トランジスタQ21の抵抗が大きく
なるために完全にプリチャージ所帯とはなっていない
が、ダミービット線はプリチャージ時間が短くても充分
プリチャージされる。このことにより、ＶINとＶR1との
間に電位差が生ずる。すなわち、イコライズ終了後、Ｖ
INの電位がＶR1より低くなり、第１のセンスアンプが間
違ったデータを出力し、これにより誤動作していた。
ット線が放電状態である時にプリチャージする場合が最
も長くかかる。これに対して、ダミービット線DBL1はす
でに充電状態にあるため、プリチャージに要する時間は
短くて済む。プリチャージが終了して“0"データが出力
されるとき、電源電圧が変動すると、インバータI1,I2,
I3の出力も電源変動の影響を受けて変動する。この時、
電源電圧Vccが低下しインバータI2の出力が“0"方向に
変動するためトランジスタQ21,及びトランジスタQ22の
導通抵抗が大きくなる。ビット線BLはプリチャージに要
する時間が長いため、トランジスタQ21の抵抗が大きく
なるために完全にプリチャージ所帯とはなっていない
が、ダミービット線はプリチャージ時間が短くても充分
プリチャージされる。このことにより、ＶINとＶR1との
間に電位差が生ずる。すなわち、イコライズ終了後、Ｖ
INの電位がＶR1より低くなり、第１のセンスアンプが間
違ったデータを出力し、これにより誤動作していた。
以下に示す実施例はこのような事情から電源ノイズに
より誤動作しない高速動作可能な半導体メモリを提供す
るものである。
より誤動作しない高速動作可能な半導体メモリを提供す
るものである。
第17図は第16図の実施例において用いたインバータI1
〜I3を示す回路記号で、第18図はその回路構成を示して
いる。このインバータを構成するトランジスタN1の閾電
圧あるいはＰチャネルトランジスタN2とＮチャネルトラ
ンジスタN1の寸法の比を変えることでビット線の電位を
最適化することができる。例えば、N1の閾電圧は0V程度
が望ましい。
〜I3を示す回路記号で、第18図はその回路構成を示して
いる。このインバータを構成するトランジスタN1の閾電
圧あるいはＰチャネルトランジスタN2とＮチャネルトラ
ンジスタN1の寸法の比を変えることでビット線の電位を
最適化することができる。例えば、N1の閾電圧は0V程度
が望ましい。
第19図は第16図の実施例において用いたインバータを
改良することにより、上述した誤動作の対策を行なった
もので前述した第18図のインバータの電源とN2との間に
定電流源C1を挿入したものである。このような構成では
出力バッファからデータが出力される時、電源電圧Vcc
が変動しても、定電流源C1が存在するため電流値は不変
で、インバータの出力OUTが変動せず、上述したような
誤動作は生じない。
改良することにより、上述した誤動作の対策を行なった
もので前述した第18図のインバータの電源とN2との間に
定電流源C1を挿入したものである。このような構成では
出力バッファからデータが出力される時、電源電圧Vcc
が変動しても、定電流源C1が存在するため電流値は不変
で、インバータの出力OUTが変動せず、上述したような
誤動作は生じない。
第20図は定電流源としてデプレッション型トランジス
タN3を用いたもので、ソースとゲートとを接続すること
により定電流特性を得ている。
タN3を用いたもので、ソースとゲートとを接続すること
により定電流特性を得ている。
第21図は第20図に示されたトランジスタN3のゲートを
接地したもので、トランジスタN3が飽和領域で動作する
ため、定電流特性が得られる。
接地したもので、トランジスタN3が飽和領域で動作する
ため、定電流特性が得られる。
第22図はＰチャネルトランジスタN4を定電流特性で用
いたものである。この実施例ではそれぞれドレインとゲ
ートを接続したＰチャネルトランジスタN5,N6,デプレッ
ショントランジスタN7を直列に接続したものを電源Vcc
と接地間に接続し、トランジスタN4のゲートをトランジ
スタN6とN7の接続点に接続している。この場合、トラン
ジスタN4のゲート電圧はVcc−|Vthn5|−|Vthn6|となり
電源電圧の変動とともに、トランジスタN4のゲート電圧
も同様に変化するため、定電流特性を得ている。
いたものである。この実施例ではそれぞれドレインとゲ
ートを接続したＰチャネルトランジスタN5,N6,デプレッ
ショントランジスタN7を直列に接続したものを電源Vcc
と接地間に接続し、トランジスタN4のゲートをトランジ
スタN6とN7の接続点に接続している。この場合、トラン
ジスタN4のゲート電圧はVcc−|Vthn5|−|Vthn6|となり
電源電圧の変動とともに、トランジスタN4のゲート電圧
も同様に変化するため、定電流特性を得ている。
Vthn5及びVthn6はそれぞれトランジスタN5及びN6のシ
キイ電圧である。
キイ電圧である。
第23図、第24図はゲートとソースが接続されたＮチャ
ネルデプレッション型トランジスタN8と、ゲートとドレ
インが接続された３つのＮチャネルトランジスタN9,N1
0,N11を電源Vccと接地間に接続しており、ｎチャンネル
トランジスタN12およびしきい値がほぼ0Vのｎチャンネ
ルトランジシスタN13を飽和領域で動作させることによ
り、定電流特性を実現している。このため電源電圧Vcc
が変動しても流れる電流は変動せず、インバータの出力
OUTも変動しない。したがって、上述した誤動作も生じ
ない。
ネルデプレッション型トランジスタN8と、ゲートとドレ
インが接続された３つのＮチャネルトランジスタN9,N1
0,N11を電源Vccと接地間に接続しており、ｎチャンネル
トランジスタN12およびしきい値がほぼ0Vのｎチャンネ
ルトランジシスタN13を飽和領域で動作させることによ
り、定電流特性を実現している。このため電源電圧Vcc
が変動しても流れる電流は変動せず、インバータの出力
OUTも変動しない。したがって、上述した誤動作も生じ
ない。
このように、これらの実施例では電源電圧の変動があ
ってもフィードバックバイアス回路のインバータI1〜I3
の出力が変動しないので、プリチャージ時間を短くする
ことができ、これにより動作が速く、誤動作のない半導
体メモリを提供することができる。
ってもフィードバックバイアス回路のインバータI1〜I3
の出力が変動しないので、プリチャージ時間を短くする
ことができ、これにより動作が速く、誤動作のない半導
体メモリを提供することができる。
第25図はフィードバックバイアス回路のさらに他の実
施例を示す回路図である。
施例を示す回路図である。
本実施例のフィードバックバイアス回路は入力がビッ
ト線BLに接続され出力がトランジスタQ21のゲート電極
に接続された第一のインバータ回路と、入力がビット線
BLに接続され、出力が初期充電用トランジスタQ60のゲ
ート電極に接続された第二のインバータ回路より構成さ
れる。第一のインバータ回路はＰチャネルトランジスタ
Q64,Q71としきい値電圧がほぼ0VのNchトランジスタQ73
より構成される。また第二のインバータ回路はＰチャネ
ルトランジスタQ63,Q70としきい値がほぼ0VのＮチャネ
ルトランジスタQ72の直列接続回路より構成される。Ｎ
チャネルトランジスタQ61,Q62はそれぞれ第二、第一の
インバータの出力とGroundとの間に接続される。Ｐチャ
ネルトランジスタQ63,Q64とＮチャネルトランジスタQ6
1,Q62はチップが待機状態の時、チップの消費電力を削
減する目的で使用される。初期充電用トランジスタQ60
はビット線の高速充電のため使用されるもので、ビット
線の充電が開始されてＮチャネルトランジスタQ21がし
ゃ断するより先に、初期充電用トランジスタQ60がしゃ
断するように、第二のインバータの出力電位は第一のイ
ンバータの出力電位より低くなるよう設定される。この
ように、フイードバックタイプバイアス回路で初期充電
用トランジスタを使用することにより、0Vから所定電位
までのビット線の充電時間をさらに短縮化することが可
能となった。
ト線BLに接続され出力がトランジスタQ21のゲート電極
に接続された第一のインバータ回路と、入力がビット線
BLに接続され、出力が初期充電用トランジスタQ60のゲ
ート電極に接続された第二のインバータ回路より構成さ
れる。第一のインバータ回路はＰチャネルトランジスタ
Q64,Q71としきい値電圧がほぼ0VのNchトランジスタQ73
より構成される。また第二のインバータ回路はＰチャネ
ルトランジスタQ63,Q70としきい値がほぼ0VのＮチャネ
ルトランジスタQ72の直列接続回路より構成される。Ｎ
チャネルトランジスタQ61,Q62はそれぞれ第二、第一の
インバータの出力とGroundとの間に接続される。Ｐチャ
ネルトランジスタQ63,Q64とＮチャネルトランジスタQ6
1,Q62はチップが待機状態の時、チップの消費電力を削
減する目的で使用される。初期充電用トランジスタQ60
はビット線の高速充電のため使用されるもので、ビット
線の充電が開始されてＮチャネルトランジスタQ21がし
ゃ断するより先に、初期充電用トランジスタQ60がしゃ
断するように、第二のインバータの出力電位は第一のイ
ンバータの出力電位より低くなるよう設定される。この
ように、フイードバックタイプバイアス回路で初期充電
用トランジスタを使用することにより、0Vから所定電位
までのビット線の充電時間をさらに短縮化することが可
能となった。
第26図は本発明の第10の実施例を示すもので、第25図
に示したビット線バイアス回路の半導体記憶装置内での
センスアンプ等と接続構成を示す。第１のダミービット
線DBL1及び第２のダミービット線DBL2のバイアス回路に
も第25図と同様の構成のバイアス回路を使用することに
より、メモリセルの“0"データ読出し時のビット線電位
と第２のダミービット線の段位、及びメモリセルの“1"
データ読出し時のビット線電位と第２のダミービット線
の電位が等しくなり、読出し速度を高速にすることがで
きる。
に示したビット線バイアス回路の半導体記憶装置内での
センスアンプ等と接続構成を示す。第１のダミービット
線DBL1及び第２のダミービット線DBL2のバイアス回路に
も第25図と同様の構成のバイアス回路を使用することに
より、メモリセルの“0"データ読出し時のビット線電位
と第２のダミービット線の段位、及びメモリセルの“1"
データ読出し時のビット線電位と第２のダミービット線
の電位が等しくなり、読出し速度を高速にすることがで
きる。
第27図は第26図のビット線バイアス回路の他の実施例
を示すもので、第25図の第１のインバータを構成してい
るＰチャネルトランジスタQ71をゲート電極がソース電
極に接続されたデプレッション型Ｎチャネルトランジス
タQ75に、また第２のインバータを構成しているＰチャ
ネルトランジスタQ70をゲート電極がソース電極に接続
されたデプレッション型ＮチャネルトランジスタQ74に
置換えたものである。また第28図はバイアス回路のさら
に他の実施例を示すもので、第25図のＰチャネルトラン
ジスタQ71をゲート電極がドレイン電極に接続されたし
きい値電圧がほぼ0VのＮチャネルトランジスタQ79に、
またＰチャネルトランジスタQ70をゲート電極がドレイ
ン電極に接続されたしきい値電圧がほぼ0Vのトランジス
タQ78に置換えたものである。
を示すもので、第25図の第１のインバータを構成してい
るＰチャネルトランジスタQ71をゲート電極がソース電
極に接続されたデプレッション型Ｎチャネルトランジス
タQ75に、また第２のインバータを構成しているＰチャ
ネルトランジスタQ70をゲート電極がソース電極に接続
されたデプレッション型ＮチャネルトランジスタQ74に
置換えたものである。また第28図はバイアス回路のさら
に他の実施例を示すもので、第25図のＰチャネルトラン
ジスタQ71をゲート電極がドレイン電極に接続されたし
きい値電圧がほぼ0VのＮチャネルトランジスタQ79に、
またＰチャネルトランジスタQ70をゲート電極がドレイ
ン電極に接続されたしきい値電圧がほぼ0Vのトランジス
タQ78に置換えたものである。
このように第１のインバータと第２のインバータには
第20図〜第24図に示したインバータの他に従来技術で使
用した種々のタイプを使用することが可能である。
第20図〜第24図に示したインバータの他に従来技術で使
用した種々のタイプを使用することが可能である。
第30図にビット線が切替わり、新しく選択されたビッ
ト線が充電される際のビット線電位変化（BL）と、第25
図及び第26図に示されたフィードバックバイアス回路の
第１のインバータの出力の電位変化を実線で示す。第30
図において時間t0で新しく選択されたビット線BLの充電
が開始されると、このビット線BLの低い電位に対応して
第１のインバータの出力電位は上昇する。時間t1でビッ
ト線はデータ“1"が記憶されたメモリセルが選択された
時のビット線電位まで充電されるが、インバータの入力
に対するインバータ出力の応答速度の遅れにより、この
とき第１のインバータの出力電位は“1"のメモリセル
（“1"セル）が選択された時の例えば第30図の時刻t3の
時の所定の安定した電位より高い電位である。このため
ビット線は第30図に示した時刻t3の時の“1"セルが選ば
れた時の所定の安定電位以上に充電され、第１のインバ
ータの出力電位は低下しビット線は充電されない。選択
されたメモリセルにより、ビット線は徐々に放電される
が、ビット線の容量が大きいため時間t3ではじめて“1"
セル選択時のビット線電位に回復する。このようにビッ
ト線が所定の安定電位に達してもさらに余分に充電が行
われ（過充電）るため、“1"データの読出し速度が遅く
なるという問題がある。このため第29図に示す第10の実
施例ではカラムゲートトランジスタのドレイン電極とビ
ット線バイアス回路の入力（BLD）間にゲートがVccに接
続されたデプレッション型ＮチャネルトランジスタQ50
を挿入している。
ト線が充電される際のビット線電位変化（BL）と、第25
図及び第26図に示されたフィードバックバイアス回路の
第１のインバータの出力の電位変化を実線で示す。第30
図において時間t0で新しく選択されたビット線BLの充電
が開始されると、このビット線BLの低い電位に対応して
第１のインバータの出力電位は上昇する。時間t1でビッ
ト線はデータ“1"が記憶されたメモリセルが選択された
時のビット線電位まで充電されるが、インバータの入力
に対するインバータ出力の応答速度の遅れにより、この
とき第１のインバータの出力電位は“1"のメモリセル
（“1"セル）が選択された時の例えば第30図の時刻t3の
時の所定の安定した電位より高い電位である。このため
ビット線は第30図に示した時刻t3の時の“1"セルが選ば
れた時の所定の安定電位以上に充電され、第１のインバ
ータの出力電位は低下しビット線は充電されない。選択
されたメモリセルにより、ビット線は徐々に放電される
が、ビット線の容量が大きいため時間t3ではじめて“1"
セル選択時のビット線電位に回復する。このようにビッ
ト線が所定の安定電位に達してもさらに余分に充電が行
われ（過充電）るため、“1"データの読出し速度が遅く
なるという問題がある。このため第29図に示す第10の実
施例ではカラムゲートトランジスタのドレイン電極とビ
ット線バイアス回路の入力（BLD）間にゲートがVccに接
続されたデプレッション型ＮチャネルトランジスタQ50
を挿入している。
第30図に破線で示した電圧波型が、第29図における、
ビット線の電位、ビット線バイアス回路の入力電位と、
第１のインバータの出力電位である。ここでビット線バ
イアス回路の入力電位をBLDで示す。
ビット線の電位、ビット線バイアス回路の入力電位と、
第１のインバータの出力電位である。ここでビット線バ
イアス回路の入力電位をBLDで示す。
第29図におけるトランジスタQ50は抵抗として動作す
るため、新しく選択されたビット線BLを充電するとき、
このトランジスタQ50のドレイン（BLD）とソースとの間
には電位差が生じる。
るため、新しく選択されたビット線BLを充電するとき、
このトランジスタQ50のドレイン（BLD）とソースとの間
には電位差が生じる。
すなわち、ビット線が切り替わり、新しく選択された
ビット線が充電されるとき、ビット線の電位（トランジ
スタQ50のソース側）より、ビット線バイアス回路の入
力端の電位は高くなる。
ビット線が充電されるとき、ビット線の電位（トランジ
スタQ50のソース側）より、ビット線バイアス回路の入
力端の電位は高くなる。
このためビット線バイアス回路の入力端がデータ“1"
のメモリセル選択時の安定したビット線電位以上まで余
分に充電されても、ビット線BLは、データ“1"のメモリ
セル選択時の安定したビット線電位まで充電されない。
のメモリセル選択時の安定したビット線電位以上まで余
分に充電されても、ビット線BLは、データ“1"のメモリ
セル選択時の安定したビット線電位まで充電されない。
さらにビット線バイアス回路の入力端が、余分に充電
されたあとで、ビット線バイアス回路に入力端は充電さ
れなくなる。このとき、ビット線バイアス回路の入力端
の電位は、ビット線BLより高い電位となっているため、
ビット線バイアス回路の入力端の余分に充電された電荷
によりビット線BLがさらに充電され、ビット線バイアス
回路の入力端とビット線BLの電位は、データ“1"のメモ
リセルが選択された場合の安定した電位となる。
されたあとで、ビット線バイアス回路に入力端は充電さ
れなくなる。このとき、ビット線バイアス回路の入力端
の電位は、ビット線BLより高い電位となっているため、
ビット線バイアス回路の入力端の余分に充電された電荷
によりビット線BLがさらに充電され、ビット線バイアス
回路の入力端とビット線BLの電位は、データ“1"のメモ
リセルが選択された場合の安定した電位となる。
デプレッション型トランジスタQ50を挿入することに
より、ビット線バイアス回路の入力端の電位を、デプレ
ッション型トランジスタQ50が挿入されていない場合の
ビット線バイアス回路の入力端の電位より速く上昇させ
ることができるため、ビット線とバイアス回路の第１の
インバータの出力電位はデプレッション型トランジスタ
Q50が挿入されることにより従来より速く低下する。
より、ビット線バイアス回路の入力端の電位を、デプレ
ッション型トランジスタQ50が挿入されていない場合の
ビット線バイアス回路の入力端の電位より速く上昇させ
ることができるため、ビット線とバイアス回路の第１の
インバータの出力電位はデプレッション型トランジスタ
Q50が挿入されることにより従来より速く低下する。
例えば第30図に示すように、第１のインバータの出力
電位が低下し、トランジスタQ21を介してのビット線の
充電がなくなるまでの時間は、デプレッション型トラン
ジスタQ50を挿入することによりt2−t2′だけ高速にな
る。ビット線バイアス回路の第１のインバータの応答速
度の遅れによるビット線の過充電を防止し、ビット線BL
の電位が、データ“1"のメモリセル選択時の安定したビ
ット線電位になるまでの時間を短縮化できる。
電位が低下し、トランジスタQ21を介してのビット線の
充電がなくなるまでの時間は、デプレッション型トラン
ジスタQ50を挿入することによりt2−t2′だけ高速にな
る。ビット線バイアス回路の第１のインバータの応答速
度の遅れによるビット線の過充電を防止し、ビット線BL
の電位が、データ“1"のメモリセル選択時の安定したビ
ット線電位になるまでの時間を短縮化できる。
このようにビット線バイアス回路の入力端とビット線
BL間にゲートをVccに接続したデプレッション型トラン
ジスタを挿入し、ビット線BLと、ビット線バイアス回路
の注力端との間に電位差を生じさせることにより、ビッ
ト線BLの過充電が防止され、高速読出しが可能となる。
BL間にゲートをVccに接続したデプレッション型トラン
ジスタを挿入し、ビット線BLと、ビット線バイアス回路
の注力端との間に電位差を生じさせることにより、ビッ
ト線BLの過充電が防止され、高速読出しが可能となる。
第29図の実施例では、さらにデプレッション型トラン
ジスタをダミービット線DBL1,DBL2とビット線バイアス
回路12,13間にそれぞれ挿入することにより、メモリセ
ルの“0"データ読出し時のビット線と第１のダミービッ
ト線の電位及びメモリセルの“1"データ読出し時のビッ
ト線と第２のダミービット線の電位を等価にして読出し
動作を安定化させている。
ジスタをダミービット線DBL1,DBL2とビット線バイアス
回路12,13間にそれぞれ挿入することにより、メモリセ
ルの“0"データ読出し時のビット線と第１のダミービッ
ト線の電位及びメモリセルの“1"データ読出し時のビッ
ト線と第２のダミービット線の電位を等価にして読出し
動作を安定化させている。
第31図は第29図に示す実施例においてデプレッション
型トランジスタQ50のゲート入力を書込みコントロール
信号としたものである。通常EPROMではメモリセルへ
“0"データを書込む場合、書込み回路によりビット線に
9v程度の高電圧が印加される。
型トランジスタQ50のゲート入力を書込みコントロール
信号としたものである。通常EPROMではメモリセルへ
“0"データを書込む場合、書込み回路によりビット線に
9v程度の高電圧が印加される。
本実施例回路では書込み時に0Vとなる信号をデプレ
ッション型トランジスタQ50のゲート電極に供給するこ
とにより、バイアス回路に高電圧が印加されるのを防止
している。またメモリセルのデータ読出し時にこの信号
は電源Vccの電位となるため、第２図実施例で説明し
たビット線過充電によるデータ読出し速度が遅くなる問
題も解決している。
ッション型トランジスタQ50のゲート電極に供給するこ
とにより、バイアス回路に高電圧が印加されるのを防止
している。またメモリセルのデータ読出し時にこの信号
は電源Vccの電位となるため、第２図実施例で説明し
たビット線過充電によるデータ読出し速度が遅くなる問
題も解決している。
第32図は第29図に示す実施例の変形例であって第29図
に示した回路の容量C1,C2をダミービット線DBL1a,DBL2a
で構成したものである。この実施例ではこれらの追加ダ
ミービット線に接続されるダミーセルDM11a,DM21a,DM12
a,DM22a,…の個数を調整することにより、メモリセル側
のカラムゲートCG1,CG2,……に存在する寄生容量を補償
し、ビット線とダミービット線の負荷容量を等しく設定
している。
に示した回路の容量C1,C2をダミービット線DBL1a,DBL2a
で構成したものである。この実施例ではこれらの追加ダ
ミービット線に接続されるダミーセルDM11a,DM21a,DM12
a,DM22a,…の個数を調整することにより、メモリセル側
のカラムゲートCG1,CG2,……に存在する寄生容量を補償
し、ビット線とダミービット線の負荷容量を等しく設定
している。
第33図は本発明の第11の実施例を示す回路図であり、
本発明のメモリ装置におけるイコライズ方式を説明する
ものである。この実施例ではビット線BLとダミービット
線DBL2との間のイコライズを行うトランジスタQ200,Q20
1が追加されている。
本発明のメモリ装置におけるイコライズ方式を説明する
ものである。この実施例ではビット線BLとダミービット
線DBL2との間のイコライズを行うトランジスタQ200,Q20
1が追加されている。
第33図に示した半導体メモリにおいて、例えばビット
線BLと第１のダミービット線DBL1と第２のダミービット
線DBL2が共にイコライズされた場合について考える。こ
の場合にトランジスタQ12,Q14,Q201及びQ16,Q17,Q200に
て接続される経路を簡略図で示すと、第34図（Ａ）のよ
うになる。
線BLと第１のダミービット線DBL1と第２のダミービット
線DBL2が共にイコライズされた場合について考える。こ
の場合にトランジスタQ12,Q14,Q201及びQ16,Q17,Q200に
て接続される経路を簡略図で示すと、第34図（Ａ）のよ
うになる。
第34図（Ａ）−第34図（Ｄ）を用いて“0"データが読
出される場合と“1"データが読出される場合について、
各ビット線の電位変化について以下に説明する。
出される場合と“1"データが読出される場合について、
各ビット線の電位変化について以下に説明する。
まず、選択されたメモリセルが、“0"データを記憶し
ている場合を考える。この場合、このメモリセルおよび
第１のダミーセルはオフしており、第２のダミーセルが
オンしているため、ビット線BL、第１、第２のダミービ
ット線DBL1,DBL2のうち、オン状態のメモリセルが、接
続されているのは、第２のダミービット線だけである。
このためビット線及び第１のダミービット線から、第２
のダミービット線へ流れる電流経路が形成される。
ている場合を考える。この場合、このメモリセルおよび
第１のダミーセルはオフしており、第２のダミーセルが
オンしているため、ビット線BL、第１、第２のダミービ
ット線DBL1,DBL2のうち、オン状態のメモリセルが、接
続されているのは、第２のダミービット線だけである。
このためビット線及び第１のダミービット線から、第２
のダミービット線へ流れる電流経路が形成される。
イコライズが完了した後、ビット線BL、第１のダミー
ビット線DBL1、第２のダミービット線DBL2の電位は、そ
れぞれメモリセル、第１、第２のダミーセルに記憶され
たデータに対応して変化する。第１、第２及び第３のセ
ンスアンプはビット線BL、第１、第２のダミービット線
DBL1、DBL2上の電位の変化を検知して、メモリセルに記
憶されたデータを検知する。
ビット線DBL1、第２のダミービット線DBL2の電位は、そ
れぞれメモリセル、第１、第２のダミーセルに記憶され
たデータに対応して変化する。第１、第２及び第３のセ
ンスアンプはビット線BL、第１、第２のダミービット線
DBL1、DBL2上の電位の変化を検知して、メモリセルに記
憶されたデータを検知する。
より速くメモリセルに記憶されたデータを検知するた
めには、第１、第２及び第３のセンスアンプの詳細な回
路構成から理解されるように、メモリセルに記憶されて
いる“0"データ（メモリセルがオフ）を検知する場合
は、イコライズが完了された時、第１のダミービット線
DBL1の電位より、ビット線BLの電位の方が高いことが望
ましい。逆に、メモリセルに記憶されている“1"データ
（メモリセルがオン）を検知する場合は、イコライズが
完了した時第２のダミービット線DBL2の電位より、ビッ
ト線BLの電位の方が低いことが望ましい。
めには、第１、第２及び第３のセンスアンプの詳細な回
路構成から理解されるように、メモリセルに記憶されて
いる“0"データ（メモリセルがオフ）を検知する場合
は、イコライズが完了された時、第１のダミービット線
DBL1の電位より、ビット線BLの電位の方が高いことが望
ましい。逆に、メモリセルに記憶されている“1"データ
（メモリセルがオン）を検知する場合は、イコライズが
完了した時第２のダミービット線DBL2の電位より、ビッ
ト線BLの電位の方が低いことが望ましい。
これに対し、メモリセルに記憶されている“0"データ
を検知する場合に、イコライズ完了時に、第１のダミー
ビット線DBL1の電位よりビット線BLの電位の方が低いと
データの検知は遅くなる。“1"データを検知する場合に
第２のダミービット線DBL2の電位よりビット線BLの電位
の方が高いとデータの検知は遅くなる。
を検知する場合に、イコライズ完了時に、第１のダミー
ビット線DBL1の電位よりビット線BLの電位の方が低いと
データの検知は遅くなる。“1"データを検知する場合に
第２のダミービット線DBL2の電位よりビット線BLの電位
の方が高いとデータの検知は遅くなる。
前述したように、第34図（Ａ）において、メモリセル
と第１のダミーセルとは、ともにオフ状態であるため、
電気的に第34図（Ａ）のＡ−Ａ′線で対称関係にある。
と第１のダミーセルとは、ともにオフ状態であるため、
電気的に第34図（Ａ）のＡ−Ａ′線で対称関係にある。
このため、ビット線BLから第２のダミービット線DBL2
へ流れる電流値と、第１のダミービット線DBL1から第２
のダミービット線DBL2へ流れる電流値とは等しく、I1の
値を持つ。
へ流れる電流値と、第１のダミービット線DBL1から第２
のダミービット線DBL2へ流れる電流値とは等しく、I1の
値を持つ。
また、ビット線BL及び第１のダミービット線DBL1から
流れ出す電流は等しい値を持つので、“0"データのメモ
リセルが選択された時のビット線BLの電位と第１のダミ
ービット線DBL1の電位とは等しい。すなわち、“0"デー
タを検知する場合に、イコライズ完了時、第１のダミー
ビット線DBL1の電位よりビット線の電位の方が低くなる
ことがないので、データの検知は遅くならない。
流れ出す電流は等しい値を持つので、“0"データのメモ
リセルが選択された時のビット線BLの電位と第１のダミ
ービット線DBL1の電位とは等しい。すなわち、“0"デー
タを検知する場合に、イコライズ完了時、第１のダミー
ビット線DBL1の電位よりビット線の電位の方が低くなる
ことがないので、データの検知は遅くならない。
次に、選択されたメモリセルが“1"データを記憶して
いる場合について考える。
いる場合について考える。
この場合、このメモリセルおよび第２のダミーセル
は、オンしており、第１のダミーセルは、オフにいるた
め、第34図（Ａ）に示したようにＢ−Ｂ′線をはさん
で、電気的に対称な状態となる。このため、ビット線BL
に流れ込む電流値と、第２のダミービット線DBL2へ流れ
込む電流値は共にI2であり等しいので、“1"データのメ
モリセルが選択された時のビット線の電位と第２のダミ
ービット線DBL2の電位とは等しい。すなわち、“1"デー
タを検知する場合に第２のダミービット線DBL2の電位よ
りビット線BLの電位の方が高くなることがないのでデー
タの検知は遅くならない。
は、オンしており、第１のダミーセルは、オフにいるた
め、第34図（Ａ）に示したようにＢ−Ｂ′線をはさん
で、電気的に対称な状態となる。このため、ビット線BL
に流れ込む電流値と、第２のダミービット線DBL2へ流れ
込む電流値は共にI2であり等しいので、“1"データのメ
モリセルが選択された時のビット線の電位と第２のダミ
ービット線DBL2の電位とは等しい。すなわち、“1"デー
タを検知する場合に第２のダミービット線DBL2の電位よ
りビット線BLの電位の方が高くなることがないのでデー
タの検知は遅くならない。
以上のように、第33図の構成で第34図（Ａ）のような
イコライズ方法を採用することにより、メモリセルに記
憶されているデータが“0"であっても“1"であってもデ
ータ検知速度は遅くならない。
イコライズ方法を採用することにより、メモリセルに記
憶されているデータが“0"であっても“1"であってもデ
ータ検知速度は遅くならない。
また、他のイコライズ方法を第34図（Ｂ）〜（Ｄ）の
簡略図を用いて説明する。
簡略図を用いて説明する。
まず、第34図（Ｂ）のようにビット線BLと第２のダミ
ービット線DBL2との間にトランジスタQ200,Q201を接続
しなかった場合を考える。
ービット線DBL2との間にトランジスタQ200,Q201を接続
しなかった場合を考える。
選択されたメモリセルが“0"データを記憶している場
合、このメモリセルはオフしているので、オンされてい
る第２のダミーセルのみを通して、電流が流れる。この
ため、電流経路はとなり、ビット線BL→第１のダミー
ビット線DBL1→第２のダミービット線DBL2の順に電流が
流れる。この結果、ビット線BLの電位は第１のダミービ
ット線DBL1の電位より高くなる。前述したように、“0"
データを読む場合にはビット線BLの電位が第１のダミー
ビット線DBL1の電位よりも高い方がリードマージンが上
がる。
合、このメモリセルはオフしているので、オンされてい
る第２のダミーセルのみを通して、電流が流れる。この
ため、電流経路はとなり、ビット線BL→第１のダミー
ビット線DBL1→第２のダミービット線DBL2の順に電流が
流れる。この結果、ビット線BLの電位は第１のダミービ
ット線DBL1の電位より高くなる。前述したように、“0"
データを読む場合にはビット線BLの電位が第１のダミー
ビット線DBL1の電位よりも高い方がリードマージンが上
がる。
選択されたメモリセルが“1"データを記憶している場
合は、第34図（Ａ）の場合と同様にＢ−Ｂ′線で電気的
に対称となり、第34図（Ａ）で説明したのと同じ効果が
得られる。
合は、第34図（Ａ）の場合と同様にＢ−Ｂ′線で電気的
に対称となり、第34図（Ａ）で説明したのと同じ効果が
得られる。
以上の様に、第34図（Ｂ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であっても、データ検知速は
遅くならない。
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であっても、データ検知速は
遅くならない。
次に、第34図（Ｃ）のようにビット線BLと第１のダミ
ービット線との間にトランジスタQ16,Q12を接続しなか
った場合について考える。
ービット線との間にトランジスタQ16,Q12を接続しなか
った場合について考える。
選択されたメモリセルが“0"データを記憶している場
合は、第34図（Ａ）に示したようにＡ−Ａ′線をはさん
で電気的に対称になるため、第34図（Ａ）と同様の効果
が得られる。
合は、第34図（Ａ）に示したようにＡ−Ａ′線をはさん
で電気的に対称になるため、第34図（Ａ）と同様の効果
が得られる。
選択されたメモリセルが“1"データを記憶している場
合は、このメモリセルはオンしており、電流経路はと
なって第１のダミービット線DBL1→第２のダミービット
線DBL2→ビット線BLの順に電流は流れる。この結果、ビ
ット線BLの電位は第２のダミービット線よりも低くな
る。前述したように、“1"データを読む場合には、ビッ
ト線BLの電位が第２のダミービット線よりも低い方がリ
ードマージンが上がる。
合は、このメモリセルはオンしており、電流経路はと
なって第１のダミービット線DBL1→第２のダミービット
線DBL2→ビット線BLの順に電流は流れる。この結果、ビ
ット線BLの電位は第２のダミービット線よりも低くな
る。前述したように、“1"データを読む場合には、ビッ
ト線BLの電位が第２のダミービット線よりも低い方がリ
ードマージンが上がる。
以上の様に、第34図（Ｃ）のようなイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であっても、データ検知速度
は遅くならない。
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であっても、データ検知速度
は遅くならない。
第34図（Ｄ）は、第１のダミービット線DBL1と第２の
ダミービット線DBL2との間にトランジスタQ17,Q14を接
続しない場合である。
ダミービット線DBL2との間にトランジスタQ17,Q14を接
続しない場合である。
第34図（Ｄ）においては、選択されたメモリセルが、
“0"データを記憶していても、“1"データを記憶してい
ても電流経路はとなり、選択されたメモリセルが“0"
データを記憶している時は、ビット線BLは、第１のダミ
ービット線DBL1の電位よりも低くなり、選択されたメモ
リセルが“1"データを記憶している時は、ビット線BL
は、第２のダミービット線よりも高くなる。
“0"データを記憶していても、“1"データを記憶してい
ても電流経路はとなり、選択されたメモリセルが“0"
データを記憶している時は、ビット線BLは、第１のダミ
ービット線DBL1の電位よりも低くなり、選択されたメモ
リセルが“1"データを記憶している時は、ビット線BL
は、第２のダミービット線よりも高くなる。
前述した理由により、第34図（Ｄ）の場合は、メモリ
セルに記憶されているデータが“0"あるいは“1"のどら
でも読出し動作はマージンのない方向に働く。
セルに記憶されているデータが“0"あるいは“1"のどら
でも読出し動作はマージンのない方向に働く。
現実の読出動作においてはイコライズ時間を十分にと
っているため、各ビット線の電位差が非常に小さい。こ
のため、上記のように第34図（Ａ）〜（Ｄ）のイコライ
ズ方法の違いによる差は現れない。
っているため、各ビット線の電位差が非常に小さい。こ
のため、上記のように第34図（Ａ）〜（Ｄ）のイコライ
ズ方法の違いによる差は現れない。
しかし、さらに高速動作を求める場合には、イコライ
ズ時間を短くする必要があり、この場合には、上記の様
にイコライズ方法の違いによる差が現われるためイコラ
イズ方法は第34図（Ａ）〜（Ｃ）のいずれかの方式にし
ておくことが望ましい。
ズ時間を短くする必要があり、この場合には、上記の様
にイコライズ方法の違いによる差が現われるためイコラ
イズ方法は第34図（Ａ）〜（Ｃ）のいずれかの方式にし
ておくことが望ましい。
また、トランジスタQ12,Q14,Q201の組と、トランジス
タQ16,Q17,Q200の組の両方が、第34図（Ａ）〜（Ｃ）の
接続をとる必要はなく、上記組のいずれか一方のみに適
用するだけでもよく、第34図（Ａ）〜（Ｃ）を上記組毎
に異るように組み合わせて使用してよい。
タQ16,Q17,Q200の組の両方が、第34図（Ａ）〜（Ｃ）の
接続をとる必要はなく、上記組のいずれか一方のみに適
用するだけでもよく、第34図（Ａ）〜（Ｃ）を上記組毎
に異るように組み合わせて使用してよい。
次に、第35図のように、２ビットに対し、第１のダミ
ービット線DBL1と、第２のダミービット線DBL2を１本ず
つ配置した場合のイコライズ方法を考える。
ービット線DBL1と、第２のダミービット線DBL2を１本ず
つ配置した場合のイコライズ方法を考える。
第36図は、本発明の第11の実施例を示す回路図であっ
て、第35図の２ビット分についての詳細な回路図であ
る。
て、第35図の２ビット分についての詳細な回路図であ
る。
この実施例では各線間を接続するトランジスタQ16,Q1
7,Q200,Q16′,Q17′,Q200′及びQ12,Q14,Q201,Q12′,Q1
4′,Q201′が設けられ、これらを適宜動作させることに
より各線間をイコライズすることが可能である。
7,Q200,Q16′,Q17′,Q200′及びQ12,Q14,Q201,Q12′,Q1
4′,Q201′が設けられ、これらを適宜動作させることに
より各線間をイコライズすることが可能である。
第36図に示した半導体メモリにおいて、例えば、第１
のビット線1BLと第２のビット線2BLと第１のダミービッ
ト線DBL1と第１のダミービット線DBL2とが、イコライズ
された場合について考える。このとき接続される経路を
簡略図で示すと、第37図（１）のようになる。
のビット線1BLと第２のビット線2BLと第１のダミービッ
ト線DBL1と第１のダミービット線DBL2とが、イコライズ
された場合について考える。このとき接続される経路を
簡略図で示すと、第37図（１）のようになる。
第37図（１）の場合について、以下に説明する。
まず、第１のビット線1BLに接続されている選択され
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“0"データを記憶して
いる場合について、考える。
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“0"データを記憶して
いる場合について、考える。
これらのメモリセルは、オフしているため、第１のビ
ット線1BL、第２のビット線2BL、第１のダミービット線
DBL1、第２のダミービット線DBL2の内、オン状態のメモ
リセルが接続されているのは、第２のダミービット線だ
けである。このため、第１のビット線1BL及び第２のビ
ット線2BL及び第１のダミービット線DBL1から、第２の
ダミービット線へ流れる電流経路が形成される。第１の
ビット線1BLと第２のダミービット線DBL2の関係と、第
２のビット線2BLと第２のダミービット線DBL2の関係
と、第１のダミービット線DBL1と第１のダミービット線
DBL2の関係は、おのおの電気的に等しい状態になってい
る。
ット線1BL、第２のビット線2BL、第１のダミービット線
DBL1、第２のダミービット線DBL2の内、オン状態のメモ
リセルが接続されているのは、第２のダミービット線だ
けである。このため、第１のビット線1BL及び第２のビ
ット線2BL及び第１のダミービット線DBL1から、第２の
ダミービット線へ流れる電流経路が形成される。第１の
ビット線1BLと第２のダミービット線DBL2の関係と、第
２のビット線2BLと第２のダミービット線DBL2の関係
と、第１のダミービット線DBL1と第１のダミービット線
DBL2の関係は、おのおの電気的に等しい状態になってい
る。
この状態をわかりやすくするために第37図（１）を変
形すると、第37図（１−０）のようになる。第１のビッ
ト線1BLから第２のダミービット線DBL2に流れる電流
と、第２のビット線2BLから第２のダミービット線DBL2
に流れる電流と、第１のダミービット線DBL1から第２の
ダミービット線に流れる電流とはそれぞれ等しい。した
がって、第１のビット線1BL、第２のビット線2BL及び、
第１のダミービット線DBL1から流れ出す電流は等しい値
を持つので、第１のビット線1BLの電位と第２のビット
線2BLの電位と、第１のダミービット線DBL1の電位と
は、等しい。すなわち、第１のビット線1BLと第２のビ
ット線2BLに接続されている選択されたメモリセルと
が、共に‘0'データを記憶する場合に、第１のダミービ
ット線DBL1の電位より、第１のビット線1BLの電位と第
２のビット線2BLの電位の方が、低くなることがないの
で、データの検知は遅くならない。
形すると、第37図（１−０）のようになる。第１のビッ
ト線1BLから第２のダミービット線DBL2に流れる電流
と、第２のビット線2BLから第２のダミービット線DBL2
に流れる電流と、第１のダミービット線DBL1から第２の
ダミービット線に流れる電流とはそれぞれ等しい。した
がって、第１のビット線1BL、第２のビット線2BL及び、
第１のダミービット線DBL1から流れ出す電流は等しい値
を持つので、第１のビット線1BLの電位と第２のビット
線2BLの電位と、第１のダミービット線DBL1の電位と
は、等しい。すなわち、第１のビット線1BLと第２のビ
ット線2BLに接続されている選択されたメモリセルと
が、共に‘0'データを記憶する場合に、第１のダミービ
ット線DBL1の電位より、第１のビット線1BLの電位と第
２のビット線2BLの電位の方が、低くなることがないの
で、データの検知は遅くならない。
また、第37図（１−０）より明らかなように第１のビ
ット線1BLと第２のビット線2BLと第１のダミービット線
DBL1の電位は等しいため第37図（１−０）図のＡ、Ｂ、
Ｃの経路に沿って流れる電流はない。経路A,B,Cに沿っ
て流れる電流はないため、経路A,B,Cのどの１つの以上
の経路を取り除いても、第１のビット線1BLと、第２の
ビット線2BLと第１のダミービット線DBL1の電気的状態
は、経路A,B,Cを接続した時と変わらない。すなわち、
選択された２つのメモリセルに記憶されたデータが、と
もに“0"の場合は、経路A,B,Cがあっても、なくても同
じ電気的状態となる。
ット線1BLと第２のビット線2BLと第１のダミービット線
DBL1の電位は等しいため第37図（１−０）図のＡ、Ｂ、
Ｃの経路に沿って流れる電流はない。経路A,B,Cに沿っ
て流れる電流はないため、経路A,B,Cのどの１つの以上
の経路を取り除いても、第１のビット線1BLと、第２の
ビット線2BLと第１のダミービット線DBL1の電気的状態
は、経路A,B,Cを接続した時と変わらない。すなわち、
選択された２つのメモリセルに記憶されたデータが、と
もに“0"の場合は、経路A,B,Cがあっても、なくても同
じ電気的状態となる。
次に、第１のビット線1BLに接続されている選択され
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“1"データを記憶して
いる場合について、考える。これらのメモリセルは、オ
ンしているため、第１のダミービット線DBL1から、第１
のビット線1BL及び第２のビット線2BL及び第２のダミー
ビット線DBL2へ流れる電流経路が形成される。第１のビ
ット線1BLと第１のダミービット線DBL1の関係と、第２
のビット線2BLと第１のダミービット線DBL1の関係と、
第２のダミービット線DBL2と第１のダミービット線DBL1
の関係は、おのおの電気的に等しい状態になっている。
この状態をわかりやすくするために第37図（１）を変形
すると、第37図（１−１）のようになる。このため、第
１のダミービット線DBL1から第１のビット線1BLに流れ
る電流と、第１のダミービット線DBL1から第２のビット
線1BLに流れる電流と、第１のダミービット線DBL1から
第２のダミービット線DBL2に流れる電流とは、等しい。
第１のビット線1BLに流れ込む電流と、第２のビット線2
BLに流れ込む電流と、第２のダミービット線DBL2に流れ
込む電流とは等しい値を持つので、第１のビット線1BL
の電位と第２のビット線2BLの電位と、第１のダミービ
ット線DBL1の電位とは等しい。すなわち、第１のビット
線1BLと第２のビット線2BLに接続されている選択された
メモリセルとが、共に“1"データを記憶する場合に、第
２のダミービット線DBL2の電位よりも、第１のビット線
1BLの電位と第２のビット線2BLの電位の方が、高くなる
ことがないので、データの検知は遅くならない。また、
第37図（１−１）より明らかなように、第１のビット線
1BLと第２のビット線2BLと第２のダミービット線DBL2の
電位は等しいため、第37図（１−１）図のＤ、Ｅ、Ｆの
経路に沿って流れる電流はない。経路D,E,Fに沿って流
れる電流はないため、経路D,E,Fのどの１つの以上の経
路を取り除いても、第１のビット線1BLと、第２のビッ
ト線2BLと第１のダミービット線DBL1の電気的状態は、
経路D,E,Fを接続した時と変わらない。すなわち、選択
された２つのメモリセルに記憶されたデータが、ともに
“1"の場合は、経路D,E,Fがあっても、なくても同じ電
気的状態となる。
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“1"データを記憶して
いる場合について、考える。これらのメモリセルは、オ
ンしているため、第１のダミービット線DBL1から、第１
のビット線1BL及び第２のビット線2BL及び第２のダミー
ビット線DBL2へ流れる電流経路が形成される。第１のビ
ット線1BLと第１のダミービット線DBL1の関係と、第２
のビット線2BLと第１のダミービット線DBL1の関係と、
第２のダミービット線DBL2と第１のダミービット線DBL1
の関係は、おのおの電気的に等しい状態になっている。
この状態をわかりやすくするために第37図（１）を変形
すると、第37図（１−１）のようになる。このため、第
１のダミービット線DBL1から第１のビット線1BLに流れ
る電流と、第１のダミービット線DBL1から第２のビット
線1BLに流れる電流と、第１のダミービット線DBL1から
第２のダミービット線DBL2に流れる電流とは、等しい。
第１のビット線1BLに流れ込む電流と、第２のビット線2
BLに流れ込む電流と、第２のダミービット線DBL2に流れ
込む電流とは等しい値を持つので、第１のビット線1BL
の電位と第２のビット線2BLの電位と、第１のダミービ
ット線DBL1の電位とは等しい。すなわち、第１のビット
線1BLと第２のビット線2BLに接続されている選択された
メモリセルとが、共に“1"データを記憶する場合に、第
２のダミービット線DBL2の電位よりも、第１のビット線
1BLの電位と第２のビット線2BLの電位の方が、高くなる
ことがないので、データの検知は遅くならない。また、
第37図（１−１）より明らかなように、第１のビット線
1BLと第２のビット線2BLと第２のダミービット線DBL2の
電位は等しいため、第37図（１−１）図のＤ、Ｅ、Ｆの
経路に沿って流れる電流はない。経路D,E,Fに沿って流
れる電流はないため、経路D,E,Fのどの１つの以上の経
路を取り除いても、第１のビット線1BLと、第２のビッ
ト線2BLと第１のダミービット線DBL1の電気的状態は、
経路D,E,Fを接続した時と変わらない。すなわち、選択
された２つのメモリセルに記憶されたデータが、ともに
“1"の場合は、経路D,E,Fがあっても、なくても同じ電
気的状態となる。
次に、第１のビット線1BLに接続されている選択され
たメモリセルが“1"データを記憶しており、第２のビッ
ト線2BLに接続されている選択されたメモリセルが“0"
データを記憶している場合について考える。この場合、
オンするメモリセルが接続されているのは、第１のビッ
ト線1BLと、第２のダミービット線DBL2である。このた
め、第２のビット線2BLから第１のビット線1BLと第２の
ダミービット線へ流れる電流経路と、第１のダミービッ
ト線DBL1から第１のビット線1BLと第２のダミービット
線DBL2へ流れる電流経路が形成される。第２のビット線
2BLと第１のビット線1BL及び第２のダミービット線DBL2
の関係と、第１のダミービット線DBL1と第１のビット線
1BL及び第２のダミービット線DBL2の関係とは、おのお
の電気的に等しい状態になっている。この結果、第２の
ビット線2BLから第１のビット線1BLと第２のダミービッ
ト線DBL2に流れる電流と、第１のダミービット線DBL1か
ら第１のビット線1BLと第２のダミービット線DBL2に流
れる電流とは、等しい。第１のビット線1BLに流れ込む
電流と、第２のダミービット線DBL2に流れ込む電流とは
等しい値を持つので、第１のビット線1BLの電位と第２
のダミービット線DBL2の電位とは等しい。すなわち、接
続されている選択されたメモリセルが“1"データを記憶
している第１のビット線1BLの電位は、第２のダミービ
ット線DBL2の電位よりも高くなることがないので、デー
タの検知は遅くならない。また、第２のビット線2BLか
ら流れ出す電流と、第１のダミービット線DBL1から流れ
出す電流とは等しい値を持つので、第２のビット線2BL
の電位と第１のダミービット線の電位DBL1とは等しい。
すなわち、接続されている選択されたメモリセルが“0"
データを記憶している第２のビット線2BLの電位は、第
１のダミービット線DBL1の電位よりも低くなることがな
いので、データの検知は遅くならない。
たメモリセルが“1"データを記憶しており、第２のビッ
ト線2BLに接続されている選択されたメモリセルが“0"
データを記憶している場合について考える。この場合、
オンするメモリセルが接続されているのは、第１のビッ
ト線1BLと、第２のダミービット線DBL2である。このた
め、第２のビット線2BLから第１のビット線1BLと第２の
ダミービット線へ流れる電流経路と、第１のダミービッ
ト線DBL1から第１のビット線1BLと第２のダミービット
線DBL2へ流れる電流経路が形成される。第２のビット線
2BLと第１のビット線1BL及び第２のダミービット線DBL2
の関係と、第１のダミービット線DBL1と第１のビット線
1BL及び第２のダミービット線DBL2の関係とは、おのお
の電気的に等しい状態になっている。この結果、第２の
ビット線2BLから第１のビット線1BLと第２のダミービッ
ト線DBL2に流れる電流と、第１のダミービット線DBL1か
ら第１のビット線1BLと第２のダミービット線DBL2に流
れる電流とは、等しい。第１のビット線1BLに流れ込む
電流と、第２のダミービット線DBL2に流れ込む電流とは
等しい値を持つので、第１のビット線1BLの電位と第２
のダミービット線DBL2の電位とは等しい。すなわち、接
続されている選択されたメモリセルが“1"データを記憶
している第１のビット線1BLの電位は、第２のダミービ
ット線DBL2の電位よりも高くなることがないので、デー
タの検知は遅くならない。また、第２のビット線2BLか
ら流れ出す電流と、第１のダミービット線DBL1から流れ
出す電流とは等しい値を持つので、第２のビット線2BL
の電位と第１のダミービット線の電位DBL1とは等しい。
すなわち、接続されている選択されたメモリセルが“0"
データを記憶している第２のビット線2BLの電位は、第
１のダミービット線DBL1の電位よりも低くなることがな
いので、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合も同様で、共にデータの検知は遅く
ならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合も同様で、共にデータの検知は遅く
ならない。
以上のように、第37図（１）のようなイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータが“0"であっても、“1"であってもデータの検知は
遅くならない。
を採用することにより、メモリセルに記憶されているデ
ータが“0"であっても、“1"であってもデータの検知は
遅くならない。
第37図（２）に示すようにイコライズした場合につい
て、以下に説明する。
て、以下に説明する。
まず、第１のビット線1BLに接続されている選択され
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルが、共に“0"データを記憶してい
る場合について考える。これは第37図（１−０）からＣ
の経路を省略した形となっており、第１のビット線1BL
と、第２のビット線2BLと第１のダミービット線DBL1の
電位は等しい。第１のダミービット線DBL1の電位より、
第１のビット線1BLの電位と第２のビット線2BLの電位の
方が、低くなることがないので、データの検知は遅くな
らない。
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルが、共に“0"データを記憶してい
る場合について考える。これは第37図（１−０）からＣ
の経路を省略した形となっており、第１のビット線1BL
と、第２のビット線2BLと第１のダミービット線DBL1の
電位は等しい。第１のダミービット線DBL1の電位より、
第１のビット線1BLの電位と第２のビット線2BLの電位の
方が、低くなることがないので、データの検知は遅くな
らない。
次に、第１のビット線1BLに接続されている選択され
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“1"データを記憶して
いる場合について考える。これは第37図（１−１）から
Ｆの経路を省略した形となっており、第１のビット線1B
Lと、第２のビット線2BLと第２のダミービット線DBL2の
電位は等しい。第２のダミービット線DBL2の電位より、
第１のビット線1BLの電位と第２のビット線2BLの電位の
方が高くなることがないので、データの検知は遅くなら
ない。
たメモリセルと、第２のビット線2BLに接続されている
選択されたメモリセルとが、共に“1"データを記憶して
いる場合について考える。これは第37図（１−１）から
Ｆの経路を省略した形となっており、第１のビット線1B
Lと、第２のビット線2BLと第２のダミービット線DBL2の
電位は等しい。第２のダミービット線DBL2の電位より、
第１のビット線1BLの電位と第２のビット線2BLの電位の
方が高くなることがないので、データの検知は遅くなら
ない。
次に、第１のビット線1BLに接続されている選択され
たメモリセルが“1"データを記憶しており、第２のビッ
ト線2BLに接続されている選択されたメモリセルが“0"
データを記憶している場合について考える。この場合、
第１のビット線1BLに第１のダミービット線DBL1から電
流が流れる。第２のダミービット線DBL2に、第１のダミ
ービット線DBL1と第２のビット線2BLとから電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも低くなる。
前述したように、“1"データを読む場合には、ビット線
の電位が第２のダミービット線よりも低い方が、リード
マージンが上がる。また、第２のビット線2BLから、第
２のダミービット線DBL2に電流が流れる。第１のビット
線1BLから、第２のダミービット線DBL2と第１のビット
線1BLとに電流が流れる。この結果、接続されている選
択されたメモリセルが“0"データを記憶している第２の
ビット線2BLの電位は、第１のダミービット線DBL1の電
位よりも高くなる。前述したように、“0"データを読む
場合には、ビット線の電位が第１のダミービット線より
も高い方が、リードマージンが上がる。第１のビット線
1BLに接続されている選択されたメモリセルが“0"デー
タを記憶しており、第２のビット線2BLに接続されてい
る選択されたメモリセルが“1"データを記憶している場
合も同様で、共にリードマージンが上がる。
たメモリセルが“1"データを記憶しており、第２のビッ
ト線2BLに接続されている選択されたメモリセルが“0"
データを記憶している場合について考える。この場合、
第１のビット線1BLに第１のダミービット線DBL1から電
流が流れる。第２のダミービット線DBL2に、第１のダミ
ービット線DBL1と第２のビット線2BLとから電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも低くなる。
前述したように、“1"データを読む場合には、ビット線
の電位が第２のダミービット線よりも低い方が、リード
マージンが上がる。また、第２のビット線2BLから、第
２のダミービット線DBL2に電流が流れる。第１のビット
線1BLから、第２のダミービット線DBL2と第１のビット
線1BLとに電流が流れる。この結果、接続されている選
択されたメモリセルが“0"データを記憶している第２の
ビット線2BLの電位は、第１のダミービット線DBL1の電
位よりも高くなる。前述したように、“0"データを読む
場合には、ビット線の電位が第１のダミービット線より
も高い方が、リードマージンが上がる。第１のビット線
1BLに接続されている選択されたメモリセルが“0"デー
タを記憶しており、第２のビット線2BLに接続されてい
る選択されたメモリセルが“1"データを記憶している場
合も同様で、共にリードマージンが上がる。
以上のように第37図（２）のようなイコライズ方法を
採用することによりメモリセルに記憶されているデータ
が“0"であっても“1"であってもデータの検知は遅くな
らない。
採用することによりメモリセルに記憶されているデータ
が“0"であっても“1"であってもデータの検知は遅くな
らない。
第37図（３）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合を考える。これは第37図（１−０）から、Ａの経路を
省略した形となっており、第１のビット線1BLと、第２
のビット線2BLと第２のダミービット線DBL2の電位は等
しい。第１のダミービット線DBL1の電位より、第１のビ
ット線1BLの電位と第２のビット線2BLの電位の方が低く
なることがないので、データの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合を考える。これは第37図（１−０）から、Ａの経路を
省略した形となっており、第１のビット線1BLと、第２
のビット線2BLと第２のダミービット線DBL2の電位は等
しい。第１のダミービット線DBL1の電位より、第１のビ
ット線1BLの電位と第２のビット線2BLの電位の方が低く
なることがないので、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2に第１のダミービット線DBL1か
ら電流が流れる。第１のビット線1BLには第１のダミー
ビット線DBL1から直接電流は流れない。この結果、第２
のビット線2BLの電位は、第２のダミービット線DBL2の
電位と等しく、第１のビット線1BLの電位は、第２のダ
ミービット線DBL2の電位よりも低くなる。したがって、
前述した理由でリードマージンが上がる。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2に第１のダミービット線DBL1か
ら電流が流れる。第１のビット線1BLには第１のダミー
ビット線DBL1から直接電流は流れない。この結果、第２
のビット線2BLの電位は、第２のダミービット線DBL2の
電位と等しく、第１のビット線1BLの電位は、第２のダ
ミービット線DBL2の電位よりも低くなる。したがって、
前述した理由でリードマージンが上がる。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のダミービット線DBL1から電流が
流れる。第２のダミービット線2BLに、第１のダミービ
ット線DBL1と第２のビット線2BLとから電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第１のビット線1BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。したが
って、前述した理由でリードマージンが上がる。また、
第２のビット線2BLから、第２のダミービット線DBL2と
第１のビット線1BLとに電流が流れる。第１のダミービ
ット線DBL1から、第２のダミービット線DBL2に電流が流
れる。この結果、接続されている選択されたメモリセル
が“0"データを記憶している第２のビット線2BLので電
位は、第１のダミービット線DBL1の電位よりも低くな
る。この場合には前述した理由からリードマージンの無
い方向に働く。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のダミービット線DBL1から電流が
流れる。第２のダミービット線2BLに、第１のダミービ
ット線DBL1と第２のビット線2BLとから電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第１のビット線1BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。したが
って、前述した理由でリードマージンが上がる。また、
第２のビット線2BLから、第２のダミービット線DBL2と
第１のビット線1BLとに電流が流れる。第１のダミービ
ット線DBL1から、第２のダミービット線DBL2に電流が流
れる。この結果、接続されている選択されたメモリセル
が“0"データを記憶している第２のビット線2BLので電
位は、第１のダミービット線DBL1の電位よりも低くな
る。この場合には前述した理由からリードマージンの無
い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルから“0"データを記憶しており、第２のビット線
2BLに接続されている選択されたメモリセルが“1"デー
タを記憶している場合について考える。この場合、第１
のビット線1BLから、第２のビット線2BLと第２のダミー
ビット線DBL2に電流が流れる。第１のダミービット線DB
L1から、第２のビット線2BLと第２のダミービット線DBL
2に電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第１のビット
線1BLの電位は、第１のダミービット線DBL1の電位とは
等しく、前述の理由で、データの検知は遅くならない。
また、第２のビット線2BLには、第１のビット線1BLと第
１のダミービット線DBL1から電流が流れる。第２のダミ
ービット線DBL2に、第１のビット線1BLと第１のダミー
ビット線DBL1から電流が流れる。この結果、接続されて
いる選択されたメモリセルが“1"データを記憶している
第２のビット線2BLの電位は、第２のダミービット線DBL
2の電位とは等しく、前述の理由でデータの検知は遅く
ならない。
リセルから“0"データを記憶しており、第２のビット線
2BLに接続されている選択されたメモリセルが“1"デー
タを記憶している場合について考える。この場合、第１
のビット線1BLから、第２のビット線2BLと第２のダミー
ビット線DBL2に電流が流れる。第１のダミービット線DB
L1から、第２のビット線2BLと第２のダミービット線DBL
2に電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第１のビット
線1BLの電位は、第１のダミービット線DBL1の電位とは
等しく、前述の理由で、データの検知は遅くならない。
また、第２のビット線2BLには、第１のビット線1BLと第
１のダミービット線DBL1から電流が流れる。第２のダミ
ービット線DBL2に、第１のビット線1BLと第１のダミー
ビット線DBL1から電流が流れる。この結果、接続されて
いる選択されたメモリセルが“1"データを記憶している
第２のビット線2BLの電位は、第２のダミービット線DBL
2の電位とは等しく、前述の理由でデータの検知は遅く
ならない。
第37図（４）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
１のダミービット線DBL1から第２のダミービット線DBL2
に電流が流れるが、第１のビット線1BLは直接第２のダ
ミービット線DBL2には電流が流れない。このため、第２
のビット線2BLの電位は、第１のダミービット線DBL1の
電位と等しく、第１のビット線1BLの電位は、第２のダ
ミービット線DBL2の電位よりも高くなる。したがって前
述した理由でリードマージンが上がる。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
１のダミービット線DBL1から第２のダミービット線DBL2
に電流が流れるが、第１のビット線1BLは直接第２のダ
ミービット線DBL2には電流が流れない。このため、第２
のビット線2BLの電位は、第１のダミービット線DBL1の
電位と等しく、第１のビット線1BLの電位は、第２のダ
ミービット線DBL2の電位よりも高くなる。したがって前
述した理由でリードマージンが上がる。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶する場合を
考える。これは第37図（１−１）からＤの経路を省略し
た形となっており、第１のビット線1BLと、第２のビッ
ト線2BLと第２のダミービット線DBL2の電位は等しい。
第２のダミービット線DBL2の電位よりも第１のビット線
1BLの電位と第２のビット線2BLの電位の方が高くなるこ
とがないので、データの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶する場合を
考える。これは第37図（１−１）からＤの経路を省略し
た形となっており、第１のビット線1BLと、第２のビッ
ト線2BLと第２のダミービット線DBL2の電位は等しい。
第２のダミービット線DBL2の電位よりも第１のビット線
1BLの電位と第２のビット線2BLの電位の方が高くなるこ
とがないので、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れる。第２のダミービット線DBL2
にも、第２のビット線2BLと第１のダミービット線DBL1
から電流が流れる。このため、第１のビット線1BLの電
位と第２のダミービット線DBL2の電位とは等しく、前述
した理由でデータの検知は遅くならない。また、第２の
ビット線2BLから第１のビット線1BLと第２のダミービッ
ト線DBL2とに電流が流れ、第１のダミービット線DBL1か
らも、第１のビット線1BLと第２のダミービット線DBL2
とに電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第２のビット
線2BLの電位は、第１のダミービット線DBL1の電位と等
しく、前述した理由でデータの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れる。第２のダミービット線DBL2
にも、第２のビット線2BLと第１のダミービット線DBL1
から電流が流れる。このため、第１のビット線1BLの電
位と第２のダミービット線DBL2の電位とは等しく、前述
した理由でデータの検知は遅くならない。また、第２の
ビット線2BLから第１のビット線1BLと第２のダミービッ
ト線DBL2とに電流が流れ、第１のダミービット線DBL1か
らも、第１のビット線1BLと第２のダミービット線DBL2
とに電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第２のビット
線2BLの電位は、第１のダミービット線DBL1の電位と等
しく、前述した理由でデータの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLに電流が流れ、第１
のダミービット線DBL1から第２のビット線2BLと第２の
ダミービット線DBL2とに電流が流れる。この結果、第１
のビット線1BLの電位は、第１のダミービット線DBL1の
電位より高くなる。したがって前述した理由でリードマ
ージンが上がる。また、第２のビット線2BLに第１のビ
ット線1BLと第１のダミービット線DBL1から電流が流れ
るが、第２のダミービット線DBL2には、第１のダミービ
ット線DBL1から電流が流れる。この結果、第２のビット
線2BLの電位は、第２のダミービット線DBL2の電位より
高くなる。したがって、前述した理由でこの場合はリー
ドマージンの無い方向に働く。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLに電流が流れ、第１
のダミービット線DBL1から第２のビット線2BLと第２の
ダミービット線DBL2とに電流が流れる。この結果、第１
のビット線1BLの電位は、第１のダミービット線DBL1の
電位より高くなる。したがって前述した理由でリードマ
ージンが上がる。また、第２のビット線2BLに第１のビ
ット線1BLと第１のダミービット線DBL1から電流が流れ
るが、第２のダミービット線DBL2には、第１のダミービ
ット線DBL1から電流が流れる。この結果、第２のビット
線2BLの電位は、第２のダミービット線DBL2の電位より
高くなる。したがって、前述した理由でこの場合はリー
ドマージンの無い方向に働く。
第37図（５）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第２の
ビット線2BLからは、第２のダミービット線DBL2に電流
が流れるが、第１のダミービット線DBL1からは、第２の
ダミービット線DBL2に直接電流が流れない。この結果、
第１のビット線1BLの電位と、第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でこの場合はリードマージン
の無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第２の
ビット線2BLからは、第２のダミービット線DBL2に電流
が流れるが、第１のダミービット線DBL1からは、第２の
ダミービット線DBL2に直接電流が流れない。この結果、
第１のビット線1BLの電位と、第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でこの場合はリードマージン
の無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLには、第１のダミービット線DBL1から
電流が流れるが、第２のダミービット線DBL2は、第１の
ダミービット腺DBL1から直接電流が流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位も高くなる。し
たがって、前述した理由でこの場合はリードマージンの
無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLには、第１のダミービット線DBL1から
電流が流れるが、第２のダミービット線DBL2は、第１の
ダミービット腺DBL1から直接電流が流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位も高くなる。し
たがって、前述した理由でこの場合はリードマージンの
無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには第１のダミービット線DBL1と第２のビ
ット線2BLから電流が流れるが、第２のダミービット線D
BL2には、第１のダミービット線DBL1にのみ電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも、高くな
る。したがって前述した理由からリードマージンの無い
方向に働く。また、第２のビット線2BLから、第２のダ
ミービット線DBL2と第１のビット線1BLに電流が流れる
が、第１のダミービット線DBL1からは、第１のビット線
1BLにのみ電流が流れる。この結果、接続されている選
択されたメモリセルが“0"データを記憶している第２の
ビット線2BLの電位は、第１のダミービット線DBL1の電
位よりも、低くなる。したがって前述した理由でこの場
合はリードマージンの無い方向に働く。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには第１のダミービット線DBL1と第２のビ
ット線2BLから電流が流れるが、第２のダミービット線D
BL2には、第１のダミービット線DBL1にのみ電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも、高くな
る。したがって前述した理由からリードマージンの無い
方向に働く。また、第２のビット線2BLから、第２のダ
ミービット線DBL2と第１のビット線1BLに電流が流れる
が、第１のダミービット線DBL1からは、第１のビット線
1BLにのみ電流が流れる。この結果、接続されている選
択されたメモリセルが“0"データを記憶している第２の
ビット線2BLの電位は、第１のダミービット線DBL1の電
位よりも、低くなる。したがって前述した理由でこの場
合はリードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リモルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリモルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れる。第１のダミービット線DBL1
からは第２のビット線2BLに電流が流れる。この結果、
接続されている選択されたメモリモルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位よりも低くなる。前述した理由で、
この場合はリードマージンの無い方向に働く。また、第
２のビット線2BLには、第１のビット線1BLと第１のダミ
ービット線DBL1から電流が流れ、第２のダミービット線
DBL2には、第１のビット線1BLからのみ電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第２のビット線2BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。前述し
た理由により、この場合は、リードマージンの無い方向
に働く。
リモルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリモルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れる。第１のダミービット線DBL1
からは第２のビット線2BLに電流が流れる。この結果、
接続されている選択されたメモリモルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位よりも低くなる。前述した理由で、
この場合はリードマージンの無い方向に働く。また、第
２のビット線2BLには、第１のビット線1BLと第１のダミ
ービット線DBL1から電流が流れ、第２のダミービット線
DBL2には、第１のビット線1BLからのみ電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第２のビット線2BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。前述し
た理由により、この場合は、リードマージンの無い方向
に働く。
第37図（６）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1には第２のダミービット線DBL2
に電流が流れるが、第２のビット線2BLから第２のダミ
ービット腺DBL2には直接電流が流れない。この結果、第
１のビット線1BLの電位と、第１のダミービット線DBL1
の電位は等しく、第２のビット線2BLの電位は、第１の
ダミービット線DBL1の電位よりも高くなる。したがっ
て、前述した理由でこの場合、第１のビット線1BLも第
２のビット線2BLも、データの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1には第２のダミービット線DBL2
に電流が流れるが、第２のビット線2BLから第２のダミ
ービット腺DBL2には直接電流が流れない。この結果、第
１のビット線1BLの電位と、第１のダミービット線DBL1
の電位は等しく、第２のビット線2BLの電位は、第１の
ダミービット線DBL1の電位よりも高くなる。したがっ
て、前述した理由でこの場合、第１のビット線1BLも第
２のビット線2BLも、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2には第１のダミービット線DBL1
から電流が流れるが、第１のビット線1BLには第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位よりも低くなり、第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位と等しい。したがっ
て、前述した理由でリードマージンが上がるため、この
場合、第１のビット線1BLも第２のビット線2BLも、デー
タの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2には第１のダミービット線DBL1
から電流が流れるが、第１のビット線1BLには第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位よりも低くなり、第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位と等しい。したがっ
て、前述した理由でリードマージンが上がるため、この
場合、第１のビット線1BLも第２のビット線2BLも、デー
タの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには、第２のビット線2BLから電流が流れ、
第２のダミービット線DBL2には第１のダミービット線DB
L1から電流が流れる。この結果、接続されている選択さ
れたメモリセルが“1"データを記憶している第１のビッ
ト線1BLの電位は、第２のダミービット線DBL2の電位と
等しく、データの検知は遅くならない。また、第２のビ
ット線2BLから、第１のビット線1BLに電流が流れ、第１
のダミービット線DBL1から第２のダミービット線DBL2に
電流が流れる。この結果、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位と等し
く、データの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには、第２のビット線2BLから電流が流れ、
第２のダミービット線DBL2には第１のダミービット線DB
L1から電流が流れる。この結果、接続されている選択さ
れたメモリセルが“1"データを記憶している第１のビッ
ト線1BLの電位は、第２のダミービット線DBL2の電位と
等しく、データの検知は遅くならない。また、第２のビ
ット線2BLから、第１のビット線1BLに電流が流れ、第１
のダミービット線DBL1から第２のダミービット線DBL2に
電流が流れる。この結果、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位と等し
く、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
も第２のビット線2BLと第２のダミービット線DBL2に電
流が流れる。この結果、接続されている選択されたメモ
リセルが“0"データを記憶している第１のビット線1BL
の電位は、第１のダミービット線DBL1の電位と等しく、
データの検知は遅くならない。また、第２のビット線2B
Lには、第１のビット線1BLと第１のダミービット線DBL1
から電流が流れ、第２のダミービット線DBL2にも、第１
のビット線1BLと第１のダミービット線DBL1から電流が
流れる。このため、接続されている選択されたメモリセ
ルが“1"データを記憶している第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位とは等しく、デ
ータの検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
も第２のビット線2BLと第２のダミービット線DBL2に電
流が流れる。この結果、接続されている選択されたメモ
リセルが“0"データを記憶している第１のビット線1BL
の電位は、第１のダミービット線DBL1の電位と等しく、
データの検知は遅くならない。また、第２のビット線2B
Lには、第１のビット線1BLと第１のダミービット線DBL1
から電流が流れ、第２のダミービット線DBL2にも、第１
のビット線1BLと第１のダミービット線DBL1から電流が
流れる。このため、接続されている選択されたメモリセ
ルが“1"データを記憶している第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位とは等しく、デ
ータの検知は遅くならない。
以上のように、第37図（６）のようなイコライズ方法
を採用することにより、メモリセルに記憶されているデ
ータが“0"であっても、“1"であってもデータの検知は
遅くならない。
を採用することにより、メモリセルに記憶されているデ
ータが“0"であっても、“1"であってもデータの検知は
遅くならない。
第37図（７）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第37図（１−０）からＢの経
路と、Ｃの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位は、第１のダ
ミービット線DBL1の電位と等しくなり、データの検知は
遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第37図（１−０）からＢの経
路と、Ｃの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位は、第１のダ
ミービット線DBL1の電位と等しくなり、データの検知は
遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のビット線2BLには第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第２のビット線2BLの電位は、第２のダミービット線DBL
2の電位より低くなる。したがって、前述した理由でリ
ードマージンが上がるため、この場合、データの検知は
遅くならない。しかし、第１のビット線1BLの電位と第
２のダミービット線DBL2の電位が上がったときは、第２
のダミービット線DBL2からは第２のビット線2BLに電流
が流れるが、第１のビット線1BLから第２のビット線2BL
に直接電流は流れない。従って、第１のビット線1BLの
電位は、第２のダミービット線DBL2の電位より高くな
る。このため、リードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のビット線2BLには第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第２のビット線2BLの電位は、第２のダミービット線DBL
2の電位より低くなる。したがって、前述した理由でリ
ードマージンが上がるため、この場合、データの検知は
遅くならない。しかし、第１のビット線1BLの電位と第
２のダミービット線DBL2の電位が上がったときは、第２
のダミービット線DBL2からは第２のビット線2BLに電流
が流れるが、第１のビット線1BLから第２のビット線2BL
に直接電流は流れない。従って、第１のビット線1BLの
電位は、第２のダミービット線DBL2の電位より高くな
る。このため、リードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第１のダミービット線DBL1から電流が
流れ、第２のダミービット線DBL2には、第１のダミービ
ット線DBL1と第２のビット線2BLから電流が流れる。こ
の結果、接続されている選択されたメモリセルが“1"デ
ータを記憶している第１のビット線1BLの電位は、第２
のダミービット線DBL2の電位より低くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タの検知は遅くならない。また、第２のビット線2BLか
らは、第２のダミービット線DBL2に電流が流れ、第１の
ダミービット線DBL1からは、第２のダミービット線DBL2
と第１のビット線1BLに電流が流れる。この結果、接続
されている選択されたメモリセルが“0"データを記憶し
ている第２のビット線2BLの電位は、第１のダミービッ
ト線DBL1の電位より高くなる。したがって、前述した理
由でリードマージンが上がるため、この場合、データの
検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第１のダミービット線DBL1から電流が
流れ、第２のダミービット線DBL2には、第１のダミービ
ット線DBL1と第２のビット線2BLから電流が流れる。こ
の結果、接続されている選択されたメモリセルが“1"デ
ータを記憶している第１のビット線1BLの電位は、第２
のダミービット線DBL2の電位より低くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タの検知は遅くならない。また、第２のビット線2BLか
らは、第２のダミービット線DBL2に電流が流れ、第１の
ダミービット線DBL1からは、第２のダミービット線DBL2
と第１のビット線1BLに電流が流れる。この結果、接続
されている選択されたメモリセルが“0"データを記憶し
ている第２のビット線2BLの電位は、第１のダミービッ
ト線DBL1の電位より高くなる。したがって、前述した理
由でリードマージンが上がるため、この場合、データの
検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから、第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1からも第２のダミー
ビット線D2BLに電流が流れる。この結果、接続されてい
る選択されたメモリセルが“0"データを記憶している第
１のビット線1BLの電位は第１のダミービット線DBL1の
電位と等しく、データの検知は遅くならない。また、第
２のダミービット線DBL2には、第１のビット線1BLと第
１のダミービット線DBL1から電流が流れ、第２のビット
線2BLには第１のビット線1BLと第１のダミービット線DB
L1から直接電流は流れない。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第２
のビット線2BLの電位は、第２のダミービット線DBL2の
電位より低くなる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから、第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1からも第２のダミー
ビット線D2BLに電流が流れる。この結果、接続されてい
る選択されたメモリセルが“0"データを記憶している第
１のビット線1BLの電位は第１のダミービット線DBL1の
電位と等しく、データの検知は遅くならない。また、第
２のダミービット線DBL2には、第１のビット線1BLと第
１のダミービット線DBL1から電流が流れ、第２のビット
線2BLには第１のビット線1BLと第１のダミービット線DB
L1から直接電流は流れない。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第２
のビット線2BLの電位は、第２のダミービット線DBL2の
電位より低くなる。
したがって、前述した理由でリードマージンが上がる
ため、データの検知は遅くならない。
ため、データの検知は遅くならない。
第37図（８）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第１の
ダミービット線DBL1から第２のダミービット線DBL2に電
流が流れるが、第１のビット線1BLには、その電位が下
がってくると第２のビット線2BLから電流が流れる。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第１の
ダミービット線DBL1から第２のダミービット線DBL2に電
流が流れるが、第１のビット線1BLには、その電位が下
がってくると第２のビット線2BLから電流が流れる。
このため、第１のビット線1BLの電位は、第１のダミ
ービット線DBL1の電位よりも高くなる。また、第２のビ
ット線2BLの電位は、第１のビット線1BLの電位より高い
ため、第２のビット線2BLの電位は、第１のダミービッ
ト線DBL1の電位よりも高くなる。したがって、前述した
理由でリードマージンが上がるため、この場合、データ
の検知は遅くならない。
ービット線DBL1の電位よりも高くなる。また、第２のビ
ット線2BLの電位は、第１のビット線1BLの電位より高い
ため、第２のビット線2BLの電位は、第１のダミービッ
ト線DBL1の電位よりも高くなる。したがって、前述した
理由でリードマージンが上がるため、この場合、データ
の検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが共に“1"データを記憶している場合
について考える。この場合、第１のビット線1BLと第２
のダミービット線DBL2に、第１のダミービット線DBL1か
ら電流が流れるが、第１のビット線1BLからは、その電
位が上ってくると第２のビット線2BLに電流が流れる。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが共に“1"データを記憶している場合
について考える。この場合、第１のビット線1BLと第２
のダミービット線DBL2に、第１のダミービット線DBL1か
ら電流が流れるが、第１のビット線1BLからは、その電
位が上ってくると第２のビット線2BLに電流が流れる。
このため、第１のビット線1BLの電位は、第２のダミ
ービット線DBL2の電位より低くなる。また、第２のビッ
ト線2BLの電位は、第１のビット線1BLの電位た低いた
め、第２のダミービット線DBL2の電位よりも低くなる。
したがって、前述した理由でリードマージンが上がるた
め、この場合、データの検知は遅くならない。
ービット線DBL2の電位より低くなる。また、第２のビッ
ト線2BLの電位は、第１のビット線1BLの電位た低いた
め、第２のダミービット線DBL2の電位よりも低くなる。
したがって、前述した理由でリードマージンが上がるた
め、この場合、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2
に、第１のダミービット線DBL1から電流が流れる。この
ため、接続されている選択されたメモリセルが“1"デー
タを記憶している第１のビット線1BLの電位は、第２の
ダミービット線DBL2の電位より高くなる。したがって、
前述した理由によりこの場合、リードマージンの無い方
向に働く。また、第２のビット線2BLから第１のビット
線1BLに電流が流れ、第１のダミービット線DBL1から
は、第１のビット線1BLと第２のダミービット線DBL2に
電流が流れる。このため、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位より高く
なる。したがって、前述した理由でリードマージンが上
がるため、データの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2
に、第１のダミービット線DBL1から電流が流れる。この
ため、接続されている選択されたメモリセルが“1"デー
タを記憶している第１のビット線1BLの電位は、第２の
ダミービット線DBL2の電位より高くなる。したがって、
前述した理由によりこの場合、リードマージンの無い方
向に働く。また、第２のビット線2BLから第１のビット
線1BLに電流が流れ、第１のダミービット線DBL1から
は、第１のビット線1BLと第２のダミービット線DBL2に
電流が流れる。このため、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位より高く
なる。したがって、前述した理由でリードマージンが上
がるため、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れ、第１のダミービット線DBL1か
ら、第２のダミービット線DBL2に電流が流れる。このた
め、接続されている選択されたメモリセルが“0"データ
を記憶している第１のビット線1BLの電位は、第１のダ
ミービット線DBL1の電位より低くなる。したがって、前
述した理由でこの場合、リードマージンの無い方向に働
く。また、第２のビット線2BLに、第１のビット線1BLか
ら電流が流れ、第２のダミービット線DBL2に、第１のビ
ット線1BLと第１のダミービット線DBL1から電流が流れ
る。このため、接続されている選択されたメモリセルが
“1"データを記憶している第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位より低くなる。し
たがって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れ、第１のダミービット線DBL1か
ら、第２のダミービット線DBL2に電流が流れる。このた
め、接続されている選択されたメモリセルが“0"データ
を記憶している第１のビット線1BLの電位は、第１のダ
ミービット線DBL1の電位より低くなる。したがって、前
述した理由でこの場合、リードマージンの無い方向に働
く。また、第２のビット線2BLに、第１のビット線1BLか
ら電流が流れ、第２のダミービット線DBL2に、第１のビ
ット線1BLと第１のダミービット線DBL1から電流が流れ
る。このため、接続されている選択されたメモリセルが
“1"データを記憶している第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位より低くなる。し
たがって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。
第37図（９）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第１のビット線2BLに接続されている選択さ
れたメモリルセルとが、共に“0"データを記憶している
場合について考える。この場合、第１のダミービット線
DBL1からは第２のダミービット線DBL2に電流が流れる
が、第１のビット線1BLと第２のビット線2BLからは第２
のダミービット線DBL2に直接電流が流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第１のダミービット線DBL1の電位よりも高くな
る。したがって、前述した理由でリードマージンが上が
るため、データの検知は遅くならない。
リセルと、第１のビット線2BLに接続されている選択さ
れたメモリルセルとが、共に“0"データを記憶している
場合について考える。この場合、第１のダミービット線
DBL1からは第２のダミービット線DBL2に電流が流れる
が、第１のビット線1BLと第２のビット線2BLからは第２
のダミービット線DBL2に直接電流が流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第１のダミービット線DBL1の電位よりも高くな
る。したがって、前述した理由でリードマージンが上が
るため、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第37図（１−１）のＤの
経路とＥの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位と、第２のダ
ミービット線DBL2の電位と等しく、データの検知は遅く
ならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第37図（１−１）のＤの
経路とＥの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位と、第２のダ
ミービット線DBL2の電位と等しく、データの検知は遅く
ならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2
に、第１のダミービット線DBL1から電流が流れる。この
結果、接続されている選択されたメモリセルが“1"デー
タを記憶している第１のビット線1BLの電位は、第２の
ダミービット線DBL2の電位より高くなる。したがって、
前述した理由でこの場合、リードマージンの無い方向に
働く。また、第２のビット線2BLから第１のビット線1BL
に電流が流れ、第１のダミービット線DBL1から、第１の
ビット線1BLと第２のダミービット線DBL2に電流が流れ
る。この結果、接続されている選択されたメモリセルが
“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位より高くなる。し
たがって、前述した理由でこの場合リードマージンが上
がるため、データの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2
に、第１のダミービット線DBL1から電流が流れる。この
結果、接続されている選択されたメモリセルが“1"デー
タを記憶している第１のビット線1BLの電位は、第２の
ダミービット線DBL2の電位より高くなる。したがって、
前述した理由でこの場合、リードマージンの無い方向に
働く。また、第２のビット線2BLから第１のビット線1BL
に電流が流れ、第１のダミービット線DBL1から、第１の
ビット線1BLと第２のダミービット線DBL2に電流が流れ
る。この結果、接続されている選択されたメモリセルが
“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位より高くなる。し
たがって、前述した理由でこの場合リードマージンが上
がるため、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLに電流が流れ、第
１のダミービット線DBL1からは、第２のビット線2BLと
第２のダミービット線DBL2に電流が流れる。この結果、
接続されている選択されたメモリセルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位よりも高くなる。したがって前述し
た理由でリードマージンが上るためデータの検知は遅く
ならない。また、第２のビット線2BLに、第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2には、第１のダミービット線DB
L1から電流が流れる。この結果、接続されている選択さ
れたメモリセルが“1"データを記憶している第２のビッ
ト線2BLの電位は第２のダミービット線DBL2の電位より
高くなる。したがって前述した理由でこの場合リードマ
ージンの無い方向に働く。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLに電流が流れ、第
１のダミービット線DBL1からは、第２のビット線2BLと
第２のダミービット線DBL2に電流が流れる。この結果、
接続されている選択されたメモリセルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位よりも高くなる。したがって前述し
た理由でリードマージンが上るためデータの検知は遅く
ならない。また、第２のビット線2BLに、第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2には、第１のダミービット線DB
L1から電流が流れる。この結果、接続されている選択さ
れたメモリセルが“1"データを記憶している第２のビッ
ト線2BLの電位は第２のダミービット線DBL2の電位より
高くなる。したがって前述した理由でこの場合リードマ
ージンの無い方向に働く。
第37図（10）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLか
ら、第２のダミービット線DBL2に電流が流れるが、第１
のダミービット線DBL1と第２のビット線2BLから第２の
ダミービット線DBL2には電流が流れない。この結果、第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンの無い方向に働く。なお、第２のビット線
2BLの電位は、第２のダミービット線DBL2の電位と等し
く、データの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLか
ら、第２のダミービット線DBL2に電流が流れるが、第１
のダミービット線DBL1と第２のビット線2BLから第２の
ダミービット線DBL2には電流が流れない。この結果、第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位よりも低くなる。したがって、前述した理由でリ
ードマージンの無い方向に働く。なお、第２のビット線
2BLの電位は、第２のダミービット線DBL2の電位と等し
く、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLには、第１のダミービット線DBL1から
電流が流れるが、第２のダミービット線DBL2には、第１
のダミービット線DBL1から直接電流は流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位より高くなる。
したがって、前述した理由で第１のビット線1BL、第２
のビット線2BLとも、リードマージンの無い方向に働
く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLには、第１のダミービット線DBL1から
電流が流れるが、第２のダミービット線DBL2には、第１
のダミービット線DBL1から直接電流は流れない。この結
果、第１のビット線1BLの電位と第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位より高くなる。
したがって、前述した理由で第１のビット線1BL、第２
のビット線2BLとも、リードマージンの無い方向に働
く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2に
は、第２のビット線2BLからも第１のダミービット線DBL
1からも直接電流が流れない。この結果、接続されてい
る選択されたメモリセルが“1"データを記憶している第
１のビット線1BLの電位は、第２のダミービット線DBL2
の電位より高くなる。したがって、前述した理由でこの
場合、リードマージンの無い方向に働く。また、第２の
ビット線2BLから、第１のビット線1BLに電流が流れ、第
１のダミービット線DBL1からも、第１のビット線1BLに
電流が流れる。この結果、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位と等し
く、データの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第２のビット線2BLと第１のダミービッ
ト線DBL1から電流が流れ、第２のダミービット線DBL2に
は、第２のビット線2BLからも第１のダミービット線DBL
1からも直接電流が流れない。この結果、接続されてい
る選択されたメモリセルが“1"データを記憶している第
１のビット線1BLの電位は、第２のダミービット線DBL2
の電位より高くなる。したがって、前述した理由でこの
場合、リードマージンの無い方向に働く。また、第２の
ビット線2BLから、第１のビット線1BLに電流が流れ、第
１のダミービット線DBL1からも、第１のビット線1BLに
電流が流れる。この結果、接続されている選択されたメ
モリセルが“0"データを記憶している第２のビット線2B
Lの電位は、第１のダミービット線DBL1の電位と等し
く、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れ、第１のダミービット線DBL1か
ら、第２のビット線2BLに電流が流れる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから、第２のビット線2BLと第２のダミービ
ット線DBL2に電流が流れ、第１のダミービット線DBL1か
ら、第２のビット線2BLに電流が流れる。
このため、接続されている選択されたメモリセルが
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。また、第２のビット線2BLに、第１のビット線1
BLと第１のダミービット線DBL1から電流が流れ、第２の
ダミービット線DBL2に、第１のビット線1BLから電流が
流れる。このため、接続されている選択されたメモリセ
ルが“1"データを記憶している第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位より高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。また、第２のビット線2BLに、第１のビット線1
BLと第１のダミービット線DBL1から電流が流れ、第２の
ダミービット線DBL2に、第１のビット線1BLから電流が
流れる。このため、接続されている選択されたメモリセ
ルが“1"データを記憶している第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位より高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
第37図（11）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1から、第２のダミービット線DB
L2に電流が流れるが、第１のダミービット線DBL1には、
その電位が下がってくると、第２のビット線2BLから電
流が流れる。この結果、第１のビット線1BLの電位は、
第１のダミービット線DBL1の電位よりも低くなる。した
がって、前述した理由でリードマージンの無い方向に働
く。なお、第２のビット線2BLの電位は、第１のダミー
ビット線よりも高いため、リードマージンは上がり、デ
ータの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1から、第２のダミービット線DB
L2に電流が流れるが、第１のダミービット線DBL1には、
その電位が下がってくると、第２のビット線2BLから電
流が流れる。この結果、第１のビット線1BLの電位は、
第１のダミービット線DBL1の電位よりも低くなる。した
がって、前述した理由でリードマージンの無い方向に働
く。なお、第２のビット線2BLの電位は、第１のダミー
ビット線よりも高いため、リードマージンは上がり、デ
ータの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第37図（１−１）からＥ
の経路とＦの経路を省略した形となっており、第１のビ
ット線1BLの電位と第２のビット線2BLの電位と第２のダ
ミービット線DBL2の電位は、等しく、データの検知は遅
くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第37図（１−１）からＥ
の経路とＦの経路を省略した形となっており、第１のビ
ット線1BLの電位と第２のビット線2BLの電位と第２のダ
ミービット線DBL2の電位は、等しく、データの検知は遅
くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第１のダミービット線DBL1から電流が
流れ、第２のダミービット線DBL2にも第１のダミービッ
ト線DBL1から電流が流れる。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位と等しく、データの検知は遅くならない。また、第
１のダミービット線DBL1から、第１のビット線1BLと第
２のダミービット線DBL2に電流が流れ、第２のビット線
2BLからは第１のビット線BL1にも、第２のダミービット
線DBL2にも直接電流は流れない。このため、接続されて
いる選択されたメモリセルが“0"データを記憶している
第２のビット線2BLの電位は、第１のダミービット線DBL
1の電位より高くなる。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに、第１のダミービット線DBL1から電流が
流れ、第２のダミービット線DBL2にも第１のダミービッ
ト線DBL1から電流が流れる。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位と等しく、データの検知は遅くならない。また、第
１のダミービット線DBL1から、第１のビット線1BLと第
２のダミービット線DBL2に電流が流れ、第２のビット線
2BLからは第１のビット線BL1にも、第２のダミービット
線DBL2にも直接電流は流れない。このため、接続されて
いる選択されたメモリセルが“0"データを記憶している
第２のビット線2BLの電位は、第１のダミービット線DBL
1の電位より高くなる。
したがって、前述した理由でリードマージンが上がる
ため、データの検知は遅くならない。
ため、データの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから、第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1から、第２のダミー
ビット線DBL2と第２のビット線2BLに電流が流れる。こ
の結果、接続されている選択されたメモリセルが“0"デ
ータを記憶している第１のビット線1BLの電位は、第１
のダミービット線DBL1の電位より高くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タの検知は遅くならない。第２のビット線2BLに第１の
ダミービット線DBL1から電流が流れ、第２のダミービッ
ト線DBL2に第１のビット線1BLと第１のダミービット線D
BL1から電流が流れる。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第２のビ
ット線2BLの電位は、第２のダミービット線DBL2の電位
より低くなる。したがって、前述した理由でリードマー
ジンが上がるため、データの検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから、第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1から、第２のダミー
ビット線DBL2と第２のビット線2BLに電流が流れる。こ
の結果、接続されている選択されたメモリセルが“0"デ
ータを記憶している第１のビット線1BLの電位は、第１
のダミービット線DBL1の電位より高くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タの検知は遅くならない。第２のビット線2BLに第１の
ダミービット線DBL1から電流が流れ、第２のダミービッ
ト線DBL2に第１のビット線1BLと第１のダミービット線D
BL1から電流が流れる。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第２のビ
ット線2BLの電位は、第２のダミービット線DBL2の電位
より低くなる。したがって、前述した理由でリードマー
ジンが上がるため、データの検知は遅くならない。
第37図（12）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから、第２のダミービット線DBL2に電
流が流れるが、第１のダミービット線DBL1から第２のダ
ミービット線DBL2に直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第１のダミービット線DBL1の電位よりも低くなる。した
がって、前述した理由で第１のビット線1BL、第２のビ
ット線2BLともリードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから、第２のダミービット線DBL2に電
流が流れるが、第１のダミービット線DBL1から第２のダ
ミービット線DBL2に直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第１のダミービット線DBL1の電位よりも低くなる。した
がって、前述した理由で第１のビット線1BL、第２のビ
ット線2BLともリードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLに第１のダミービット線DBL1から電流
が流れるが、第２のダミービット線DBL2には第１のダミ
ービット線DBL1から直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位より高くなる。したが
って、前述した理由で第１のビット線1BL、第２のビッ
ト線2BLとも、リードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLに第１のダミービット線DBL1から電流
が流れるが、第２のダミービット線DBL2には第１のダミ
ービット線DBL1から直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位より高くなる。したが
って、前述した理由で第１のビット線1BL、第２のビッ
ト線2BLとも、リードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第１のダミービット線DBL1から電流が流
れ、第２のダミービット線DBL2に第２のビット線2BLか
ら電流が流れる。この結果、接続されている選択された
メモリセルが“1"データを記憶している第１のビット線
1BLの電位は、第２のダミービット線DBL2の電位と等し
く、データの検知は遅くならない。また、第１のダミー
ビット線DBL1から第１のビット線1BLに電流が流れ、第
２のビット線2BLから第２のダミービット線DBL2に電流
が流れる。この結果、接続されている選択されたメモリ
セルが“0"データを記憶している第２のビット線2BLの
電位は、第１のダミービット線DBL1の電位と等しく、デ
ータの検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第１のダミービット線DBL1から電流が流
れ、第２のダミービット線DBL2に第２のビット線2BLか
ら電流が流れる。この結果、接続されている選択された
メモリセルが“1"データを記憶している第１のビット線
1BLの電位は、第２のダミービット線DBL2の電位と等し
く、データの検知は遅くならない。また、第１のダミー
ビット線DBL1から第１のビット線1BLに電流が流れ、第
２のビット線2BLから第２のダミービット線DBL2に電流
が流れる。この結果、接続されている選択されたメモリ
セルが“0"データを記憶している第２のビット線2BLの
電位は、第１のダミービット線DBL1の電位と等しく、デ
ータの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから第２のダミービット線DBL2に電流が
流れ、第１のダミービット線DBL1から第２のビット線2B
Lに電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第１のビット
線1BLの電位は、第１のダミービット線DBL1の電位と等
しく、データの検知は遅くならない。第２のビット線2B
Lに、第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータの検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について、考える。この場合、第１
のビット線1BLから第２のダミービット線DBL2に電流が
流れ、第１のダミービット線DBL1から第２のビット線2B
Lに電流が流れる。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第１のビット
線1BLの電位は、第１のダミービット線DBL1の電位と等
しく、データの検知は遅くならない。第２のビット線2B
Lに、第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータの検知は遅くならない。
第37図（13）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第37図（１−０）のＡの
経路とＢの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位と第１のダミ
ービット線DBL1の電位は等しく、データの検知は遅くな
らない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第37図（１−０）のＡの
経路とＢの経路を省略した形となっており、第１のビッ
ト線1BLの電位と第２のビット線2BLの電位と第１のダミ
ービット線DBL1の電位は等しく、データの検知は遅くな
らない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のダミービット線DB
L2には第１のダミービット線DBL1から電流が流れるが、
第１のビット線1BLと第２のビット線2BLには第１のダミ
ービット線DBL1から直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位より低くなる。したが
って、前述した理由でリードマージンが上がるため、デ
ータの検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のダミービット線DB
L2には第１のダミービット線DBL1から電流が流れるが、
第１のビット線1BLと第２のビット線2BLには第１のダミ
ービット線DBL1から直接電流は流れない。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は、
第２のダミービット線DBL2の電位より低くなる。したが
って、前述した理由でリードマージンが上がるため、デ
ータの検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2には第２のビット線2BLと第１の
ダミービット線DBL1から電流が流れる。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2には第２のビット線2BLと第１の
ダミービット線DBL1から電流が流れる。
この結果、接続されている選択されたメモリセルが
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも低くなる。
したがって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。また、第２のビット
線2BLから第１のビット線1BLと第２のダミービット線DB
L2に電流が流れ、第１のダミービット線DBL1から第２の
ダミービット線DBL2に電流が流れる。この結果、接続さ
れている選択されたメモリセルが“0"データを記憶して
いる第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位よりも低くなる。
“1"データを記憶している第１のビット線1BLの電位
は、第２のダミービット線DBL2の電位よりも低くなる。
したがって、前述した理由でリードマージンが上がるた
め、データの検知は遅くならない。また、第２のビット
線2BLから第１のビット線1BLと第２のダミービット線DB
L2に電流が流れ、第１のダミービット線DBL1から第２の
ダミービット線DBL2に電流が流れる。この結果、接続さ
れている選択されたメモリセルが“0"データを記憶して
いる第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位よりも低くなる。
したがって、前述した理由でこの場合、リードマージ
ンの無い方向に働く。
ンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のダミービット線DBL2に電流が流れる。このため、
接続されている選択されたメモリセルが“0"データを記
憶している選択されたメモリセルが“0"データを記憶し
ている第１のビット線1BLの電位は、第１のダミービッ
ト線DBL1の電位よりも低くなる。したがって、前述した
理由でリードマージンの無い方向に働く。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のダミービット線DBL2に電流が流れる。このため、
接続されている選択されたメモリセルが“0"データを記
憶している選択されたメモリセルが“0"データを記憶し
ている第１のビット線1BLの電位は、第１のダミービッ
ト線DBL1の電位よりも低くなる。したがって、前述した
理由でリードマージンの無い方向に働く。
また、第２のビット線2BLには第１のビット線1BLから
電流が流れ、第２のダミービット線DBL2に第１のビット
線1BLと第１のダミービット線DBL1から電流が流れる。
このため、接続されている選択されたメモリセルが“1"
データを記憶している第１のビット線1BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。したが
って、前述した理由でリードマージンが上がるため、デ
ータの検知は遅くならない。
電流が流れ、第２のダミービット線DBL2に第１のビット
線1BLと第１のダミービット線DBL1から電流が流れる。
このため、接続されている選択されたメモリセルが“1"
データを記憶している第１のビット線1BLの電位は、第
２のダミービット線DBL2の電位よりも低くなる。したが
って、前述した理由でリードマージンが上がるため、デ
ータの検知は遅くならない。
第37図（14）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1から第２のダミービ
ット線DBL2に直接電流が流れない。この結果、第１のビ
ット線1BLの電位と第２のビット線2BLの電位は、第１の
ダミービット線DBL1の電位より低くなる。したがって、
前述した理由でリードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから第２のダミービット線DBL2に電流
が流れ、第１のダミービット線DBL1から第２のダミービ
ット線DBL2に直接電流が流れない。この結果、第１のビ
ット線1BLの電位と第２のビット線2BLの電位は、第１の
ダミービット線DBL1の電位より低くなる。したがって、
前述した理由でリードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLには
第１のダミービット線DBL1から電流が流れるが、第１の
ビット線1BLと第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位と等しく、データの検知は遅くならない。しか
し、第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位より高くなる。したがって、前述した理由
でリードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLには
第１のダミービット線DBL1から電流が流れるが、第１の
ビット線1BLと第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位と等しく、データの検知は遅くならない。しか
し、第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位より高くなる。したがって、前述した理由
でリードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには第２のビット線2BLから電流が流れ、第
２のダミービット線DBL2にも第２のビット線2BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第１のビット線1BL
の電位は、第２のダミービット線DBL2の電位は、等し
く、データの検知は遅くならない。また、第２のビット
線2BLから第１のビット線1BLと第２のダミービット線DB
L2に電流が流れ、第１のダミービット線DBL1からは、第
１のビット線1BLにも第２のダミービット線DBL2にも直
接電流が流れない。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第２のビット
線2BLの電位は、第１のダミービット線DBL1の電位より
も低くなる。したがって、前述した理由でリードマージ
ンの無い方向に働く。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLには第２のビット線2BLから電流が流れ、第
２のダミービット線DBL2にも第２のビット線2BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第１のビット線1BL
の電位は、第２のダミービット線DBL2の電位は、等し
く、データの検知は遅くならない。また、第２のビット
線2BLから第１のビット線1BLと第２のダミービット線DB
L2に電流が流れ、第１のダミービット線DBL1からは、第
１のビット線1BLにも第２のダミービット線DBL2にも直
接電流が流れない。この結果、接続されている選択され
たメモリセルが“0"データを記憶している第２のビット
線2BLの電位は、第１のダミービット線DBL1の電位より
も低くなる。したがって、前述した理由でリードマージ
ンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のビット線2BLに電流が流れる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のビット線2BLに電流が流れる。
この結果、接続されている選択されたメモリセルが
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。また、第２のビット線2BLには、第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2には第１のビット線1BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第１のビット線1BL
の電位は、第２のダミービット線DBL2の電位よりも、高
くなる。したがって、前述した理由でリードマージンの
無い方向に働く。
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも低くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。また、第２のビット線2BLには、第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2には第１のビット線1BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第１のビット線1BL
の電位は、第２のダミービット線DBL2の電位よりも、高
くなる。したがって、前述した理由でリードマージンの
無い方向に働く。
第37図（15）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから第２のダミービット線DBL2に直接
電流が流れないが、第１のダミービット線DBL1からは、
第２のダミービット線DBL2に電流が流れる。この結果、
第１のビット線1BLの電位と第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位より、高くなる。
したがって、前述した理由でリードマージンが上がるた
め、データ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから第２のダミービット線DBL2に直接
電流が流れないが、第１のダミービット線DBL1からは、
第２のダミービット線DBL2に電流が流れる。この結果、
第１のビット線1BLの電位と第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位より、高くなる。
したがって、前述した理由でリードマージンが上がるた
め、データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLと第２のダミービット線DBL2に、第１
のダミービット線DBL1から電流が流れる。この結果、第
37図（１−１）から、D,E,Fの経路を省略した形となっ
ており、第１のビット線1BLの電位と第２のビット線2BL
の電位と、第２のダミービット線DBL2の電位と等しく、
データ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLと第２のダミービット線DBL2に、第１
のダミービット線DBL1から電流が流れる。この結果、第
37図（１−１）から、D,E,Fの経路を省略した形となっ
ており、第１のビット線1BLの電位と第２のビット線2BL
の電位と、第２のダミービット線DBL2の電位と等しく、
データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLと第２のダミービット線DBL2に第１のダミ
ービット線DBL1から電流が流れる。このため、接続され
ている選択されたメモリセルが“1"データを記憶してい
る第１のビット線1BLの電位は、第２のダミービット線D
BL2の電位と等しく、データ検知は遅くならない。ま
た、第１のダミービット線DBL1から第１のビット線1BL
と第２のダミービット線DBL2に電流が流れるが、第２の
ビット線2BLからは第１のビット線1BLと第２のダミービ
ット線DBL2に直接電流が流れない。この結果、接続され
ている選択されたメモリセルが“0"データを記憶してい
る第２のビット線2BLの電位は、第１のダミービット線D
BL1の電位より高くなる。したがって、前述した理由で
リードマージンが上がるため、データ検知は遅くならな
い。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLと第２のダミービット線DBL2に第１のダミ
ービット線DBL1から電流が流れる。このため、接続され
ている選択されたメモリセルが“1"データを記憶してい
る第１のビット線1BLの電位は、第２のダミービット線D
BL2の電位と等しく、データ検知は遅くならない。ま
た、第１のダミービット線DBL1から第１のビット線1BL
と第２のダミービット線DBL2に電流が流れるが、第２の
ビット線2BLからは第１のビット線1BLと第２のダミービ
ット線DBL2に直接電流が流れない。この結果、接続され
ている選択されたメモリセルが“0"データを記憶してい
る第２のビット線2BLの電位は、第１のダミービット線D
BL1の電位より高くなる。したがって、前述した理由で
リードマージンが上がるため、データ検知は遅くならな
い。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1から第２のビット線2BLと第２のダ
ミービット線DBL2に電流が流れるが、第１のビット線1B
Lからは、第２のビット線2BLにも第２のダミービット線
DBL2にも直接電流は流れない。この結果、接続されてい
る選択されたメモリセルが“0"データを記憶している第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位より高くなる。したがって、前述した理由で、リ
ードマージンが上がるため、データ検知は遅くならな
い。また、第２のビット線2BLと第２のダミービット線D
BL2に、第１のダミービット線DBL1から電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第２のビット線2BLの電位は、第
２のダミービット線DBL2の電位と等しく、データ検知は
遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1から第２のビット線2BLと第２のダ
ミービット線DBL2に電流が流れるが、第１のビット線1B
Lからは、第２のビット線2BLにも第２のダミービット線
DBL2にも直接電流は流れない。この結果、接続されてい
る選択されたメモリセルが“0"データを記憶している第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位より高くなる。したがって、前述した理由で、リ
ードマージンが上がるため、データ検知は遅くならな
い。また、第２のビット線2BLと第２のダミービット線D
BL2に、第１のダミービット線DBL1から電流が流れる。
この結果、接続されている選択されたメモリセルが“1"
データを記憶している第２のビット線2BLの電位は、第
２のダミービット線DBL2の電位と等しく、データ検知は
遅くならない。
以上のように、第37図（15）の様なイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であってもデータの検知は遅
くならない。
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であってもデータの検知は遅
くならない。
第37図（16）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第37図（１−０）からA,
B,Cの経路を省略した形となっており、第１のビット線1
BLの電位と第２のビット線2BLの電位は、第１のダミー
ビット線DBL1の電位と等しく、データ検知は遅くならな
い。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第37図（１−０）からA,
B,Cの経路を省略した形となっており、第１のビット線1
BLの電位と第２のビット線2BLの電位は、第１のダミー
ビット線DBL1の電位と等しく、データ検知は遅くならな
い。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のダミービット線DB
L2には第１のダミービット線DBL1から電流が流れるが、
第１のビット線1BLと第２のビット線2BLには第１のダミ
ービット線から直接電流は流れない。この結果、第１の
ビット線1BLの電位と第２のビット線2BLの電位は、第２
のダミービット線DBL2の電位より低くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のダミービット線DB
L2には第１のダミービット線DBL1から電流が流れるが、
第１のビット線1BLと第２のビット線2BLには第１のダミ
ービット線から直接電流は流れない。この結果、第１の
ビット線1BLの電位と第２のビット線2BLの電位は、第２
のダミービット線DBL2の電位より低くなる。したがっ
て、前述した理由でリードマージンが上がるため、デー
タ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第２の
ダミービット線DBL2には第２のビット線2BLと第１のダ
ミービット線DBL1から電流が流れるが、第１のビット線
1BLには、第２のビット線2BLからも第１のダミービット
線DBL1からも直接電流は流れない。この結果、接続され
ている選択されたメモリセルが“1"データを記憶してい
る第１のビット線1BLの電位は、第２のダミービット線D
BL2の電位より低くなる。したがって、前述した理由で
リードマージンが上がるため、データ検知は遅くならな
い。また、第２のビット線2BLと第１のダミービット線D
BL1から第２のダミービット線DBL2に電流が流れる。こ
の結果、接続されている選択されたメモリセルが“0"デ
ータを記憶している第２のビット線2BLの電位は、第１
のダミービット線DBL1の電位と等しく、データ検知は遅
くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第２の
ダミービット線DBL2には第２のビット線2BLと第１のダ
ミービット線DBL1から電流が流れるが、第１のビット線
1BLには、第２のビット線2BLからも第１のダミービット
線DBL1からも直接電流は流れない。この結果、接続され
ている選択されたメモリセルが“1"データを記憶してい
る第１のビット線1BLの電位は、第２のダミービット線D
BL2の電位より低くなる。したがって、前述した理由で
リードマージンが上がるため、データ検知は遅くならな
い。また、第２のビット線2BLと第１のダミービット線D
BL1から第２のダミービット線DBL2に電流が流れる。こ
の結果、接続されている選択されたメモリセルが“0"デ
ータを記憶している第２のビット線2BLの電位は、第１
のダミービット線DBL1の電位と等しく、データ検知は遅
くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されいる選択されたメモリセルが“1"データを
記憶している場合について、考える。この場合、第１の
ビット線1BLと第１のダミービット線DBL1から、第２の
ダミービット線DBL2に電流が流れる。この結果、接続さ
れている選択されたメモリセルが“0"データを記憶して
いる第１のビット線1BLの電位は、第１のダミービット
線DBL1の電位と等しく、データ検知は遅くならない。ま
た、第２のダミービット線DBL2には第１のビット線1BL
と第１のダミービット線DBL1から電流が流れるが、第２
のビット線2BLには、第１のビット線1BLからも第１のダ
ミービット線DBL1からも直接電流は流れない。この結
果、接続されている選択されたメモリセルが“1"データ
を記憶している第２のビット線2BLの電位は、第２のダ
ミービット線DBL2の電位より低くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されいる選択されたメモリセルが“1"データを
記憶している場合について、考える。この場合、第１の
ビット線1BLと第１のダミービット線DBL1から、第２の
ダミービット線DBL2に電流が流れる。この結果、接続さ
れている選択されたメモリセルが“0"データを記憶して
いる第１のビット線1BLの電位は、第１のダミービット
線DBL1の電位と等しく、データ検知は遅くならない。ま
た、第２のダミービット線DBL2には第１のビット線1BL
と第１のダミービット線DBL1から電流が流れるが、第２
のビット線2BLには、第１のビット線1BLからも第１のダ
ミービット線DBL1からも直接電流は流れない。この結
果、接続されている選択されたメモリセルが“1"データ
を記憶している第２のビット線2BLの電位は、第２のダ
ミービット線DBL2の電位より低くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。
以上のように、第37図（16）の様なイコライズ方法を
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であってもデータの検知は遅
くならない。
採用することにより、メモリセルに記憶されているデー
タが“0"であっても、“1"であってもデータの検知は遅
くならない。
第37図（17）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1から第２のダミービット線DBL2
に電流が流れるが、第１のダミービット線DBL1には、そ
の電位が下がってくると、第２のビット線2BLから電流
が流れる。この結果、第１のビット線1BLの電位は、第
１のダミービット線DBL1の電位より、低くなる。したが
って、前述した理由でリードマージンの無い方向に働
く。第２のビット線2BLの電位は第１のダミービット線D
BL1の電位よりも高いため、データ検知は遅くならな
い。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
１のダミービット線DBL1から第２のダミービット線DBL2
に電流が流れるが、第１のダミービット線DBL1には、そ
の電位が下がってくると、第２のビット線2BLから電流
が流れる。この結果、第１のビット線1BLの電位は、第
１のダミービット線DBL1の電位より、低くなる。したが
って、前述した理由でリードマージンの無い方向に働
く。第２のビット線2BLの電位は第１のダミービット線D
BL1の電位よりも高いため、データ検知は遅くならな
い。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
１のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のダミービット線DBL2はその
電位が上がってくると、第２のビット線2BLに電流が流
れる。この結果、第２のビット線2BLの電位は、第２の
ダミービット線DBL2の電位よりも高くなる。したがっ
て、前述した理由でリードマージンの無い方向に働く。
第１のビット線1BLの電位は第２のダミービット線DBL2
の電位よりも低いため、データ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
１のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のダミービット線DBL2はその
電位が上がってくると、第２のビット線2BLに電流が流
れる。この結果、第２のビット線2BLの電位は、第２の
ダミービット線DBL2の電位よりも高くなる。したがっ
て、前述した理由でリードマージンの無い方向に働く。
第１のビット線1BLの電位は第２のダミービット線DBL2
の電位よりも低いため、データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について、考える。この場合、第２
のビット線2BL、第１のダミービット線DBL1、第２のダ
ミービット線DBL2、第１のビット線1BLの順に電流が流
れる電流経路が形成される。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位より低くなる。したがって、前述した理由でリード
マージンが上がるため、データ検知は遅くならない。ま
た、第２のビット線2BLは第１のダミービット線DBL1に
接続されている選択されたメモリセルが“0"データを記
憶している第２のビット線2BLの電位は、第１のダミー
ビット線DBL1の電位よりも、高くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について、考える。この場合、第２
のビット線2BL、第１のダミービット線DBL1、第２のダ
ミービット線DBL2、第１のビット線1BLの順に電流が流
れる電流経路が形成される。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位より低くなる。したがって、前述した理由でリード
マージンが上がるため、データ検知は遅くならない。ま
た、第２のビット線2BLは第１のダミービット線DBL1に
接続されている選択されたメモリセルが“0"データを記
憶している第２のビット線2BLの電位は、第１のダミー
ビット線DBL1の電位よりも、高くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のダミービット
線DBL2と第２きビット線2BLに電流が流れる。この結
果、接続されている選択されたメモリセルが“0"データ
を記憶している第１のビット線1BLの電位は、第１のダ
ミービット線DBL1の電位より高くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。また、第２のビット線2BLに第１のダ
ミービット線DBL1から電流が流れ、第２のダミービット
線DBL2に、第１のビット線1BLと第１のダミービット線D
BL1から電流が流れる。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第２のビ
ット線2BLの電位は、第２のダミービット線DBL2の電位
より低くなる。したがって、前述した理由でリードマー
ジンが上がるため、この場合、データ検知は遅くならな
い。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のダミービット
線DBL2と第２きビット線2BLに電流が流れる。この結
果、接続されている選択されたメモリセルが“0"データ
を記憶している第１のビット線1BLの電位は、第１のダ
ミービット線DBL1の電位より高くなる。したがって、前
述した理由でリードマージンが上がるため、データ検知
は遅くならない。また、第２のビット線2BLに第１のダ
ミービット線DBL1から電流が流れ、第２のダミービット
線DBL2に、第１のビット線1BLと第１のダミービット線D
BL1から電流が流れる。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第２のビ
ット線2BLの電位は、第２のダミービット線DBL2の電位
より低くなる。したがって、前述した理由でリードマー
ジンが上がるため、この場合、データ検知は遅くならな
い。
第37図（18）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから、第２のダミービット線DBL2に電
流が流れるが、第１のダミービット線から第２のダミー
ビット線DBL2には直接電流が流れない。この結果、第１
のビット線1BLの電位と第２のビット線2BLの電位は、第
１のダミービット線DBL1の電位より低くなる。したがっ
て、前述した理由でリードマージンが無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLから、第２のダミービット線DBL2に電
流が流れるが、第１のダミービット線から第２のダミー
ビット線DBL2には直接電流が流れない。この結果、第１
のビット線1BLの電位と第２のビット線2BLの電位は、第
１のダミービット線DBL1の電位より低くなる。したがっ
て、前述した理由でリードマージンが無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第２のダミービット線DBL2、第１のビット線1BLの
順に電流が流れる。このため、第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位よりも高くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。第１のビット線1BLの電位は第２のダミー
ビット線DBL2の電位よりも低いため、データ検知は遅く
ならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第２のダミービット線DBL2、第１のビット線1BLの
順に電流が流れる。このため、第２のビット線2BLの電
位は、第２のダミービット線DBL2の電位よりも高くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。第１のビット線1BLの電位は第２のダミー
ビット線DBL2の電位よりも低いため、データ検知は遅く
ならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1、第２のビット線2BL、第２のダミ
ービット線DBL2、第１のビット線1BLの順に電流が流れ
る電流経路が形成される。このため、接続されている選
択されたメモリセルが“1"データを記憶している第１の
ビット線1BLの電位は、第２のダミービット線DBL2の電
位より低くなる。したがって、前述した理由でリードマ
ージンが上がるため、データ検知は遅くならない。ま
た、接続されている選択されたメモリセルが“0"データ
を記憶している第２のビット線2BLの電位は、第１のダ
ミービット線DBL1の電位よりも、低くなる。したがっ
て、前述した理由でリードマージンが上がるため、リー
ドマージンの無い方向に働く。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1、第２のビット線2BL、第２のダミ
ービット線DBL2、第１のビット線1BLの順に電流が流れ
る電流経路が形成される。このため、接続されている選
択されたメモリセルが“1"データを記憶している第１の
ビット線1BLの電位は、第２のダミービット線DBL2の電
位より低くなる。したがって、前述した理由でリードマ
ージンが上がるため、データ検知は遅くならない。ま
た、接続されている選択されたメモリセルが“0"データ
を記憶している第２のビット線2BLの電位は、第１のダ
ミービット線DBL1の電位よりも、低くなる。したがっ
て、前述した理由でリードマージンが上がるため、リー
ドマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のビット線2BL
に電流が流れる。この結果、接続されている選択された
メモリセルが“0"データを記憶している第１のビット線
1BLの電位は、第１のダミービット線DBL1の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLに第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のビット線2BL
に電流が流れる。この結果、接続されている選択された
メモリセルが“0"データを記憶している第１のビット線
1BLの電位は、第１のダミービット線DBL1の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLに第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
第37図（19）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第２のビット線2BL、第１のダミービット線D
BL1、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる。この結果、第１のビット線1BLの電
位は、第１のダミービット線DBL1の電位より低くなる。
したがって、前述した理由でリードマージンが上がるた
め、リードマージンの無い方向に働く。第２のビット線
2BLの電位は第１のダミービット線よりも高いので、デ
ータ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第２のビット線2BL、第１のダミービット線D
BL1、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる。この結果、第１のビット線1BLの電
位は、第１のダミービット線DBL1の電位より低くなる。
したがって、前述した理由でリードマージンが上がるた
め、リードマージンの無い方向に働く。第２のビット線
2BLの電位は第１のダミービット線よりも高いので、デ
ータ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLに、第１のダミービット線DBL1から電
流が流れるが、第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位と第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位よりも高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLと第
２のビット線2BLに、第１のダミービット線DBL1から電
流が流れるが、第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位と第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位よりも高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について、考える。この場合、第２
のビット線2BL、第１のダミービット線DBL1、第１のビ
ット線1BL、第２のダミービット線DBL2の順に電流が流
れる電流経路が形成される。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位より高くなる。したがって、前述した理由でリード
マージンの無い方向に働く。また、接続されている選択
されたメモリセルが“0"データを記憶している第２のビ
ット線2BLの電位は、第１のダミービット線DBL1の電位
よりも高くなる。したがって、前述した理由でリードマ
ージンが上がるため、データ検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について、考える。この場合、第２
のビット線2BL、第１のダミービット線DBL1、第１のビ
ット線1BL、第２のダミービット線DBL2の順に電流が流
れる電流経路が形成される。この結果、接続されている
選択されたメモリセルが“1"データを記憶している第１
のビット線1BLの電位は、第２のダミービット線DBL2の
電位より高くなる。したがって、前述した理由でリード
マージンの無い方向に働く。また、接続されている選択
されたメモリセルが“0"データを記憶している第２のビ
ット線2BLの電位は、第１のダミービット線DBL1の電位
よりも高くなる。したがって、前述した理由でリードマ
ージンが上がるため、データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のビット線2BL
に電流が流れる。この結果、接続されている選択された
メモリセルが“0"データを記憶している第１のビット線
1BLの電位は、第１のダミービット線DBL1の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLに第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のダミービット線DBL2に電流が流
れ、第１のダミービット線DBL1から第２のビット線2BL
に電流が流れる。この結果、接続されている選択された
メモリセルが“0"データを記憶している第１のビット線
1BLの電位は、第１のダミービット線DBL1の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLに第１のダミービット線DBL1から電流が流れ、第２
のダミービット線DBL2に、第１のビット線1BLから電流
が流れる。この結果、接続されている選択されたメモリ
セルが“1"データを記憶している第２のビット線2BLの
電位は、第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
第37図（20）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第１のビット線1BL、第２のビット線2BL、第
１のダミービット線DBL1、第２のダミービット線DBL2の
順に電流が流れる。このため、第１のビット線1BLの電
位と第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位より高くなる。したがって、前述した理由
でリードマージンが上がるため、データ検知は遅くなら
ない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第１のビット線1BL、第２のビット線2BL、第
１のダミービット線DBL1、第２のダミービット線DBL2の
順に電流が流れる。このため、第１のビット線1BLの電
位と第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位より高くなる。したがって、前述した理由
でリードマージンが上がるため、データ検知は遅くなら
ない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のビット線2BLからは、その
電位が上がってくると、第１のビット線1BLに電流が流
れる。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第２のビット線2BLと第
２のダミービット線DBL2に、第１のダミービット線DBL1
から電流が流れるが、第２のビット線2BLからは、その
電位が上がってくると、第１のビット線1BLに電流が流
れる。
この結果、第２のビット線2BLの電位は、第２のダミ
ービット線DBL2の電位よりも低くなる。
ービット線DBL2の電位よりも低くなる。
また、第１のビット線1BLに、第２のビット線2BLを介
して、第１のダミービット線DBL1から電流が流れるた
め、第１のビット線1BLの電位は、第２のダミービット
線DBL2の電位より低い。
して、第１のダミービット線DBL1から電流が流れるた
め、第１のビット線1BLの電位は、第２のダミービット
線DBL2の電位より低い。
したがって、前述した理由で両ビット線ともデータ検
知は遅くならない。
知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2に、第１のダミービット線DBL1か
ら電流が流れる。この結果、接続されている選択された
メモリセルが“1"データを記憶している第１のビット線
1BLの電位は、第２のダミービット線DBL2の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLから第１のビット線1BLに電流が流れ、第１のダミー
ビット線DBL1から第２のダミービット線DBL2に電流が流
れる。このため、接続されている選択されたメモリセル
が“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位と等しく、データ
検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2に、第１のダミービット線DBL1か
ら電流が流れる。この結果、接続されている選択された
メモリセルが“1"データを記憶している第１のビット線
1BLの電位は、第２のダミービット線DBL2の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLから第１のビット線1BLに電流が流れ、第１のダミー
ビット線DBL1から第２のダミービット線DBL2に電流が流
れる。このため、接続されている選択されたメモリセル
が“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位と等しく、データ
検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線DBL2に電流が流れ、第
１のダミービット線DBL1から第２のビット線2BLと第２
のダミービット線DBL2に電流が流れる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線DBL2に電流が流れ、第
１のダミービット線DBL1から第２のビット線2BLと第２
のダミービット線DBL2に電流が流れる。
この結果、接続されている選択されたメモリセルが
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位より高くなる。し
たがって、前述した理由でリードマージンが上がるた
め、データ検知は遅くならない。また、第２のビット線
2BLに第１のビット線1BLと第１のダミービット線DBL1か
ら電流が流れ、第２のダミービット線DBL2に、第１のダ
ミービット線DBL1から電流が流れる。この結果、接続さ
れている選択されたメモリセルが“1"データを記憶して
いる第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位よりも高くなる。
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位より高くなる。し
たがって、前述した理由でリードマージンが上がるた
め、データ検知は遅くならない。また、第２のビット線
2BLに第１のビット線1BLと第１のダミービット線DBL1か
ら電流が流れ、第２のダミービット線DBL2に、第１のダ
ミービット線DBL1から電流が流れる。この結果、接続さ
れている選択されたメモリセルが“1"データを記憶して
いる第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位よりも高くなる。
したがって、前述した理由でリードマージンの無い方
向に働く。
向に働く。
第37図（21）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる。この結果、第１のビット線1BLの電
位と第２のビット線2BLの電位は共に、第１のダミービ
ット線DBL1の電位より低くなる。したがって、前述した
理由でリードマージンの無い方向に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、オン状態のメモリセルが
接続されているのは、第２のダミービット線DBL2だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる。この結果、第１のビット線1BLの電
位と第２のビット線2BLの電位は共に、第１のダミービ
ット線DBL1の電位より低くなる。したがって、前述した
理由でリードマージンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる電流経路が形成される。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は共
に、第２のダミービット線DBL2の電位よりも高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のビット線
2BL、第１のビット線1BL、第２のダミービット線DBL2の
順に電流が流れる電流経路が形成される。この結果、第
１のビット線1BLの電位と第２のビット線2BLの電位は共
に、第２のダミービット線DBL2の電位よりも高くなる。
したがって、前述した理由でリードマージンの無い方向
に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1、第２のビット線2BL、第１のビッ
ト線1BL、第２のダミービット線DBL2の順に電流が流れ
る電流経路が形成される。このため、接続されている選
択されたメモリセルが“1"データを記憶している第１の
ビット線1BLの電位は、第２のダミービット線DBL2の電
位より高くなる。したがって、前述した理由でリードマ
ージンの無い方向に働く。また、第２のビット線2BLは
第１のダミービット線DBL1に接続されている選択された
メモリセルが“0"データを記憶している第２のビット線
2BLの電位は、第１のダミービット線DBL1の電位より
も、低くなる。したがって、前述した理由でリードマー
ジンの無い方向に働く。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ダミービット線DBL1、第２のビット線2BL、第１のビッ
ト線1BL、第２のダミービット線DBL2の順に電流が流れ
る電流経路が形成される。このため、接続されている選
択されたメモリセルが“1"データを記憶している第１の
ビット線1BLの電位は、第２のダミービット線DBL2の電
位より高くなる。したがって、前述した理由でリードマ
ージンの無い方向に働く。また、第２のビット線2BLは
第１のダミービット線DBL1に接続されている選択された
メモリセルが“0"データを記憶している第２のビット線
2BLの電位は、第１のダミービット線DBL1の電位より
も、低くなる。したがって、前述した理由でリードマー
ジンの無い方向に働く。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のビット線2BLに電流が流れる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のビット線2BLに電流が流れる。
この結果、接続されている選択されたメモリセルが
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも、低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線2BLに第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2に、第１のビット線1BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第２のビット線2BL
の電位は、第２のダミービット線DBL2の電位よりも高く
なる。
“0"データを記憶している第１のビット線1BLの電位
は、第１のダミービット線DBL1の電位よりも、低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線2BLに第１のビット
線1BLと第１のダミービット線DBL1から電流が流れ、第
２のダミービット線DBL2に、第１のビット線1BLから電
流が流れる。この結果、接続されている選択されたメモ
リセルが“1"データを記憶している第２のビット線2BL
の電位は、第２のダミービット線DBL2の電位よりも高く
なる。
したがって、前述した理由でリードマージンの無い方
向に働く。
向に働く。
第37図（22）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第１の
ダミービット線DBL1から第２のダミービット線DBL2に電
流が流れるが、第１のビット線1BLには電位が下がる
と、第２のビット線2BLから電流が流れる。この結果、
第１のビット線1BLの電位は、第１のダミービット線DBL
1の電位より、高くなる。また、第２のビット線2BLは、
第２のダミービット線DBL2に直接電流は流れない。この
ため第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位より高くなる。したがって、前述した理由
でリードマージンが上がるため、第１のビット線1BLも
第２のビット線2BLもデータ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶する場合に
ついて考える。この場合、第１のビット線1BLと第１の
ダミービット線DBL1から第２のダミービット線DBL2に電
流が流れるが、第１のビット線1BLには電位が下がる
と、第２のビット線2BLから電流が流れる。この結果、
第１のビット線1BLの電位は、第１のダミービット線DBL
1の電位より、高くなる。また、第２のビット線2BLは、
第２のダミービット線DBL2に直接電流は流れない。この
ため第２のビット線2BLの電位は、第１のダミービット
線DBL1の電位より高くなる。したがって、前述した理由
でリードマージンが上がるため、第１のビット線1BLも
第２のビット線2BLもデータ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のダミービ
ット線DBL2、第１のビット線1BL、第２のビット線2BLの
順に電流が流れる。この結果、第１のビット線1BLの電
位と第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位よりも低くなる。したがって、前述した理
由でリードマージンが上がるため、第１のビット線1BL
も第２のビット線2BLもデータ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、オフ状態のメモリセルが
接続されているのは、第１のダミービット線DBL1だけで
あるので、第１のダミービット線DBL1、第２のダミービ
ット線DBL2、第１のビット線1BL、第２のビット線2BLの
順に電流が流れる。この結果、第１のビット線1BLの電
位と第２のビット線2BLの電位は、第２のダミービット
線DBL2の電位よりも低くなる。したがって、前述した理
由でリードマージンが上がるため、第１のビット線1BL
も第２のビット線2BLもデータ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2に第１のダミービット線DBL1から
電流が流れる。この結果、接続されている選択されたメ
モリセルが“1"データを記憶している第１のビット線1B
Lの電位は、第２のダミービット線DBL2の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLから第１のビット線1BLに電流が流れ、第１のダミー
ビット線DBL1から第２のダミービット線DBL2に電流が流
れる。この結果、接続されている選択されたメモリセル
が“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位と等しく、この場
合、データ検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLから電流が流れ、第２
のダミービット線DBL2に第１のダミービット線DBL1から
電流が流れる。この結果、接続されている選択されたメ
モリセルが“1"データを記憶している第１のビット線1B
Lの電位は、第２のダミービット線DBL2の電位と等し
く、データ検知は遅くならない。また、第２のビット線
2BLから第１のビット線1BLに電流が流れ、第１のダミー
ビット線DBL1から第２のダミービット線DBL2に電流が流
れる。この結果、接続されている選択されたメモリセル
が“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位と等しく、この場
合、データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のダミービット線DBL2に電流が流れる。この結果、
接続されている選択されたメモリセルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位より低くなる。したがって、前述し
た理由でリードマージンの無い方向に働く。また、第２
のビット線2BLに第１のビット線1BLから電流が流れ、第
２のダミービット線DBL2に第１のビット線1BLと第１の
ダミービット線DBL1から電流が流れる。このため、接続
されている選択されたメモリセルが“1"データを記憶し
ている第２のビット線2BLの電位は、第２のダミービッ
ト線DBL2の電位より低くなる。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
第２のダミービット線DBL2に電流が流れる。この結果、
接続されている選択されたメモリセルが“0"データを記
憶している第１のビット線1BLの電位は、第１のダミー
ビット線DBL1の電位より低くなる。したがって、前述し
た理由でリードマージンの無い方向に働く。また、第２
のビット線2BLに第１のビット線1BLから電流が流れ、第
２のダミービット線DBL2に第１のビット線1BLと第１の
ダミービット線DBL1から電流が流れる。このため、接続
されている選択されたメモリセルが“1"データを記憶し
ている第２のビット線2BLの電位は、第２のダミービッ
ト線DBL2の電位より低くなる。
したがって、前述した理由でリードマージンが上がる
ため、データ検知は遅くならない。
ため、データ検知は遅くならない。
第37図（23）の場合について、以下に説明する。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLから
第２のダミービット線DBL2に電流が流れるが、第２のビ
ット線2BLと第１のダミービット線DBL1からは第２のダ
ミービット線DBL2に直接電流は流れない。この結果、第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位より低くなる。したがって、前述した理由でリー
ドマージンの無い方向に働く。第２のビット線2BLの電
位は第１のダミービット線DBL1の電位と等しく、データ
検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“0"データを記憶している場
合について考える。この場合、第１のビット線1BLから
第２のダミービット線DBL2に電流が流れるが、第２のビ
ット線2BLと第１のダミービット線DBL1からは第２のダ
ミービット線DBL2に直接電流は流れない。この結果、第
１のビット線1BLの電位は、第１のダミービット線DBL1
の電位より低くなる。したがって、前述した理由でリー
ドマージンの無い方向に働く。第２のビット線2BLの電
位は第１のダミービット線DBL1の電位と等しく、データ
検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLは、
第１のダミービット線DBL1から電流が流れるが、第２の
ビット線2BLと第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位よりも高くなる。したがって、前述した理由で
リードマージンの無い方向に働く。第２のビット線2BL
の電位は第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
リセルと、第２のビット線2BLに接続されている選択さ
れたメモリセルとが、共に“1"データを記憶している場
合について考える。この場合、第１のビット線1BLは、
第１のダミービット線DBL1から電流が流れるが、第２の
ビット線2BLと第２のダミービット線DBL2には第１のダ
ミービット線DBL1から直接電流は流れない。この結果、
第１のビット線1BLの電位は、第２のダミービット線DBL
2の電位よりも高くなる。したがって、前述した理由で
リードマージンの無い方向に働く。第２のビット線2BL
の電位は第２のダミービット線DBL2の電位と等しく、デ
ータ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLと第１のダミービット
線DBL1から電流が流れ、第２のダミービット線DBL2に
は、第２のビット線2BLと第１のダミービット線DBL1か
ら直接電流は流れない。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第１のビ
ット線1BLの電位は、第２のダミービット線DBL2の電位
より高くなる。したがって、前述した理由でリードマー
ジンの無い方向に働く。第２のビット線2BLと第１のダ
ミービット線DBL1から第１のビット線1BLに電流が流れ
る。この結果、接続されている選択されたメモリセルが
“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位と等しく、この場
合、データ検知は遅くならない。
リセルが“1"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“0"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLに第２のビット線2BLと第１のダミービット
線DBL1から電流が流れ、第２のダミービット線DBL2に
は、第２のビット線2BLと第１のダミービット線DBL1か
ら直接電流は流れない。この結果、接続されている選択
されたメモリセルが“1"データを記憶している第１のビ
ット線1BLの電位は、第２のダミービット線DBL2の電位
より高くなる。したがって、前述した理由でリードマー
ジンの無い方向に働く。第２のビット線2BLと第１のダ
ミービット線DBL1から第１のビット線1BLに電流が流れ
る。この結果、接続されている選択されたメモリセルが
“0"データを記憶している第２のビット線2BLの電位
は、第１のダミービット線DBL1の電位と等しく、この場
合、データ検知は遅くならない。
第１のビット線1BLに接続されている選択されたメモ
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
は第２のビット線2BLと第のダミービット線DBL2に電流
は流れない。この結果、接続されている選択されたメモ
リセルが“0"データを記憶している第１のビット線1BL
の電位は、第１のダミービット線DBL1の電位より低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線2BLと第２のダミー
ビット線DBL2は、第１のビット線1BLから電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位と等しく、この場
合、データ検知は遅くならない。
リセルが“0"データを記憶しており、第２のビット線2B
Lに接続されている選択されたメモリセルが“1"データ
を記憶している場合について考える。この場合、第１の
ビット線1BLから第２のビット線2BLと第２のダミービッ
ト線DBL2に電流が流れ、第１のダミービット線DBL1から
は第２のビット線2BLと第のダミービット線DBL2に電流
は流れない。この結果、接続されている選択されたメモ
リセルが“0"データを記憶している第１のビット線1BL
の電位は、第１のダミービット線DBL1の電位より低くな
る。したがって、前述した理由でリードマージンの無い
方向に働く。また、第２のビット線2BLと第２のダミー
ビット線DBL2は、第１のビット線1BLから電流が流れ
る。この結果、接続されている選択されたメモリセルが
“1"データを記憶している第２のビット線2BLの電位
は、第２のダミービット線DBL2の電位と等しく、この場
合、データ検知は遅くならない。
以上をまとめると、データがどのようになっていても
データ検知が遅くならないのは第37図（１）、（２）、
（６）、（15）、（16）の各場合である。
データ検知が遅くならないのは第37図（１）、（２）、
（６）、（15）、（16）の各場合である。
すなわち、第37図（１）においては、第１のビット線
1BLは、第２のビット線2BL、第１のダミービット線DBL
1、第２のダミービット線DBL2とイコライズされ、第２
のビット線2BLは、第１のビット線1BL、第１のダミービ
ット線、第２のダミービット線とイコライズされ、第１
のダミービット線DBL1は、第１、第２のビット線1BL、2
BL、第２のダミービット線DBL2とイコライズされ、第２
のダミービット線DBL2は、第１、第２のビット線1BL、2
BL、第１のダミービット線DBL1とイコライズされてい
る。しかしながら、第37図（１）のように、第１、第２
のビット線1BL、2BL、第１、第２のダミービット線DBL
1、DBL2を平等にイコライズする必要はない。イコライ
ズ方法により、データ検知の速度に差が出る。実際上は
イコライズ時間を十分にとれば各ビット線ごとの電位差
が非常に小さいため、上記のようなイコライズ方法の違
いによる差は現れないが高速動作を求めるためにイコラ
イズ時間を短くする必要があり、上記のようにイコライ
ズ方法の違いによる差が現れるため、イコライズ方法
は、（１）、（２）、（６）、（15）、（16）の方式に
しておくことが望ましい。これらの各場合のように、イ
コライズするための経路を減らしたとしても、第37図
（１）の場合と等しいマージンが確保できる。パターン
占有面積に制約があり、イコライズするためのトランジ
スタの数を少なくしたい時にも有効である。また、上記
以外にもイコライズ方法は、考えられるが、動作原理
は、同様である。
1BLは、第２のビット線2BL、第１のダミービット線DBL
1、第２のダミービット線DBL2とイコライズされ、第２
のビット線2BLは、第１のビット線1BL、第１のダミービ
ット線、第２のダミービット線とイコライズされ、第１
のダミービット線DBL1は、第１、第２のビット線1BL、2
BL、第２のダミービット線DBL2とイコライズされ、第２
のダミービット線DBL2は、第１、第２のビット線1BL、2
BL、第１のダミービット線DBL1とイコライズされてい
る。しかしながら、第37図（１）のように、第１、第２
のビット線1BL、2BL、第１、第２のダミービット線DBL
1、DBL2を平等にイコライズする必要はない。イコライ
ズ方法により、データ検知の速度に差が出る。実際上は
イコライズ時間を十分にとれば各ビット線ごとの電位差
が非常に小さいため、上記のようなイコライズ方法の違
いによる差は現れないが高速動作を求めるためにイコラ
イズ時間を短くする必要があり、上記のようにイコライ
ズ方法の違いによる差が現れるため、イコライズ方法
は、（１）、（２）、（６）、（15）、（16）の方式に
しておくことが望ましい。これらの各場合のように、イ
コライズするための経路を減らしたとしても、第37図
（１）の場合と等しいマージンが確保できる。パターン
占有面積に制約があり、イコライズするためのトランジ
スタの数を少なくしたい時にも有効である。また、上記
以外にもイコライズ方法は、考えられるが、動作原理
は、同様である。
また、トランジスタQ16、Q17、Q200、Q16′、Q17′、
Q200の組とQ12、Q14、Q201、Q12′、Q14′、Q201′の組
の両方が、第37図（１）、（２）、（６）、（15）、
（16）のいずれかの方式をとる必要はない。上記組のい
ずれか一方のみに通用してもよく、また各組に第37図
（１）、（２）、（６）、（15）、（16）のうら異なる
方式を上記組で、組み合わせて使用して良い。
Q200の組とQ12、Q14、Q201、Q12′、Q14′、Q201′の組
の両方が、第37図（１）、（２）、（６）、（15）、
（16）のいずれかの方式をとる必要はない。上記組のい
ずれか一方のみに通用してもよく、また各組に第37図
（１）、（２）、（６）、（15）、（16）のうら異なる
方式を上記組で、組み合わせて使用して良い。
次に、本発明にかかる記憶装置をマスクプログラマブ
ルROMに適用した実施例について説明する。
ルROMに適用した実施例について説明する。
マスクプログラマブルROMは、ウェーハ製造工程中に
マスクを用いて情報を書き込むようにしたものである。
一般に、このマスクプログラマブルROMはメモリセルア
レイの回路構成によってノア型とナンド型とに分類され
る。ノア型は高速動作に適しているが、チップサイズが
大きくなってしまうという短所がある。一方、ナンド型
はチップサイズが比較的小さくて済むという長所があ
り、メモリ容量がメガビット級の大容量になるにつれ
て、歩留まりやコストの関係上でチップサイズを小さく
する必要性が高まり、ナンド型の採用が多くなってい
る。
マスクを用いて情報を書き込むようにしたものである。
一般に、このマスクプログラマブルROMはメモリセルア
レイの回路構成によってノア型とナンド型とに分類され
る。ノア型は高速動作に適しているが、チップサイズが
大きくなってしまうという短所がある。一方、ナンド型
はチップサイズが比較的小さくて済むという長所があ
り、メモリ容量がメガビット級の大容量になるにつれ
て、歩留まりやコストの関係上でチップサイズを小さく
する必要性が高まり、ナンド型の採用が多くなってい
る。
従来のナンド型ROMのメモリセルアレイの一部につい
て、チップ上の平面パターンを第38図に、回路を第39図
に示す。第38図および第39図において、２列のトランジ
スタ列の間に共通に１本のビット線BLを設け、各トラン
ジスタ列のナンド束（トランジスタTl〜Tn）を選択用ト
ランジスタとして、１個のエンハンスメント型（Ｅ型）
トランジスタTsと１個のディプレッション型（Ｄ型）の
トランジスタTs′とを直列接続し、各ナンド束に２本の
選択用ワード線WLs、WLs′を接続している。この場合、
ビット線BLの両側のトランジスタ列における各ナンド束
の選択用トランジスタは、互いに対応するトランジスタ
の動作特性（上記Ｅ型とＤ型）が異なるようにされてい
る。従って、ある記憶セルを選択してそのデータを読み
出す場合、この記憶セルが属するナンド束における２個
のナンド選択用トランジスタのうち、Ｄ型トランジスタ
Ts′に対応するワード線WLs′を接地電位、Ｅ型トラン
ジスタTsに対応するワード線WLsを電源電位Vcc（例えば
5V）にし、メモリセルトランジスタT1〜Tnのうちの非選
択なものにそれぞれ対応するワード線WL…を電源電位Vc
cにし、選択されるメモリセルトランジスタのゲート電
極のワード線WLを接地電位にする。すると、選択された
ナンド束の選択されたセルトランジスタ（例えばT1）の
オンまたはオフ状態に応じたデータがビット線BLに現わ
れる。
て、チップ上の平面パターンを第38図に、回路を第39図
に示す。第38図および第39図において、２列のトランジ
スタ列の間に共通に１本のビット線BLを設け、各トラン
ジスタ列のナンド束（トランジスタTl〜Tn）を選択用ト
ランジスタとして、１個のエンハンスメント型（Ｅ型）
トランジスタTsと１個のディプレッション型（Ｄ型）の
トランジスタTs′とを直列接続し、各ナンド束に２本の
選択用ワード線WLs、WLs′を接続している。この場合、
ビット線BLの両側のトランジスタ列における各ナンド束
の選択用トランジスタは、互いに対応するトランジスタ
の動作特性（上記Ｅ型とＤ型）が異なるようにされてい
る。従って、ある記憶セルを選択してそのデータを読み
出す場合、この記憶セルが属するナンド束における２個
のナンド選択用トランジスタのうち、Ｄ型トランジスタ
Ts′に対応するワード線WLs′を接地電位、Ｅ型トラン
ジスタTsに対応するワード線WLsを電源電位Vcc（例えば
5V）にし、メモリセルトランジスタT1〜Tnのうちの非選
択なものにそれぞれ対応するワード線WL…を電源電位Vc
cにし、選択されるメモリセルトランジスタのゲート電
極のワード線WLを接地電位にする。すると、選択された
ナンド束の選択されたセルトランジスタ（例えばT1）の
オンまたはオフ状態に応じたデータがビット線BLに現わ
れる。
メモリセルトランジスタは、記憶情報が“0"または
“1"に対応してＤ型またはＥ型のトランジスタで作られ
ているため、ゲートに電源電位Vccが印加される非選択
のセルトランジスタはすべてオンするが、ゲートに接地
電位が印加される選択されたセルトランジスタがＥ型で
あればオフし、Ｄ型ならばオンする。このようなオン、
オフを検出してデータを読出しが行われる。
“1"に対応してＤ型またはＥ型のトランジスタで作られ
ているため、ゲートに電源電位Vccが印加される非選択
のセルトランジスタはすべてオンするが、ゲートに接地
電位が印加される選択されたセルトランジスタがＥ型で
あればオフし、Ｄ型ならばオンする。このようなオン、
オフを検出してデータを読出しが行われる。
なお、選択されたナンド束に対応する隣りのトランジ
スタ列のナンド束は、２個のナンド選択用トランジスタ
列のうちのＥ型トランジスタがオフになるので、このナ
ンド束からビット線BLにデータが読出されることはな
い。
スタ列のナンド束は、２個のナンド選択用トランジスタ
列のうちのＥ型トランジスタがオフになるので、このナ
ンド束からビット線BLにデータが読出されることはな
い。
第38図に示すパターンにおいては、ビット線BLとナン
ド束トランジスタ列の一端とのコンタクト部に32が設け
られており、斜線部分はＤ型トランジスタTs′のゲー
ト、チャネル領域を示している。
ド束トランジスタ列の一端とのコンタクト部に32が設け
られており、斜線部分はＤ型トランジスタTs′のゲー
ト、チャネル領域を示している。
上記第38図，第39図の構成においては、２列のトラン
ジスタ列に対して１本のビット線を設けるので、ビット
線の本数を減少させることができ、ビット線配線幅方向
のチップサイズの縮小化が可能である。このような長所
のため、現在最も普及している。
ジスタ列に対して１本のビット線を設けるので、ビット
線の本数を減少させることができ、ビット線配線幅方向
のチップサイズの縮小化が可能である。このような長所
のため、現在最も普及している。
第１図に示した本発明にかかるメモリセルをこのよう
なマスクROMにおきかえた場合を考える。
なマスクROMにおきかえた場合を考える。
メモリセルからの読み出し電位ＶINの電位が“1"レベ
ルとなるのはＥタイプのメモリセルを選んだ時であり、
“0"レベルとなるのは、Ｄタイプのメモリセルを選んだ
時である。この“0"レベルで最も電位が高くなるのは、
ナンド束中にＤタイプのメモリセルが１個のみ存在する
場合である。
ルとなるのはＥタイプのメモリセルを選んだ時であり、
“0"レベルとなるのは、Ｄタイプのメモリセルを選んだ
時である。この“0"レベルで最も電位が高くなるのは、
ナンド束中にＤタイプのメモリセルが１個のみ存在する
場合である。
一般に、低い電源電圧でも動作することが半導体装置
においては望ましいが、第１図に示した本発明にかかる
半導体メモリにおいては、電源電圧Vccを下げていくと
信号Ａと信号Ｂの電位差が小さくなっていくとともに、
信号A,Bと電源電圧Vccとの差も小さくなる。後者の差が
第２図に示されたトランジスタS5,S6の閾電圧よりも小
さくなれば、トランジスタS5,S6はオフし、動作しなく
なる。前述したように、電源電圧が低下していくのに伴
って信号Ｂと電源電圧Vccとの電位差が小さくなってい
く速さはＶINよりＶR2の電位が低いものほど速い。この
ようにＶINの電位はＶR2よりも低い方が良く、高くなる
と電源マージンが狭まるという問題が生ずることにな
る。このためダミーセルにおけるＶR2の電位について
は、本体の“0"レベル中最も高い電位であるメモリナン
ド束中にＤタイプのメモリセルが１個の時の電位と等し
くなることが好ましい。
においては望ましいが、第１図に示した本発明にかかる
半導体メモリにおいては、電源電圧Vccを下げていくと
信号Ａと信号Ｂの電位差が小さくなっていくとともに、
信号A,Bと電源電圧Vccとの差も小さくなる。後者の差が
第２図に示されたトランジスタS5,S6の閾電圧よりも小
さくなれば、トランジスタS5,S6はオフし、動作しなく
なる。前述したように、電源電圧が低下していくのに伴
って信号Ｂと電源電圧Vccとの電位差が小さくなってい
く速さはＶINよりＶR2の電位が低いものほど速い。この
ようにＶINの電位はＶR2よりも低い方が良く、高くなる
と電源マージンが狭まるという問題が生ずることにな
る。このためダミーセルにおけるＶR2の電位について
は、本体の“0"レベル中最も高い電位であるメモリナン
ド束中にＤタイプのメモリセルが１個の時の電位と等し
くなることが好ましい。
第40図に示す本発明の第12の実施例は、上記の事情に
基づいてなされたもので、第１図の回路構成をナンド型
マスクROMを適用できるようにすることを目的として構
成されたものである。
基づいてなされたもので、第１図の回路構成をナンド型
マスクROMを適用できるようにすることを目的として構
成されたものである。
第１図に示したダミーセルに対応するものとして、ダ
ミーセルナンド束DMB1〜n,DMBn＋１〜ｎ＋ｎが用いられ
る。ダミーセルナンド束DMB1は共通のダミービット線に
接続されリファレンスカラムゲートRG1に接続される。
ダミーセルナンド束DMBnは、共通のダミーセルビット線
に接続されリファレンスカラムゲートRGnに接続され
る。リファレンスカラムゲートRG1〜RGnの反対側は共通
に接続され負荷トランジスタL2に接続され、リファレン
ス電位VR1を作る。ダミーセルナンド束DMB1〜ｎは第41
図に示すように構成される。それぞれのダミーセルナン
ド束中のダミーメモリセルトランジスタはすべてＥ型で
ある。このダミーセルナンド束１〜ｎは選択されたメモ
リセルがＥ型トランジスタの場合の本体ナンド束と等価
である。またワード線WLS，WLS′との接続は従来の第39
図と同様となっている。
ミーセルナンド束DMB1〜n,DMBn＋１〜ｎ＋ｎが用いられ
る。ダミーセルナンド束DMB1は共通のダミービット線に
接続されリファレンスカラムゲートRG1に接続される。
ダミーセルナンド束DMBnは、共通のダミーセルビット線
に接続されリファレンスカラムゲートRGnに接続され
る。リファレンスカラムゲートRG1〜RGnの反対側は共通
に接続され負荷トランジスタL2に接続され、リファレン
ス電位VR1を作る。ダミーセルナンド束DMB1〜ｎは第41
図に示すように構成される。それぞれのダミーセルナン
ド束中のダミーメモリセルトランジスタはすべてＥ型で
ある。このダミーセルナンド束１〜ｎは選択されたメモ
リセルがＥ型トランジスタの場合の本体ナンド束と等価
である。またワード線WLS，WLS′との接続は従来の第39
図と同様となっている。
このような構成では、メモリセル及びダミーセル、さ
らに、本体側ビット線、ダミービット線の電源ノイズに
よる影響は等しいものとなっているので、Ｅタイプのメ
モリセルが選択された時のＶINの電位とＶR1の電位は、
電源ノイズがある場合でも等しくなる。
らに、本体側ビット線、ダミービット線の電源ノイズに
よる影響は等しいものとなっているので、Ｅタイプのメ
モリセルが選択された時のＶINの電位とＶR1の電位は、
電源ノイズがある場合でも等しくなる。
第42図はｎ＝８の場合のダミーセルナンド束DMB1〜ｎ
の１つを示したもので、８個のＥ型トランジスタが直列
接続されている。第43図はｎ＝８の場合のワード線WL1
〜WL8を選択するためのデコーダ、第45図はリファレン
スデコーダ15の一実施例を示している。第43図の回路は
ナンド回路であり、ワード線WL1〜WL8に対応して８個設
けられている。第44図に示すように、P,Q,Rへの入力が
各ワード線に対して異ならせたアドレス入力A0〜A2の組
み合わせからなり、ただ一本のワード線が選択され“0"
レベルとなる。他の７本のワード線が非選択の“1"レベ
ルとなるようになっている。第45図は、リファレンスデ
コーダの一例を示す。この回路はナンド回路とインバー
タからなっている。第46図に示すようにA0〜A2を組合わ
せたアドレス入力により、ただ１つのリファレンスカラ
ムゲートが選択されオンするようになっている。第43図
から第46図までから分るように、WL1が選択されるとRG
1、WL8が選択された時はRG8がそれぞれ選択されるよう
になっている。
の１つを示したもので、８個のＥ型トランジスタが直列
接続されている。第43図はｎ＝８の場合のワード線WL1
〜WL8を選択するためのデコーダ、第45図はリファレン
スデコーダ15の一実施例を示している。第43図の回路は
ナンド回路であり、ワード線WL1〜WL8に対応して８個設
けられている。第44図に示すように、P,Q,Rへの入力が
各ワード線に対して異ならせたアドレス入力A0〜A2の組
み合わせからなり、ただ一本のワード線が選択され“0"
レベルとなる。他の７本のワード線が非選択の“1"レベ
ルとなるようになっている。第45図は、リファレンスデ
コーダの一例を示す。この回路はナンド回路とインバー
タからなっている。第46図に示すようにA0〜A2を組合わ
せたアドレス入力により、ただ１つのリファレンスカラ
ムゲートが選択されオンするようになっている。第43図
から第46図までから分るように、WL1が選択されるとRG
1、WL8が選択された時はRG8がそれぞれ選択されるよう
になっている。
これに対し、ダミーセルナンド束DMBn＋１〜DMBn＋ｎ
は第47図に示すように構成される。それぞれのダミーセ
ルナンド束は、ただ１つのＤ型トランジスタを含む。残
りのダミーセルトランジスタはＥ型である。すなわち、
ダミーセルナンド束DMBn＋１では、ワード線WL1に接続
されているメモリセルのみがＤ型であり、ダミーセルナ
ンド束DMBn＋２ではワード線WL2に接続されているダミ
ーメモリセルのみがＤ型であり、同様にダミーセルナン
ド束DMBn＋ｎはワード線WLnに接続されているメモリセ
ルのみがＤ型となっている。そして40図から明らかなよ
うに、ダミーセルナンド束DMBn＋１は共通のダミービッ
ト線に接続され、リファレンスカラムゲートRGn＋１に
接続される。また、ダミーセルナンド束DMBn＋ｎは共通
のダミービット線に接続され、リファレンスカラムゲー
トRGn＋ｎに接続される。リファレンスカラムゲートRGn
＋１〜RGn＋ｎの反対側は共通に接続され、リファレン
ス電位ＶR2を作る。
は第47図に示すように構成される。それぞれのダミーセ
ルナンド束は、ただ１つのＤ型トランジスタを含む。残
りのダミーセルトランジスタはＥ型である。すなわち、
ダミーセルナンド束DMBn＋１では、ワード線WL1に接続
されているメモリセルのみがＤ型であり、ダミーセルナ
ンド束DMBn＋２ではワード線WL2に接続されているダミ
ーメモリセルのみがＤ型であり、同様にダミーセルナン
ド束DMBn＋ｎはワード線WLnに接続されているメモリセ
ルのみがＤ型となっている。そして40図から明らかなよ
うに、ダミーセルナンド束DMBn＋１は共通のダミービッ
ト線に接続され、リファレンスカラムゲートRGn＋１に
接続される。また、ダミーセルナンド束DMBn＋ｎは共通
のダミービット線に接続され、リファレンスカラムゲー
トRGn＋ｎに接続される。リファレンスカラムゲートRGn
＋１〜RGn＋ｎの反対側は共通に接続され、リファレン
ス電位ＶR2を作る。
このような構成で、例えばワード線WL1が選択される
と、リファレンスデコーダにより、RGn＋１がオンする
ように選択され、ダミーセルナンド束ｎ＋１のWL1に接
続されたＤ型のダミーセルからリファレンス電位ＶR2が
作られる。同様に、ワード線WLnが選択されるとリファ
レンスデコーダによりリファレンスカラムゲートRGn＋
ｎが選択され、ダミーセルナンド束DMBn＋ｎの、ワード
線WLnに接続されたＤ型のダミーセルからリファレンス
電位ＶR2が作られる。
と、リファレンスデコーダにより、RGn＋１がオンする
ように選択され、ダミーセルナンド束ｎ＋１のWL1に接
続されたＤ型のダミーセルからリファレンス電位ＶR2が
作られる。同様に、ワード線WLnが選択されるとリファ
レンスデコーダによりリファレンスカラムゲートRGn＋
ｎが選択され、ダミーセルナンド束DMBn＋ｎの、ワード
線WLnに接続されたＤ型のダミーセルからリファレンス
電位ＶR2が作られる。
このような構成により、メモリセルアレイ中にダミー
セルを作ることができ、また、ダミーセルナンド束中の
Ｄ型メモリセルはただ１個のみにすることができる。
セルを作ることができ、また、ダミーセルナンド束中の
Ｄ型メモリセルはただ１個のみにすることができる。
また、このように構成することで、ダミーセルもワー
ド線WLでコントロールされるため、ＶR2の電位はＶINの
“0"レベルの電位よりも低くなることはない。
ド線WLでコントロールされるため、ＶR2の電位はＶINの
“0"レベルの電位よりも低くなることはない。
このように、この実施例では、ナンド型マスクROMに
おいても、電源マージンが広く、しかも高速で電源ノイ
ズに強い半導体メモリを提供することができる。
おいても、電源マージンが広く、しかも高速で電源ノイ
ズに強い半導体メモリを提供することができる。
メモリセルアレイ中に不良のメモリセルが存在した場
合、この不良のメモリセルの代りに使用される予備のメ
モリセルを備えた半導体メモリが知られている。
合、この不良のメモリセルの代りに使用される予備のメ
モリセルを備えた半導体メモリが知られている。
次にこのような予備のメモリセルを有した、半導体メ
モリに本発明を適用した実施例について説明する。
モリに本発明を適用した実施例について説明する。
第48図は、例えばデータ書換え可能な不揮発性半導体
メモリ（以下EPROMと記す）の一般的な構成を示してお
り、21は行アドレスバッファ回路、22は行デコーダ回
路、23はメモリセルアレイ、24は行アドレス・バッファ
回路、25は列デコーダ、26はカラムゲートトランジス
タ、27はアドレス変化検出（ATD）回路、28はセンス・
アンプ回路、29は出力バッファ回路、30は冗長回路及び
予備デコーダ回路、31は予備メモリセルアレイである。
メモリ（以下EPROMと記す）の一般的な構成を示してお
り、21は行アドレスバッファ回路、22は行デコーダ回
路、23はメモリセルアレイ、24は行アドレス・バッファ
回路、25は列デコーダ、26はカラムゲートトランジス
タ、27はアドレス変化検出（ATD）回路、28はセンス・
アンプ回路、29は出力バッファ回路、30は冗長回路及び
予備デコーダ回路、31は予備メモリセルアレイである。
外部から行アドレス信号A0〜Aiが入力される行デコー
ダ22によりワード線WL0〜WLmのうちの一本が選ばれ、外
部からの列アドレス入力信号B0〜Bjが入力される列デコ
ーダ25によりビット線BL0〜BLnのうちの一本が選ばれ
る。選択されたワード線とビット線の交点に置かれたメ
モリセルが選択される。
ダ22によりワード線WL0〜WLmのうちの一本が選ばれ、外
部からの列アドレス入力信号B0〜Bjが入力される列デコ
ーダ25によりビット線BL0〜BLnのうちの一本が選ばれ
る。選択されたワード線とビット線の交点に置かれたメ
モリセルが選択される。
このメモリセルのデータは、センスアンプにより検
出、増幅され出力バッファ回路を通して、チップ外部へ
と出力される。
出、増幅され出力バッファ回路を通して、チップ外部へ
と出力される。
第48図のセンス・アンプ回路28は、第１図及び、第２
図に記載の構成となっており、アドレスの変化を検知す
るATD回路27の出力信号φにより、ビット線のイコライ
ズとプリチャージ動作が行なわれている。
図に記載の構成となっており、アドレスの変化を検知す
るATD回路27の出力信号φにより、ビット線のイコライ
ズとプリチャージ動作が行なわれている。
第50図は、冗長回路30の回路図である。
ここで51〜60はエンハンスメント型MOSトランジス
タ、61は電源端子、62〜64,81はインバータ、65〜66は
ナンド回路、70〜72はヒューズである。
タ、61は電源端子、62〜64,81はインバータ、65〜66は
ナンド回路、70〜72はヒューズである。
ヒユーズ70を切ると、第48図で示す冗長回路および予
備デコーダ回路30が使用可能になる。
備デコーダ回路30が使用可能になる。
ヒューズ71〜72を選択的に切ることにより、不良のメ
モリセルに対応したアドレスが入力されたとき、予備行
デコーダにより、一本の予備ワード線が選択される。同
時に通常使用の行デコーダによるワード線の選択がやめ
られる。
モリセルに対応したアドレスが入力されたとき、予備行
デコーダにより、一本の予備ワード線が選択される。同
時に通常使用の行デコーダによるワード線の選択がやめ
られる。
セルアレイ内に不良のメモリセルが存在し、このメモ
リセルに対応するアドレスが入力された場合、そのアド
レスが入力されている間、不良のメモリセルを含む行線
の使用を禁止するため、予備デコーダの成立を検出する
信号（EWS）により、信号▲▼が論理“0"にな
る。
リセルに対応するアドレスが入力された場合、そのアド
レスが入力されている間、不良のメモリセルを含む行線
の使用を禁止するため、予備デコーダの成立を検出する
信号（EWS）により、信号▲▼が論理“0"にな
る。
信号▲▼が論理“0"にされることによって、全
てのワード線が非選択になる。この時予備のワード線
（RWL）が選択され、予備のメモリセルが選ばれる。
てのワード線が非選択になる。この時予備のワード線
（RWL）が選択され、予備のメモリセルが選ばれる。
しかし、このように予備メモリセルかせ選ばれる場
合、外部から入力されるアドレス信号の変化は、アドレ
スバッファ回路21→冗長回路及び予備デコーダ回路30を
介して伝達され、予備メモリセルが選択される。一方、
このアドレス信号の変化は、アドレスバッファ回路21か
ら行デコーダ22へも伝えられる。行デコーダ22は、冗長
回路及び予備デコーダ回路30から信号▲▼によ
り、制御される。すなわち、行デコーダは、アドレスバ
ッファ回路21と、冗長回路及び予備デコーダ回路30の２
つの回路を経由して出力される信号で制御されるため、
アドレスバッファ回路21と、行デコーダ22の２つの回路
を経由したワード線の駆動信号も出力される。つまり、
冗長回路及び予備デコーダ回路30からの信号▲▼
が完全に論理“0"になるまで、行デコーダ22により選択
されワード線は論理“1"になっている。すなわち通常使
用のワード線の使用が禁止されるまでの間は、不良のメ
モリセルを含むワード線も選択されるため、不良メモリ
セルも選択されてしまう。
合、外部から入力されるアドレス信号の変化は、アドレ
スバッファ回路21→冗長回路及び予備デコーダ回路30を
介して伝達され、予備メモリセルが選択される。一方、
このアドレス信号の変化は、アドレスバッファ回路21か
ら行デコーダ22へも伝えられる。行デコーダ22は、冗長
回路及び予備デコーダ回路30から信号▲▼によ
り、制御される。すなわち、行デコーダは、アドレスバ
ッファ回路21と、冗長回路及び予備デコーダ回路30の２
つの回路を経由して出力される信号で制御されるため、
アドレスバッファ回路21と、行デコーダ22の２つの回路
を経由したワード線の駆動信号も出力される。つまり、
冗長回路及び予備デコーダ回路30からの信号▲▼
が完全に論理“0"になるまで、行デコーダ22により選択
されワード線は論理“1"になっている。すなわち通常使
用のワード線の使用が禁止されるまでの間は、不良のメ
モリセルを含むワード線も選択されるため、不良メモリ
セルも選択されてしまう。
このため不良メモリセルが選択される時、予備のワー
ド線により選択された予備メモリセルと、ワード線によ
り選択された不良のメモリセルの２つが選択されてしま
う事になる。
ド線により選択された予備メモリセルと、ワード線によ
り選択された不良のメモリセルの２つが選択されてしま
う事になる。
このような冗長回路を使用した場合、第１図及び第２
図の本発明のセンスアンプを用いると、以下の様な場合
に問題点がある事が判った。
図の本発明のセンスアンプを用いると、以下の様な場合
に問題点がある事が判った。
このような予備メモリセルを有した半導体メモリにお
いては、１本のワード線に接続される複数のメモリセル
のうちの１つのメモリセルが不良であっても、２本のワ
ード線の代わりに予備のワード線を使用することによっ
て、不良のメモリセルの代わりに予備のメモリセルを使
用する。このため、不良のメモリセルが含まれるワード
線に関する不良のメモリセルも予備のメモリセルに置き
かえられる。例えば第１図のEPROMの場合、不良のメモ
リセルが含まれるワード線の良のメモリセルに大して
は、データが書き込まれないため、メモリセルの浮遊ゲ
ートに電子が注入されていない。
いては、１本のワード線に接続される複数のメモリセル
のうちの１つのメモリセルが不良であっても、２本のワ
ード線の代わりに予備のワード線を使用することによっ
て、不良のメモリセルの代わりに予備のメモリセルを使
用する。このため、不良のメモリセルが含まれるワード
線に関する不良のメモリセルも予備のメモリセルに置き
かえられる。例えば第１図のEPROMの場合、不良のメモ
リセルが含まれるワード線の良のメモリセルに大して
は、データが書き込まれないため、メモリセルの浮遊ゲ
ートに電子が注入されていない。
予備のワード線に接続された予備のメモリセルの浮遊
ゲートに電子が注入されており、この予備のワード線に
置きかえらた不良のメモリセルが含まれるワード線によ
って接続されたメモリセルに電子が注入されていない場
合、選択された予備メモリセルのデータを読む速度が遅
くなる問題がおこった。
ゲートに電子が注入されており、この予備のワード線に
置きかえらた不良のメモリセルが含まれるワード線によ
って接続されたメモリセルに電子が注入されていない場
合、選択された予備メモリセルのデータを読む速度が遅
くなる問題がおこった。
上記の様に予備メモリセルを使用した場合、ビット線
BLには選択された浮遊ゲートに電子が注入された予備メ
モリセルの他に、浮遊ゲートに電子が注入されていない
メモリセルMmも接続されている。このメモリセルMmのゲ
ートには、動作不良を起こしているメモリセルを含むワ
ード線WLが接続されており、このワード線WLは、前述の
通り、一時的に選択される。このワード線WLは、3nsの
間選択されていることが分った。このため、このメモリ
セルMmは、3nsの間オン状態となっている。
BLには選択された浮遊ゲートに電子が注入された予備メ
モリセルの他に、浮遊ゲートに電子が注入されていない
メモリセルMmも接続されている。このメモリセルMmのゲ
ートには、動作不良を起こしているメモリセルを含むワ
ード線WLが接続されており、このワード線WLは、前述の
通り、一時的に選択される。このワード線WLは、3nsの
間選択されていることが分った。このため、このメモリ
セルMmは、3nsの間オン状態となっている。
この期間ビット線BLは上記メモリセルMmにより放電さ
れる。
れる。
結果として、第２図の第１のセンスアンプの出力Ａ
は、“0"データの記憶された予備メモリセルを選択して
いるにもかかわらず理論“1"レベルへと変化するため、
第３のセンスアンプから、“1"データのメモリセルデー
タに対応する論理“0"レベルの出力信号Ｄが出力され
る。
は、“0"データの記憶された予備メモリセルを選択して
いるにもかかわらず理論“1"レベルへと変化するため、
第３のセンスアンプから、“1"データのメモリセルデー
タに対応する論理“0"レベルの出力信号Ｄが出力され
る。
3nsec経過すると、メモリセルMm0によるビット線BLの
放電はなくなり、ビット線BLの電位は、第１のダミービ
ット線と同じ電位まで充電される結果、第１のセンスア
ンプのＰチャネルトランジスタS1,S2は非導通状態とな
る。ノードN2の電位がほぼＮチャネルトランジスタの閾
値電圧であるためVssとＰチャネルトランジスタS1の間
に接続されているＮチャネルトランジスタによるノード
N2の放電スピードは遅く、第１のセンスアンプの出力信
号Ａは、例えば20nsec後に論理“1"から論理“0"へと変
化する。
放電はなくなり、ビット線BLの電位は、第１のダミービ
ット線と同じ電位まで充電される結果、第１のセンスア
ンプのＰチャネルトランジスタS1,S2は非導通状態とな
る。ノードN2の電位がほぼＮチャネルトランジスタの閾
値電圧であるためVssとＰチャネルトランジスタS1の間
に接続されているＮチャネルトランジスタによるノード
N2の放電スピードは遅く、第１のセンスアンプの出力信
号Ａは、例えば20nsec後に論理“1"から論理“0"へと変
化する。
このため、“0"データの検知スピードは20ns程度遅れ
てしまっていた。
てしまっていた。
本実施例は上記の事情により予備メモリセルが選択さ
れた場合でも、高速動作可能な半導体メモリを提供する
ことを目的としてなされたものである。
れた場合でも、高速動作可能な半導体メモリを提供する
ことを目的としてなされたものである。
第49図は従来のアドレスバッファ回路21及びATD回路2
7を示す。
7を示す。
第49図（ａ）に示すアドレスバッファ回路およびATD
回路において、Aiはアドレス入力、▲▼は外部から
のチップイネーブル信号（あるいはチップ選択信号）に
応答してチップイネーブルバッファ回路（図示せず）に
より生成された集積回路チップを動作状態にしたり待機
状態にするための内部チップイネーブル信号、Vccは電
源電位、Vssは接地電位である。Ai入力および信号▲
▼は、アドレスバッファ回路における二入力のノアゲ
ートNR1に入力され、このノアゲートNR1の出力側には、
三段のインバータI1〜I3が接続され、また、このインバ
ータI1の出力側には、三段のインバータI1′〜I3′が接
続されている。インバータI2,I3の出力およびインバー
タI2′,I3′の出力は、ATD回路27に入力される。
回路において、Aiはアドレス入力、▲▼は外部から
のチップイネーブル信号（あるいはチップ選択信号）に
応答してチップイネーブルバッファ回路（図示せず）に
より生成された集積回路チップを動作状態にしたり待機
状態にするための内部チップイネーブル信号、Vccは電
源電位、Vssは接地電位である。Ai入力および信号▲
▼は、アドレスバッファ回路における二入力のノアゲ
ートNR1に入力され、このノアゲートNR1の出力側には、
三段のインバータI1〜I3が接続され、また、このインバ
ータI1の出力側には、三段のインバータI1′〜I3′が接
続されている。インバータI2,I3の出力およびインバー
タI2′,I3′の出力は、ATD回路27に入力される。
第49図（ａ）のATD回路においては、インバータI3の
出力AiがインバータI4に入力され、このインバータI4の
出力側に、ゲートにVcc電位が与えられたＮチャネルト
ランジスタとゲートにVss電位が与えられたＰチャネル
トランジスタとが並列に接続されてなる転送ゲートTG1
を介して二段のインバータI5、I6が接続されている。転
送ゲートTG1の出力ノードには、容量CP1及び容量CN1が
接続されている。容量CP1は、ソース・ドレインにVcc電
位が与えられたＰチャネルトランジスタからなり、ゲー
トがTG1の出力ノードに接続される。容量CN1はドレイン
・ソースにVss電位が与えられたＮチャネルトランジス
タらなりゲートがTG1の出力ノードに接続される。さら
に、TG1の出力ノードには、Vcc電位との間にＰチャネル
トランジスタP1が接続され、このトランジスタP1のゲー
トにインバータI3の出力Aiが入力されている。
出力AiがインバータI4に入力され、このインバータI4の
出力側に、ゲートにVcc電位が与えられたＮチャネルト
ランジスタとゲートにVss電位が与えられたＰチャネル
トランジスタとが並列に接続されてなる転送ゲートTG1
を介して二段のインバータI5、I6が接続されている。転
送ゲートTG1の出力ノードには、容量CP1及び容量CN1が
接続されている。容量CP1は、ソース・ドレインにVcc電
位が与えられたＰチャネルトランジスタからなり、ゲー
トがTG1の出力ノードに接続される。容量CN1はドレイン
・ソースにVss電位が与えられたＮチャネルトランジス
タらなりゲートがTG1の出力ノードに接続される。さら
に、TG1の出力ノードには、Vcc電位との間にＰチャネル
トランジスタP1が接続され、このトランジスタP1のゲー
トにインバータI3の出力Aiが入力されている。
そして、インバータI6の出力は、ソースがVss電位に
接続されたＮチャネルトランジスタN1のゲートに接続さ
れ、このＮチャネルトランジスタN1のドレインはゲート
がインバータI2′の出力に接続されたＮチャネルトラン
ジスタN2のソースが接続されている。
接続されたＮチャネルトランジスタN1のゲートに接続さ
れ、このＮチャネルトランジスタN1のドレインはゲート
がインバータI2′の出力に接続されたＮチャネルトラン
ジスタN2のソースが接続されている。
また、インバータI3′の出力▲▼がインバータI
4′に入力され、このインバータI4′の出力側に、ゲー
トにVcc電位が与えられたＮチャネルトランジスタとゲ
ートにVss電位が与えられたＰチャネルトランジスタと
が並列に接続されてなる転送ゲートTG1′を介して二段
のインバータI5′、I6′が接続されている。転送ゲート
TG1′の出力ノードには容量CP1′及び容量CN1′が接続
される。容量CP1′はソース・ドレインにVcc電位が与え
られたＰチャネルトランジスタからなり、ゲートがTG
1′の出力ノードに接続される。容量CN1′はドレイン・
ソースにVss電位が与えられたＮチャネルトランジスタ
からなり、ゲートがTG1′の出力ノードに接続される。
さらにTG1′の出力ノードには、Vcc電位との間にＰチャ
ネルトランジスタP1′が接続され、このトランジスタP
1′のゲートにインバータI3′の出力Aiが入力されてい
る。
4′に入力され、このインバータI4′の出力側に、ゲー
トにVcc電位が与えられたＮチャネルトランジスタとゲ
ートにVss電位が与えられたＰチャネルトランジスタと
が並列に接続されてなる転送ゲートTG1′を介して二段
のインバータI5′、I6′が接続されている。転送ゲート
TG1′の出力ノードには容量CP1′及び容量CN1′が接続
される。容量CP1′はソース・ドレインにVcc電位が与え
られたＰチャネルトランジスタからなり、ゲートがTG
1′の出力ノードに接続される。容量CN1′はドレイン・
ソースにVss電位が与えられたＮチャネルトランジスタ
からなり、ゲートがTG1′の出力ノードに接続される。
さらにTG1′の出力ノードには、Vcc電位との間にＰチャ
ネルトランジスタP1′が接続され、このトランジスタP
1′のゲートにインバータI3′の出力Aiが入力されてい
る。
そして、インバータI6′の出力は、ソースがVss電位
に接続されたＮチャネルトランジスタN1′のゲートに接
続され、このＮチャネルトランジスタN1′のドレインは
ゲートがインバータI2の出力に接続されたＮチャネルト
ランジスタN2′のソースが接続されている。Ｎチャネル
トランジスタN2′およびＮチャネルトランジスタN2の各
ドレインは相互に接続されており、この接続点（ノード
ND1）にはインバータI8の入力端が接続されると共に、
ソースがVccに接続されゲートに信号▲▼が入力さ
れるＰチャネルトランジスタI7のドレインが接続されて
いる。
に接続されたＮチャネルトランジスタN1′のゲートに接
続され、このＮチャネルトランジスタN1′のドレインは
ゲートがインバータI2の出力に接続されたＮチャネルト
ランジスタN2′のソースが接続されている。Ｎチャネル
トランジスタN2′およびＮチャネルトランジスタN2の各
ドレインは相互に接続されており、この接続点（ノード
ND1）にはインバータI8の入力端が接続されると共に、
ソースがVccに接続されゲートに信号▲▼が入力さ
れるＰチャネルトランジスタI7のドレインが接続されて
いる。
さらにノードND1には、ＮチャネルトランジスタI7′
のドレインが接続され、このトランジスタI7′のゲート
は、信号▲▼が入力され、ソースは接地される。
のドレインが接続され、このトランジスタI7′のゲート
は、信号▲▼が入力され、ソースは接地される。
なお、インバータI4からＮチャネルトランジスタN1ま
での回路、およびインバータI4′からＮチャネルトラン
ジスタN1′までの回路は、それぞれ所定の遅延時間を有
する遅延回路Ｔを形成している。
での回路、およびインバータI4′からＮチャネルトラン
ジスタN1′までの回路は、それぞれ所定の遅延時間を有
する遅延回路Ｔを形成している。
第49図（ａ）のアドレスバッハァ回路およびATD回路
において、▲▼が論理“0"となりチップが選択状態
（動作状態）になると、ノードND1が“1"になる。この
時、アドレス入力Aiが変化すると、Ｎチャネルトランジ
スタN2′またはＮチャネルトランジスタN2の対応するも
のがオンになり、ノードND1が論理“0"になる。この
後、遅延回路Ｔの所定遅延時間後に、Ｎチャネルトラン
ジスタN1′またはＮチャネルトランジスタN1の対応する
ものがオフになり、ノードND1が再び論理“1"になる。
このためインバータI9から所定のパルス幅を有する論理
“0"の信号ATDiが出力される。各アドレス入力にそれぞ
れ対応して設けられる第49図（ａ）のアドレスバッハァ
回路およびATD回路からの信号ATDiは、それぞれ第49図
（ｂ）に示すナンド回路に入力される。
において、▲▼が論理“0"となりチップが選択状態
（動作状態）になると、ノードND1が“1"になる。この
時、アドレス入力Aiが変化すると、Ｎチャネルトランジ
スタN2′またはＮチャネルトランジスタN2の対応するも
のがオンになり、ノードND1が論理“0"になる。この
後、遅延回路Ｔの所定遅延時間後に、Ｎチャネルトラン
ジスタN1′またはＮチャネルトランジスタN1の対応する
ものがオフになり、ノードND1が再び論理“1"になる。
このためインバータI9から所定のパルス幅を有する論理
“0"の信号ATDiが出力される。各アドレス入力にそれぞ
れ対応して設けられる第49図（ａ）のアドレスバッハァ
回路およびATD回路からの信号ATDiは、それぞれ第49図
（ｂ）に示すナンド回路に入力される。
このナンド回路の出力信号ATDは、第49図（ｂ）に示
すインバータ４段で、波形整形・増幅され、その出力信
号φはセンス回路のプリチャージトランジスタ及びイコ
ライズトランジスタのゲートに入力される。
すインバータ４段で、波形整形・増幅され、その出力信
号φはセンス回路のプリチャージトランジスタ及びイコ
ライズトランジスタのゲートに入力される。
第51図は本発明の第13の実施例を示す。第49図）ａ）
に示す。従来回路の構成との違いは、インバータI4の出
力側にゲートにVcc電位が与えられたＮチャネルトラン
ジスタとゲートにVss電位が与えられたＰチャネルトラ
ンジスタとが並列に接続されてなる転送ゲートTG2と、
ゲートに信号RDDが入力されたＮチャネルトランジスタ
とゲート信号▲▼が入力されたＰチャネルトラン
ジスタとが並列に接続されてなる転送ゲートTG3とが、
並列に接続されている点である。インバータＩ′４の出
力にも同様に、TG2′と転送ゲートTG3に対応するTG3′
とが並列に接続されている。
に示す。従来回路の構成との違いは、インバータI4の出
力側にゲートにVcc電位が与えられたＮチャネルトラン
ジスタとゲートにVss電位が与えられたＰチャネルトラ
ンジスタとが並列に接続されてなる転送ゲートTG2と、
ゲートに信号RDDが入力されたＮチャネルトランジスタ
とゲート信号▲▼が入力されたＰチャネルトラン
ジスタとが並列に接続されてなる転送ゲートTG3とが、
並列に接続されている点である。インバータＩ′４の出
力にも同様に、TG2′と転送ゲートTG3に対応するTG3′
とが並列に接続されている。
信号RDDが論理“1"で、信号▲▼が論理“0"の
時、転送ゲートTG3はONし、TG2とTG3を並列につないだ
合成された導通抵抗と従来のTG1の導通抵抗とは同じに
なる様設定しておく。同様に転送ゲートTG3′がONした
時のTG2′とTG3′を並列につないだ合成された導通抵抗
と従来のTG1′の導通抵抗も同じになる様設定してお
く。
時、転送ゲートTG3はONし、TG2とTG3を並列につないだ
合成された導通抵抗と従来のTG1の導通抵抗とは同じに
なる様設定しておく。同様に転送ゲートTG3′がONした
時のTG2′とTG3′を並列につないだ合成された導通抵抗
と従来のTG1′の導通抵抗も同じになる様設定してお
く。
第52図は信号RDDと▲▼を出力する冗長回路で
あり、第50図と同じ構成要素には同じ番号を付してあ
る。
あり、第50図と同じ構成要素には同じ番号を付してあ
る。
インバータ62の出力信号を、インバータInAでうけ、
その出力信号をRDDとし、RDDをインバータInBでうけ、
その出力信号を▲▼とする。
その出力信号をRDDとし、RDDをインバータInBでうけ、
その出力信号を▲▼とする。
このような実施例の動作について以下に説明する。
予備メモリセルを使用していない場合はノードAAは、
ヒューズ70によって電源Vssにつながっており、論理
“0"となっている。したがって、ノードBBは論理“1"、
ノードCCは論理“0"となり、信号RDDは論理“1"とな
り、信号▲▼は、“0"となる。
ヒューズ70によって電源Vssにつながっており、論理
“0"となっている。したがって、ノードBBは論理“1"、
ノードCCは論理“0"となり、信号RDDは論理“1"とな
り、信号▲▼は、“0"となる。
この論理“1"の信号RDDと論理“0"の信号▲▼
をうけ第51図の転送ゲートTG3とTG3′は導通する。
をうけ第51図の転送ゲートTG3とTG3′は導通する。
前述の通り、イコライズ時間を決めている信号φのパ
ルス幅は、遅延回路Ｔによって決まっている。このた
め，予備メモリセルを使用していない場合のパルス幅
は、従来回路のパルス幅と同じである。
ルス幅は、遅延回路Ｔによって決まっている。このた
め，予備メモリセルを使用していない場合のパルス幅
は、従来回路のパルス幅と同じである。
次に予備メモリセルを使用した場合についてのべる。
予備メモリセルを使用する場合は、ヒューズ70を切
る。電源が投入された時、電源Vccにつながれたキャパ
シタ51によりノードAAの電位は上がり、次段のインバー
タを反転させ、ノードBBは論理“0"となる。ノードBBの
“0"を受け、トランジスタ52がオンし、ノードAAは電源
Vccに接続され論理“1"が安定して保持される。ノードC
Cは論理“1"となり、信号RDDは論理“0"になり、信号▲
▼は論理“1"になる。
る。電源が投入された時、電源Vccにつながれたキャパ
シタ51によりノードAAの電位は上がり、次段のインバー
タを反転させ、ノードBBは論理“0"となる。ノードBBの
“0"を受け、トランジスタ52がオンし、ノードAAは電源
Vccに接続され論理“1"が安定して保持される。ノードC
Cは論理“1"となり、信号RDDは論理“0"になり、信号▲
▼は論理“1"になる。
この信号RDDと信号▲▼を受け第51図の転送ゲ
ートTG3とTG3′は非導通状態となり、遅延時間Ｔは予備
メモリセルを使用しない時よりも長くなる。
ートTG3とTG3′は非導通状態となり、遅延時間Ｔは予備
メモリセルを使用しない時よりも長くなる。
例えばTG3とTG3′とが非導通状態の時、遅延回路Ｔに
おける遅延時間が3nsec長くなるように、TG2、TG2′、T
F3′のそれぞれの導通抵抗を決めれば、イコライズ信号
φのパルス幅は3ns長くなる。
おける遅延時間が3nsec長くなるように、TG2、TG2′、T
F3′のそれぞれの導通抵抗を決めれば、イコライズ信号
φのパルス幅は3ns長くなる。
これにより、予備のメモリセルが選択され、予備のメ
モリセルからデータを読み出す時、ビット線BL、ダミー
ビット線DBL1,DBL2のプリチャージ及びイコライズされ
る時間が3nsec長くなり、不良のメモリセルが接続され
る行線が、論理“1"となり信号▲▼によって論理
“0"とされる3nsecの間プリチャージ、及びイコライズ
が続けられる。このため、イコライズ終了時に前述の様
な誤動作を起こす事はない。
モリセルからデータを読み出す時、ビット線BL、ダミー
ビット線DBL1,DBL2のプリチャージ及びイコライズされ
る時間が3nsec長くなり、不良のメモリセルが接続され
る行線が、論理“1"となり信号▲▼によって論理
“0"とされる3nsecの間プリチャージ、及びイコライズ
が続けられる。このため、イコライズ終了時に前述の様
な誤動作を起こす事はない。
上記の実施は、第51図に示したATD回路を利用して、
予備メモリセルを使用した時、信号φのパルス幅を長く
したが、第49図（ｂ）を利用しても、信号φのパルス幅
を長くすることができる。この例を、第53図を用いて説
明する。
予備メモリセルを使用した時、信号φのパルス幅を長く
したが、第49図（ｂ）を利用しても、信号φのパルス幅
を長くすることができる。この例を、第53図を用いて説
明する。
第53図は従来の第49図（ｂ）の信号ATDを受けてイコ
ライズパルス信号φを形成するインバータ４段のうち
の、２段目と３段目のインバータを改良している。
ライズパルス信号φを形成するインバータ４段のうち
の、２段目と３段目のインバータを改良している。
２段目のインバータIN2のＮチャネル型トランジスタT
r11のソースと接地との間に導通抵抗の大きいＮチャネ
ル型トランジスタTr12と導通抵抗の小さいＮチャネル型
トランジスタTr13とを並列に接続してある。
r11のソースと接地との間に導通抵抗の大きいＮチャネ
ル型トランジスタTr12と導通抵抗の小さいＮチャネル型
トランジスタTr13とを並列に接続してある。
また３段目インバータIN3のＰチャネル型トランジス
タTr14のソースと電源Vccとの間に導通抵抗の大きいＰ
チャネル型トランジスタTr15と導通抵抗の小さいＰチャ
ネル型トランジスタTr16とを並列に接続してある。
タTr14のソースと電源Vccとの間に導通抵抗の大きいＰ
チャネル型トランジスタTr15と導通抵抗の小さいＰチャ
ネル型トランジスタTr16とを並列に接続してある。
上記、Ｎチャネル型トランジスタTr13のゲートには信
号RDDが入力され、Ｐチャネル型トランジスタTr16のゲ
ートには信号▲▼が入力される。Ｎチャネル型ト
ランジスタTr12のゲートは、１段目のインバータIN1の
出力に接続され、Ｐチャネル型トランジスタTr15のゲー
トはインバータIN2の出力に接続される。
号RDDが入力され、Ｐチャネル型トランジスタTr16のゲ
ートには信号▲▼が入力される。Ｎチャネル型ト
ランジスタTr12のゲートは、１段目のインバータIN1の
出力に接続され、Ｐチャネル型トランジスタTr15のゲー
トはインバータIN2の出力に接続される。
以下上記回路の動作について説明する。
予備メモリセルを使用する場合について考える。
この場合、前述の通り信号RDDは、論理“0"となって
おり、信号▲▼は論理“1"となっている。したが
ってトランジスタTr13とトランジスタTr16はオフする。
おり、信号▲▼は論理“1"となっている。したが
ってトランジスタTr13とトランジスタTr16はオフする。
このため、インバータIN2のゲート入力が、論理“0"
から論理“1"へ変化する時、インバータIN2の出力は、
トランジスタTr11と、トランジスタTr12を介して放電さ
れる。
から論理“1"へ変化する時、インバータIN2の出力は、
トランジスタTr11と、トランジスタTr12を介して放電さ
れる。
また、インバータIN3のゲート入力が、論理“1"から
論理“0"へ変化する時、インバータIN3の出力は、トラ
ンジスタTr15と、トランジスタTr14を介して充電され
る。
論理“0"へ変化する時、インバータIN3の出力は、トラ
ンジスタTr15と、トランジスタTr14を介して充電され
る。
インバータIN2の出力は、導通抵抗の大きいトランジ
スタTr12を通して放電されるため、この放電速度は、予
備メモリセルを使用しない信号RDDが論理“1"のトラン
ジスタTr13がオンしている時のインバータIN2の出力を
トランジスタTr12とTr13とで放電するよりも、インバー
タIN2の出力の放電速度は遅い。
スタTr12を通して放電されるため、この放電速度は、予
備メモリセルを使用しない信号RDDが論理“1"のトラン
ジスタTr13がオンしている時のインバータIN2の出力を
トランジスタTr12とTr13とで放電するよりも、インバー
タIN2の出力の放電速度は遅い。
すなわち、トランジスタTr11、トランジスタTr12,ト
ランジスタTr13を介して、インバータIN2の出力を放電
する方が、トランジスタTr11、トランジスタTr12のみを
介して、インバータIN2の出力を放電するよりも速い。
ランジスタTr13を介して、インバータIN2の出力を放電
する方が、トランジスタTr11、トランジスタTr12のみを
介して、インバータIN2の出力を放電するよりも速い。
同様に、トランジスタTr14、トランジスタTr15,トラ
ンジスタTr16を介してインバータIN3の出力を充電する
方がトランジスタTr14、トランジスタTr15のみを介して
インバータIN3の出力を充電するよりも速い。
ンジスタTr16を介してインバータIN3の出力を充電する
方がトランジスタTr14、トランジスタTr15のみを介して
インバータIN3の出力を充電するよりも速い。
インバータIN2の出力の放電速度とインバータIN3の出
力の充電速度との和が、予備メモリセルを使用する時
が、使用しない時よりも3ns遅くなるように、トランジ
スタTr11,Tr12,Tr13,Tr14,Tr15,Tr16の導通抵抗を設定
すればよい。
力の充電速度との和が、予備メモリセルを使用する時
が、使用しない時よりも3ns遅くなるように、トランジ
スタTr11,Tr12,Tr13,Tr14,Tr15,Tr16の導通抵抗を設定
すればよい。
したがって第51図に示した実施例と同様にパルス幅φ
を、予備メモリセルを使う時に、使わない時より長くで
きるため、誤動作を起こすことはない。
を、予備メモリセルを使う時に、使わない時より長くで
きるため、誤動作を起こすことはない。
予備メモリセルを使う時と、使わない時で、パルス信
号φのパルス幅を変化させたが、これは、パルス信号φ
に限らず、他のタイミングパルスのパルス幅を変化させ
ることも可能である。すなわち、予備メモリセルを使用
した時に、各タイミングパルスのパルス幅が最適になる
ように、各パルス幅を任意に決めることができるので、
予備メモリセルを使用した場合でも予備メモリセル選択
の信号経路に合わせ、タイミングパルスを最適に設定す
るので、読み出し速度を速められる。
号φのパルス幅を変化させたが、これは、パルス信号φ
に限らず、他のタイミングパルスのパルス幅を変化させ
ることも可能である。すなわち、予備メモリセルを使用
した時に、各タイミングパルスのパルス幅が最適になる
ように、各パルス幅を任意に決めることができるので、
予備メモリセルを使用した場合でも予備メモリセル選択
の信号経路に合わせ、タイミングパルスを最適に設定す
るので、読み出し速度を速められる。
以上のように、本発明によれば、メモリセルの記憶状
態に応じた第１および第２の２種類のダミーセルを設
け、メモリセルの記憶状態とダミーセルの記憶状態を比
較することによりメモリセルの記憶データを検出するよ
うにしているので、必要なメモリセルの数が少なくて良
く、高集積度のメモリ装置を提供することができる。
態に応じた第１および第２の２種類のダミーセルを設
け、メモリセルの記憶状態とダミーセルの記憶状態を比
較することによりメモリセルの記憶データを検出するよ
うにしているので、必要なメモリセルの数が少なくて良
く、高集積度のメモリ装置を提供することができる。
第１のダミービット線に微小電流を流すことにより、
浮遊状態になることを防止でき、誤動作を防止できる。
浮遊状態になることを防止でき、誤動作を防止できる。
リーク手段を設けた場合にはビット線とダミービット
線との電位の関係が適切化され、センス動作が高速化
し、マージンが拡大される。
線との電位の関係が適切化され、センス動作が高速化
し、マージンが拡大される。
イコライズ手段を設けた場合、ビット線、ダミービッ
ト線の電位を等しくし、動作を安定化させることができ
る。
ト線の電位を等しくし、動作を安定化させることができ
る。
プリチャージ手段を設けた場合にはイコライズ終了時
にイコライズ信号の変化によるビット線およびダミービ
ット線の電位変動を防止することができ、誤動作の発生
を防止することができる。
にイコライズ信号の変化によるビット線およびダミービ
ット線の電位変動を防止することができ、誤動作の発生
を防止することができる。
１ビット分のデータを２つのメモリセルで記憶し、そ
れぞれについて２つの状態のダミーセルでデータを取り
出すようにすることにより、高速のデータ検出が可能
で、また、イコライズを適切に行うことによりさらに高
速動作が可能となる。
れぞれについて２つの状態のダミーセルでデータを取り
出すようにすることにより、高速のデータ検出が可能
で、また、イコライズを適切に行うことによりさらに高
速動作が可能となる。
プログラムベリファイリード時に第２のビット線の出
力電圧を通常のリード時よりも高く設定し、専用のセン
スアンプを用いることにより書き込み時にメモリセルに
注入される電子量を増加させ、電圧マージンを拡大する
ことが可能となる。
力電圧を通常のリード時よりも高く設定し、専用のセン
スアンプを用いることにより書き込み時にメモリセルに
注入される電子量を増加させ、電圧マージンを拡大する
ことが可能となる。
メモリセルの浮遊ゲートに電子が注入されていなメモ
リセルに流れる電流より、第２のダミービット線に流れ
る電流が少なくすることにより、第２のセンスアンプの
出力が“0"と“1"の中間電位に達するのが速くなり、デ
ータ検出速度が向上する。
リセルに流れる電流より、第２のダミービット線に流れ
る電流が少なくすることにより、第２のセンスアンプの
出力が“0"と“1"の中間電位に達するのが速くなり、デ
ータ検出速度が向上する。
電源電圧よりも所定値だけ低い電圧を出力する電圧低
下回路と、ドレインが第１のダミーセルのドレインに接
続され、ゲートが電圧低下回路の出力により接続され
た、浮遊ゲートに電子が注入されないメモリセルと等価
な状態にある第３のダミーセルを設けることにより、動
作がさらに高速化される。
下回路と、ドレインが第１のダミーセルのドレインに接
続され、ゲートが電圧低下回路の出力により接続され
た、浮遊ゲートに電子が注入されないメモリセルと等価
な状態にある第３のダミーセルを設けることにより、動
作がさらに高速化される。
メモリセルがバイナリデータの“0"あるいは“1"をガ
ラスマスクにパターン化することにより、第１の観点に
よる装置と同様のマスクROMを得ることができる。
ラスマスクにパターン化することにより、第１の観点に
よる装置と同様のマスクROMを得ることができる。
メモリセルをMOSトランジスタがデプレッション型か
エンハンスメント型かでデータを記憶する不揮発性メモ
リセルで構成し、ダミーセルをナンド束トランジスタ列
で構成することにより、不揮発性半導体メモリ装置を得
ることができる。
エンハンスメント型かでデータを記憶する不揮発性メモ
リセルで構成し、ダミーセルをナンド束トランジスタ列
で構成することにより、不揮発性半導体メモリ装置を得
ることができる。
メモリセルアレイに予備メモリセルが併設され、不良
セルがある場合にはビット線とダミービット線をイコラ
イズするイコライズ時間を通常より長くすることによ
り、動作不良を起こしている行線が確実に非選択にな
り、誤動作を起こす可能性が減少する。
セルがある場合にはビット線とダミービット線をイコラ
イズするイコライズ時間を通常より長くすることによ
り、動作不良を起こしている行線が確実に非選択にな
り、誤動作を起こす可能性が減少する。
イコライズ時間の延長を適用することにより、誤動作
発生の可能性が減少する。
発生の可能性が減少する。
第１図は本発明の第１の実施例による半導体メモリ装置
の構成を示した回路図、第２図は同装置における第１、
第２及び第３のセンスアンプの構成を示した回路図、第
３図は同装置におけるイコライズ信号φ、電圧ＶIN、Ｖ
R1、ＶR2及び信号Ａ、Ｂ、Ｄの相互関係を示したタイミ
ングチャート、第４図は本発明の第２の実施例による第
３のセンスアンプの構成を示した回路図、第５図は本発
明の第３の実施例による半導体メモリ装置の構成を示し
た回路図、第６図は同装置におけるイコライズ信号φ、
電圧ＶIN、ＶR1、ＶR2及び信号Ａ、Ｂ、Ｄの相互関係を
示したタイムチャート、第７図は本発明の第４の実施例
による半導体メモリ装置の構成を示した回路図、第８図
は同装置のプログラムベリファイ時に電子注入量を増加
させるための手段の構成を示した回路図、第９図は同装
置におけるアドレス信号、ATDパルス信号、イコライズ
信号φ、ラッチパルス、出力信号Ｄ及び出力信号Ｆの相
互関係を示したタイミングチャート、第10図は第５の実
施例による半導体メモリ装置の構成を示した回路図、第
11図は第６の実施例による半導体メモリ装置におけるリ
ーク手段の構成を示した回路図、第12図は同装置におけ
る電源電圧の変化と、ノードVoutの電位関係を示した説
明図、第13図は第１の実施例をシリコン基板上で実現す
る際の回路配置を示した図、第14図はプリチャージ用の
トランジスタを省略した実施例を示す回路図、第15図は
メモリセルとダミーセルのゲート長の関係を示す素子平
面図、第16図はフィードバック型バイアスを用いた実施
例を示す回路図、第17図はフィードバックに用いるイン
バータを示す図、第18図〜第24図は第17図のインバータ
の各種の実施例を示す回路図、第25図はフィードバック
型ビット線バイアス回路の他の実施例を示す回路図、第
26図はビット線バイアス回路の半導体記憶装置内での接
続の様子を示す回路図、第27図および第28図はビット線
バイアス回路の他の実施例を示す回路図、第29図は第27
図に示した実施例の改良例を示す回路図、第30図はビッ
ト線電位とバイアス回路のフィードバック電位との関係
を示すグラフ、第31図は第29図と同様の効果を得ること
のできる他の実施例を示す回路図、第32図は第31図のC1
をダミービット線で置き換えた本発明の実施例を示す回
路図、第33図はイコライズ方式を改良した実施例を示す
回路図、第34図（Ａ）〜第34図（Ｄ）はイコライズされ
るビット線とダミービット線との関係を示す説明図、第
35図はイコライズされるビット線とダミービット線との
関係を説明するための２ビット構成の半導体メモリ装置
の概略構成図、第36図は第35図の一部の詳細構成を示す
回路図、第37図は第35図の構成におけるイコライズされ
るビット線とダミービット線との関係を示す説明図、第
38図は従来のナント型ROMメモリセルアレイのパターン
図、第39図はその回路図、第40図はナンド型ROMで第１
図のメモリ装置を実現した様子を示す回路図、第41図は
ダミーセルナンド束１〜ｎの構成の一例を示す回路図、
第42図は８本のワード線で構成されたメモリセルNAND束
の例、第43図は第42図に示すナンド型ROMのワード線選
択のためのデコーダの一例を示す回路図、第44図はアド
レス入力とワード線選択を示す図表、第45図は第42図に
示すナンド型ROMのリファレンスデコーダの一例を示す
回路図、第46図はアドレス入力とリファレンスカラムゲ
ートの選択を示す図表、第47図はダミーセルナンド束の
ｎ＋１〜ｎ＋ｎの構成を示す回路図、第48図は冗長回路
を有するEPROMの一般的な構成を示すブロック図、第49
図（ａ）はアドレスバッファ回路およびアドレス変化検
出回路の一例を示す回路図、第49図（ｂ）はパルス信号
ATDを発生させる回路を示す回路図、第50図は冗長回路
の一例を示す回路図、第51図は冗長回路を含む本発明の
実施例を示す回路図、第52図は第51図に使用する信号を
出力する冗長回路を示す回路図、第53図は冗長回路を含
む本発明の他の実施例を示す回路図、第54図は従来の半
導体メモリ装置の構成を示した回路図、第55図は同装置
におけるイコライズ信号φ、電圧ＶIN、ＶR1、ＶR2及び
信号Ａ、Ｂ、Ｄの相互関係を示したタイムチャートであ
る。 １…第１のセンスアンプ、２…第２のセンスアンプ、３
…第１のセンスアンプ、４…列デコーダ、５…行デコー
ダ、11,12,13…ビット線バイアス回路、14…書き込み回
路、21…行アドレスバッファ回路、22…行デコーダ、23
…メモリセルアレイ、24…列アドレスバッファ回路、25
…列デコーダ、26…カラムゲートトランジスタ、27…AT
D回路、28…センスアンプ回路、29…出力バッファ回
路、36…プログラムベリファイセンス回路、BL…ビット
線、DBL1,DBL2…ダミービット線、Mll〜Mmn…メモリセ
ル、DMll〜DMml,DM12〜DMm2…ダミービット線。Q11,Q1
3,Q15…プリチャージ用トランジスタ、Q12,Q14,Q16,Q1
7,Q200,Q201…イコライズ用トランジスタ。
の構成を示した回路図、第２図は同装置における第１、
第２及び第３のセンスアンプの構成を示した回路図、第
３図は同装置におけるイコライズ信号φ、電圧ＶIN、Ｖ
R1、ＶR2及び信号Ａ、Ｂ、Ｄの相互関係を示したタイミ
ングチャート、第４図は本発明の第２の実施例による第
３のセンスアンプの構成を示した回路図、第５図は本発
明の第３の実施例による半導体メモリ装置の構成を示し
た回路図、第６図は同装置におけるイコライズ信号φ、
電圧ＶIN、ＶR1、ＶR2及び信号Ａ、Ｂ、Ｄの相互関係を
示したタイムチャート、第７図は本発明の第４の実施例
による半導体メモリ装置の構成を示した回路図、第８図
は同装置のプログラムベリファイ時に電子注入量を増加
させるための手段の構成を示した回路図、第９図は同装
置におけるアドレス信号、ATDパルス信号、イコライズ
信号φ、ラッチパルス、出力信号Ｄ及び出力信号Ｆの相
互関係を示したタイミングチャート、第10図は第５の実
施例による半導体メモリ装置の構成を示した回路図、第
11図は第６の実施例による半導体メモリ装置におけるリ
ーク手段の構成を示した回路図、第12図は同装置におけ
る電源電圧の変化と、ノードVoutの電位関係を示した説
明図、第13図は第１の実施例をシリコン基板上で実現す
る際の回路配置を示した図、第14図はプリチャージ用の
トランジスタを省略した実施例を示す回路図、第15図は
メモリセルとダミーセルのゲート長の関係を示す素子平
面図、第16図はフィードバック型バイアスを用いた実施
例を示す回路図、第17図はフィードバックに用いるイン
バータを示す図、第18図〜第24図は第17図のインバータ
の各種の実施例を示す回路図、第25図はフィードバック
型ビット線バイアス回路の他の実施例を示す回路図、第
26図はビット線バイアス回路の半導体記憶装置内での接
続の様子を示す回路図、第27図および第28図はビット線
バイアス回路の他の実施例を示す回路図、第29図は第27
図に示した実施例の改良例を示す回路図、第30図はビッ
ト線電位とバイアス回路のフィードバック電位との関係
を示すグラフ、第31図は第29図と同様の効果を得ること
のできる他の実施例を示す回路図、第32図は第31図のC1
をダミービット線で置き換えた本発明の実施例を示す回
路図、第33図はイコライズ方式を改良した実施例を示す
回路図、第34図（Ａ）〜第34図（Ｄ）はイコライズされ
るビット線とダミービット線との関係を示す説明図、第
35図はイコライズされるビット線とダミービット線との
関係を説明するための２ビット構成の半導体メモリ装置
の概略構成図、第36図は第35図の一部の詳細構成を示す
回路図、第37図は第35図の構成におけるイコライズされ
るビット線とダミービット線との関係を示す説明図、第
38図は従来のナント型ROMメモリセルアレイのパターン
図、第39図はその回路図、第40図はナンド型ROMで第１
図のメモリ装置を実現した様子を示す回路図、第41図は
ダミーセルナンド束１〜ｎの構成の一例を示す回路図、
第42図は８本のワード線で構成されたメモリセルNAND束
の例、第43図は第42図に示すナンド型ROMのワード線選
択のためのデコーダの一例を示す回路図、第44図はアド
レス入力とワード線選択を示す図表、第45図は第42図に
示すナンド型ROMのリファレンスデコーダの一例を示す
回路図、第46図はアドレス入力とリファレンスカラムゲ
ートの選択を示す図表、第47図はダミーセルナンド束の
ｎ＋１〜ｎ＋ｎの構成を示す回路図、第48図は冗長回路
を有するEPROMの一般的な構成を示すブロック図、第49
図（ａ）はアドレスバッファ回路およびアドレス変化検
出回路の一例を示す回路図、第49図（ｂ）はパルス信号
ATDを発生させる回路を示す回路図、第50図は冗長回路
の一例を示す回路図、第51図は冗長回路を含む本発明の
実施例を示す回路図、第52図は第51図に使用する信号を
出力する冗長回路を示す回路図、第53図は冗長回路を含
む本発明の他の実施例を示す回路図、第54図は従来の半
導体メモリ装置の構成を示した回路図、第55図は同装置
におけるイコライズ信号φ、電圧ＶIN、ＶR1、ＶR2及び
信号Ａ、Ｂ、Ｄの相互関係を示したタイムチャートであ
る。 １…第１のセンスアンプ、２…第２のセンスアンプ、３
…第１のセンスアンプ、４…列デコーダ、５…行デコー
ダ、11,12,13…ビット線バイアス回路、14…書き込み回
路、21…行アドレスバッファ回路、22…行デコーダ、23
…メモリセルアレイ、24…列アドレスバッファ回路、25
…列デコーダ、26…カラムゲートトランジスタ、27…AT
D回路、28…センスアンプ回路、29…出力バッファ回
路、36…プログラムベリファイセンス回路、BL…ビット
線、DBL1,DBL2…ダミービット線、Mll〜Mmn…メモリセ
ル、DMll〜DMml,DM12〜DMm2…ダミービット線。Q11,Q1
3,Q15…プリチャージ用トランジスタ、Q12,Q14,Q16,Q1
7,Q200,Q201…イコライズ用トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金澤 一久 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 佐藤 勲 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06 G11C 17/00 G11C 29/00
Claims (53)
- 【請求項１】少なくとも二進のデータを記憶するメモリ
セルと、 前記二進のデータの一方と等価な記憶状態にある第１の
ダミーセルと、 前記二進のデータの他方と等価な記憶状態にある第２の
ダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部とを備えた半導体メモリ装置。 - 【請求項２】請求項１に記載の半導体メモリ装置におい
て、 前記メモリセルに記憶されたデータを読み出すときに前
記メモリセルの記憶状態に応じた電圧を出力するビット
線と、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線と、をさらに備え、 前記第１のセンスアンプ部は前記ビット線と前記第１の
ダミービット線との電圧を比較することによって、前記
メモリセルの記憶状態に応じた第１の出力を発生し、 前記第２のセンスアンプ部は前記ビット線と前記第２の
ダミービット線との電圧を比較することによって、前記
メモリセルの記憶状態に応じた第２の出力を発生し、 前記第３のセンスアンプ部は前記第１の出力と前記第２
の出力とを比較することによって、前記メモリセルの記
憶状態を検出するものであることを特徴とする半導体メ
モリ装置。 - 【請求項３】請求項１または２に記載の半導体メモリ装
置において、 前記メモリセルは浮遊ゲートを有し、この浮遊ゲートに
電子が注入されるか否かで、二進のデータを記憶するも
のであることを特徴とする半導体メモリ装置。 - 【請求項４】請求項３に記載の半導体メモリ装置におい
て、 前記第１および第２のダミーセルとメモリセルとが電気
的に等価な接続をされており、前記第１のダミーセルの
閾値が電子の注入されたメモリセルの閾値とほぼ同じ高
い値となっていることを特徴とする半導体メモリセル。 - 【請求項５】請求項３に記載の半導体メモリ装置におい
て、 前記第１のダミービット線に微小電流を流してそれが浮
遊状態になることを防止するダミービット線リーク手段
をさらに備えたことを特徴とする半導体メモリ装置。 - 【請求項６】請求項３に記載の半導体メモリ装置におい
て、 前記メモリセルの浮遊ゲートに電子が注入されていない
場合には、前記ビット線の電位が、前記第１のダミービ
ット線及び前記第２のダミービット線の電位のいずれよ
りも低くなるように、前記ビット線と前記第１及び第２
のダミービット線のそれぞれにリーク電流路を形成する
ビット線電流リーク手段をさらに備えたことを特徴とす
る半導体メモリ装置。 - 【請求項７】請求項３に記載の半導体メモリ装置におい
て、 前記メモリセルの浮遊ゲートに電子が注入されている場
合には、前記ビット線の電位が、前記第１のダミービッ
ト線及び前記第２のダミービット線の電位のいずれより
も高くなるように、前記ビット線と前記第１及び第２の
ダミービット線のそれぞれにリーク電流路を形成するビ
ット線電流リーク手段をさらに備えたことを特徴とする
半導体メモリ装置。 - 【請求項８】請求項３に記載の半導体メモリ装置におい
て、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な状態にあるダミーセルの個数を増加させて必要なダ
ミービット線の回路容量を得るようにしたことを特徴と
する半導体メモリ装置。 - 【請求項９】請求項２に記載の半導体メモリ装置におい
て、 前記メモリセルを選択するアドレス信号が変化すると、
この変化に対応して所定の期間導通状態となり、それぞ
れ前記ビット線、第１のダミービット線、第２のダミー
ビット線と電源間に接続され、前記ビット線、第１のダ
ミービット線、第２のダミービット線を所定の電位まで
充電するプリチャージ手段を備えたこととを特徴とする
半導体メモリ装置。 - 【請求項１０】請求項９に記載の半導体メモリ装置にお
いて、 前記ビット線、第１のダミービット線、第２のダミービ
ット線のプリチャージ手段は、それぞれ直列に接続され
た前記アドレス信号の変化に対応して所定の期間導通状
態となるドレインが接続されたデプレッショントランジ
スタと、前記ビット線、第１ダミービット線、第２ダミ
ービット線のプリチャージ電圧を電源電圧以下に設定す
るＰチャネルトランジスタとを備えたことを特徴とする
半導体メモリ装置。 - 【請求項１１】請求項10に記載の半導体メモリ装置にお
いて、 前記プリチャージ手段のうち、ビット線に接続されたプ
リチャージ手段の導通抵抗はダミービット線に接続され
たプリチャージ手段の導通抵抗よりも小さく設定された
ことを特徴とする半導体メモリ装置。 - 【請求項１２】請求項２に記載の半導体メモリ装置にお
いて、 前記メモリセルを選択するアドレス信号が変化すると、
この変化に対応して所定の期間、前記ビット線と前記第
１のダミービット線間と前記第２のダミービット線間の
電位をイコライズするイコライズ手段をさらに備えたこ
とを特徴とする半導体メモリ装置。 - 【請求項１３】請求項12に記載の半導体メモリ装置にお
いて、 “0"データ検知時にはビット線の電位が第１のダミービ
ット線の電位以上となり、“1"データ検知時にはビット
線の電位が第２のダミービット線の電位以下となるよう
に前記ビット線、第１ダミービット線、第２のダミービ
ット線間に、前記アドレス信号の変化に対応して所定の
期間導通状態となるイコライズトランジスタを配置した
ことを特徴とする半導体メモリ装置。 - 【請求項１４】請求項11に記載の半導体メモリ装置にお
いて、 前記イコライズ手段は、前記ビット線と前記第１のダミ
ービット線間に接続された第１のイコライズトランジス
タと、前記第１のダミービット線と前記第２のダミービ
ット線間に接続された第２のイコライズトランジスタと
を備えたことを特徴とする半導体メモリ装置。 - 【請求項１５】請求項14に記載の半導体メモリ装置にお
いて、 前記イコライズ手段は、前記ビット線と前記第２のダミ
ービット線間に接続された第３のイコライズトランジス
タをさらに備えたことを特徴とする半導体メモリ装置。 - 【請求項１６】請求項12に記載の半導体メモリにおい
て、 前記イコライズ手段は、前記ビット線と前記第２のダミ
ービット線間に接続された第１のイコライズトランジス
タと、前記第１のダミービット線と前記第２のダミービ
ット線間に接続された第２のイコライズトランジスタと
を備えたことを特徴とする半導体メモリ装置。 - 【請求項１７】請求項２に記載の半導体メモリ装置にお
いて、 前記ビット線、第１のダミービット線、第２のダミービ
ット線と電源間にそれぞれ設けられた負荷手段と、 前記メモリセル、第１のダミーセル線、第２のダミーセ
ルのドレインと前記負荷手段の間にそれぞれ設けられ、
メモリセル、第１のダミーセル、第２のダミーセルのド
レイン電圧所定レベル以下に設定するバイアストランジ
スタが設けられたことを特徴とする半導体メモリ装置。 - 【請求項１８】請求項17に記載の半導体メモリ装置にお
いて、 バイアストランジスタのゲート電極には定電圧が供給さ
れていることを特徴とする半導体メモリ装置。 - 【請求項１９】請求項17に記載の半導体メモリ装置にお
いて、 前記メモリセルバイアストランジスタのゲート電極には
前記メモリセルのドレインの電位を反転増幅する第１の
インバータの出力が接続され、 前記第１のダミーセル線のバイアストランジスタのゲー
ト電極には前記第１のダミーセル線のドレインの電位を
反転増幅する第２のインバータが接続され、 前記第２のダミーセルのバイアストランジスタのゲート
電極には前記第２のダミーセルのドレインの電位を反転
増幅する第３のインバータの出力が接続されていること
を特徴とする半導体メモリ装置。 - 【請求項２０】請求項19に記載の半導体メモリ装置にお
いて、 前記インバータは閾電圧値がほぼ0Vのｎチャネルトラン
ジスタとｐチャネルトランジスタを直列接続した相補構
成を有することを特徴とする半導体メモリ装置。 - 【請求項２１】請求項19に記載の半導体メモリ装置にお
いて、 前記インバータはｎチャネルトランジスタとｐチャネル
トランジスタを直列接続した相補構成を有し、ｐチャネ
ルトランジスタと電源間に定電流源が接続されたことを
特徴とする半導体メモリ装置。 - 【請求項２２】請求項21に記載の半導体メモリ装置にお
いて、 前記定電流源はソースとゲートとを接続したデプレッシ
ョン型トランジスタであることを特徴とする半導体メモ
リ装置。 - 【請求項２３】請求項21に記載の半導体メモリ装置にお
いて、 前記定電流源はゲートを接地したデプレッション型トラ
ンジスタであることを特徴とする半導体メモリ装置。 - 【請求項２４】請求項21に記載の半導体メモリ装置にお
いて、 前記定電流源は電源電圧を複数の直列接続トランジスタ
で分圧した電圧をゲート入力とする、前記相補形インバ
ータと電源間に接続されたトランジスタであることを特
徴とする半導体メモリ装置。 - 【請求項２５】請求項19記載の半導体メモリ装置におい
て、 前記メモリセルのドレイン電圧の変化を反転増幅して前
記第１のインバータより低いフィードバック信号を出力
する第４のインバータと前記ビット線と電源間に接続さ
れゲート電極に前記第４のインバータの出力が供給され
るトランジスタとを備えたことを特徴とする半導体メモ
リ装置。 - 【請求項２６】請求項19に記載の半導体メモリ装置にお
いて、 前記メモリセル、第１のダミービット線、第２のダミー
ビット線のドレインとそれぞれのバイアストランジスタ
間に電源電圧をゲート入力とするデプレッション型トラ
ンジスタを接続したことを特徴とする半導体メモリ装
置。 - 【請求項２７】請求項20に記載の半導体メモリ装置にお
いて、 前記メモリセルのドレインと前記メモリセルのバイアス
トランジスタ間に書込み時に低い論理レベルとなる書き
込み制御信号をゲート入力とするデプレッション型トラ
ンジスタを接続したことを特徴とする半導体メモリ装
置。 - 【請求項２８】請求項１に記載の半導体メモリ装置にお
いて、 前記第３のセンスアンプ部の出力端と電源電圧端子との
間に、プルアップトランジスタを備えたことを特徴とす
る半導体メモリ装置。 - 【請求項２９】請求項１に記載の半導体メモリ装置にお
いて、 前記第１のダミーセルの閾値電圧は、前記浮遊ゲートに
電子が注入されている前記メモリセルの閾値電圧より低
い値に設定されていることを特徴とする半導体メモリ装
置。 - 【請求項３０】浮遊ゲートを有し、この浮遊ゲートに電
子が注入されるか否かで、二進のデータを記憶する第
１、第２のメモリセルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセル線と前記浮遊ゲー
トに電子が注入していない前記メモリセルと等価な記憶
状態にある第２のダミーセル線と、 前記第１のメモリセルに記憶されたデータを読み出すと
きに、前記第１のメモリセルの記憶状態に応じた電圧を
出力する第１のビット線と、 前記第２のメモリセルに記憶されたデータを読み出すと
きに、前記第２のメモリセルの記憶状態に応じた電圧を
出力する第２のビット線と、 前記第１のダミーセル線の記憶状態に応じた電圧を出力
する第１のダミービット線と、 前記第２のダミービット線の記憶状態に応じた電圧を出
力する第２のダミービット線と、前記第１のビット線と
前記第１ダミービット線との電圧を比較することによっ
て、前記第１のメモリセルの記憶状態に応じた第１の出
力を発生する第１のセンスアンプ部と、 前記第１のビット線と前記第２ダミービット線との電圧
を比較することによって、前記第１のメモリセルの記憶
状態に応じた第２の出力を発生する第２のセンスアンプ
部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記第１のメモリセルの記憶状態を検出する第３
のセンスアンプと、 前記第２のビット線と、前記第１ダミービット線との電
圧を比較することによって、前記第２のメモリセルの記
憶状態に応じた第４の出力を発生する第４のセンスアン
プ部と、 前記第２のビット線と、前記第２のダミービット線との
電圧を比較することによって、前記第２のメモリセルの
記憶状態に応じた第５の出力を発生する第５のセンスア
ンプ部と、 前記第４の出力と前記第５の出力とを比較することによ
って、前記第２のメモリセルの記憶状態を検出する第６
のセンスアンプ部とを備えた半導体メモリ装置。 - 【請求項３１】請求項30に記載の半導体メモリ装置にお
いて、 前記メモリセルを選択するアドレス信号が変化すると、
この変化に対応して所定の期間、前記第１のビット線と
前記第２のビット線と前記第１のダミービット線と、前
記第２のダミービット線間の電位をイコライズするイコ
ライズ手段を備えたことを特徴とする半導体メモリ装
置。 - 【請求項３２】請求項30に記載の半導体メモリ装置にお
いて、 前記イコライズ手段は、前記第１のビット線と前記第１
のダミービット線間に接続された第１のイコライズトラ
ンジスタと、前記第２のビット線と前記第１のダミービ
ット線間に接続された第２のイコライズトランジスタと
前記第１のダミービット線と第２のビット線間に接続さ
れた第３のイコライズトランジスタとを備えたことを特
徴とする半導体メモリ装置。 - 【請求項３３】浮遊ゲートを有し、この浮遊ゲートに電
子が注入されるか否かで、二進のデータを記憶するメモ
リセルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、 前記メモリセルに記憶されたデータを読み出すときに、
前記メモリセルの記憶状態に応じた電圧を出力するビッ
ト線と、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線と、 前記ビット線と前記第１のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第１の出力をする第１のセンスアンプ部と、 前記ビット線と前記第２のダミービット線との電圧を比
較することによって、前記メモリセルの記憶状態に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って前記メモリセルの記憶状態を検出する第３のセンス
アンプ部と、 前記メモリセルへデータを書き込んだ後に行うプログラ
ムベリファイデータリード時に前記第２のダミービット
線が出力する電圧を、通常データリード時にメモリセル
のデータを読み出す際の前記第２のダミービット線が出
力する電圧よりも高く設定する手段と、 前記プログラムベリファイ時に、前記第２のダミービッ
ト線が出力する電圧と、前記ビット線が出力する電圧と
を比較することによって、前記メモリセルの記憶状態を
検出する第４のセンスアンプ部と、 前記データを読み出す時は前記第３のセンスアンプ部の
検出結果を出力し、前記プログラムベリファイデータリ
ード時は前記第４のセンスアンプ部の検出結果を出力す
る出力切換手段とを備えたことを特徴とする半導体メモ
リ装置。 - 【請求項３４】浮遊ゲートを有し、この浮遊ゲートに電
子が注入されるか否かで、二進のデータを記憶するメモ
リセルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある、第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部とを備え、前記浮遊ゲートに電子が注入され
ていないメモリセルに流れる電流より、前記第２のダミ
ービット線に流れる電流が少ないことを特徴とする半導
体メモリ装置。 - 【請求項３５】浮遊ゲートを有し、この浮遊ゲートに電
子が注入されるか否かで、二進のデータを記憶するメモ
リセルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較し、その結果に応
じた第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って前記メモリセルの記憶状態を検出する第３のセンス
アンプ部と、 電源電圧に対応し、前記電源電圧よりも所定値だけ低い
電圧を出力する電圧低下回路と、 ドレインが前記第１のダミーセルのドレインに接続さ
れ、ゲートが前記電圧低下回路の出力に接続される前記
浮遊ゲートに電子が注入されない前記メモリセルと等価
な状態にある第３のダミーセルとを具備したことを特徴
とする不揮発性半導体メモリ。 - 【請求項３６】ビット線と、 ワード線と、 前記ビット線と前記ワード線の交点にメモリセルが配置
されたメモリセルアレイと、 前記メモリセルアレイに併設して設けられた予備メモリ
セルアレイと、 前記メモリセルアレイ中に不良セルがあることを記憶す
るためのプログラム手段と、 前記メモリセルアレイ中に不良セルがある場合には、前
記プログラム手段の出力に応答して、前記不良セルの代
りに前記予備メモリセルアレイ中より予備メモリセルを
選択する選択手段と、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線と、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較し、その結果に応
じた第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って前記メモリセルの記憶状態を検出する第３のセンス
アンプ部と、 データ読み出し時、所定の時間前記ビット線と前記第１
および第２のダミービット線をイコライズするイコライ
ズ手段とを備え、 前記メモリセル中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記イコライズ手段によ
るイコライズ時間を、前記所定の時間より長くするよう
にした半導体メモリ装置。 - 【請求項３７】二進のデータを記憶するメモリセルと、 二進データの第１の論理レベルに対応した記憶状態にあ
る第１のダミーセルと、 二進データの第２の論理レベルに対応した記憶状態にあ
る第２のダミーセルと、 前記第２のダミービット線の記憶状態に応じた電圧を出
力する第２のダミービット線と、前記第１のビット線と
前記第１ダミービット線との電圧を比較することによっ
て、前記第１のメモリセルの記憶状態に応じた第１の出
力を発生する第１のセンス手段と、 前記メモリセルの記憶状態に応じて変化した電圧を、前
記第１および第２のダミーセルのそれぞれの記憶状態に
応じて変化した電圧と比較する第１の比較手段であっ
て、前記メモリセル、前記第１及び第２のダミーセルに
接続され、比較結果を出力する少なくとも２つの出力端
子を備えた第１の比較手段と、 前記第１のセンス手段の出力端子に接続され、前記第１
のセンス手段の出力を比較し、記憶されデータに対応し
たデータを前記メモリセルに対して出力する第２の比較
手段と、を備えた半導体メモリ装置。 - 【請求項３８】第１のしきい値を有するときには二進の
データのうちの第１の論理レベルを記憶し、前記第１の
しきい値よりも低い第２のしきい値を有するときには二
進のデータのうちの第２の論理レベルを記憶することに
より、二進データを記憶する第１のメモリセルと、 第１のしきい値を有するときには二進のデータのうちの
第１の論理レベルを記憶し、前記第１のしきい値よりも
低い第２のしきい値を有するときには二進のデータのう
ちの第２の論理レベルを記憶することにより、二進デー
タを記憶する第２のメモリセルと、 前記第１のしきい値を有する前記メモリセルと等価な記
憶状態にある第１のダミーセルと、 前記第２のしきい値を有する前記メモリセルと等価な記
憶状態にある第２のダミーセルと、 前記第１のメモリセルと接続された第１のビット線と、 前記第２のメモリセルと接続された第２のビット線と、 前記第１の浮遊ゲートに電子が注入された前記メモリセ
ルと等価な記憶状態にある第１のダミーセルに接続され
た第１のダミーセル線と、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第２のダミーセルに接続された第２
のダミーセル線と、 前記第２のダミービット線の記憶状態に応じた電圧を出
力する第２のダミービット線と、 前記第１のビット線、前記第１のダミービット線および
前記第２のダミービット線に接続され、比較結果を出力
する少なくとも２つの出力端子を有し、前記第１のメモ
リセルの記憶状態に応じて変化した電圧と前記第１及び
第２のダミーセルの記憶状態に応じて変化した電圧とを
比較する第１のセンス手段と、 前記第１のセンス手段に接続され、前記第１のセンス手
段の出力を比較し、前記第１のメモリセルに記憶された
データに対応したデータを出力する第２のセンス手段
と、 前記第２のビット線、前記第１のダミービット線および
前記第２のダミービット線に接続され、比較結果を出力
する少なくとも２つの出力端子を有し、前記第２のメモ
リセルの記憶状態に応じて変化した電圧と前記第１及び
第２のダミーセルの記憶状態に応じて変化した電圧とを
比較する第３のセンス手段と、 前記第３のセンス手段に接続され、前記第３のセンス手
段の出力を比較し、前記第２のメモリセルに記憶された
データに対応したデータを出力する第４のセンス手段
と、 を備えた半導体メモリ装置。 - 【請求項３９】浮遊ゲートを有し、この浮遊ゲートに蓄
積された電荷を用いて二進のデータを記憶するメモリセ
ルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較する、前記メモリ
セル、前記第１のダミーセル、前記第２のダミーセルに
接続され、比較結果を出力する少なくとも２つの出力端
子を有する第１のセンス手段と、 前記第１のセンス手段の出力に接続され、前記第１のセ
ンス手段の出力を比較して前記メモリセルに蓄積された
データに応じたデータを出力する第２のセンス手段と、 を備えた半導体メモリ装置。 - 【請求項４０】浮遊ゲートを有し、この浮遊ゲートに蓄
積された電荷を用いて二進のデータを記憶するメモリセ
ルと、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧とを比較する、前記メモリ
セル、前記第１のダミーセル、前記第２のダミーセルに
接続され、比較結果を出力する少なくとも２つの出力端
子を有する第１のセンス手段と、 前記第１のセンス手段の出力に接続され、前記第１のセ
ンス手段の出力を比較して前記メモリセルに蓄積された
データに応じたデータを出力する第２のセンス手段と、 電源電圧に対応した電圧およびこの電源電圧よりも所定
値だけ低い電圧を出力する電圧低下回路と、 前記第１のダミーセルのドレインに接続されたドレイン
と、前記電圧低下回路の出力端子に接続されたゲートと
を有し、フローティングゲートに電子が注入されていな
い状態に等価な状態にある第３のダミーセルと、 を備えた半導体メモリ装置。 - 【請求項４１】行線と列線を有するマトリクス状にメモ
リセルが配置されたメモリセルアレイと、 前記メモリセルアレイが不良のときにメモリセルに代わ
って使用される予備メモリセルと、 前記メモリセル中に記憶されたデータあるいは前記予備
メモリセルに記憶されたデータを検出するセンス手段
と、 パルス信号を発生し、前記センス手段にそのパルス信号
を送出するパルス信号発生手段とを備え、 前記メモリセルアレイに不良メモリセルがあるときには
第１のパルス幅のパルスを発生し、前記メモリセルアレ
イに不良メモリセルがないときには第２のパルス幅のパ
ルスを発生し、前記メモリセルあるいは予備メモリセル
からのデータ読み出し動作は前記パルス信号で行われ、
前記第１のパルス幅は前記第２のパルス幅よりも長いこ
とを特徴とする半導体メモリ装置。 - 【請求項４２】行線と列線を有するマトリクス状にメモ
リセルが配置されたメモリセルアレイと、 前記メモリセルアレイが不良のときにメモリセルに代わ
って使用される予備メモリセルと、 前記メモリセル中に不良メモリセルがあるときにはその
不良メモリセルに代えて前記予備メモリセルを選択する
選択手段と、 ダミーメモリセルが接続されたダミー列線と、 前記メモリセルアレイに不良メモリセルがあるときには
第１の論理レベルの信号を発生し、前記メモリセルアレ
イに不良メモリセルがないときには第２の論理レベルの
信号を発生する信号発生手段と、 前記列線の電圧と前記ダミー線の電圧とを比較して前記
メモリセルに記憶されたデータあるいは前記予備メモリ
セルに記憶されたデータを検出するセンス手段と、 データ読み出しモードのときには前記列線と前記ダミー
列線とを所定時間だけ接続する切換手段とを備え、 前記所定時間は前記信号発生手段の信号が第１の論理レ
ベルにあるときには第１の所定時間であり、前記信号発
生手段の信号が第２の論理レベルにあるときには第２の
所定時間であり、前記第１の所定時間は前記第２の所定
時間よりも長く設定されることを特徴とする半導体メモ
リ装置。 - 【請求項４３】行線と列線を有するマトリクス状にメモ
リセルが配置されたメモリセルアレイと、 前記メモリセルアレイが不良のときにメモリセルに代わ
って使用される予備メモリセルと、 前記メモリセル中に不良メモリセルがあるときにはその
不良メモリセルに代えて前記予備メモリセルを選択する
選択手段と、 ダミーメモリセルが接続されたダミー列線と、 前記メモリセルアレイに不良メモリセルがあるときには
第１の論理レベルの信号を発生し、前記メモリセルアレ
イに不良メモリセルがないときには第２の論理レベルの
信号を発生する信号発生手段と、 前記列線の電圧と前記ダミー線の電圧とを比較して前記
メモリセルに記憶されたデータあるいは前記予備メモリ
セルに記憶されたデータを検出するセンス手段と、 データ読み出しモードのときに、前記列線と前記ダミー
列線を所定時間プリチャージするプリチャージ手段と、 を備え、前記所定時間は、前記信号発生手段の信号が第
１の論理レベルにあるときには第１の所定時間に等し
く、前記信号発生手段の信号が第２の論理レベルにある
ときには第２の所定時間に等しく、前記第１の所定時間
は前記第２の所定時間よりも長く設定されたことを特徴
とする半導体メモリ装置。 - 【請求項４４】浮遊ゲートを有し、この浮遊ゲート内に
蓄積された電荷を用いて二進データを記憶するメモリセ
ルを行線と列線を有するマトリクス状に配置したメモリ
セルアレイと、 前記メモリセルアレイが不良のときにメモリセルに代わ
って使用される予備メモリセルと、 前記メモリセル中に不良メモリセルがあるときにはその
不良メモリセルに代えて前記予備メモリセルを選択する
選択手段と、 二進データの第１の論理レベルが記憶されたメモリセル
に等価な記憶状態にあり、第１のダミー列線に接続され
た第１のダミーセルと、 二進データの第２の論理レベルが記憶されたメモリセル
に等価な記憶状態にあり、第２のダミー列線に接続され
た第２のダミーセルと、 前記メモリセル、前記第１および第２のダミーセルに接
続され、比較出力のための少なくとも２つの出力端子を
備えた、前記メモリセルの記憶状態に応じて変化した電
圧を前記第１および第２のダミーセルの各記憶状態とを
比較する第１のセンス手段と、 前記第１のセンス手段の出力に接続され、前記第１のセ
ンス手段の出力を比較して前記メモリセル中に記憶され
たデータに対応するデータを出力する第２のセンス手段
と、 前記メモリセルアレイに不良メモリセルがあるときには
第１の論理レベルにあり、前記メモリセルアレイに不良
メモリセルがないときには第２の論理レベルにある信号
を発生する信号発生手段と、 データ読み出しモードのときに、前記列線、前記第１お
よび第２のダミー列線を所定時間プリチャージするプリ
チャージ手段と、 を備え、前記所定時間は、前記信号発生手段の信号が第
１の論理レベルにあるときには第１の所定時間に等し
く、前記信号発生手段の信号が第２の論理レベルにある
ときには第２の所定時間に等しく、前記第１の所定時間
は前記第２の所定時間よりも長く設定されたことを特徴
とする半導体メモリ装置。 - 【請求項４５】行線と列線を有するマトリクス状にメモ
リセル配置したメモリセルアレイと、 前記メモリセルアレイが不良のときにメモリセルに代わ
って使用される予備メモリセルと、 前記予備メモリセルの選択をプログラムするプログラム
手段と、 前記プログラム手段に接続されて前記プログラム手段に
より制御され、前記メモリセル中に不良メモリセルがあ
るときにはその不良メモリセルに代えて前記予備メモリ
セルを選択する選択手段と、 ダミーセルが接続されたダミー列線と、 前記メモリセル、前記第１および第２のダミーセルに接
続され、比較出力のための少なくとも２つの出力端子を
備えた、前記メモリセルの記憶状態に応じて変化した電
圧を前記第１および第２のダミーセルの各記憶状態とを
比較する第１のセンス手段と、 前記第１のセンス手段の出力に接続され、前記第１のセ
ンス手段の出力を比較して前記メモリセル中に記憶され
たデータに対応するデータを出力する第２のセンス手段
と、 を備え、前記所定時間は、前記信号発生手段の信号が第
１の論理レベルにあるときには第１の所定時間に等し
く、前記信号発生手段の信号が第２の論理レベルにある
ときには第２の所定時間に等しく、前記第１の所定時間
は前記第２の所定時間よりも長く設定されたことを特徴
とする半導体メモリ装置。 - 【請求項４６】バイナリデータの“0"あるいは“1"をガ
ラスマスクにパターン化することにより製造段階でバイ
ナリデータを記憶するメモリセルと、 前記バイナリデータの“1"が記憶された前記メモリセル
と等価な記憶状態にある第１のダミーセルと、 前記バイナリデータの“1"が記憶された前記メモリセル
と等価な記憶状態にある第２のダミーセルと、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部とを備えた半導体メモリ装置。 - 【請求項４７】請求項46に記載の半導体メモリ装置にお
いて、 前記メモリセルに記憶されたデータを読み出すときに前
記メモリセルの記憶状態に応じた電圧を出力するビット
線と、 前記第１のダミーセルの記憶状態に応じた電圧を出力す
る第１のダミービット線と、 前記第２のダミーセルの記憶状態に応じた電圧を出力す
る第２のダミービット線とをさらに備え、 前記第１のセンスアンブ部は前記ビット線と前記第１の
ダミービット線との電圧を比較することによって前記メ
モリセルの記憶状態に応じた第１の出力を発生し、前記
第２のセンスアンプ部は前記ビット線と前記第２のダミ
ービット線との電圧を比較することによって前記メモリ
セルの記憶状態に応じた第２の出力を発生し、前記第３
のセンスアンプ部は前記第１の出力と前記第２の出力と
を比較することによって前記メモリセルの記憶状態を検
出することを特徴とする半導体メモリ装置。 - 【請求項４８】バイナリデータの“0"あるいは“1"をMO
Sトランジスタがデプレッション型かエンハンスメント
型かでデータを記憶する不揮発性メモリセルと、 ｎ個の前記メモリセルとナンド選択トランジスタを直接
に接続してなるナンド束トランジスタ列と、 前記ナンド束トランジスタ列が複数組接続され、前記メ
モリセルに記憶されたデータを読み出すときに前記メモ
リセルの記憶状態に応じた電圧を出力するビット線と、 前記ナンド束トランジスタ列と同様の構成を有し、前記
デプレッション型メモリセルと等価な１個の第１ダミー
セルと前記エンハンスメント型メモリセルと等価な（ｎ
−１）個の第１のダミーセルとナンド選択トランジスタ
とを直列に接続してなる第１のダミーナンド束トランジ
スタ列と、 前記第１のダミーセルナンド束トランジスタ列が複数個
接続され、前記デプレッション型の第１のダミーセルの
記憶状態に応じた電圧を出力する第１のダミービット線
と、 前記ナンド束トランジスタ列と同様の構成を有し、前記
エンハンスメント型メモリセルと等価なｎ個の第２のダ
ミーセルとナンド選択トランジスタとを直列に接続して
なる第２のダミーナンド束トランジスタ列と、 前記ダミーナンド束トランジスタ列が複数組接続され、
エンハンスメント型第２のダミーセルの記憶状態に応じ
た電圧を出力する第２のダミービット線と、 前記ビット線と前記第１のダミービット線との電圧を比
較することによって前記メモリセルの記憶状態に応じた
第１の出力を発生する第１のセンスアンプ部と、 前記ビット線と前記第２のダミービット線との電圧を比
較することによって前記メモリセルの記憶状態に応じた
第２の出力を発生する第２のセンスアンプ部と、 前記第１の出力と前記第２の出力を比較することによっ
て前記メモリセルの記憶状態を検出する第３のセンスア
ンプ部とを備えた不揮発性半導体メモリ装置。 - 【請求項４９】請求項48に記載の不揮発性半導体メモリ
装置において、 異なる行線にゲートが接続された前記デプレッション型
の第１のダミーセルをおのおの１個有するｎ種類の前記
第１のダミーナンド束トランジスタと、 同じ種類の前記第１のダミーナンド束トランジスタ列が
複数組接続されたｎ本のダミービット線群と、 前記第１のダミービット線に、前記行線選択信号に対応
して選択された前記デプレッション型の第１のダミーセ
ルの記憶状態に応じた電圧を出力するため、前記ｎ本の
ダミービット線群から、行線選択信号に対応して１本の
ダミービット線を選択する選択手段とをさらに備えたこ
とを特徴とする不揮発性半導体メモリ装置。 - 【請求項５０】ビット線と、 ワード線と、 前記ビット線と前記ワード線の交点にメモリセルが配置
されたメモリセルアレイと、前記メモリセルアレイに併
設して設けられた予備メモリセルアレイと、 前記メモリセルアレイ中に不良セルがあることを記憶す
るためのプログラム手段と、 前記メモリセルアレイ中に不良セルがある場合には、前
記プログラム手段の出力に応答して、前記不良セルの代
りに前記予備メモリセルアレイ中より予備メモリセルを
選択する選択手段と、 前記メモリセルと等価なダミーセルのドレインが接続さ
れ、基準電位を発生するダミービット線と、 前記ビット線にあらわれる電圧と、前記ダミービット線
にあらわれる電圧を比較し、選択されたメモリセルのデ
ータを読み出すセンスアンプと、データ読み出し時所定
の時間前記ビット線と前記ダミービット線をイコライズ
するイコライズ手段とを備え、 前記メモリセル中に不良セルがある場合には、前記プロ
グラム手段の出力に応答して、前記イコライズ手段によ
るイコライズ時間を、前記所定の時間より長くするよう
にした半導体メモリ装置。 - 【請求項５１】請求項50に記載の半導体メモリ装置にお
いて、 前記イコライズ手段は、前記ビット線と前記ダミービッ
ト線間に接続されたイコライズトランジスタと前記イコ
ライズトランジスタのゲート電極に供給され、前記イコ
ライズトランジスタのオン・オフを制御するイコライズ
パルス信号と、 前記プログラム手段の出力信号が第１の論理レベルのと
き、データ読み出し時に第１のパルス幅の前記イコライ
ズパルス信号を出力し、前記プログラム手段の出力信号
が第２の論理レベルのとき、データ読み出し時に前記第
１のパルス幅より長い前記イコライズパルス信号を出力
する遅延回路とを備えたことを特徴とする半導体メモリ
装置。 - 【請求項５２】請求項51に記載の半導体メモリ装置にお
いて、 前記遅延回路は、インバータと、 前記インバータと電源間に接続され、ゲート電極が前記
インバータの入力に接続された第１のMOSトランジスタ
と、ゲート電極が前記プログラム手段の出力信号に接続
され、前記第１のMOSトランジスタと並列に接続された
第２のMOSトランジスタとを備えたことを特徴とする半
導体メモリ装置。 - 【請求項５３】ビット線と、 ワード線と、浮遊ゲートを有し、この浮遊ゲートに電子
が注入されるか否かで二進データを記憶するメモリセル
と、 前記ビット線と前記ワード線の交点に前記メモリセルが
配置されたメモリセルアレイと、 前記メモリセルアレイに併設して設けられた予備メモリ
セルと、 前記メモリセルアレイ中に不良セルがあることを記憶す
るためのプログラム手段と、 前記メモリセルアレイ中に不良セルがある場合には、前
記プログラム手段の出力に応答して前記不良セルの代り
に前記予備メモリセルアレイ中より予備メモリセルを選
択する選択手段と、 前記浮遊ゲートに電子が注入された前記メモリセルと等
価な記憶状態にある第１のダミーセルと、前記第１のダ
ミーセルの記憶状態に応じた電圧を出力する第１のダミ
ーセルの記憶状態に応じた電圧を出力する第１のダミー
ビット線と、 前記浮遊ゲートに電子が注入されていない前記メモリセ
ルと等価な記憶状態にある第２のダミーセルと、前記第
２のダミーセルの記憶状態に応じた電圧を出力する第２
のダミービット線と、 前記メモリセルと前記第１のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第１の出力をする第１のセンスアンプ部と、 前記メモリセルと前記第２のダミーセルのそれぞれの記
憶状態に応じて変化した電圧を比較し、その結果に応じ
た第２の出力をする第２のセンスアンプ部と、 前記第１の出力と前記第２の出力とを比較することによ
って、前記メモリセルの記憶状態を検出する第３のセン
スアンプ部と、 データ読み出し時、所定の時間前記ビット線と前記第１
のダミービット線と前記第２のダミービット線をイコラ
イズするイコライズ手段と、 前記メモリセルアレイ中に不良セルがある場合には、前
記プログラム手段の出力に応答して、前記イコライズ手
段によるイコライズ時間を前記所定の時間より長くする
ようにした半導体メモリ装置。
Priority Applications (6)
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| DE69031276T DE69031276T2 (de) | 1989-06-12 | 1990-06-08 | Halbleiterspeicheranordnung |
| PCT/JP1990/000755 WO1990016069A1 (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| EP90908645A EP0477369B1 (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| US07/778,088 US5258958A (en) | 1989-06-12 | 1990-06-08 | Semiconductor memory device |
| US08/111,050 US5321655A (en) | 1989-06-12 | 1993-08-24 | Semiconductor memory device |
| US08/197,410 US5450361A (en) | 1989-06-12 | 1994-02-16 | Semiconductor memory device having redundant memory cells |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14867789 | 1989-06-12 | ||
| JP1-148677 | 1989-06-12 | ||
| JP1040690 | 1990-01-19 | ||
| JP2-10406 | 1990-01-19 |
Publications (2)
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|---|---|
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| JP2856848B2 true JP2856848B2 (ja) | 1999-02-10 |
Family
ID=26345664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14564090A Expired - Lifetime JP2856848B2 (ja) | 1989-06-12 | 1990-06-04 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
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-
1990
- 1990-06-04 JP JP14564090A patent/JP2856848B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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