JP4955989B2 - 不揮発性メモリ - Google Patents
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Description
なお、従来技術の文献として特許文献1が知られている。
(1) メモリセル側とレファレンスセル側をアンバランスに構成しているため、図10の回路のようなイコライズ方式を採用できない。このため、ビット線をプリチャージするのに、データ線HON1、レファレンス線REF1の充電速度にばらつきが生じ、差動増幅回路104の入力SAIN、REFINにもばらつきが生じる。このため、プリチャージが終了しセンス開始時点でHON1とREF1、SAINとREFINに差が生じ、この差が縮まるのを待つ必要があるため、読み出し時間t2が遅くなる。
請求項5に記載の発明は、請求項1または請求項2に記載の不揮発性メモリにおいて、前記充電回路は、一つの共通線と、該共通線と前記データ線および前記レファレンス線との間に挿入されたしきい値が略ゼロボルトの複数のスイッチング素子と、前記共通線と電源との間に挿入された半導体素子と、前記スイッチング素子のゲートへバイアス電圧を加えるバイアス回路と、前記バイアス回路の出力を制御することによって前記スイッチング素子をオン/オフ制御するトランジスタとを具備することを特徴とする。
請求項7に記載の発明は、請求項1〜請求項6のいずれかの項に記載の不揮発性メモリにおいて、前記充電回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする。
また、請求項8に記載の発明は、メモリセル側の第1検出点を充電する第1のプリチャージ回路と、レファレンスセル側の第2検出点を充電する第2のプリチャージ回路と、前記第1、第2検出点へバイアス電圧を与える第1、第2バイアス用トランジスタと、前記第1バイアス用トランジスタに接続されたデータ線と,前記第2バイアス用トランジスタに接続されたレファレンス線と、前記第1、第2検出点の電圧を比較することによってメモリセルのデータを読み出す差動増幅回路とを具備し、複数のデータ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設けたことを特徴とする不揮発性メモリである。
さらに、請求項9に記載の発明は、メモリセル側の第1検出点を充電する第1のプリチャージ回路と、レファレンスセル側の第2検出点を充電する第2のプリチャージ回路と、前記第1、第2検出点へバイアス電圧を与える第1、第2バイアス用トランジスタと、前記第1バイアス用トランジスタに接続されたデータ線と,前記第2バイアス用トランジスタに接続されたレファレンス線と、前記第1、第2検出点の電圧を比較することによってメモリセルのデータを読み出す複数の差動増幅回路と、前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路とを具備する不揮発性メモリにおいて、前記複数の差動増幅回路が配置されたほぼ中央付近に上記充電回路が配置されたことを特徴とする不揮発性メモリである。
図1はこのフラッシュメモリに設けられる充電回路11の構成を示すブロック図であり、この図において、データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32はそれぞれ、上述した128のセンスアンプおよび32のREFCELLに接続された線である。なお、ここまでの構成は従来のものと同じである。
この第2の実施形態は、図1における信号EQを直接トランジスタ201〜328、R201〜R232の各ゲートへ加えるのではなく、図4に示すEQ信号発生回路12を介してトランジスタ201〜328、R201〜R232の各ゲートへ加えるものである。
図5において、符号13は本実施形態によるフラッシュメモリにおいて用いられる充電回路の構成を示す回路図である。図に示すように、共通線COMと各データ線HON1、HON2、・・・、HON128、レファレンス線REF1、REF2、・・・、REF32との間にしきい値が略ゼロボルトであるNchトランジスタ701,702、・・・、828、R701,R702,・・・、R732が設けられている。また、これらのトランジスタのゲートにはバイアス信号BIAS2が加えられ、共通線COMには充電用の負荷トランジスタ901が接続されている。
図において、充電回路14は図5に示す充電回路3と同一構成である。但し、トランジスタ701〜828およびR701〜R732の各ゲートへはバイアス信号BIAS3が加えられるようになっている。2001は従来のバイアス信号BIAS1を出力するバイアス回路である。また、2002は、バイアス信号BIAS1より少しレベルの低いバイアス信号BIAS3(BIAS3<BIAS1)を出力するバイアス回路である。例えば、BIAS1=1.0V,BIAS3=0.9Vに設定される。
次に、この発明のさらに他の実施形態について説明する。
12…EQ信号発生回路
201〜328、R201〜R232、502〜505、1003…Nchトランジスタ
401…プリチャージ回路
601…インバータ
501、901、EQ201…Pchトランジスタ
701〜828、R701〜R732、EQ202…バイアス電圧が0のNchトランジスタ
1001、1002、2001、2002…バイアス回路
Claims (4)
- メモリセルのデータが読み出されるデータ線と、レファレンスセルのデータが読み出されるレファレンス線とを具備し、複数の前記データ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、
前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設け、
前記充電回路は、
一つの共通線と、
該共通線と複数の前記データ線の各々とを接続する複数の第1バイアストランジスタと、
前記共通線と前記レファレンス線とを接続する第2バイアストランジスタと、
前記共通線の容量を充電するプリチャージ回路と、
外部から供給される第1の信号を、電源電圧と、前記第1バイアストランジスタ及び前記第2バイアストランジスタをオフする、前記電源電圧より低いレベルである一定電圧との間で変化する信号に変換するレベル変換回路と
を具備し、
前記第1バイアストランジスタ及び前記第2バイアストランジスタを前記第1の信号によってオンとすることにより、前記データ線と前記共通線とを接続し、前記レファレンス線と前記共通線とを接続し、前記データ線及び前記レファレンス線とをイコライズし、かつ前記データ線および前記レファレンス線の容量を充電することを特徴とする不揮発性メモリ。 - メモリセルのデータが読み出されるデータ線と、レファレンスセルのデータが読み出されるレファレンス線とを具備し、複数の前記データ線に対してひとつの共通したレファレンス線を有する不揮発性メモリにおいて、
前記メモリセルのデータを読み出す直前において前記データ線および前記レファレンス線のイコライズおよび充電を行う充電回路を設け、
前記充電回路は、
一つの共通線と、
該共通線と複数の前記データ線の各々とを接続する複数の第1バイアストランジスタと、
前記共通線と前記レファレンス線とを接続する第2バイアストランジスタと、
前記共通線の容量を充電するプリチャージ回路と
を具備し、
前記第1バイアストランジスタ及び前記第2バイアストランジスタを外部から供給される第1の信号によってオンとすることにより、前記データ線と前記共通線とを接続し、前記レファレンス線と前記共通線とを接続し、前記データ線及び前記レファレンス線とをイコライズし、かつ前記データ線および前記レファレンス線の容量を充電し、
前記第1バイアストランジスタ及び前記第2バイアストランジスタのしきい値が略ゼロボルトであり、
前記共通線と電源との間に挿入された負荷素子と、
前記第1バイアストランジスタ及び第2バイアストランジスタのゲートへバイアス電圧を加えるバイアス回路と、
をさらに具備し、
前記バイアス回路は、前記共通線が充電前の時、前記第1バイアストランジスタ及び前記第2バイアストランジスタをオンとし、前記共通線の容量が充電された時、前記第1バイアストランジスタ及び前記第2バイアストランジスタをオフとするバイアス電圧を、前記第1バイアストランジスタ及び前記第2バイアストランジスタのゲートへ加えることを特徴とする不揮発性メモリ。 - 前記充電回路を、前記データ線および前記レファレンス線の長さ方向中央部近傍に配置したことを特徴とする請求項1または請求項2に記載の不揮発性メモリ。
- 前記データ線と前記リファレンス線との電圧を比較することによってメモリセルのデータを読み出す差動増幅回路を有することを特徴とする請求項1から請求項3のいずれか一項に記載の不揮発性メモリ。
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