KR100681255B1 - 바이어스 전압 인가 회로 및 반도체 메모리 장치 - Google Patents
바이어스 전압 인가 회로 및 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR100681255B1 KR100681255B1 KR1020050010440A KR20050010440A KR100681255B1 KR 100681255 B1 KR100681255 B1 KR 100681255B1 KR 1020050010440 A KR1020050010440 A KR 1020050010440A KR 20050010440 A KR20050010440 A KR 20050010440A KR 100681255 B1 KR100681255 B1 KR 100681255B1
- Authority
- KR
- South Korea
- Prior art keywords
- active element
- memory cell
- circuit
- node
- current
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000015654 memory Effects 0.000 claims abstract description 429
- 230000008859 change Effects 0.000 claims abstract description 23
- 230000003071 parasitic effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000001052 transient effect Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
선택 메모리 셀 및 기준 메모리 셀에 전류를 공급하는 두 개의 바이어스 회로(20)는 동일한 회로 구성을 갖는다. 각각의 바이어스 회로는 접합 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 전원 노드(Vcc)와 접합 노드(Nca, Ncb) 사이의 제 1 능동 소자(21a, 21b), 출력 노드의 전압 레벨이 다른 바이어스 회로의 접합 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 전원 노드 및 출력 노드(Nouta, Noutb) 사이의 제 2 능동 소자(22a, 22b), 바이어스 전압이 조정되는 접합 노드와 전류 공급 노드(Nsa)[(Nsb)] 사이 및 출력 노드와 전류 공급 노드 사이의 제 3 능동 소자(23a, 23b) 및 제 4 능동 소자(24a, 24b)를 구비한다.
Description
도 1은 본 발명의 실시에 따른 반도체 메모리 장치의 개략적인 구성을 도시한 블럭도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 판독 회로 시스템을 도시한 블럭도.
도 3은 본 발명의 실시예에 따른 바이어스 전압 인가 회로를 도시한 회로도.
도 4는 본 발명에 따른 반도체 메모리 장치에서 사용될 수 있는 센스 증폭기의 일례를 도시한 회로도.
도 5는 본 발명에 따른 바이어스 전압 인가 회로의 회로 동작을 나타낸 회로 시뮬레이션 결과의 전압 파형 그래프.
도 6은 도 8에 도시된 종래예에 따른 바이어스 전압 인가 회로의 회로 동작을 나타낸 회로 시뮬레이션 결과의 전압 파형 그래프.
도 7은 본 발명의 반도체 메모리 장치의 다른 실시예에 따른 기준 회로를 도시한 회로도.
도 8은 종래의 플래시 메모리에서의 전류 미러형 바이어스 전압 인가 회로의 일례를 도시한 회로도.
도 9는 종래의 플래시 메모리에서의 전류 미러형 바이어스 전압 인가 회로의 개선된 예를 도시한 회로도.
도 10은 종래의 플래시 메모리에서의 전류 미러형 바이어스 전압 인가 회로의 다른 개선된 예를 도시한 회로도.
도 11은 본 발명의 제 2 실시예에 따른 바이어스 전압 인가 회로를 도시한 회로도.
도 12는 본 발명의 제 3 실시예에 따른 바이어스 전압 인가 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1: 반도체 메모리 장치 2: 주 메모리 어레이
3: 기준 회로 4: 행 디코더 회로
5: 열 디코더 회로 6: 바이어스 전압 인가 회로
7: 센스 증폭기
본 발명은 반도체 메모리 장치에 관한 것이며, 특히, 반도체 메모리 장치의 메모리 셀에 흐르는 전류가 검지되고 그 기억 상태가 고속으로 판정되는 판독 기술에 관한 것이다.
반도체 메모리 장치에서 메모리 셀의 기억 상태를 판독하는 여러 종류의 방 법이 존재한다. 비휘발성의 반도체 장치의 하나인 플래시 메모리에 관하여 설명될 것이다. 플래시 메모리는 메모리 셀에 부동 게이트 구조를 갖는 메모리 트랜지스터를 포함하며, 메모리 셀의 부동 게이트에 입력된 전하(전자)량에 따라서 정보가 기억된다. 보다 구체적으로, 부동 게이트에 많은 전자가 존재하는 상태에서는, 채널 영역에 반전층이 형성되기 쉽지 않아서, 메모리 셀의 임계 전압은 높아진다(프로그래밍 상태로 규정됨). 한편, 부동 게이트로부터 전자가 방전되는 상태에서는, 채널 영역에 반전층이 형성되기 쉬워, 메모리 셀의 임계 전압은 낮아진다(소거 상태로 규정됨). 선택된 메모리 셀의 상태가 프로그래밍 상태인지 또는 소거 상태인지를 고속으로 판정하기 위해서, 프로그래밍 상태와 소거 상태 사이의 중간 임계 전압을 갖는 기준 메모리 셀이 차동 입력형의 센스 증폭기 회로에 입력된다.
도 8은 이와같은 메모리 셀에서의 판독 회로의 기본적인 회로 구성을 도시한 것이다(종래예 1로 칭함). 도 8에 도시된 판독 회로는 메모리 셀들로부터 판독될 대상으로서 선택된 메모리 셀(100) 및 기준 메모리 셀(101)에 소정의 바이어스 전압이 인가되어 그것들의 기억 상태에 따라서 선택 메모리 셀(100) 및 기준 메모리 셀(101)에 흐르는 메모리 셀 전류를 공급하는 바이어스 전압 인가 회로(102)를 포함한다. 바이어스 전압 인가 회로(102)는 부하 회로(103), 및 선택 메모리 셀(100)과 기준 메모리 셀(101)에 인가된 바이어스 전압을 조정하는 바이어스 조정 회로(104)를 포함한다. 그러므로, 바이어스 전압은 소정의 내부 전원 전압으로부터 부하 회로(103)와 바이어스 조정 회로(104)를 통하여 선택 메모리 셀(100)과 기준 메모리 셀(101)의 비트선(Bmain 및 Bref)에 각각 인가되어, 선택 메모리 셀(100)과 기준 메모리 셀(101)에 도달한다.
바이어스 전압 인가 회로(102)는 선택 메모리 셀(100)의 기억 상태에 따른 메모리 셀 전류(Imain)를 제 1 출력 노드(Nout1)에서 전압 레벨로 변환하고, 기준 메모리 셀(101)의 기억 상태에 따른 기준 셀 전류(Iref)를 제 2 출력 노드(Nout2)에서 전압 레벨로 변환한다. 다음 단계에서, 차동 증폭형의 센스 증폭기(105)에 의하여 양출력 노드간의 전압차가 검지되어 선택 메모리 셀(100)의 기억 상태를 판정한다. 그러므로, 고속 판독을 구현하기 위하여, 양출력 노드의 전압차를 충분히 제공할 필요가 있다.
부하 회로(103)가 일반적으로 도면에 도시된 바와 같이 트랜지스터로 이루어질지라도, 트랜지스터 대신에 저항 소자로 이루어질 수 있다. 그러나, 상기 상황을 고려하여, 도 8의 종래예 1에 도시된 바와 같이, 간단한 구조로 비교적 높은 이득이 제공될 수 있는 전류-미러형의 부하 회로(103)가 일반적으로 많이 사용된다. 종래예 1에 따르면, 이것은 P-채널 MOSFET(이하에서, PMOS라 칭함)으로 이루어진다.
그러나, 메모리 용량이 증가함에 따라, 바이어스 전압 인가 회로(102)에 접속될 메모리 셀의 수가 증가되고, 바이어스 전압 인가 회로(102)에 의해 구동될 전기 용량이 증가되는 경향이 있다. 또한, 저전압에서의 판독 동작에 대한 요구를 고려하여, 소음에 내성이 매우 강하고 고속인 판독 동작을 구현하는 것이 필요하다. 상기 문제에 대한 대책으로서, 선택 메모리 셀(100)의 비트선(Bmain)의 기생 용량이 기준 메모리 셀(101)의 비트선(Bref)의 기생 용량과 동일하게 되도록 메모리 셀 어레이가 구성되고, 양 전류 경로에서의 부하가 평형화되어, 판독 동작에서의 과도 응답 특성이 평형화되는 것이 제안되어 구현되고 있다.
보다 구체적으로, 센스 증폭기의 각 입력에 접속된 기생 용량이 선택 메모리 셀을 포함하는 메모리 어레이 블럭에 인접한 메모리 어레이 블럭의 비트선을 기준 메모리 셀의 비트선에 접속함으로써 평형화되는 판독 동작을 고속화하는 방법이 존재한다(예를 들어, JP-A-2003-77282호, 및 D.Elmhurst 등의 2003년 2월자 "A 1.8V 128Mb 125MHz Multi-level Cell Flash Memory with Flexible Read While Write" ISSCC Digest of Technical Papers, pp 286-287 참조).
기생 용량이 비트선들 사이에서 평형화되는 구성의 경우에, 선택 메모리 셀의 어드레스(메모리 어레이내의 위치)에 따라서, 비트선 중 하나는 선택 메모리 셀에 접속되고 다른 비트선은 기준 메모리 셀에 접속된다. 도 8에 도시된 전류-미러 형의 부하 회로가 바이어스 전압 인가 회로의 부하 회로로서 사용될때, 구성이 대칭이 아니기 때문에, 판독 성능이 비대칭 특성에 의해 저하되지 않도록 디자인된다. 예를 들어, JP-A-2003-77282호에 개시된 바이어스 전압 인가 회로(이하에서, 종래예 2라 칭함)에 따르면, 도 9에 도시된 바와 같이, 선택 트랜지스터(200)가 제공되어 선택 메모리 셀의 어드레스에 따라서 선택 트랜지스터의 온/오프를 제어하며, 선택 메모리 셀의 비트선이 비대칭 부하 회로의 일 측에 고정적으로 접속되는 구성이 제안된다. 또한, D. Elmhurst 등의 2003년 2월자 "A l.8V 128Mb 125MHz Multi-level Cell Flash Memory with Flexible Read While Write" ISSCC Digest of Technical Papers, pp.286-287에 개시된 바이어스 전압 인가 회로(이하에서, 종래예 3이라 칭함)에 따르면, 도 10에 도시된 바와 같이, 전류 미러의 방향을 스위 칭하기 위하여 스위치 트랜지스터(300)가 제공되고, 선택 메모리 셀의 어드레스에 따라서 스위치 트랜지스터들(300)중 하나가 온되어 선택 메모리 셀의 비트선을 비대칭 부하 회로의 일 측에 고정적으로 접속하도록 하는 구성이 제안된다.
그러나, 도 9에 도시된 종래예 2의 바이어스 전압 인가 회로에 따르면, 좌우의 비트선을 스위칭하기 위하여 하나의 부가적인 선택 트랜지스터(200)를 제공할 필요가 있기 때문에, 메모리 셀 전류 경로에 부가적인 저항 성분이 부가된다. 결과적으로, 비트선의 CR(용량 저항 곱)이 증가되고 과도 특성이 저하되어, 고속-판독을 방해할 수 있다.
더구나, 도 10에 도시된 종래예 3의 바이어스 전압 인가 회로에 따르면, PMOS 스위치 트랜지스터(300)의 Vds(드레인과 소스 사이의 전압)가 거의 0V가 되기 때문에, 그 온 저항이 증가되고 부하 회로(103)의 PMOS의 게이트 전위가 드레인 전위와 동일한 레벨에 도달하는데 시간이 걸린다. 그러므로, 전류 미러 동작이 상기 기간 동안 바르게 수행되지 않아, 고속 판독을 방해할 수 있다.
또한, 종래예 2 및 3중 하나의 바이어스 전압 인가 회로에서 부하 회로(103)가 비대칭이기 때문에, 다음-단계의 센스 증폭기의 입력 노드에서의 부하 용량이 변화되어, 과도 응답 특성의 차이로 인해 고속 판독을 방해할 수 있다.
본 발명은 상기 문제점을 고려하여 이루어진 것이며, 본 발명의 목적은 비대칭형의 부하 회로의 상기 문제점을 해결하고, 완전 대칭형으로 높은 이득이 제공되며, 고속이며 안정된 판독 동작이 수행되는 바이어스 전압 인가 회로, 및 이 바이 어스 전압 인가 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 실시형태에 따르면, 본 발명에 따른 바이어스 인가 회로는 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및
기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:
동일한 바이어스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로는,
접합 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 전원 노드와 접합 노드 사이의 제 1 능동 소자,
출력 노드의 전압 레벨이 다른 측 바이어스 회로의 접합 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 상기 전원 노드와 출력 노드 사이의 제 2 능동 소자,
상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 상기 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 접합 노드와 전류 공급 노드 사이의 제 3 능동 소자, 및
상기 제 2 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 상기 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 출력 노드와 상기 전류 공급 노드 사이의 제 4 능동 소자를 포함하는 것을 특징으로 한다.
바람직하게, 본 발명의 제 1 실시형태에 따른 바이어스 전압 인가 회로는 상기 제 1 능동 소자 및 상기 제 2 능동 소자가 각각 P-채널 MOSFET으로 이루어지고, 상기 제 3 능동 소자 및 상기 제 4 능동 소자가 각각 N-채널 MOSFET으로 이루어지는 것을 특징으로 한다.
본 발명의 제 1 실시형태에 따른 바이어스 전압 인가 회로에서, 선택 메모리 셀에 전류를 공급하는 제 1 바이어스 회로 및 기준 메모리 셀에 전류를 공급하는 제 2 바이어스 회로가 동일한 구성을 가지기 때문에, 완전 대칭 회로 구성이 제공되어, 종래의 비대칭형 부하 회로의 문제점이 해결될 수 있다. 또한, 접합 노드의 전압 레벨이 공급된 메모리 셀 전류량에 따라 변화될지라도, 그 진폭이 제 1 능동 소자에 의해 어느 정도 제어되기 때문에, 메모리 셀 전류의 변화에 대한 추종성이 높다. 한편, 다른 측의 접합 노드의 제어된 진폭의 변화가 제 2 능동 소자에 의해 한 측의 출력 노드의 전압 변화로서 나타나기 때문에, 한 측의 메모리 셀 전류가 다른 측보다 클때, 다른 측 접합 노드의 전압 레벨이 더 높고 제 2 능동 소자의 전류 공급 능력이 저하되어, 한 측의 출력 노드의 전압 레벨이 저하된다. 동시에, 다른 측의 제 2 능동 소자의 전류 공급 능력은 상승되고, 다른 측의 출력 노드의 전압 레벨이 높아진다. 그러므로, 두 개의 바이어스 회로의 출력 노드간의 전압차는 메모리 셀 전류의 전류차에 따라 크게 증폭되기 때문에, 높은 이득이 제공될 수 있다. 더구나, 전류 공급 노드의 전압 레벨이 제 3 및 제 4 능동 소자에 의해 제어되기 때문에, 전류 공급 노드의 전압 진폭이 억제되면서, 출력 노드에서 큰 전압 진폭이 제공될 수 있다. 즉, 고 비트선 용량을 출력 노드와 분리시킴으로써 고속 판독 동작이 수행될 수 있다. 대조적으로, 한 측의 메모리 셀 전류가 다른 메모리 셀 전류보다 작을때, 완전히 반대 현상이 발생될지라도, 선택 메모리 셀 및 기준 메모리 셀이 반전되어 동일한 결과가 제공된다. 그러므로, 선택 메모리 셀이 바이어스 회로에 접속될때에도, 동일한 고속 판독 동작이 수행될 수 있다.
본 발명의 제 2 실시형태에 따르면, 본 발명의 제 1 실시형태에 따른 바이어스 인가 회로는 상기 제 1 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 2 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 2 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 2 능동 소자가 전류 미러 접속으로 구성되는 것을 특징으로 한다.
본 발명의 제 2 실시형태에 따른 바이어스 전압 인가 회로에서, 본 발명의 제 1 실시형태에 따른 바이어스 전압 인가 회로가 기본적으로 구현되기 때문에, 동일한 효과가 제공될 수 있다. 보다 구체적으로, 전류 미러 접속으로 인하여 바이어스 전압 인가 회로의 각각의 차동 출력에서 고 이득 출력이 제공될 수 있고, 통상적인 전류 미러 접속보다 더 높은 이득 출력이 제공될 수 있다.
본 발명의 제 1 또는 제 2 실시형태에 따른 바이어스 전압 인가 회로는 동일한 바이어스 조건하에서, 상기 제 1 능동 소자의 전류 공급 능력이 상기 제 2 능동 소자와 동일하며, 상기 제 3 능동 소자의 전류 공급 능력이 상기 제 4 능동 소자와 동일한 것을 특징으로 한다. 대안으로, 동일한 바이어스 조건하에서, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 2 능동 소자와 상이하고, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 상이하다. 본 발명에 따른 바이어스 전압 인가 회로에서, 상기 제 1 능동 소자 및 상기 제 2 능동 소자의 전류 공급 능력을 조정하고 상기 제 3 능동 소자 및 상기 제 4 능동 소자의 전류 공급 능력을 조정함으로써 이득 또는 과도 응답 특성이 조정될 수 있다.
본 발명의 제 3 실시형태에 따르면, 본 발명의 제 1 실시형태 이외에도, 본 발명에 따른 바이어스 전압 인가 회로에서는 또한 상기 제 1 능동 소자는 소스가 상기 전원 노드에 접속되고, 게이트와 드레인이 상기 접합 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 2 능동 소자는 소스가 상기 전원 노드에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트가 다른 측 바이어스 회로의 접합 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 3 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 접합 노드에 접속되며, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며, 상기 제 4 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지는 것을 특징으로 한다.
본 발명의 제 3 실시형태에 따른 바이어스 전압 인가 회로에서, 본 발명의 제 1 실시형태에 따른 바이어스 전압 인가 회로가 기본적으로 구현되기 때문에, 동 일한 효과가 제공될 수 있다. 더구나, 본 발명의 제 2 실시형태에 따른 바이어스 전압 인가 회로가 기본적으로 구현되기 때문에, 동일한 효과가 제공될 수 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 바이어스 전압 인가 회로의 제 4 실시형태에 따르면, 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및
기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:
동일한 바이이스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로는,
내부 노드의 전압 레벨이 변동하지 않도록 하는 제 1 전원 노드와 내부 노드 사이의 제 1 능동 소자,
상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 내부 노드와 전류 공급 노드 사이의 제 2 능동 소자,
상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 출력 노드 사이의 제 3 능동 소자,
상기 출력 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 접합 노드와 상기 출력 노드 사이의 제 4 능동 소자,
상기 출력 노드의 전압 레벨이 다른 측 바이어스 회로의 출력 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 접합 노드와 상기 출력 노드 사이의 제 5 능동 소자, 및
상기 바이어스 회로가 동작될때, 상기 제 4 능동 소자 및 상기 제 5 능동 소자의 동작을 유효화하고, 상기 바이어스 회로가 동작되지 않을때, 상기 제 4 능동 소자 및 상기 제 5 능동 소자의 동작을 무효화하는 제 2 전원 노드와 상기 접합 노드 사이의 제 6 능동 소자를 포함하며,
상기 제 1 바이어스 회로의 접합 노드는 상기 제 2 바이어스 회로의 접합 노드에 접속되는 것을 특징으로 한다.
바람직하게, 본 발명의 제 4 실시형태에 따른 바이어스 전압 인가 회로는 상기 제 1 능동 소자 및 상기 제 3 능동 소자가 각각 P-채널 MOSFET으로 이루어지며, 상기 제 2 능동 소자, 상기 제 4 능동 소자, 상기 제 5 능동 소자, 및 상기 제 6 능동 소자가 각각 N-채널 MOSFET으로 이루어지는 것을 특징으로 한다.
바람직하게, 본 발명의 제 4 실시형태에 따른 바이어스 전압 인가 회로는 상기 제 1 바이어스 회로의 상기 제 4 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 5 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 2 바이어스 회로의 상기 제 4 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 5 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 1 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 3 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 2 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 3 능동 소자가 전류 미러 접속으로 구성되는 것을 특징으로 한다.
바람직하게, 본 발명의 제 4 실시형태에 따른 바이어스 전압 인가 회로는 동일한 바이어스 조건하에서, 상기 제 4 능동 소자의 전류 공급 능력이 상기 제 5 능동 소자와 동일하며, 상기 제 1 능동 소자의 전류 공급 능력이 상기 제 3 능동 소자와 동일한 것을 특징으로 한다.
바람직하게, 본 발명의 제 4 실시형태에 따른 바이어스 전압 인가 회로에서는 상기 제 1 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트와 드레인이 상기 내부 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 2 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 내부 노드에 접속되며, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며, 상기 제 3 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노드에 접속되며, 드레인이 상기 출력 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 4 능동 소자는 소스가 상기 접합 노드에 접속되고, 게이트와 드레인이 상기 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며, 상기 제 5 능동 소자는 소스가 상기 접합 노드에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트가 다른 측 바이어스 회로의 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며, 상기 제 6 능동 소자는 소스가 상기 제 2 전원 노드에 접속되고, 드레인이 상기 접합 노드에 접속되며, 게이트에 소정의 동작 제어 전압이 공급되는 N-채널MOSFET으 로 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 다른 바이어스 전압 인가 회로의 제 5 실시형태에 따르면, 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및
기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:
동일한 바이어스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2바이어스 회로는,
내부 노드의 전압 레벨이 변동하지 않도록 하는 제 1 전원 노드와 내부 노드 사이의 제 1 능동 소자,
상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 내부 노드와 전류 공급 노드 사이의 제 2 능동 소자,
상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 제 1 접합 노드 사이의 제 3 능동 소자,
상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메 모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 출력 노드 사이의 제 4 능동 소자,
상기 제 1 접합 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 상기 제 1 접합 노드와 제 2 접합 노드 사이의 제 5 능동 소자,
상기 출력 노드의 전압 레벨이 다른 측 바이어스 회로의 출력 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 상기 제 2 접합 노드와 상기 출력 노드 사이의 제 6 능동 소자, 및
상기 바이어스 회로가 동작될때, 상기 제 5 능동 소자 및 상기 제 6 능동 소자의 동작을 유효화하고, 상기 바이어스 회로가 동작되지 않을때, 상기 제 5 능동 소자 및 상기 제 6 능동 소자의 동작을 무효화하는 제 2 전원 노드와 상기 제 2 접합 노드 사이의 제 7 능동 소자를 구비하며,
상기 제 1 바이어스 회로의 상기 제 2 접합 노드는 상기 제 2 바이어스 회로의 상기 제 2 접합 노드에 접속되는 것을 특징으로 한다.
바람직하게, 본 발명의 제 5 실시형태에 따른 바이어스 전압 인가 회로는 상기 제 1 능동 소자, 상기 제 3 능동 소자 및 상기 제 4 능동 소자가 각각 P-채널 MOSFET으로 이루어지며, 상기 제 2 능동 소자, 상기 제 5 능동 소자, 상기 제 6 능동 소자, 및 상기 제 7 능동 소자가 각각 N-채널 MOSFET으로 이루어지며, 상기 제 1 능동 소자 및 상기 제 3 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 1 능동 소자 및 상기 제 4 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 1 바이어스 회로의 상기 제 5 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 6 능동 소자가 전류 미러 접속으로 구성되며, 상기 제 2 바이어스 회로의 상기 제 5 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 6 능동 소자가 전류 미러 접속으로 구성되는 것을 특징으로 한다.
본 발명의 제 5 실시형태에 따른 바이어스 전압 인가 회로는 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전류 공급 능력이 상기 제 6 능동 소자와 동일하며, 상기 제 1 능동 소자의 전류 공급 능력이 상기 제 3 능동 소자 및 상기 제 4 능동 소자와 동일하거나, 또는 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전류 공급 능력이 상기 제 6 능동 소자와 동일하며, 상기 제 3 능동 소자의 전류 공급 능력이 상기 제 4 능동 소자와 동일하고, 상기 제 1 능동 소자의 전류 공급 능력이 상기 제 3 능동 소자와 상이하며, 상기 제 1 능동 소자의 전류 공급 능력이 상기 제 4 능동 소자와 상이하거나, 또는 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전류 공급 능력은 상기 제 6 능동 소자와 동일하며, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 상이한 것을 특징으로 한다.
바람직하게, 본 발명의 제 5 실시형태에 따른 바이어스 전압 인가 회로에서는 상기 제 1 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트와 드레인이 상기 내부 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 2 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 내부 노드에 접속되며, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며, 상기 제 3 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노 드에 접속되며, 드레인이 상기 제 1 접합 노드에 접속되는 P-채널M0SFET으로 이루어지며, 상기 제 4 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노드에 접속되며, 드레인이 상기 출력 노드에 접속되는 P-채널 MOSFET으로 이루어지며, 상기 제 5 능동 소자는 소스가 상기 제 2 접합 노드에 접속되고, 게이트와 드레인이 상기 제 1 접합 노드에 접속되는 N-채널 MOSFET으로 이루어지며, 상기 제 6 능동 소자는 소스가 상기 제 2 접합 노드에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트가 다른 측 바이어스 회로의 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며, 상기 제 7 능동 소자는 소스가 상기 제 2 전원 노드에 접속되고, 드레인이 제 2 접합 노드에 접속되고, 게이트에 소정의 동작 제어 전압이 공급되는 N-채널MOSFET으로 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제 1 실시형태에 따르면, 본 발명의 반도체 메모리 장치는 어레이를 형성하도록 배열된 복수의 메모리 셀을 포함하는 주 메모리 어레이;
기준 메모리 셀;
상기 주 메모리 어레이로부터 특정 메모리 셀을 선택하는 어드레스 선택 회로;
상기 어드레스 선택 회로에 의해 선택된 메모리 셀에 접속된 비트선 및 상기 기준 메모리 셀에 접속된 비트선에 소정의 바이어스 전압을 인가하고, 각각의 기억 상태에 따라서 상기 선택 메모리 셀 및 상기 기준 메모리 셀에서 각각 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 바이어스 전압 인가 회로; 및
상기 바이어스 전압 인가 회로의 상기 선택 메모리 셀의 출력 전압을 상기 기준 메모리 셀의 출력 전압과 비교하고, 이들 출력 전압간의 차를 증폭하여 상기 선택 메모리 셀에 기억된 데이터에 대응하는 전압을 출력하는 센스 회로를 구비하며:
상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로중 하나의 전류 공급 노드가 상기 선택 메모리 셀의 비트선에 접속될때, 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로의 다른 것의 전류 공급 노드는 상기 기준 메모리 셀의 비트선에 접속되는 것을 특징으로 한다.
본 발명의 제 1 실시형태에 따른 반도체 메모리 장치에서, 본 발명에 따른 바이어스 전압 인가 회로의 효과가 제공되며 고속 판독 동작이 수행될 수 있는 반도체 메모리 장치가 구현될 수 있다.
본 발명의 제 1 실시형태 이외에도, 본 발명의 제 2 실시형태에 따르면, 본 발명에 따른 반도체 메모리 장치는 상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로는 상기 주 메모리 어레이의 제 1 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며, 상기 바이어스 전압 인가 회로의 상기 제 2 바이어스 회로는 상기 주 메모리 어레이의 상기 제 1 영역과 상이한 제 2 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며, 상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 하나의 판독 동작으로서 발생되며, 상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 다른 판독 동작으로서 발생되는 것을 특징으로 한다.
본 발명의 제 2 실시형태에 따른 반도체 메모리 장치에서, 선택 메모리 셀의 어드레스에 의해 접속된 바이어스 회로를 특정 선택 회로를 사용하여 선택할 필요가 없으며, 주 메모리 어레이 내의 선택 메모리 셀의 위치에 관계없이 일정한 판독 성능이 제공될 수 있다.
제 1 및 제 2 특성 이외에도, 본 발명의 제 3 실시형태에 따르면, 본 발명에 따른 반도체 메모리 장치는 상기 선택 메모리 셀에 접속된 비트선의 기생 용량이 상기 기준 메모리 셀에 접속된 비트선의 기생 용량과 동일한 것을 특징으로 한다.
본 발명의 제 3 실시형태에 따른 반도체 메모리 장치에서, 선택 메모리 측 및 기준 메모리 셀측의 양 비트선의 과도 응답 특성은 변동이 방지될 수 있고 고속 판독 동작이 구현될 수 있다.
제 1 실시예
본 발명에 따른 반도체 메모리 장치 및 바이어스 전압 인가 회로(이하에서, 각각 본 발명의 장치 및 본 발명의 회로라 칭함)의 제 1 실시예는 첨부 도면을 참조하여 설명될 것이다.
도 1에 도시된 바와 같이, 본 발명의 장치(1)는 주 메모리 어레이(2), 기준 회로(3), 행 디코더(4), 열 디코더(5), 본 발명에 따른 바이어스 전압 인가 회로(6), 센스 증폭기(7) 등을 포함한다. 또한, 도시되지는 않지만, 필요한 어드레스 신호 및 판독 제어 신호(칩 인에이블 신호, 출력 인에이블 신호 등)가 입력 회로를 통하여 각 부분에 공급된다. 또한, 센스 증폭기(7)의 출력(Dout)은 소정 출력 회로를 통하여 외부 회로에 출력된다.
주 메모리 어레이(2)는 판독될 복수의 메모리 셀이 어레이 형태로 행 방향과 열 방향으로 배열되도록 구성된다. 본 실시예에서, 부동 게이트형 FET구조를 갖는 플래시 메모리 트랜지스터가 플래시 메모리 셀을 구성하도록 메모리 셀에 포함된다고 가정하자. 그러므로, 메모리 셀의 기억 상태는 부동 게이트에 저장된 전자의 양에 의해 결정되며, 기억 상태는 메모리 트랜지스터의 임계 전압차로 나타난다.
기준 회로(3)는 주 메모리 어레이(2)의 메모리 셀과 동일한 구조를 갖는 플래시 메모리 셀로 이루어진 기준 메모리 셀을 포함한다. 2진 메모리의 경우에, 주 메모리 어레이(2)의 메모리 셀의 임계 전압은 데이터의 0/1에 따라서 고 임계 전압 또는 저 임계 전압중 하나로 플래시 메모리의 프로그래밍 회로에 의해 설정되어 데이터를 프로그래밍한다. 그러므로, 주 메모리 어레이(2)의 메모리 셀 전류가 셀의 임계 전압에 따라 변화될지라도, 기준 메모리 셀의 임계 전압은 데이터의 0/1에 대응하는 두 메모리 셀 전류 사이의 중간값의 메모리 셀 전류가 되도록 테스트시에 조정된다.
외측으로부터 입력된 어드레스 신호에 따라서, 행 디코더(4)는 주 메모리 어레이(2) 내의 메모리 셀을 행 방향에 따라 선택하고 열 디코더(5)는 주 메모리 어레이(2) 내의 메모리 셀을 열 방향에 따라 선택하여 주 메모리 어레이(2)로부터 판독될 메모리 셀을 선택한다. 판독 동작을 위해 선택되는 메모리 셀을 이하에서 선 택 메모리 셀이라 칭한다.
도 2는 주 메모리 어레이(2), 기준 회로(3), 열 디코더(5) 및 본 발명의 회로(6) 사이의 접속 관계의 구체적인 예를 도시한 것이다. 도 2에서, 주 메모리 어레이(2)는 좌우 기억 영역으로 분할된다. 또한, 기준 회로(3)도 주 메모리 어레이(2)와 같이 둘로 분할된다. 본 실시예에서, 주 메모리 어레이(2)는 계층 비트선 구조를 사용하여 메모리 셀의 고 패키징 밀도를 구현한다. 보다 구체적으로, 주 메모리 어레이(2)는 비트선 방향(열 방향)에 따라 복수의 블럭으로 분할되고, 로컬 비트선(LB1 및 LB2)이 각 블럭에 제공되며, 동일한 블럭 내의 동일한 열의 복수의 메모리 셀(8 및 9)의 드레인이 로컬 비트선(LB1 및 LB2)에 병렬로 접속되어, 소위 NOR 메모리 구조를 구성한다. 또한, 도면에서 간소화를 위하여 단지 하나의 메모리 셀이 도시된다. 동일한 블럭 내의 메모리 셀(8 및 9)은 동일한 소스선(S1 또는 S2)에 접속되고, 동일한 블럭 내의 데이터는 동시에 소거될 수 있다. 로컬 비트선(LB1 및 LB2)은 각각 비트선 선택 트랜지스터(10 및 11)를 통하여 글로벌 비트선(GBl 및 GB2)에 각각 접속된다. 글로벌 비트선(GB1 및 GB2)은 열 방향으로 복수의 블럭에 접속된다. 본 실시예에서, 열 디코더(5)는 좌우 기억 영역 각각에서 복수의 열로부터 하나의 글로벌 비트선을 선택하여 본 발명의 회로(6)에 접속된다. 여기서, 주 메모리 어레이(2)의 우측 또는 좌측 기억 영역중 하나의 블럭이 선택될때, 기준 회로(3)의 반대 영역에서 기준 메모리 셀이 선택된다. 블럭의 선택은 비트선 선택 트랜지스터(10 및 11)의 온/오프에 의해 제어된다.
기준 회로(3)가 주 메모리 어레이(2)와 동일한 열 방향으로 블럭으로 분할되 지 않을지라도, 본 발명의 회로(6)로부터 주 메모리 어레이(2)의 선택 메모리 셀을 통하여 접지 전위까지의 전류 경로, 및 본 발명의 회로(6)로부터 기준 회로(3)의 기준 메모리 셀(12 또는 13)을 통하여 접지 전위까지의 전류 경로는 적어도 DC에서 등가가 되도록 구성된다. 그러므로, 기준 회로(3)는 주 메모리 어레이(2)의 로컬 비트선(LB1 및 LB2)에 각각 대응하는 기준 비트선(RB1 및 RB2)을 포함하고, 기준 비트선 선택 트랜지스터(14 및 15)가 기준 비트선(RB1 및 RB2)과 글로벌 비트선(GB1 및 GB2) 사이에 각각 제공되어, 기준 메모리 셀(12 또는 l3)의 선택이 제어될 수 있도록 한다.
본 발명의 회로(6)와 주 메모리 어레이(2)의 선택 메모리 셀 또는 기준 메모리 셀 사이의 접속 관계가 상술되었기 때문에, 본 발명의 회로(6)의 회로 구성 및 회로 동작이 다음에 설명될 것이다.
도 3에 도시된 바와 같이, 본 발명의 회로(6)는 전체적으로 서로 등가인 두 개의 바이어스 회로(20)를 포함한다. 편의상 바이어스 회로들중 하나를 제 1 바이어스 회로(20a)라 칭하고, 다른 것을 제 2 바이어스 회로(20b)라 칭한다. 또한, 도면에서 두 개의 전류원(Ia 및 Ib)중 하나는 선택 메모리 셀의 메모리 셀 전류(Icell)를 나타내고, 다른 것은 기준 메모리 셀의 메모리 셀 전류(Iref)를 나타낸다. 선택 메모리 셀의 메모리 셀 전류(Icell)는 기억 정보에 대응하는 임계 전압에 따라서 변화된다.
바이어스 회로(20a)[(20b)]는 MOSFET으로 이루어진 4 개의 능동 소자를 포함한다. 제 1 능동 소자(21a)[(21b)]는 소스가 전원 노드(Vcc)에 접속되고 게이트와 드레인이 접합 노드(Nca)[(Ncb)]에 접속되는 P-채널 MOSFET(PMOS)으로 이루어지며, 제 2 능동 소자(22a)[(22b)]는 소스가 전원 노드(Vcc)에 접속되고, 드레인이 출력 노드(Nouta)[(Noutb)]에 접속되며, 게이트가 다른 측 바이어스 회로의 접합 노드(Ncb)[(Nca)]에 접속되는 PMOS로 이루어지며, 제 3 능동 소자(23a)[(23b)]는 소스가 전류 공급 노드(Nsa)[(Nsb)]에 접속되고, 드레인이 접합 노드(Nca)[(Ncb)]에 접속되며, 게이트에 소정의 중간 전압(Vbias)이 공급되는 N-채널 MOSFET(NMOS)으로 이루어지며, 제 4 능동 소자(24a)[(24b)]는 소스가 전류 공급 노드(Nsa)[(Nsb)]에 접속되고, 드레인이 출력 노드(Nouta)[(Noutb)]에 접속되며, 게이트에 중간 전압(Vbias)이 공급되는 NMOS로 이루어진다. 상기 설명에서, 괄호 내의 참조 부호는 제 2 바이어스 회로(20b)에 대한 설명에 해당한다.
여기서, [접합 노드(Nca 또는 Ncb)에서] 드레인 전압의 전압 레벨이 변동하지 않도록 하기 위하여 제 1 능동 소자(21a 또는 21b)의 전류가 제어되며, [출력 노드(Nouta 또는 Noutb)에서] 드레인 전압의 전압 레벨이 다른 측 바이어스 회로(20)의 접합 노드(Ncb 또는 Nca)의 전압 레벨과 역방향으로 변화되도록 제 2 능동 소자(22a 또는 22b)의 전류가 제어된다.
보다 구체적으로, 제 1 바이어스 회로(20a)의 제 1 능동 소자(21a) 및 제 2 바이어스 회로(20b)의 제 2 능동 소자(22b)는 전류 미러 접속으로 구성되고, 제 2 바이어스 회로(20b)의 제 1 능동 소자(21b) 및 제 1 바이어스 회로(20a)의 제 2 능동 소자(22a)는 전류 미러 접속으로 구성된다.
또한, 제 3 능동 소자(23a 또는 23b)는 제 1 능동 소자(21a 또는 21b)로부터 공급된 전류를 선택 메모리 셀 또는 기준 메모리 셀에 공급하고, 중간 전압(Vbias)을 설정함으로써 전류 공급 노드(Nsa 또는 Nsb)의 전압 레벨을 소정 레벨로 제어한다. 마찬가지로, 제 4 능동 소자(24a 또는 24b)는 제 2 능동 소자(22a 또는 22b)로부터의 전류를 선택 메모리 셀 또는 기준 메모리 셀에 공급하고, 중간 전압(Vbias)의 설정에 의해 전류 공급 노드(Nsa 또는 Nsb)의 전압 레벨을 소정 레벨로 제어한다.
본 실시예에서, 제 1 능동 소자(21a 및 21b) 및 제 2 능동 소자(22a 및 22b)의 각 트랜지스터 크기(게이트 길이 및 게이트 폭)는 동일하고, 동일한 바이어스 조건하에서 전류 공급 능력은 동일하다. 또한, 제 3 능동 소자(23a 및 23b) 및 제 4 능동 소자(24a 및 24b)의 각 트랜지스터 크기는 동일하고, 동일한 바이어스 조건하에서 전류 공급 능력은 동일하다. 결과적으로, 상기 전류 미러 접속에서의 각각의 미러비는 1:1이다.
본 발명의 회로(6)에 따르면, 선택 메모리 셀 또는 기준 메모리 셀이 제 1 바이어스 회로(20a) 또는 제 2 바이어스 회로(20b)중 하나에 접속될때에도, 완전 대칭 회로 구성이 제공된다. 보다 구체적으로, 예를 들어, 주 메모리 어레이(2)의 좌측 기억 영역으로부터 선택된 메모리 셀은 제 1 바이어스 회로(20a)의 전류 공급 노드(Nsa)에 접속되고, 주 메모리 어레이(2)의 우측 기억 영역으로부터 선택된 메모리 셀은 제 2 바이어스 회로(20b)의 전류 공급 노드(Nsb)에 접속된다. 그러나, 선택 메모리 셀이 제 1 바이어스 회로(20a)의 전류 공급 노드(Nsa)에 접속되도록 어드레스가 선택될때, 기준 회로(3)의 우측 영역의 기준 메모리 셀이 제 2 바이어 스 회로(20b)의 전류 공급 노드(Nsb)에 접속된다. 대안으로, 선택 메모리 셀이 제 2 바이어스 회로(20b)의 전류 공급 노드(Nsb)에 접속되도록 어드레스가 선택될때, 기준 회로(3)의 좌측 영역의 기준 메모리 셀이 제 1 바이어스 회로(20a)의 전류 공급 노드(Nsa)에 접속된다.
다음으로, 본 발명의 장치(1)의 센스 증폭기(7)가 간단하게 설명될 것이다. 센스 증폭기(7)는 도 4에 도시된 차동 증폭기로 이루어지며, 본 발명의 회로(6)의 두 개의 출력 노드(Nouta 및 Noutb)는 센스 증폭기(7)의 입력에 접속된다. 도 4에 도시된 래칭 기능을 갖는 동적 형태의 회로가 본 실시예에서 센스 증폭기(7)로서 사용되었을지라도, 센스 증폭기(7)의 회로 구성은 도 4에 도시된 구성에 국한되지 않는다.
다음으로, 본 발명의 회로(6)의 회로 동작이 도 5의 회로 시뮬레이션(과도 응답 시뮬레이션)의 전압 파형 그래프를 참조하여 설명될 것이다. 또한, 본 실시예에 따르면, 열 디코더(5)를 통하여 본 발명의 회로(6)의 전류 공급 노드(Nsa 및 Nsb)에 각각 접속되는 글로벌 비트선(GBl과 GB2) 사이에 글로벌 비트선(GBl 및 GB2)을 일시적으로 도통시켜 평형화시키는 평형화 트랜지스터가 제공된다. 그러므로, 본 발명의 회로(6)가 글로벌 비트선(GB1 및 GB2)의 평형화 동작 동안(도 5에서 평형화 신호(EQ)가 고 레벨일때) 동작을 시작할지라도, 평형화 동작 동안, 양 글로벌 비트선(GBl 및 GB2)의 전위가 동일하기 때문에, 선택 메모리 셀의 메모리 셀 전류(Ice11)와 기준 메모리 셀의 메모리 셀 전류(Iref)간의 전류차는 바이어스 회로(20a 및 20b)로부터 공급된 전류차만큼 나타나지 않는다. 결과적으로, 본 발명의 회로(6)의 출력 노드(Nouta 및 Noutb)간의 전압차는 나타나지 않는다.
도 5의 전압 파형을 참조하면, 평형화 신호(EQ)가 고레벨로 전이되어 평형화 동작을 시작한다. 그리고 나서, 어드레스 신호의 입력 레벨에 따라서 행 디코더(4)에 의해 선택 메모리 셀의 제어 게이트에 입력되는 워드선(WL)이 선택되고, 선택된 워드선(WL)의 전압이 상승하며, 메모리 셀이 행 방향을 따라 선택된다. 동시에, 어드레스 신호의 입력 레벨에 따라서 기준 회로(3)에 의해 기준 메모리 셀의 제어 게이트에 입력되는 전압 레벨이 상승하고 기준 메모리 셀이 선택된다. 그리고 나서, 선택 메모리 셀에 접속된 로컬 비트선(LB1 또는 LB2)을 선택하여 글로벌 비트선(GB1 또는 GB2)에 접속하도록 비트선 선택 트랜지스터(10 또는 11)를 온하기 위하여 비트선 선택 신호(BLselect)가 고레벨로 전이된다. 동시에, 기준 회로(3)의 기준 비트선 선택 트랜지스터(14 또는 15)를 온하기 위하여 소정의 선택 신호가 고레벨로 전이된다.
글로벌 비트선이 로컬 비트선 및 기준 비트선에 접속될때, 본 발명의 회로(6)의 바이어스 회로(20a 및 20b)로부터 선택 메모리 셀 및 기준 메모리 셀로의 전류 경로가 형성되고, 로컬 비트선 및 기준 비트선의 전압이 상승하기 시작하는 동시에, 본 발명의 회로(6)의 출력 노드(Nouta 및 Noutb)의 전압이 본 발명의 회로(6)의 제 2 능동 소자에 의한 전압 강하로 인하여 떨어진다. 그러나, 평형화 동작이 수행되고 있기 때문에, 양출력 노드간의 전압차는 0V이다. 로컬 비트선 및 기준 비트선이 선택된 이후에, 평형화 신호(EQ)가 저레벨로 전이되어 평형화 동작이 종료될때, 글로벌 비트선(GB1 및 GB2)이 더 이상 단락 상태가 아니기 때문에, 선택 메모리 셀 및 기준 메모리 셀의 각 메모리 셀 전류(Icell 또는 Iref)에 대응하는 전압차가 출력 노드(Nouta와 Noutb) 사이에서 발생된다. 출력 노드(Nouta 및 Noutb)의 전압이 선택 메모리 셀의 기억 상태에 따라서 하나가 높고 다른 것이 낮을지라도, 그 전압차는 선택 메모리 셀의 기억 상태에 관계없이 일정하다. 즉, 데이터 "1"이 판독될때와 데이터 "0"이 판독될때 판독 속도차가 존재하지 않는다. 또한, 선택 메모리 셀의 어드레스에 따라서 선택 메모리 셀이 제 1 바이어스 회로(20a) 또는 제 2 바이어스 회로(20b)중 하나에 접속될지라도, 판독 특성은 어드레스에 관계없이 변화되지 않는다.
도 6은 도 8에 도시된 종래예 1에 따른 바이어스 전압 인가 회로에 대하여 동일 조건하에서 회로 시뮬레이션이 수행될때의 결과를 도시한 것이다. 도 6으로부터 명확하게 알 수 있는 바와 같이, 종래예 1의 통상적인 전류 미러형 바이어스 전압 인가 회로에서, 선택 메모리 셀의 기억 상태에 따라서 또는 어느 전류 공급 노드가 선택 메모리 셀에 접속되는지에 따라서, 출력 노드(Nouta 및 Noutb)의 전압이 크게 변화되고, 그 전압차가 변화된다. 결과적으로 데이터 "1"이 판독되거나 데이터"0"이 판독되는 경우에 따라서 판독 특성에서 차이가 발생되어, 하나의 데이터가 판독될때, 동작 마진 및 판독 속도가 저하된다.
상기 설명으로부터 알 수 있는 바와 같이, 본 발명의 회로(6)를 사용하여 선택 메모리 셀 및 기준 메모리 셀에 바이어스 전압이 인가될때, 데이터는 안정적으로 고속 판독될 수 있다.
제 2 실시예
다음으로, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로 구성 및 회로 동작이 도면을 참조하여 설명될 것이다.
도 11에 도시된 바와 같이, 본 실시예의 본 발명의 회로(6)는 서로 완전히 등가인 두 개의 바이어스 회로(30)를 포함한다. 제 1 실시예와 마찬가지로, 편의상, 회로들중 하나를 제 1 바이어스 회로(30a)라 칭하고, 다른 것을 제 2 바이어스 회로(30b)라 칭한다. 또한, 제 1 실시예와 마찬가지로, 두 개의 전류원(Ia 및 Ib)중 하나는 선택 메모리 셀의 메모리 셀 전류(Icell)를 나타내고, 다른 것은 기준 메모리 셀의 메모리 셀 전류(Iref)를 나타낸다. 선택 메모리 셀의 메모리 셀 전류(Icell)는 기억 정보에 대응하는 임계 전압에 따라서 변화된다.
본 실시예의 바이어스 회로(30a)[(30b)]는 MOSFET으로 이루어진 6 개의 능동소자를 포함한다. 제 1 능동 소자(31a)[(31b)]는 소스가 제 1 전원 노드(Vcc)에 접속되고 게이트와 드레인이 내부 노드(N1a)[(N1b)]에 접속되는 PMOS로 이루어진다. 제 2 능동 소자(32a)[(32b)]는 소스가 전류 공급 노드(Nsa)[(Nsb)]에 접속되고, 드레인이 내부 노드(N1a)[(N1b)]에 접속되고, 게이트에 중간 전압(Vbias)이 공급되는 NMOS로 이루어진다. 제 3 능동 소자(33a)[(33b)]는 소스가 제 1 전원 노드(Vcc)에 접속되고, 게이트가 내부 노드(N1a)[(N1b)]에 접속되며, 드레인이 출력 노드(Nouta)[(Noutb)]에 접속되는 PMOS로 이루어진다. 제 4 능동 소자(34a)[(34b)]는 소스가 접합 노드(Nen)에 접속되고, 게이트와 드레인이 접합 노드(Nca)[(Ncb)]에 접속되는 NMOS로 이루어진다. 제 5 능동 소자(35a)[(35b)]는 소스가 접합 노드(Nen)에 접속되고, 드레인이 출력 노드(Nouta)[(Noutb)]에 접속되며, 게이트가 다 른 측 바이어스 회로(30)의 접합 노드(Ncb)[(Nca)]에 접속되는 NMOS로 이루어진다. 제 6 능동 소자(36a)[(36b)]는 소스가 제 2 전원 노드(Vss)에 접속되고, 드레인이 접합 노드(Nen)에 접속되며, 바이어스 회로가 동작될때 Vcc가 되고 동작되지 않을때 Vss가 되는 입력 신호(EN)가 게이트에 공급되는 NMOS로 이루어진다. 상기 설명에서, 괄호내의 참조 부호는 제 2 바이어스 회로(30b)에 대한 설명에 해당한다. 제 2 전원 노드(Vss)는 본 실시예에서 접지 전위로 고정된다.
여기서, 제 1 능동 소자의 전류는 내부 노드(N1a)의 전압 레벨이 변동하지 않도록 하기 위하여 제어된다. 제 2 능동 소자(32a 또는 32b)는 제 1 능동 소자(31a 및 31b)로부터의 전류를 선택 메모리 셀 또는 기준 메모리 셀에 공급하며, 중간 전압(Vbias)을 설정함으로써 전류 공급 노드(Nsa 또는 Nsb)의 전압 레벨을 소정 레벨로 제어한다.
또한, 제 3 능동 소자(33a 및 33b), 및 제 1 능동 소자(31a 및 31b)는 각각 전류 미러 접속으로 구성되어, 제 3 능동 소자(33a)에 흐르는 전류량 및 제 1 능동 소자(31a)에 흐르는 전류량이 서로 등가가 되도록 제어되며, 제 3 능동 소자(33b)에 흐르는 전류량 및 제 1 능동 소자(31b)에 흐르는 전류량이 또한 서로 등가가 되도록 제어된다.
여기서, 제 4 능동 소자(34a 또는 34b)의 전류는 [출력 노드(Nouta 또는 Noutb)에서] 드레인 전압의 전압 레벨이 변동하지 않도록 하기 위하여 제어되며, 제 5 능동 소자(35a 또는 35b)의 전류는 [출력 노드(Nouta 또는 Noutb)에서] 드레인 전압의 전압 레벨이 다른 측 바이어스 회로(30)의 출력 노드(Nouta 또는 Noutb) 의 전압 레벨에 대해 역방향으로 변화되도록 제어된다. 보다 구체적으로, 제 1 바이어스 회로(30a)의 제 4 능동 소자(34a) 및 제 2 바이어스 회로(30b)의 제 5 능동 소자(35b)가 전류 미러 접속으로 구성되고, 제 2 바이어스 회로(30b)의 제 4 능동 소자(34b) 및 제 1 바이어스 회로(30a)의 제 5 능동 소자(35a)가 전류 미러 접속으로 구성된다.
제 6 능동 소자(36a 또는 36b)는 본 바이어스 회로가 동작되는 동안 게이트 전압이 Vcc이 될때, 접합 노드(Nen)와 제 2 전원 노드(Vss)를 단락시켜서 제 4 능동 소자(34a 또는 34b) 및 제 5 능동 소자(35a 또는 35b)의 동작을 유효화한다. 바이어스 회로가 동작되지 않을때. 게이트 전압이 Vss가 되고, 접합 노드(Nen) 및 제 2 전원 노드(Vss)는 분리되어, 제 4 능동 소자(34a 또는 34b) 및 제 5 능동 소자(35a 또는 35b)의 동작은 무효화된다.
본 실시예의 본 발명의 회로(6)에 따르면, 제 1 능동 소자(31a 및 31b) 및 제 3 능동 소자(33a 및 33b)의 각 트랜지스터 크기(게이트 길이 및 게이트 폭)는 동일하다. 또한, 제 2 능동 소자(32a 및 32b)의 각 트랜지스터 크기가 동일하며, 제 4 능동 소자(34a 및 34b) 및 제 5 능동 소자(35a 및 35b)의 각 트랜지스터 크기가 동일하다. 더구나, 제 6 능동 소자(36a 및 36b)의 각 트랜지스터 크기가 동일하다. 결과적으로, 본 실시예의 본 발명의 회로(6)에 따르면, 제 1 능동 소자(31a 및 31b)와 제 3 능동 소자(33a 및 33b) 사이, 및 제 4 능동 소자(34a 및 34b)와 제 5 능동 소자(35a 및 35b) 사이의 상기 전류 미러 접속에서의 각각의 미러비는 1:1이다.
본 실시예의 본 발명의 회로(6)에 따르면, 선택 메모리 셀 또는 기준 메모리 셀이 제 1 바이어스 회로(30a) 또는 제 2 바이어스 회로(30b)중 하나에 접속될때에도, 완전 대칭 회로 구성이 제공된다. 보다 구체적으로, 예를 들어, 제 1 실시예의 주 메모리 어레이(2)의 선택 메모리 셀을 접속하여 전류 공급 노드(Nsa 및 Nsb)의 전압을 각각 제 1 실시예의 바이어스 회로(20)의 Nsa 및 Nsb와 동일한 전압으로 설정하도록 제 1 실시예의 바이어스 회로(20)의 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)와 동일한 양의 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 흐르는 것이 예상된다. 그리고 나서, 이 전류는 전류 미러 접속에 의해 제 1 능동 소자로부터 제 3 능동 소자로 복사되고, 이 전류가 제 4 능동 소자 및 제 5 능동 소자로 이루어진 전류 미러 접속에 입력될때, 메모리 셀 전류(Icell)와 기준 메모리 셀 전류(Iref)에 대응하는 전위차가 출력 노드(Nouta와 Noutb) 사이에 발생된다.
본 실시예의 출력 노드(Nouta 또는 Noutb)의 전압 증폭 폭의 상한은 메모리 셀 전류(Icell)와 기준 메모리 셀 전류(Iref)간의 차가 클때 거의 Vcc이다. 그 하한은 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 0일때 거의 Vss이다. 여기서, 제 1 실시예의 본 발명의 회로(6)의 출력 노드(Nouta 또는 Noutb)의 전압 증폭 폭의 상한은 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 영(0A)일때 Vcc이다. 또한, 그 하한은 메모리 셀 또는 기준 메모리 셀의 드레인에 해당하는 노드(Nsa 또는 Nsb)의 전압이 된다. 그러므로, 본 실시예에 따르면, 전원 전압이 특히 낮게 설정될때, 적절한 감도로 판독 동작을 수행하는데 필요한 진폭을 갖는 출력 전류가 제공될 수 있고, 보다 큰 출력 전위차가 제공될 수 있다.
더구나, 본 발명의 회로(6)의 출력 노드(Nouta 또는 Noutb)의 전압이 다음-단 회로인 센스 증폭기에 입력될지라도, 입력 전위차가 크면 클수록, 센스 증폭기 동작이 보다 고속으로 보다 안전하게 수행될 수 있다. 그러나, 최근의 저전원 전압 경향을 고려하면, 전류 공급 노드(Nsa 또는 Nsb)의 전압과 전원 전압 간의 차가 작을때, 출력 노드(Nouta 또는 Noutb)의 전압 범위는 더 좁아지는 경향이 있다. 본 실시예의 본 발명의 회로(6)에 따르면, 보다 큰 출력으로 제공되기 때문에, 전류 공급 노드(Nsa 또는 Nsb)의 전압과 전원 전압 간의 차가 작아질때 초래되는 악영향이 감소될 수 있고, 다음-단의 센스 증폭기의 동작이 안전하게 수행될 수 있다. 그러므로, 본 실시예의 본 발명의 회로(6)에 따르면, 출력 노드(Nouta 및 Noutb) 간의 전압차는 판독 동작의 감도를 저하시킴이 없이 크게 제공될 수 있고, 저전원 전압 사양의 회로에 적용될때도, 전류 공급 노드(Nsa 또는 Nsb)의 전압에 영향을 받지 않는다.
또한, 본 실시예에 따르면, 출력 노드(Nouta 및 Noutb) 간의 전압차는 제 1 실시예와 같이, 선택 메모리 셀의 기억 상태에 관계없이 일정하다. 즉, 데이터 "1"이 판독될때 또는 데이터 "0"이 판독될때 판독 속도차이가 존재하지 않는다.
제 3 실시예
다음으로, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 회로 구성 및 회로 동작이 도면을 참조하여 설명될 것이다. 제 2 실시예에서는 제 1 능동 소자로부터 제 3 능동 소자에 복사되는 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)의 전류 경로가 분할될지라도, 본 실시예에서는 전류 경로가 분할되지 않고, 전류는 제 1 능동 소자로부터 제 3 능동 소자 및 제 4 능동 소자에 복사된다.
도 12에 도시된 바와 같이, 본 실시예의 본 발명의 회로(6)는 서로 완전히 등가인 두 개의 바이어스 회로(40)를 포함한다. 제 1 및 제 2 실시예와 마찬가지로, 편의상, 바이어스 회로중 하나를 제 1 바이어스 회로(40a)라 칭하고, 다른 것을 제 2 바이어스 회로(40b)라 칭한다. 또한, 제 1 및 제 2 실시예와 마찬가지로, 도면에서, 두 개의 전류원(Ia 및 Ib)중 하나는 선택 메모리 셀의 메모리 셀 전류(Icell)를 나타내고, 다른 것은 기준 메모리 셀의 메모리 셀 전류(Iref)를 나타낸다. 선택 메모리 셀의 메모리 셀 전류(Icell)는 기억 정보에 대응하는 임계 전압에 따라 변화된다.
본 실시예의 바이어스 회로(40a)[(40b)]는 MOSFET으로 이루어진 7 개의 능동 소자를 포함한다. 제 1 능동 소자(41a)[(41b)]는 소스가 제 1 전원 노드(Vcc)에 접속되고, 게이트와 드레인이 내부 노드(N1a)[(N1b)]에 접속되는 PMOS로 이루어진다. 제 2 능동 소자(42a)[(42b)]는 소스가 전류공급 노드(Nsa)[(Nsb)]에 접속되고, 드레인이 내부 노드(N1a)[(N1b)]에 접속되며, 게이트에 중간 전압(Vbias)이 공급되는 NMOS로 이루어진다. 제 3 능동 소자(43a)[(43b)]는 소스가 제 1 전원 노드(Vcc)에 접속되고, 게이트가 내부 노드(N1a)[(N1b)]에 접속되며, 드레인이 접합 노드(Nca) [(Ncb)]접속되는 PMOS로 이루어진다. 제 4 능동 소자(44a)[(44b)]는 소스가 제 1 전원 노드(Vcc)에 접속되고, 게이트가 내부 노드(N1a)[(N1b)]에 접속되며, 드레인 이 출력 노드(Nouta)[(Noutb)]에 접속되는 PMOS로 이루어진다. 제 5 능동 소자(45a)[(45b)]는 소스가 접합 노드(Nen)에 접속되고, 게이트와 드레인이 접합 노드(Nca)[(Ncb)]에 접속되는 NMOS로 이루어진다. 제 6 능동 소자(46a)[(46b)]는 소스가 접합 노드(Nen)에 접속되고, 드레인이 출력 노드(Nouta)[(Noutb)]에 접속되며, 게이트가 다른 측 바이어스 회로(40)의 출력 노드(Ncb)[(Nca)]에 접속되는 NMOS로 이루어진다. 제 7 능동 소자(47a)[(47b)]는 소스가 제 2 전원 노드(Vss)에 접속되고, 드레인이 접합 노드(Nen)에 접속되며, 게이트에 바이어스 회로가 동작될때 Vcc가 되고 동작되지 않을때 Vss가 되는 입력 신호(EN)가 공급되는 NMOS로 이루어진다. 상기 설명에서 괄호 내의 참조 부호는 제 2 바이어스 회로(40b)의 설명에 해당한다. 제 2 전원 노드(Vss)는 본 실시예에서 접지 전위로 고정된다.
여기서, 제 1 능동 소자(41a 또는 41b)의 전류는 내부 노드(N1a)의 전압 레벨이 변동하지 않도록 하기 위하여 제어된다. 제 2 능동 소자(42a 또는 42b)는 제 1 능동 소자(41a 또는 41b)로부터의 전류를 선택 메모리 셀 또는 기준 메모리 셀에 공급하며, 중간 전압(Vbias)을 설정함으로써 전류 공급 노드(Nsa 또는 Nsb)의 전압 레벨을 소정 레벨로 제어한다.
또한, 제 3 능동 소자(43a 또는 43b) 및 제 4 능동 소자(44a 또는 44b)는 각각 제 1 능동 소자(41a 또는 41b)에 전류 미러 접속으로 접속되도록 구성되어, 제 1 능동 소자(41a), 제 3 능동 소자(43a) 및 제 4 능동 소자(44a)에 흐르는 전류량이 등가가 되도록 제어되며, 제 1 능동 소자(41b), 제 3 능동 소자(43b) 및 제 4 능동 소자(44b)에 흐르는 전류량도 등가가 되도록 제어된다.
여기서, 제 5 능동 소자(45a 또는 45b)의 전류는 드레인 전압[접합 노드(Nca, Ncb)]의 전압 레벨이 변동하지 않도록 하기 위하여 제어되며, 제 6 능동 소자(46a 또는 46b)의 전류는 [출력 노드(Nouta, Noutb)에서] 드레인 전압의 전압 레벨이 다른 측 바이어스 회로(40)의 출력 노드(Nouta 또는 Noutb)의 전압 레벨과 역방향으로 변화되도록 제어된다. 보다 구체적으로, 제 1 바이어스 회로(40a)의 제 5 능동 소자(45a) 및 제 2 바이어스 회로(40b)의 제 6 능동 소자(46b)는 전류 미러 접속으로 구성되며, 제 2 바이어스 회로(40b)의 제 5 능동 소자(45b) 및 제 1 바이어스 회로(40a)의 제 6 능동 소자(46a)는 전류 미러 접속으로 구성된다.
제 7 능동 소자(47a 또는 47b)는 본 바이어스 회로가 동작하는 동안 게이트 전압이 Vcc이 될때, 접합 노드(Nen)와 제 2 전원 노드(Vss)를 단락시켜서 제 5 능동 소자(45a 또는 45b) 및 제 6 능동 소자(46a 또는 46b)의 동작을 유효화한다. 바이어스 회로가 동작되지 않을때, 게이트 전압이 Vss가 되고, 접합 노드(Nen)와 제 2 전원 노드(Vss)가 분리되어, 제 5 능동 소자(45a 또는 45b) 및 제 6 능동 소자(46a 또는 46b)의 동작은 무효화된다.
본 실시예의 본 발명의 회로(6)에 따르면, 제 1 능동 소자(41a 및 41b), 제 3 능동 소자(43a 및 43b) 및 제 4 능동 소자(44a 및 44b)의 각 트랜지스터 크기(게이트 길이 및 게이트 폭)는 동일하다. 또한, 제 2 능동 소자(42a 및 42b)의 각 트랜지스터 크기가 동일하며, 제 5 능동 소자(45a 및 45b) 및 제 6 능동 소자(46a 및 46b)의 각 트랜지스터 크기가 동일하다. 더구나, 제 7 능동 소자(47a 및 47b)의 각 트랜지스터 크기가 동일하다. 결과적으로, 본 실시예의 본 발명의 회로(6)에 따르 면, 제 1 능동 소자와 제 3 능동 소자 사이, 제 1 능동 소자와 제 4 능동 소자의 사이, 및 제 5 능동 소자와 제 6 능동 소자 사이의 상기 전류 미러 접속에서의 각각의 미러비는 1:1이다.
본 실시예의 본 발명의 회로(6)에 따르면, 선택 메모리 셀 또는 기준 메모리 셀이 제 1 바이어스 회로(40a) 또는 제 2 바이어스 회로(40b)중 하나에 접속될때에도, 완전 대칭 회로 구성이 제공된다. 보다 구체적으로, 예를 들어, 제 1 실시예의 바이어스 회로(20)의 Nsa 및 Nsb와 같이, 주 메모리 어레이(2)의 선택 메모리 셀을 접속하여 전류 공급 노드(Nsa 및 Nsb)의 전압을 각각 제 1 실시예의 바이어스 회로(20)의 Nsa 및 Nsb와 동일한 전압으로 설정하도록 바이어스 회로(20)의 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)와 동일한 양의 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 흐르는 것이 예상된다. 그리고 나서, 이 전류는 전류 미러 접속으로 제 1 능동 소자로부터 제 3 능동 소자 및 제 4 능동 소자로 복사되고, 이 전류가 제 5 능동 소자 및 제 6 능동 소자로 이루어진 전류 미러 접속에 입력될때, 메모리 셀 전류(Icell)와 기준 메모리 셀 전류(Iref)에 대응하는 전위차가 출력 노드(Nouta와 Noutb) 사이에 발생된다.
본 실시예에서의 출력 노드(Nouta 또는 Noutb)의 전압 증폭 폭의 상한은 메모리 셀 전류(Icell)와 기준 메모리 셀 전류(Iref) 간의 차가 클때 거의 Vcc이다. 그 하한은 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 영(0A)일때 거의 Vss이다. 그러므로, 본 실시예에서 보다 큰 출력 전위차가 제공될 수 있다.
또한, 제 4 능동 소자(44a 또는 44b)에 복사된 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)가 본 실시예에서 출력 노드(Nouta 또는 Noutb)를 구동시키는 출력 전류용으로 1OO% 사용될 수 있다. 여기서, 본 실시예에 따르면, 제 4 능동 소자(44a 또는 44b)에 복사된 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)의 전류 경로가 분할되기 않기 때문에, 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)는 출력 전류용으로 100% 사용될 수 있다. 더구나, 출력 노드(Nouta 또는 Noutb)의 출력 속도가 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)의 변화에 비례하여 전류량이 변화되는 출력 전류에 의존하기 때문에, 출력 속도가 상승될 수 있다.
또한, 본 실시예의 본 발명의 회로(6)에서, 출력 속도는 메모리 셀 전류(Icell) 또는 기준 메모리 셀 전류(Iref)를 제 1 능동 소자로부터 제 3 능동 소자 및 제 4 능동 소자로 복사하는 미러비를 조절함으로써 더 상승될 수 있다. 이 경우에, 출력 속도는 제 1 능동 소자(41a 또는 41b)에 대하여 제 3 능동 소자(43a 또는 43b) 및 제 4 능동 소자(44a 또는 44b)의 트랜지스터 크기, 병렬수 등을 조절하고, 제 5 능동 소자 및 제 6 능동 소자의 트랜지스터 크기 등을 동일한 비율로 크게 구성함으로써 상승될 수 있다.
더구나, 본 실시예의 본 발명의 회로(6)에서 출력 속도가 상승될 수 있기 때문에, 출력 노드(Nouta 및 Noutb) 간의 전위차가 다음-단의 센스 증폭기에 의해 감지될 수 있는 레벨에 도달할때까지의 시간이 단축될 수 있고, 센스 증폭기의 동작이 고속화될 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 본 발명의 장치(1)가 설명될 것이 다.
(1) 기준 메모리 셀이 상기 실시예에서 기준 회로(3)의 글로벌 비트선(GBl 및 GB2)에 각각 접속될지라도, 하나의 기준 메모리 셀(16)이 도 7에 도시된 바와 같이, 선택 트랜지스터(17 또는 18)중 하나를 온시킴으로써, 선택 메모리 셀에 접속되지 않는 글로벌 비트선(GB1 또는 GB2)에 접속될 수 있다.
또한, 본 발명의 회로(6)로부터 바이어스 전압을 인가함으로써 전류차를 검출하는 동작에서의 과도 응답 특성이 글로벌 비트선(GB1 및 GB2)에 기생하는 부하 용량을 평형화함으로써 상당히 개선되기 때문에, 로컬 비트선에 기생하는 부하 용량은 선택 메모리 셀을 포함하는 블럭의 로컬 비트선을 글로벌 비트선(GB1 및 GB2)중 하나에 접속하고, 선택 메모리 셀을 포함하지 않는 인접 블럭의 로컬 비트선을 다른 것에 접속함으로써, 글로벌 비트선(GB1 및 GB2)에 각각 평형하게 부가될 수 있다. 그러나, 워드선이 선택 메모리 셀을 포함하지 않는 인접 블럭에서 선택되지 않도록 제어할 필요가 있다.
(2) 제 1 능동 소자(21a 및 21b) 및 제 2 능동 소자(22a 및 22b)의 트랜지스터 크기가 동일하고, 제 3 능동 소자(23a 및 23b) 및 제 4 능동 소자(24a 및 24b)의 트랜지스터 크기가 동일하여, 동일한 바이어스 조건하에서 전류 공급 능력이 제 1 실시예의 본 발명의 회로(6)와 동일할지라도, 각각의 대응하는 능동 소자의 트랜지스터 크기는 제 1 바이어스 회로(20a)와 제 2 바이어스 회로(20b) 사이에서 동일하게 설정되지만, 각각의 바이어스 회로(20)에서 제 1 능동 소자(21a 또는 21b)의 트랜지스터 크기는 제 2 능동 소자(22a 또는 22b)와 상이할 수 있다. 또한, 제 3 능동 소자(23a 또는 23b)의 트랜지스터 크기는 제 4 능동 소자(24a, 24b)와 상이할 수 있다. 그러므로, 이와같은 유연성으로 인해 본 발명의 회로(6)에서 이득 또는 과도 응답 특성이 조정될 수 있다.
(3) 상기 실시예들에서 메모리 셀로서 플래시 메모리를 가정했을지라도, 메모리 셀은 이에 국한되지 않는다. 또한, 메모리 셀은 기억 상태의 차이가 메모리 트랜지스터의 임계 전압차로서 나타나는 것 이외의 MRAM, OUM, RRAM 등과 같은 가변 저항 소자일 수 있다. 더구나, 다른 구성을 갖는 메모리 셀일 수도 있다. 또한, 본 발명은 비휘발성 메모리 셀 뿐만 아니라, 휘발성 메모리 셀에도 적용될 수 있다.
본 발명은 바람직한 실시예에 대하여 설명되었을지라도, 본 발명의 정신과 범위를 벗어나지 않고 당업자들에 의해 다양하게 변경 및 변화될 수 있다.
본 발명에 의하면, 비대칭형의 부하 회로의 문제점을 해결하고, 완전 대칭형으로 높은 이득이 제공되고 고속이며 안정된 판독 동작이 수행되는 바이어스 전압 인가 회로, 및 바이어스 전압 인가 회로를 구비한 반도체 메모리 장치를 제공할 수 있다.
Claims (28)
- 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:동일한 바이어스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로는,접합 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 전원 노드와 접합 노드 사이의 제 1 능동 소자,출력 노드의 전압 레벨이 다른 측 바이어스 회로의 접합 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 상기 전원 노드와 출력 노드 사이의 제 2 능동 소자,상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 상기 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 접합 노드와 전류 공급 노드 사이의 제 3 능동 소자, 및상기 제 2 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 상기 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 출력 노드와 상기 전류 공급 노드 사이의 제 4 능동 소자를 포함하며,상기 제 1 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 2 능동소자는 전류 미러 접속으로 구성되며,상기 제 2 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 2 능동 소자는 전류 미러 접속으로 구성되는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 1 항에 있어서, 상기 제 1 능동 소자 및 상기 제 2 능동 소자는 각각 P-채널 MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 1 항에 있어서, 상기 제 3 능동 소자 및 상기 제 4 능동 소자는 각각 N-채널 MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 삭제
- 제 1 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 2 능동 소자와 동일하며, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 동일한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 1 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 2 능동 소자와 상이하고, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 상이한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 1 항에 있어서, 상기 제 1 능동 소자는 소스가 상기 전원 노드에 접속되고, 게이트와 드레인이 상기 접합 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 2 능동 소자는 소스가 상기 전원 노드에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트가 다른 측 바이어스 회로의 접합 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 3 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 접합 노드에 접속되고, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며,상기 제 4 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀 의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:동일한 바이이스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로는,내부 노드의 전압 레벨이 변동하지 않도록 하는 제 1 전원 노드와 내부 노드 사이의 제 1 능동 소자,상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 내부 노드와 전류 공급 노드 사이의 제 2 능동 소자,상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 출력 노드 사이의 제 3 능동 소자,상기 출력 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 접합 노드와 상기 출력 노드 사이의 제 4 능동 소자,상기 출력 노드의 전압 레벨이 다른 측 바이어스 회로의 출력 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 접합 노드와 상기 출력 노드 사이의 제 5 능동 소자, 및상기 바이어스 회로가 동작될때, 상기 제 4 능동 소자 및 상기 제 5 능동 소자의 동작을 유효화하고, 상기 바이어스 회로가 동작되지 않을때, 상기 제 4 능동 소자 및 상기 제 5 능동 소자의 동작을 무효화하는 제 2 전원 노드와 상기 접합 노드 사이의 제 6 능동 소자를 포함하며,상기 제 1 바이어스 회로의 접합 노드는 상기 제 2 바이어스 회로의 접합 노드에 접속되는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 8 항에 있어서, 상기 제 1 능동 소자 및 상기 제 3 능동 소자는 각각 P-채널 MOSFET으로 이루어지며,상기 제 2 능동 소자, 상기 제 4 능동 소자, 상기 제 5 능동 소자, 및 상기 제 6 능동 소자는 각각 N-채널 MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 8 항에 있어서, 상기 제 1 바이어스 회로의 상기 제 4 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 5 능동 소자는 전류 미러 접속으로 구성되며,상기 제 2 바이어스 회로의 상기 제 4 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 5 능동 소자는 전류 미러 접속으로 구성되며,상기 제 1 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 3 능동 소자는 전류 미러 접속으로 구성되며,상기 제 2 바이어스 회로의 상기 제 1 능동 소자 및 상기 제 2 바이어스 회 로의 상기 제 3 능동 소자는 전류 미러 접속으로 구성되는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 8 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 4 능동 소자의 전류 공급 능력은 상기 제 5 능동 소자와 동일하며, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 3 능동 소자와 동일한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 8 항에 있어서, 상기 제 1 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트와 드레인이 상기 내부 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 2 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 내부 노드에 접속되며, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며,상기 제 3 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노드에 접속되며, 드레인이 상기 출력 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 4 능동 소자는 소스가 상기 접합 노드에 접속되고, 게이트와 드레인이 상기 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며,상기 제 5 능동 소자는 소스가 상기 접합 노드에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트가 다른 측 바이어스 회로의 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며,상기 제 6 능동 소자는 소스가 상기 제 2 전원 노드에 접속되고, 드레인이 상기 접합 노드에 접속되며, 게이트에 소정의 동작 제어 전압이 공급되는 N-채널MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 복수의 배열된 메모리 셀을 포함하는 주 메모리 어레이로부터 선택된 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 선택 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 1 바이어스 회로; 및기준 메모리 셀에 소정의 바이어스 전압을 인가함으로써 전류를 공급하고, 상기 기준 메모리 셀의 기억 상태에 따라서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 제 2 바이어스 회로를 구비하며:동일한 바이어스 회로 구성을 가지는 각각의 상기 제 1 바이어스 회로 및 상기 제 2바이어스 회로는,내부 노드의 전압 레벨이 변동하지 않도록 하는 제 1 전원 노드와 내부 노드 사이의 제 1 능동 소자,상기 제 1 능동 소자로부터의 전류가 상기 선택 메모리 셀 또는 상기 기준 메모리 셀에 공급되며, 전류 공급 노드의 전압 레벨이 소정 레벨로 제어되는 상기 내부 노드와 전류 공급 노드 사이의 제 2 능동 소자,상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 제 1 접합 노드 사이의 제 3 능동 소자,상기 전류 공급 노드로부터 공급된 상기 선택 메모리 셀 또는 상기 기준 메모리 셀의 전류량의 변화에 비례하여 전류량이 변화되는 상기 제 1 전원 노드와 출력 노드 사이의 제 4 능동 소자,상기 제 1 접합 노드의 전압 레벨이 변동하지 않도록 하기 위하여 전류가 제어되는 상기 제 1 접합 노드와 제 2 접합 노드 사이의 제 5 능동 소자,상기 출력 노드의 전압 레벨이 다른 측 바이어스 회로의 출력 노드의 전압 레벨과 역방향으로 변화되도록 전류가 제어되는 상기 제 2 접합 노드와 상기 출력 노드 사이의 제 6 능동 소자, 및상기 바이어스 회로가 동작될때, 상기 제 5 능동 소자 및 상기 제 6 능동 소자의 동작을 유효화하고, 상기 바이어스 회로가 동작되지 않을때, 상기 제 5 능동 소자 및 상기 제 6 능동 소자의 동작을 무효화하는 제 2 전원 노드와 상기 제 2 접합 노드 사이의 제 7 능동 소자를 구비하며,상기 제 1 바이어스 회로의 상기 제 2 접합 노드는 상기 제 2 바이어스 회로의 상기 제 2 접합 노드에 접속되는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 상기 제 1 능동 소자, 상기 제 3 능동 소자 및 상기 제 4 능동 소자는 각각 P-채널 MOSFET으로 이루어지며,상기 제 2 능동 소자, 상기 제 5 능동 소자, 상기 제 6 능동 소자, 및 상기 제 7 능동 소자는 각각 N-채널 MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 상기 제 1 능동 소자 및 상기 제 3 능동 소자는 전류 미러 접속으로 구성되며,상기 제 1 능동 소자 및 상기 제 4 능동 소자는 전류 미러 접속으로 구성되며,상기 제 1 바이어스 회로의 상기 제 5 능동 소자 및 상기 제 2 바이어스 회로의 상기 제 6 능동 소자는 전류 미러 접속으로 구성되며,상기 제 2 바이어스 회로의 상기 제 5 능동 소자 및 상기 제 1 바이어스 회로의 상기 제 6 능동 소자는 전류 미러 접속으로 구성되는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전류 공급 능력은 상기 제 6 능동 소자와 동일하며, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 3 능동 소자 및 상기 제 4 능동 소자와 동일한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전 류 공급 능력은 상기 제 6 능동 소자와 동일하고, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 동일하며, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 3 능동 소자와 상이하고, 상기 제 1 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 상이한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 동일한 바이어스 조건하에서, 상기 제 5 능동 소자의 전류 공급 능력은 상기 제 6 능동 소자와 동일하며, 상기 제 3 능동 소자의 전류 공급 능력은 상기 제 4 능동 소자와 상이한 것을 특징으로 하는 바이어스 전압 인가 회로.
- 제 13 항에 있어서, 상기 제 1 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트와 드레인이 상기 내부 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 2 능동 소자는 소스가 상기 전류 공급 노드에 접속되고, 드레인이 상기 내부 노드에 접속되며, 게이트에 소정의 중간 전압이 공급되는 N-채널 MOSFET으로 이루어지며,상기 제 3 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노드에 접속되며, 드레인이 상기 제 1 접합 노드에 접속되는 P-채널M0SFET으로 이루어지며,상기 제 4 능동 소자는 소스가 상기 제 1 전원 노드에 접속되고, 게이트가 상기 내부 노드에 접속되며, 드레인이 상기 출력 노드에 접속되는 P-채널 MOSFET으로 이루어지며,상기 제 5 능동 소자는 소스가 상기 제 2 접합 노드에 접속되고, 게이트와 드레인이 상기 제 1 접합 노드에 접속되는 N-채널 MOSFET으로 이루어지며,상기 제 6 능동 소자는 소스가 상기 제 2 접합 노드에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트가 다른 측 바이어스 회로의 출력 노드에 접속되는 N-채널 MOSFET으로 이루어지며,상기 제 7 능동 소자는 소스가 상기 제 2 전원 노드에 접속되고, 드레인이 제 2 접합 노드에 접속되고, 게이트에 소정의 동작 제어 전압이 공급되는 N-채널MOSFET으로 이루어지는 것을 특징으로 하는 바이어스 전압 인가 회로.
- 어레이를 형성하도록 배열된 복수의 메모리 셀을 포함하는 주 메모리 어레이;기준 메모리 셀;상기 주 메모리 어레이로부터 특정 메모리 셀을 선택하는 어드레스 선택 회로;상기 어드레스 선택 회로에 의해 선택된 메모리 셀에 접속된 비트선 및 상기 기준 메모리 셀에 접속된 비트선에 소정의 바이어스 전압을 인가하고, 각각의 기억 상태에 따라서 각각의 상기 선택 메모리 셀 및 상기 기준 메모리 셀에서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 바이어스 전압 인가 회로; 및상기 바이어스 전압 인가 회로의 상기 선택 메모리 셀의 출력 전압을 상기 기준 메모리 셀의 출력 전압과 비교하고, 이들 출력 전압간의 차를 증폭하여 상기 선택 메모리 셀에 기억된 데이터에 대응하는 전압을 출력하는 센스 회로를 구비하며:상기 바이어스 전압 인가 회로는 제 1 항에 따른 바이어스 전압 인가 회로이며,상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로 또는 상기 제 2 바이어스 회로중 하나의 전류 공급 노드가 상기 선택 메모리 셀의 비트선에 접속될때, 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로의 다른 것의 전류 공급 노드는 상기 기준 메모리 셀의 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 20 항에 있어서, 상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로는 상기 주 메모리 어레이의 제 1 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 바이어스 전압 인가 회로의 상기 제 2 바이어스 회로는 상기 주 메모리 어레이의 상기 제 1 영역과 상이한 제 2 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 하나의 판독 동작으로서 발생되며,상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 다른 판독 동작으로서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 20 항에 있어서, 상기 선택 메모리 셀에 접속된 비트선의 기생 용량이 상기 기준 메모리 셀에 접속된 비트선의 기생 용량과 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 어레이를 형성하도록 배열된 복수의 메모리 셀을 포함하는 주 메모리 어레이;기준 메모리 셀;상기 주 메모리 어레이로부터 특정 메모리 셀을 선택하는 어드레스 선택 회로;상기 어드레스 선택 회로에 의해 선택된 메모리 셀에 접속된 비트선 및 상기 기준 메모리 셀에 접속된 비트선에 소정의 바이어스 전압을 인가하고, 각각의 기억 상태에 따라서 각각의 상기 선택 메모리 셀 및 상기 기준 메모리 셀에서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 바이어스 전압 인가 회로; 및상기 바이어스 전압 인가 회로의 상기 선택 메모리 셀의 출력 전압을 상기 기준 메모리 셀의 출력 전압과 비교하고, 이들 출력 전압간의 차를 증폭하여 상기 선택 메모리 셀에 기억된 데이터에 대응하는 전압을 출력하는 센스 회로를 구비하며:상기 바이어스 전압 인가 회로는 제 8 항에 따른 바이어스 전압 인가 회로이며,상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로 또는 상기 제 2 바이어스 회로중 하나의 전류 공급 노드가 상기 선택 메모리 셀의 비트선에 접속될때, 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로의 다른 것의 전류 공급 노드는 상기 기준 메모리 셀의 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 23 항에 있어서, 상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로는 상기 주 메모리 어레이의 제 1 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 바이어스 전압 인가 회로의 상기 제 2 바이어스 회로는 상기 주 메모리 어레이의 상기 제 1 영역과 상이한 제 2 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 하나의 판독 동작으로서 발생되며,상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 다른 판독 동작으로서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 23 항에 있어서, 상기 선택 메모리 셀에 접속된 비트선의 기생 용량이 상기 기준 메모리 셀에 접속된 비트선의 기생 용량과 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 어레이를 형성하도록 배열된 복수의 메모리 셀을 포함하는 주 메모리 어레이;기준 메모리 셀;상기 주 메모리 어레이로부터 특정 메모리 셀을 선택하는 어드레스 선택 회로;상기 어드레스 선택 회로에 의해 선택된 메모리 셀에 접속된 비트선 및 상기 기준 메모리 셀에 접속된 비트선에 소정의 바이어스 전압을 인가하고, 각각의 기억 상태에 따라서 각각의 상기 선택 메모리 셀 및 상기 기준 메모리 셀에서 흐르는 메모리 셀 전류를 전압 레벨로 변환하여 출력하는 바이어스 전압 인가 회로; 및상기 바이어스 전압 인가 회로의 상기 선택 메모리 셀의 출력 전압을 상기 기준 메모리 셀의 출력 전압과 비교하고, 이들 출력 전압간의 차를 증폭하여 상기 선택 메모리 셀에 기억된 데이터에 대응하는 전압을 출력하는 센스 회로를 구비하며:상기 바이어스 전압 인가 회로는 제 13 항에 따른 바이어스 전압 인가 회로이며,상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로중 하나의 전류 공급 노드가 상기 선택 메모리 셀의 비트선에 접속될때, 상기 제 1 바이어스 회로 및 상기 제 2 바이어스 회로의 다른 것의 전류 공급 노드는 상기 기준 메모리 셀의 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 26 항에 있어서, 상기 바이어스 전압 인가 회로의 상기 제 1 바이어스 회로는 상기 주 메모리 어레이의 제 1 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 바이어스 전압 인가 회로의 상기 제 2 바이어스 회로는 상기 주 메모리 어레이의 상기 제 1 영역과 상이한 제 2 영역내의 메모리 셀로부터 선택된 메모리 셀에 전류가 공급되도록 구성되며,상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 상기 선택 메모리 셀로의 전류 공급, 및 상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 하나의 판독 동작으로서 발생되며,상기 제 2 바이어스 회로에 의한 상기 제 2 영역내의 상기 선택 메모리 셀로 의 전류 공급, 및 상기 제 1 바이어스 회로에 의한 상기 제 1 영역내의 비트선에 접속된 상기 기준 메모리 셀로의 전류 공급은 다른 판독 동작으로서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 26 항에 있어서, 상기 선택 메모리 셀에 접속된 비트선의 기생 용량이 상기 기준 메모리 셀에 접속된 비트선의 기생 용량과 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2004-00031648 | 2004-02-09 | ||
| JP2004031648 | 2004-02-09 | ||
| JP2004349252A JP2005259330A (ja) | 2004-02-09 | 2004-12-02 | バイアス電圧印加回路及び半導体記憶装置 |
| JPJP-P-2004-00349252 | 2004-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060041710A KR20060041710A (ko) | 2006-05-12 |
| KR100681255B1 true KR100681255B1 (ko) | 2007-02-09 |
Family
ID=34680690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050010440A KR100681255B1 (ko) | 2004-02-09 | 2005-02-04 | 바이어스 전압 인가 회로 및 반도체 메모리 장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7088626B2 (ko) |
| EP (1) | EP1562201B1 (ko) |
| JP (1) | JP2005259330A (ko) |
| KR (1) | KR100681255B1 (ko) |
| CN (1) | CN100492535C (ko) |
| DE (1) | DE602005009583D1 (ko) |
| TW (1) | TWI277978B (ko) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618840B1 (ko) * | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| JP2007265589A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 不揮発性半導体メモリ |
| US7535788B2 (en) * | 2006-12-08 | 2009-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic power control for expanding SRAM write margin |
| US7522463B2 (en) * | 2007-01-12 | 2009-04-21 | Atmel Corporation | Sense amplifier with stages to reduce capacitance mismatch in current mirror load |
| JP4965335B2 (ja) * | 2007-05-16 | 2012-07-04 | シャープ株式会社 | 半導体記憶装置および電子機器 |
| JP2009129470A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
| US7952946B2 (en) * | 2007-11-30 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | No-disturb bit line write for improving speed of eDRAM |
| US7826291B2 (en) * | 2008-07-16 | 2010-11-02 | Atmel Corporation | Precharge and evaluation phase circuits for sense amplifiers |
| US8154903B2 (en) | 2009-06-17 | 2012-04-10 | Qualcomm Incorporated | Split path sensing circuit |
| JP5666108B2 (ja) | 2009-07-30 | 2015-02-12 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びこれを備えるシステム |
| JP2012119058A (ja) * | 2012-02-13 | 2012-06-21 | Fujitsu Semiconductor Ltd | 不揮発性半導体メモリ |
| US9183912B2 (en) | 2012-05-17 | 2015-11-10 | Everspin Technologies, Inc. | Circuit and method for controlling MRAM cell bias voltages |
| US8837210B2 (en) * | 2012-08-23 | 2014-09-16 | Infineon Technologies Ag | Differential sensing method and system for STT MRAM |
| US9076540B2 (en) | 2012-08-23 | 2015-07-07 | Infineon Technologies Ag | Symmetrical differential sensing method and system for STT MRAM |
| CN105448349A (zh) * | 2014-08-27 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 存储器的寄生电容测试结构 |
| US10447508B2 (en) * | 2018-01-16 | 2019-10-15 | Micron Technology, Inc. | Multi-bias level generation and interpolation |
| US11108572B2 (en) * | 2018-10-11 | 2021-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Physically unclonable function device with a load circuit to generate bias to sense amplifier |
| US11940831B2 (en) * | 2021-12-07 | 2024-03-26 | Infineon Technologies LLC | Current generator for memory sensing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322471B1 (ko) * | 1999-10-01 | 2002-02-07 | 윤종용 | 불휘발성 반도체 메모리 장치의 감지 증폭기 회로 |
| IT1318892B1 (it) * | 2000-09-15 | 2003-09-19 | St Microelectronics Srl | Circuito di lettura per memorie non volatili a semiconduttore. |
| US6424571B1 (en) * | 2001-05-01 | 2002-07-23 | Micron Technology, Inc. | Sense amplifier with data line precharge through a self-bias circuit and a precharge circuit |
| JP2003077282A (ja) | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
-
2004
- 2004-12-02 JP JP2004349252A patent/JP2005259330A/ja active Pending
-
2005
- 2005-02-03 TW TW094103299A patent/TWI277978B/zh not_active IP Right Cessation
- 2005-02-04 KR KR1020050010440A patent/KR100681255B1/ko not_active IP Right Cessation
- 2005-02-08 CN CNB2005100094688A patent/CN100492535C/zh not_active Expired - Fee Related
- 2005-02-09 DE DE602005009583T patent/DE602005009583D1/de not_active Expired - Fee Related
- 2005-02-09 US US11/055,641 patent/US7088626B2/en not_active Expired - Fee Related
- 2005-02-09 EP EP05250746A patent/EP1562201B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200605081A (en) | 2006-02-01 |
| EP1562201A2 (en) | 2005-08-10 |
| US20050174859A1 (en) | 2005-08-11 |
| EP1562201B1 (en) | 2008-09-10 |
| CN1655281A (zh) | 2005-08-17 |
| DE602005009583D1 (de) | 2008-10-23 |
| CN100492535C (zh) | 2009-05-27 |
| KR20060041710A (ko) | 2006-05-12 |
| JP2005259330A (ja) | 2005-09-22 |
| EP1562201A3 (en) | 2005-11-23 |
| US7088626B2 (en) | 2006-08-08 |
| TWI277978B (en) | 2007-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100681255B1 (ko) | 바이어스 전압 인가 회로 및 반도체 메모리 장치 | |
| KR100226597B1 (ko) | 셀임계치분포 검지회로 및 셀임계치 분포 검지방법 | |
| EP1297535B1 (en) | Reference cell for high speed sensing in non-volatile memories | |
| US20190355420A1 (en) | Power line compensation for flash memory sense amplifiers | |
| US7911864B2 (en) | Semiconductor memory device | |
| US7590003B2 (en) | Self-reference sense amplifier circuit and sensing method | |
| KR100725373B1 (ko) | 플래쉬 메모리 장치 | |
| US5781489A (en) | Semiconductor storage device | |
| US7616488B2 (en) | Current or voltage measurement circuit, sense circuit, semiconductor non-volatile memory, and differential amplifier | |
| JPWO2007000809A1 (ja) | 半導体装置およびその制御方法 | |
| US6456557B1 (en) | Voltage regulator for memory device | |
| US7184296B2 (en) | Memory device | |
| JP3204119B2 (ja) | 不揮発性半導体メモリおよびそのデータ書込方法 | |
| US6873551B2 (en) | Apparatus and method for a configurable mirror fast sense amplifier | |
| JP4392404B2 (ja) | 仮想接地型不揮発性半導体記憶装置 | |
| EP1226586B1 (en) | Flash memory wordline tracking across whole chip | |
| US7885136B2 (en) | Semiconductor memory device having high stability and quality of readout operation | |
| JPH07169290A (ja) | 半導体記憶装置 | |
| JP4763689B2 (ja) | 半導体装置及び基準電圧生成方法 | |
| US5253210A (en) | Paritioned bit line structure of EEPROM and method of reading data therefrom | |
| EP1324344B1 (en) | Sense amplifier structure for multilevel non-volatile memory devices and corresponding reading method | |
| JPH10326495A (ja) | 不揮発性半導体記憶装置 | |
| KR100389173B1 (ko) | 임계값 전위의 변경이 가능한 인버터 | |
| US8259505B2 (en) | Nonvolatile memory device with reduced current consumption | |
| KR20160132293A (ko) | 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120119 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20130118 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |