CN105448349A - 存储器的寄生电容测试结构 - Google Patents
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Abstract
一种存储器的寄生电容测试结构，包括：用于输出第一脉冲信号的第一脉冲输出端，用于输出第二脉冲信号的第二脉冲输出端；第一PMOS晶体管的栅极与第二PMOS晶体管的栅极电连接且与第一脉冲输出端电连接，第一PMOS晶体管的漏极和第二PMOS晶体管的漏极与电源端电连接，第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与存储器的字线或位线电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。本发明的测试结构提高了测试精度和测试效率。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种存储器的寄生电容测试结构。
背景技术
静态随机存储器(StaticRandomAccessMemory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。
第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线AL电连接，第四NMOS晶体管N4的漏极与第二位线(互补位线)BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线AL、第二位线ALB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线AL或第二位线ALB。
为了获得制作的SRAM存储器电学性能，需要对SRAM存储器的性能参数进行测试，其中，寄生电容是衡量SRAM存储器的电学性能的一种重要的参数。
现有技术在进行寄生电容测试时，由于SRAM存储器相比于逻辑器件具有更小的设计规则，而实际SRAM单元的版图设计也比单个逻辑器件更为复杂，因此实际SRAM器件中的寄生电容参数与分立的逻辑器件模型参数并不完全等效，若在SRAM存储器寄生电容测试模型中完全沿用逻辑器件寄生电容的模型参数，势必会对寄生电容的测试结构的准确性和测试效率产生较大影响。
发明内容
本发明解决的问题是怎样提高现有的存储器的寄生电容的测试精度和测试效率。
为解决上述问题，本发明提供一种存储器的寄生电容测试结构，包括：电源端、第一脉冲输出端、第二脉冲输出端、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、待测试的存储器，其中，所述待测试的存储器包括接地端、若干存储单元，以及与若干存储单元电连接的字线和位线；所述第一脉冲输出端用于输出第一脉冲信号，第二脉冲输出端用于输出第二脉冲信号；所述第一PMOS晶体管的栅极与第二PMOS晶体管的栅极电连接且与第一脉冲输出端电连接，所述第一PMOS晶体管的漏极和第二PMOS晶体管的漏极与电源端电连接，所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与存储器的字线或位线电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，所述第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。
可选的，所述第一PMOS晶体管与第二PMOS晶体管相同，所述第一NMOS晶体管与第二NMOS晶体管相同。
可选的，所述第一脉冲信号和第二脉冲信号的频率相等，且所述第二脉冲信号滞后于第一脉冲信号，所述第二脉冲信号的脉冲宽度小于第一脉冲信号的脉冲宽度。
可选的，所述第二脉冲信号的脉冲宽度为第一脉冲信号的脉冲宽度的0.2～0.9。
可选的，所述第二脉冲信号滞后于第一脉冲信号的时间为ΔT，ΔT＝(T1-T2)/2，其中所述T1表示第一脉冲信号的一个脉冲的宽度，T2表示第二脉冲信号的一个脉冲的宽度。
可选的，所述第一脉冲信号和第二脉冲信号的频率为50～1000Mhz。
可选的，所述待测试的存储器的寄生电容C的获得方式为：C＝(IA1-IA2)/(X*Vdd)，其中IA1为流过第一PMOS晶体管漏极的电流，IA2为流过第二PMOS晶体管漏极的电流，X为第一脉冲信号和第二脉冲信号的频率，Vdd为电源端的电压。
可选的，所述第一脉冲信号的脉冲控制第一PMOS晶体管与第二PMOS晶体管的打开，所述第二脉冲信号的脉冲控制第一NMOS晶体管与第二NMOS晶体管的关闭。
可选的，所述测试结构形成在基底上，所述第一PMOS晶体管的源极通过第一金属线与第一NMOS晶体管的漏极电连接，存储单元的字线或位线通过第二金属线与第一金属线电连接。
可选的，所述第二PMOS晶体管的源极通过第三金属线与第二NMOS晶体管的漏极电连接，第四金属线的一端与第三金属线电连接，第四金属线的一端悬空。
可选的，所述第一金属线的尺寸、材料和长度与第三金属线的尺寸、材料和长度相同，所述第二金属线的尺寸、材料和长度与第四金属线的尺寸、材料和长度相同。
可选的，所述第一PMOS晶体管的漏极与第五金属线的一端相连，第五金属线的另一端与第一金属垫相连，第一金属垫与电源端电连接，所述第二PMOS晶体管的漏极与第六金属线的一端相连，所述第六金属线的另一端与第二金属垫相连，第二金属垫与电源端电连接。
可选的，所述第五金属线的尺寸、材料和长度与第六金属线的尺寸、材料和长度相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器的寄生电容测试结构，包括：电源端、第一脉冲输出端、第二脉冲输出端、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、待测试的存储器，所述第一PMOS晶体管的栅极与第二PMOS晶体管的栅极电连接且与第一脉冲输出端电连接，所述第一PMOS晶体管的漏极和第二PMOS晶体管的漏极与电源端电连接，所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与待测试的存储器的字线或位线电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，所述第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。本发明实施例的寄生电容测试结构中将电流第一PMOS晶体管的漏极电流作为测试寄生电容的媒介，测试方法简单，并且测试结构中不包括电容等无源器件，因而在每次测试时，不需要对测试电路进行校准，在提高测试效率的同时保证了测试结果的精度；并且，本发明中，设置与第一PMOS晶体管和第一NMOS晶体管对称的第二PMOS晶体管和第二NMOS晶体管，第二PMOS晶体管的栅极与第一脉冲输出端电连接，第二PMOS晶体管的漏极与电源端电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，第二NMOS晶体管的栅极与第二脉冲输出端电连接，第二NMOS晶体管的源极与接地端电连接，以模拟充电过程中，充电电流(或进行充电时第一PMOS晶体管漏极电流)对第一金属线、第二金属线、第五金属线进行充电的过程，以及充电过程中，第一PMOS晶体管的源极与接地端之间形成漏电流的过程，第二PMOS晶体管的漏极电流值即获得的模拟充电电流值(模拟充电电流值等于第一金属线、第二金属线、第五金属线消耗的充电电流值和漏电流之和)，因此可以将第一PMOS晶体管漏极电流减去第二PMOS晶体管的漏极电流值即获得实际对存储进行充电的电流值，从而提高了寄生电容的计算精度。
进一步，所述第一脉冲信号和第二脉冲信号的频率相等，且所述第二脉冲信号滞后于第一脉冲信号，所述第二脉冲信号的脉冲宽度小于第一脉冲信号的脉冲宽度，从而在充电过程开始之前，使得第一晶体管的关闭动作超前于第一PMOS晶体管的打开动作，防止第一NMOS晶体管滞后关闭而产生漏电流，并且使得在充电过程结束之后，使得第一NMOS晶体管的打开动作滞后于第一PMOS晶体管的关闭动作，防止第一NMOS晶体管提前打开而产生漏电流，从而提高计算获得寄生电容的准确性。
进一步，所述存储器的寄生电容C的获得方式为：C＝(IA1-IA2)/(X*Vdd)，其中IA1为流过第一PMOS晶体管漏极的电流，IA2为流过第二PMOS晶体管漏极的电流，X为第一脉冲信号和第二脉冲信号的频率，Vdd为电源端的电压，该方式剔除了充电过程中金属连接线和漏电流对计算结果的影响，提高了获得的寄生电容的精度。
附图说明
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图；
图2为本发明一实施例SRAM存储器的寄生电容的测试结构的结构示意图；
图3为本发明另一实施例存储器的寄生电容测试结构的结构示意图；
图4为本发明另一实施例中第一脉冲信号和第二脉冲信号的结构示意图。
具体实施方式
如背景技术所言，现有的SRAM存储器的寄生电容的测试结果的准确度低并且测试效率有待提高。
本发明一实施例提供了一种SRAM存储器的寄生电容的测试结构，请参考图2，所述寄生电容测试结构包括：包括连接节点A、B、C、D，串联于连接节点B和连接节点C之间的第二电阻R2和第二电容C2，串联于连接节点C和连接节点D之间的第三电阻R3，串联于连接节点D和连接节点A之间的第四电阻R4，串联于连接节点C和连接节点A之间的交流电压源S，串联与连接节点B和连接节点D之间的电流测量计mV，连接节点A和连接节点B串联待测试的SRAM存储器11，以Cx表示待测试的SRAM存储器11的寄生电容，Rx表示待测试的SRAM存储器11的电阻。
第二电阻R2为可调的电阻，第二电容C2为可调的电容，第三电阻R3和第四电阻R4为固定电阻，在进行测试时，调节第二电阻R2的电阻和第二电容C2的电容直至电流测量计mV中的电流为零，获得此时第二电容C2对应的电容值，待测试的SRAM存储器11的寄生电容Cx满足公式(1)：
Cx＝R3C2/R4(1)，其中R3为第三电阻R3的电阻值，R4为第四电阻R4的电阻值，C2为电流测量计mV中的电流为零时第二电容C2对应的电容值。
研究发现，上述测试结构在应用在寄生电容的测试时，为了保证测试的准确性，每次测试之前都要对第二电容C2进行校正(第二电容C2在进行一侧测试后容易产生电荷的残留，影响后续的测试)，使得测试过程的效率降低。
为此，本发明实施例中还提供了一种存储器的寄生电容测试结构，包括：电源端、第一脉冲输出端、第二脉冲输出端、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、待测试的存储器，所述第一PMOS晶体管的栅极与第二PMOS晶体管的栅极电连接且与第一脉冲输出端电连接，所述第一PMOS晶体管的漏极和第二PMOS晶体管的漏极与电源端电连接，所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与存储器的字线或位线电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，所述第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。本发明实施例的寄生电容测试结构中将电流作为测试寄生电容的媒介，测试方法简单，并且测试结构中不包括电容等无源器件，因而在每次测试时，不需要对测试电路进行校准，在提高测试效率的同时保证了测试结果的精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3为本发明另一实施例存储器的寄生电容测试结构的结构示意图；图4为本发明另一实施例中第一脉冲信号和第二脉冲信号的结构示意图。
参考图3，所述存储器的寄生电容测试结构包括：
电源端Vdd、第一脉冲输出端PS1、第二脉冲输出端PS2、待测试的存储器20、第一PMOS晶体管P11、第二PMOS晶体管P12、第一NMOS晶体管N11、第二NMOS晶体管N12，其中，
所述待测试的存储器20包括接地端Vss、若干存储单元，以及与若干存储单元电连接的字线和位线A；
所述第一脉冲输出端PS1用于输出第一脉冲信号，第二脉冲输出端PS2用于输出第二脉冲信号；
所述第一PMOS晶体管P11的栅极与第二PMOS晶体管P12的栅极电连接且与第一脉冲输出端PS1电连接，所述第一PMOS晶体管P11的漏极和第二PMOS晶体管P12的漏极与电源端Vdd电连接，所述第一PMOS晶体管P11的源极与第一NMOS晶体管N11的漏极电连接且与待测试的存储器20的字线或位线A电连接，所述第二PMOS晶体管P12的源极与第二NMOS晶体管N12的漏极电连接，所述第一NMOS晶体管N11的栅极与第二NMOS晶体管N12的栅极电连接且与第二脉冲输出端PS2电连接，所述第一NMOS晶体管N11的源极和第二NMOS晶体管N12的源极与接地端电Vss连接。
本实施例中，所述待测试的存储器20为SRAM(StaticRandomAccessMemory，SRAM)存储器，关于SRAM存储器的具体结构在此不再赘述，请参考现有的SRAM存储器结构。
在本发明的其他实施例中，所述待测试的存储器还可以为DRAM(DynamicRAM，动态随机存取存储器)、PROM(ProgrammableROM，可编程只读存储器)、EPROM(ErasableProgrammableROM，可擦可编程只读存储器)、EEPROM(ElectricallyErasableProgrammableROM，电可擦可编程只读存储器)、快闪存储器(FlashMemory)阵列。
第一脉冲输出端PS1输出的第一脉冲信号用于控制第一PMOS晶体管P11、第二PMOS晶体管P12的打开和关闭，所述第二脉冲输出端PS2输出的第二脉冲信号用于控制第一NMOS晶体管N11、第二NMOS晶体管N12的打开和关闭。
请参考图4，图4为第一脉冲信号和第二脉冲信号的结构示意图，所述第一脉冲信号PS1P和第二脉冲信号PS2P的频率相等，且所述第二脉冲信号PS2P滞后于第一脉冲信号PS1P，所述第二脉冲信号PS2P的脉冲宽度T2小于第一脉冲信号PS1P的脉冲宽度T1。
在一实施例中，所述第二脉冲信号PS2P的脉冲宽度T2为第一脉冲信号PS1P的脉冲宽度T1的0.2～0.9，为了提高信号的控制精度所述第二脉冲信号PS2P的脉冲宽度T2可以为第一脉冲信号PS1P的脉冲宽度T1的0.5～0.8。所述第二脉冲信号PS2P滞后于第一脉冲信号PS1P的时间为ΔT，ΔT＝(T1-T2)/2，其中所述T1表示第一脉冲信号的一个脉冲的宽度，T2表示第二脉冲信号的一个脉冲的宽度，所述第一脉冲信号和第二脉冲信号的频率为50～1000Mhz。
结合参考3和图4，当所述第一脉冲信号PS1P施加在第一PMOS晶体管P11和第二PMOS晶体管P12的栅极时，第一脉冲信号PS1P为低电平时，第一脉冲信号PS1P控制第一PMOS晶体管P11和第二PMOS晶体管P12打开，第一脉冲信号PS1P为高电平(脉冲部分)时，第一脉冲信号PS1P控制第一PMOS晶体管P11和第二PMOS晶体管P12关闭。在一实施例中，所述第一脉冲信号PS1P的低电平可以为-0.8～3.3伏，在具体的实施例中可以为-1.5～-3.3伏，第一脉冲信号PS1P的高电平可以为0伏。
当第二脉冲信号PS2P施加在第一NMOS晶体管N11和第二NMOS晶体管N12的栅极时，当第二脉冲信号PS2P为低电平时，第二脉冲信号PS2P控制所述第一NMOS晶体管N11和第二NMOS晶体管N12关闭，当第二脉冲信号PS2P为高电平(脉冲部分)时，第二脉冲信号PS2P控制所述第一NMOS晶体管N11和第二NMOS晶体管N12打开。在一实施例中，所述第二脉冲信号PS2P的低电平可以为0伏，第一脉冲信号PS1P的高电平可以为0.8～3.3伏，在具体的实施例中可以为1.5～3.3伏。
测试结构的工作过程为：进行充电过程，第一脉冲信号PS1P控制第一PMOS晶体管P11和第二PMOS晶体管P12打开，同时第二脉冲信号PS2P控制所述第一NMOS晶体管N11和第二NMOS晶体管N12关闭，电压源Vdd和待测试的存储器20的字线或位线A之间导通，电压源Vdd对待测试的存储器20进行充电；接着进行放电过程，第一脉冲信号PS1P控制第一PMOS晶体管P11和第二PMOS晶体管P12关闭，使得电压源与待测试的存储器20的字线或位线A之间断开，同时第二脉冲信号PS2P控制所述第一NMOS晶体管N11和第二NMOS晶体管N12打开，电压源Vdd和待测试的存储器20的字线或位线A之间导通，待测试的存储器20的字线或位线A与接地端Vss之间导通，对待测试的存储器20进行充电。
本实施例中以充电过程中第一PMOS晶体管P11的漏极电流(或充电电流)IA1作为媒介来计算存储器的寄生电容，研究发现，由于NMOS晶体管开关时的反应速率和PMOS晶体管反应的速率不相同，在充电过程中，第一NMOS晶体管N11容易滞后关闭(在充电过程开始之前，使得第一NMOS晶体管N11的关闭动作滞后于第一PMOS晶体管P11的打开动作)或者提前打开(在充电过程结束之后，使得第一NMOS晶体管N11的打开动作超前于第一PMOS晶体管P11的关闭动作)，而造成第一PMOS晶体管P11的源极与接地端Vss之间会产生漏电流，第一PMOS晶体管P11的漏极电流IA1等于漏电流和对存储器的实际充电电流之和，即第一PMOS晶体管P11的漏极电流IA1大于实际的充电电流，当以第一PMOS晶体管P11的漏极电流IA1作为媒介来计算存储器的寄生电容时，必然使得获得寄生电容值的精度降低。
因而，本实施中，所述第一脉冲信号PS1P和第二脉冲信号PS2P的频率相等，且所述第二脉冲信号PS2P滞后于第一脉冲信号PS1P，所述第二脉冲信号PS2P的脉冲宽度T2小于第一脉冲信号PS1P的脉冲宽度T1，从而在充电过程开始之前，使得第一NMOS晶体管N11的关闭动作超前于第一PMOS晶体管P11的打开动作，防止第一NMOS晶体管N11滞后关闭而产生漏电流，并且使得在充电过程结束之后，使得第一NMOS晶体管N11的打开动作滞后于第一PMOS晶体管P11的关闭动作，防止第一NMOS晶体管N11提前打开而产生漏电流，从而提高后续通过公式(2)获得寄生电容的准确性。
在将上述测试结构形成在基板上时，所述第一PMOS晶体管P11的源极通过第一金属线21与第一NMOS晶体管N11的漏极电连接，存储单元20的字线或位线A通过第二金属线22与第一金属线21电连接；所述第一PMOS晶体管P11的漏极与第五金属线25的一端相连，第五金属线25的另一端与第一金属垫相连，第一金属垫与电源端Vdd电连接；第一NMOS晶体管N11的源极通过第六金属线26与接地端Vss电连接。
研究发现，当第一PMOS晶体管P11打开，充电电流(或进行充电时第一PMOS晶体管P11漏极电流)IA1对存储器20进行充电时，充电电流IA1同时也会对第一金属线21、第二金属线22、第五金属线25进行充电，即第一金属线21、第二金属线22、第五金属线25会分担掉部分充电电流IA1，使得充电电流IA1大于对存储器20实际进行充电的充电电流，当以充电电流(或第一PMOS晶体管P11漏极电流)IA1为媒介计算存储器20寄生电容时，获得的寄生电容的精度有限。
为此，本实施例，设置与第一PMOS晶体管P11和第一NMOS晶体管N11对称的第二PMOS晶体管P12和第二NMOS晶体管N12，第二PMOS晶体管P12的栅极与第一脉冲输出端PS1电连接，第二PMOS晶体管P12的漏极与电源端Vdd电连接，所述第二PMOS晶体管P12的源极与第二NMOS晶体管N12的漏极电连接，第二NMOS晶体管N12的栅极与第二脉冲输出端PS2电连接，第二NMOS晶体管N12的源极与接地端电Vss连接，以模拟充电过程中，充电电流(或进行充电时第一PMOS晶体管P11漏极电流)IA1对第一金属线21、第二金属线22、第五金属线25进行充电的过程，以及充电过程中，第一PMOS晶体管P11的源极与接地端之间形成漏电流的过程，第二PMOS晶体管P12的漏极电流值IA2即获得的模拟充电电流值(模拟充电电流值等于第一金属线21、第二金属线22、第五金属线25消耗的充电电流值和漏电流之和)，在进行寄生电容的测试时，将IA1-IA2以校正充电电流值，提高了测量的精度，其中IA1为流过第一PMOS晶体管漏极的电流，IA2为流过第二PMOS晶体管漏极的电流。
因此，本实施中，在计算寄生电容时，对待测试的存储器20的充电电流值等于IA1-IA2，所述存储器的寄生电容C的获得方式为公式(2)：
C＝(IA1-IA2)/(X*Vdd)(2)，其中IA1为流过第一PMOS晶体管漏极的电流，IA2为流过第二PMOS晶体管漏极的电流，X为第一脉冲信号和第二脉冲信号的频率，Vdd为电源端的电压。
在一实施例中，所述IA1通过在电源端Vdd和第一金属垫(或者第五金属线25未与第一PMOS晶体管P11连接的一端)之间串联的第一电流表获得，所述IA2通过在电源端Vdd和第二金属垫(或者第六金属线26未与第二PMOS晶体管P12连接的一端)之间串联的第二电流表获得。
在另一实施例中，所述IA1和IA2可以通过测试设备的自动检测手段获得。
为了实现完整的模拟过程，本实施例中，所述第一PMOS晶体管P11与第二PMOS晶体管P12相同，所述第一NMOS晶体管N11与第二NMOS晶体管N12相同。所述第二PMOS晶体管P12的源极通过第三金属线23与第二NMOS晶体管N12的漏极电连接，第四金属线24的一端与第三金属线23电连接，第四金属线24的一端悬空。所述第二PMOS晶体管P12的漏极与第六金属线26的一端相连，所述第六金属线26的另一端与第二金属垫相连，第二金属垫与电源端Vdd电连接。所述第一金属线的尺寸、材料和长度与第三金属线的尺寸、材料和长度相同，所述第二金属线的尺寸、材料和长度与第四金属线的尺寸、材料和长度相同。所述第五金属线的尺寸、材料和长度与第六金属线的尺寸、材料和长度相同。
其中，第二PMOS晶体管P12对应模拟第一PMOS晶体管P11，第二NMOS晶体管N12相同对应模拟第一NMOS晶体管N11，第三金属线23对应模拟第一金属线21，第四金属线24对应模拟第二金属线22，第六金属线26对应模拟第五金属线25，从而使得公式(2)计算获得的寄生电容精度提高。
需要说明的是，在本发明的其他实施例中，所述待测试的结构可以为晶体管，比如存储器中的某个晶体管，在进行测试时，连接方式为：所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与晶体管的测试端电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，所述第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种存储器的寄生电容测试结构，其特征在于，包括：电源端、第一脉冲输出端、第二脉冲输出端、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、待测试的存储器，其中，
所述待测试的存储器包括接地端、若干存储单元，以及与若干存储单元电连接的字线和位线；
所述第一脉冲输出端用于输出第一脉冲信号，第二脉冲输出端用于输出第二脉冲信号；
所述第一PMOS晶体管的栅极与第二PMOS晶体管的栅极电连接且与第一脉冲输出端电连接，所述第一PMOS晶体管的漏极和第二PMOS晶体管的漏极与电源端电连接，所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极电连接且与待测试的存储器的字线或位线电连接，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极电连接，所述第一NMOS晶体管的栅极与第二NMOS晶体管的栅极电连接且与第二脉冲输出端电连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接。
2.如权利要求1所述的存储器的寄生电容测试结构，其特征在于，所述第一PMOS晶体管与第二PMOS晶体管相同，所述第一NMOS晶体管与第二NMOS晶体管相同。
3.如权利要求2所述的存储器的寄生电容测试结构，其特征在于，所述第一脉冲信号和第二脉冲信号的频率相等，且所述第二脉冲信号滞后于第一脉冲信号，所述第二脉冲信号的脉冲宽度小于第一脉冲信号的脉冲宽度。
4.如权利要求3所述的存储器的寄生电容测试结构，其特征在于，所述第二脉冲信号的脉冲宽度为第一脉冲信号的脉冲宽度的0.2～0.9。
5.如权利要求3所述的存储器的寄生电容测试结构，其特征在于，所述第二脉冲信号滞后于第一脉冲信号的时间为ΔT，ΔT＝(T1-T2)/2，其中所述T1表示第一脉冲信号的一个脉冲的宽度，T2表示第二脉冲信号的一个脉冲的宽度。
6.如权利要求3所述的存储器的寄生电容测试结构，其特征在于，所述第一脉冲信号和第二脉冲信号的频率为50～1000Mhz。
7.如权利要求3所述的存储器的寄生电容测试结构，其特征在于，所述待测试的存储器的寄生电容C的获得方式为：C＝(IA1-IA2)/(X*Vdd)，其中IA1为流过第一PMOS晶体管漏极的电流，IA2为流过第二PMOS晶体管漏极的电流，X为第一脉冲信号和第二脉冲信号的频率，Vdd为电源端的电压。
8.如权利要求3所述的存储器的寄生电容测试结构，其特征在于，所述第一脉冲信号的脉冲控制第一PMOS晶体管与第二PMOS晶体管的打开，所述第二脉冲信号的脉冲控制第一NMOS晶体管与第二NMOS晶体管的关闭。
9.如权利要求1所述的存储器的寄生电容测试结构，其特征在于，所述测试结构形成在基底上，所述第一PMOS晶体管的源极通过第一金属线与第一NMOS晶体管的漏极电连接，存储单元的字线或位线通过第二金属线与第一金属线电连接。
10.如权利要求9所述的存储器的寄生电容测试结构，其特征在于，所述第二PMOS晶体管的源极通过第三金属线与第二NMOS晶体管的漏极电连接，第四金属线的一端与第三金属线电连接，第四金属线的一端悬空。
11.如权利要求10所述的存储器的寄生电容测试结构，其特征在于，所述第一金属线的尺寸、材料和长度与第三金属线的尺寸、材料和长度相同，所述第二金属线的尺寸、材料和长度与第四金属线的尺寸、材料和长度相同。
12.如权利要求10所述的存储器的寄生电容测试结构，其特征在于，所述第一PMOS晶体管的漏极与第五金属线的一端相连，第五金属线的另一端与第一金属垫相连，第一金属垫与电源端电连接，所述第二PMOS晶体管的漏极与第六金属线的一端相连，所述第六金属线的另一端与第二金属垫相连，
第二金属垫与电源端电连接。
13.如权利要求11所述的存储器的寄生电容测试结构，其特征在于，所述第五金属线的尺寸、材料和长度与第六金属线的尺寸、材料和长度相同。
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