CN104681055A

CN104681055A - 一种应用于静态随机存储器电路的高速电流灵敏放大器

Info

Publication number: CN104681055A
Application number: CN201510107550.8A
Authority: CN
Inventors: 陈静; 何伟伟; 罗杰馨; 王曦
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2015-03-11
Filing date: 2015-03-11
Publication date: 2015-06-03
Anticipated expiration: 2035-03-11
Also published as: CN104681055B

Abstract

本发明提供一种灵敏放大器，至少包括：电流隔离电路，用于隔离输入信号及输出信号；连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明的高速电流灵敏放大器不仅时序控制简单，而且有效缩短灵敏放大器读取时间，适于静态随机存储器电路设计，特别适于高速度设计。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为51pS。

Description

一种应用于静态随机存储器电路的高速电流灵敏放大器

技术领域

本发明属于存储器设计技术领域，涉及静态随机存储器读取电路设计，特别是涉及一种应用于静态随机存储器电路的高速电流灵敏放大器。

背景技术

静态随机存储器属于易失性存储器，因为其外围控制电路相对简单、读写速度较快而广泛应用于处理器缓存部分；常见于车子设备、智能设备、网络设备等。静态随机存储器的外围电路主要由地址译码电路、写驱动电路、灵敏放大器、读输出及数据选择电路组成；其中灵敏放大器是最为关键的外围电路。

静态随机存储器电路中，每对位线可能会几十个甚至几百个存储单元，所以导致位线负载电容较大，特别是先进工艺下，存储器的大容量设计当中；其读取速度由于负载电容大而降低。

静态随机存储器中的灵敏放大器，主要有电压灵敏放大器和电流灵敏放大器。由于先进工艺中，电压灵敏放大器其读速度较电流灵敏放大器慢，因此设计电流灵敏放大器有利于提高存储器读速度。如图1所示，传统的电流灵敏放大器1由参考电流源11、锁存型灵敏放大电路12及偏置电路13构成。所述参考电流源11可以用单个NMOS管提供参考电流Iref；所述锁存型灵敏放大电路12包括第一上拉管PU1、第二上拉管PU2和第一下拉管PD1、第二下拉管PD2构成的互锁结构及输出级反相器121及122；所述偏置电路15简单利用单个NMOS管即可提供所需偏置电流。存储单元2输出单元电流Icell经由位线信号BL连接至所述锁存型灵敏放大电路12，所述参考电流源11通过反位线信号BLB连接至所述锁存型灵敏放大电路12，所述位线信号BL及所述反位线信号BLB还连接预充电电路3。

传统电流灵敏放大器1的工作原理如下：

如图1所示中，静态随机存储器电路根据地址信号选中存储阵列中对应的所述存储单元2后，所述位线信号BL和所述反位线信号BLB首先通过预充电电路3将两者电压充电至高电平；当字线信号WL(图中未显示)抬高后，所述位线信号BL和所述反位线信号BLB的两条单元通路流过的电流有量级差别；当电流差达到灵敏放大器的最低感知电流容限时，时序控制电路(图中未显示)将所述偏置电路13激活，即控制信号SA_en置为高电平。现假设单元电流Icell比参考电流Iref小：

由于所述位线信号BL及所述反位线信号BLB都充电至高电平，所以两者初始值都相同，接近于电源高电平，所以所述第一上拉管PU1和所述第二上拉管PU2都处于截止状态。所述控制信号SA_en到达后，很快将所述第一下拉管PD1和所述第二下拉管PD2的源极COM快速拉低，由于所述第一下拉管PD1和所述第二下拉管PD2的源漏极电流的流向，导致所述位线信号BL和所述反位线信号BLB的电平都降低；由于所述参考电流Iref比所述单元电流Icell大，流过所述第二下拉管PD2源漏极电流比所述第一下拉管PD1要大，所以所述反位线信号BLB节点的放点速度比所述位线信号BL快，所以所述反位线信号BLB的电平比所述位线信号BL更低，所述第二下拉管PD2比所述第一下拉管PD1提前由深线性区进入饱和区。当所述反位线信号BLB的电压比电源电压VDD低一个上拉管的阈值电压时，此时所述第一上拉管PU1导通，进入线性区，利用源漏端小电流对所述位线信号BL进行缓慢充电，阻止所述位线信号BL的电压下降；随后所述第二上拉管PU2也导通进入线性区，不过相比之下，所述第二上拉管PU2源漏电流比所述第一上拉管PU1源漏电流小；另外，所述反位线信号BLB节点的放电多，充电少，而所述位线信号BL节点的放电少，充电多；当所述第一上拉管PU1管进入饱和区时，所述位线信号BL充电大于放电，导致所述位线信号BL的电压升高；所述第二上拉管PU2也会进入饱和区，但是其时间很短，很快会由于所述位线信号BL的电压升高而进入线性区，最后截止；而所述第二下拉管PD2维持饱和区，对所述反位线信号BLB一直放电；所述第一下拉管PD1会由于所述反位线信号BLB的过度放电而进入线性区，最后截止；最后所述第一上拉管PU1和所述第二下拉管PD2导通，所述第二上拉管PU2和所述第一下拉管PD1截止，维持所述位线信号BL的高电平和所述反位线信号BLB的低电平；最终，再将所述位线信号BL和所述反位线信号BLB的电压通过反相器输送到输出端SO、SOB，完成读取操作。

从以上看出，感知电流小时，灵敏放大器的读取速度慢；即输出端SO和SOB电压的高电平过度到输出端SO的高电平和输出端SOB的低电平(或者相反)，需要经历一段时间，这在高速静态随机存储器电路设计中很难应用。

因此，如何提高灵敏放大器的读取速度已成为本领域技术人员亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应用于静态随机存储器电路的高速电流灵敏放大器，用于解决现有技术中电压转换时间过长的问题。

为实现上述目的及其他相关目的，本发明提供一种灵敏放大器，所述灵敏放大器至少包括：

电流隔离电路，用于隔离输入信号及输出信号；

连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；

连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；

连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；

连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。

优选地，所述电流隔离电路包括第一电流隔离管及第二电流隔离管；

其中，所述第一电流隔离管的栅极连接至控制信号，所述第一电流隔离管的源极连接所述电流放大电路，所述第一电流隔离管的漏极连接第一输入信号；

所述第二电流隔离管的栅极连接至所述控制信号，所述第二电流隔离管的源极连接所述电流放大电路，所述第二电流隔离管的漏极连接第二输入信号。

更优选地，所述第一输入信号为存储单元的位线信号，所述第二输入信号为存储单元的反位线信号。

优选地，所述电流放大电路中包括第一获取管、第一放大管、第一负载管、第二获取管、第二放大管以及第二负载管；

其中，所述第一获取管的漏极连接至所述电流隔离电路；所述第一获取管的栅极与所述第一获取管的漏极相连，并连接至所述第一放大管的栅极；所述第一获取管的源极与所述第一放大管的源极相连，并连接至低电平；所述第一放大管的漏极与所述第一负载管的漏极相连，并作为所述电流放大电路的第一输出端；所述第一负载管的源极连接至高电平；所述第一负载管的栅极连接所述控制信号；

所述第二获取管的漏极连接至所述电流隔离电路；所述第二获取管的栅极与所述第二获取管的漏极相连，并连接至所述第二放大管的栅极；所述第二获取管的源极与所述第二放大管的源极相连，并连接至低电平；所述第二放大管的漏极与所述第二负载管的漏极相连，并作为所述电流放大电路的第二输出端；所述第二负载管的源极连接至高电平，所述第二负载管的栅极连接所述控制信号。

优选地，所述降压电路包括第一降压管及第二降压管；

其中，所述第一降压管的栅极连接至所述电流放大电路，所述第一降压管的源极连接至高电平，所述第一降压管的漏极连接所述锁存电路的正相输出端；

所述第二降压管的栅极连接至所述电流放大电路，所述第二降压管的源极连接至高电平，所述第二降压管的漏极连接所述锁存电路的反相输出端。

优选地，所述锁存电路包括第一上拉管、第二上拉管、第一下拉管以及第二下拉管；

其中，所述第一上拉管的栅极连接所述第一下拉管的栅极，并连接至所述锁存电路的反相输出端；所述第一上拉管的漏极连接所述第一下拉管的漏极，并连接至所述锁存电路的正相输出端；所述第一上拉管的源极连接至高电平；所述第一下拉管的源极连接至所述偏置电路；

所述第二上拉管的栅极连接所述第二下拉管的栅极，并连接至所述锁存电路的正相输出端；所述第二上拉管的漏极连接所述第二下拉管的漏极，并连接至所述锁存电路的反相输出端；所述第二上拉管的源极连接至高电平；所述第二下拉管的源极连接至所述偏置电路。

更优选地，所述偏置电路包括单个偏置管，所述偏置管的栅极连接所述控制信号，所述偏置管的源极连接至低电平，所述偏置管的漏极连接所述第一下拉管及所述第二下拉管的源极。

更优选地，所述灵敏放大器用于提高存储器电路读取速度。

如上所述，本发明提供一种应用于静态随机存储器电路的高速电流灵敏放大器，具有以下有益效果：

本发明的应用于静态随机存储器电路的高速电流灵敏放大器不仅时序控制简单，而且还可以有效缩短灵敏放大器读取时间，提高存储器电路的读取速度能力。

附图说明

图1为传统电流灵敏放大器工作原理的示意图。

图2为本发明的应用于静态随机存储器电路的高速电流灵敏放大器工作原理示意图。

图3为本发明的应用于静态随机存储器电路的高速电流灵敏放大器仿真时序示意图。

元件标号说明

1 电流灵敏放大器

11 参考电流源

12 锁存型灵敏放大电路

121 输出级反相器

122 输出级反相器

13 偏置电路

2 存储单元2

3 预充电电路

4 灵敏放大器

41 电流隔离电路

42 电流放大电路

43 降压电路

44 锁存电路

45 偏置电路

5 存储单元

6 预充电电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示，本发明提供一种应用于静态随机存储器电路的高速电流灵敏放大器，所述灵敏放大器4至少包括：

电流隔离电路41，用于隔离输入信号及输出信号。

连接于所述电流隔离电路41的电流放大电路42，用于将输入电流放大，并输出相应电压信号；

连接于所述电流放大电路42的降压电路43，用于对所述电流放大电路42输出的信号进行降压。

连接于所述降压电路43的锁存电路44，用于锁存所述降压电路43输出的信号；

连接于所述锁存电路44的偏置电路45，用于为所述锁存电路44提供偏置。

具体地，在本实施例中，所述灵敏放大器4用于提高存储器电路读取速度，因此所述灵敏放大器4的输入端连接存储单元5的位线信号BL及反位线信号BLB，所述存储单元5还连接字线信号WL，所述位线信号BL及所述反位线信号BLB还连接预充电电路6，所述预充电电路6包括第一PMOS管P1、第二PMOS管P2以及第三PMOS管P3，各PMOS管的栅端连接同一预充电信号Pre，输出端分别连接所述位线信号BL及所述反位线信号BLB，用于预充电。

具体地，所述电流隔离电路41包括第一电流隔离管IS1及第二电流隔离管IS2。在本实施例中，所述第一电流隔离管IS1和第二电流隔离管IS2均为NMOS晶体管。如图2所示，所述第一电流隔离管IS1的栅极连接至控制信号SA_en，所述第一电流隔离管IS1的源极连接所述电流放大电路42，所述第一电流隔离管IS1的漏极连接第一输入信号，即所述存储单元5的位线信号BL；所述第二电流隔离管IS2的栅极连接至所述控制信号SA_en，所述第二电流隔离管IS2的源极连接所述电流放大电路42，所述第二电流隔离管IS2的漏极连接第二输入信号，及所述存储单元5的反位线信号BLB。在本实施例中，所述第一电流隔离管IS1及所述第二电流隔离管IS2的尺寸严格匹配，可平衡所述电流隔离电路41感知电流差的能力，从而增大所述灵敏放大器4的抗噪声容限能力。

具体地，所述电流放大电路42包括第一获取管AC1、第一放大管AM1、第一负载管LD1、第二获取管AC2、第二放大管AM2以及第二负载管LD2。在本实施例中，所述第一获取管AC1和所述第二获取管AC2均为NMOS晶体管；所述第一放大管AM1和所述第二放大管AM2均为NMOS晶体管；所述第一负载管LD1和所述第二负载管LD2均为PMOS晶体管。如图2所示，所述第一获取管AC1的漏极连接至所述电流隔离电路41；所述第一获取管AC1的栅极与所述第一获取管AC1的漏极相连，并连接至所述第一放大管AM1的栅极；所述第一获取管AC1的源极与所述第一放大管AM1的源极相连，并连接至低电平VSS；所述第一放大管AM1的漏极与所述第一负载管LD1的漏极相连，并作为所述电流放大电路42的第一输出端；所述第一负载管LD1的源极连接至高电平VDD；所述第一负载管LD1的栅极连接所述控制信号SA_en。所述第二获取管AC2的漏极连接至所述电流隔离电路41；所述第二获取管AC2的栅极与所述第二获取管AC2的漏极相连，并连接至所述第二放大管AM2的栅极；所述第二获取管AC2的源极与所述第二放大管AM2的源极相连，并连接至低电平VSS；所述第二放大管AM2的漏极与所述第二负载管LD2的漏极相连，并作为所述电流放大电路42的第二输出端；所述第二负载管LD2的源极连接至高电平VDD，所述第二负载管LD2的栅极连接所述控制信号SA_en。在本实施例中，所述第一获取管AC1与所述第二获取管AC2，；所述第一放大管AM1与所述第二放大管AM2，所述第一负载管LD1与所述第二负载管LD2的尺寸严格匹配，可平衡所述电流放大电路42的电流放大倍数。

具体地，所述降压电路42包括第一降压管LO1和第二降压管LO2。在本实施例中，所述第一降压管LO1及所述第二降压管LO2均为NMOS晶体管。如图2所示，所述第一降压管管LO1的栅极连接至所述电流放大电路42，所述第一降压管管LO1的源极连接至高电平VDD，所述第一降压管管LO1的漏极连接所述锁存电路44的正相输出端SO；所述第二降压管LO2的栅极连接至所述电流放大电路42，所述第二降压管LO2的源极连接至高电平VDD，所述第二降压管LO2的漏极连接所述锁存电路44的反相输出端SOB。在本实施例中，所述第一降压管LO1及所述第二降压管LO2的尺寸严格匹配，可平衡所述降压电路43降低电压的能力。

具体地，所述锁存电路44包括第一上拉管PU1，第一下拉管PD1，第二上拉管PU2以及第二下拉管PD2。在本实施例中，所述第一上拉管PU1及所述第二上拉管PU2均为PMOS晶体管；所述第一下拉管PD1及所述第二下拉管PD2均为NMOS晶体管。如图2所示，所述第一上拉管PU1的栅极连接所述第一下拉管PD1的栅极，并连接至所述锁存电路44的反相输出端SOB；所述第一上拉管PU1的漏极连接所述第一下拉管PD1的漏极，并连接至所述锁存电路44的正相输出端SO；所述第一上拉管PU1的源极连接至高电平VDD；所述第一下拉管PD1的源极连接至所述偏置电路45。所述第二上拉管PU2的栅极连接所述第二下拉管PD2的栅极，并连接至所述锁存电路44的正相输出端SO；所述第二上拉管PU2的漏极连接所述第二下拉管PD2的漏极，并连接至所述锁存电路44的反相输出端SOB；所述第二上拉管PU2的源极连接至高电平VDD；所述第二下拉管PD2的源极连接至所述偏置电路45。在本实施例中，所述第一上拉管PU1与所述第二上拉管PU2，所述第一下拉管PD1与所述第二下拉管PD2的尺寸严格匹配，可平衡所述锁存电路44放大电压的能力，从而增大所述灵敏放大器4的稳定性。

具体地，所述偏置电路45包括偏置管Bias。在本实施例中，所述偏置管Bias为NMOS管。如图2所示，所述偏置管Bias的栅极连接所述控制信号SA_en，所述偏置管Bias的源极连接至低电平VSS，所述偏置管Bias的漏极连接所述第一下拉管PD1及所述第二下拉管PD2的源极。所述偏置管Bias的沟道宽度较大，可以提供大电流，从而提高放大速度。所述偏置电路45向所述锁存电路44提供偏置电流。所述偏置电路的结构并不仅限于本实施例中的单个偏置管，任何可提供偏置(偏置电流或偏置电压)的电路均可，在此不一一赘述。

在本实施例中，为了简化控制，所述灵敏放大器时序控制只需要一个所述控制信号SA_en即可激活灵敏放大器。当然也可以通过不同控制信号分别控制所述灵敏放大器的各控制端，控制效果一致即可，在此不一一赘述。

上述灵敏放大器的具体工作方式如下：

如图2所示，所述位线信号BL及所述反位线信号BLB的电流有量级差别，其中一个是低电平存储节点，读电流为微安级别；而另一个是高电平存储节点，读电流为纳安级别。现假设所述反位线信号BLB流过的电流量级比所述位线信号BL大，当所述控制信号SA_en还未达到，即所述控制信号SA_en为低电平时，所述电流放大电路42中的所述第一负载管LD1及所述第二负载管LD2都导通，将所述降压电路43中的所述第一降压管LO1及所述第二降压管LO2的栅极充电为高电平，从而使所述第一下拉管PD1及所述第二下拉管PD2进入线性区，所以所述锁存电路44的正相输出端SO和反相输出端SOB通过所述第一下拉管PD1及所述第二下拉管PD2缓慢放电，然而其它电路未激活。当所述控制信号SA_en为高电平时，所述降压电路43关闭，一方面将所述电流隔离电路41激活，所述第一个隔离管IS1及所述第二隔离管IS2导通，从而使得相应的所述位线信号BL及所述反位线信号BLB的电流通过；另一方面将所述偏置电路45激活，即所述偏置管Bias导通，快速将所述第一下拉管PD1及所述第二下拉管PD2的源极COM拉低成0V。所述第二获取管AC2的源漏极电流及所述第二隔离管IS2的源漏极电流相同，为大电流，而所述第一获取管AC1的源漏极电流很小；所述电流放大电路42中所述第一负载管LD1及所述第二负载管LD2截止，呈现出大电阻，提高了电流放大倍数，将所述第一获取管AC1及所述第二获取管AC2的源漏极电流成比例地放大，从而使得所述第一放大管AM1及所述第二放大管AM2的源漏极电流通过，并且所述第二放大管AM2的电流比所述第一放大管AM1的电流大很多，所以所述第二放大管AM2的漏极电压比所述第一放大管AM1低很多；因为所述第二放大管AM2的源漏极电流很大，使得所述第二放大管AM2进入深线性区，足以使得漏极电压低于VDD-|Vth(PMOS)|，一方面降低了所述第一下拉管PD1的源漏极电流，降低放电速度；另一方面，开启所述第一上拉管PU1，对所述位线信号BL充电，增强充电速度；所以所述位线信号BL的电压开始升高。由于所述正相输出端SO电压的升高，所述第二上拉管PU2的源漏极电流减小，所述反相输出端SOB的充电速度减慢；所述第二下拉管PD2的源漏极电流增大，所述反相输出端SOB的放大速度加快。所以所述正相输出端SO及所述反相输出端SOB分别达到高电平和低电平。最终，再将所述位线信号BL及所述反位线信号BLB的电压输送到所述正相输出端SO及所述反相输出端SOB，完成读取操作。

利用0.13微米SOI CMOS工艺模型文件，对本实施例中的灵敏放大器进行仿真：其中，所述偏置管Bias为宽长比为6/0.13的NMOS，所述第一下拉管PD1及所述第二下拉管PD2为宽长比为2/0.13的NMOS，所述第一降压管LO1及所述第二降压管LO2为宽长比为2/0.13的NMOS，其余所有子电路中NMOS的宽长比均为1/0.13；所有PMOS宽长比均为5/0.13。仿真头文件中所述位线信号BL及所述反位线信号BLB的电流源电压分别为10u A和10n A，所述高电平，即电源电压VDD，为1.2V，所述控制信号SA_en采用脉冲源来设置电压值。

其仿真结果如图3所示，所述第一下拉管PD1及所述第二下拉管PD2的源极COM在4pS时拉低至0.1V；所述正相输出端SO及所述反相输出端SOB的初始电压值为1.0V；当仿真时间为51p S时，所述正相输出端SO为0.84V(70％VDD＝70％*1.2＝0.84V)，所述反相输出端SOB为0.41V；所以，在本实施例中，所述灵敏放大器的读取时间只需要51p S。

本发明的灵敏放大器充分利用耦合效应和电流放大技术相结合的方法，缩短灵敏放大器读取时间，提高存储器电路读速度；另外，采用降压技术，可以进一步提高灵敏放大器读速度能力。本发明的偏置管选择单MOS管，而且其沟道宽度较大，可以提供大电流，从而快速拉低第一下拉管和第二下拉管的源极，进而提高放大速度。

需要说明的是，本发明为了叙述方便，放大电路仅仅锁存电路进行具体描述，若需要更改放大电路，利用本发明的思路基础上，稍微对上拉管、下拉管的个数以及连接方式稍微改变就可以得到，但其发明的精神是属于本发明的原创精神。

综上所述，本发明提供一种灵敏放大器，所述高速电流灵敏放大器至少包括：电流隔离电路，用于隔离输入信号及输出信号；连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明利用降压电路降压功能、电流放大电路放大电流能力以及电流放大电路中负载管充当负载以及电流转换电压功能来减小缩短灵敏放大器读取时间，进而提高存储器电路的读取速度能力；同时，本发明中的MOS管均成对严格匹配，以保证其工艺参数的匹配，进一步降低电路过程中失配的影响。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种灵敏放大器，其特征在于，所述灵敏放大器至少包括：

电流隔离电路，用于隔离输入信号及输出信号；

2.根据权利要求1所述的灵敏放大器，其特征在于：

所述电流隔离电路包括第一电流隔离管及第二电流隔离管；

3.根据权利要求2所述的灵敏放大器，其特征在于：所述第一输入信号为存储单元的位线信号，所述第二输入信号为存储单元的反位线信号。

4.根据权利要求1所述的灵敏放大器，其特征在于：

所述电流放大电路中包括第一获取管、第一放大管、第一负载管、第二获取管、第二放大管以及第二负载管；

5.根据权利要求1所述的灵敏放大器，其特征在于：

所述降压电路包括第一降压管及第二降压管；

6.根据权利要求1所述的灵敏放大器，其特征在于：

所述锁存电路包括第一上拉管、第二上拉管、第一下拉管以及第二下拉管；

7.根据权利要求6所述的灵敏放大器，其特征在于：

所述偏置电路包括单个偏置管，所述偏置管的栅极连接所述控制信号，所述偏置管的源极连接至低电平，所述偏置管的漏极连接所述第一下拉管及所述第二下拉管的源极。

8.根据权利要求1～7任意一所述的灵敏放大器，其特征在于：所述灵敏放大器用于提高存储器电路读取速度。