CN109448768B - 一种具有超低失调的灵敏放大器电路 - Google Patents
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Abstract
本发明公开了一种具有超低失调的灵敏放大器电路，是一种可以极大降低失调电压的灵敏放大器结构，该结构利用电容存储电压以及电压不突变的特性，实现位线电压差的放大和阈值电压差的存储补偿，达到了极大程度降低失调电压的效果；同时伴随着失调电压的极大降低，可以有效的加速静态随机存储器的数据读取速度，降低单元读取时的能量消耗，有效的提高了静态随机存储器读取电压的裕度。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种具有超低失调的灵敏放大器电路。
背景技术
自从第一台计算机出现之后，存储器作为计算机的核心部件也在不断的发展。静态随机存储器(Static Random Access Memory，缩写为SRAM)因其高速低功耗的特点，是计算机中运用最多的存储器之一。SRAM主要实现读写两个操作，由于位线寄生电容大于单元内部寄生电容，因此数据的读操作时间大于写操作时间，为了提高SRAM的工作频率，灵敏放大器(Sense Amplifier，缩写为SA)被提出用于加速数据的读取速度。在理想条件下，灵敏放大器的输入端只需要输入两个极小的电压差，灵敏放大器就能正反馈出逻辑电平“0”和“1”。实际芯片制造中，由于片上波动导致的掺杂不均匀，跨导以及阈值电压等器件参数出现失配，这种现象最终导致SA的失调电压的产生。因此在实际电路中，如果输入的微小电压差小于SA的失调电压时，灵敏放大器就会将该输入信号错误放大。传统电压电流型SA电路的结构如图1所示；现存在很多用于减少SA失调电压的解决方法，先介绍以下几种技术：
(1)如图2所示是Mahmut E.Sinangil等人于2016年提出的一种电容补偿型灵敏放大器电路，该设计方案是在传统锁存型灵敏放大器的基础上加入电容，利用电容可以存放电荷的特点储存了下拉NMOS的阈值电压差，然后通过对放电NMOS电流速度的控制实现失调电压的抑制，但是该设计方案的降低失调电压的能力有限。
(2)如图3所示是Dhruv Patel和Manoj Sachdev于2018年提出的一种Sample-Boost-Latch-Based灵敏放大器，该设计方案同样使用了电容，利用电容的电压降特性，将位线电压放大到原来的两倍。在失调电压改善方面有较好的效果，但是时序信号较为复杂，同时时序电路面积上有一定的消耗。
发明内容
本发明的目的是提供一种具有超低失调的灵敏放大器电路，可以极大的降低灵敏放大器的失调电压，减少位线的放电时间，加速SRAM的读取速度和降低读取功耗。
本发明的目的是通过以下技术方案实现的：
一种具有超低失调的灵敏放大器电路，包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中：
位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；
PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，
PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；
PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；
PMOS晶体管P2的漏极与输入节点OUTB相连，源极与电源VDD相连，栅极与NMOS晶体管N1的漏极相连；
PMOS晶体管P4的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N2的漏极相连；
NMOS晶体管N1的漏极与输出节点OUT相连，栅极与PMOS晶体管P1的栅极相连，源极与NMOS晶体管N6的漏极相连；
NMOS晶体管N2的漏极与输出节点OUTB相连，栅极与PMOS晶体管P2的栅极相连，源极与NMOS晶体管N6的源极相连；
NMOS晶体管N6的漏极与电容C3的上端相连，源极与电容C4的上端相连，栅极与反相器I3的输出端；
NMOS晶体管N3的漏极与电容C3的上端相连，源极与GND相连，栅极与反相器I1的输出端相连；
NMOS晶体管N4的漏极与电容C4的上端相连，源极与GND相连，栅极与反相器I2的输出端相连；
反相器I3的输入端与缓冲器B1的输出端相连，缓冲器B1的输入端与NMOS晶体管N5的漏极相连，反相器I1的输入端与反相器I2的输入端相连，反相器I2的输入端与缓冲器B1的输出端相连，反相器I1的电源端与位线BLB相连，反相器I2的电源端与位线BL相连；
NMOS晶体管N5的源极与GND相连，栅极与使能信号SAE的延迟信号SL相连；
电容C3的下端与电容C4的下端相连；
PMOS晶体管P13的漏极与电容C3的下端相连，源极与VDD相连，栅极与预充信号PRE相连。
由上述本发明提供的技术方案可以看出，利用了两个电容存储下拉NMOS的阈值电压差，另外两个电容实现位线电压差的放大，在失调电压方面起到了极大的抑制作用；同时由于失调电压的降低，有效的提升了静态随机存储器读取电路的设计裕度，进而降低了单元读取时产生的功耗消耗，并提升了静态随机存储器的数据读取速度。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为背景技术提供的传统电流电压型SA电路的结构示意图；
图2为背景技术提供的电容补偿型灵敏放大器电路的结构示意图；
图3为背景技术提供的Sample-Boost-Latch-Based灵敏放大器电路的结构示意图；
图4为本发明实施例所提供的一种具有超低失调的灵敏放大器电路的结构示意图；
图5为本发明实施例所提供的一种具有超低失调的灵敏放大器电路瞬态波形仿真图；
图6为背景技术提供的传统电流电压型SA电路，电容补偿型灵敏放大器电路和本方面实施例所提供的一种具有超低失调的灵敏放大器电路在cadence仿真软件下进行的500次蒙特卡洛仿真的失调电压柱状图(仿真条件为：VDD：1.2V；Corner：TT；Temperature：25℃)。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种具有超低失调的灵敏放大器电路，如图4所示，其主要包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中，所述NMOS晶体管N1和PMOS晶体管P1构成一个反相器结构，NMOS晶体管N2和PMOS晶体管P2构成另一个反相器结构，这两个反相器结构形成交叉耦合结构；PMOS晶体管P11、PMOS晶体管P12将灵敏放大器的OUT和OUTB端与电容C1、C2隔离，通过PMOS晶体管P3与PMOS晶体管P4将灵敏放大器的OUT和OUTB端与VDD隔离开，通过NMOS晶体管N5将灵敏放大器与GND隔离开。
还参见图4，灵敏放大器电路的主要结构如下：
位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；
PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，
PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；
PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；
PMOS晶体管P2的漏极与输入节点OUTB相连，源极与电源VDD相连，栅极与NMOS晶体管N1的漏极相连；
PMOS晶体管P4的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N2的漏极相连；
NMOS晶体管N1的漏极与输出节点OUT相连，栅极与PMOS晶体管P1的栅极相连，源极与NMOS晶体管N6的漏极相连；
NMOS晶体管N2的漏极与输出节点OUTB相连，栅极与PMOS晶体管P2的栅极相连，源极与NMOS晶体管N6的源极相连；
NMOS晶体管N6的漏极与电容C3的上端相连，源极与电容C4的上端相连，栅极与反相器I3的输出端；
NMOS晶体管N3的漏极与电容C3的上端相连，源极与GND相连，栅极与反相器I1的输出端相连；
NMOS晶体管N4的漏极与电容C4的上端相连，源极与GND相连，栅极与反相器I2的输出端相连；
反相器I3的输入端与缓冲器B1的输出端相连，缓冲器B1的输入端与NMOS晶体管N5的漏极相连，反相器I1的输入端与反相器I2的输入端相连，反相器I2的输入端与缓冲器B1的输出端相连，反相器I1的电源端与位线BLB相连，反相器I2的电源端与位线BL相连；
NMOS晶体管N5的源极与GND相连，栅极与使能信号SAE的延迟信号SL相连；
电容C3的下端与电容C4的下端相连；
PMOS晶体管P13的漏极与电容C3的下端相连，源极与VDD相连，栅极与预充信号PRE相连。
本发明实施例所提供上述灵敏放大器电路与传统的SA相比，在灵敏放大器的输入输出端增加了电容放大装置，该装置可以将输入电压差放大到原来的三倍，与Sample-Boost-Latch-Based灵敏放大器电路结构(图3所示结构)相比，上述灵敏放大器电路利用时序的差异实现了电压差的三倍放大而不是两倍放大，因此可以实现更佳的失调电压抑制效果。同时使用了电容来存储下拉NMOS的阈值电压差，与电容补偿型灵敏放大器电路结构(图2所示结构)相比，上述灵敏放大器电路用BL和BLB代替了放电NMOS的栅极电压VDD，因此上述灵敏放大器电路可以更大程度的降低失调电压。
下面针对上述灵敏放大器电路的原理进行介绍：
在预充阶段，PRE信号为低电平，SAE信号也为低电平，PMOS晶体管P3，P4和P13导通，存储节点OUT和OUTB都被预充到高电平，电容C3和C4的下端也预充到高电平；当预充阶段结束位线处于放电阶段时，PRE信号为高电平，SAE信号为低电平，PMOS晶体管P3，P4和P13截止，电路停止预充，PMOS晶体管P9，P5，P10和P8均导通，电容C1的上端与位线BL相连，电容C1的下端与位线BLB相连，电容C2的上端与位线BLB相连，电容C2的下端与位线BL相连；当位线放电阶段结束SA处于工作阶段时，PRE信号为高电平，SAE信号为高电平，首先使能信号SAE的延迟SL为低电平，PMOS晶体管P11和P12导通，NMOS晶体管N5截止，PMOS晶体管P9，P5，P10和P8均截至，使能信号SAE的反向SAEB信号为高电平，PMOS晶体管P6和P7导通，电容C1下端与BL相连，电容C2下端与BLB相连，电容C1和C2的上端即实现了电压差的放大，随后使能信号SAE的延迟信号SL通过一定时间的延迟之后，使能信号SAE的延迟信号SL为高电平，PMOS晶体管P11和P12截至，NMOS晶体管N5导通。由于BL和BLB在单元管放电路径的差异存在着电压差，这种差异同样会在OUT和OUTB上体现出来，SA的交叉耦合结构会放大这种电压差。值得一提的是这种电压差如果小于SA失调电压就会出现错误读取情况，因此常规的做法会在BL和BLB电压差异较大的时候SAE信号才变成高电平。上述灵敏放大器电路可以通过外围电容将位线电压差放大到之前的三倍，同时通过另外的两个电容存储NMOS晶体管N1和N2阈值不匹配导致的电压差，极大的降低了失调电压。相比较于传统电压电流型SA延长位线放电时间保证正确率的方法，上述灵敏放大器电路就可以减少位线放电时间，在速度和功耗方面均取得了极大的优化。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图5，将介绍本发明实施例所提供的一种具有超低失调的灵敏放大器电路的仿真验证过程；结合图6，将本发明实施例所提供的一种具有超低失调的灵敏放大器电路的性能，与背景技术提供的传统电流电压型SA和电容补偿型灵敏放大器电路进行对比；其具体内容如下：
(1)如图5所示，本发明实施例所提供的一种具有超低失调的灵敏放大器电路瞬态仿真波形图。图6展示了SA工作的三个阶段：预充阶段(T1)、位线放电阶段(T2)和灵敏放大器工作阶段(T3)。其中节点电压K表示电容C1上端电压，节点电压KB表示电容C2上端电压，节点电压G表示电容C3上端电压，节点电压GB表示电容C4上端电压。在T1阶段各个节点均处于预充阶段，在T2阶段预充信号PRE关断，位线开始放电(BL表示不变，BLB放电)，所以节点KB和节点OUTB的电压均有小幅度的下降；在T3阶段灵敏放大器开始工作后，首先位线电压差开始放大，节点电压K和KB的电压差进一步放大，节点电压OUT和OUTB也因此发生变化，然后通过灵敏放大器内部交叉耦合正反馈后，产生逻辑电压“0”和“1”。上述过程即为本发明实施例所提供的一种具有超低失调的灵敏放大器电路工作过程。
(2)如图6所示，为背景技术提供的传统电流电压型SA，电容补偿型灵敏放大器电路和本发明实施例所提供的一种具有超低失调的灵敏放大器电路在cadence仿真软件下进行了500次蒙特卡洛仿真的失调电压柱状图。其中仿真条件为：(VDD：1.2V；Corner：TT；Temperature：27℃)。其中图6(a)为背景技术提供的传统电流电压型SA失调电压仿真数据柱状图，均值μ为1.126mV，标准差σ为23.45mV，图6(b)为电容补偿型灵敏放大器失调电压仿真数据柱状图，可以看出相比较与传统电流电压型SA柱状图分布更加密集，标准差σ下降到16.9mV，图6(c)是本发明实施例所提供的一种具有超低失调的灵敏放大器电路失调电压仿真数据柱状图，柱状图程度极大程度的压缩，本发明实施例所提供的一种具有超低失调的灵敏放大器电路相比较于电容补偿型灵敏放大器失调电压降低了65.45％，相比较于传统电流电压型SA失调电压降低了75.10％。
综上所述，本发明提供的一种具有超低失调的灵敏放大器电路，能够极大的降低灵敏放大器的失调电压，该电路结构简单，利用电容的存放电荷特性以及电容电压不突变的特性，达到了极大降低失调电压的目的；同时由于失调电压的降低，有效的提升了静态随机存储器读取电路的设计裕度，进而降低了单元读取时产生的功耗消耗，并提升了静态随机存储器的数据读取速度。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (1)
1.一种具有超低失调的灵敏放大器电路，其特征在于，包括：六个NMOS晶体管，依次记为N1～N6；十三个PMOS晶体管，依次记为P1～P13；四个电容，依次记为C1～C4；三个反相器，依次记为I1～I3；以及一个缓冲器，记为B1；其中：
位线BL与PMOS晶体管P6和P9的源极相连，位线BLB与PMOS晶体管P5和P10的源极相连，PMOS晶体管P9的漏极与电容C1的上端相连，PMOS晶体管P5和P6的漏极与电容C1的下端相连，PMOS晶体管P10的漏极与电容C2的上端相连，PMOS晶体管P7和P8的漏极与电容C2的下端相连，PMOS晶体管P5，P8，P9及P10的栅极与使能信号SAE相连，PMOS晶体管P6和P7的栅极与使能信号SAE的反向信号SAEB相连；
PMOS晶体管P11的源极与电容C1的上端连接，PMOS晶体管P12的源极与电容C2的上端连接；PMOS晶体管P11及P12的栅极与使能信号SAE的延迟信号SL相连；PMOS晶体管P11的漏极与输出节点OUT相连，PMOS晶体管P12的漏极与输出节点OUTB相连，
PMOS晶体管P1的漏极与输出节点OUT相连，源极与电源VDD相连，栅极与NMOS晶体管N2的漏极相连；
PMOS晶体管P3的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N1的漏极相连；
PMOS晶体管P2的漏极与输入节点OUTB相连，源极与电源VDD相连，栅极与NMOS晶体管N1的漏极相连；
PMOS晶体管P4的源极与电源VDD相连，栅极与预充信号PRE相连，源极与NMOS晶体管N2的漏极相连；
NMOS晶体管N1的漏极与输出节点OUT相连，栅极与PMOS晶体管P1的栅极相连，源极与NMOS晶体管N6的漏极相连；
NMOS晶体管N2的漏极与输出节点OUTB相连，栅极与PMOS晶体管P2的栅极相连，源极与NMOS晶体管N6的源极相连；
NMOS晶体管N6的漏极与电容C3的上端相连，源极与电容C4的上端相连，栅极与反相器I3的输出端；
NMOS晶体管N3的漏极与电容C3的上端相连，源极与GND相连，栅极与反相器I1的输出端相连；
NMOS晶体管N4的漏极与电容C4的上端相连，源极与GND相连，栅极与反相器I2的输出端相连；
反相器I3的输入端与缓冲器B1的输出端相连，缓冲器B1的输入端与NMOS晶体管N5的漏极相连，反相器I1的输入端与反相器I2的输入端相连，反相器I2的输入端与缓冲器B1的输出端相连，反相器I1的电源端与位线BLB相连，反相器I2的电源端与位线BL相连；
NMOS晶体管N5的源极与GND相连，栅极与使能信号SAE的延迟信号SL相连；
电容C3的下端与电容C4的下端相连；
PMOS晶体管P13的漏极与电容C3的下端相连，源极与VDD相连，栅极与预充信号PRE相连；
所述NMOS晶体管N1和PMOS晶体管P1构成一个反相器结构，NMOS晶体管N2和PMOS晶体管P2构成另一个反相器结构，这两个反相器结构形成交叉耦合结构；
在预充阶段，PRE信号为低电平，SAE信号为低电平，PMOS晶体管P3，P4和P13导通，存储节点OUT和OUTB都被预充到高电平，电容C3和C4的下端也预充到高电平；当预充阶段结束位线处于放电阶段时，PRE信号为高电平，SAE信号为低电平，PMOS晶体管P3，P4和P13截止，电路停止预充，PMOS晶体管P9，P5，P10和P8均导通，电容C1的上端与位线BL相连，电容C1的下端与位线BLB相连，电容C2的上端与位线BLB相连，电容C2的下端与位线BL相连；当位线放电阶段结束SA处于工作阶段时，PRE信号为高电平，SAE信号为高电平，首先使能信号SAE的延迟SL为低电平，PMOS晶体管P11和P12导通，NMOS晶体管N5截止，PMOS晶体管P9，P5，P10和P8均截止，使能信号SAE的反向SAEB信号为高电平，PMOS晶体管P6和P7导通，电容C1下端与BL相连，电容C2下端与BLB相连，电容C1和C2的上端即实现了电压差的放大，随后使能信号SAE的延迟信号SL通过一定时间的延迟之后，使能信号SAE的延迟信号SL为高电平，PMOS晶体管P11和P12截止，NMOS晶体管N5导通。
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