CN108231100A - 失调电压自适应数字校准型灵敏放大器 - Google Patents

Abstract

本发明公开了一种失调电压自适应数字校准型灵敏放大器，是一种可以有效降低失调电压的灵敏放大器电路结构，该结构利用简单的外围电路实现灵敏放大器失调电压的校准补偿以及补偿状态锁存操作，达到了大幅度降低失调电压的目的；同时由于失调电压的降低，有效的提升了静态随机存储器读取电路的设计裕度，进而降低了单元读取时产生的功耗消耗，并提升了静态随机存储器的数据读取速度。

Description

失调电压自适应数字校准型灵敏放大器

技术领域

本发明涉及集成电路设计领域，尤其涉及一种失调电压自适应数字校准型灵敏放大器。

背景技术

近些年来集成电路行业的高速发展，静态随机存储器(Static Random AccessMemory，缩写为SRAM)高速低功耗的特性在电路设计中扮演越来越重要的成分，SRAM的读操作相对于写操作需要更多时间，为了提升SRAM的性能，在数据读出路径中通常采用灵敏放大器(Sense Amplifier，缩写为SA)，在理想条件下，只需要输入微小的电压差，灵敏放大器就能反馈出逻辑上的“0”和“1”。但是，由于工艺参数的波动，使得如跨导、阈值电压等器件参数产生失配，对于SA而言，将会产生失调电压，进而引起小摆幅输入信号被灵敏放大器的错误放大。传统电压型SA电路的结构如图1所示；为了减小SA的失调电压，现存在以下几种技术：

(1)如图2所示是M.Khayatzadeh和F.Frustaci于2015年提出的一种Reconfigurable Sense Amplifier型电路，该设计方案是将传统电压型灵敏放大器拆分成两个并联的灵敏放大器组，同时保持芯片面积与传统电压型SA一致。相比于传统电压型SA，该结构有四种不同的组合，在选择最佳组合的条件下该结构具有更好的抗失调电压能力，但是该电路的最佳组合的逻辑判断较为复杂。

(2)如图3所示为T.Song和S.M.Lee在2010年设计出的Robust Latch-Type型SA电路，该设计用于减小漏流和失调电压的影响，提升了SA的读取数据的精准性，但是该电路设计在失调电压方面减少效果甚微，同时延长了SA的工作时间，降低了SA的速度。

发明内容

本发明的目的是提供一种失调电压自适应数字校准型灵敏放大器，它是一种可以有效降低灵敏放大器失调电压，进而加快静态随机存储器读取速度和降低单元读取功耗的电路结构。

本发明的目的是通过以下技术方案实现的：

一种失调电压自适应数字校准型灵敏放大器，包括：相互连接的灵敏放大器主体部分、校准锁存电路，以及参考电压生成电路；

其中，所述校准锁存电路包括：十个PMOS晶体管、四个NMOS晶体管、一个或门以及八个反相器；十个PMOS晶体管依次记为P9～P18，四个NMOS晶体管依次记为N6～N9，八个反相器依次记为I1～I8，或门记为OR；其中：

PMOS晶体管P9源极与VDD连接；PMOS晶体管P10栅极与输出节点OUT连接；PMOS晶体管P10源极与PMOS晶体管P9漏极连接；

PMOS晶体管P11栅极与校准信号CK连接；PMOS晶体管P11源极与PMOS晶体管P10漏极连接；PMOS晶体管P11漏极与反相器I1输出连接，反相器I1输出记为节点A；反相器I1输出与反相器I2输入连接；反相器I2输出与反相器I1输入连接，反相器I1输入记为节点AB；

NMOS晶体管N6栅极与重置信号RSET连接；NMOS晶体管N6漏极与PMOS晶体管P11漏极连接；NMOS晶体管N6源极与GND连接；

PMOS晶体管P12源极与VDD连接；PMOS晶体管P13栅极与输出节点OUTB连接；PMOS晶体管P13源极与PMOS晶体管P12漏极连接；

PMOS晶体管P14栅极与校准信号CK连接；PMOS晶体管P14源极与PMOS晶体管P13漏极连接；PMOS晶体管P14漏极与反相器I3输入连接，反相器I3输入记为节点B；反相器I3输出与反相器I4输入连接，反相器I4输入记为节点BB；反相器I4输出与反相器I3输入连接；

NMOS晶体管N7栅极与重置信号RSET连接；NMOS晶体管N7漏极与PMOS晶体管P14漏极连接；NMOS晶体管N7源极与GND连接；

PMOS晶体管P15源极与VDD连接；PMOS晶体管P15栅极与节点AB连接；PMOS晶体管P15漏极与PMOS晶体管P16源极连接；PMOS晶体管P16栅极和或门OR输出连接；PMOS晶体管P16漏极与反相器I5输出连接，反相器I5输出记为节点C；反相器I5输出与反相器I6输入连接；反相器I6输出与反相器I5输入连接反相器I5输入记为节点CB；节点C和或门OR输入连接；

NMOS晶体管N8栅极与重置信号RSET连接；NMOS晶体管N8漏极与PMOS晶体管P16漏极连接；NMOS晶体管N8源极与GND连接；

PMOS晶体管P17源极与VDD连接；PMOS晶体管P17栅极与节点BB连接；PMOS晶体管P17漏极与PMOS晶体管P18源极连接；PMOS晶体管P18栅极和或门OR输出连接；PMOS晶体管P18漏极与反相器I7输入连接，反相器I7输入记为节点D；反相器I7输入与反相器I8输出连接；反相器I7输出与反相器I8输入连接，反相器I8输入记为DB；节点D和或门OR输入连接；NMOS晶体管N9栅极与重置信号RSET连接；NMOS晶体管N9漏极与PMOS晶体管P18漏极连接；NMOS晶体管N9源极与GND连接。

由上述本发明提供的技术方案可以看出，本发明利用简单的外围电路实现SA失调电压校准补偿以及校准状态锁存操作，能够有效的降低SA的失调电压，改善了SRAM的读操作速度和功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为背景技术提供的传统电压型SA电路的结构示意图；

图2为背景技术提供的Reconfigurable SA电路的结构示意图；

图3为背景技术提供的Robust Latch-Type SA电路的结构示意图；

图4为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器的结构示意图；

图5为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器校准前后波形仿真图；

图6为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器传输门NMOS栅压与失调电压偏移量仿真关系图；

图7为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器校准技术流程图；

图8为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器的校准锁存模块仿真状态图；

图9为背景技术提供的传统电压型SA电路，Robust Latch-Type SA电路和本发明实施例所提供的失调电压自适应数字校准型灵敏放大器在cadence仿真软件下进行2500次蒙特卡洛仿真的失调电压统计图(仿真条件为：VDD：1.2V；Corner：FF、FS、SF、SS；Temperature：-40℃；25℃；25℃；125℃)；

图10为背景技术提供的传统电压型SA电路，Robust Latch-Type SA电路和本发明实施例所提供的失调电压自适应数字校准型灵敏放大器失调电压相比较于传统电压型SA和Robust Latch-Type SA柱状分布图(仿真条件为：VDD：1.2V；Corner：TT；Temperature：25℃)。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种失调电压自适应数字校准型灵敏放大器，如图4所示，其主要包括：相互连接的灵敏放大器主体部分、校准锁存电路，以及参考电压生成电路；

其中，所述灵敏放大器主体部分实现信号的放大，如图4(a)所示，其包括：五个NMOS晶体管和八个PMOS晶体管，五个NMOS晶体管依次记为N1～N5，八个PMOS晶体管依次记为P1～P8；其中NMOS晶体管N1和PMOS晶体管P5构成一个反相器，NMOS晶体管N2和PMOS晶体管P6构成另一个反相器，这两个反相器形成交叉耦合结构；交叉耦合结构之间由两个NMOS和两个PMOS晶体管形成的传输门隔断；同时，还通过PMOS晶体管P1、PMOS晶体管P2对应的将灵敏放大器与BL、BLB隔离，通过PMOS晶体管P3与PMOS晶体管P4将灵敏放大器与VDD隔离开，通过NMOS晶体管N3将灵敏放大器与GND隔离开；其中：

位线BL与PMOS晶体管P1的漏极连接；位线BLB与PMOS晶体管P2的漏极连接；使能信号SAE与PMOS晶体管P1的栅极以及PMOS晶体管P2的栅极连接；PMOS晶体管P1的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；PMOS晶体管P2的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；

预充信号PRE与PMOS晶体管P3的栅极以及PMOS晶体管P4的栅极连接；PMOS晶体管P3的漏极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；PMOS晶体管P4的漏极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；NMOS晶体管N3的漏极与NMOS晶体管N1的源极以及NMOS晶体管N2的源极连接；使能信号SAE与晶体管N3的栅极连接；

传输门中NMOS晶体管N5的漏极与PMOS晶体管P6的栅极以及NMOS晶体管N2的栅极连接；传输门中PMOS晶体管P7的漏极和PMOS晶体管P6的栅极以及NMOS晶体管N2的栅极连接；传输门中NMOS晶体管N5的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；传输门中PMOS晶体管P7的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；传输门中NMOS晶体管N4的漏极与PMOS晶体管P5的栅极以及NMOS晶体管N1的栅极连接；传输门中PMOS晶体管P8的漏极和PMOS晶体管P5的栅极以及NMOS晶体管N1的栅极连接；传输门中NMOS晶体管N4的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；传输门中PMOS晶体管P8的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；

VDD与PMOS晶体管P3、P4、P5及P6的源极连接；GND与NMOS晶体管N3的源极以及PMOS晶体管P7与P8的栅极连接。

本发明实施例中，NMOS晶体管N5的漏极与节点Q连接，NMOS晶体管N5的源极与输出节点OUT连接，NMOS晶体管N5的栅极与其控制电压信号VF连接；NMOS晶体管N4的漏极与节点QB连接，NMOS晶体管N4的源极与输出节点OUTB连接，NMOS晶体管N4的栅极与其控制电压信号VS连接，这样输出节点的电位变化就可以用VF和VS控制，有助于大幅度减少灵敏放大器的失调电压。

如图4(b)所示，所述校准锁存电路包括：十个PMOS晶体管、四个NMOS晶体管、一个或门以及八个反相器；十个PMOS晶体管依次记为P9～P18，四个NMOS晶体管依次记为N6～N9，八个反相器依次记为I1～I8，或门记为OR；其中：PMOS晶体管P9源极与VDD连接；PMOS晶体管P10栅极与输出节点OUT连接；PMOS晶体管P10源极与PMOS晶体管P9漏极连接；

PMOS晶体管P11栅极与校准信号CK连接；PMOS晶体管P11源极与PMOS晶体管P10漏极连接；PMOS晶体管P11漏极与反相器I1输出连接，反相器I1输出记为节点A；反相器I1输出与反相器I2输入连接；反相器I2输出与反相器I1输入连接，反相器I1输入记为节点AB；

NMOS晶体管N6栅极与重置信号RSET连接；NMOS晶体管N6漏极与PMOS晶体管P11漏极连接；NMOS晶体管N6源极与GND连接；

PMOS晶体管P12源极与VDD连接；PMOS晶体管P13栅极与输出节点OUTB连接；PMOS晶体管P13源极与PMOS晶体管P12漏极连接；

PMOS晶体管P14栅极与校准信号CK连接；PMOS晶体管P14源极与PMOS晶体管P13漏极连接；PMOS晶体管P14漏极与反相器I3输入连接，反相器I3输入记为节点B；反相器I3输出与反相器I4输入连接，反相器I4输入记为节点BB；反相器I4输出与反相器I3输入连接；

NMOS晶体管N7栅极与重置信号RSET连接；NMOS晶体管N7漏极与PMOS晶体管P14漏极连接；NMOS晶体管N7源极与GND连接；

PMOS晶体管P15源极与VDD连接；PMOS晶体管P15栅极与节点AB连接；PMOS晶体管P15漏极与PMOS晶体管P16源极连接；PMOS晶体管P16栅极和或门OR输出连接；PMOS晶体管P16漏极与反相器I5输出连接，反相器I5输出记为节点C；反相器I5输出与反相器I6输入连接；反相器I6输出与反相器I5输入连接反相器I5输入记为节点CB；节点C和或门OR输入连接；

NMOS晶体管N8栅极与重置信号RSET连接；NMOS晶体管N8漏极与PMOS晶体管P16漏极连接；NMOS晶体管N8源极与GND连接；

PMOS晶体管P17源极与VDD连接；PMOS晶体管P17栅极与节点BB连接；PMOS晶体管P17漏极与PMOS晶体管P18源极连接；PMOS晶体管P18栅极和或门OR输出连接；PMOS晶体管P18漏极与反相器I7输入连接，反相器I7输入记为节点D；反相器I7输入与反相器I8输出连接；反相器I7输出与反相器I8输入连接，反相器I8输入记为DB；节点D和或门OR输入连接；NMOS晶体管N9栅极与重置信号RSET连接；NMOS晶体管N9漏极与PMOS晶体管P18漏极连接；NMOS晶体管N9源极与GND连接。

如图4(c)所示，所述参考电压生成电路包括：一个NMOS晶体管、六个PMOS晶体管、三个电阻和一个与非门；一个NMOS晶体管记为N10，六个PMOS晶体管依次记为P19～P24，三个电阻记为R1～R3，一个与非门记为NAND；其中：

PMOS晶体管P19和P20的源极与VDD连接；PMOS晶体管P19栅极与节点C连接；

MOS晶体管P20栅极与节点D连接；PMOS晶体管P22栅极与节点CB连接；PMOS晶体管P24栅极与节点DB连接；PMOS晶体管P19漏极与PMOS晶体管P22源极以及控制电压信号VF连接；PMOS晶体管P20漏极与PMOS晶体管P24源极以及控制电压信号VS连接；PMOS晶体管P22漏极和PMOS晶体管P24漏极与PMOS晶体管P21源极和PMOS晶体管P23源极连接；

节点A和节点B与与非门NAND输入连接；与非门NAND输出与PMOS晶体管P21栅极和反相器I9输入连接；反相器I9输出与PMOS晶体管P23栅极连接；电阻R3上端与VDD连接；电阻R3下端与PMOS晶体管P21漏极和电阻R2上端连接；电阻R2下端与PMOS晶体管P23漏极和电阻R1上端连接；电阻R1下端与NMOS晶体管N10漏极连接，NMOS晶体管N10源极与GND连接；NMOS晶体管N10栅极与信号SAE连接。

具体的，本发明实施例所提供的失调电压自适应数字校准型灵敏放大器电路中，与传统的SA相比，设计在OUT和Q(OUTB和QB)之间增加了一个传输门。传输门的NMOS栅极电压是VF(VS)，并且PMOS栅极电压总是接地的。该设计的目的是通过控制节点的放电速度减少因阈值电压差异产生的失调电压。与Robust Latch-Type SA结构(图3所示结构)相比，本发明用VF/VS代替BL/BLB，因此本发明实施例所提供的失调电压自适应数字校准型灵敏放大器可以使用数字校准技术实现失调电压大幅度减小的效果。Robust Latch-Type SA结构使用信号SAE而不是GND连接传输门中的PMOS的栅极，导致在失调校准时传输门的PMOS处于关断状态。由于NMOS传输高电平时存在阈值损失的问题，因此在SA工作时节点Q/QB不能充电到VDD。

同时本发明利用了失调电压自适应数字校准型灵敏放大器的自适应数字校准技术只需要在SA正常工作前校准两个周期就不再需要任何操作。本发明的校准技术通过理论分析计算出最佳失调补偿量，并且数字化校准技术可以实现两次校准，效果更加明显。锁存技术能够保存校准过程，达到一次校准多次使用的效果。

本发明实施提供的失调电压自适应数字校准型灵敏放大器在预充阶段，PRE信号为低电平，SAE信号也为低电平，PMOS晶体管P3和P4导通，存储节点OUT，OUTB和节点Q，QB都被预充到高电平；当预充阶段结束SA进入工作阶段时，PRE信号为高电平，SAE信号为高电平，PMOS晶体管P3和P4截止，电路停止预充，晶体管P1和P2截止，存储节点OUT/OUTB与BL/BLB隔断。由于BL和BLB在单元管放电路径的差异存在着电压差，这种差异同样会在OUT和OUTB上体现出来，SA的交叉耦合结构会放大这种电压差。值得一提的是这种电压差如果小于SA失调电压就会出现错误读取情况，因此常规的做法会在BL和BLB电压差异较大的时候SAE信号才变成高电平。本发明实施例提供的SA可以通过外围电路判断失调电压的正负性以及大致范围，改变VF或者VS电压的大小来控制传输门上通过NMOS的电流强度，最终效果是减小了因为NMOS晶体管N1和N2阈值不匹配导致的电压差，从而降低失调电压。相比较于传统电压型SA延长位线放电时间保证正确率的方法，本发明实施例提供的SA就可以减少位线放电时间，在功耗和速度方面得到改善。

为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图5至图8，将介绍本发明实施例所提供的自适应校准锁存灵敏放大器电路的理论分析与仿真验证过程；结合图9、图10，将本发明实施例所提供的自适应校准锁存灵敏放大器电路的性能，与背景技术提供的传统电压型SA电路和Robust Latch-Type SA电路进行对比；其具体内容如下：

(1)如图5所示，为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器校准前后波形仿真图。其中的实线，即“(A)”类曲线对应校准后结果，此时VF连接参考电压，VS连接VDD；其中的虚线，即“(B)”类曲线对应校准前结果，此时VF和VS都连接VDD。仿真结果显示校准之后OUT和OUTB，Q和QB的电压差都显著的减小，其中校准前后失调电压分别是30mV和10mV。因此通过控制传输门NMOS的栅压可以达到降低失调电压的效果。

(2)如图6所示，为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器中传输门NMOS栅压与失调电压偏移量仿真关系图。根据图5得出的控制传输门NMOS栅压可以降低失调电压的结论，图6验证了传输门NMOS栅压和失调电压偏移量之间的关系(VF电位变化，VS始终保持与VDD连接)，可以发现仿真结果近乎为一条直线，因此我们得出NMOS栅极电压与失调电压偏移量为线性关系的结论。

(3)如图7所示，为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器校准流程图；结合图4(b)所示的本发明SA对应的校准锁存电路与图4(c)所示的本发明SA对应的参考电压生成电路，首先对电路进行预充放电，然后判断输出节点电位的高低，如果OUT为“0”则节点A、C电位升高，VF接入参考电压1；如果OUT为“1”则节点B、D电位升高，VS接入参考电压1。进入第二个校准周期后再对电路进行预充和无位线电压差的条件下放电，如果输出节点输出的数据与上一周期保持一致则校准结束；如果输出数据不保持一致则参考电压1替换成参考电压2与VF或者VS连接，校准结束。

(4)如图8所示，为本发明实施例所提供的失调电压自适应数字校准型灵敏放大器校准锁存模块仿真状态图。图8展示了校准周期中存在的两种不同的情况，其中的图8(a)在第一个周期OUT输出结果为“0”，节点A、C升高VF接入参考电压1；第二个周期在接入参考电压1后，失调电压校准补偿出现了过补偿现象，OUT输出结果从上一周期的“0”变成了“1”，因此节点B电位升高VF接入参考电压2校准结束。其中的图8(b)在第一个周期OUT输出结果为“0”，节点A、C升高VF接入参考电压1；第二个周期在接入参考电压1后，失调电压校准补偿未出现过补偿现象，OUT输出结果与上一周期保持一致，节点B、D电位没有变化，VF继续保持与参考电压1的连接，校准结束。

(5)如图9所示，为背景技术提供的传统电压型SA电路，Robust Latch-Type SA电路和本发明实施例所提供的失调电压自适应数字校准型灵敏放大器在cadence仿真软件下进行2500次蒙特卡洛仿真的失调电压统计图；每一组中的三个柱状依次对应传统电压型SA、Robust Latch-Type SA与本发明实施例提供SA的仿真结果。通过图9的数据统计可以看出，Robust Latch-Type SA相比较于传统电压型SA有所改善，但是改善效果甚微。本发明实施例所提供的失调电压自适应数字校准型灵敏放大器相比较传统电压型SA和RobustLatch-Type SA在失调电压方面都有着大幅度的减小，即便在提升效果最差的SF工艺角下，相比较于传统电压型SA仍保持降低49.9％的效果，比较Robust Latch-Type SA降低35.8％。

(6)如图10所示，为背景技术提供的传统电压型SA电路，Robust Latch-Type SA电路和本发明实施例所提供的失调电压自适应数字校准型灵敏放大器失调电压柱状分布图。其中仿真条件为：(VDD：1.2V；Corner：TT；Temperature：25℃)。其中图10(a)为传统电压型SA失调电压仿真数据柱状图，均值μ为74.61uV，标准差σ为15.15mV，图10(b)为RobustLatch-Type SA失调电压仿真数据柱状图，可以看出相比较传统电压型SA柱状图分布更加密集，标准差σ下降到11.90mV，图10(c)是本发明实施例所提供的失调电压自适应数字校准型灵敏放大器失调电压仿真数据柱状图，柱状图密集程度大幅度提升，标准差σ更是降低到6.499mV。本发明实施例所提供的失调电压自适应数字校准型灵敏放大器相比较于传统电压型SA失调电压降低了57％，相比较于Robust Latch-Type SA失调电压降低了45.4％。

综上所述，本发明提供的一种失调电压自适应数字校准型灵敏放大器，能够有效降低灵敏放大器SA的失调电压，该电路结构利用简单的外围电路实现灵敏放大器失调电压的校准补偿以及补偿状态锁存操作，达到了大幅度降低失调电压的目的；同时由于失调电压的降低，有效的提升了静态随机存储器读取电路的设计裕度，进而降低了单元读取时产生的功耗消耗，并提升了静态随机存储器的数据读取速度。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种失调电压自适应数字校准型灵敏放大器，其特征在于，包括：相互连接的灵敏放大器主体部分、校准锁存电路，以及参考电压生成电路；

其中，所述校准锁存电路包括：十个PMOS晶体管、四个NMOS晶体管、一个或门以及八个反相器；十个PMOS晶体管依次记为P9～P18，四个NMOS晶体管依次记为N6～N9，八个反相器依次记为I1～I8，或门记为OR；其中：

PMOS晶体管P9源极与VDD连接；PMOS晶体管P10栅极与输出节点OUT连接；PMOS晶体管P10源极与PMOS晶体管P9漏极连接；

PMOS晶体管P11栅极与校准信号CK连接；PMOS晶体管P11源极与PMOS晶体管P10漏极连接；PMOS晶体管P11漏极与反相器I1输出连接，反相器I1输出记为节点A；反相器I1输出与反相器I2输入连接；反相器I2输出与反相器I1输入连接，反相器I1输入记为节点AB；

NMOS晶体管N6栅极与重置信号RSET连接；NMOS晶体管N6漏极与PMOS晶体管P11漏极连接；NMOS晶体管N6源极与GND连接；

PMOS晶体管P12源极与VDD连接；PMOS晶体管P13栅极与输出节点OUTB连接；PMOS晶体管P13源极与PMOS晶体管P12漏极连接；

PMOS晶体管P14栅极与校准信号CK连接；PMOS晶体管P14源极与PMOS晶体管P13漏极连接；PMOS晶体管P14漏极与反相器I3输入连接，反相器I3输入记为节点B；反相器I3输出与反相器I4输入连接，反相器I4输入记为节点BB；反相器I4输出与反相器I3输入连接；

NMOS晶体管N7栅极与重置信号RSET连接；NMOS晶体管N7漏极与PMOS晶体管P14漏极连接；NMOS晶体管N7源极与GND连接；

PMOS晶体管P15源极与VDD连接；PMOS晶体管P15栅极与节点AB连接；PMOS晶体管P15漏极与PMOS晶体管P16源极连接；PMOS晶体管P16栅极和或门OR输出连接；PMOS晶体管P16漏极与反相器I5输出连接，反相器I5输出记为节点C；反相器I5输出与反相器I6输入连接；反相器I6输出与反相器I5输入连接反相器I5输入记为节点CB；节点C和或门OR输入连接；

NMOS晶体管N8栅极与重置信号RSET连接；NMOS晶体管N8漏极与PMOS晶体管P16漏极连接；NMOS晶体管N8源极与GND连接；

PMOS晶体管P17源极与VDD连接；PMOS晶体管P17栅极与节点BB连接；PMOS晶体管P17漏极与PMOS晶体管P18源极连接；PMOS晶体管P18栅极和或门OR输出连接；PMOS晶体管P18漏极与反相器I7输入连接，反相器I7输入记为节点D；反相器I7输入与反相器I8输出连接；反相器I7输出与反相器I8输入连接，反相器I8输入记为DB；节点D和或门OR输入连接；NMOS晶体管N9栅极与重置信号RSET连接；NMOS晶体管N9漏极与PMOS晶体管P18漏极连接；NMOS晶体管N9源极与GND连接。

2.根据权利要求1所述的一种失调电压自适应数字校准型灵敏放大器，其特征在于，所述灵敏放大器主体部分实现信号的放大，其包括：五个NMOS晶体管和八个PMOS晶体管，五个NMOS晶体管依次记为N1～N5，八个PMOS晶体管依次记为P1～P8；其中NMOS晶体管N1和PMOS晶体管P5构成一个反相器，NMOS晶体管N2和PMOS晶体管P6构成另一个反相器，这两个反相器形成交叉耦合结构；交叉耦合结构之间由两个NMOS和两个PMOS晶体管形成的传输门隔断；同时，还通过PMOS晶体管P1、PMOS晶体管P2对应的将灵敏放大器与BL、BLB隔离，通过PMOS晶体管P3与PMOS晶体管P4将灵敏放大器与VDD隔离开，通过NMOS晶体管N3将灵敏放大器与GND隔离开；其中：

位线BL与PMOS晶体管P1的漏极连接；位线BLB与PMOS晶体管P2的漏极连接；使能信号SAE与PMOS晶体管P1的栅极以及PMOS晶体管P2的栅极连接；PMOS晶体管P1的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；PMOS晶体管P2的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；

预充信号PRE与PMOS晶体管P3的栅极以及PMOS晶体管P4的栅极连接；PMOS晶体管P3的漏极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；PMOS晶体管P4的漏极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；NMOS晶体管N3的漏极与NMOS晶体管N1的源极以及NMOS晶体管N2的源极连接；使能信号SAE与晶体管N3的栅极连接；

传输门中NMOS晶体管N5的漏极与PMOS晶体管P6的栅极以及NMOS晶体管N2的栅极连接；传输门中PMOS晶体管P7的漏极和PMOS晶体管P6的栅极以及NMOS晶体管N2的栅极连接；传输门中NMOS晶体管N5的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；传输门中PMOS晶体管P7的源极与PMOS晶体管P5的漏极以及NMOS晶体管N1的漏极连接；传输门中NMOS晶体管N4的漏极与PMOS晶体管P5的栅极以及NMOS晶体管N1的栅极连接；传输门中PMOS晶体管P8的漏极和PMOS晶体管P5的栅极以及NMOS晶体管N1的栅极连接；传输门中NMOS晶体管N4的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；传输门中PMOS晶体管P8的源极与PMOS晶体管P6的漏极以及NMOS晶体管N2的漏极连接；

VDD与PMOS晶体管P3、P4、P5及P6的源极连接；GND与NMOS晶体管N3的源极和PMOS晶体管P7、P8的栅极连接；

所述NMOS晶体管N5的漏极与节点Q连接，NMOS晶体管N5的源极与输出节点OUT连接，NMOS晶体管N5的栅极与其控制电压信号VF连接；NMOS晶体管N4的漏极与节点QB连接，NMOS晶体管N4的源极与输出节点OUTB连接，NMOS晶体管N4的栅极与其控制电压信号VS连接。

3.根据权利要求2所述的一种失调电压自适应数字校准型灵敏放大器，其特征在于，所述参考电压生成电路包括：一个NMOS晶体管、三个电阻和一个与非门和六个PMOS晶体管；一个NMOS晶体管记为N10，六个PMOS晶体管依次记为P19～P24，三个电阻记为R1～3，一个与非门记为NAND；其中：

PMOS晶体管P19和P20的源极与VDD连接；PMOS晶体管P19栅极与节点C连接；

MOS晶体管P20栅极与节点D连接；PMOS晶体管P22栅极与节点CB连接；PMOS晶体管P24栅极与节点DB连接；PMOS晶体管P19漏极与PMOS晶体管P22源极以及控制电压信号VF连接；PMOS晶体管P20漏极与PMOS晶体管P24源极以及控制电压信号VS连接；PMOS晶体管P22漏极和PMOS晶体管P24漏极与PMOS晶体管P21源极和PMOS晶体管P23源极连接；

节点A和节点B与与非门NAND输入连接；与非门NAND输出与PMOS晶体管P21栅极和反相器I9输入连接；反相器I9输出与PMOS晶体管P23栅极连接；电阻R3上端与VDD连接；电阻R3下端与PMOS晶体管P21漏极和电阻R2上端连接；电阻R2下端与PMOS晶体管P23漏极和电阻R1上端连接；电阻R1下端与NMOS晶体管N10漏极连接，NMOS晶体管N10源极与GND连接；NMOS晶体管N10栅极与信号SAE连接。