CN108766493A - 一种应用于sram的可调节wlud读写辅助电路 - Google Patents

一种应用于sram的可调节wlud读写辅助电路 Download PDF

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Abstract

本发明公开一种应用于SRAM的可调节WLUD读写辅助电路，包括：字线电压感应模块，通过侦测复制的SRAM存储单元中内部节点电压来实现对施加于SRAM存储单元中传输管栅极的字线WL电压的间接侦测，以判定是否需要进行下字线驱动降挡并输出字线电压降档所需的开关控制信号；下字线驱动幅度控制模块，用于产生字线偏置电压产生模块所需的运放偏置电压，并在开关控制信号的控制下，提供不同档位的字线参考电压；字线偏置电压产生模块，用于产生复制字线电压至运算放大器和字线电压感应模块，并产生字线偏置电压输出至与字线直接相连的字线驱动模块；字线驱动模块，用于在字线偏置电压的控制下产生施加于SRAM存储单元中传输管栅极的字线电压。

Description

一种应用于SRAM的可调节WLUD读写辅助电路
技术领域
本发明涉及芯片设计领域，特别是涉及一种应用于SRAM(Static Random AccessMemory，静态随机存取存储器)的可调节WLUD(Word-Line Under-Drive，下字线驱动)读写辅助电路。
背景技术
图1为现有技术的一种WLUD读写辅助电路的示意图，其中的Controller模块主要用于提供接电源电压VDD的PMOS管的栅极使能信号，并提供接地VSS的PMOS管的栅极开关信号。现有技术依靠一个接地的PMOS管和一个接电源电压的PMOS管分压，使字线WL电压降低。此种做法的缺陷之一是PMOS管与VSS连接，不利于版图布局布线；缺陷之二是每个字线WL都需要增加两个PMOS管，对面积影响较大，行译码ROW DECODER部分的版图也需要重新设计，并且每个新增的PMOS管都需要一套控制电路，浪费SRAM面积；缺陷之三是WLUD(Word-LineUnder-Drive)电压只有一种值，若在此值下存储单元BITCELL内部节点仍旧发生了读翻转，则该WLUD电路无法调整，可调节性差，在WLUD失效的情况下对良率的提升能力也会失效。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种应用于SRAM的可调节WLUD读写辅助电路，以增强SRAM存储单元的读稳定性，有效提升SRAM的良率。
为达上述及其它目的，本发明提出一种应用于SRAM的可调节WLUD读写辅助电路，包括：
字线电压感应模块，用于通过侦测复制的SRAM存储单元中内部节点P的电压Vout_SENSOR来实现对施加于SRAM存储单元中传输管的栅极的字线WL电压的间接侦测，以判定是否需要进行下字线驱动降档并输出字线电压降档所需的开关控制信号SEL[n:0]；
下字线驱动幅度控制模块，用于产生字线偏置电压产生模块所需的运放偏置电压VBIAS_OP，并在所述字线电压感应模块输出的开关控制信号SEL[n:0]的控制下，通过接通不同的传输门以提供不同档位的字线参考电压WL_REF；
字线偏置电压产生模块，用于产生复制字线电压WL_replicate供运算放大器和所述字线电压感应模块使用，并产生字线偏置电压WL_BIAS输出至与字线直接相连的字线驱动模块，以实现字线WL电压的电压调节；
字线驱动模块，用于在所述字线偏置电压产生模块输出的字线偏置电压WL_BIAS的控制下产生施加于SRAM存储单元中传输管的栅极的字线WL电压。
进一步地，所述字线电压感应模块包括一列复制的SRAM 6管存储单元，其与SRAM存储单元中的SRAM 6管存储单元的尺寸和版图布局完全相同(仅金属连线不同)。
进一步地，所述字线电压感应模块还包括WL降档判定逻辑电路，由若干组合逻辑门实现，用于判定字线WL电压降低的电压档位，输出开关信号控制所述下字线驱动幅度控制模块工作。
进一步地，所述下字线驱动幅度控制模包括电压分档电路、传输门电路及运放偏置电压产生电路，所述电压分档电路通过若干电阻或等效为电阻的MOS管实现，所述传输门电路包括开关信号控制的传输门及若干组合逻辑电路组成，所述偏置电压产生电路包括若干MOS管。
进一步地，所述电压分档电路通过分压电阻将电源电压分为若干档，每档之间的电压差相等或近似相等。
进一步地，所述传输门电路的传输门的个数不少于所述电压分档电路的分压电阻的个数，所有传输门的输出连接在一起，作为所述下字线驱动幅度控制模块的第一输出。
进一步地，所述偏置电压产生电路产生的偏置电压作为下字线驱动幅度控制模块的第二输出，产生的偏置电压应大于MOS管的阈值电压值，但小于所述下字线驱动幅度控制模块的第一输出的电压值。
进一步地，所述字线偏置电压产生模块包括运算放大器及复制字线电压产生电路,所述运算放大器包括提供偏置电流的MOS管，以及提供高增益的对称PMOS管和对称NMOS管对，运算放大器的正端输入接所述复制字线电压产生电路中所有PMOS管和NMOS管的漏极，运算放大器的负端输入接所述下字线驱动幅度控制模块的第一输出，所述运算放大器提供偏置电流的MOS管栅极接下字线驱动幅度控制模块的第二输出，所述运算放大器的输出为字线偏置电压，连接字线偏置电压产生模块和字线驱动模块中的第一偏置PMOS管或第一偏置NMOS管的栅极。
进一步地，所述复制字线电压产生电路包括一级驱动反相器和第一偏置PMOS管或第一偏置NMOS管，驱动反相器的尺寸和版图布局与字线驱动模块中的(最后一级)末级反相器尺寸和版图布局完全一致(仅金属连线不同)，第一偏置PMOS管或第一偏置NMOS管的尺寸和版图布局与字线驱动模块中的第二偏置PMOS管或第二偏置NMOS管的尺寸和版图布局完全一致，第一偏置PMOS管或第一偏置NMOS管的栅极与运算放大器的输出相连，驱动反相器的PMOS管和NMOS管的栅极接电源VDD或地VSS，第一偏置PMOS管或第一偏置NMOS的漏极与驱动反相器PMOS管和NMOS管的漏极相连，都连接至运算放大器的正端。
进一步地，所述字线驱动模块包括一级末级反相器和一个第二偏置PMOS管或第二偏置NMOS管，该末级反相器为不含WLUD读写辅助电路的SRAM中行地址译码后由时钟控制开启字线的驱动电路的最后一级反相器，该第二偏置PMOS管或第二偏置NMOS管用以改变WL电压幅值，该第二偏置PMOS管或第二偏置NMOS管的栅极与运算放大器的输出相连，该第二偏置PMOS管的源极接电源VDD，或者该第二偏置NMOS管的源极接地VSS，该第二偏置PMOS管或该第二偏置NMOS管的漏极与末级反相器的PMOS管和NMOS管的漏极相连，输出字线WL电压，连接至SRAM存储单元的NPG管栅极。
与现有技术相比，本发明应用于SRAM的可调节WLUD读写辅助电路能够在SRAM 6管存储单元发生读翻转时，降低字线WL的电压，减小NPG传输管读电流，避免内部节点的电压抬升，成功消除读翻转现象。
附图说明
图1为现有技术的一种WLUD读写辅助电路的示意图；
图2为本发明一种应用于SRAM的可调节WLUD读写辅助电路的系统架构图；
图3为本发明具体实施例中字线电压感应模块10内部的复制的BITCELL的电路图；
图4为本发明具体实施例中下字线驱动幅度控制模块20的电压分档电路201和传输门电路202的连接示意图；
图5为本发明具体实施例中字线偏置电压产生(BIAS)模块与字线驱动(DRIVER)模块的典型应用实例一；
图6为本发明具体实施例中字线偏置电压产生(BIAS)模块与字线驱动(DRIVER)模块的典型应用实例二(图中仅示意出字线驱动模块的(最后一级)末级反相器，WLB为末级反相器栅端信号)；
图7为本发明具体实施例中字线偏置电压产生模块的运算放大器的典型应用一；
图8为本发明具体实施例中字线偏置电压产生模块的运算放大器的典型应用二；
图9为未采用本发明WLUD电路和采用本发明WLUD电路的仿真结果对比示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种应用于SRAM的可调节WLUD读写辅助电路的系统架构图。如图2所示，本发明一种应用于SRAM的可调节WLUD读写辅助电路，包括：字线电压感应模块(SENSOR)10、下字线驱动(WLUD，WordLine Under Drive)幅度控制模块(CTRL)20、字线偏置电压产生模块(BIAS)30、字线驱动模块(DRIVER)40。
其中，字线电压感应模块(SENSOR)10由一列复制的SRAM 6管存储单元和WL降档判定逻辑电路组成，如图3所示，用于通过侦测复制的SRAM 6管存储单元中内部节点P的电压Vout_SENSOR来实现对施加于SRAM 6管存储单元中传输管(NPG管)的栅极的字线WL电压的间接侦测，以判定是否需要进行下字线驱动降档并输出字线电压降档所需的开关控制信号SEL[n:0]。
具体地，字线电压感应模块(SENSOR)10中该列复制的SRAM 6管存储单元与存储器阵列50中的SRAM 6管存储单元完全尺寸和版图布局完全相同(仅金属连线不同)，其位线BP与BN接高电平(电源VDD)，其对应字线WL端即NMOS管NPG1和NPG2的栅极与字线偏置电压产生模块(BIAS)30中驱动反相器的输出复制字线电压WL_replicate相连，PMOS管PPU1和NMOS管NPD1的栅极以及PMOS管PPU2和NMOS管NPD2的漏极、PMOS管PPU1的源极和PMOS管PPU2的源极与电源VDD相连，PMOS管PPU2和NMOS管NPD2的栅极,NMOS管NPD1的源极以及NMOS管NPD2的源极与地VSS相连，内部节点P的电压Vout_SENSOR为该列中若干行复制的SRAM 6管存储单元内部节点P的线平均值，用于判定该若干行对应的ARRAY中SRAM 6管存储单元内部节点是否发生读翻转。
下字线驱动(WLUD,WordLine Under Drive)幅度控制模块(CTRL)20由电压分档电路201、传输门电路202和运放偏置电压VBIAS_OP产生电路(未示出)组成，如图4所示，用于产生字线偏置电压产生模块(BIAS)30所需的运放偏置电压VBIAS_OP，并在字线电压感应模块(SENSOR)10输出的开关控制信号SEL[n:0]的控制下，通过接通不同的传输门以提供不同档位的字线参考电压WL_REF，具体地，电压分档电路201由n个电阻R1、R2、……、Rn组成，传输门电路202由n+1个传输门S0、S、S2、……、Sn组成；
本发明中，电压分档电路201的分压电阻将电源电压分为若干档(2～10档)，每档之间的电压差相等或近似相等。传输门电路的传输门的个数不少于分压电阻的个数，所有传输门的输出连接在一起，作为下字线驱动(WLUD，WordLine Under Drive)幅度控制模块(CTRL)20的输出一(第一输出)；下字线驱动幅度控制模块20中的运放偏置电压产生电路产生的偏置电压VBIAS_OP作为下字线驱动(WLUD，WordLine Under Drive)幅度控制模块(CTRL)20的输出二(第二输出)，产生的偏置电压应大于MOS管的阈值电压值，但应小于WLUD幅度控制模块的输出一的电压值。
字线偏置电压产生模块(BIAS)30由运算放大器(OA)301和复制字线电压产生电路302组成，用于产生复制字线电压WL_replicate供运算放大器(OA)301和字线电压感应模块(SENSOR)10使用，并产生字线偏置电压WL_BIAS输出至复制字线电压产生电路302的第一偏置PMOS管或第一偏置NMOS管的栅极以及与字线直接相连的字线电压调节电路401的第二偏置PMOS管或第二偏置NMOS管的栅极，以实现字线WL电压的电压调节。在本发明具体实施例中，运算放大器301包括提供偏置电流的MOS管，以及提供高增益的对称PMOS管和对称NMOS管对(可参见图7和图8)，运算放大器的增益应为10-1000，运算放大器的正端输入接复制字线电压产生电路中所有PMOS管和NMOS管的漏极，运算放大器的负端输入接WLUD幅度控制模块的输出一，运算放大器提供偏置电流的MOS管的栅极接WLUD幅度控制模块的输出二，运算放大器的输出为字线偏置电压WL_BIAS，连接字线偏置电压产生模块和字线驱动模块中的第一/第二偏置PMOS(或第一/第二偏置NMOS)的栅极；复制字线电压产生电路包括一级驱动反相器和第一偏置PMOS(或第二偏置NMOS)，驱动反相器的尺寸与字线驱动模块中的(最后一级)末级反相器尺寸和版图布局完全一致(仅金属连线不同)，第一偏置PMOS(或第一偏置NMOS)尺寸与字线驱动模块中的第二偏置PMOS(或第二偏置NMOS)尺寸完全一致，第一/第二偏置PMOS(或第一/第二偏置NMOS)的栅极与运算放大器的输出相连，驱动反相器的PMOS管和NMOS管的栅极接电源VDD(第一方式)或地VSS(第二方式)，第一偏置PMOS(或第一偏置NMOS)的漏极与驱动反相器PMOS管和NMOS管的漏极相连，都连接至运算放大器的正端。
具体地，复制字线电压产生电路302有两种实现方式，第一方式由第一偏置PMOS管MP1、PMOS管MP2和NMOS管MN2组成，如图5所示，第二方式由第一偏置NMOS管MN1、PMOS管MP2和NMOS管MN2组成，如图6所示，均为字线驱动模块(DRIVER)40之401和402的复制，即器件尺寸和版图布局完全相同(仅金属连线不同)；
字线驱动模块(DRIVER)40，用于在字线偏置电压产生模块(BIAS)30输出的字线偏置电压WL_BIAS的控制下产生施加于SRAM 6管存储单元中传输管(PG管)的栅极的字线WL电压。字线驱动模块包括一级末级反相器和一个第二偏置PMOS管或第二偏置NMOS管，该末级反相器为不含WLUD读写辅助电路的SRAM中行地址译码后由时钟控制开启字线的驱动电路的最后一级反相器，该第二偏置PMOS管或第二偏置NMOS管用以改变字线WL电压幅值，该第二偏置PMOS管或该第二偏置NMOS管的栅极与运算放大器的输出相连，该第二偏置PMOS管的源极接电源VDD，或者该第二偏置NMOS管的源极接地VSS，该第二偏置PMOS管或该第二偏置NMOS管的漏极与末级反相器的PMOS管与NMOS管的漏极相连，输出字线WL电压，连接至SRAM6管存储单元的NPG管的栅极。
具体地，字线驱动模块(DRIVER)40由字线电压调节电路401、字线电压输出电路402(末级反相器)以及前级驱动电路(未示出)组成，其中，字线电压调节电路401有两种实现方式，第一方式由第二偏置PMOS管MP4组成，第二方式由第二偏置NMOS管MN4组成。
第一种方式，字线电压感应模块(SENSOR)10输的开关控制信号SEL[n:0]分别连接至出连接至下字线驱动(WLUD，WordLine Under Drive)幅度控制模块(CTRL)20的传输门电路202的n+1个传输门的控制端，即开关控制信号SELi连接至传输门Si的控制端(i＝0、1、2、……、n)，电阻R1、R2、……、Rn依次级联，电阻R1的上端接电源VDD，电阻Rn的下端接地VSS，传输门Si的输入端连接至电阻Ri和Ri+1的公共端(i＝1、2、……、n-1)，传输门S0的输入端连接至电阻R1的上端即电源VDD，传输门Sn的输入端连接至电阻Rn的下端即地VSS，传输门Si的输出端与字线偏置电压产生模块(BIAS)30之运算放大器(OA)301的反相输入端相连组成字线参考电压WL_REF节点，PMOS管MP1的漏极与PMOS管MP2的漏极、NMOS管MN2的漏极以及运算放大器(OA)301的同相输入端相连组成复制字线电压WL_replicate节点，下字线驱动(WLUD：WordLine Under Drive)幅度控制模块(CTRL)20的偏置电压产生电路产生的偏置电压VBIAS_OP(第二输出)连接至运算放大器(OA)301的偏置电压输入端，运算放大器(OA)301输出的字线偏置电压WL_BIAS连接至PMOS管MP1的栅极以及字线驱动模块(DRIVER)40的字线电压调节电路401的控制端即PMOS管MP4的栅极，PMOS管MP2的源极接电源VDD，NMOS管MN2的源极接地VSS，PMOS管MP2的栅极和NMOS管MN2的栅极接电源VDD，PMOS管MP1的源极接电源VDD，PMOS管MP3的源极接电源VDD，NMOS管MN3的源极接地VSS，PMOS管MP3的栅极和NMOS管MN3的栅极接互补字线WLB，PMOS管MP4的漏极与PMOS管MP3的漏极、NMOS管MN3的漏极接字线WL，PMOS管MP4的源极接电源VDD；
第二方式，字线电压感应模块(SENSOR)10输的开关控制信号SEL[n:0]分别连接至出连接至下字线驱动(WLUD：WordLine Under Drive)幅度控制模块(CTRL)20的传输门电路202的n+1个传输门的控制端，即开关控制信号SELi连接至传输门Si的控制端(i＝0、1、2、……、n)，电阻R1、R2、……、Rn依次级联，电阻R1的上端接电源VDD，电阻Rn的下端接地VSS，传输门Si的输入端连接至电阻Ri和Ri+1的公共端(i＝1、2、……、n-1)，传输门S0的输入端连接至电阻R1的上端即电源VDD，传输门Sn的输入端连接至电阻Rn的下端即地VSS，传输门Si的输出端与字线偏置电压产生模块(BIAS)30之运算放大器(OA)301的反相输入端相连组成字线参考电压WL_REF节点，NMOS管MN1的漏极与PMOS管MP2的漏极、NMOS管MN2的漏极以及运算放大器(OA)301的同相输入端相连组成复制字线电压WL_replicate节点，下字线驱动(WLUD：WordLine Under Drive)幅度控制模块(CTRL)20的偏置电压产生电路产生的偏置电压VBIAS_OP(第二输出)连接至运算放大器(OA)301的偏置电压输入端，运算放大器(OA)301输出的字线偏置电压WL_BIAS连接至NMOS管MN1的栅极以及字线驱动模块(DRIVER)40的字线电压调节电路401的控制端即NMOS管MN4的栅极，PMOS管MP2的源极接电源VDD，NMOS管MN2的源极接地VSS，PMOS管MP2的栅极和NMOS管MN2的栅极接地VSS，NMOS管MN1的源极接地VSS，PMOS管MP3的源极接电源VDD，NMOS管MN3的源极接地VSS，PMOS管MP3的栅极和NMOS管MN3的栅极接互补字线WLB，NMOS管MN4的漏极与PMOS管MP3的漏极、NMOS管MN3的漏极接字线WL，NMOS管MN4的源极接第VSS；
字线偏置电压产生模块(BIAS)30之运算放大器(OA)301有两种不同的实现方式。
如图7所示，第一方式，PMOS管POP1和PMOS管POP2组成镜像恒流源，NMOS管NOP1和NMOS管NOP2组成放大对管，NMOS管NOP3作为偏置管；PMOS管POP1和PMOS管POP2的源极接电源VDD，PMOS管POP1的栅极和漏极短接并与PMOS管POP2的栅极以及NMOS管NOP1的漏极相连，PMOS管POP2的漏极与NMOS管NOP2的漏极相连组成字线偏置电压WL_BIAS节点，NMOS管NOP1的源极与NMOS管NOP2的源极以及NMOS管NOP3的漏极相连，NMOS管NOP1的栅极连接至复制字线电压WL_replicate节点，NMOS管NOP2的栅极连接至字线参考电压WL_REF节点，NMOS管NOP3的源极接地VSS，NMOS管NOP3的栅极接下字线驱动(WLUD：WordLine Under Drive)幅度控制模块(CTRL)20的偏置电压产生电路产生的偏置电压VBIAS_OP(第二输出)。
如图8所示，第二方式，NMOS管NOP1和NMOS管NOP2组成镜像恒流源，PMOS管POP1和PMOS管POP2组成放大对管，PMOS管POP3作为偏置管；NMOS管NOP1和NMOS管NOP2的源极接地VSS，NMOS管NOP1的栅极和漏极短接并与NMOS管NOP2的栅极以及PMOS管POP1的漏极相连，NMOS管NOP2的漏极与PMOS管POP2的漏极相连组成字线偏置电压WL_BIAS节点，PMOS管POP1的源极与PMOS管POP2的源极以及PMOS管POP3的漏极相连，PMOS管POP1的栅极连接至复制字线电压WL_replicate节点，PMOS管POP2的栅极连接至字线参考电压WL_REF节点，PMOS管POP3的源极接电源VDD，PMOS管POP3的栅极接下字线驱动(WLUD：WordLine Under Drive)幅度控制模块(CTRL)20的偏置电压产生电路产生的偏置电压VBIAS_OP(第二输出)。
本发明具有如下优点：
1、本发明的WLUD电压是可以调节的。由于WLUD的幅值不宜过大，会导致读操作时间延长，因此初期设置一个较低的降压档位，在较弱的读翻转事件发生时，可以有效提升SRAM良率，并且不过分降低性能。但是，当VDD降低到较低水平时，读翻转的发生概率大，WLUD的幅值需要调整的范围也发生了变化，此时可调节的WLUD就能在更大范围的VDD工作电压下提升SRAM良率。
2、由于一般VDD降低等因素导致读翻转的发生，都不会是个别存储单元BITCELL的问题，而是一定比例和范围BITCELL产生的大面积问题。因此，本发明的电路可以若干字线WL共用一套，同时控制一定范围内的字线WL驱动电路进行WLUD操作。本发明的控制电路的数目可以远远小于字线WL的数目，大大节约了版图和资源。当然，对于良率要求很高的应用环境，本发明也是适用的，为精准提升每行存储单元BITCELL的读稳定性，可以减少共用一套电路的WL数目，甚至是WL与本发明的电路一一对应，但这要以增大面积为代价。
3、本发明提供字线偏置电压，而不是直接供给字线WL电压，对于不含读写辅助电路的SRAM的行译码及驱动模块来说，只需在字线WL上增加一个偏置PMOS管或偏置NMOS管即可，不改变字线驱动电路的结构，不需要重新设计电路和版图，对设计升级来说，兼容性非常好
以下将通过仿真进一步说明本发明：
假设某SRAM共128行，将一列复制的BITCELL分为8部分，每部分为16个复制的BITCELL并联，他们的位线BP与BN、字线WL、电源线、地线、以及内部节点P和N均连接在一起。BITCELL的各节点的连线方式如图3所示。因此整个复制的BITCELL共有8个内部节点P的输出信号VOUT_SENSOR[7:0],每个输出对应被侦测的16行ARRAY中BITCELL内部节点的状态。
若其中某个内部节点P的输出在WL＝VDD下发生翻转，则表明该节点对应的16行ARRAY中的大部分(>1/2)BITCELL发生了读翻转。此时，SENSOR模块的WL降档判定逻辑电路将按照初始档位开始进行WL降档。假设初始档位为降一档(VDD下降10％)，则SENSOR模块将对应的开关信号S1发送给CTRL模块，CTRL模块中WL电压值＝90％VDD的传输门开启，输出一个90％VDD的模拟信号WL_REF，送至运算放大器的负端。而运算放大器的正端连接复制的字线驱动电路中MP1、MP2和MN1的漏极，
BIAS模块中的运算放大器OP由于增益很高，因此运算放大器正端输入(+)和负端输入(-)的电压会近似相等，则此时运算放大器的输出即为使WL_REPLICATE＝WL_REF时的第一偏置PMOS管MP1(图5)或第一偏置NMOS管MN1(图6)的栅极输入值WL_BIAS，将该字线偏置电压WL_BIAS送至字线驱动(DRIVER)模块40中相同的第二偏置PMOS管MP4(图5)或第二偏置NMOS管MN4(图6)的栅极，最终输出WL＝90％VDD，产生10％的WLUD。
如果在发生了读翻转的上述情况下，WL降低后下一读周期仍旧发生读翻转，则证明WLUD的幅值不足，应继续降低WL的电压。此时，可改变SENSOR的档位选择输入信号，将WLUD的档位增加一档，WL将降低20％。按上述的工作流程施加给偏置PMOS(或偏置NMOS)偏置电压WL_BIAS后，WL＝80％VDD的电压会被产生。若WL再次降低后下一读周期仍旧发生读翻转，则继续降低WLUD档位，直到读翻转现象不再发生。
图9为未采用本发明WLUD电路和采用本发明WLUD电路的仿真结果对比示意图。如图9，在BITCELL中PPU、NPD、NPG管|VTp|和VTn变化时，Ο代表在WL＝VDD时，某些|VTp|和VTn组合下，开始出现读翻转。Ο所连成的曲线左上方即为BITCELL读操作时会发生读翻转的不稳定|VTp|和VTn组合。▲代表本发明在WL＝70％VDD时，开始出现读翻转的|VTp|和VTn组合。很显然，采用WLUD可以成功改善在WL＝VDD下会发生读翻转的|VTp|和VTn组合的BITCELL良率。
可见，本发明应用于SRAM的可调节WLUD读写辅助电路能够在SRAM 6管存储单元发生读翻转时，降低WL的电压，减小PG管读电流，避免内部节点的电压抬升，成功消除读翻转现象。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种应用于SRAM的可调节WLUD读写辅助电路，包括：
字线电压感应模块，用于通过侦测复制的SRAM存储单元中内部节点P的电压Vout_SENSOR来实现对施加于SRAM存储单元中传输管的栅极的字线WL电压的间接侦测，以判定是否需要进行下字线驱动降档并输出字线电压降档所需的开关控制信号SEL[n:0]；
下字线驱动幅度控制模块，用于产生字线偏置电压产生模块所需的运放偏置电压VBIAS_OP，并在所述字线电压感应模块输出的开关控制信号SEL[n:0]的控制下，通过接通不同的传输门以提供不同档位的字线参考电压WL_REF；
字线偏置电压产生模块，用于产生复制字线电压WL_replicate供运算放大器和所述字线电压感应模块使用，并产生字线偏置电压WL_BIAS输出至与字线直接相连的字线驱动模块，以实现字线WL电压的电压调节；
字线驱动模块，用于在所述字线偏置电压产生模块输出的字线偏置电压WL_BIAS的控制下产生施加于SRAM存储单元中传输管的栅极的字线WL电压。
2.如权利要求1所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述字线电压感应模块包括一列复制的SRAM 6管存储单元，其与SRAM存储单元中的SRAM 6管存储单元的尺寸和版图布局完全相同，仅金属连线不同。
3.如权利要求1所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述字线电压感应模块还包括字线WL降档判定逻辑电路，由若干组合逻辑门实现，用于判定字线WL电压降低的电压档位，输出开关信号控制所述下字线驱动幅度控制模块工作。
4.如权利要求1所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述下字线驱动幅度控制模包括电压分档电路、传输门电路及运放偏置电压产生电路，所述电压分档电路通过若干电阻或等效为电阻的MOS管实现，所述传输门电路包括开关信号控制的传输门及若干组合逻辑电路组成，所述偏置电压产生电路包括若干MOS管。
5.如权利要求4所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述电压分档电路通过分压电阻将电源电压分为若干档，每档之间的电压差相等或近似相等。
6.如权利要求4所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述传输门电路的传输门的个数不少于所述电压分档电路的分压电阻的个数，所有传输门的输出连接在一起，作为所述下字线驱动幅度控制模块的第一输出。
7.如权利要求4所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述偏置电压产生电路产生的偏置电压作为下字线驱动幅度控制模块的第二输出，产生的偏置电压应大于MOS管的阈值电压值，但小于所述下字线驱动幅度控制模块的第一输出的电压值。
8.如权利要求4所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述字线偏置电压产生模块包括运算放大器及复制字线电压产生电路,所述运算放大器包括提供偏置电流的MOS管，以及提供高增益的对称PMOS管和对称NMOS管对，运算放大器的正端输入接所述复制字线电压产生电路中所有PMOS管和NMOS管的漏极，运算放大器的负端输入接所述下字线驱动幅度控制模块的第一输出，所述运算放大器提供偏置电流的MOS管栅极接下字线驱动幅度控制模块的第二输出，所述运算放大器的输出为字线偏置电压，连接字线偏置电压产生模块和字线驱动模块中的第一/第二偏置PMOS管或第一/第二偏置NMOS管的栅极。
9.如权利要求8所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述复制字线电压产生电路包括一级驱动反相器和第一偏置PMOS管或第一偏置NMOS管，驱动反相器的尺寸与字线驱动模块中的末级反相器的尺寸完全一致，第一偏置PMOS管或第一偏置NMOS管的尺寸和版图布局与字线驱动模块中的第二偏置PMOS管或第二偏置NMOS管的尺寸和版图布局完全一致，该第一偏置PMOS管或第一偏置NMOS管的栅极与运算放大器的输出相连，该第一偏置PMOS管的源极接电源VDD，或者该第一偏置NMOS管的源极接地VSS，驱动反相器的PMOS管和NMOS管的栅极接电源VDD或地VSS，该第一偏置PMOS管或第一偏置NMOS管的漏极与驱动反相器PMOS管和NMOS管的漏极相连，都连接至运算放大器的正端。
10.如权利要求9所述的一种应用于SRAM的可调节WLUD读写辅助电路，其特征在于：所述字线驱动模块包括一级末级反相器和一个第二偏置PMOS管或第二偏置NMOS管，该末级反相器为不含WLUD读写辅助电路的SRAM中行地址译码后由时钟控制开启字线的驱动电路的最后一级反相器，该第二偏置PMOS管或第二偏置NMOS管用以改变字线WL电压幅值，该第二偏置PMOS管或第二偏置NMOS管的栅极与运算放大器的输出相连，该第二偏置PMOS管的源极接电源VDD，或者该第二偏置NMOS管的源极接地VSS，该第二偏置PMOS管或该第二偏置NMOS管的漏极与末级反相器的PMOS管与NMOS管的漏极相连，输出字线WL电压，连接至SRAM存储单元的NPG管栅极。
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