CN102034533B - 具有复位功能的静态随机存储单元 - Google Patents
具有复位功能的静态随机存储单元 Download PDFInfo
- Publication number
- CN102034533B CN102034533B CN201110004548A CN201110004548A CN102034533B CN 102034533 B CN102034533 B CN 102034533B CN 201110004548 A CN201110004548 A CN 201110004548A CN 201110004548 A CN201110004548 A CN 201110004548A CN 102034533 B CN102034533 B CN 102034533B
- Authority
- CN
- China
- Prior art keywords
- phase inverter
- links
- transistor
- driving
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Abstract
一种具有复位功能的静态随机存储单元，其包括：一第一反相器，其包括第一驱动NMOS晶体管及第一负载PMOS晶体管；一第二反相器，其包括第二驱动NMOS晶体管及第二负载PMOS晶体管；该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；一复位上拉PMOS晶体管，其漏极与第二反相器的输出端相连，其栅极连接置数控制线，源极连接正电源电压；一复位下拉NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极连接清零控制线，源极连接电源地。
Description
技术领域
本发明涉及一种静态随机存储单元，更具体地，一种具有复位功能的静态随机存储单元。
背景技术
按照数据存储方式，半导体存储器分为动态随机存储器(DRAM)，非挥发性存储器和静态随机存储器(SRAM)。静态随机存储器能够以一种简单而且低功耗的方式实现快速的操作速度，并且，与DRAM相比，SRAM不需要周期性刷新存储的信息，所以设计和制造相对容易。静态随机存储器因而建立起其独特的优势，在数据存储领域得到广泛应用。
已知传统的静态随机存储单元为六管单元，如图1所示，六管单元01包括：第一、第二驱动NMOS晶体管210、220，第一、第二负载PMOS晶体管215、225，其中第一驱动NMOS晶体管210与第一负载PMOS晶体管215构成第一反相器21，第二驱动NMOS晶体管220与第二负载PMOS晶体管225构成第二反相器22，第一反相器输出与第二反相器输入相连，第二反相器输出与第一反相器输入相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压(VCC)和电源地(GND)之间；两只存取NMOS晶体管240、241，其漏极分别与第一反相器输出212、第二反相器输出222相连，其源极分别与位线201、位线反202连接，其栅极均与字线230连接。当对六管单元进行读/写操作时，字线230转换至高电压，两对互补位线读出/写入数据。然而以此六管单元构成的静态随机存储器芯片在上电之初，即在未对存储器进行写操作之前，静态随机存单元中的数据将会是一个随机值，即可能锁存了高电平，也可能锁存了低电平，在某些应用中这是不允许的。例如以SRAM为配置单元的FPGA，上电之初未知的SRAM值将会导致FPGA的巨大上电电流，导致FPGA上电失败。
本发明正是基于解决上述问题，提出了一种具有复位功能的静态随机存单元。
发明内容
本发明的目的在于，提供一种具有复位功能的静态随机存储单元，使其能够在第一次写入之前通过复位操作，初始化该静态随机存储单元的内容，从而避免传统六管静态随机存储单元在第一次写入之前的随机值。
本发明提供一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位上拉PMOS晶体管，其漏极与第二反相器的输出端相连，其栅极连接置数控制线，源极连接正电源电压；
一复位下拉NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极连接清零控制线，源极连接电源地。
其中所述字线与电源地线垂直。
其中所述置数控制线与电源地线平行。
其中所述清零控制线与电源地线平行。
本发明还提供一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位上拉PMOS晶体管，其漏极与第二反相器的输出端相连，其栅极连接置数控制线，源极连接正电源电压。
本发明又提供一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位下拉NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极连接清零控制线，源极连接电源地。
附图说明
通过附图形象而详细地对上述发明内容进行描述，以使本发明的特点和优点变得更加清晰，这些附图包括：
图1示出的是传统的六管SRAM单元电路图。
图2示出的是具有复位功能的静态随机存储单元第一实施例的电路图。
图3示出的是第一实施例静态随机存储单元操作时序图。
图4示出的是具有复位功能的静态随机存储单元第二实施例的电路图。
图5示出的是第二实施例静态随机存储单元操作时序图。
图6示出的是具有复位功能的静态随机存储单元第三实施例的电路图。
图7示出的是第三实施例静态随机存储单元操作时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，在下文中，通过参照附图，本发明的三个实施例将被详细地描述，其中附图中的三个实施例的相同部件采用相同的标号。但是，本发明可以以许多不同的形式加以实施，并不应限定于这里给出的实例，该实例的提供是为了使本公开是彻底的和完整的，并且向熟悉本领域的人员全面地传达本发明的思想。
第一实施例
如图2所示，图2是本发明所提供的具有复位功能的静态随机存储单元实施方式1的电路图，其包括：
一第一反相器11，该第一反相器11包括第一驱动NMOS晶体管110及第一负载PMOS晶体管115，该第一驱动NMOS晶体管110的栅极端与第一负载PMOS晶体管115的栅极端相连，第一驱动NMOS晶体管110的漏极端与第一负载PMOS晶体管115的漏极端相连；
一第二反相器12，该第二反相器12包括第二驱动NMOS晶体管120及第二负载PMOS晶体管125，该第二驱动NMOS晶体管120的栅极端与第二负载PMOS晶体管125的栅极端相连，第二驱动NMOS晶体管110的漏极端与第二负载PMOS晶体管115的漏极端相连；
该第一反相器11的输出端与该第二反相器12的输入端相连，该第二反相器12的输出端与该第一反相器11的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压(VCC)和电源地(GND)之间；
一存取NMOS晶体管140，其漏极与第一反相器11的输出端112相连，其栅极与字线30连接，其源极与位线20连接，该字线30与电源地(GND)线垂直；
一复位上拉PMOS晶体管135，其漏极与第二反相器12的输出端122相连，其栅极连接置数控制线101，源极连接正电源电压(VCC)，该置数控制线101与电源地(GND)线平行；
一复位下拉NMOS晶体管130，其漏极与第一反相器11的输出端112相连，其栅极连接清零控制线102，该清零控制线102与电源地(GND)线平行，源极连接电源地(GND)；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线30与电源地线垂直；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述置数控制线101与电源地线平行。
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述清零控制线102与电源地线平行。
图3示出的是第一实施例下，该静态随机存储单元操作时序图。在复位所述静态随机存储单元期间，字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，同时复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持低电平，保证复位上拉PMOS晶体管135处于导通状态，则第二反相器12的输出122将被复位上拉PMOS晶体管135驱动置高电平，同时复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持高电平，保证复位下拉NMOS晶体管130处于导通状态，第一反相器11的输出112将被复位下拉NMOS晶体管130驱动置低电平，静态随机存储单元被复位成0值，复位操作完成，由第一反相器和第二反相器构成的锁存器将保持复位结果；在写入所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，位线20上待写入的数据被强制写入锁存器，写操作完成；在保持所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，由第一反相器和第二反相器构成的锁存器将保持写入结果；在读出所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，所述静态随机存储单元中所存储的数据送至位线20被读出；
第二实施例
如图4所示，图4是本发明所提供的具有复位功能的静态随机存储单元实施方式2的电路图，本实施例与第一实施例基本相同，不同处只是与第一实施例相比少了一复位下拉NMOS晶体管130；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线30与电源地线垂直；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述置数控制线101与电源地线平行。
图5示出的是第二实施例下，该静态随机存储单元操作时序图。在复位所述静态随机存储单元期间，字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，同时复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持低电平，保证复位上拉PMOS晶体管135处于导通状态，则第二反相器12的输出122将被复位上拉PMOS晶体管135驱动置高电平，同时第二反相器12的输出122将驱动第一反相器的输入，促使第一反相器输出112为低电平，静态随机存储单元被复位成0值，复位操作完成，由第一反相器和第二反相器构成的锁存器将保持复位结果；在写入所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，位线20上待写入的数据被强制写入锁存器，写操作完成；在保持所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，由第一反相器和第二反相器构成的锁存器将保持写入结果；在读出所述静态随机存储单元期间，复位上拉PMOS晶体管的栅极所连接的置数控制线101应保持高电平，保证复位上拉PMOS晶体管135处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，所述静态随机存储单元中所存储的数据送至位线20被读出；
第三实施例
如图6所示，图6是本发明所提供的具有复位功能的静态随机存储单元实施方式3的电路图，本实施例与第一实施例基本相同，不同处只是与第一实施例相比少了一复位上拉PMOS晶体管135；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述字线30与电源地线垂直；
在该静态随机存储单元及在包含多个该静态随机存储单元的阵列中，所述清零控制线102与电源地线平行。
图7示出的是第三实施例下，该静态随机存储单元操作时序图。在复位所述静态随机存储单元期间，字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，同时复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持高电平，保证复位下拉NMOS晶体管130处于导通状态，第一反相器11的输出112将被复位下拉NMOS晶体管130驱动置低电平，同时第一反相器12的输出112将驱动第二反相器的输入，促使第二反相器输出122为高电平，静态随机存储单元被复位成0值，复位操作完成，由第一反相器和第二反相器构成的锁存器将保持复位结果；在写入所述静态随机存储单元期间，复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，位线20上待写入的数据被强制写入锁存器，写操作完成；在保持所述静态随机存储单元期间，复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持低电平，保证存取NMOS晶体管140处于关闭状态，由第一反相器和第二反相器构成的锁存器将保持写入结果；在读出所述静态随机存储单元期间，复位下拉NMOS晶体管130的栅极所连接的清零控制线102应保持低电平，保证复位下拉NMOS晶体管130处于关闭状态，同时字线30应保持高电平，保证存取NMOS晶体管140处于导通状态，所述静态随机存储单元中所存储的数据送至位线20被读出；
需要说明的是，虽然参照示范性的实施例详细地描述了本发明，但是那些熟悉本领域的普通技术人员将了解，在不脱离所附的权利要求的情况下，在形式和细节上可以就此做出各种变化。
Claims (10)
1.一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位上拉PMOS晶体管，其漏极与第二反相器的输出端相连，其栅极连接置数控制线，源极连接正电源电压；
一复位下拉NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极连接清零控制线，源极连接电源地。
2.根据权利要求1所述的静态随机存储单元，其中所述字线与电源地线垂直。
3.根据权利要求1所述的静态随机存储单元，其中所述置数控制线与电源地线平行。
4.根据权利要求1所述的静态随机存储单元，其中所述清零控制线与电源地线平行。
5.一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位上拉PMOS晶体管，其漏极与第二反相器的输出端相连，其栅极连接置数控制线，源极连接正电源电压。
6.根据权利要求5所述的静态随机存储单元，其中所述字线与电源地线垂直。
7.根据权利要求5所述的静态随机存储单元，其中所述置数控制线与电源地线平行。
8.一种具有复位功能的静态随机存储单元，其包括：
一第一反相器，该第一反相器包括第一驱动NMOS晶体管及第一负载PMOS晶体管，该第一驱动NMOS晶体管的栅极端与第一负载PMOS晶体管的栅极端相连，第一驱动NMOS晶体管的漏极端与第一负载PMOS晶体管的漏极端相连；
一第二反相器，该第二反相器包括第二驱动NMOS晶体管及第二负载PMOS晶体管，该第二驱动NMOS晶体管的栅极端与第二负载PMOS晶体管的栅极端相连，第二驱动NMOS晶体管的漏极端与第二负载PMOS晶体管的漏极端相连；
该第一反相器的输出端与该第二反相器的输入端相连，该第二反相器的输出端与该第一反相器的输入端相连，由此构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间；
一存取NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极与字线连接，其源极与位线连接；
一复位下拉NMOS晶体管，其漏极与第一反相器的输出端相连，其栅极连接清零控制线，源极连接电源地。
9.根据权利要求8所述的静态随机存储单元，其中所述字线与电源地线垂直。
10.根据权利要求8所述的静态随机存储单元，其中所述清零控制线与电源地线平行。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110004548A CN102034533B (zh) | 2011-01-11 | 2011-01-11 | 具有复位功能的静态随机存储单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110004548A CN102034533B (zh) | 2011-01-11 | 2011-01-11 | 具有复位功能的静态随机存储单元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102034533A CN102034533A (zh) | 2011-04-27 |
| CN102034533B true CN102034533B (zh) | 2012-09-26 |
Family
ID=43887302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110004548A Expired - Fee Related CN102034533B (zh) | 2011-01-11 | 2011-01-11 | 具有复位功能的静态随机存储单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102034533B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103903645A (zh) * | 2012-12-28 | 2014-07-02 | 中国科学院微电子研究所 | 一种辐射加固设计的静态随机存储单元 |
| CN103093809A (zh) * | 2013-01-09 | 2013-05-08 | 中国科学院微电子研究所 | 一种抗单粒子翻转的静态随机存储单元 |
| CN103956183B (zh) * | 2014-04-24 | 2017-01-04 | 中国科学院微电子研究所 | 抗辐射sram单元 |
| CN103971734B (zh) * | 2014-05-23 | 2017-02-15 | 中国科学院微电子研究所 | 抗辐射sram单元 |
| CN104766626B (zh) * | 2015-03-25 | 2017-08-01 | 中国人民解放军国防科学技术大学 | 具有列选和写位线共享的可复位静态随机存储单元 |
| CN107508594A (zh) * | 2017-07-14 | 2017-12-22 | 成都华微电子科技有限公司 | 低功耗sram型fpga |
| CN111324191B (zh) | 2020-02-14 | 2022-05-31 | 深圳市紫光同创电子有限公司 | 一种sram模块的电源管理系统及电源管理方法、fpga芯片 |
| CN113409843B (zh) * | 2021-05-14 | 2023-05-16 | 成都华微电子科技股份有限公司 | Sram动态阵列电源控制电路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992915B2 (en) * | 2002-03-27 | 2006-01-31 | Regents Of The University Of California | Self reverse bias low-power high-performance storage circuitry and related methods |
| CN101145393A (zh) * | 2007-10-26 | 2008-03-19 | 上海复旦微电子股份有限公司 | 适用于低电压数据写入的eeprom擦写高压转换控制缓存器 |
| CN101923892A (zh) * | 2009-06-12 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 稳定sram单元 |
-
2011
- 2011-01-11 CN CN201110004548A patent/CN102034533B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6992915B2 (en) * | 2002-03-27 | 2006-01-31 | Regents Of The University Of California | Self reverse bias low-power high-performance storage circuitry and related methods |
| CN101145393A (zh) * | 2007-10-26 | 2008-03-19 | 上海复旦微电子股份有限公司 | 适用于低电压数据写入的eeprom擦写高压转换控制缓存器 |
| CN101923892A (zh) * | 2009-06-12 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 稳定sram单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102034533A (zh) | 2011-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102034533B (zh) | 具有复位功能的静态随机存储单元 | |
| CN104966532A (zh) | 一次性可编程存储单元及电路 | |
| CN104157303B (zh) | 静态随机存储器单元的抗干扰电路和存储元件 | |
| CN105654984A (zh) | 静态随机存取存储器及其操作方法 | |
| US8072818B2 (en) | Dual-threshold-voltage two-port sub-threshold SRAM cell apparatus | |
| CN110176264A (zh) | 一种基于内存内计算的高低位合并电路结构 | |
| CN102118156A (zh) | 一种用于otp外围电路的电平转换电路及转换方法 | |
| US20120069684A1 (en) | Semiconductor integrated circuit | |
| CN101877243B (zh) | 静态随机存取存储器 | |
| CN103903645A (zh) | 一种辐射加固设计的静态随机存储单元 | |
| TWI601151B (zh) | 電子裝置與驅動方法 | |
| CN102394102A (zh) | 一种采用虚拟地结构实现的近阈值电源电压sram单元 | |
| CN101840728B (zh) | 一种双端sram单元 | |
| CN102385899B (zh) | 应用在存储器中的锁存放大电路及读取方法 | |
| CN112259136A (zh) | 内存运算电路及芯片结构 | |
| US9479167B2 (en) | Apparatuses and methods for line charge sharing | |
| TWI475565B (zh) | 靜態隨機存取記憶體的控制電路及其操作方法 | |
| CN102117653A (zh) | 静态随机存取存储器 | |
| CN103093809A (zh) | 一种抗单粒子翻转的静态随机存储单元 | |
| JP6042999B2 (ja) | 低電力スタティックランダムアクセスメモリ | |
| TWI538407B (zh) | 脈波寬度調節裝置 | |
| CN105336360A (zh) | Sram存储阵列的控制电路和sram存储器 | |
| CN202363120U (zh) | 一种采用虚拟地结构实现的近阈值电源电压sram单元 | |
| CN104979011A (zh) | 资料存储型闪存中优化读数据电路 | |
| CN204808885U (zh) | 资料存储型闪存中优化读数据电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120926 Termination date: 20130111 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |