CN102117653A

CN102117653A - 静态随机存取存储器

Info

Publication number: CN102117653A
Application number: CN2011100617544A
Authority: CN
Inventors: 胡剑
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-03-15
Filing date: 2011-03-15
Publication date: 2011-07-06

Abstract

本发明公开一种静态随机存取存储器，包含：用于控制该静态随机存取存储器写入信息的写控制电路模块；包括第一PMOS晶体管与第一电阻的第一反向电路，该第一反向电路藕接于该写控制电路模块并与该写控制电路模块藕接形成第一储存节点；包括第二NMOS晶体管与第二电阻的第二反向电路，该第二反向电路连接于一电压源与互补电压源之间；以及藕接至一读字线与一读位线并与该第一反向电路以及该第二反向电路共同藕接形成第二储存节点的读出缓冲电路；本发明仅仅使用四个晶体管与两个电阻实现了双口SRAM单元，便于读写速率的提高，同时其电路简单、节省空间，有利于容量扩展及布局布线。

Description

静态随机存取存储器

技术领域

本发明关于一种半导体内存装置，特别是关于一种采用四晶体管实现双口的静态随机存取存储器。

背景技术

静态随机存取存储器(SRAM)常被用于计算机系统中暂时存储数据。只要持续有电源提供，SRAM可保持其存储状态而不需要任何数据更新的操作。SRAM装置包括由“单元”组成的阵列，每个单元可存储一“位”数据。典型的SRAM单元可包括两个交叉藕接的反相器以及藕接反相器至两条互补位线的两个存取晶体管。两个存取晶体管是由字线控制以选择读或写操作所需的单元。在读取操作时，存取晶体管导通，以允许保留在交叉藕接的反相器的储存节点的电荷可通过位线与互补位线读取。在写入操作时，存取晶体管导通并且位线或互补位线的电压提高至一定程度的电压水平，以决定单元的存储状态。

图1为传统的四晶体管单口SRAM单元的结构图。图1中，传统的单口SRAM单元包括四个晶体管(NMOS晶体管N1、N2、N3、N4以及两个电阻(电阻R1及R2)，其中NMOS晶体管N3与N4栅极接至字线WL，NMOS晶体管N3与N2漏极分别接位线BL与互补位线BLb，N3源极接至电阻R1与NMOS晶体管N1漏极的第一节点V1，并接至NMOS晶体管N2栅极，N1源极接至互补电压源Vss，栅极与电阻R2、NMOS晶体管N2漏极及NMOS晶体管N4源极共同连接形成第二节点V2，N2源极接互补电压源，电阻R1及R2另一端均连接至电源电压Vdd。

当进行“写”操作时，字线WL为高电平，此时NMOS晶体管N3、N4导通，以写入“1”为例，此时位线BL为“1”，互补位线BLb为“0”，则第一节点V1为“1”，由此使得N2导通，第二节点V2为“0”，进而使得N1截止，这种正反馈使得第一节点V1稳固为“1”，“1”信息就被写入SRAM单元；而当进行“读”操作时，字线WL为高电平，NMOS晶体管N3、N4导通，BL/BLb预充电，SRAM单元信息则通过BL/BLb读出。

然而上述四晶体管单口SRAM单元却存在如下缺点：由于读写共用位线BL/互补位线BLb作输入输出，控制共用字线WL，这样读写只能串行操作，不利于读写速率的提高。

为解决上述问题，现有技术普遍采用了一种八晶体管双口SRAM单元。图2为现有技术八晶体管双口SRAM单元的结构图，如图2所示，该八晶体管双口SRAM单元包括NMOS晶体管M1-M6以及PMOS晶体管M7-M8，其中字线WL1连接至NMOS晶体管M5、M6栅极，字线WL2连接至NMOS晶体管M2、M4栅极，位线BL1与互补位线/BL1用于信息的写入，BL1连接至NMOS晶体管M5漏极，/BL1连接NMOS晶体管M6漏极，位线BL2与互补位线/BL2用于信息的读出，BL2接NMOS晶体管M2漏极，/BL2接NMOS晶体管M4漏极。

当写入信息“1”时，BL1为“1”，/BL1为“0”为互补输入，此时，WL1＝“1”，WL2＝“0”，NMOS晶体管M5、M6导通，则第二节点Q2电平下降，M1逐渐截止，而M7逐渐导通，第一节点Q1电平上升，第一节点Q1的上升又使PMOS晶体管M8趋于截止而NMOS晶体管M3趋于导通，这进一步使得第二节点Q2电平向“0”下降，而第二节点Q2电平下降进一步使PMOS晶体管M7导通而NMOS晶体管M1截止，进而使第一节点Q1电平上升，形成正反馈；而当进行“读”操作时，BL2、/BL2预充电，此时WL1＝“0”，WL2＝“1”，NMOS晶体管M2、M4导通，M5、M6截止，Q1的信息则可通过BL2及/BL2以及外接的灵敏差分放大器读出。

上述八晶体管双口SRAM虽然可以消除传统四晶体管单口SRAM存在的由于单口只能串行操作造成读写速率低的问题，但是这种改进的八晶体管双口SRAM单元使用晶体管较多，存储单元面积大，电路复杂，不利于容量扩展和布局布线。

综上所述，可知先前技术的静态随机存取存储器存在读写速率低或使用晶体管较多而造成不利于容量扩展及布局布线的问题，因此实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的静态随机存取存储器存在由于只能串行操作造成读写速率低以及为了读写速率低而使用晶体管较多造成不利于容量扩展及布局布线的缺点，本发明的主要目的在于提供一种静态随机存取存储器，其采用四个晶体管实现双口静态随机存取存储器，达到了提高读写速率的目的，并且电路简单，有利于容量扩展与布局布线。

为达上述及其它目的，本发明一种静态随机存取存储器，至少包含：

写控制电路模块，藕接至一写位线与一写字线，用于对该静态随机存取存储器写入信息状态进行控制；

第一反向电路，至少包括第一PMOS晶体管与第一电阻，该第一PMOS晶体管漏极与该写控制电路模块藕接形成第一储存节点，并通过该第一电阻接至互补电压源，源极接至电压源，栅极与第二反向电路及读出缓冲电路藕接；

第二反向电路，至少包括第二NMOS晶体管与第二电阻，该第二NMOS晶体管源极接至该互补电压源，栅极与该第一反向电路及该第一PMOS晶体管漏极共同连接形成该第一储存节点，漏极与该第一PMOS晶体管栅极相连于第二储存节点，并通过该第二电阻接至该电压源；以及

读出缓冲电路，与该第一PMOS晶体管栅极及该第二NMOS晶体管的漏极共连形成该第二储存节点，该读出缓冲电路还分别藕接至一读字线与一读位线，该读出缓冲电路用于隔离该读位线与该第二储存节点。

进一步地，该写控制模块至少包括一第一NMOS晶体管，该第一NMOS晶体管的漏极藕接至该写位线，栅极藕接至该写字线，其源极与该第一PMOS晶体管藕接形成该第一储存节点。

进一步地，该读出缓冲电路至少包括一第三NMOS晶体管，该第三NMOS晶体管栅极藕接至该读字线，漏极藕接至该读位线，源极与该第一PMOS晶体管栅极及该第二NMOS晶体管漏极共同相连形成该第二储存节点。

与现有技术相比，本发明一种静态随机存取存储器通过将写控制电路模块连接于写字线WWL与写位线WBL，将读出缓冲电路连接于读字线RWL与读位线RBL，使得“读”操作与“写”操作的端口分开，解决了现有技术中串行工作的问题，便于提高读写速率，并且由于本发明仅仅使用四个晶体管与两个电阻实现双口SRAM单元，其电路简单，存储单元面积相对较小，节省了空间，有利于容量扩展及布局布线。

附图说明

图1为现有技术一种四晶体管单口SRAM单元的电路结构图；

图2为现有技术一种八晶体管双口SRAM单元的电路结构图；

图3为本发明一种静态随机存取存储器较佳实施例的电路结构图；

图4为本发明较佳实施例的工作状态真值表。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明一种四晶体管静态随机存取存储器较佳实施例的电路结构图。如图3所示，本发明一种四晶体管静态随机存取存储器包括写控制电路模块101、第一反向电路102、第二反向电路103以及读出缓冲电路104。写控制电路模块101分别藕接至一写位线WBL与一写字线WWL，并与该第一反向电路102藕接，形成第一储存节点V1；第一反向电路102藕接至该写控制电路模块101与一互补电压源(例如接地或Vss)之间，其与该写控制电路模块101藕接形成第一储存节点V1，同时该第一反向电路102还与第二反向电路103以及读出缓冲电路104共同藕接，形成第二储存节点V2；第二反向电路103连接于一电压源(Vdd)与该互补电压源(例如接地或Vss)之间，并藕接至该第一储存节点V1；读出缓冲电路104分别藕接至一读字线RWL与一读位线RBL。

在本发明较佳实施例中，写控制电路模块101具体包括一第一NMOS晶体管N1，该第一NMOS晶体管P1的漏极藕接至写位线WBL，栅极藕接至写字线WWL，其源极与第一反向电路102藕接形成第一储存节点V1；第一反向电路 102至少包括一第一PMOS晶体管P1与电阻R1，第一PMOS晶体管P1的漏极与该第一NMOS晶体管N1的源极藕接形成该第一储存节点V1，并通过电阻R1接至一互补电压源(例如接地或Vss)，其源极藕接于一电压源Vdd，栅极与第二反向电路103以及读出缓冲电路104藕接形成第二储存节点V2；第二反向电路103至少包括第二NMOS晶体管N2与电阻R2，第二NMOS晶体管N2的源极接一互补电压源(例如接地或Vss)，栅极藕接至该第一储存节点V1，漏极与该第一PMOS晶体管P1的栅极以及读出缓冲点路104相连于第二储存节点V2，并通过电阻R2接至电压源Vdd；读出缓冲电路104至少包括第三NMOS晶体管N3，第三NMOS晶体管N3源极与第二NMOS晶体管N2的漏极及第一PMOS晶体管P1的栅极共连形成第二储存节点V2，其栅极接至读字线RWL，漏极藕接至读位线RBL。

图4为本发明较佳实施例的工作状态真值表。为使本发明较佳实施例更清楚，以下将配合图4对本发明较佳实施例如何进行工作做进一步说明。写字线WWL为低且写位线WBL为高关断写控制电路101(N1截止)，读字线RWL置高进入读出模式(Read)，读位线RBL预充电(Precharged)；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL置高进入写入模式(Write)，写位线WBL上的信息被写入SRAM；读字线RWL为低且读位线RBL置高关断读出缓冲电路104，写字线WWL为低且写位线WBL为高关断写入控制电路，此时SRAM单元处于保持状态(Hold)。

当第一储存节点V1原数据为“0”，当前要写入“1”时：写字线WWL为高电平，写位线WBL为高电平，第一NMOS晶体管N1导通，其导通电阻远小于电阻R1，第一储存节点V1电压被快速充电而上升，由于第一储存节点V1接至第二NMOS晶体管N2栅极，第二NMOS晶体管N2逐渐进入导通状态，这引起第二NMOS晶体管N2的漏极即第二储存节点V2电压开始下降，由于第二储存节点V2接至第一PMOS晶体管P1的栅极，下降的第二储存节点V2电压使得第一PMOS晶体管P1逐渐进入导通状态，而第一PMOS晶体管P1源极接至电压源Vdd，因此其漏极电压即第一储存节点V1电压进一步上升，如此循环，正反馈使得第一储存节点V1电压迅速升至高电平而第二储存节点V2迅速降至低电平，这样“1”就被写入静态随机存取存储器中；

当第一储存节点V1原数据为“1”，当前要写入“0”时：写位线WBL为低，写字线WWL为高电平，第一NMOS晶体管N1导通，第一节点V1电压被快速放电而下降，由于第一储存节点V1接至第二NMOS晶体管N2的栅极，第二NMOS晶体管N2逐渐退出导通而进入截止状态，并由于第二NMOS晶体管N2漏极通过电阻R2连接至电压源Vdd，因此第二NMOS晶体管N2的漏极即第二储存节点V2电压开始上升，由于第二储存节点V2接至第一PMOS晶体管P1的栅极，上升的第二储存节点V2电压使得第一PMOS晶体管P1逐步退出导通状态，其漏极电压即第一储存节点V1电压进一步下降，如此循环，正反馈使得第一储存节点V1电压迅速降至低电平而第二储存节点V2迅速升至高电平，这样“0”就被写入SRAM单元；

当第一储存节点V1原数据为“0”，当前要写入“0”时：写位线WBL为低电平，写字线WWL为高电平，第一NMOS管N1管导通，第一储存节点V1电压维持低电平不变，由于第一储存节点V1接至第二NMOS晶体管N2栅极，故第二NMOS晶体管N2维持截止状态不变，第二NMOS晶体管N2的漏极第二储存节点V2电压亦维持高电平不变，由于第二储存节点V2接至第一PMOS晶体管P1的栅极，维持不变的第二储存节点V2电压使得第一PMOS晶体管P1维持截止状态不变，其漏极电压即第一储存节点V1电压也维持低电平不变，这样“0”就被写入SRAM单元。

当第一储存节点V1原数据为“1”，当前要写入“1”：写位线WBL为高电平，写字线WWL为高电平，第一NMOS晶体管N1管导通，第一储存节点V1电压维持高电平不变，由于第一储存节点V1接至第二NMOS晶体管N2的栅极，故第二NMOS晶体管N2维持导通状态不变，第二NMOS晶体管N2的漏极即第二储存节点V2电压亦维持低电平不变，由于第二储存节点V2接至第一PMOS晶体管P1栅极，维持不变的第二储存节点V2电压(低电压)使得第一PMOS晶体管P1维持导通饱和状态不变，其漏极电压即第一储存节点V1电压也维持高电平不变，这样“1”就被写入SRAM单元。

同理，当本发明静态随机存取存储器要进行“读”操作时：写字线WWL为低电平，写位线WBL为高电平，使第一NMOS晶体管N1截止，读字线RWL为高电平，读位线RBL预充电(Precharged)，第三NMOS晶体管导通，信息不同使第二储存节点V2电压不同，从而读位线RBL上电流不同，经后续的读出放大器放大后逐渐为标准逻辑0/1，即读出了静态随机存取存储器的信息。

通过上述分析，可见，本发明通过将写控制电路模块连接于写字线WWL与写位线WBL，将读出缓冲电路连接于读字线RWL与读位线RBL，使得“读”操作与“写”操作的端口分开，便于提高读写速率，并且本发明仅仅用了四个晶体管与两个电阻，电路简单，节省了空间，有利于容量扩展及布局布线。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种静态随机存取存储器，至少包含：

2.如权利要求1所述的静态随机存取存储器，其特征在于，该写控制模块至少包括一第一NMOS晶体管，该第一NMOS晶体管的漏极藕接至该写位线，栅极藕接至该写字线，其源极与该第一PMOS晶体管藕接形成该第一储存节点。

3.如权利要求2所述的静态随机存取存储器，其特征在于，该读出缓冲电路至少包括一第三NMOS晶体管，该第三NMOS晶体管栅极藕接至该读字线，漏极藕接至该读位线，源极与该第一PMOS晶体管栅极及该第二NMOS晶体管漏极共同相连形成该第二储存节点。