JP2718084B2 - マルチポートメモリーセル - Google Patents
マルチポートメモリーセルInfo
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- JP2718084B2 JP2718084B2 JP63214213A JP21421388A JP2718084B2 JP 2718084 B2 JP2718084 B2 JP 2718084B2 JP 63214213 A JP63214213 A JP 63214213A JP 21421388 A JP21421388 A JP 21421388A JP 2718084 B2 JP2718084 B2 JP 2718084B2
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- 230000005669 field effect Effects 0.000 claims description 31
- 230000000694 effects Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 101710150311 Dolichyl-phosphooligosaccharide-protein glycotransferase Proteins 0.000 description 1
- 101710202156 Dolichyl-phosphooligosaccharide-protein glycotransferase 1 Proteins 0.000 description 1
- 101710202150 Dolichyl-phosphooligosaccharide-protein glycotransferase 2 Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック型ランダムアクセスメモリ（以
下、単にRAM）に関し、特に書き込み専用ポートを有す
るマルチポートメモリーに関する。
下、単にRAM）に関し、特に書き込み専用ポートを有す
るマルチポートメモリーに関する。
［従来の技術］ 第３図はマルチポートメモリーの従来例の要部を示す
回路図である。第３図ではメモリーセルM1′のみ内部の
構造が示されているが、メモリーセルＭ′と同じ構造の
メモリーセルM2′〜Mn′が複数列配置される。メモリー
セルM1′〜Mn′は２個のインバータ対の一方の入力端子
から他方の出力端子へのたすき掛け接続により構成さ
れ、２個の共通接続節点はｎチャンネルMOSトランジス
タ（以下、nMOST）Q7,Q8,Q9,Q10により、それぞれビッ
ト線BLa,▲▼,BLb,▲▼に接続される。こ
れらnMOSTQ7〜Q10の各ゲートはワード線WLa1〜WLan,WLb
1〜WLbnに接続され、ワード線によりメモリーセルM1〜M
nの情報の読み書きが制御される。
回路図である。第３図ではメモリーセルM1′のみ内部の
構造が示されているが、メモリーセルＭ′と同じ構造の
メモリーセルM2′〜Mn′が複数列配置される。メモリー
セルM1′〜Mn′は２個のインバータ対の一方の入力端子
から他方の出力端子へのたすき掛け接続により構成さ
れ、２個の共通接続節点はｎチャンネルMOSトランジス
タ（以下、nMOST）Q7,Q8,Q9,Q10により、それぞれビッ
ト線BLa,▲▼,BLb,▲▼に接続される。こ
れらnMOSTQ7〜Q10の各ゲートはワード線WLa1〜WLan,WLb
1〜WLbnに接続され、ワード線によりメモリーセルM1〜M
nの情報の読み書きが制御される。
ビット線の一端はそれそれプリチャージ回路PCa,PCb
に接続され、他端には不図示のデータ書き込み回路およ
び読み出し用センスアンプが接続されている。
に接続され、他端には不図示のデータ書き込み回路およ
び読み出し用センスアンプが接続されている。
第３図のRAMにおいて、データの書込みは次のように
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線BLa,▲▼は一定電位にプリチャージ
される。次にアドレスが確定し、ワード線WLa1が選択さ
れて、高レベルになると、nMOST Q7,Q8が導通状態とな
る。同時にビット線BLa,▲▼が選択されている場
合には、書き込み回路によりビット線BLa,▲▼の
電位が書き込みデータに応じて低レベルおよび高レベル
に変化し、nMOST Q7,Q8を通してメモリーセルM1の内容
を確定されていた。
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線BLa,▲▼は一定電位にプリチャージ
される。次にアドレスが確定し、ワード線WLa1が選択さ
れて、高レベルになると、nMOST Q7,Q8が導通状態とな
る。同時にビット線BLa,▲▼が選択されている場
合には、書き込み回路によりビット線BLa,▲▼の
電位が書き込みデータに応じて低レベルおよび高レベル
に変化し、nMOST Q7,Q8を通してメモリーセルM1の内容
を確定されていた。
またビット線BLa,▲▼が選択されていない場合
には、メモリーセルM1の内容に応じてビット線BLa,▲
▼の電位が変化していた。
には、メモリーセルM1の内容に応じてビット線BLa,▲
▼の電位が変化していた。
［発明が解決しようとする問題点］ 上述した従来のマルチポートメモリーは、書き込み時
に非選択のビット線にも電位変化があるので、消費電力
が大きいという欠点がある。また非選択のビット線に接
続されているメモリーセルの内容保護のためにプリチャ
ージ回路が必要である。
に非選択のビット線にも電位変化があるので、消費電力
が大きいという欠点がある。また非選択のビット線に接
続されているメモリーセルの内容保護のためにプリチャ
ージ回路が必要である。
［発明の従来技術に対する相違点］ 上述した従来のマルチポートメモリーに対し、本発明
は書き込み時に非選択ビット線の電位変化が起きないと
いう相違点を有する。
は書き込み時に非選択ビット線の電位変化が起きないと
いう相違点を有する。
［問題点を解決するための手段］ 本願発明の要旨は、第1,第２のインバータと、第1,第
2,第3,第4,第5,第６の電界効果トランジスタとを有し、
第１のインバータの入力端子が第１の電界効果トランジ
スタの一方の端子と第２のインバータの出力端子とに接
続され、第２のインバータの入力端子が第２の電界効果
トランジスタの一方の端子と第１のインバータの出力端
子とに接続され、第３の電界効果トランジスタの一方の
端子が第１のインバータの入力端子に接続され、第３の
電界効果トランジスタの他方の端子が第４の電界効果ト
ランジスタの一方の端子に接続され、第４の電界効果ト
ランジスタと他方の端子が一方の電源端子に接続され、
第５の電界効果トランジスタの一方の端子が第２のイン
バータの入力端子に接続され、第５の電界効果トランジ
スタの他方の端子が第６の電界効果トランジスタの一方
の端子に接続され、第６の電界効果トランジスタの他方
の端子が一方の電源端子に接続され、第１の電界効果ト
ランジスタの他方の端子が情報読み出し用の第１のビッ
ト線に接続され、第２の電界効果トランジスタの他方の
端子が情報読み出し用の第２のビット線に接続され、第
1,第２の電界効果トランジスタの制御端子が読出し用の
ワード線に共通接続され、第3,第５の電界効果トランジ
スタの制御端子が書き込み用のワード線に共通接続さ
れ、第４の電界効果トランジスタの制御端子が書き込み
用の第３のビット線に接続され、第６の電界効果トラン
ジスタの制御端子が書き込み用の第４のビット線に接続
されて構成されたことを特徴とするマルチポートメモリ
ーセル。
2,第3,第4,第5,第６の電界効果トランジスタとを有し、
第１のインバータの入力端子が第１の電界効果トランジ
スタの一方の端子と第２のインバータの出力端子とに接
続され、第２のインバータの入力端子が第２の電界効果
トランジスタの一方の端子と第１のインバータの出力端
子とに接続され、第３の電界効果トランジスタの一方の
端子が第１のインバータの入力端子に接続され、第３の
電界効果トランジスタの他方の端子が第４の電界効果ト
ランジスタの一方の端子に接続され、第４の電界効果ト
ランジスタと他方の端子が一方の電源端子に接続され、
第５の電界効果トランジスタの一方の端子が第２のイン
バータの入力端子に接続され、第５の電界効果トランジ
スタの他方の端子が第６の電界効果トランジスタの一方
の端子に接続され、第６の電界効果トランジスタの他方
の端子が一方の電源端子に接続され、第１の電界効果ト
ランジスタの他方の端子が情報読み出し用の第１のビッ
ト線に接続され、第２の電界効果トランジスタの他方の
端子が情報読み出し用の第２のビット線に接続され、第
1,第２の電界効果トランジスタの制御端子が読出し用の
ワード線に共通接続され、第3,第５の電界効果トランジ
スタの制御端子が書き込み用のワード線に共通接続さ
れ、第４の電界効果トランジスタの制御端子が書き込み
用の第３のビット線に接続され、第６の電界効果トラン
ジスタの制御端子が書き込み用の第４のビット線に接続
されて構成されたことを特徴とするマルチポートメモリ
ーセル。
［実施例］ 本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例に係るデュアルポートメ
モリーの構成図である。メモリーセルM1〜Mnは第３図の
従来例のメモリーセルM1′〜Mn′に対応している。メモ
リーセルM1内のインバータG1の出力端子はインバータG2
の入力端子に接続され、インバータG2の出力端子はイン
バータG1の入力端子に接続され、nMOST Q1,Q2はそれぞ
れインバータG1,G2の出力端子と読み出し用ビット線▲
▼,BLrとの間に接続され、nMOST Q1,Q2のゲート
は読み出し用ワード線WLr1に共通接続され、nMOST Q3,
Q4はインバータG1の出力端子と接地端子GNDとの間に直
列接続され、nMOST Q5,Q6はインバータG2の出力端子と
接地端子GNDとの間に直列接続され、nMOST Q3,Q5のゲ
ートは書き込み用ワード線WLw1に共通接続され、nMOST
Q4,Q6のゲートはそれぞれ書き込み用ビット線▲
▼,BLwに接続されている。読み出し用のビット線BLr,
▲▼の一端はプリチャージ回路PCに接続され、他
端には不図示のデータ読み出し回路が接続されている。
また書き込み用のビット線BLw,▲▼の一端には不
図示のデータ書き込み回路が接続されている。
モリーの構成図である。メモリーセルM1〜Mnは第３図の
従来例のメモリーセルM1′〜Mn′に対応している。メモ
リーセルM1内のインバータG1の出力端子はインバータG2
の入力端子に接続され、インバータG2の出力端子はイン
バータG1の入力端子に接続され、nMOST Q1,Q2はそれぞ
れインバータG1,G2の出力端子と読み出し用ビット線▲
▼,BLrとの間に接続され、nMOST Q1,Q2のゲート
は読み出し用ワード線WLr1に共通接続され、nMOST Q3,
Q4はインバータG1の出力端子と接地端子GNDとの間に直
列接続され、nMOST Q5,Q6はインバータG2の出力端子と
接地端子GNDとの間に直列接続され、nMOST Q3,Q5のゲ
ートは書き込み用ワード線WLw1に共通接続され、nMOST
Q4,Q6のゲートはそれぞれ書き込み用ビット線▲
▼,BLwに接続されている。読み出し用のビット線BLr,
▲▼の一端はプリチャージ回路PCに接続され、他
端には不図示のデータ読み出し回路が接続されている。
また書き込み用のビット線BLw,▲▼の一端には不
図示のデータ書き込み回路が接続されている。
本実施例において書き込み動作は次のように行われ
る。アドレスが確定し、WLw1が高レベルなり、nMOST Q
3,Q5が導通状態になる。同時にビット線が選択されてい
る場合には書き込み回路により、書き込むデータに応じ
てBLwまたは▲▼が高レベルとなり、高レベルと
なったビット線に接続されているnMOST Q4またはQ6が
導通状態になり、インバータG1またはインバータG2の入
力端子を低レベルに引いてデータの書込みが行われる。
る。アドレスが確定し、WLw1が高レベルなり、nMOST Q
3,Q5が導通状態になる。同時にビット線が選択されてい
る場合には書き込み回路により、書き込むデータに応じ
てBLwまたは▲▼が高レベルとなり、高レベルと
なったビット線に接続されているnMOST Q4またはQ6が
導通状態になり、インバータG1またはインバータG2の入
力端子を低レベルに引いてデータの書込みが行われる。
またビット線が選択されていない場合には、ビット線
BLw,▲▼は低レベルのままであり、nMOST Q4,Q6
は非導通状態なのでメモリーセルへのデータの書き込み
は行われない。
BLw,▲▼は低レベルのままであり、nMOST Q4,Q6
は非導通状態なのでメモリーセルへのデータの書き込み
は行われない。
第２図は本発明の第２実施例の回路図である。インバ
ータG1′の出力端子はインバータG2′の入力端子に接続
され、インバータG2′の出力端子はインバータG1′の入
力端子に接続され、nMOST Q1′はインバータG1′の出
力端子と読み出し用ビット線▲▼との間に接続
され、nMOST Q2′はインバータG2′の出力端子と読み
出し用ビット線BLr′との間に接続され、nMOST Q1′,Q
2′のゲートは読み出し用ワード線WLr′に共通接続さ
れ、ＰチャンネルMOSトランジスタ（以下、PMOST）Q
3′,Q4′は電源端子VDDとインバータG1′の出力端子と
の間に直列接続され、PMOST Q5′,Q6′は電源端子VDD
とインバータG2′の出力端子との間に直列接続され、PM
OST Q3′,Q5′のゲートは書き込み用ワード線WLw′に
共通接続され、nMOST Q4′,Q6′のゲートはそれぞれ書
き込み用ビット線BLw′，▲▼′に接続されてい
る。
ータG1′の出力端子はインバータG2′の入力端子に接続
され、インバータG2′の出力端子はインバータG1′の入
力端子に接続され、nMOST Q1′はインバータG1′の出
力端子と読み出し用ビット線▲▼との間に接続
され、nMOST Q2′はインバータG2′の出力端子と読み
出し用ビット線BLr′との間に接続され、nMOST Q1′,Q
2′のゲートは読み出し用ワード線WLr′に共通接続さ
れ、ＰチャンネルMOSトランジスタ（以下、PMOST）Q
3′,Q4′は電源端子VDDとインバータG1′の出力端子と
の間に直列接続され、PMOST Q5′,Q6′は電源端子VDD
とインバータG2′の出力端子との間に直列接続され、PM
OST Q3′,Q5′のゲートは書き込み用ワード線WLw′に
共通接続され、nMOST Q4′,Q6′のゲートはそれぞれ書
き込み用ビット線BLw′，▲▼′に接続されてい
る。
本実施例において書き込み動作は次のように行われ
る。アドレスが確定しWLw′が低レベルになり、pMOST
Q3′,Q5′が導通状態になる。同時にビット線が選択さ
れている場合には、書き込み回路により書き込みデータ
に応じてBLw′または▲▼′が低レベルとなり、
低レベルとなったビット線に接続されているpMOST Q
4′またはQ6′が導通状態になり、インバータG1′また
はG2′の入力端子を高レベルに引き上げてデータの書き
込みが行われる。またビット線が選択されていない場合
には第１実施例と同様である。
る。アドレスが確定しWLw′が低レベルになり、pMOST
Q3′,Q5′が導通状態になる。同時にビット線が選択さ
れている場合には、書き込み回路により書き込みデータ
に応じてBLw′または▲▼′が低レベルとなり、
低レベルとなったビット線に接続されているpMOST Q
4′またはQ6′が導通状態になり、インバータG1′また
はG2′の入力端子を高レベルに引き上げてデータの書き
込みが行われる。またビット線が選択されていない場合
には第１実施例と同様である。
［発明の効果］ 以上説明したように、本発明はビット線，ワード線に
ゲートをそれぞれ接続された２個のnMOSTにより、メモ
リーセル内の一方の節点電位を低レベルに引き下げて書
き込みを行うので、非選択ビット線電位がメモリーセル
内の情報により変化することはないので、書き込み時の
消費電力を減少できる効果がある。
ゲートをそれぞれ接続された２個のnMOSTにより、メモ
リーセル内の一方の節点電位を低レベルに引き下げて書
き込みを行うので、非選択ビット線電位がメモリーセル
内の情報により変化することはないので、書き込み時の
消費電力を減少できる効果がある。
また非選択のビット線に接続されているメモリーセル
はアクセスされないのでデータ保護用のプリチャージ回
路を削除して、チップ面積を低減できる効果がある。
はアクセスされないのでデータ保護用のプリチャージ回
路を削除して、チップ面積を低減できる効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は従来例の回路図であ
る。 G1,G1′,G2, G2′,G3,G4……インバータ、 Q1,Q1′,Q2, Q2′,Q3〜Q10……ｎチャンネルMOSトランジスタ、 Q3′〜Q6′……ｐチャンネルMOSトランジスタ、 GND……接地端子、 VDD……電源端子、 M1,M1′,M2, M2′,Mn,Mn′……メモリーセル、 BLa,▲▼， BLb,▲▼……ビット線、 WLa1,WLa2, WLan,WLb1, WLb2,WLbn……ワード線、 PC,PCa,PCb……プリチャージ回路、 BLr,BLr′， ▲▼，▲▼′……読み出し用ビット線、 BLw,BLw′， ▲▼，▲▼′……書き込み用ビット線、 WLr′,WLr1, WLr2,WLrn……読み出し用ワード線、 WLw′,WLw1, WLw2,WLwn……書き込み用ワード線。
の第２実施例の回路図、第３図は従来例の回路図であ
る。 G1,G1′,G2, G2′,G3,G4……インバータ、 Q1,Q1′,Q2, Q2′,Q3〜Q10……ｎチャンネルMOSトランジスタ、 Q3′〜Q6′……ｐチャンネルMOSトランジスタ、 GND……接地端子、 VDD……電源端子、 M1,M1′,M2, M2′,Mn,Mn′……メモリーセル、 BLa,▲▼， BLb,▲▼……ビット線、 WLa1,WLa2, WLan,WLb1, WLb2,WLbn……ワード線、 PC,PCa,PCb……プリチャージ回路、 BLr,BLr′， ▲▼，▲▼′……読み出し用ビット線、 BLw,BLw′， ▲▼，▲▼′……書き込み用ビット線、 WLr′,WLr1, WLr2,WLrn……読み出し用ワード線、 WLw′,WLw1, WLw2,WLwn……書き込み用ワード線。
Claims (1)
- 【請求項１】第1,第２のインバータと、第1,第2,第3,第
4,第5,第６の電界効果トランジスタとを有し、第１のイ
ンバータの入力端子が第１の電界効果トランジスタの一
方の端子と第２のインバータの出力端子とに接続され、
第２のインバータの入力端子が第２の電界効果トランジ
スタの一方の端子と第１のインバータの出力端子とに接
続され、第３の電界効果トランジスタの一方の端子が第
１のインバータの入力端子に接続され、第３の電界効果
トランジスタの他方の端子が第４の電界効果トランジス
タの一方の端子に接続され、第４の電界効果トランジス
タの他方の端子が一方の電源端子に接続され、第５の電
界効果トランジスタの一方の端子が第２のインバータの
入力端子に接続され、第５の電界効果トランジスタの他
方の端子が第６の電界効果トランジスタの一方の端子に
接続され、第６の電界効果トランジスタの他方の端子が
一方の電源端子に接続され、第１の電界効果トランジス
タの他方の端子が情報読み出し用の第１のビット線に接
続され、第２の電界効果トランジスタの他方の端子が情
報読み出し用の第２のビット線に接続され、第1,第２の
電界効果トランジスタの制御端子が読出し用のワード線
に共通接続され、第3,第５の電界効果トランジスタの制
御端子が書き込み用のワード線に共通接続され、 第４の電界効果トランジスタの制御端子が書き込み用の
第３のビット線に接続され、第６の電界効果トランジス
タの制御端子が書き込み用の第４のビット線に接続され
て構成されたことを特徴とするマルチポートメモリーセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262788A JPH0262788A (ja) | 1990-03-02 |
| JP2718084B2 true JP2718084B2 (ja) | 1998-02-25 |
Family
ID=16652097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214213A Expired - Lifetime JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718084B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777034B2 (ja) * | 1992-01-17 | 1998-07-16 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2885613B2 (ja) * | 1993-07-05 | 1999-04-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ回路 |
| US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
-
1988
- 1988-08-29 JP JP63214213A patent/JP2718084B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0262788A (ja) | 1990-03-02 |
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