JPH0262788A - マルチポートメモリーセル - Google Patents
マルチポートメモリーセルInfo
- Publication number
- JPH0262788A JPH0262788A JP63214213A JP21421388A JPH0262788A JP H0262788 A JPH0262788 A JP H0262788A JP 63214213 A JP63214213 A JP 63214213A JP 21421388 A JP21421388 A JP 21421388A JP H0262788 A JPH0262788 A JP H0262788A
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- 230000005669 field effect Effects 0.000 claims description 16
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はスタティック型ランダムアクセスメモリ（以下
、単にＲＡＭ）に関し、特に書き込み専用ボートを有す
るマルチボートメモリーに間する。
、単にＲＡＭ）に関し、特に書き込み専用ボートを有す
るマルチボートメモリーに間する。
［従来の技術］
第３図はマルチボートメモリーの従来例の要部を示す回
路図である。第３図ではメモリーセルＭ１′のみ内部の
構造が示されているが、メモリーセルＭｌ’と同じ構造
のメモリーセルＭ２’ −Ｍｎ′が複数列配置される。
路図である。第３図ではメモリーセルＭ１′のみ内部の
構造が示されているが、メモリーセルＭｌ’と同じ構造
のメモリーセルＭ２’ −Ｍｎ′が複数列配置される。
メモリーセルＭｌ’〜Ｍｎ’は２個のインバータ対の一
方の入力端子から他方の出力端子へのたすき掛は接続に
より構成され、２個の共通接続節点はｎチャンネルＭＯ
Ｓトランジスタ（以下、ｎＭＯｓＴ）Ｑ７．Ｑ８゜Ｑ９
．ＱＩＯにより、それぞれビット線ＢＬａ。
方の入力端子から他方の出力端子へのたすき掛は接続に
より構成され、２個の共通接続節点はｎチャンネルＭＯ
Ｓトランジスタ（以下、ｎＭＯｓＴ）Ｑ７．Ｑ８゜Ｑ９
．ＱＩＯにより、それぞれビット線ＢＬａ。
ＢＬａ、ＢＬｂ、丁ｒ下に接続される。これらｎＭＯＳ
Ｔ Ｑ７〜Ｑ １０（７）各ゲートはワード線ＷＬａ
ｌ 〜ＷＬａｎ、ＷＬｂ １〜ＷＬｂｎに接続され、ワ
ード線によりメモリーセルＭ１〜Ｍｎの情報の読み書き
が制御される。
Ｔ Ｑ７〜Ｑ １０（７）各ゲートはワード線ＷＬａ
ｌ 〜ＷＬａｎ、ＷＬｂ １〜ＷＬｂｎに接続され、ワ
ード線によりメモリーセルＭ１〜Ｍｎの情報の読み書き
が制御される。
ビット線の一端はそれぞれプリチャージ回路ＰＣａ、Ｐ
Ｃｂに接続され、他端には不図示のデータ書き込み回路
および読み出し用センスアンプが接続されている。
Ｃｂに接続され、他端には不図示のデータ書き込み回路
および読み出し用センスアンプが接続されている。
第３図のＲＡＭにおいて、データの書込みは次のように
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線ＢＬａ、丁πＴは一定電位にプリチャージ
される。次にアドレスが確定し、ワード線ＷＬａｌが選
択されて、高レベルになると、ｎＭＯｓＴ Ｑ７．Ｑ
８が導通状態となる。同時にビット線ＢＬａ、丁ｒｉが
選択されている場合には、書き込み回路によりビット線
ＢＬａ、ＢＬａの電位が書き込みデータに応じて低レベ
ルおよび高レベルに変化し、ｎＭＯｓＴ Ｑ７、Ｑ８
を通してメモリーセルＭ１の内容を確定されていた。
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線ＢＬａ、丁πＴは一定電位にプリチャージ
される。次にアドレスが確定し、ワード線ＷＬａｌが選
択されて、高レベルになると、ｎＭＯｓＴ Ｑ７．Ｑ
８が導通状態となる。同時にビット線ＢＬａ、丁ｒｉが
選択されている場合には、書き込み回路によりビット線
ＢＬａ、ＢＬａの電位が書き込みデータに応じて低レベ
ルおよび高レベルに変化し、ｎＭＯｓＴ Ｑ７、Ｑ８
を通してメモリーセルＭ１の内容を確定されていた。
またビット線ＢＬａ、■ｒＴが選択されていない場合に
は、メモリーセルＭ１の内容に応じてビット線ＢＬａ、
丁ｒＴの電位が変化していた。
は、メモリーセルＭ１の内容に応じてビット線ＢＬａ、
丁ｒＴの電位が変化していた。
［発明が解決しようとする問題点コ
上述した従来のマルチボートメモリーは、書き込み時に
非選択のビット線にも電位変化があるので、消費電力が
大きいという欠点がある。また非選択のビット線に接続
されているメモリーセルの内容保護のためにプリチャー
ジ回路が必要である。
非選択のビット線にも電位変化があるので、消費電力が
大きいという欠点がある。また非選択のビット線に接続
されているメモリーセルの内容保護のためにプリチャー
ジ回路が必要である。
［発明の従来技術に対する相違点コ
上述した従来のマルチボートメモリーに対し、本発明は
書き込み時に非選択ビット線の電位変化・が起きないと
いう相違点を有する。
書き込み時に非選択ビット線の電位変化・が起きないと
いう相違点を有する。
［問題点を解決するための手段］
本発明のメモリーセルはたすき掛は接続された２個のイ
ンバータと、各インバータの出力端子と読み出し用の一
対のビット線との間に接続され、ゲートを読出し用のワ
ード線に共通接続された２個の電界効果トランジスタと
、一方のインバータの出力端子と電源端子との間に直列
接続されてゲートを書き込み用のワード線と書込み用の
一方のビット線にそれぞれ接続された２個の電界効果ト
ランジスタと、他方のインバータの出力端子と電源端子
との間に直列接続されてゲートを書き込み用のワード線
と書き込み用の他方のビット線にそれぞれ接続された２
個の電界効果トランジスタとを有している。
ンバータと、各インバータの出力端子と読み出し用の一
対のビット線との間に接続され、ゲートを読出し用のワ
ード線に共通接続された２個の電界効果トランジスタと
、一方のインバータの出力端子と電源端子との間に直列
接続されてゲートを書き込み用のワード線と書込み用の
一方のビット線にそれぞれ接続された２個の電界効果ト
ランジスタと、他方のインバータの出力端子と電源端子
との間に直列接続されてゲートを書き込み用のワード線
と書き込み用の他方のビット線にそれぞれ接続された２
個の電界効果トランジスタとを有している。
［実施例］
本発明の実施例について図面を参照して説明す第１図は
本発明の第１実施例に係るデュアルポートメモリーの構
成図である。メモリーセルＭ１〜Ｍｎは第３図の従来例
のメモリーセルＭｌ’〜Ｍｎ″に対応している。メモリ
ーセルＭｌ内のインバータＧ１の出力端子はインバータ
Ｇ２の入力端子に接続され、インバータＧ２の出力端子
はインバータＧ１の入力端子に接続され、ｎ Ｍ ＯＳ
ＴＱｌ、Ｑ２はそれぞれインバータＧｌ、Ｇ２の出力
端子と読み出し用ビット線丁π下、ＢＬｒとの間に接続
され、ｎＭＯｓＴ Ｑｌ、Ｑ２のゲートは読み出し用
ワード線ＷＬｒｌに共通接続され、ｎＭＯｓＴ Ｑ３
．Ｑ４はインバータＧ１の出力端子と接地端子ＧＮＤと
の間に直列接続され、ｎＭＯＳＴ Ｑ５．Ｑ６はイン
バータＧ２の出力端子ど接地端子ＧＮＤとの間に直列接
続され、ｎＭＯＳＴ Ｑ３．Ｑ５のゲートは書き込み
用ワード線ＷＬｗ１に共通接続され、ｎＭＯｓＴ Ｑ
４゜Ｑ６のゲートはそれぞれ書き込み用ビット線丁πｗ
、ＢＬｗに接続されている。読み出し用のビツト線ＢＬ
ｒ、ＢＬｒの一端はプリチャージ回路ＰＣに接続され、
他端には不図示のデータ読み出し回路が接続されている
。また書き込み用のビット線ＢＬｗ、ＢＬｗの一端には
不図示のデータ書き込み回路が接続されている。
本発明の第１実施例に係るデュアルポートメモリーの構
成図である。メモリーセルＭ１〜Ｍｎは第３図の従来例
のメモリーセルＭｌ’〜Ｍｎ″に対応している。メモリ
ーセルＭｌ内のインバータＧ１の出力端子はインバータ
Ｇ２の入力端子に接続され、インバータＧ２の出力端子
はインバータＧ１の入力端子に接続され、ｎ Ｍ ＯＳ
ＴＱｌ、Ｑ２はそれぞれインバータＧｌ、Ｇ２の出力
端子と読み出し用ビット線丁π下、ＢＬｒとの間に接続
され、ｎＭＯｓＴ Ｑｌ、Ｑ２のゲートは読み出し用
ワード線ＷＬｒｌに共通接続され、ｎＭＯｓＴ Ｑ３
．Ｑ４はインバータＧ１の出力端子と接地端子ＧＮＤと
の間に直列接続され、ｎＭＯＳＴ Ｑ５．Ｑ６はイン
バータＧ２の出力端子ど接地端子ＧＮＤとの間に直列接
続され、ｎＭＯＳＴ Ｑ３．Ｑ５のゲートは書き込み
用ワード線ＷＬｗ１に共通接続され、ｎＭＯｓＴ Ｑ
４゜Ｑ６のゲートはそれぞれ書き込み用ビット線丁πｗ
、ＢＬｗに接続されている。読み出し用のビツト線ＢＬ
ｒ、ＢＬｒの一端はプリチャージ回路ＰＣに接続され、
他端には不図示のデータ読み出し回路が接続されている
。また書き込み用のビット線ＢＬｗ、ＢＬｗの一端には
不図示のデータ書き込み回路が接続されている。
本実施例において書き込み動作は次のように行われる。
アドレスが確定し、ＷＬｗｌが高レベルなり、ｎＭＯｓ
Ｔ Ｇ３．Ｇ５が導通状態になる。
Ｔ Ｇ３．Ｇ５が導通状態になる。
同時にビット線が選択されている場合には書き込み回路
により、書き込むデータに応じてＢＬｗまたは丁丁Ｗが
高レベルとなり、高レベルとなったビット線に接続され
ているｎＭＯｓＴ Ｇ４またはＧ６が導通状態になり
、インバータＧ１またはインバータＧ２の入力端子を低
レベルに引いてデータの書込みが行われる。
により、書き込むデータに応じてＢＬｗまたは丁丁Ｗが
高レベルとなり、高レベルとなったビット線に接続され
ているｎＭＯｓＴ Ｇ４またはＧ６が導通状態になり
、インバータＧ１またはインバータＧ２の入力端子を低
レベルに引いてデータの書込みが行われる。
またビット線が選択されていない場合には、ビット線Ｂ
Ｌｗ、ＨπＷは低レベルのままであり、ｎＭＯｓＴ
Ｇ４．Ｇ６は非導通状態なのでメモリーセルへのデータ
の書き込みは行われない。
Ｌｗ、ＨπＷは低レベルのままであり、ｎＭＯｓＴ
Ｇ４．Ｇ６は非導通状態なのでメモリーセルへのデータ
の書き込みは行われない。
第２図は本発明の第２実施例の回路図である。
インバータＧｌ’の出力端子はインバータＧ２’の入力
端子に接続され、インバータ０２″の出力端子はインバ
ータＧｌ’の入力端子に接続され、ｎＭＯｓＴ Ｑｌ
’はインバータＧｌ’の出力端子と読み出し用ビット線
百Ｔ］１１との間に接続され、ｎ Ｍ ＯＳ Ｔ Ｑ
２ ’はインバータＧ２’の出力端子と読み出し用ビ
ット線ＢＬｒ’との間に接続され、ｎＭＯｓＴ Ｑｌ
’、Ｑ２’のゲートは読み出し用ワード線ＷＬｒ’に共
通接続され、ＰチャンネルＭＯＳトランジスタ（以下、
ＰＭＯＳＴ）Ｑ３’、Ｑ４’は電源端子ＶＤＤとインバ
ータＧｌ’の出力端子との間に直列接続され、ＰＭＯＳ
Ｔ Ｑ５’、Ｑ６’は電源端子ＶＤＤとインバータＧ
２’の出力端子との間に直列接続され、ＰＭＯＳＴ
Ｑ３’、Ｑ５’のゲートは書き込み用ワード線ＷＬｗ’
に共通接続され、ｎ Ｍ ＯＳ ＴＱ４’、Ｑ６’のゲ
ートはそれぞれ書き込み用ビット線ＢＬｗ’、Ｎπｉ９
に接続されている。
端子に接続され、インバータ０２″の出力端子はインバ
ータＧｌ’の入力端子に接続され、ｎＭＯｓＴ Ｑｌ
’はインバータＧｌ’の出力端子と読み出し用ビット線
百Ｔ］１１との間に接続され、ｎ Ｍ ＯＳ Ｔ Ｑ
２ ’はインバータＧ２’の出力端子と読み出し用ビ
ット線ＢＬｒ’との間に接続され、ｎＭＯｓＴ Ｑｌ
’、Ｑ２’のゲートは読み出し用ワード線ＷＬｒ’に共
通接続され、ＰチャンネルＭＯＳトランジスタ（以下、
ＰＭＯＳＴ）Ｑ３’、Ｑ４’は電源端子ＶＤＤとインバ
ータＧｌ’の出力端子との間に直列接続され、ＰＭＯＳ
Ｔ Ｑ５’、Ｑ６’は電源端子ＶＤＤとインバータＧ
２’の出力端子との間に直列接続され、ＰＭＯＳＴ
Ｑ３’、Ｑ５’のゲートは書き込み用ワード線ＷＬｗ’
に共通接続され、ｎ Ｍ ＯＳ ＴＱ４’、Ｑ６’のゲ
ートはそれぞれ書き込み用ビット線ＢＬｗ’、Ｎπｉ９
に接続されている。
本実施例において書き込み動作は次のように行われる。
アドレスが確定しＷＬｗ’が低レベルになり、ｐＭＯｓ
Ｔ Ｑ３’ 、Ｑ５’が導通状態になる。同時にビッ
ト線が選択されている場合には、書き込み回路により書
き込みデータに応じてＢＬＷ′またはＢ Ｌ ｗ ’が
低レベルとなり、低レベルとなったビット線に接続され
ているｐＭＯ５ＴＱ４’またはＱ６’が導通状態になり
、インバータＧ１”またはＧ２’の入力端子を高レベル
に引き上げてデータの書き込みが行われる。またビット
線が選択されていない場合には第１実施例と同様である
。
Ｔ Ｑ３’ 、Ｑ５’が導通状態になる。同時にビッ
ト線が選択されている場合には、書き込み回路により書
き込みデータに応じてＢＬＷ′またはＢ Ｌ ｗ ’が
低レベルとなり、低レベルとなったビット線に接続され
ているｐＭＯ５ＴＱ４’またはＱ６’が導通状態になり
、インバータＧ１”またはＧ２’の入力端子を高レベル
に引き上げてデータの書き込みが行われる。またビット
線が選択されていない場合には第１実施例と同様である
。
［発明の効果］
以上説明したように、本発明はビット線、ワード線にゲ
ートをそれぞれ接続された２個のｎＭ。
ートをそれぞれ接続された２個のｎＭ。
ＳＴにより、メモリーセル内の一方の節点電位を低レベ
ルに引き下げて書き込みを行うので、非選択のビット線
電位がメモリーセル内の情報により変化することはない
ので、書き込み時の消費電力を減少できる効果がある。
ルに引き下げて書き込みを行うので、非選択のビット線
電位がメモリーセル内の情報により変化することはない
ので、書き込み時の消費電力を減少できる効果がある。
また非選択のビット線に接続されているメモリーセルは
アクセスされないのでデータ保護用のプリチャージ回路
を削除して、チップ面積を低減できる効果がある。
アクセスされないのでデータ保護用のプリチャージ回路
を削除して、チップ面積を低減できる効果がある。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図、第３図は従来例の回路図である
。 Ｇｌ、 Ｇｌ’、 Ｇ２゜ Ｇ２’、Ｇ３．Ｇ４・・・・・・インバータ、Ｑｌ、
Ｑｌ’、 Ｇ２゜ Ｑ２Ｉ Ｑ３〜Ｑ１０・・・ｎチャンネルＭＯＳトラン
ジスタ、 Ｑ３’〜Ｑ６’ ・・・・・・ｐチャンネルＭＯＳト
ランジスタ、 ＧＮＤ・・・・・・・・・・接地端子、ＶＤＤ・・・・
・・・・・・電源端子、Ｍｌ。 Ｍｌ’ Ｍ２゜ ＷＬＷ’ ＷＬｗ １ 。 Ｍ２’ Ｍｎ。 Ｍ ｎ ’ ・メモリーセル、 ＷＬＷ２゜ ＷＬ ｗ ｎ ・書き込み用ワード線。 ＢＬａ。 丁ｒτ。 ＢＬｂ。 百ゴアＦ・ ・ビット線、 ＷＬａｌ。 ＷＬａ２゜ ＷＬａｎ。 ＷＬｂｌ。 ＷＬ ｂ ２゜ ＷＬｂｎ ・ ・ワード線、 ＰＣ。 Ｐ Ｃａ。 ＰＣｂ ・ ・プリチャージ回路、
の第２実施例の回路図、第３図は従来例の回路図である
。 Ｇｌ、 Ｇｌ’、 Ｇ２゜ Ｇ２’、Ｇ３．Ｇ４・・・・・・インバータ、Ｑｌ、
Ｑｌ’、 Ｇ２゜ Ｑ２Ｉ Ｑ３〜Ｑ１０・・・ｎチャンネルＭＯＳトラン
ジスタ、 Ｑ３’〜Ｑ６’ ・・・・・・ｐチャンネルＭＯＳト
ランジスタ、 ＧＮＤ・・・・・・・・・・接地端子、ＶＤＤ・・・・
・・・・・・電源端子、Ｍｌ。 Ｍｌ’ Ｍ２゜ ＷＬＷ’ ＷＬｗ １ 。 Ｍ２’ Ｍｎ。 Ｍ ｎ ’ ・メモリーセル、 ＷＬＷ２゜ ＷＬ ｗ ｎ ・書き込み用ワード線。 ＢＬａ。 丁ｒτ。 ＢＬｂ。 百ゴアＦ・ ・ビット線、 ＷＬａｌ。 ＷＬａ２゜ ＷＬａｎ。 ＷＬｂｌ。 ＷＬ ｂ ２゜ ＷＬｂｎ ・ ・ワード線、 ＰＣ。 Ｐ Ｃａ。 ＰＣｂ ・ ・プリチャージ回路、
Claims (1)
- 第１、第２のインバータと、第１、第２、第３、第４
、第５、第６の電界効果トランジスタとを有し、第１の
インバータの入力端子が第１の電界効果トランジスタの
一方の端子と第２のインバータの出力端子とに接続され
、第２のインバータの入力端子が第２の電界効果トラン
ジスタの一方の端子と第１のインバータの出力端子とに
接続され、第３、第４の電界効果トランジスタが第１の
インバータの入力端子と一方の電源端子との間に直列接
続され、第５、第６の電界効果トランジスタが第２のイ
ンバータの入力端子と一方の電源端子との間に直列接続
され、第１の電界効果トランジスタの他方の端子が情報
読み出し用の第１のビット線に接続され、第２の電界効
果トランジスタの他方の端子が情報読み出し用の第２の
ビット線に接続され、第１、第２の電界効果トランジス
タの制御端子が読出し用のワード線に共通接続され、第
３、第５の電界効果トランジスタの制御端子が書き込み
用のワード線に共通接続され、第４の、電界効果トラン
ジスタが書き込み用の第３のビット線に接続され、第６
の電界効果トランジスタが書き込み用の第４のビット線
に接続されて構成されたことを特徴とするマルチポート
メモリーセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262788A true JPH0262788A (ja) | 1990-03-02 |
| JP2718084B2 JP2718084B2 (ja) | 1998-02-25 |
Family
ID=16652097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214213A Expired - Lifetime JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718084B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282877A (ja) * | 1992-01-17 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US5430685A (en) * | 1993-07-05 | 1995-07-04 | Nec Corporation | Multi-port random access memory device having memory cell rewritable through single input port |
| US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
-
1988
- 1988-08-29 JP JP63214213A patent/JP2718084B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282877A (ja) * | 1992-01-17 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US5430685A (en) * | 1993-07-05 | 1995-07-04 | Nec Corporation | Multi-port random access memory device having memory cell rewritable through single input port |
| US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2718084B2 (ja) | 1998-02-25 |
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