JPH0262788A - マルチポートメモリーセル - Google Patents
マルチポートメモリーセルInfo
- Publication number
- JPH0262788A JPH0262788A JP63214213A JP21421388A JPH0262788A JP H0262788 A JPH0262788 A JP H0262788A JP 63214213 A JP63214213 A JP 63214213A JP 21421388 A JP21421388 A JP 21421388A JP H0262788 A JPH0262788 A JP H0262788A
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- JP
- Japan
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- inverter
- writing
- bit line
- terminal
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- Prior art date
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- Granted
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- 230000005669 field effect Effects 0.000 claims description 16
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はスタティック型ランダムアクセスメモリ(以下
、単にRAM)に関し、特に書き込み専用ボートを有す
るマルチボートメモリーに間する。
、単にRAM)に関し、特に書き込み専用ボートを有す
るマルチボートメモリーに間する。
[従来の技術]
第3図はマルチボートメモリーの従来例の要部を示す回
路図である。第3図ではメモリーセルM1′のみ内部の
構造が示されているが、メモリーセルMl’と同じ構造
のメモリーセルM2’ −Mn′が複数列配置される。
路図である。第3図ではメモリーセルM1′のみ内部の
構造が示されているが、メモリーセルMl’と同じ構造
のメモリーセルM2’ −Mn′が複数列配置される。
メモリーセルMl’〜Mn’は2個のインバータ対の一
方の入力端子から他方の出力端子へのたすき掛は接続に
より構成され、2個の共通接続節点はnチャンネルMO
Sトランジスタ(以下、nMOsT)Q7.Q8゜Q9
.QIOにより、それぞれビット線BLa。
方の入力端子から他方の出力端子へのたすき掛は接続に
より構成され、2個の共通接続節点はnチャンネルMO
Sトランジスタ(以下、nMOsT)Q7.Q8゜Q9
.QIOにより、それぞれビット線BLa。
BLa、BLb、丁r下に接続される。これらnMOS
T Q7〜Q 10(7)各ゲートはワード線WLa
l 〜WLan、WLb 1〜WLbnに接続され、ワ
ード線によりメモリーセルM1〜Mnの情報の読み書き
が制御される。
T Q7〜Q 10(7)各ゲートはワード線WLa
l 〜WLan、WLb 1〜WLbnに接続され、ワ
ード線によりメモリーセルM1〜Mnの情報の読み書き
が制御される。
ビット線の一端はそれぞれプリチャージ回路PCa、P
Cbに接続され、他端には不図示のデータ書き込み回路
および読み出し用センスアンプが接続されている。
Cbに接続され、他端には不図示のデータ書き込み回路
および読み出し用センスアンプが接続されている。
第3図のRAMにおいて、データの書込みは次のように
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線BLa、丁πTは一定電位にプリチャージ
される。次にアドレスが確定し、ワード線WLalが選
択されて、高レベルになると、nMOsT Q7.Q
8が導通状態となる。同時にビット線BLa、丁riが
選択されている場合には、書き込み回路によりビット線
BLa、BLaの電位が書き込みデータに応じて低レベ
ルおよび高レベルに変化し、nMOsT Q7、Q8
を通してメモリーセルM1の内容を確定されていた。
行われる。アドレスが非確定の時、プリチャージ回路に
よりビット線BLa、丁πTは一定電位にプリチャージ
される。次にアドレスが確定し、ワード線WLalが選
択されて、高レベルになると、nMOsT Q7.Q
8が導通状態となる。同時にビット線BLa、丁riが
選択されている場合には、書き込み回路によりビット線
BLa、BLaの電位が書き込みデータに応じて低レベ
ルおよび高レベルに変化し、nMOsT Q7、Q8
を通してメモリーセルM1の内容を確定されていた。
またビット線BLa、■rTが選択されていない場合に
は、メモリーセルM1の内容に応じてビット線BLa、
丁rTの電位が変化していた。
は、メモリーセルM1の内容に応じてビット線BLa、
丁rTの電位が変化していた。
[発明が解決しようとする問題点コ
上述した従来のマルチボートメモリーは、書き込み時に
非選択のビット線にも電位変化があるので、消費電力が
大きいという欠点がある。また非選択のビット線に接続
されているメモリーセルの内容保護のためにプリチャー
ジ回路が必要である。
非選択のビット線にも電位変化があるので、消費電力が
大きいという欠点がある。また非選択のビット線に接続
されているメモリーセルの内容保護のためにプリチャー
ジ回路が必要である。
[発明の従来技術に対する相違点コ
上述した従来のマルチボートメモリーに対し、本発明は
書き込み時に非選択ビット線の電位変化・が起きないと
いう相違点を有する。
書き込み時に非選択ビット線の電位変化・が起きないと
いう相違点を有する。
[問題点を解決するための手段]
本発明のメモリーセルはたすき掛は接続された2個のイ
ンバータと、各インバータの出力端子と読み出し用の一
対のビット線との間に接続され、ゲートを読出し用のワ
ード線に共通接続された2個の電界効果トランジスタと
、一方のインバータの出力端子と電源端子との間に直列
接続されてゲートを書き込み用のワード線と書込み用の
一方のビット線にそれぞれ接続された2個の電界効果ト
ランジスタと、他方のインバータの出力端子と電源端子
との間に直列接続されてゲートを書き込み用のワード線
と書き込み用の他方のビット線にそれぞれ接続された2
個の電界効果トランジスタとを有している。
ンバータと、各インバータの出力端子と読み出し用の一
対のビット線との間に接続され、ゲートを読出し用のワ
ード線に共通接続された2個の電界効果トランジスタと
、一方のインバータの出力端子と電源端子との間に直列
接続されてゲートを書き込み用のワード線と書込み用の
一方のビット線にそれぞれ接続された2個の電界効果ト
ランジスタと、他方のインバータの出力端子と電源端子
との間に直列接続されてゲートを書き込み用のワード線
と書き込み用の他方のビット線にそれぞれ接続された2
個の電界効果トランジスタとを有している。
[実施例]
本発明の実施例について図面を参照して説明す第1図は
本発明の第1実施例に係るデュアルポートメモリーの構
成図である。メモリーセルM1〜Mnは第3図の従来例
のメモリーセルMl’〜Mn″に対応している。メモリ
ーセルMl内のインバータG1の出力端子はインバータ
G2の入力端子に接続され、インバータG2の出力端子
はインバータG1の入力端子に接続され、n M OS
TQl、Q2はそれぞれインバータGl、G2の出力
端子と読み出し用ビット線丁π下、BLrとの間に接続
され、nMOsT Ql、Q2のゲートは読み出し用
ワード線WLrlに共通接続され、nMOsT Q3
.Q4はインバータG1の出力端子と接地端子GNDと
の間に直列接続され、nMOST Q5.Q6はイン
バータG2の出力端子ど接地端子GNDとの間に直列接
続され、nMOST Q3.Q5のゲートは書き込み
用ワード線WLw1に共通接続され、nMOsT Q
4゜Q6のゲートはそれぞれ書き込み用ビット線丁πw
、BLwに接続されている。読み出し用のビツト線BL
r、BLrの一端はプリチャージ回路PCに接続され、
他端には不図示のデータ読み出し回路が接続されている
。また書き込み用のビット線BLw、BLwの一端には
不図示のデータ書き込み回路が接続されている。
本発明の第1実施例に係るデュアルポートメモリーの構
成図である。メモリーセルM1〜Mnは第3図の従来例
のメモリーセルMl’〜Mn″に対応している。メモリ
ーセルMl内のインバータG1の出力端子はインバータ
G2の入力端子に接続され、インバータG2の出力端子
はインバータG1の入力端子に接続され、n M OS
TQl、Q2はそれぞれインバータGl、G2の出力
端子と読み出し用ビット線丁π下、BLrとの間に接続
され、nMOsT Ql、Q2のゲートは読み出し用
ワード線WLrlに共通接続され、nMOsT Q3
.Q4はインバータG1の出力端子と接地端子GNDと
の間に直列接続され、nMOST Q5.Q6はイン
バータG2の出力端子ど接地端子GNDとの間に直列接
続され、nMOST Q3.Q5のゲートは書き込み
用ワード線WLw1に共通接続され、nMOsT Q
4゜Q6のゲートはそれぞれ書き込み用ビット線丁πw
、BLwに接続されている。読み出し用のビツト線BL
r、BLrの一端はプリチャージ回路PCに接続され、
他端には不図示のデータ読み出し回路が接続されている
。また書き込み用のビット線BLw、BLwの一端には
不図示のデータ書き込み回路が接続されている。
本実施例において書き込み動作は次のように行われる。
アドレスが確定し、WLwlが高レベルなり、nMOs
T G3.G5が導通状態になる。
T G3.G5が導通状態になる。
同時にビット線が選択されている場合には書き込み回路
により、書き込むデータに応じてBLwまたは丁丁Wが
高レベルとなり、高レベルとなったビット線に接続され
ているnMOsT G4またはG6が導通状態になり
、インバータG1またはインバータG2の入力端子を低
レベルに引いてデータの書込みが行われる。
により、書き込むデータに応じてBLwまたは丁丁Wが
高レベルとなり、高レベルとなったビット線に接続され
ているnMOsT G4またはG6が導通状態になり
、インバータG1またはインバータG2の入力端子を低
レベルに引いてデータの書込みが行われる。
またビット線が選択されていない場合には、ビット線B
Lw、HπWは低レベルのままであり、nMOsT
G4.G6は非導通状態なのでメモリーセルへのデータ
の書き込みは行われない。
Lw、HπWは低レベルのままであり、nMOsT
G4.G6は非導通状態なのでメモリーセルへのデータ
の書き込みは行われない。
第2図は本発明の第2実施例の回路図である。
インバータGl’の出力端子はインバータG2’の入力
端子に接続され、インバータ02″の出力端子はインバ
ータGl’の入力端子に接続され、nMOsT Ql
’はインバータGl’の出力端子と読み出し用ビット線
百T]11との間に接続され、n M OS T Q
2 ’はインバータG2’の出力端子と読み出し用ビ
ット線BLr’との間に接続され、nMOsT Ql
’、Q2’のゲートは読み出し用ワード線WLr’に共
通接続され、PチャンネルMOSトランジスタ(以下、
PMOST)Q3’、Q4’は電源端子VDDとインバ
ータGl’の出力端子との間に直列接続され、PMOS
T Q5’、Q6’は電源端子VDDとインバータG
2’の出力端子との間に直列接続され、PMOST
Q3’、Q5’のゲートは書き込み用ワード線WLw’
に共通接続され、n M OS TQ4’、Q6’のゲ
ートはそれぞれ書き込み用ビット線BLw’、Nπi9
に接続されている。
端子に接続され、インバータ02″の出力端子はインバ
ータGl’の入力端子に接続され、nMOsT Ql
’はインバータGl’の出力端子と読み出し用ビット線
百T]11との間に接続され、n M OS T Q
2 ’はインバータG2’の出力端子と読み出し用ビ
ット線BLr’との間に接続され、nMOsT Ql
’、Q2’のゲートは読み出し用ワード線WLr’に共
通接続され、PチャンネルMOSトランジスタ(以下、
PMOST)Q3’、Q4’は電源端子VDDとインバ
ータGl’の出力端子との間に直列接続され、PMOS
T Q5’、Q6’は電源端子VDDとインバータG
2’の出力端子との間に直列接続され、PMOST
Q3’、Q5’のゲートは書き込み用ワード線WLw’
に共通接続され、n M OS TQ4’、Q6’のゲ
ートはそれぞれ書き込み用ビット線BLw’、Nπi9
に接続されている。
本実施例において書き込み動作は次のように行われる。
アドレスが確定しWLw’が低レベルになり、pMOs
T Q3’ 、Q5’が導通状態になる。同時にビッ
ト線が選択されている場合には、書き込み回路により書
き込みデータに応じてBLW′またはB L w ’が
低レベルとなり、低レベルとなったビット線に接続され
ているpMO5TQ4’またはQ6’が導通状態になり
、インバータG1”またはG2’の入力端子を高レベル
に引き上げてデータの書き込みが行われる。またビット
線が選択されていない場合には第1実施例と同様である
。
T Q3’ 、Q5’が導通状態になる。同時にビッ
ト線が選択されている場合には、書き込み回路により書
き込みデータに応じてBLW′またはB L w ’が
低レベルとなり、低レベルとなったビット線に接続され
ているpMO5TQ4’またはQ6’が導通状態になり
、インバータG1”またはG2’の入力端子を高レベル
に引き上げてデータの書き込みが行われる。またビット
線が選択されていない場合には第1実施例と同様である
。
[発明の効果]
以上説明したように、本発明はビット線、ワード線にゲ
ートをそれぞれ接続された2個のnM。
ートをそれぞれ接続された2個のnM。
STにより、メモリーセル内の一方の節点電位を低レベ
ルに引き下げて書き込みを行うので、非選択のビット線
電位がメモリーセル内の情報により変化することはない
ので、書き込み時の消費電力を減少できる効果がある。
ルに引き下げて書き込みを行うので、非選択のビット線
電位がメモリーセル内の情報により変化することはない
ので、書き込み時の消費電力を減少できる効果がある。
また非選択のビット線に接続されているメモリーセルは
アクセスされないのでデータ保護用のプリチャージ回路
を削除して、チップ面積を低減できる効果がある。
アクセスされないのでデータ保護用のプリチャージ回路
を削除して、チップ面積を低減できる効果がある。
第1図は本発明の第1実施例の回路図、第2図は本発明
の第2実施例の回路図、第3図は従来例の回路図である
。 Gl、 Gl’、 G2゜ G2’、G3.G4・・・・・・インバータ、Ql、
Ql’、 G2゜ Q2I Q3〜Q10・・・nチャンネルMOSトラン
ジスタ、 Q3’〜Q6’ ・・・・・・pチャンネルMOSト
ランジスタ、 GND・・・・・・・・・・接地端子、VDD・・・・
・・・・・・電源端子、Ml。 Ml’ M2゜ WLW’ WLw 1 。 M2’ Mn。 M n ’ ・メモリーセル、 WLW2゜ WL w n ・書き込み用ワード線。 BLa。 丁rτ。 BLb。 百ゴアF・ ・ビット線、 WLal。 WLa2゜ WLan。 WLbl。 WL b 2゜ WLbn ・ ・ワード線、 PC。 P Ca。 PCb ・ ・プリチャージ回路、
の第2実施例の回路図、第3図は従来例の回路図である
。 Gl、 Gl’、 G2゜ G2’、G3.G4・・・・・・インバータ、Ql、
Ql’、 G2゜ Q2I Q3〜Q10・・・nチャンネルMOSトラン
ジスタ、 Q3’〜Q6’ ・・・・・・pチャンネルMOSト
ランジスタ、 GND・・・・・・・・・・接地端子、VDD・・・・
・・・・・・電源端子、Ml。 Ml’ M2゜ WLW’ WLw 1 。 M2’ Mn。 M n ’ ・メモリーセル、 WLW2゜ WL w n ・書き込み用ワード線。 BLa。 丁rτ。 BLb。 百ゴアF・ ・ビット線、 WLal。 WLa2゜ WLan。 WLbl。 WL b 2゜ WLbn ・ ・ワード線、 PC。 P Ca。 PCb ・ ・プリチャージ回路、
Claims (1)
- 第1、第2のインバータと、第1、第2、第3、第4
、第5、第6の電界効果トランジスタとを有し、第1の
インバータの入力端子が第1の電界効果トランジスタの
一方の端子と第2のインバータの出力端子とに接続され
、第2のインバータの入力端子が第2の電界効果トラン
ジスタの一方の端子と第1のインバータの出力端子とに
接続され、第3、第4の電界効果トランジスタが第1の
インバータの入力端子と一方の電源端子との間に直列接
続され、第5、第6の電界効果トランジスタが第2のイ
ンバータの入力端子と一方の電源端子との間に直列接続
され、第1の電界効果トランジスタの他方の端子が情報
読み出し用の第1のビット線に接続され、第2の電界効
果トランジスタの他方の端子が情報読み出し用の第2の
ビット線に接続され、第1、第2の電界効果トランジス
タの制御端子が読出し用のワード線に共通接続され、第
3、第5の電界効果トランジスタの制御端子が書き込み
用のワード線に共通接続され、第4の、電界効果トラン
ジスタが書き込み用の第3のビット線に接続され、第6
の電界効果トランジスタが書き込み用の第4のビット線
に接続されて構成されたことを特徴とするマルチポート
メモリーセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63214213A JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0262788A true JPH0262788A (ja) | 1990-03-02 |
JP2718084B2 JP2718084B2 (ja) | 1998-02-25 |
Family
ID=16652097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63214213A Expired - Lifetime JP2718084B2 (ja) | 1988-08-29 | 1988-08-29 | マルチポートメモリーセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2718084B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05282877A (ja) * | 1992-01-17 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US5430685A (en) * | 1993-07-05 | 1995-07-04 | Nec Corporation | Multi-port random access memory device having memory cell rewritable through single input port |
US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
-
1988
- 1988-08-29 JP JP63214213A patent/JP2718084B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05282877A (ja) * | 1992-01-17 | 1993-10-29 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US5430685A (en) * | 1993-07-05 | 1995-07-04 | Nec Corporation | Multi-port random access memory device having memory cell rewritable through single input port |
US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
Also Published As
Publication number | Publication date |
---|---|
JP2718084B2 (ja) | 1998-02-25 |
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