JPH0636575A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体記憶装置に関し、比較的簡
易な構成で書き込みの容易性とデータ保持の安定性の両
立を図ると共に、コラムセレクタを使用したデータ書き
込みの場合でも他のビットのデータ反転現象を抑制する
ことを目的とする。 【構成】 メモリセルＭＣの２つの入出力ノードＮ１，
Ｎ２と対応する相補ビット線ＢＬ，ＢＬＸの間にそれぞ
れ接続され且つ一方のワード線ＲＷＬの電位に応答する
第１のトランスファゲート３，４と、該メモリセルの少
なくとも一方の入出力ノードと対応するビット線の間に
それぞれ接続され且つ他方のワード線ＷＷＬの電位およ
び対応するコラム選択線ＣＬＭの電位に応答する第２の
トランスファゲート５，６を有し、メモリセルに対する
データの読み出しまたは書き込みに応じてそれぞれ対応
するワード線を択一的に選択レベルにすると共に、デー
タ書き込み時には対応するコラム選択線を選択レベルに
するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、スタティック型ランダム・アクセス・メモリ
（ＳＲＡＭ）においてコラム選択を行う場合のメモリセ
ルの構成に関する。近年、ブックタイプやノート型のパ
ーソナルコンピュータに、カード型のＲＡＭディスクが
広く用いられるようになってきた。ＲＡＭディスクは、
フロッピィと同様な感覚で取り扱うことができ、しかも
読み出し／書き込み速度がフロッピィに比べて格段に早
いという優れた特長を持っている。このようなＲＡＭデ
ィスクのデータ保持は、一般にカード内のバッテリによ
って賄われており、係る内蔵型バッテリの電力容量は極
めて少ないものであるから、より低電力型のＲＡＭデバ
イスが要求されている。

【０００２】

【従来の技術】一般に、低電力型ＳＲＡＭに用いられる
メモリセルは、図９に示すような構成を有している。図
中、ＢＬ，ＢＬＸは相補ビット線、ＷＬはワード線、Ｍ
Ｃは逆並列接続された２個のインバータ１，２から成る
フリップフロップ構成のスタティック型メモリセル、３
および４はメモリセルＭＣの２つの入出力ノードＮ１，
Ｎ２と相補ビット線ＢＬ，ＢＬＸの間にそれぞれ接続さ
れたトランスファゲートを示し、該トランスファゲート
はそれぞれワード線ＷＬの電位に応答するｎチャネルト
ランジスタで構成されている。

【０００３】この構成において、メモリセルＭＣへのデ
ータ書き込みは、例えば一方の相補ビット線ＢＬに
“Ｈ”レベルの電位、他方の相補ビット線ＢＬＸに
“Ｌ”レベルの電位をそれぞれ与え、ワード線ＷＬを所
定の選択レベルにすることにより行われる。すなわち、
ワード線ＷＬの電位により２つのトランスファゲートト
ランジスタ３，４が導通（オン）し、一方のトランスフ
ァゲートトランジスタ３を介してビット線ＢＬの“Ｈ”
レベルの電位がフリップフロップの一方のノードＮ１に
伝達されると同時に、他方のトランスファゲートトラン
ジスタ４を介してビット線ＢＬＸの“Ｌ”レベルの電位
がフリップフロップの他方のノードＮ２に伝達される。
フリップフロップは、各ノードＮ１，Ｎ２の電位レベル
を維持するようにその状態を決定してデータを保持する
（ラッチ動作）。一方、メモリセルＭＣからのデータ読
み出しは、各相補ビット線ＢＬ，ＢＬＸを“Ｈ”レベル
と“Ｌ”レベルの例えば中間電位（リセット電位）に
し、ワード線ＷＬを所定の選択レベルにすることにより
行われる。すなわち、ワード線ＷＬの電位により２つの
トランスファゲートトランジスタ３，４が導通（オン）
し、上記フリップフロップの各ノードＮ１，Ｎ２に保持
された電位レベルが、それぞれトランスファゲートトラ
ンジスタ３，４を介して相補ビット線ＢＬ，ＢＬＸに伝
達される。

【０００４】かかる従来の半導体記憶装置では、書き込
みと読み出しの双方で共通のトランスファゲートトラン
ジスタを使用する構成となっていたため、例えばトラン
スファゲートトランジスタのチャネル幅を大きく（つま
りチャネル抵抗を小さく）設計した場合には、書き込み
が容易になって高速化を図れるという利点があるが、そ
の反面、読み出しの際にフリップフロップの各ノードの
電位レベルが誤って反転することがあり（ラッチ部の電
位反転現象）、データ保持の安定性が低下するといった
問題点があった。また、これとは逆に、トランスファゲ
ートトランジスタのチャネル幅を小さく（つまりチャネ
ル抵抗を大きく）設計した場合には、ラッチ部の電位が
反転し難くなり、データ保持の安定性を向上できるとい
う利点があるが、その反面、書き込みが困難になって高
速化が損なわれるといった問題点があった。特に大きな
問題点となるのは、設計マージンが小さいとデバイスを
実際に作った場合に、歩留りが低下し、また不良品の混
入の可能性が高くなることである。

【０００５】これに対処するためのメモリセル構成とし
ては、例えば図１０に示すものが知られている。図中、
ＷＢＬ，ＷＢＬＸは書き込み用相補ビット線、ＲＢＬ，
ＲＢＬＸは読み出し用相補ビット線、ＷＷＬは書き込み
用ワード線、ＲＷＬは読み出し用ワード線を示す。ま
た、スタティック型メモリセルＭＣは、それぞれ書き込
み用ワード線ＷＷＬの電位に応答するｎチャネル型のト
ランスファゲートトランジスタ３ａおよび４ａを介し
て、それぞれ書き込み用相補ビット線ＷＢＬ，ＷＢＬＸ
に接続されると共に、それぞれバッファ７ａ，８ａおよ
び、それぞれ読み出し用ワード線ＲＷＬの電位に応答す
るｎチャネル型のトランスファゲートトランジスタ５ａ
および６ａを介して、それぞれ読み出し用相補ビット線
ＲＢＬ，ＲＢＬＸに接続されている。

【０００６】この構成によれば、バッファ７ａ，８ａの
緩衝作用により、読み出し時のデータ反転（つまりラッ
チ部の電位反転現象）を回避でき、書き込みの容易性
（つまり高速化）とデータ保持の安定性とを両立するこ
とができる。しかしながら図１０の構成では、ポート数
の増加（図９の構成ではデータの書き込み／読み出しを
共通のビット線により行う１ポート型ＲＡＭであったの
に対し、この構成ではデータの書き込み／読み出しをそ
れぞれ専用のビット線により行う２ポート型ＲＡＭであ
る）と、バッファの使用により、読み出し時のデータ反
転現象の発生を防止するものであったため、バッファ用
のゲートが別途に必要となり、そのために回路構成が複
雑化し、また１ビット当たりの集積度が低下するといっ
た問題点がある。

【０００７】上述した従来の半導体記憶装置における問
題点を解消するために、本件出願人は以前、図１１，図
１２に示すようなメモリセル構成を提案した（平成３年
７月１８日付提出の特願平３−１７８１５７号参照）。
図１１の構成では、メモリセルＭＣの一方の入出力ノー
ドＮ１と一方の相補ビット線ＢＬの間に２つのトランス
ファゲートトランジスタ（ｐチャネルトランジスタ３お
よびｎチャネルトランジスタ５）が並列に接続され、且
つ、メモリセルＭＣの他方の入出力ノードＮ２と他方の
相補ビット線ＢＬＸの間に２つのトランスファゲートト
ランジスタ（ｐチャネルトランジスタ４およびｎチャネ
ルトランジスタ６）が並列に接続されている。そして、
データ書き込み時には各トランスファゲートの並列トラ
ンジスタの一方（図示の例ではトランジスタ５，６）が
オンし、データ読み出し時には並列トランジスタの他方
（図示の例ではトランジスタ３，４）がオンするよう
に、書き込み用ワード線ＷＷＬまたは読み出し用ワード
線ＲＷＬが択一的に選択レベルとされる。

【０００８】これによって、並列トランジスタのチャネ
ル幅を調節したり、あるいはトランジスタの導電型（ｐ
チャネル型またはｎチャネル型）を適宜選択したりする
だけで、回路構成を複雑化することなく、書き込みの容
易性とデータ保持の安定性との両立を図ることができ
る。なお、図１２の構成では、図１１に用いられたｐチ
ャネルトランジスタ３，４の代わりにｎチャネルトラン
ジスタ７，８が用いられている。他の回路構成とその動
作については、図１１の場合と同様であるのでその説明
は省略する。

【０００９】

【発明が解決しようとする課題】図１１，図１２に示す
ようなメモリセル構成を持った従来のＳＲＡＭでは、コ
ラム選択を行わない、もしくは行う必要が無い場合には
全く問題ないが、ＳＲＡＭのワード数とビット数の関係
でコラムセレクタを使用してコラム選択を行う必要が有
る場合に、以下の問題が生じる。

【００１０】すなわち、図１３に示すようにコラムセレ
クタを使用した半導体記憶装置において、書き込み動作
時に、例えば相補ビット線ＢＬ１，ＢＬＸ１を選択して
のメモリセルに書き込みを行うと、のメモリセルが
接続されている相補ビット線ＢＬ２，ＢＬＸ２の電位に
より、のメモリセルの内容が書き換えられてしまう可
能性がある。つまり、のメモリセルにおけるフリップ
フロップの各ノードの電位レベルが誤って反転するとい
った不都合（ラッチ部の電位反転現象）が発生し、デー
タ保持の安定性が低下するといった問題が生じる。この
ため、のメモリセルを選択してデータを読み出す際
に、本来のデータ（つまり、ラッチされていたデータ）
とは異なるデータが出力されることになり、好ましくな
い。

【００１１】本発明は、かかる従来技術における課題に
鑑み創作されたもので、比較的簡易な構成で書き込みの
容易性とデータ保持の安定性の両立を図ると共に、コラ
ムセレクタを使用したデータ書き込みの場合でも他のビ
ットのデータ反転現象を抑制することができる半導体記
憶装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、データ書き込み時に相補ビット線を選
択メモリセルに接続するためのトランスファゲートが、
当該メモリセルに対応するコラムを選択する信号に応答
して導通（オン）するように、メモリセルの回路構成を
工夫している。

【００１３】従って、本発明の半導体記憶装置は、複数
対のワード線および複数対の相補ビット線の交差部にそ
れぞれ配設されたフリップフロップ構成のメモリセル
と、各メモリセルのデータを対応する相補ビット線対に
伝達するための第１のトランスファゲートと、各相補ビ
ット線対のデータを対応するメモリセルに伝達するため
の第２のトランスファゲートとを具備し、前記第１のト
ランスファゲートは、対応するメモリセルの２つの入出
力ノードと対応する相補ビット線対の各ビット線との間
にそれぞれ接続され且つ対応するワード線対の一方のワ
ード線にゲートがそれぞれ接続された第１および第２の
トランジスタを有し、前記第２のトランスファゲート
は、対応するメモリセルの２つの入出力ノードの少なく
とも一方と対応する相補ビット線との間に直列に接続さ
れ且つ対応するワード線対の他方のワード線および対応
するコラム選択線にそれぞれゲートが接続された第３お
よび第４のトランジスタを有し、各メモリセルに対する
データの読み出しまたは書き込みに応じてそれぞれ対応
するワード線対の一方のワード線または他方のワード線
を択一的に選択レベルにすると共に、データ書き込み時
には対応するコラム選択線を選択レベルにすることを特
徴とする。

【００１４】

【作用】上述した構成によれば、データ書き込み時に
は、対応する書き込み用ワード線と対応するコラム選択
線の双方を選択レベルにすることにより第２のトランス
ファゲートの第３および第４のトランジスタが導通（オ
ン）し、データ読み出し時には、対応する読み出し用ワ
ード線を選択レベルにすることにより第１のトランスフ
ァゲートの第１および第２のトランジスタが導通（オ
ン）する。これによって、各トランスファゲートトラン
ジスタのチャネル幅を調節したり、あるいはトランジス
タの導電型（ｐチャネル型またはｎチャネル型）を適宜
選択したりするだけで、回路構成を複雑化することな
く、書き込みの容易性とデータ保持の安定性を両立させ
ることができる。

【００１５】また、コラムセレクタを使用してデータ書
き込みを行う場合、選択メモリセルに対応するコラム選
択線と書き込み用ワード線の双方を選択レベルとした時
に始めて、当該メモリセルへのデータ書き込みが行われ
る。この時、他のメモリセルに対応する書き込み用ワー
ド線は非選択レベルにあるので、該非選択メモリセルは
各々の相補ビット線から切り離されている。従って、コ
ラムセレクタを使用してデータ書き込みを行った場合で
も、従来形に見られたような問題点（他のビットのデー
タ反転現象）を解消することができる。

【００１６】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。

【００１７】

【実施例】図１に本発明の一実施例としての半導体記憶
装置における要部、すなわちメモリセル部の構成が示さ
れる。本実施例では、２つのインバータ１，２が逆並列
接続されて成るＣＭＯＳ型のフリップフロップで構成さ
れたメモリセルＭＣの２つの入出力ノードＮ１，Ｎ２の
一方（図示の例ではノードＮ１）と対応する相補ビット
線ＢＬとの間に、データ書き込み時に選択レベルとされ
る書き込み用ワード線ＷＷＬの電位に応答するｎチャネ
ルトランジスタ５と、同じくデータ書き込み時に選択レ
ベルとされるコラム選択線ＣＬＭの電位に応答するｎチ
ャネルトランジスタ６とが直列に接続されていることを
特徴としている。他の回路構成については、図１１の構
成と同様であるのでその説明は省略する。

【００１８】この構成において、データ読み出しを行う
場合には、選択メモリセルに対応する相補ビット線Ｂ
Ｌ，ＢＬＸに所定のリセット電位（例えばゼロ電位）を
与え、対応する読み出し用ワード線ＲＷＬを所定の選択
レベルにする。これによって、ワード線ＲＷＬの選択レ
ベルにより２つのトランスファゲートトランジスタ３，
４が導通（オン）し、上記フリップフロップの各ノード
Ｎ１，Ｎ２に保持された電位レベルがそれぞれ対応する
相補ビット線ＢＬ，ＢＬＸに伝達され、それによって相
補ビット線ＢＬ，ＢＬＸ上の電位が変化する（読み出し
動作）。

【００１９】一方、データ書き込みを行う場合には、選
択メモリセルに対応する相補ビット線ＢＬ，ＢＬＸに所
定の書き込み電位（例えば一方の相補ビット線ＢＬに
“Ｈ”レベルの電位、他方の相補ビット線ＢＬＸに
“Ｌ”レベルの電位）を与え、対応する書き込み用ワー
ド線ＷＷＬを所定の選択レベルにすると共に、該選択メ
モリセルに対応するコラム選択線ＣＬＭを所定の選択レ
ベルにする。これによって、ワード線ＷＷＬおよびコラ
ム選択線ＣＬＭの各選択レベルにより２つのトランスフ
ァゲートトランジスタ５，６が導通（オン）し、各トラ
ンスファゲート５，６を介してビット線ＢＬの“Ｈ”レ
ベルの電位がフリップフロップ（メモリセルＭＣ）の一
方のノードＮ１に伝達される。これによって、該メモリ
セルにおけるインバータ１が機能し、その出力端（他方
のノードＮ２）の電位を“Ｌ”レベルにすると共に、こ
の“Ｌ”レベルの電位を受けてインバータ２が機能し、
その出力端（一方のノードＮ１）の電位を“Ｈ”レベル
にする。このようにフリップフロップは、各ノードＮ
１，Ｎ２の電位レベルを維持するようにその状態を決定
してデータをラッチする（書き込み動作）。

【００２０】上述の動作から分かるように、データ書き
込み時とデータ読み出し時では、オンするトランスファ
ゲートトランジスタはそれぞれ異なる。つまり、データ
書き込み時にはｎチャネルトランジスタ５，６がオン
し、データ読み出し時にはｐチャネルトランジスタ３，
４がオンする。一般に、トランジスタのサイズが同じ場
合、ｎチャネルトランジスタのチャネル抵抗に比して、
ｐチャネルトランジスタのチャネル抵抗の方が大きいこ
とは知られている。

【００２１】従って、本実施例のメモリセル構成によれ
ば、データ書き込み時にはｎチャネルトランジスタ５，
６のオンにより書き込み時の抵抗を相対的に小さくする
ことができ、一方、データ読み出し時にはｐチャネルト
ランジスタ３，４のオンにより読み出し時の抵抗を相対
的に大きくすることができる。これによって、比較的簡
易な回路構成でありながら、書き込みの容易性（つまり
書き込みの高速化）とデータ保持の安定性との両立を図
ることができる。

【００２２】また、コラムセレクタを使用してデータ書
き込みを行う場合、書き込みが行われるメモリセル（選
択メモリセル）に対応するコラム選択線ＣＬＭをコラム
セレクタの選択出力に基づいて選択レベルとし、さらに
該選択メモリセルに対応する書き込み用ワード線ＷＷＬ
を選択レベルとした時に始めて、当該メモリセルへのデ
ータ書き込みが行われる。この時、他のメモリセルに対
応する書き込み用ワード線ＷＷＬは非選択レベルにある
ので、該非選択メモリセルはそれぞれ相補ビット線（図
１の例ではビット線ＢＬ）から切り離されている。

【００２３】従って、コラムセレクタを使用してデータ
書き込みを行った場合でも、図１３に関連して説明した
ような従来の問題点（すなわち、選択ビット線に対応す
るメモリセルにデータを書き込んだ時に、他の非選択ビ
ット線に対応するメモリセルの内容が書き換えられてし
まうといった不都合）を解消することができる。これに
よって、データ読み出し時にはメモリセル内にラッチさ
れているデータの反転現象を抑えることができ、またコ
ラムセレクタを使用したデータ書き込み時には他のビッ
トのデータの反転現象を抑えることができる。

【００２４】なお、各トランスファゲートトランジスタ
３，４，５，６の好ましいチャネル幅は、全トランジス
タの各チャネル長を同じとし、且つインバータ１，２を
構成する各トランジスタのチャネル幅を「１」とする
と、「１．０〜０．５」程度が適当である。また、上記
構成においてデータ書き込み時に、ｎチャネルトランジ
スタ５，６に加えて、本来はデータ読み出し用のｐチャ
ネルトランジスタ３，４もオンさせるようにすれば、メ
モリセルＭＣと相補ビット線ＢＬ，ＢＬＸ間の等価抵抗
（つまり書き込み時の抵抗）はより一層小さくなるの
で、書き込みの容易性をさらに改善することができる。
特に、“Ｈ”レベルのデータを書き込む場合、電源電圧
マージンの幅は狭いため、このように読み出し用のトラ
ンスファゲートも同時に導通させて電圧マージンを拡げ
るようにすれば、その書き込みは容易になる。図１の例
では、ｐチャネルトランジスタ４を主にして書き込みが
行われる。

【００２５】図２には図１の回路の動作波形が示され
る。図中、（ａ）は書き込み用ワード線ＷＷＬおよび読
み出し用ワード線ＲＷＬの双方を活性化（つまり選択）
した場合の動作波形を示し、（ｂ）は読み出し用ワード
線ＲＷＬを非活性化（つまり非選択）して書き込み用ワ
ード線ＷＷＬのみを活性化した場合の動作波形を示す。
特に、“Ｈ”レベルのデータを書き込む場合のメモリセ
ルの内部電位（ノードＮ１，Ｎ２の電位）を比較する
と、両者間の違いがはっきりする。すなわち、（ａ）の
場合には“Ｈ”レベルのデータ書き込み時に双方のワー
ド線ＷＷＬおよびＲＷＬを活性化して全てのトランスフ
ァゲートをオンさせるようにしているので、比較的広い
電圧マージンの幅を持ってデータ書き込みが行われるの
に対し、（ｂ）の場合には“Ｈ”レベルのデータ書き込
み時に書き込み用ワード線ＷＷＬのみを活性化して書き
込み用のトランスファゲートのみをオンさせるようにし
ているので、その電圧マージンの幅は比較的狭くなり、
（ａ）の場合に比べて書き込みを容易に行うことができ
ない。

【００２６】図１の実施例では、書き込み用のトランス
ファゲートと読み出し用のトランスファゲートを異なる
導電型（ｎチャネル型およびｐチャネル型）のトランジ
スタで構成した場合について説明したが、これは、同じ
導電型のトランジスタで構成してもよい。その一例は図
３に示される。図３に示す実施例では、図１に用いられ
たｐチャネルトランジスタ３，４の代わりにｎチャネル
トランジスタ７，８が用いられている。他の回路構成と
その動作については、図１の場合と同様であるのでその
説明は省略する。

【００２７】なお、図３の回路構成の場合には、書き込
み用のトランスファゲートトランジスタ５，６のチャネ
ル幅と読み出し用のトランスファゲートトランジスタ
７，８のチャネル幅に差をつけるか、あるいはデータ書
き込み時に全てのトランスファゲートトランジスタをオ
ンさせるようにするのが望ましい。各トランスファゲー
トトランジスタ５，６，７，８の好ましいチャネル幅
は、全トランジスタの各チャネル長を同じとし、且つイ
ンバータ１，２を構成する各トランジスタのチャネル幅
を「１」とすると、書き込み側のトランジスタ５，６で
「１．０〜０．５」程度、読み出し側のトランジスタ
７，８で「０．５〜０．２５」程度が適当である。

【００２８】同様に、図４には図３の回路の動作波形が
示される。図５には上記各実施例の回路が適用される半
導体記憶装置の全体構成が示される。図中、１０は複数
対のワード線と複数対の相補ビット線の交差部にそれぞ
れＳＲＡＭセルが配設されて成るメモリセルマトリク
ス、１１は外部からの制御信号（アクティブ・ローのチ
ップイネーブル信号ＣＥＸおよびライトイネーブル信号
ＷＥＸ）に応答して内部制御用のタイミング信号を生成
する制御バッファ、１２は外部からのアドレス信号ＡＤ
Ｄのバッファリングを行うアドレスバッファ、１３は制
御バッファ１１からの制御信号とアドレスバッファ１２
からのアドレス情報に基づいて上記複数対のワード線の
いずれか１対を選択するロウデコーダ、１４は同じく制
御バッファ１１からの制御信号とアドレスバッファ１２
からのアドレス情報に基づいて上記複数対の相補ビット
線のいずれか１対を選択するコラムデコーダ、１５は選
択された相補ビット線を対応する相補データ線に接続す
るコラムセレクタ、１６は制御バッファ１１からの制御
信号に基づいて制御パルスを発生するパルス発生器、１
７はパルス発生器１６からの制御パルスに応答して選択
相補ビット線をリセット状態にするビット線イコライザ
回路、１８は制御バッファ１１およびパルス発生器１６
からの制御信号に基づいて選択相補ビット線のデータを
増幅し、出力データＤ_OUT として外部に出力する読み出
し増幅回路、１９は制御バッファ１１からの制御信号に
基づいて外部からの入力データＤ_INを増幅し、選択相補
ビット線に送出する書き込み増幅回路、そして、２０は
選択された相補ビット線（つまりコラム）の信号のバッ
ファリングを行うコラム選択バッファを示す。

【００２９】なお、図１，図３の各実施例の構成と対比
させると、メモリセルＭＣおよびトランスファゲート
（トランジスタ３〜８）はメモリセルマトリクス１０の
一部に相当する。図６には、図１の回路が適用された場
合の図５の構成におけるワード線駆動に係る部分の回路
構成が示される。

【００３０】なお、図示の回路は、簡単化のため、２ビ
ット分のアドレス信号（ＡＤＤ０，ＡＤＤ１）を入力す
る場合のアドレスバッファ１２およびロウデコーダ１３
の構成を示している。アドレスバッファ１２は、アドレ
ス信号ＡＤＤ０，ＡＤＤ１にそれぞれ応答するインバー
タ３１，３２と、該インバータの各出力にそれぞれ応答
するインバータ３３，３４を有している。また、ロウデ
コーダ１３は、プリデコーダ、デコーダおよびワード線
バッファを有している。プリデコーダは、インバータ３
１，３２の各出力に応答するナンドゲート４１と、イン
バータ３２，３３の各出力に応答するナンドゲート４２
と、インバータ３１，３４の各出力に応答するナンドゲ
ート４３と、インバータ３３，３４の各出力に応答する
ナンドゲート４４と、ナンドゲート４１〜４４の各出力
にそれぞれ応答するインバータ４５〜４８とを有してい
る。デコーダは、各インバータ４５〜４８から出力され
た信号を適宜組み合わせた信号にそれぞれ応答するナン
ドゲート５１〜５４を有している。

【００３１】また、ワード線バッファは、ライトイネー
ブル信号ＷＥＸに応答するインバータ６０と、ナンドゲ
ート５１〜５４の各出力にそれぞれ応答するインバータ
６１〜６４と、インバータ６１〜６４の各出力にそれぞ
れ応答して読み出し用ワード線ＲＷＬ０〜ＲＷＬ３をそ
れぞれ駆動するインバータ６５〜６８と、インバータ６
０の出力およびインバータ６１，６２の出力に応答する
ナンドゲート６９，７０と、インバータ６０の出力およ
びインバータ６３，６４の出力に応答するナンドゲート
７１，７２と、ナンドゲート６９〜７２の各出力にそれ
ぞれ応答して書き込み用ワード線ＷＷＬ０〜ＲＷＬ３を
それぞれ駆動するインバータ７３〜７６とを有してい
る。

【００３２】図７には、図３の回路が適用された場合の
図５の構成におけるワード線駆動に係る部分の回路構成
が示される。この場合には、読み出し用ワード線ＲＷＬ
０〜ＲＷＬ３に接続されるトランスファゲートは図６の
場合とは逆のｎチャネルトランジスタであるので、論理
合わせのために図６の構成に加えて、インバータ６５〜
６８の各出力端と読み出し用ワード線ＲＷＬ０〜ＲＷＬ
３の間にそれぞれインバータ７７〜８０が接続されてい
る。他の回路構成とその動作については、図６の回路構
成と同じであるのでその説明は省略する。

【００３３】なお、上述した実施例のメモリセル構成
は、設計マージンが広くなるのでＭＯＳ系の半導体集積
回路に対して有用であるが、特に、トランジスタのチャ
ネル幅が固定であるためにそのレシオ調節ができないマ
スタスライス型集積回路（ゲートアレイ等）に対して
は、ｐチャネルトランジスタを積極的に利用することが
できるので、大いに有用である。

【００３４】図８には、図１の回路をゲートアレイに適
用した場合のレイアウトの一例が示される。同図におい
て、破線で囲まれた部分はそれぞれトランスファゲート
トランジスタ３，４，５，６の領域に相当し、該トラン
ジスタ領域の内側の領域にメモリセルＭＣを構成する２
つのインバータが形成されている。なお、右下がりのハ
ッチングで示される部分はアルミニウム（Ａｌ）の第１
の配線層（ＬＡ）、右上がりのハッチングで示される部
分はアルミニウム（Ａｌ）の第２の配線層（ＬＢ）、黒
丸（●）は半導体バルクとＡｌ配線層（ＬＡ）とのコン
タクトホール、そして黒四角（■）はＡｌ配線層（Ｌ
Ａ）とＡｌ配線層（ＬＢ）とのコンタクトホールを表し
ている。

【００３５】

【発明の効果】以上説明したように本発明によれば、回
路構成を複雑化することなく、書き込みの容易性とデー
タ保持の安定性を両立させることができ、また、コラム
セレクタを使用してデータ書き込みを行った場合でも、
従来形に見られたような、他のビットのデータが反転す
るといった不都合を解消することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例としての半導体記憶装置にお
ける要部構成図である。

【図２】図１の回路の動作波形図である。

【図３】本発明の他の実施例としての半導体記憶装置に
おける要部構成図である。

【図４】図３の回路の動作波形図である。

【図５】図１または図３の回路が適用される半導体記憶
装置の全体構成図である。

【図６】図１の回路が適用された場合の図５の構成にお
けるワード線駆動に係る部分の構成を示す回路図であ
る。

【図７】図３の回路が適用された場合の図５の構成にお
けるワード線駆動に係る部分の構成を示す回路図であ
る。

【図８】図１の回路のレイアウト図である。

【図９】従来形の第１の例としての半導体記憶装置にお
ける要部構成図である。

【図１０】従来形の第２の例としての半導体記憶装置に
おける要部構成図である。

【図１１】従来形の第３の例としての半導体記憶装置に
おける要部構成図である。

【図１２】従来形の第４の例としての半導体記憶装置に
おける要部構成図である。

【図１３】コラムセレクタ使用時の説明図である。

【符号の説明】

１，２…インバータ ３，４…読み出し用トランスファゲート（ｐチャネルト
ランジスタ） ５，６…書き込み用トランスファゲート（ｎチャネルト
ランジスタ） ７，８…読み出し用トランスファゲート（ｎチャネルト
ランジスタ） ＢＬ，ＢＬＸ…相補ビット線 ＣＬＭ…コラム選択線 ＭＣ…メモリセル Ｎ１，Ｎ２…メモリセルの入出力ノード ＲＷＬ…読み出し用ワード線 ＷＷＬ…書き込み用ワード線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数対のワード線および複数対の相補ビ
   ット線の交差部にそれぞれ配設されたフリップフロップ
   構成のメモリセル（ＭＣ）と、 各メモリセルのデータを対応する相補ビット線対に伝達
   するための第１のトランスファゲートと、 各相補ビット線対のデータを対応するメモリセルに伝達
   するための第２のトランスファゲートとを具備し、 前記第１のトランスファゲートは、対応するメモリセル
   の２つの入出力ノード（Ｎ１，Ｎ２）と対応する相補ビ
   ット線対の各ビット線（ＢＬ，ＢＬＸ）との間にそれぞ
   れ接続され且つ対応するワード線対の一方のワード線
   （ＲＷＬ）にゲートがそれぞれ接続された第１および第
   ２のトランジスタ（３，４；７，８）を有し、 前記第２のトランスファゲートは、対応するメモリセル
   の２つの入出力ノードの少なくとも一方（Ｎ１）と対応
   する相補ビット線（ＢＬ）との間に直列に接続され且つ
   対応するワード線対の他方のワード線（ＷＷＬ）および
   対応するコラム選択線（ＣＬＭ）にそれぞれゲートが接
   続された第３および第４のトランジスタ（５，６）を有
   し、 各メモリセルに対するデータの読み出しまたは書き込み
   に応じてそれぞれ対応するワード線対の一方のワード線
   または他方のワード線を択一的に選択レベルにすると共
   に、データ書き込み時には対応するコラム選択線を選択
   レベルにすることを特徴とする半導体記憶装置。
2. 【請求項２】 前記第１および第２のトランジスタはそ
   れぞれｐチャネルトランジスタ（３，４）で構成され、
   前記第３および第４のトランジスタはそれぞれｎチャネ
   ルトランジスタ（５，６）で構成されていることを特徴
   とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記第１、第２、第３および第４のトラ
   ンジスタはそれぞれｎチャネルトランジスタ（７，８，
   ５，６）で構成されていることを特徴とする請求項１に
   記載の半導体記憶装置。
4. 【請求項４】 前記各メモリセルに対するデータの書き
   込み時に、対応するワード線対の双方のワード線を共に
   選択レベルにすることを特徴とする請求項１から３のい
   ずれかに記載の半導体記憶装置。