JPH0198188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＭＯＳトランジスタとバイポーラトランジス
タを組合わせたビット線センスアンプを用いて高速化と
高集積化を図った半導体記憶装置に関する。

（従来の技術） ダイナミック型ランダム・アクセス・メモリ（ｄＲＡＭ
）の集積度は、微細加工技術の進歩と共に高まり、微細
化による素子の性能向上によってｄ　ＲＡ　Ｍのアクセ
スタイムはますます短くなっている。今後ＭＯＳトラン
ジスタのゲート長が０．５μｍ程度あるいはそれ以下に
なってくると、素子の信頓性を確保するために電源電圧
を下げなければならず、これまでのような高速化は難し
くなる。そこでＭＯＳトランジスタより電流駆動能力の
大きいバイポーラトランジスタを一部に導入することに
より高速化を図ることが提案されている。例えば、ビッ
ト線センスアンプにバイポーラトランジスタをドライバ
としてＭＯＳトランジスタと組合わせた差動増幅器を用
いることが提案されている。この様な、バイポーラトラ
ンジスタとＭＯＳトランジスタを複合した回路構成は８
１Ｍ０５回路等と呼ばれ、特にＣＭＯ５回路とバイポー
ラトランジスタの組合わせ回路はＢＩＣＭＯ３回路等と
称される。この場合、ＢＩＣＭＯＳセンスアンプがＭＯ
Ｓトランジスタのみのセンスアンプに比べて面積が大き
くなることから、複数のビット線対に１組のＢ　Ｉ　Ｃ
ＭＯＳセンスアンプを設けることが提案されている（特
開昭６１−１４２５９４号公報、特開昭６１−１７０９
９２号公報等）。

ところでｄＲＡＭのメモリセルは、１トランジスタ／１
キヤパシタにより構成される破壊読出し型であるため、
読出した後回書込みが必要である。

このため従来は、ビット線センスアンプとしてＣＭＯＳ
フリップフロップを用い、これによりメモリセルの情報
センスと同時に再書込みを行っていた。メモリセルの情
報を高速に読み出すためには、このＣＭＯＳフリップフ
ロップを動作させる前にＢＩＣＭＯＳ差動増幅器を動作
させることが望ましい。しかし、ビット線をＢ　Ｉ　Ｃ
ＭＯＳ差動増幅器のドライバであるトランジスタのベー
スに直接接続すると、ビット線に転送されたメモリセル
の信号電荷がベース電流として流れてしまい、メモリセ
ルの情報が破壊される。そこで、ＢＩＣＭＯＳ差動増幅
器とビット線との間に入力インピーダンスの高いバッフ
ァ回路を設けることが提案されている。

第１１図は、従来のＢＩＣＭＯＳセンスアンプの一例で
ある。このセンスアンプは、ビット線対毎に設けられた
バッファ増幅器としてのＣＭＯＳ差動増幅器４１．４２
と、バイポーラトランジスタを用いたＢＩＣＭＯ５差動
増幅器５から構成される。ＣＭＯＳ増幅器４１．４２は
、負荷としてのｐチャネルＭＯＳｌ−ランジスタ用いた
カレントミラー型ＣＭ　ＯＳ増幅器である。ＣＭＯＳ増
幅器４１のドライバＭＯＳトランジスタＱ１．Ｑ２のゲ
ートがビット線対ＢＬＯ，ＢＬ、に接続され、ＣＭＯＳ
増幅器４２のドライバＭＯＳトランジスタＱ３．Ｑ４の
ゲートが別のビット線対ＢＬＩ。

ＢＬＩに接続されている。これらＣＭＯＳ増幅器４１．
４２の出力ノードＢ１．Ｂ２は共通にＢ　Ｉ　ＣＭＯＳ
差動増幅器の入力端子であるバイポーラトランジスタＴ
１．Ｔ２のベースに接続されている。ＣＭＯ８増幅器４
１＋４２は、活性化用ＭＯ，ＳトランジスタＱ９．ＱＩ
Ｏのゲートをカラム選択用クロックＣ３ＬＩ　、Ｃ５Ｌ
２で選択的に駆動することにより、いずれか一方が選ば
れる。

このようなりＩＣＭＯＳセンスアンプ用いた場合、２個
のバッファ用ＣＭＯＳ増幅器を１個のＢ　Ｉ　ＣＯ３差
動増幅器で共用しているために、データの干渉が生じる
という問題がある。例えばいま、カラム選択用クロック
がＣ５Ｌ、−“Ｈ”、Ｃ５Ｌ２−“Ｌ”であり、２組の
ビット線対の内ＢＬｏ、ＢＬＯが選択された場合を考え
る。このき非選択のビット線対ＢＬ、、ＢＬ、　　側の
ＣＭＯＳ増幅器４２では、ドライバＭＯＳトランジスタ
Ｑ３．Ｑ４はその共通ソースがフローティングであり、
ビット線ＢＬＩ、ＢＬ、の“Ｈ″。

“Ｌ”がはっきり決着がつくまでは、いずれもオンの状
態がある。そうすると、出力ノードＢｌ。

Ｂ２間には、これらＭＯＳ）ランジスタＱ３゜Ｑ４を介
して高抵抗ながら直流パスが形成される。

これがデータの干渉の原因となり、十分なセンス感度が
得られなくなる。また、出力ノードＢ１゜Ｂ２は、非選
択のビット線ＢＬ１．ＢＬ、側のＣＭＯＳ増幅器４２の
ドライバＭＯＳトランジスタＱ３．０４を介してビット
線ＢＬ、、ＢＬ１と容量結合するため、出力データに雑
音が入る。これも、センス感度の低下の原因となる。

（発明が解決しようとする問題点） 以上のように、ＢＩＣＭＯＳ差動増幅器を複数のビット
線対で共用する構成のＢＩＣＯＳセンスアンプでは、バ
ッファ回路としてのＣＭＯ３増幅器部分でデータの干渉
やノイズの混入があり、入力電位差が非常に大きくない
と正しいセンスができなくなり、ｄ　ＲＡ　Ｍの性能が
損われる、という問題があった。

本発明は、この様な問題を解決したｄ　ＲＡ　Ｍを提供
することを目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明は、バッファ回路としてのＣＭＯＳ差動増幅器（
第１の差動増幅器）と、その出力ノードに接続されるＢ
ＩＣＭＯＳ差動増幅器（第２の差動増幅器）とを基本と
し、ＢＩＣＯＳ差動増幅器が複数個のＣＭＯＳ増幅器毎
に設けられる構成のビット線センスアンプを有するｄＲ
ＡＭにおいて、ＣＭＯＳ増幅器のドライバＭＯ５）ラン
ジスタと出力ノードの間に、クロックにより制御される
スイッチング用ＭＯＳトランジスタを介在させたことを
特徴とする。

（作　用） この様な構成とすれば、ＣＭＯＳ増幅器のスイッチング
ＭＯＳトランジスタを非選択のビット線対に関してはオ
フとしておくことにより、ＣＭＯＳ増幅器の出力ノード
間のデータの干渉がなくなる。また、スイッチングＭＯ
Ｓトランジスタの存在により、ＣＭＯＳ増幅器の出力ノ
ードとビット線間の容量結合が小さくなり、雑音の混入
も抑制される。

（実施例） 以下、本発明の詳細な説明する。

第２図は、一実施例のｄＲＡＭの要部構成を示す。図に
おいて、１はｄＲＡＭセル（またはダミーセル）である
。ｄＲＡＭセルは第３図に示されるように・−個のＭＯ
ＳトランジスタＱＭと０・このキャパシタＣＭにより構
成される。この様なれてメモリアレイが構成されている
。メモリセルアレイに対して、各メモリセル１と情報電
荷の授受を行う複数対ビット線ＢＬ、ＢＬ　（ＢＬＯ。

ＢＬ、　５ＢＬ１　、ＢＬ、、−＝”）およびメモリセ
ル】を選択駆動するための複数本のワード線ＷＬ（ＷＬ
Ｏ、ＷＬＩ　、・・・）が配設されている。各ビット線
対ＢＬ、ＢＬには、情報読出しおよび書込みの際にアク
ティブ・リストアを行うためのＣＭＯＳフリップフロッ
プ２が設けられている。

このＣＭ、ＯＳフリップフロップ２は、第４図に示すよ
うに二個のｐチャネルＭＯＳトランジスタＱ　　、Ｑ　
　と二個のｎチャネルＭＯＳトランジスりＱ　　、Ｑ　
　からなる周知のものである。各ピット線対ＢＬ、ＢＬ
と入力データ線ＩＬ、ＩＬとの間には、書込み用の入力
回路３が設けられている。

この入力回路３は例えば第５図に示すように、カラム選
択クロックφＡが入るトランスファ・ゲート用ｎチャネ
ルＭＯＳトランジスタＱ　　、Ｑ　　と、書込みクロッ
クφνが入るトランスファ・ゲート用ｎチャネルＭＯＳ
トランジスタＱＱ　　とか３３’　　３４ ら構成されている。

ビット線センスアンプは、各ビット線対ＢＬ。

ＢＬに直接接続された第１の差動増幅器であるＣＭＯＳ
増幅器４　（４１，４２）と、このＣＭＯＳ増幅器４の
出力ノードに接続された第２の差動増幅器であるＢＩＣ
ＭＯ３ＩＣ型５とから構成されている。その具体的な構
成例は、第１図に示されている。ＣＭ　ＯＳ増幅器４ｔ
、４２は、ドライバとしてのｎチャネルＭＯｓトランジ
スタＱ１＋　Ｑ２　＋　Ｑ３＋　　Ｑ４　、電流源用ｎ
チャネルＭＯＳトランジスタＱ　ｓ　ｒ　Ｑ　ｔｏ　、
およびカレントミラー型負荷を構成するｐチャネルＭＯ
Ｓ）ランジスタＱｓ、Ｑｅ、Ｑ７．Ｑａを基本として構
成されている。ドライバＭＯＳトランジスタＱｌｌＱ２
と負荷用ＭＯＳトランジスタＱｓ、Ｑｓの間にはスイッ
チング用ｎチャネルＭＯＳトランジスタＱ　　、Ｑ　　
が設けられ、同様にドライバＭＯＳトランジスタＱ３．
Ｑ４と負荷用ＭＯＳ）ランジスタＱ７．Ｑ８の間にはス
イッチング用ｎチャネルＭＯＳｌ−ランジスタＱ　　、
Ｑ　　が設けられている。電流源用ＭＯＳトランジスタ
Ｑ９．ＱＩＯのゲートには好ましくは（１／２）Ｖ　　
以下の中間型Ｃ 位ＶＭが与えられる。図から明らかなようにこれらのＣ
ＭＯＳ増幅器４は、二対のビット線に対して一対の出力
ノードＢｔ＋Ｂ２が設けられる。

ＢＩＣＭＯ３差動増幅器５は、コレクタがそれぞれ出力
データ線ＯＬ、ＯＬに接続されエミッタが共通接続され
たドライバとしてのｎｐｎ　）ランジスタＴ　１　＋　
７２と、活性化用ｎチャネルＭＯＳトランジスタＱ１５
により構成されている。ＣＭＯＳ増幅器の二つの出力ノ
ードＢ１１Ｂ２がそれぞれトランジスタＴｌ、７２のベ
ースに接続される。

このようにＣＭＯＳ増幅器４の負荷を二対のビット線で
共用し、ＢＩＣＭＯＳ差動増幅器５を二対のビット線で
共用することより、ＭＯＳｌ−ランジスタに比べて占有
面積が大きくなるトランジスタを用いたことによるパタ
ーン面積の増大を抑制している。活性化用ＭＯＳトラン
ジスタＱ１５はクロックφによりの制御される。

出力データ線ＯＬ、ＯＬには、複、数のＢＩＣＭＯ’Ｓ
差動増幅器５に共通の負荷回路６が設けられている。こ
の負荷回路６は例えば第６図に示すように、ダイオード
接続したｎｐｎ　トランジスタＴ　３　＋　Ｔ　４と、
これらと並列接続されたｐチャネルＭＯＳ）ランジスタ
Ｑ　　、Ｑ　　を基本とする。

ｎｐｎ　トランジスタＴ３．’ｒ４は、出力データ線Ｏ
Ｌ、ＯＬに対して高速充電するための負荷である。これ
らと並列接続されたｐチャネルＭＯＳトランジスタＱＱ
　　は、ｎｐｎ）ランジスタ４１’　　４２ Ｔ３．Ｔ４によるＶＢＥの電圧降下によらず、出力デー
タｆｉＯＬ、ＯＬのＨ”レベルがＶ　まで出Ｃ るようにするためのものである。この負荷回路はこれら
の他、出力データ線ＯＬ、ＯＬをＶ　電位Ｃ に設定するためのプリチャージ用ｐチャネルＭＯＳトラ
ンジスタＱＱ　　およびイコライザ４３’　　　４４ としてｐチャネルＭＯＳトランジスタロ４５を有する。

これらのＭＯＳ）ランジスタはクロックφ　　により制
御される。

ＱＬ このように構成されたｄＲＡＭの動作第７図を用いて説
明する。

まず情報書込み動作は次の通りである。ロウ・アドレス
により選択されたワード線ＷＬが駆動されると、これに
より選択されたメモリセル１の情報が例えば（１／２）
Ｖ　　にプリチャージされたＣ ビット線ＢＬ、ＢＬに現われる。この後、カラム・アド
レスにより選択された入力回路３が開き、入力データ線
ＩＬ、ＩＬから書込むべき情報が入力される。その後、
ＣＭＯＳフリップフロップ２の電源クロックφ　　、φ
　　が入り、ＣＭｏ５ＳＡＮ　　　ＳＡＰ フリップフロップ２が動作してメモリセル１への情報書
込みが行われる。

次に読出し動作を説明すると、選択されたワード線ＷＬ
が立上がり、メモリセルの情報がビット線ＢＬ、ＢＬに
現われる。いま、カラム選択信号線がＣＳＬ、−“Ｈ″
、Ｃ３Ｌ２−“Ｌ″′である場合を考えると、ビット線
ＢＬＯ，ＢＬ、側のＣＭＯＳ増幅器４１は増幅器として
働き、ビット線ＢＬ、、ＢＬｌ側のＣＭＯＳ増幅器４２
はスイッチング用ＭＯ８）ランジスタＱＱ　　がオフ１
３’　　　１４ であるため働かず、従ってＢＬＯ，、ＢＬＯ−の−情報
が出力ソードＢ１＋Ｂ２に読み出される。そしてクロッ
クφにより活性化されたＢＩＣＭＯ３差動増幅器５によ
り、この出力ノードＢ１＋Ｂ２の情報が出力線ＯＬ、Ｏ
Ｌに読み出されることになる。

このとき、非選択のＣＭＯＳ増幅器４２は、ドライバＭ
ＯＳトランジスタＱ３．Ｑ４が同時にオンになる時間が
あっても、スイッチング用ＭｏｓトランジスタＱＱ　　
によりその二つの出カッ−１３’　　　１４ ド間は完全に切離されている。即ち出力ノードＢ１．Ｂ
２間のデータの干渉は生じない。またこのスイッチング
用ＭＯＳトランジスタＱＱ１３°　　１４ の存在によりドライバＭＯＳトランジスタＱ３゜Ｑ４の
ゲートと出力ノードＢ＋＋８２間の寄生容量は非常に小
さいものとなり、ノイズの混入もない。

次にＣＭＯＳフリップフロップ２を活性化する信号φ　
　、φ　　が順次入り、アクティブリスＳＡＮ　　　Ｓ
ＡＰ ドアが行われる。

以上のようにこの実施例によれば、ＢＩＭＯＳセンスア
ンプのバッファ用ＣＭＱＳ増幅器の改良により、読み出
しデータの相互干渉が防止され、また非選択ビット線の
データによる誤読み出しが確実に防止される。

第７図は本発明の他の実施例のビット線センスアンプ部
の構成である。第１図と対応する部分には第１図と同一
符号を付して詳細な説明は省略する。この実施例では、
ＣＭＯＳ増幅器４１１４２の負荷として、抵抗Ｒ１〜Ｒ
４を用いている。

ＢＩＣＭＯＳ差動増幅器５の負荷としても同様に抵抗Ｒ
５，Ｒ，を用いている。この実施例によっても先の実施
例と同様の効果が得られる。

第９図は他の実施例の回路図である。

この実施例ではＣＭＯＳ増幅器４１．４２の負荷は共通
に設けられている。

負荷回路１７はＰチャネルＭＯＳトランジスタＱ　　、
Ｑ　　で構成される。ＰチャネルＭＯ３）うンジスタＱ
　　、Ｑ　　の代わりに第８図で説明した抵抗も使用で
きる。

第１０図は他の実施例の回路図である。

この実施例では、ｎチャネルスイッチＭＯＳトランジス
タＱ　　、Ｑ　　が挿入されている。同様に、ｎチャネ
ルスイッチＭＯＳトランジスタＱ６３゜Ｑ６４が挿入し
て設けられている。

本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することが可能で
ある。

［発明の効果］ 以上述べたように本発明によれば、ＢＩＣＭ　ＯＳセン
スアンプのバッファ用としての第１の差動増幅器のドラ
イバＭＯＳ）ランジスタと負荷の間にクロックで制御さ
れるスイッチング用ＭＯＳトランジスタを設け、非選択
ビット線についてこのスイッチングＭＯＳトランジスタ
をオフとすることにより、データの干渉やノイズの混入
を防止して信頼性向上を図ったｄＲＡＭを実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭのビット線センス
アンプ部の構成を示す図、第２図はそのｄＲＡＭの全体
構成を、示す図、第３図はそのメモリセルの構成を示す
図、第４図は同じくＣＭＯＳフリップフロップの構成示
す図、第５図は同じく書込み用入力回路の構成を示す図
、第６図は同じ＜ＢＩＣＭＯＳ差動増幅器の負荷回路の
構成を示す図、第７図は動作のタイミングを示す図、第
８図、第９図、第１０図は他の実施例のビット線センス
アンプ部の構成を示す図、第１１図は従来のビット線セ
ンスアンプ部の構成を示す図である。 ＢＬ、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＩＬ
。 Ｉ　Ｌ−・・入力データ線、ＯＬ、ＯＬ・・・出力デー
タ線、１・・・ｄＲＡＭセル、２・・・ＣＭＯＳフリッ
プフロップ、３・・・入力回路、４・・・ＣＭＯ３増幅
器（第１の差動増幅器）、５・・・ＢＩＣＭＯＳ差動増
幅器（第２の差動増幅器）、６・・・負荷回路、Ｂ１．
Ｂ２・・・出力ノード、Ｑ　　、Ｑ　　、Ｑ　　、Ｑ　
　・・・スイッチング用ｎチャネルＭＯＳトランジスタ
。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板に、マトリクス状に配列形成された複
   数のメモリセル、各メモリセルと信号電荷授受を行う複
   数対のビット線、これらビット線対と交差して配設され
   てメモリセル選択を行う複数本のワード線、および前記
   各ビット線対に接続されたセンスアンプが集積形成され
   、前記センスアンプは、対をなすビット線にそれぞれ入
   力ノードが接続されたＭＯＳトランジスタを用いて構成
   された第１の差動増幅器と、この差動増幅器の対をなす
   出力ノードにそれぞれベースが接続されたバイポーラト
   ランジスタをドライバとする第２の差動増幅器とから構
   成され、前記第２の差動増幅器は前記第１の差動増幅器
   の複数個に対して一個設けられ、且つ前記第１の差動増
   幅器のドライバ用ＭＯＳトランジスタと第２の差動増幅
   器の間に、クロックにより制御されるスイッチ手段を介
   在させたことを特徴とする半導体記憶装置。
2. （２）第１の差動増幅器と出力ノードの間にスイッチン
   グ用ＭＯＳトランジスタを介在させたことを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記第１の差動増幅器は、対をなすｎチャネルの
   ドライバ用ＭＯＳトランジスタに対し、対をなすｐチャ
   ネルＭＯＳトランジスタからなるカレントミラー型負荷
   を有し、ドライバ用ＭＯＳトランジスタと負荷用ＭＯＳ
   トランジスタの間にスイッチング用ｎチャネルＭＯＳト
   ランジスタを介在させている特許請求の範囲第１項記載
   の半導体記憶装置。
4. （４）前記メモリセルは一個のＭＯＳトランジスタと一
   個のキャパシタにより構成され、前記ビット線対にはア
   クティブ、リストア用のＣＭＯＳフリップフロップが接
   続されている特許請求の範囲第１項記載の半導体記憶装
   置。
5. （５）第１の差動増幅器の出力ノードと第２の差動増幅
   器の間にスイッチング用ＭＯＳトランジスタを介在させ
   たことを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。