JPH06187782A

JPH06187782A - 半導体記憶装置

Info

Publication number: JPH06187782A
Application number: JP4318111A
Authority: JP
Inventors: Atsushi Wada; 淳和田; Satoru Sekine; 悟関根; Yoshiyuki Ishizuka; 良行石塚; Kuniyuki Tani; 邦之谷; Hiroshi Takano; 洋高野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-10-20
Filing date: 1992-11-27
Publication date: 1994-07-08
Anticipated expiration: 2015-07-17
Also published as: JP3067060B2

Abstract

(57)【要約】【目的】省面積化および高速化が実現可能であると共
に、読み出し動作時にデータの破壊を起こさないＤＲＡ
Ｍを、簡単な構成によって提供する。【構成】補助リードアンプ１１と補助ライトアンプ１２
とは、複数個のセンスアンプ５１ａ毎に設けられ、各セ
ンスアンプ５１ａと一対のサブ入出力線subI/O（♯subI
/O）によって接続されている。また、複数の補助リード
アンプ１１および補助ライトアンプ１２が、一対のグロ
ーバル入出力線GI/O（♯GI/O）を共有している。プリチ
ャージ状態において、サブ入出力線subI/O（♯subI/O）
はＨレベル、グローバル入出力線GI/O（♯GI/O）はＬレ
ベルになるように設定されている。そのため、サブ入出
力線subI/O（♯subI/O）にデータが生じた場合にのみ補
助リードアンプ１１が活性化される。また、グローバル
入出力線GI/O（♯GI/O）にデータが生じた場合にのみ補
助ライトアンプ１２が活性化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは、ダイナミックＲＡＭ（ＤＲＡＭ）に関するも
のである。

【０００２】

【従来の技術】図１８は、従来のＤＲＡＭの構成を示す
ブロック回路図である。メモリセルアレイ５０には、デ
ータを保持するメモリセル５０ａが多数備えられてい
る。また、各メモリセルアレイ５０には、複数のセンス
アンプ５１ａからなるセンスアンプ列５１が設けられて
いる。そして、メモリセルアレイ５０内のメモリセル５
０ａとセンスアンプ列５１内の１つのセンスアンプ５１
ａとが、ビット線BLによって接続されている。

【０００３】このメモリセルアレイ５０とセンスアンプ
列５１とからなる各アレイブロックが、共通のカラムア
ドレス選択線YSによってカラムデコーダYDに接続されて
いる。また、メモリセルアレイ５０には多数のワード線
WLが接続されており、そのワード線WLはワード線ドライ
バWDによって制御される。そして、各センスアンプ列５
１内の各センスアンプ５１ａはそれぞれ、サブデータバ
ス５２を介してメインアンプ５３に接続されている。さ
らに、メインアンプ５３はデータバス５４を介して入出
力回路（図示略）に接続されている。

【０００４】尚、図１８では図面が煩雑になるのを避け
るため、１本のワード線WL，１本のビット線BL，１個の
メモリセル５０ａ，１個のセンスアンプ５１ａ，１本の
カラムアドレス選択線YSだけを図示している。また、ビ
ット線BLは、レベルが反転した反転ビット線♯BL（図示
略）と２本で一対になって構成されている。

【０００５】このように構成されたＤＲＡＭからデータ
を読み出す場合は、まず、ワード線WL（およびビット線
BL）によってデータを読み出したい所望のメモリセル５
０ａを選択する。

【０００６】そして、所望のメモリセル５０ａに対応す
るカラムアドレス選択線YSを立ち上げることにより、そ
のメモリセル５０ａに保持されているデータは、センス
アンプ５１ａによって増幅されてサブデータバス５２に
転送される。

【０００７】サブデータバス５２からメインアンプ５３
に送られたデータはメインアンプ５３によってさらに増
幅され、データバス５４を介して入出力回路へ出力され
る。このようなＤＲＡＭでは、センスアンプ５１ａの負
荷駆動能力に比べてサブデータバス５２の負荷容量が大
きいため、動作が遅いという問題があった。さらに、サ
ブデータバス５２の負荷容量はビット線BLの負荷容量よ
り大きいため、データの読み出し時にビット線BLと反転
ビット線♯BLとのビット線対の電位差を縮小してしまう
（一般に「データの破壊」と呼ばれる）という問題もあ
った。

【０００８】これを改善するため、近年、図１９に示す
ような補助アンプ６１を備えたＤＲＡＭが提案されてい
る。このＤＲＡＭでは複数個のセンスアンプ５１ａに対
して１個の補助アンプ６１を設け、複数個の補助アンプ
６１に対して１個のメインアンプ６２を設けるようにし
ている。例えば、５１２個のセンスアンプ５１ａのそれ
ぞれに接続された５１２対のビット線対（すなわち、ビ
ット線BLと反転ビット線♯BLとを合計すると１０２４
本）を３２対ずつ１６組に分割してサブデータバス６３
とする。そして、各サブデータバス６３毎に補助アンプ
６１を接続し、１６個の補助アンプ６１を共通のグロー
バル入出力線GI/Oを介して１つのメインアンプ６２に接
続している。

【０００９】このように構成されたＤＲＡＭからデータ
を読み出す場合は、まず、ワード線WL（およびビット線
BL）によってデータを読み出したい所望のメモリセル５
０ａを選択する。

【００１０】そして、所望のメモリセル５０ａに対応す
るカラムアドレス選択線YSを立ち上げることにより、そ
のメモリセル５０ａに保持されているデータは、センス
アンプ５１ａによって増幅されてサブデータバス６３に
転送される。

【００１１】サブデータバス６３から補助アンプ６１に
送られたデータは補助アンプ６１によって増幅され、グ
ローバル入出力線GI/Oを介してメインアンプ６２に転送
される。そして、当該データはメインアンプ６２によっ
て増幅され、データバス６４を介して入出力回路（図示
略）へ出力される。

【００１２】すなわち、図１８に示すＤＲＡＭではアレ
イブロック単位のデータ転送が行われているのに対し、
図１９に示すＤＲＡＭでは複数のセンスアンプ単位の転
送が行われているわけである。

【００１３】図２０は、図１８および図１９に示すＤＲ
ＡＭのセンスアンプ５１ａを示す回路図である。Ｎチャ
ネルＭＯＳトランジスタＮ５１，Ｎ５２とＰチャネルＭ
ＯＳトランジスタＰ５３，Ｐ５４とによりクロスカップ
ルラッチ形のセンスアンプ５１ａが構成されている。各
トランジスタＮ５１，Ｐ５３のドレインはビット線BLに
接続され、各トランジスタＮ５２，Ｐ５４のドレインは
反転ビット線♯BLに接続されている。

【００１４】また、各トランジスタＮ５１，Ｐ５３のゲ
ートは反転ビット線♯BLに接続され、各トランジスタＮ
５２，Ｐ５４のゲートはビット線BLに接続されている。
そして、各トランジスタＮ５１，Ｎ５２のソースは共通
ソース線ＶSNによって他のセンスアンプ５１ａに接続さ
れており、各トランジスタＰ５３，Ｐ５４のソースは共
通ソース線ＶSPによって他のセンスアンプ５１ａに接続
されている。

【００１５】ビット線BLと入出力線I/O とは、Ｎチャネ
ルＭＯＳトランジスタＮ５５を介して接続されている。
また、反転ビット線♯BLと反転入出力線♯I/O とは、Ｎ
チャネルＭＯＳトランジスタＮ５６を介して接続されて
いる。

【００１６】そして、各トランジスタＮ５５，Ｎ５６の
ゲートはカラムアドレス選択線YSに接続されている。こ
こで、入出力線I/O および反転入出力線♯I/O にはそれ
ぞれ途中にストレーキャパシタＣａ，Ｃｂが存在してい
る。また、ビット線BLおよび反転ビット線♯BLにはそれ
ぞれ途中にストレーキャパシタＣ１，Ｃ２が存在してい
る。

【００１７】このように構成されたセンスアンプ５１ａ
において読み出しを行う場合、カラムアドレス選択線YS
が選択されると、その選択されたカラムアドレス選択線
YSに接続されているトランジスタＮ５５，Ｎ５６がオン
する。すると、オンしたトランジスタＮ５５（Ｎ５６）
を介して、ビット線BL（反転ビット線♯BL）と入出力線
I/O （反転入出力線♯I/O ）とが容量結合する。

【００１８】入出力線I/O と反転入出力線♯I/O との入
出力線対の容量（すなわち、ストレーキャパシタＣａ，
Ｃｂの容量）がビット線BLと反転ビット線♯BLとのビッ
ト線対の容量（すなわち、ストレーキャパシタＣ１，Ｃ
２）より大きい場合、ビット線対に十分な電位差が生じ
ていないと、前記両者の容量結合によってビット線対の
電位差が縮小してしまう（すなわち、ビット線対のデー
タが破壊される）可能性がある。

【００１９】ここで、図１８に示すサブデータバス５２
および図１９に示すサブデータバス６３は、それぞれ図
２０に示す入出力線I/O と反転入出力線♯I/O とで構成
されている。しかしながら、前記したように、サブデー
タバス６３の方が、接続されているセンスアンプ５１ａ
の数が少ない分だけ、サブデータバス５２より配線長が
短くなり、負荷容量も小さくなっている。

【００２０】そのため、図１８に示すＤＲＡＭにおける
入出力線対の容量はビット線対の容量の数倍であるのに
対し、図１９に示すＤＲＡＭにおける入出力線対の容量
はビット線対の容量と大差ない。従って、図１９に示す
ＤＲＡＭではデータの破壊を防止することができる。ま
た、図１８に示すＤＲＡＭではデータが破壊されないよ
うにビット線対の電位差が読み出し前に十分大きくなる
のを待つ必要があったのに対して、図１９に示すＤＲＡ
Ｍではその必要がなく読み出し動作の高速化が可能であ
る。

【００２１】さらに、図１９に示すＤＲＡＭでは、メモ
リセルアレイ５０上にデータバス（グローバル入出力線
GI/O）を備えるため、特に内部バスが多く要求される場
合（例えば、多ビットＤＲＡＭ）においては、バスライ
ンのパターン面積を少なくでき省面積化に有効である。

【００２２】図２１は、データの破壊を防止するために
読み出しゲートを改良したＤＲＡＭにおけるセンスアン
プとその周辺回路を示す回路図である。このＤＲＡＭで
は、ビット線BLと反転ビット線♯BLとの間に読み出しゲ
ート７１および書き込みゲート７２を備えている。

【００２３】読み出しゲート７１は各ＭＯＳトランジス
タＴR1〜ＴR4によって構成されている。すなわち、読み
出しデータバスRDB にトランジスタＴR1，ＴR2の直列回
路が接続され、反転読み出しデータバス♯RDB にトラン
ジスタＴR3，ＴR4の直列回路が接続されている。そし
て、各トランジスタＴR1，ＴR3のゲートは読み出しカラ
ムアドレス選択線YRに接続されている。また、トランジ
スタＴR2のゲートはビット線BLに、トランジスタＴR4の
ゲートは反転ビット線♯BLにそれぞれ接続され、各トラ
ンジスタＴR2，ＴR4のソースは接地されている。そし
て、読み出しカラムアドレス選択線YRからは、読み出し
動作に同期して読み出しゲート７１を活性化させるため
の制御信号が与えられる。

【００２４】一方、書き込みゲート７２は従来のゲート
と同じ構成である。すなわち、書き込みデータバスWDB
とビット線BLとの間にＭＯＳトランジスタＴW1が接続さ
れ、反転書き込みデータバス♯WDB と反転ビット線♯BL
との間にＭＯＳトランジスタＴW2が接続されている。そ
の各トランジスタＴW1，ＴW2のゲートは書き込みカラム
アドレス選択線YWに接続されている。そして、書き込み
カラムアドレス選択線YWからは、書き込み動作に同期し
て書き込みゲート７２を活性化させるための制御信号が
与えられる。

【００２５】また、ビット線BLと反転ビット線♯BLとの
間には、図２０に示したのと同じ構成のセンスアンプ５
１ａが接続されている。そして、ワード線WLとビット線
BLには、ＮチャネルＭＯＳトランジスタＮ６１とキャパ
シタＣｍとからなるメモリセル５０ａが接続されてい
る。尚、反転ビット線♯BLに接続されているメモリセル
５０ａについては図示しない。

【００２６】このように構成されたＤＲＡＭにおいて
は、読み出しゲート７１によってビット線対のデータが
一段増幅されるため、データの破壊を防止することがで
きる。すなわち、このＤＲＡＭは、ビット線対のデータ
増幅型のデータ非破壊型読み出し方式であるといえる。
ところで、この方式ではセンスアンプ５１ａ毎に読み出
しゲート７１を設ける必要があるため、センスアンプ列
５１のパターン面積が大きくなり省面積化に不利とな
る。

【００２７】そこで、図２１に示す読み出しゲート７１
をビット線対毎（すなわち、センスアンプ５１ａ毎）に
ではなく、補助アンプ６１毎に設ける方式が種々提案さ
れている。

【００２８】図２２は、読み出しゲート７３および書き
込みゲート７４を補助アンプ６１毎に設けた方式の一つ
であって、「VLSI SYMPOSIUM ON CIRCUITS, 1991」に開
示されている方式の要部回路図である。

【００２９】読み出しゲート７３は各ＭＯＳトランジス
タＴR11 〜ＴR15 によって構成されている。すなわち、
ローカル入出力線LI/OにトランジスタＴR11,ＴR12 の直
列回路が接続され、反転ローカル入出力線♯LI/Oにトラ
ンジスタＴR13,ＴR14 の直列回路が接続されている。そ
して、各トランジスタＴR12,ＴR14 はトランジスタＴR1
5 を介して接地されている。トランジスタＴR15 のゲー
トは読み出しカラムアドレス選択線YRに接続されてい
る。

【００３０】また、各トランジスタＴR11,ＴR13 のゲー
トは、読み出しゲート７３を選択するためのセクション
選択線SSに接続されている。さらに、トランジスタＴR1
2 のゲートはビット線BLに、トランジスタＴR14 のゲー
トは反転ビット線♯BLにそれぞれ接続されている。そし
て、読み出しカラムアドレス選択線YRからは、読み出し
動作に同期して読み出しゲート７３を活性化させるため
の制御信号が与えられる。

【００３１】一方、書き込みゲート７４は各ＭＯＳトラ
ンジスタＴW11,ＴW12 によって構成されている。すなわ
ち、各トランジスタＴR11,ＴR12 の接続部とビット線BL
との間にトランジスタＴW11 が接続され、各トランジス
タＴR13,ＴR14 の接続部と反転ビット線♯BLとの間にト
ランジスタＴW12 が接続されている。その各トランジス
タＴW11,ＴW12 のゲートは書き込みカラムアドレス選択
線YWに接続されている。そして、書き込みカラムアドレ
ス選択線YWからは、書き込み動作に同期して書き込みゲ
ート７４を活性化させるための制御信号が与えられる。

【００３２】また、ビット線BLと反転ビット線♯BLとの
間には、図２０と同様に、各トランジスタＮ５５，Ｎ５
６を介してセンスアンプ５１ａが接続されている。この
ように構成された読み出しゲート７３および書き込みゲ
ート７４は、センスアンプ５１ａ毎にではなく補助アン
プ６１毎に設けられている。例えば、「VLSI SYMPOSIUM
ON CIRCUITS, 1991 」では、８個のセンスアンプ５１
ａに対して１個の補助アンプ６１が設けられている。従
って、図２２に示すＤＲＡＭは図２１に示すＤＲＡＭに
比べて、省面積化を図ることができる。

【００３３】また、図２３も、読み出しゲートおよび書
き込みゲートを補助アンプ６１毎に設けた方式の一つで
あって、「1992年電子情報通信学会春季大会Ｃ−631
『高速化に適したＤＲＡＭのアレイ構成』」に開示され
ている方式の要部回路図である。

【００３４】この場合、センスアンプ５１ａと補助アン
プ６１とは、サブデータバス６３を構成するサブ入出力
線subI/Oおよび反転サブ入出力線♯subI/Oによって接続
されている。

【００３５】また、補助アンプ６１は、メモリセルアレ
イ５０のワード線裏打ち部（ワード線シャント部）に設
けられている。すなわち、近年、ワード線WLの配線抵抗
を小さくしてＤＲＡＭを高速で動作させることが要求さ
れている。ところが、一般にワード線WLはＭＯＳトラン
ジスタのゲートを延長して利用しており、配線抵抗を小
さくするためにワード線WLの線幅を広くするとパターン
面積が大きくなって省面積化に反する。

【００３６】そこで、図２４に示すように、ワード線WL
の上部にアルミニウム等によるメタル線MLを形成し、そ
のメタル線MLとワード線WLとを所定の間隔に設けたコン
タクトホールCHによって接続している。例えば、６４個
のセンスアンプ５１ａでセンスアンプ列５１を構成し、
そのセンスアンプ列５１毎にコンタクトホールCHを設け
ている。

【００３７】メモリセルアレイ５０において、このコン
タクトホールCHが設けられている部分が、一般に「ワー
ド線裏打ち部」または「ワード線シャント部」と呼ばれ
ている部分である。このワード線裏打ち部にはメモリセ
ル５０ａやビット線BL, 反転ビット線♯BLが設けられて
いない。また、この部分のセンスアンプ列５１部分には
センスアンプ５１が設けられておらず、従来、言わば
「空き地」になっていた。この「空き地」の部分に補助
アンプ６１を設けると共に、グローバル入出力線GI/Oお
よび反転グローバル入出力線♯GI/Oを設けて、スペース
の有効利用を図ろうというわけである。

【００３８】図２３に示すように、センスアンプ５１ａ
の構成は図２０に示すものと同じである。ワード線WLi
とビット線BL（および、ワード線WLi の隣のワード線WL
i+1 と反転ビット線♯BL）にはそれぞれ、トランジスタ
Ｎ６１とキャパシタＣｍとからなる各メモリセル５０ａ
が接続されている。そして、各キャパシタＣｍのトラン
ジスタＮ６１に接続されている側とは反対側の電極は、
電源線ＶCPに接続されている。この電源線ＶCPには、常
時、内部電源電圧Ｖint の１／２の電圧（＝Ｖint／
２）が印加されている。尚、ビット線BLおよび反転ビッ
ト線♯BLのプリチャージ電圧ＶBLP も内部電源電圧Ｖin
t の１／２の電圧に設定されている（ＶBLP ＝ＶCP＝Ｖ
int ／２）。

【００３９】ビット線BLとサブ入出力線subI/Oとはトラ
ンジスタＮ５５を介して接続されており、反転ビット線
♯BLと反転サブ入出力線♯sub I/O とはトランジスタＮ
５６を介して接続されている。

【００４０】補助アンプ６１は６個のＮチャネルＭＯＳ
トランジスタＮ７１〜７６から構成されている。すなわ
ち、サブ入出力線subI/Oとグランドとの間には各トラン
ジスタＮ７１，Ｎ７２、Ｎ７３が直列に接続され、反転
サブ入出力線♯sub I/O とグランドとの間には各トラン
ジスタＮ７４，Ｎ７５、Ｎ７６が直列に接続されてい
る。また、ソースが接地されているトランジスタＮ７３
のゲートはサブ入出力線subI/Oに接続され、ソースが接
地されているトランジスタＮ７６のゲートは反転サブ入
出力線♯sub I/O に接続されている。各トランジスタＮ
７１，Ｎ７４のゲートは書き込みカラムアドレス選択線
YWに接続され、各トランジスタＮ７２，Ｎ７５のゲート
は読み出しカラムアドレス選択線YRに接続されている。
そして、読み出しカラムアドレス選択線YRからは、読み
出し動作に同期してＨレベルの制御信号が与えられる。
一方、書き込みカラムアドレス選択線YWからは、書き込
み動作に同期してＨレベルの制御信号が与えられる。さ
らに、各トランジスタＮ７１，Ｎ７２の接続部はグロー
バル入出力線GI/Oに接続され、各トランジスタＮ７４，
Ｎ７５の接続部は反転グローバル入出力線♯GI/Oに接続
されている。

【００４１】次に、このように構成されたＤＲＡＭの読
み出し動作を、図２５に示すタイムチャートに従って説
明する。尚、メモリセル５０ａやセンスアンプ５１ａの
動作については公知であるのでその詳細な説明は省略す
る。

【００４２】読み出し動作を行う前において、サブ入出
力線subI/O，反転サブ入出力線♯sub I/O ，グローバル
入出力線GI/O，反転グローバル入出力線♯GI/Oは全てＨ
レベルにプリチャージしておく。

【００４３】そして、所望のワード線WLi をＨレベルに
立ち上げると、そのワード線WLi に接続されているメモ
リセル５０ａの状態に応じて、ビット線BLと反転ビット
線♯BLとのビット線対の電圧が変化する。センスアンプ
５１ａはそのビット線対の電圧の変化を増幅し、内部電
源電圧Ｖint とグランドレベル（＝０Ｖ）との間でビッ
ト線対をフルスイングさせる。

【００４４】ここで例えば、ビット線BLがＬレベルで反
転ビット線♯BLがＨレベルになっているとする。そし
て、所望のカラムアドレス選択線YSをＨレベルに立ち上
げると、そのカラムアドレス選択線YSに接続されている
トランジスタＮ５５，Ｎ５６はオンする。すると、サブ
入出力線subI/OはＨレベルからＬレベルにディスチャー
ジされ、反転サブ入出力線♯sub I/O はＨレベルのまま
保持される。

【００４５】サブ入出力線subI/Oおよび反転サブ入出力
線♯sub I/O のレベルが確定したら、読み出しカラムア
ドレス選択線YRからＨレベルの制御信号が与えられ各ト
ランジスタＮ７２，Ｎ７５はオンする。そのため、トラ
ンジスタＮ７６はオンすると共にトランジスタＮ７３は
オフする。

【００４６】従って、オンした各トランジスタＮ７５，
Ｎ７６を介して、反転グローバル入出力線♯GI/OはＨレ
ベルからＬレベルにディスチャージされる。一方、グロ
ーバル入出力線GI/OはＨレベルのまま保持される。

【００４７】このように、ディスチャージされたサブ入
出力線subI/O（反転サブ入出力線♯sub I/O ）に対し
て、グローバル入出力線GI/O（反転グローバル入出力線
♯GI/O）には変化がなく、プリチャージ状態のＨレベル
が保持される。一方、ディスチャージされたサブ入出力
線subI/O（反転サブ入出力線♯sub I/O ）に対して、反
転グローバル入出力線♯GI/O（グローバル入出力線GI/
O）はディスチャージされてＬレベルになる。

【００４８】その結果、補助アンプ６１は、サブ入出力
線subI/Oおよび反転サブ入出力線♯sub I/O からのデー
タを増幅して、グローバル入出力線GI/Oおよび反転グロ
ーバル入出力線♯GI/Oに転送することができる。

【００４９】

【発明が解決しようとする課題】ところで、プリチャー
ジ状態のときに各トランジスタ７２，７５がオンすると
各トランジスタ７３，７６もオンし、オンした各トラン
ジスタ７２，７３および各トランジスタ７５，７６によ
ってそれぞれ導通パスが構成される。すると、グローバ
ル入出力線GI/O，反転グローバル入出力線♯GI/Oは共に
Ｌレベルになってしまい、Ｈレベルにプリチャージする
ことができなくなる。

【００５０】また、同様の理由により、サブ入出力線su
bI/Oおよび反転サブ入出力線♯subI/O のレベルが十分
に確定しないうちに各トランジスタ７２，７５がオンし
た場合、サブ入出力線subI/O（反転サブ入出力線♯sub
I/O ）とグローバル入出力線GI/O（反転グローバル入出
力線♯GI/O）との容量結合によって、誤動作が起こる可
能性がある。

【００５１】従って、読み出しカラムアドレス選択線YR
からの制御信号は、カラムアドレス選択線YSと正確に同
期をとっておかなければならない。さらに、グローバル
入出力線GI/Oおよび反転グローバル入出力線♯GI/Oは、
複数の補助アンプ６１に共用されている。そのため、非
活性なメモリセルアレイ５０の補助アンプ６１をグロー
バル入出力線GI/Oおよび反転グローバル入出力線♯GI/O
から切り離さないと、前記したプリチャージ状態のとき
に各トランジスタ７２，７５がオンして導通パスが構成
された場合と同様の問題が生じる。従って、非活性なメ
モリセルアレイ５０の補助アンプ６１をグローバル入出
力線GI/Oおよび反転グローバル入出力線♯GI/Oから切り
離す必要があり、読み出し補助アンプ選択線YRからの制
御信号は、それを留意してコントロールする必要があ
る。

【００５２】その結果、読み出し補助アンプ選択線YRを
制御するための回路が複雑になると共に、上記した様々
なタイミングを最適に合わせるのに時間がかかる。ま
た、各補助アンプ６１毎に読み出し補助アンプ選択線YR
を設けなければならず、全ての読み出し補助アンプ選択
線YRの占めるパターン面積は相当大きなものになる。結
局、図２３に示す方式のＤＲＡＭにおいて、読み出し補
助アンプ選択線YRを設けて補助アンプ６１を制御する場
合には、省面積化が阻害される上に十分な高速化を実現
できなくなる。

【００５３】ところで、図２３に示す方式のＤＲＡＭに
おいては、読み出し補助アンプ選択線YRに関する問題だ
けでなく、書き込み補助アンプ選択線YWについても同様
の問題がある。

【００５４】すなわち、書き込み補助アンプ選択線YWを
制御するための回路が複雑になると共に、書き込み動作
においても様々なタイミングを最適に合わせる必要があ
る。また、各補助アンプ６１毎に書き込み補助アンプ選
択線YWを設けなければならず、全ての書き込み補助アン
プ選択線YWの占めるパターン面積は相当大きなものにな
る。従って、書き込み補助アンプ選択線YWを設けて補助
アンプ６１を制御する場合にも、省面積化が阻害される
上に高速化を十分に実現できなくなる。

【００５５】また、図２２に示す方式のＤＲＡＭにおい
ても、読み出し補助アンプ選択線YRおよび書き込み補助
アンプ選択線YWを設けるため、図２３に示す方式のＤＲ
ＡＭと同様の問題を生じることになる。

【００５６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、省面積化および高速化
を実現できると共に、読み出し動作時にデータの破壊を
起こさない半導体記憶装置を、簡単な構成によって提供
することにある。

【００５７】

【課題を解決するための手段】請求項１記載の発明は、
複数個のメモリセルアレイと、その各メモリセルアレイ
が共有する補助アンプ選択線と、前記各メモリセルアレ
イ内の複数個のセンスアンプ毎に設けられ、当該各セン
スアンプと一対のサブ入出力線によって接続される補助
リードアンプと、その各補助リードアンプが共有する一
対のグローバル入出力線と、そのグローバル入出力線に
接続されるメインリードアンプとを備え、前記サブ入出
力線に読みだされたデータを前記補助リードアンプによ
って増幅し、その増幅したデータを、前記グローバル入
出力線を介して前記メインリードアンプに転送するよう
にした半導体記憶装置において、前記補助リードアンプ
は前記センスアンプから与えられるデータのレベルが所
定のレベルに達したときに作動する入力部を有すること
をその要旨とする。

【００５８】請求項２記載の発明は、請求項１の半導体
記憶装置において、前記補助リードアンプは、前記一対
のグローバル入出力線のそれぞれとドレインが接続され
ると共に、前記一対のサブ入出力線のそれぞれとゲート
が接続される一対のＭＯＳトランジスタからなり、その
一対のＭＯＳトランジスタのソース電圧を前記一対のサ
ブ入出力線のプリチャージ電圧と等しくしたことをその
要旨とする。

【００５９】請求項３記載の発明は、請求項２の半導体
記憶装置において、活性した前記メモリセルアレイ内の
前記補助リードアンプのＭＯＳトランジスタのソース電
圧を、非活性の前記メモリセルアレイ内の前記センスア
ンプに接続されるビット線のプリチャージ電圧と等しく
したことをその要旨とする。

【００６０】請求項４記載の発明は、請求項２の半導体
記憶装置において、活性した前記メモリセルアレイ内の
サブ入出力線のプリチャージ電圧を、非活性の前記メモ
リセルアレイ内のサブ入出力線のプリチャージ電圧と異
なる電圧値に設定し、活性した前記メモリセルアレイ内
の前記補助リードアンプのＭＯＳトランジスタのソース
電圧だけを、そのＭＯＳトランジスタが接続されている
前記サブ入出力線のプリチャージ電圧に追従するように
変化させることをその要旨とする。

【００６１】請求項５記載の発明は、請求項２の半導体
記憶装置において、活性した前記メモリセルアレイ内の
サブ入出力線のプリチャージ電圧を、非活性の前記メモ
リセルアレイ内のサブ入出力線のプリチャージ電圧と異
なる電圧値に設定すると共に、全ての前記補助リードア
ンプのＭＯＳトランジスタのソース電圧を、活性した前
記メモリセルアレイ内のサブ入出力線のプリチャージ電
圧と等しい電圧値に設定し、活性した前記メモリセルア
レイ内の補助リードアンプだけを活性化させることをそ
の要旨とする。

【００６２】請求項６記載の発明は、複数個のメモリセ
ルアレイと、その各メモリセルアレイが共有する補助ア
ンプ選択線と、前記各メモリセルアレイ内の複数個のセ
ンスアンプ毎に設けられ、当該各センスアンプと一対の
サブ入出力線によって接続される補助ライトアンプと、
その各補助ライトアンプが共有する一対のグローバル入
出力線とを備え、前記グローバル入出力線に書き込まれ
たデータを前記補助ライトアンプによって増幅し、その
増幅したデータを、前記サブ入出力線を介して前記セン
スアンプに転送するようにした半導体記憶装置におい
て、前記補助ライトアンプは、前記一対のグローバル入
出力線のそれぞれとゲートが接続されると共に、前記一
対のサブ入出力線のそれぞれとドレインが接続される一
対のＭＯＳトランジスタからなることをその要旨とす
る。

【００６３】請求項７記載の発明は、複数個のメモリセ
ルアレイと、その各メモリセルアレイが共有する補助ア
ンプ選択線と、前記各メモリセルアレイ内の複数個のセ
ンスアンプ毎に設けられ、当該各センスアンプと一対の
サブ入出力線によって接続される補助アンプと、その各
補助アンプが共有する一対のグローバル入出力線とを備
え、前記グローバル入出力線に書き込まれたデータを前
記補助アンプによって増幅し、その増幅したデータを、
前記サブ入出力線を介して前記センスアンプに転送する
ようにした半導体記憶装置において、前記補助アンプは
補助リードアンプと補助ライトアンプとからなり、前記
補助リードアンプは、前記一対のグローバル入出力線の
それぞれとドレインが接続されると共に、前記一対のサ
ブ入出力線のそれぞれとゲートが接続される一対のＭＯ
Ｓトランジスタからなり、その一対のＭＯＳトランジス
タのソース電圧を前記一対のサブ入出力線のプリチャー
ジ電圧と等しくし、前記補助ライトアンプは、前記一対
のグローバル入出力線のそれぞれとゲートが接続される
と共に、前記一対のサブ入出力線のそれぞれとドレイン
が接続される一対のＭＯＳトランジスタからなることを
その要旨とする。

【００６４】

【作用】従って、請求項１または請求項２記載の発明に
おいては、サブ入出力線にデータが生じた場合にのみ補
助リードアンプが活性化される。そのため、補助リード
アンプを制御するための複雑で動作マージンが必要な制
御信号を省くことができる。その結果、補助リードアン
プの制御信号の動作マージン分だけ高速化することがで
きる。また、当該制御信号の信号線や制御信号を生成す
る回路が専有する面積分だけ、省面積化することができ
る。さらに、サブ入出力線に読みだされたデータは、補
助リードアンプによって一旦増幅されてからグローバル
入出力線に転送されるため、読み出し動作時にデータの
破壊が起こることはない。

【００６５】請求項３記載の発明においては、全ての補
助リードアンプのＭＯＳトランジスタのソース電圧が共
通のビット線のプリチャージ電圧と等しくなる。請求項
６記載の発明においては、グローバル入力線にデータが
生じた場合にのみ補助ライトアンプが活性化される。そ
のため、補助ライトアンプを制御するための複雑で動作
マージンが必要な制御信号を省くことができる。その結
果、補助ライトアンプの制御信号の動作マージン分だけ
高速化することができる。また、当該制御信号の信号線
や制御信号を生成する回路が専有する面積分だけ、省面
積化することができる。

【００６６】請求項７記載の発明においては、サブ入出
力線にデータが生じた場合にのみ補助リードアンプが活
性化されると共に、グローバル入力線にデータが生じた
場合にのみ補助ライトアンプが活性化される。

【００６７】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図１〜図６に従って説明する。

【００６８】尚、本実施例において、図１８〜図２５に
示した従来例と同じ構成については符号を等しくしてそ
の詳細な説明を省略する。本実施例のＤＲＡＭのブロッ
ク回路図は、図１９に示す従来例と同じである。

【００６９】図６は、図１９に示す本実施例の１６メガ
ビットＤＲＡＭの実際の半導体チップ１上における配置
例を示した平面図である。半導体チップ１には４メガビ
ットのメモリブロック２が４個配置されている。また、
半導体チップ１の外周上下には、ロウ選択信号♯RAS ，
カラム選択信号♯CAS ，書き込み信号♯WE，出力信号♯
OE，入出力信号I/O ，アドレスＡddress,および電源ＶC
C, ＶSS用等の各種パッド３が配置されている。

【００７０】さらに、半導体チップ１の中央部にはメイ
ンクロック４が配置されている。上下のメモリブロック
２の間にはワード線ドライバWDを含むロウデコーダ５が
配置され、各メモリブロック２とメインクロック４との
間にはカラムデコーダYDが配置されている。また、各カ
ラムデコーダYDとメインクロック４との間には、複数の
メインアンプ６２からなるメインアンプ列６２ａが配置
されている。

【００７１】図１は、本実施例のＤＲＡＭの要部回路図
である。尚、図１において、図２３に示した従来例と異
なるのは補助アンプ６１の構成についてだけである。

【００７２】但し、各トランジスタＮ５１，Ｎ５２のソ
ースは共通ソース線ＶSNに接続されていると共に、Ｎチ
ャネルＭＯＳトランジスタＮ６２のドレインに接続され
ている。そのトランジスタＮ６２のソースは接地されて
おり、ゲートは制御信号線SNに接続されている。

【００７３】これは、センスアンプ５１ａのセンス動作
時において共通ソース線ＶSNにかかる負担を軽減するこ
とにより、センス動作の高速化を図るためである。すな
わち、センス動作時において共通ソース線ＶSNはＬレベ
ルに立ち下がるが、その時、制御信号線SNをＨレベルに
立ち上げることによってトランジスタＮ６２をオンさせ
る。これにより、オンしたトランジスタＮ６２を介して
各トランジスタＮ５１，Ｎ５２のソースが接地されるた
め、共通ソース線ＶSNの負担が軽減するわけである。

【００７４】図１に示すように、本実施例の補助アンプ
６１は補助リードアンプ１１と補助ライトアンプ１２と
から構成される。その補助リードアンプ１１はＰチャネ
ルＭＯＳトランジスタＰ１，Ｐ２から構成されている。
すなわち、トランジスタＰ１のゲートはサブ入出力線su
bI/Oに接続され、トランジスタＰ２のゲートは反転サブ
入出力線♯subI/Oに接続されている。また、トランジス
タＰ１のドレインはグローバル入出力線GI/Oに接続さ
れ、トランジスタＰ２のドレインは反転グローバル入出
力線♯GI/Oに接続されている。そして、各トランジスタ
Ｐ１，Ｐ２のソースには内部電源電圧Ｖint が印加され
ている。一方、補助ライトアンプ１２はＮチャネルＭＯ
ＳトランジスタＮ１，Ｎ２から構成されている。すなわ
ち、トランジスタＮ１のゲートはグローバル入出力線GI
/Oに接続され、トランジスタＮ２のゲートは反転グロー
バル入出力線♯GI/Oに接続されている。また、トランジ
スタＮ１のドレインはサブ入出力線subI/Oに接続され、
トランジスタＮ２のドレインは反転サブ入出力線♯subI
/Oに接続されている。そして、各トランジスタＮ１，Ｎ
２のソースは接地されている。

【００７５】次に、このように構成されたＤＲＡＭの読
み出し動作を、図２に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。

【００７６】読み出し動作を行う前において、サブ入出
力線subI/Oおよび反転サブ入出力線♯sub I/O はＨレベ
ルにプリチャージしておき、グローバル入出力線GI/Oお
よび反転グローバル入出力線♯GI/OはＬレベルにプリチ
ャージしておく。

【００７７】すると、各トランジスタＰ１，Ｐ２のゲー
ト電圧（すなわち、サブ入出力線subI/Oおよび反転サブ
入出力線♯sub I/O のプリチャージ電圧ＶP ）とソース
電圧ＶS （すなわち、内部電源電圧Ｖint ）は等しくな
る。このとき、各トランジスタＰ１，Ｐ２はオフしてい
るため、補助リードアンプ１１は非活性になる。

【００７８】そして、所望のワード線WLi をＨレベルに
立ち上げると、そのワード線WLi に接続されているメモ
リセル５０ａの状態に応じて、ビット線BLと反転ビット
線♯BLとのビット線対の電圧が変化する。センスアンプ
５１ａはそのビット線対の電圧の変化を増幅し、内部電
源電圧Ｖint とグランドレベル（＝０Ｖ）との間でビッ
ト線対をフルスイングさせる。

【００７９】ここで例えば、ビット線BLがＬレベルで反
転ビット線♯BLがＨレベルになっているとする。そし
て、所望の補助アンプ選択線YSをＨレベルに立ち上げる
と、その補助アンプ選択線YSに接続されているトランジ
スタＮ５５，Ｎ５６はオンする。すると、サブ入出力線
subI/OはＨレベルからＬレベルにディスチャージされ、
反転サブ入出力線♯sub I/O はＨレベルのまま保持され
る。

【００８０】そのため、補助リードアンプ１１のトラン
ジスタＰ１はオンすると共にトランジスタＰ２はオフす
る。すると、グローバル入出力線GI/Oには、オンしたト
ランジスタＰ１を介して内部電源電圧Ｖint が印加され
てＬレベルからＨレベルにチャージされる。一方、反転
グローバル入出力線♯GI/OはＬレベルのまま保持され
る。

【００８１】このように、ディスチャージされないサブ
入出力線subI/O（反転サブ入出力線♯sub I/O ）に対し
て、グローバル入出力線GI/O（反転グローバル入出力線
♯GI/O）には変化がなく、プリチャージ状態のＬレベル
が保持される。一方、ディスチャージされたサブ入出力
線subI/O（反転サブ入出力線♯sub I/O ）に対して、反
転グローバル入出力線♯GI/O（グローバル入出力線GI/
O）はチャージされてＨレベルになる。

【００８２】その結果、補助リードアンプ１１は、サブ
入出力線subI/Oおよび反転サブ入出力線♯sub I/O から
のデータを増幅して、グローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oに転送することができる。

【００８３】ここで、同じメモリセルアレイ５０内の別
のサブ入出力線subI/Oおよび反転サブ入出力線♯sub I/
O はプリチャージ状態のままなので、接続されている補
助リードアンプ１１は全て非活性になっている。また、
非活性な別のメモリセルアレイ５０内の補助リードアン
プ１１も同様に非活性になっている。すなわち、プリチ
ャージ状態において、同じグローバル入出力線GI/Oおよ
び反転グローバル入出力線♯GI/Oに接続されている補助
リードアンプ１１は全て非活性になっている。

【００８４】そして、読み出し動作時には、所望の補助
アンプ選択線YSによって選択された補助リードアンプ１
１のみが活性化し、同じグローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oに接続されている他の補
助リードアンプ１１は全て非活性のまま作動しない。図
３は、非活性な別のメモリセルアレイ５０における読み
出し動作時のタイムチャートである。

【００８５】従って、本実施例の補助リードアンプ１１
においては、図２２および図２３に示した従来例の補助
アンプ６１のように読み出し補助アンプ選択線YRを設け
る必要がない。そのため、読み出し補助アンプ選択線YR
からの制御信号をコントロールする必要もなく、読み出
し補助アンプ選択線YRを制御するための回路も必要なく
なる。

【００８６】尚、メモリセルアレイ５０が活性化すると
は、そのメモリセルアレイ５０内のセンスアンプ５１ａ
が全て活性化し、メモリセルアレイ５０内の全てのビッ
ト線対毎にワード線WLで選択されたメモリセル５０ａが
充放電することである。

【００８７】また、補助アンプ６１が設けられているワ
ード線裏打ち部にはもともとｎウェルが存在しており、
図２３に示した従来例では未使用であったそのｎウェル
を使用すれば、ＰチャネルＭＯＳトランジスタＰ１，Ｐ
２を形成することは容易である。

【００８８】次に、このように構成されたＤＲＡＭの書
き込み動作を、図４に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。

【００８９】書き込み動作を行う前においても、読み出
し動作を行う前と同様に、サブ入出力線subI/Oおよび反
転サブ入出力線♯sub I/O はＨレベルにプリチャージし
ておき、グローバル入出力線GI/Oおよび反転グローバル
入出力線♯GI/OはＬレベルにプリチャージしておく。

【００９０】このとき、各トランジスタＮ１，Ｎ２はオ
フしているため、補助ライトアンプ１２は非活性にな
る。そして、所望のワード線WLi をＨレベルに立ち上げ
ると、そのワード線WLi に接続されているメモリセル５
０ａの状態に応じて、ビット線BLと反転ビット線♯BLと
のビット線対の電圧が変化する。センスアンプ５１ａは
そのビット線対の電圧の変化を増幅し、内部電源電圧Ｖ
int とグランドレベル（＝０Ｖ）との間でビット線対を
フルスイングさせる。

【００９１】ここで例えば、グローバル入出力線GI/Oに
はＨレベル，反転グローバル入出力線♯GI/OにはＬレベ
ルのデータが書き込まれたとする。すると、補助ライト
アンプ１２のトランジスタＮ１はオンすると共にトラン
ジスタＮ２はオフする。そのため、サブ入出力線subI/O
はＨレベルからＬレベルにディスチャージされ、反転サ
ブ入出力線♯sub I/O はＨレベルのまま保持される。

【００９２】そして、所望の補助アンプ選択線YSをＨレ
ベルに立ち上げると、その補助アンプ選択線YSに接続さ
れているトランジスタＮ５５，Ｎ５６はオンする。する
と、ビット線BLはＬレベルになると共に反転ビット線♯
BLはＨレベルになり、メモリセル５０ａにはビット線BL
および反転ビット線♯BLのレベルに対応したデータが書
き込まれる。

【００９３】このように、Ｌレベルのグローバル入出力
線GI/O（反転グローバル入出力線♯GI/O）に対して、サ
ブ入出力線subI/O（反転サブ入出力線♯sub I/O ）には
変化がなく、プリチャージ状態のＨレベルが保持され
る。一方、Ｈレベルのグローバル入出力線GI/O（反転グ
ローバル入出力線♯GI/O）に対して、反転サブ入出力線
♯subI/O（サブ入出力線sub I/O ）はディスチャージさ
れてＬレベルになる。

【００９４】その結果、補助ライトアンプ１２は、グロ
ーバル入出力線GI/Oおよび反転グローバル入出力線♯GI
/Oからのデータを増幅して、サブ入出力線subI/Oおよび
反転サブ入出力線♯sub I/O に転送することができる。

【００９５】ここで、プリチャージ状態において、同じ
メモリセルアレイ５０内の別のサブ入出力線subI/Oおよ
び反転サブ入出力線♯sub I/O に接続されている補助ラ
イトアンプ１２は全て非活性になっている。また、非活
性な別のメモリセルアレイ５０内の補助ライトアンプ１
２も同様に非活性になっている。すなわち、プリチャー
ジ状態において、同じグローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oに接続されている補助ライ
トアンプ１２は全て非活性になっている。

【００９６】そして、書き込み動作時には、所望の補助
アンプ選択線YSによって選択された補助ライトアンプ１
２のみが活性化し、同じグローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oに接続されている他の補
助ライトアンプ１２は全て非活性のまま作動しない。図
５は、非活性な別のメモリセルアレイ５０における書き
込み動作時のタイムチャートである。

【００９７】従って、本実施例の補助ライトアンプ１２
においては、図２２および図２３に示した従来例の補助
アンプ６１のように書き込み補助アンプ選択線YWを設け
る必要がない。そのため、書き込み補助アンプ選択線YW
からの制御信号をコントロールする必要もなく、書き込
み補助アンプ選択線YWを制御するための回路も必要なく
なる。

【００９８】このように本実施例において、補助リード
アンプ１１は、サブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/O からの読み出しデータによって駆動制御
される。また、補助ライトアンプ１２は、グローバル入
出力線GI/Oおよび反転グローバル入出力線♯GI/Oからの
書き込みデータによって駆動制御される。

【００９９】つまり、本実施例の補助アンプ６１は、読
み出し動作または書き込み動作のいずれの場合において
も、完全にデータ駆動型のデータ転送が可能となる。そ
のため、本実施例では、補助アンプ６１を制御するため
の複雑で動作マージンが必要な制御信号（カラムアドレ
ス線YRおよび書き込み補助アンプ選択線YWからの制御信
号）を省くことができる。

【０１００】また、本実施例の補助アンプ６１は、図２
２および図２３に示した従来例の補助アンプ６１に比べ
て簡単な構成であるため具体化するのが容易である。さ
らに、本実施例では、図６に示したように、余分なデー
タバス（および、図１８におけるメインアンプ５３を制
御するためのコントロール信号線）を半導体チップ１上
に引き回す必要がない。すなわち、図１９に示したデー
タバス６４はメインクロック４の部分に配置すればよ
く、半導体チップ１の周辺部にデータバスがないため省
面積化を図ることができる。

【０１０１】従って、本実施例では、図２３に示した従
来例のＤＲＡＭの利点を全て備えた上で、従来の問題点
を全て解決することができる。ところで、図６に示した
ように、各カラムデコーダYDはメインクロック４を挟ん
で半導体チップ１の中央部に配置されている。そして、
補助アンプ選択線YSに第２メタル線を使用することによ
り、前記したように、異なるメモリセルアレイ５０間で
１本の補助アンプ選択線YSを共用している。

【０１０２】この場合、補助アンプ選択線YSを、そのま
ま各トランジスタＮ５５，Ｎ５６からなるＩ／Ｏゲート
に接続する方法（以下、方法１という）がある。また、
各メモリセルアレイ５０を選択するための信号線と補助
アンプ選択線YSとで論理をとり、活性化したメモリセル
アレイ５０の補助アンプ選択線YS（図１，図２，図４に
おいてはGYS と表記して区別している）に対応するＩ／
Ｏゲート（すなわち、各トランジスタＮ５５，Ｎ５６）
だけをオンさせる方法（以下、方法２という）もある。

【０１０３】上記した第１実施例は方法２である。すな
わち、第１実施例では、活性化したメモリセルアレイ５
０のサブ入出力線subI/Oおよび反転サブ入出力線♯sub
I/O だけが、補助アンプ選択線YSに従って対応するビッ
ト線BLおよび反転ビット線♯BLに接続される。従って、
読み出し動作においては、選択するべき補助リードアン
プ１１に接続されているサブ入出力線subI/Oおよび反転
サブ入出力線♯sub I/O だけが、プリチャージ電圧ＶP
とは異なる電圧になる。

【０１０４】その他のサブ入出力線subI/Oおよび反転サ
ブ入出力線♯sub I/O については、プリチャージ電圧Ｖ
P のままである。そのため、各トランジスタＰ１，Ｐ２
のゲート電圧（＝プリチャージ電圧ＶP ）とソース電圧
ＶS とが等しければ（ＶP ＝ＶS ）、その電圧は内部電
源電圧Ｖint でも電圧Ｖint ／２（＝ＶCP＝ＶBLP ）で
も構わない。

【０１０５】（第２実施例）一方、方法１の場合、非活
性のメモリセルアレイ５０の補助アンプ選択線YSに対応
するＩ／Ｏゲートもオンする。そのため、非活性な（す
なわち、プリチャージ状態の）ビット線BLおよび反転ビ
ット線♯BLと、サブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/O とが接続される。

【０１０６】従って、方法１の場合は、ビット線BLおよ
び反転ビット線♯BLのプリチャージ電圧ＶBLP と、サブ
入出力線subI/Oおよび反転サブ入出力線♯sub I/O のプ
リチャージ電圧ＶP とを等しくする必要がある。

【０１０７】この場合も、当然、各トランジスタＰ１，
Ｐ２のゲート電圧（＝プリチャージ電圧ＶP ）とソース
電圧ＶS とは等しくなければならない（ＶBLP ＝ＶP ＝
ＶS）。

【０１０８】しかしながら、方法１では、方法２のよう
に各メモリセルアレイ５０を選択するための信号線と補
助アンプ選択線YSとで論理をとる必要がない。そのた
め、方法１では、各メモリセルアレイ５０を選択するた
めの信号線や、論理をとる回路を設ける必要がなく、方
法２より省面積化を図ることができる。

【０１０９】図７は、方法１を具体化した第２実施例の
ＤＲＡＭの要部回路図である。尚、図７において、図１
に示した第１実施例と異なるのは、以下の，だけで
ある。そこで、本実施例において、第１実施例と同じ構
成については符号を等しくしてはその詳細な説明を省略
する。また、本実施例において、第１実施例と同じ動作
についても説明を省略する。

【０１１０】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソース電圧ＶS を、内部電源電圧Ｖint で
はなく、ビット線BLおよび反転ビット線♯BLのプリチャ
ージ電圧ＶBLP にしている。

【０１１１】サブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/O に、クランパ（プリチャージ）１３を設
けている。クランパ１３はＰチャネルＭＯＳトランジス
タＰ３，Ｐ４から構成されている。すなわち、各トラン
ジスタＰ３，Ｐ４のソースはそれぞれサブ入出力線subI
/Oおよび反転サブ入出力線♯sub I/O に接続され、ゲー
トは接地されている。また、各トランジスタＰ３，Ｐ４
のドレインには、ビット線BLおよび反転ビット線♯BLの
プリチャージ電圧ＶBLP が印加されている。

【０１１２】従って、オンした各トランジスタＰ３，Ｐ
４によって、サブ入出力線subI/Oおよび反転サブ入出力
線♯sub I/O にビット線BLおよび反転ビット線♯BLのプ
リチャージ電圧ＶBLP が印加される。そのため、サブ入
出力線subI/Oおよび反転サブ入出力線♯sub I/O のプリ
チャージ電圧ＶP とビット線BLおよび反転ビット線♯BL
のプリチャージ電圧ＶBLP とが等しくなる。

【０１１３】尚、書き込み動作において、サブ入出力線
subI/Oまたは反転サブ入出力線♯sub I/O にＨレベルの
データを書き込むために、各トランジスタＰ３，Ｐ４は
ノーマリオン型でなければならない。すなわち、本実施
例において、クランパ１３は書き込み動作時のプルアッ
プ回路であり、補助ライトアンプ１２は書き込み動作時
のプルダウン回路であると見なすことができる。

【０１１４】また、各トランジスタＰ３，Ｐ４のゲート
に制御信号を与え、読み出し及び書き込みの各動作にお
いて制御することも可能である。しかしながら、この場
合は、各トランジスタＰ３，Ｐ４のゲートに与える制御
信号とその制御信号線を設ける必要があるため、前記し
たような完全にデータ駆動型のデータ転送ができなくな
る。

【０１１５】図２は、活性化しているメモリセルアレイ
５０における読み出し動作時のタイムチャートである。
図８は、非活性な別のメモリセルアレイ５０における読
み出し動作時のタイムチャートである。図４は、活性化
しているメモリセルアレイ５０における書き込み動作時
のタイムチャートである。図９は、非活性な別のメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。

【０１１６】（第３実施例）方法１において（すなわ
ち、非活性なメモリセルアレイ５０のサブ入出力線subI
/Oおよび反転サブ入出力線♯sub I/O のプリチャージ電
圧ＶP を、ビット線BLおよび反転ビット線♯BLのプリチ
ャージ電圧ＶBLP と等しくする）、活性化したメモリセ
ルアレイ５０のサブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/Oの電圧だけを、プリチャージ電圧ＶBLP
以上にするという方法（以下、方法３という）がある。

【０１１７】すなわち、方法３では、補助リードアンプ
１１のゲインが見かけ上大きくなるため、読み出し動作
をより高速化することができる。図１０は、方法３を具
体化した第３実施例のＤＲＡＭの要部回路図である。
尚、図１０において、図７に示した第２実施例と異なる
のは、以下の，だけである。そこで、本実施例にお
いて、第２実施例と同じ構成については符号を等しくし
てはその詳細な説明を省略する。また、本実施例におい
て、第２実施例と同じ動作についても説明を省略する。

【０１１８】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソースを共通ソース線ＶSPに接続してい
る。クランパ１３の各トランジスタＰ３，Ｐ４のドレイン
を共通ソース線ＶSPに接続している。

【０１１９】非活性なメモリセルアレイ５０において、
共通ソース線ＶSPの電圧はビット線BLおよび反転ビット
線♯BLのプリチャージ電圧ＶBLP と等しくなっており、
センスアンプ５１ａを非活性にしている（ＶS ＝ＶP ＝
ＶSP＝ＶBLP ）。

【０１２０】一方、活性化したメモリセルアレイ５０に
おいて、共通ソース線ＶSPの電圧は内部電源電圧Ｖint
になるが、やはり、（ＶS ＝ＶP ＝ＶSP）の条件は保た
れることになり、動作に不都合は生じない。

【０１２１】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１２は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。図９は、非活性な別の
メモリセルアレイ５０における書き込み動作時のタイム
チャートである。

【０１２２】（第４実施例）図１３は、方法３を具体化
した第４実施例のＤＲＡＭの要部回路図である。尚、図
１３において、図１０に示した第３実施例と異なるの
は、補助ライトアンプ１２の各トランジスタＮ１，Ｎ２
のソースを共通ソース線ＶSNに接続していることだけで
ある。そこで、本実施例において、第３実施例と同じ構
成については符号を等しくしてはその詳細な説明を省略
する。また、本実施例において、第３実施例と同じ動作
についても説明を省略する。

【０１２３】非活性なメモリセルアレイ５０において、
共通ソース線ＶSPの電圧はビット線BLおよび反転ビット
線♯BLのプリチャージ電圧ＶBLP と等しくなっており、
センスアンプ５１ａを非活性にしている（ＶS ＝ＶP ＝
ＶSN＝ＶBLP ）。従って、補助ライトアンプ１２も作動
しなくなる。

【０１２４】そして、非活性なメモリセルアレイ５０で
は、サブ入出力線subI/Oまたは反転サブ入出力線♯sub
I/O にデータが書き込まれない。そのため、たとえ、ビ
ット線BLまたは反転ビット線♯BLとサブ入出力線subI/O
または反転サブ入出力線♯sub I/O が接続された場合で
も、不要なデータをビット線BLおよび反転ビット線♯BL
に書き込むという無用な動作を行わなくなる。

【０１２５】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１４は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。尚、「ＶrS」は補助リ
ードアンプ１１の各トランジスタＰ１，Ｐ２のソース電
圧ＶrS、「ＶwS」は補助ライトアンプ１１の各トランジ
スタＮ１，Ｎ２のソース電圧ＶwSを示している。図１５
は、非活性な別のメモリセルアレイ５０における書き込
み動作時のタイムチャートである。

【０１２６】（第５実施例）図１６は、方法３を具体化
した第５実施例のＤＲＡＭの要部回路図である。尚、図
１６において、図１３に示した第４実施例と異なるの
は、補助リードアンプ１１の各トランジスタＰ１，Ｐ２
のソースに、ＮチャネルＭＯＳトランジスタＮ３を介し
て内部電源電圧Ｖint 等の適当な電圧（但し、ビット線
BLおよび反転ビット線♯BLのプリチャージ電圧ＶBLP よ
り高い電圧）を印加していることだけである。そして、
トランジスタＮ３のゲートは制御信号線SNに接続してい
る。そこで、本実施例において、第４実施例と同じ構成
については符号を等しくしてはその詳細な説明を省略す
る。また、本実施例において、第３実施例と同じ動作に
ついても説明を省略する。

【０１２７】活性化したメモリセルアレイ５０において
のみ、制御信号線SNの電圧はＨレベルになっている。そ
のため、活性化したメモリセルアレイ５０のトランジス
タＮ３だけがオンし、その活性化したメモリセルアレイ
５０の補助リードアンプ１１だけが活性化する（ＶS ＝
ＶP ＝Ｖint ）。従って、本実施例は、第４実施例の効
果に加えて、図１０に示す第３実施例と同様の効果を得
ることもできる。

【０１２８】加えて、本実施例では第３実施例に比べ
て、共通ソース線ＶSPにかかる負担を軽減することがで
き、センス動作の高速化を阻害することがない。図１１
は、活性化しているメモリセルアレイ５０における読み
出し動作時のタイムチャートである。図８は、非活性な
別のメモリセルアレイ５０における読み出し動作時のタ
イムチャートである。図１４は、活性化しているメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。図１５は、非活性な別のメモリセルアレイ５
０における書き込み動作時のタイムチャートである。

【０１２９】（第６実施例）図１７は、第６実施例のＤ
ＲＡＭの要部回路図である。尚、図１７において、図７
に示した第２実施例と異なるのは、クランパ１３（すな
わち、プルアップ回路）の各トランジスタＰ３，Ｐ４の
ゲートをそれぞれ、グローバル入出力線GI/Oおよび反転
グローバル入出力線♯GI/Oに接続したことだけである。

【０１３０】本実施例では、書き込み動作において、ク
ランパ１３も補助ライトアンプ１２（すなわち、プルダ
ウン回路）と同様に、グローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oによってデータ駆動される
ことになる。

【０１３１】その他の動作について、本実施例と第２実
施例とは全て同じであるので説明を省略する。図２は、
活性化しているメモリセルアレイ５０における読み出し
動作時のタイムチャートである。図８は、非活性な別の
メモリセルアレイ５０における読み出し動作時のタイム
チャートである。図４は、活性化しているメモリセルア
レイ５０における書き込み動作時のタイムチャートであ
る。図９は、非活性な別のメモリセルアレイ５０におけ
る書き込み動作時のタイムチャートである。

【０１３２】尚、本発明は上記各実施例に限定されるも
のではなく、以下のように実施してもよい。１）補助リードアンプ１１の各ＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２をＮチャネルＭＯＳトランジスタに置
き換えると共に、補助ライトアンプ１２の各Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２をＰチャネルＭＯＳトラ
ンジスタに置き換える。

【０１３３】この場合は、プリチャージ状態における各
入出力線のレベルを上記各実施例と反対にする。すなわ
ち、サブ入出力線subI/Oおよび反転サブ入出力線♯sub
I/OはＬレベルにプリチャージしておき、グローバル入
出力線GI/Oおよび反転グローバル入出力線♯GI/OはＨレ
ベルにプリチャージしておく。

【０１３４】２）クランパ１３の各ＰチャネルＭＯＳト
ランジスタＰ３，Ｐ４をＮチャネルＭＯＳトランジスタ
に置き換える。３）補助リードアンプ１１の各トランジスタＰ１，Ｐ２
のドレインをそれぞれ、グローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oに接続するのではなく、
反転グローバル入出力線♯GI/Oおよびグローバル入出力
線GI/Oに接続する。それと同時に、補助ライトアンプ１
２の各トランジスタＮ１，Ｎ２のゲートをそれぞれ、グ
ローバル入出力線GI/Oおよび反転グローバル入出力線♯
GI/Oに接続するのではなく、反転グローバル入出力線♯
GI/Oおよびグローバル入出力線GI/Oに接続する。

【０１３５】この場合、サブ入出力線subI/Oおよび反転
サブ入出力線♯subI/Oとグローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oとの間で相互に転送され
るデータは、それぞれ同じレベルになる。すなわち、サ
ブ入出力線subI/OがＨレベル（反転サブ入出力線♯subI
/OがＬレベル）なら、グローバル入出力線GI/OもＨレベ
ル（反転グローバル入出力線♯GI/OもＬレベル）にな
る。

【０１３６】４）内部電源電圧Ｖint を外部電源電圧Ｖ
CCに置き換える。５）補助リードアンプ１１または補助ライトアンプ１２
をそれぞれ単独で実施する。また、上記各実施例の補助
リードアンプ１１または補助ライトアンプ１２の接続方
法を、それぞれ上記とは異なる組み合わせで実施する。

【０１３７】

【発明の効果】以上詳述したように本発明によれば、省
面積化および高速化が実現可能であると共に、読み出し
動作時にデータの破壊を起こさない半導体記憶装置を、
簡単な構成によって提供することができる優れた効果が
ある。

【図面の簡単な説明】

【図１】第１実施例のＤＲＡＭの要部回路図である。

【図２】第１，２，６実施例において、活性化している
メモリセルアレイ５０における読み出し動作時のタイム
チャートである。

【図３】第１実施例において、非活性な別のメモリセル
アレイ５０における読み出し動作時のタイムチャートで
ある。

【図４】第１，２，６実施例において、活性化している
メモリセルアレイ５０における書き込み動作時のタイム
チャートである。

【図５】第１実施例において、非活性な別のメモリセル
アレイ５０における書き込み動作時のタイムチャートで
ある。

【図６】各実施例のＤＲＡＭの実際の半導体チップ上に
おける配置を示す平面図である。

【図７】第２実施例ののＤＲＡＭ要部回路図である。

【図８】第２〜６実施例において、非活性な別のメモリ
セルアレイ５０における読み出し動作時のタイムチャー
トである。

【図９】第２，３，６実施例において、非活性な別のメ
モリセルアレイ５０における書き込み動作時のタイムチ
ャートである。

【図１０】第３実施例のＤＲＡＭの要部回路図である。

【図１１】第３，４，５実施例において、活性化してい
るメモリセルアレイ５０における読み出し動作時のタイ
ムチャートである。

【図１２】第３実施例において、活性化しているメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。

【図１３】第４実施例のＤＲＡＭの要部回路図である。

【図１４】第４，５実施例において、活性化しているメ
モリセルアレイ５０における書き込み動作時のタイムチ
ャートである。

【図１５】第４，５，１５実施例において、非活性な別
のメモリセルアレイ５０における書き込み動作時のタイ
ムチャートである。

【図１６】第５実施例のＤＲＡＭの要部回路図である。

【図１７】第６実施例のＤＲＡＭの要部回路図である。

【図１８】従来例のＤＲＡＭの構成を示すブロック回路
図である。

【図１９】従来例のＤＲＡＭの構成を示すブロック回路
図である。

【図２０】図１８および図１９に示すＤＲＡＭのセンス
アンプ５１ａを示す回路図である。

【図２１】従来例のＤＲＡＭにおけるセンスアンプとそ
の周辺回路を示す回路図である。

【図２２】従来例のＤＲＡＭの要部回路図である。

【図２３】従来例のＤＲＡＭの要部回路図である。

【図２４】ワード線裏打ち部を説明するための半導体チ
ップ平面図である。

【図２５】図２３に示すＤＲＡＭの読み出し動作時のタ
イムチャートである。

【符号の説明】

１１補助リードアンプ１２補助ライトアンプ５０メモリセルアレイ５１ａセンスアンプ６１補助アンプ６２メインアンプ YS,GYS カラムアドレス選択選択線 subI/O サブ入出力線 ♯subI/O 反転サブ入出力線 GI/O グローバル入出力線 ♯GI/O 反転グローバル入出力線Ｐ１，Ｐ２ＰチャネルＭＯＳトランジスタＮ１，Ｎ２ＮチャネルＭＯＳトランジスタ

【手続補正書】

【提出日】平成５年２月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】半導体記憶装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００８】これを改善するため、近年、図１９に示す
ような補助アンプ６１を備えたＤＲＡＭが提案されてい
る。このＤＲＡＭではセンスアンプ列５１に対して１個
の補助アンプ６１を設け、複数個の補助アンプ６１に対
して１個のメインアンプ６２を設けるようにしている。
例えば、５１２個のセンスアンプ５１ａのそれぞれに接
続された５１２対のビット線対（すなわち、ビット線BL
と反転ビット線♯BLとを合計すると１０２４本）を３２
対ずつ１６組に分割してサブデータバス６３とする。そ
して、各サブデータバス６３毎に補助アンプ６１を接続
し、１６個の補助アンプ６１を共通のグローバル入出力
線GI/Oを介して１つのメインアンプ６２に接続してい
る。

【００２３】読み出しゲート７１は各ＭＯＳトランジス
タＴR1〜ＴR4によって構成されている。すなわち、読み
出しデータバスRDB にトランジスタＴR1，ＴR2の直列回
路が接続され、反転読み出しデータバス♯RDB にトラン
ジスタＴR3，ＴR4の直列回路が接続されている。そし
て、各トランジスタＴR1，ＴR3のゲートは読み出し補助
アンプ選択線YRに接続されている。また、トランジスタ
ＴR2のゲートはビット線BLに、トランジスタＴR4のゲー
トは反転ビット線♯BLにそれぞれ接続され、各トランジ
スタＴR2，ＴR4のソースは接地されている。そして、読
み出し補助アンプ選択線YRからは、読み出し動作に同期
して読み出しゲート７１を活性化させるための制御信号
が与えられる。

【００２４】一方、書き込みゲート７２は従来のゲート
と同じ構成である。すなわち、書き込みデータバスWDB
とビット線BLとの間にＭＯＳトランジスタＴW1が接続さ
れ、反転書き込みデータバス♯WDB と反転ビット線♯BL
との間にＭＯＳトランジスタＴW2が接続されている。そ
の各トランジスタＴW1，ＴW2のゲートは書き込み補助ア
ンプ選択線YWに接続されている。そして、書き込み補助
アンプ選択線YWからは、書き込み動作に同期して書き込
みゲート７２を活性化させるための制御信号が与えられ
る。

【００２６】このように構成されたＤＲＡＭにおいて
は、読み出しゲート７１によってビット線対のデータが
一段増幅されるため、データの破壊を防止することがで
きる。すなわち、このＤＲＡＭは、ビット線対のデータ
増幅型のデータ非破壊型読み出し方式であるといえる。
ところで、この方式ではセンスアンプ５１ａ毎に読み出
しゲート７１と書き込みゲート７２とを設ける必要があ
るため、センスアンプ列５１のパターン面積が大きくな
り省面積化に不利となる。

【００２９】読み出しゲート７３は各ＭＯＳトランジス
タＴR11 〜ＴR15 によって構成されている。すなわち、
ローカル入出力線LI/OにトランジスタＴR11,ＴR12 の直
列回路が接続され、反転ローカル入出力線♯LI/Oにトラ
ンジスタＴR13,ＴR14 の直列回路が接続されている。そ
して、各トランジスタＴR12,ＴR14 はトランジスタＴR1
5 を介して接地されている。トランジスタＴR15 のゲー
トは読み出し補助アンプ選択線YRに接続されている。

【００３０】また、各トランジスタＴR11,ＴR13 のゲー
トは、読み出しゲート７３を選択するためのセクション
選択線SSに接続されている。さらに、トランジスタＴR1
2 のゲートはビット線BLに、トランジスタＴR14 のゲー
トは反転ビット線♯BLにそれぞれ接続されている。そし
て、読み出し補助アンプ選択線YRからは、読み出し動作
に同期して読み出しゲート７３を活性化させるための制
御信号が与えられる。

【００３１】一方、書き込みゲート７４は各ＭＯＳトラ
ンジスタＴW11,ＴW12 によって構成されている。すなわ
ち、各トランジスタＴR11,ＴR12 の接続部とビット線BL
との間にトランジスタＴW11 が接続され、各トランジス
タＴR13,ＴR14 の接続部と反転ビット線♯BLとの間にト
ランジスタＴW12 が接続されている。その各トランジス
タＴW11,ＴW12 のゲートは書き込み補助アンプ選択線YW
に接続されている。そして、書き込み補助アンプ選択線
YWからは、書き込み動作に同期して書き込みゲート７４
を活性化させるための制御信号が与えられる。

【００４０】補助アンプ６１は６個のＮチャネルＭＯＳ
トランジスタＮ７１〜７６から構成されている。すなわ
ち、サブ入出力線subI/Oとグランドとの間には各トラン
ジスタＮ７１，Ｎ７２、Ｎ７３が直列に接続され、反転
サブ入出力線♯sub I/O とグランドとの間には各トラン
ジスタＮ７４，Ｎ７５、Ｎ７６が直列に接続されてい
る。また、ソースが接地されているトランジスタＮ７３
のゲートはサブ入出力線subI/Oに接続され、ソースが接
地されているトランジスタＮ７６のゲートは反転サブ入
出力線♯sub I/O に接続されている。各トランジスタＮ
７１，Ｎ７４のゲートは書き込み補助アンプ選択線YWに
接続され、各トランジスタＮ７２，Ｎ７５のゲートは読
み出し補助アンプ選択線YRに接続されている。そして、
読み出し補助アンプ選択線YRからは、読み出し動作に同
期してＨレベルの制御信号が与えられる。一方、書き込
み補助アンプ選択線YWからは、書き込み動作に同期して
Ｈレベルの制御信号が与えられる。さらに、各トランジ
スタＮ７１，Ｎ７２の接続部はグローバル入出力線GI/O
に接続され、各トランジスタＮ７４，Ｎ７５の接続部は
反転グローバル入出力線♯GI/Oに接続されている。

【００４５】サブ入出力線subI/Oおよび反転サブ入出力
線♯sub I/O のレベルが確定したら、読み出し補助アン
プ選択線YRからＨレベルの制御信号が与えられ各トラン
ジスタＮ７２，Ｎ７５はオンする。すると、トランジス
タＮ７６はオンし、トランジスタＮ７３はオフしたまま
となる。

【００４９】

【発明が解決しようとする課題】ところで、プリチャー
ジ状態のときに各トランジスタ７２，７５がオンしたと
き各トランジスタ７３，７６は既にオンしているため、
オンした各トランジスタ７２，７３および各トランジス
タ７５，７６によってそれぞれ導通パスが構成される。
すると、グローバル入出力線GI/O，反転グローバル入出
力線♯GI/Oは共にＬレベルになってしまい、Ｈレベルに
プリチャージすることができなくなる。

【００５０】また、同様の理由により、サブ入出力線su
bI/Oおよび反転サブ入出力線♯subI/O のレベルが十分
に確定しないうちに各トランジスタ７２，７５がオンし
た場合、誤動作が起こる可能性がある。

【００５１】従って、読み出し補助アンプ選択線YRから
の制御信号は、カラムアドレス選択線YSと正確に同期を
とっておかなければならない。さらに、グローバル入出
力線GI/Oおよび反転グローバル入出力線♯GI/Oは、複数
の補助アンプ６１に共用されている。そのため、非活性
なメモリセルアレイ５０の補助アンプ６１をグローバル
入出力線GI/Oおよび反転グローバル入出力線♯GI/Oから
切り離さないと、前記したプリチャージ状態のときに各
トランジスタ７２，７５がオンして導通パスが構成され
た場合と同様の問題が生じる。従って、非活性なメモリ
セルアレイ５０の補助アンプ６１をグローバル入出力線
GI/Oおよび反転グローバル入出力線♯GI/Oから切り離す
必要があり、読み出し補助アンプ選択線YRからの制御信
号は、それを留意してコントロールする必要がある。

【００５２】その結果、読み出し補助アンプ選択線YRを
制御するための回路が複雑になると共に、上記した様々
なタイミングで動作させるための動作マージンが必要と
なり高速性が妨げられる。また、各補助アンプ６１毎に
読み出し補助アンプ選択線YRを設けなければならず、全
ての読み出し補助アンプ選択線YRの占めるパターン面積
は相当大きなものになる。結局、図２３に示す方式のＤ
ＲＡＭにおいて、読み出し補助アンプ選択線YRを設けて
補助アンプ６１を制御する場合には、省面積化が阻害さ
れる上に十分な高速化を実現できなくなる。

【００５７】

【課題を解決するための手段】請求項１記載の発明は、
複数個のメモリセルアレイと、その各メモリセルアレイ
が共有するカラムアドレス選択線と、前記各メモリセル
アレイ内の複数個のセンスアンプ毎に設けられ、当該各
センスアンプと一対のサブ入出力線によって接続される
補助リードアンプと、その各補助リードアンプが共有す
る一対のグローバル入出力線と、そのグローバル入出力
線に接続されるメインリードアンプとを備え、前記サブ
入出力線に読みだされたデータを前記補助リードアンプ
によって増幅し、その増幅したデータを、前記グローバ
ル入出力線を介して前記メインリードアンプに転送する
ようにした半導体記憶装置において、前記補助リードア
ンプは前記センスアンプから与えられるデータのレベル
が所定のレベルに達したときに作動する入力部を有する
ことをその要旨とする。

【００６４】

【００６７】

【実施例】（第１実施例）以下、本発明を具体化した第１実施例を
図１〜図６に従って説明する。

【００７４】図１に示すように、本実施例の補助アンプ
６１は補助リードアンプ１１と補助ライトアンプ１２と
から構成される。その補助リードアンプ１１はＰチャネ
ルＭＯＳトランジスタＰ１，Ｐ２から構成されている。
すなわち、トランジスタＰ１のゲートはサブ入出力線su
bI/Oに接続され、トランジスタＰ２のゲートは反転サブ
入出力線♯subI/Oに接続されている。また、トランジス
タＰ１のドレインはグローバル入出力線GI/Oに接続さ
れ、トランジスタＰ２のドレインは反転グローバル入出
力線♯GI/Oに接続されている。そして、各トランジスタ
Ｐ１，Ｐ２のソースには内部電源電圧Ｖint が印加され
ている。

【００７５】一方、補助ライトアンプ１２はＮチャネル
ＭＯＳトランジスタＮ１，Ｎ２から構成されている。す
なわち、トランジスタＮ１のゲートはグローバル入出力
線GI/Oに接続され、トランジスタＮ２のゲートは反転グ
ローバル入出力線♯GI/Oに接続されている。また、トラ
ンジスタＮ１のドレインはサブ入出力線subI/Oに接続さ
れ、トランジスタＮ２のドレインは反転サブ入出力線♯
subI/Oに接続されている。そして、各トランジスタＮ
１，Ｎ２のソースは接地されている。

【００７６】次に、このように構成されたＤＲＡＭの読
み出し動作を、図２に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。

【００７７】読み出し動作を行う前において、サブ入出
力線subI/Oおよび反転サブ入出力線♯sub I/O はＨレベ
ルにプリチャージしておき、グローバル入出力線GI/Oお
よび反転グローバル入出力線♯GI/OはＬレベルにプリチ
ャージしておく。

【００７８】すると、各トランジスタＰ１，Ｐ２のゲー
ト電圧（すなわち、サブ入出力線subI/Oおよび反転サブ
入出力線♯sub I/O のプリチャージ電圧ＶP ）とソース
電圧ＶS （すなわち、内部電源電圧Ｖint ）は等しくな
る。このとき、各トランジスタＰ１，Ｐ２はオフしてい
るため、補助リードアンプ１１は非活性になる。

【００７９】そして、所望のワード線WLi をＨレベルに
立ち上げると、そのワード線WLi に接続されているメモ
リセル５０ａの状態に応じて、ビット線BLと反転ビット
線♯BLとのビット線対の電圧が変化する。センスアンプ
５１ａはそのビット線対の電圧の変化を増幅し、内部電
源電圧Ｖint とグランドレベル（＝０Ｖ）との間でビッ
ト線対をフルスイングさせる。

【００８０】ここで例えば、ビット線BLがＬレベルで反
転ビット線♯BLがＨレベルになっているとする。そし
て、所望のカラムアドレス選択線YSをＨレベルに立ち上
げると、そのカラムアドレス選択線YSに接続されている
トランジスタＮ５５，Ｎ５６はオンする。すると、サブ
入出力線subI/OはＨレベルからＬレベルにディスチャー
ジされ、反転サブ入出力線♯sub I/O はＨレベルのまま
保持される。

【００８１】そのため、補助リードアンプ１１のトラン
ジスタＰ１はオンし、トランジスタＰ２はオフしたまま
となる。すると、グローバル入出力線GI/Oには、オンし
たトランジスタＰ１を介して内部電源電圧Ｖint が印加
されてＬレベルからＨレベルにチャージされる。一方、
反転グローバル入出力線♯GI/OはＬレベルのまま保持さ
れる。

【００８２】このように、ディスチャージされないサブ
入出力線subI/O（反転サブ入出力線♯sub I/O ）に対し
て、グローバル入出力線GI/O（反転グローバル入出力線
♯GI/O）には変化がなく、プリチャージ状態のＬレベル
が保持される。一方、ディスチャージされたサブ入出力
線subI/O（反転サブ入出力線♯sub I/O ）に対して、反
転グローバル入出力線♯GI/O（グローバル入出力線GI/
O）はチャージされてＨレベルになる。

【００８３】その結果、補助リードアンプ１１は、サブ
入出力線subI/Oおよび反転サブ入出力線♯sub I/O から
のデータを増幅して、グローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oに転送することができる。

【００８４】ここで、同じメモリセルアレイ５０内の別
のサブ入出力線subI/Oおよび反転サブ入出力線♯sub I/
O はプリチャージ状態のままなので、接続されている補
助リードアンプ１１は全て非活性になっている。また、
非活性な別のメモリセルアレイ５０内の補助リードアン
プ１１も同様に非活性になっている。すなわち、プリチ
ャージ状態において、同じグローバル入出力線GI/Oおよ
び反転グローバル入出力線♯GI/Oに接続されている補助
リードアンプ１１は全て非活性になっている。

【００８５】そして、読み出し動作時には、所望のカラ
ムアドレス選択線YSによって選択された補助リードアン
プ１１のみが活性化し、同じグローバル入出力線GI/Oお
よび反転グローバル入出力線♯GI/Oに接続されている他
の補助リードアンプ１１は全て非活性のまま作動しな
い。図３は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。

【００８６】従って、本実施例の補助リードアンプ１１
においては、図２２および図２３に示した従来例の補助
アンプ６１のように読み出し補助アンプ選択線YRを設け
る必要がない。そのため、読み出し補助アンプ選択線YR
からの制御信号をコントロールする必要もなく、読み出
し補助アンプ選択線YRを制御するための回路も必要なく
なる。

【００８７】尚、メモリセルアレイ５０が活性化すると
は、そのメモリセルアレイ５０内のセンスアンプ５１ａ
が全て活性化し、メモリセルアレイ５０内の全てのビッ
ト線対毎にワード線WLで選択されたメモリセル５０ａが
充放電することである。

【００８８】また、補助アンプ６１が設けられているワ
ード線裏打ち部にはもともとｎウェルが存在しており、
図２３に示した従来例では未使用であったそのｎウェル
を使用すれば、ＰチャネルＭＯＳトランジスタＰ１，Ｐ
２を形成することは容易である。

【００８９】次に、このように構成されたＤＲＡＭの書
き込み動作を、図４に示すタイムチャートに従って説明
する。尚、メモリセル５０ａやセンスアンプ５１ａの動
作については公知であるのでその詳細な説明は省略す
る。

【００９０】書き込み動作を行う前においても、読み出
し動作を行う前と同様に、サブ入出力線subI/Oおよび反
転サブ入出力線♯sub I/O はＨレベルにプリチャージし
ておき、グローバル入出力線GI/Oおよび反転グローバル
入出力線♯GI/OはＬレベルにプリチャージしておく。

【００９１】このとき、各トランジスタＮ１，Ｎ２はオ
フしているため、補助ライトアンプ１２は非活性にな
る。そして、所望のワード線WLi をＨレベルに立ち上げ
ると、そのワード線WLi に接続されているメモリセル５
０ａの状態に応じて、ビット線BLと反転ビット線♯BLと
のビット線対の電圧が変化する。センスアンプ５１ａは
そのビット線対の電圧の変化を増幅し、内部電源電圧Ｖ
int とグランドレベル（＝０Ｖ）との間でビット線対を
フルスイングさせる。

【００９２】ここで例えば、グローバル入出力線GI/Oに
はＨレベル，反転グローバル入出力線♯GI/OにはＬレベ
ルのデータが書き込まれたとする。すると、補助ライト
アンプ１２のトランジスタＮ１はオンし、トランジスタ
Ｎ２はオフしたままとなる。そのため、サブ入出力線su
bI/OはＨレベルからＬレベルにディスチャージされ、反
転サブ入出力線♯sub I/O はＨレベルのまま保持され
る。

【００９３】そして、所望のカラムアドレス選択線YSを
Ｈレベルに立ち上げると、そのカラムアドレス選択線YS
に接続されているトランジスタＮ５５，Ｎ５６はオンす
る。すると、ビット線BLはＬレベルになると共に反転ビ
ット線♯BLはＨレベルになり、メモリセル５０ａにはビ
ット線BLおよび反転ビット線♯BLのレベルに対応したデ
ータが書き込まれる。

【００９４】このように、Ｌレベルのグローバル入出力
線GI/O（反転グローバル入出力線♯GI/O）に対して、サ
ブ入出力線subI/O（反転サブ入出力線♯sub I/O ）には
変化がなく、プリチャージ状態のＨレベルが保持され
る。一方、Ｈレベルのグローバル入出力線GI/O（反転グ
ローバル入出力線♯GI/O）に対して、反転サブ入出力線
♯subI/O（サブ入出力線sub I/O ）はディスチャージさ
れてＬレベルになる。

【００９５】その結果、補助ライトアンプ１２は、グロ
ーバル入出力線GI/Oおよび反転グローバル入出力線♯GI
/Oからのデータを増幅して、サブ入出力線subI/Oおよび
反転サブ入出力線♯sub I/O に転送することができる。

【００９６】ここで、プリチャージ状態において、同じ
メモリセルアレイ５０内の別のサブ入出力線subI/Oおよ
び反転サブ入出力線♯sub I/O に接続されている補助ラ
イトアンプ１２は全て非活性になっている。また、非活
性な別のメモリセルアレイ５０内の補助ライトアンプ１
２も同様に非活性になっている。すなわち、プリチャー
ジ状態において、同じグローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oに接続されている補助ライ
トアンプ１２は全て非活性になっている。

【００９７】そして、書き込み動作時には、所望のカラ
ムアドレス選択線YSによって選択された補助ライトアン
プ１２のみが活性化し、同じグローバル入出力線GI/Oお
よび反転グローバル入出力線♯GI/Oに接続されている他
の補助ライトアンプ１２は全て非活性のまま作動しな
い。図５は、非活性な別のメモリセルアレイ５０におけ
る書き込み動作時のタイムチャートである。

【００９８】従って、本実施例の補助ライトアンプ１２
においては、図２２および図２３に示した従来例の補助
アンプ６１のように書き込み補助アンプ選択線YWを設け
る必要がない。そのため、書き込み補助アンプ選択線YW
からの制御信号をコントロールする必要もなく、書き込
み補助アンプ選択線YWを制御するための回路も必要なく
なる。

【００９９】このように本実施例において、補助リード
アンプ１１は、サブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/O からの読み出しデータによって駆動制御
される。また、補助ライトアンプ１２は、グローバル入
出力線GI/Oおよび反転グローバル入出力線♯GI/Oからの
書き込みデータによって駆動制御される。

【０１００】つまり、本実施例の補助アンプ６１は、読
み出し動作または書き込み動作のいずれの場合において
も、完全にデータ駆動型のデータ転送が可能となる。そ
のため、本実施例では、補助アンプ６１を制御するため
の複雑で動作マージンが必要な制御信号（読み出し補助
アンプ選択線YRおよび書き込み補助アンプ選択線YWから
の制御信号）を省くことができる。

【０１０１】また、本実施例の補助アンプ６１は、図２
２および図２３に示した従来例の補助アンプ６１に比べ
て簡単な構成であるため具体化するのが容易である。さ
らに、本実施例では、図６に示したように、余分なデー
タバス（および、図１８におけるメインアンプ５３を制
御するためのコントロール信号線）を半導体チップ１上
に引き回す必要がない。すなわち、図１９に示したデー
タバス６４はメインクロック４の部分に配置すればよ
く、半導体チップ１の周辺部にデータバスがないため省
面積化を図ることができる。

【０１０２】従って、本実施例では、図２３に示した従
来例のＤＲＡＭの利点を全て備えた上で、従来の問題点
を全て解決することができる。ところで、図６に示した
ように、各カラムデコーダYDはメインクロック４を挟ん
で半導体チップ１の中央部に配置されている。そして、
カラムアドレス選択線YSに第２メタル線を使用すること
により、前記したように、異なるメモリセルアレイ５０
間で１本のカラムアドレス選択線YSを共用している。

【０１０３】この場合、カラムアドレス選択線YSを、そ
のまま各トランジスタＮ５５，Ｎ５６からなるＩ／Ｏゲ
ートに接続する方法（以下、方法１という）がある。ま
た、各メモリセルアレイ５０を選択するための信号線と
カラムアドレス選択線YSとで論理をとり、活性化したメ
モリセルアレイ５０のカラムアドレス選択線YS（図１，
図２，図４においてはGYS と表記して区別している）に
対応するＩ／Ｏゲート（すなわち、各トランジスタＮ５
５，Ｎ５６）だけをオンさせる方法（以下、方法２とい
う）もある。

【０１０４】上記した第１実施例は方法２である。すな
わち、第１実施例では、活性化したメモリセルアレイ５
０のサブ入出力線subI/Oおよび反転サブ入出力線♯sub
I/O だけが、カラムアドレス選択線YSに従って対応する
ビット線BLおよび反転ビット線♯BLに接続される。従っ
て、読み出し動作においては、選択するべき補助リード
アンプ１１に接続されているサブ入出力線subI/Oおよび
反転サブ入出力線♯sub I/O だけが、プリチャージ電圧
ＶPとは異なる電圧になる。

【０１０５】その他のサブ入出力線subI/Oおよび反転サ
ブ入出力線♯sub I/O については、プリチャージ電圧Ｖ
P のままである。そのため、各トランジスタＰ１，Ｐ２
のゲート電圧（＝プリチャージ電圧ＶP ）とソース電圧
ＶS とが等しければ（ＶP ＝ＶS ）、その電圧は内部電
源電圧Ｖint でも電圧Ｖint ／２（＝ＶCP＝ＶBLP ）で
も構わない。

【０１０６】（第２実施例）一方、方法１の場合、非活
性のメモリセルアレイ５０のカラムアドレス選択線YSに
対応するＩ／Ｏゲートもオンする。そのため、非活性な
（すなわち、プリチャージ状態の）ビット線BLおよび反
転ビット線♯BLと、サブ入出力線subI/Oおよび反転サブ
入出力線♯sub I/O とが接続される。

【０１０７】従って、方法１の場合は、ビット線BLおよ
び反転ビット線♯BLのプリチャージ電圧ＶBLP と、サブ
入出力線subI/Oおよび反転サブ入出力線♯sub I/O のプ
リチャージ電圧ＶP とを等しくする必要がある。

【０１０８】この場合も、当然、各トランジスタＰ１，
Ｐ２のゲート電圧（＝プリチャージ電圧ＶP ）とソース
電圧ＶS とは等しくなければならない（ＶBLP ＝ＶP ＝
ＶS）。

【０１０９】しかしながら、方法１では、方法２のよう
に各メモリセルアレイ５０を選択するための信号線とカ
ラムアドレス選択線YSとで論理をとる必要がない。その
ため、方法１では、各メモリセルアレイ５０を選択する
ための信号線や、論理をとる回路を設ける必要がなく、
方法２より省面積化を図ることができる。

【０１１０】図７は、方法１を具体化した第２実施例の
ＤＲＡＭの要部回路図である。尚、図７において、図１
に示した第１実施例と異なるのは、以下の，だけで
ある。そこで、本実施例において、第１実施例と同じ構
成については符号を等しくしてはその詳細な説明を省略
する。また、本実施例において、第１実施例と同じ動作
についても説明を省略する。

【０１１１】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソース電圧ＶS を、内部電源電圧Ｖint で
はなく、ビット線BLおよび反転ビット線♯BLのプリチャ
ージ電圧ＶBLP にしている。

【０１１２】サブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/O に、クランパ（プリチャージ）１３を設
けている。クランパ１３はＰチャネルＭＯＳトランジス
タＰ３，Ｐ４から構成されている。すなわち、各トラン
ジスタＰ３，Ｐ４のソースはそれぞれサブ入出力線subI
/Oおよび反転サブ入出力線♯sub I/O に接続され、ゲー
トは接地されている。また、各トランジスタＰ３，Ｐ４
のドレインには、ビット線BLおよび反転ビット線♯BLの
プリチャージ電圧ＶBLP が印加されている。

【０１１３】従って、オンした各トランジスタＰ３，Ｐ
４によって、サブ入出力線subI/Oおよび反転サブ入出力
線♯sub I/O にビット線BLおよび反転ビット線♯BLのプ
リチャージ電圧ＶBLP が印加される。そのため、サブ入
出力線subI/Oおよび反転サブ入出力線♯sub I/O のプリ
チャージ電圧ＶP とビット線BLおよび反転ビット線♯BL
のプリチャージ電圧ＶBLP とが等しくなる。

【０１１４】尚、書き込み動作において、サブ入出力線
subI/Oまたは反転サブ入出力線♯sub I/O にＨレベルの
データを書き込むために、各トランジスタＰ３，Ｐ４は
ノーマリオン型でなければならない。すなわち、本実施
例において、クランパ１３は書き込み動作時のプルアッ
プ回路であり、補助ライトアンプ１２は書き込み動作時
のプルダウン回路であると見なすことができる。

【０１１５】また、各トランジスタＰ３，Ｐ４のゲート
に制御信号を与え、読み出し及び書き込みの各動作にお
いて制御することも可能である。しかしながら、この場
合は、各トランジスタＰ３，Ｐ４のゲートに与える制御
信号とその制御信号線を設ける必要があるため、前記し
たような完全にデータ駆動型のデータ転送ができなくな
る。

【０１１６】図２は、活性化しているメモリセルアレイ
５０における読み出し動作時のタイムチャートである。
図８は、非活性な別のメモリセルアレイ５０における読
み出し動作時のタイムチャートである。図４は、活性化
しているメモリセルアレイ５０における書き込み動作時
のタイムチャートである。図９は、非活性な別のメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。

【０１１７】（第３実施例）方法１において（すなわ
ち、非活性なメモリセルアレイ５０のサブ入出力線subI
/Oおよび反転サブ入出力線♯sub I/O のプリチャージ電
圧ＶP を、ビット線BLおよび反転ビット線♯BLのプリチ
ャージ電圧ＶBLP と等しくする）、活性化したメモリセ
ルアレイ５０のサブ入出力線subI/Oおよび反転サブ入出
力線♯sub I/Oの電圧だけを、プリチャージ電圧ＶBLP
以上にするという方法（以下、方法３という）がある。

【０１１８】すなわち、方法３では、補助リードアンプ
１１のゲインが見かけ上大きくなるため、読み出し動作
をより高速化することができる。図１０は、方法３を具
体化した第３実施例のＤＲＡＭの要部回路図である。
尚、図１０において、図７に示した第２実施例と異なる
のは、以下の，だけである。そこで、本実施例にお
いて、第２実施例と同じ構成については符号を等しくし
てその詳細な説明を省略する。また、本実施例におい
て、第２実施例と同じ動作についても説明を省略する。

【０１１９】補助リードアンプ１１の各トランジスタ
Ｐ１，Ｐ２のソースを共通ソース線ＶSPに接続してい
る。クランパ１３の各トランジスタＰ３，Ｐ４のドレイン
を共通ソース線ＶSPに接続している。

【０１２０】非活性なメモリセルアレイ５０において、
共通ソース線ＶSPの電圧はビット線BLおよび反転ビット
線♯BLのプリチャージ電圧ＶBLP と等しくなっており、
センスアンプ５１ａを非活性にしている（ＶS ＝ＶP ＝
ＶSP＝ＶBLP ）。

【０１２１】一方、活性化したメモリセルアレイ５０に
おいて、共通ソース線ＶSPの電圧は内部電源電圧Ｖint
になるが、やはり、（ＶS ＝ＶP ＝ＶSP）の条件は保た
れることになり、動作に不都合は生じない。

【０１２２】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１２は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。図９は、非活性な別の
メモリセルアレイ５０における書き込み動作時のタイム
チャートである。

【０１２３】（第４実施例）図１３は、方法３を具体化
した第４実施例のＤＲＡＭの要部回路図である。尚、図
１３において、図１０に示した第３実施例と異なるの
は、補助ライトアンプ１２の各トランジスタＮ１，Ｎ２
のソースを共通ソース線ＶSNに接続していることだけで
ある。そこで、本実施例において、第３実施例と同じ構
成については符号を等しくしてはその詳細な説明を省略
する。また、本実施例において、第３実施例と同じ動作
についても説明を省略する。

【０１２４】非活性なメモリセルアレイ５０において、
共通ソース線ＶSPの電圧はビット線BLおよび反転ビット
線♯BLのプリチャージ電圧ＶBLP と等しくなっており、
センスアンプ５１ａを非活性にしている（ＶS ＝ＶP ＝
ＶSN＝ＶBLP ）。従って、補助ライトアンプ１２も作動
しなくなる。

【０１２５】そして、非活性なメモリセルアレイ５０で
は、サブ入出力線subI/Oまたは反転サブ入出力線♯sub
I/O にデータが書き込まれない。そのため、たとえ、ビ
ット線BLまたは反転ビット線♯BLとサブ入出力線subI/O
または反転サブ入出力線♯sub I/O が接続された場合で
も、不要なデータをビット線BLおよび反転ビット線♯BL
に書き込むという無用な動作を行わなくなる。

【０１２６】図１１は、活性化しているメモリセルアレ
イ５０における読み出し動作時のタイムチャートであ
る。図８は、非活性な別のメモリセルアレイ５０におけ
る読み出し動作時のタイムチャートである。図１４は、
活性化しているメモリセルアレイ５０における書き込み
動作時のタイムチャートである。尚、「ＶrS」は補助リ
ードアンプ１１の各トランジスタＰ１，Ｐ２のソース電
圧ＶrS、「ＶwS」は補助ライトアンプ１１の各トランジ
スタＮ１，Ｎ２のソース電圧ＶwSを示している。図１５
は、非活性な別のメモリセルアレイ５０における書き込
み動作時のタイムチャートである。

【０１２７】（第５実施例）図１６は、方法３を具体化
した第５実施例のＤＲＡＭの要部回路図である。尚、図
１６において、図１３に示した第４実施例と異なるの
は、補助リードアンプ１１の各トランジスタＰ１，Ｐ２
のソースに、ＮチャネルＭＯＳトランジスタＮ３を介し
て内部電源電圧Ｖint 等の適当な電圧（但し、ビット線
BLおよび反転ビット線♯BLのプリチャージ電圧ＶBLP よ
り高い電圧）を印加していることだけである。そして、
トランジスタＮ３のゲートは制御信号線SNに接続してい
る。そこで、本実施例において、第４実施例と同じ構成
については符号を等しくしてはその詳細な説明を省略す
る。また、本実施例において、第３実施例と同じ動作に
ついても説明を省略する。

【０１２８】活性化したメモリセルアレイ５０において
のみ、制御信号線SNの電圧はＨレベルになっている。そ
のため、活性化したメモリセルアレイ５０のトランジス
タＮ３だけがオンし、その活性化したメモリセルアレイ
５０の補助リードアンプ１１だけが活性化する（ＶS ＝
ＶP ＝Ｖint ）。

【０１２９】従って、本実施例では第３実施例に比べ
て、共通ソース線ＶSPにかかる負担を軽減することがで
き、センス動作の高速化を阻害することがない。図１１
は、活性化しているメモリセルアレイ５０における読み
出し動作時のタイムチャートである。図８は、非活性な
別のメモリセルアレイ５０における読み出し動作時のタ
イムチャートである。図１４は、活性化しているメモリ
セルアレイ５０における書き込み動作時のタイムチャー
トである。図１５は、非活性な別のメモリセルアレイ５
０における書き込み動作時のタイムチャートである。

【０１３０】（第６実施例）図１７は、第６実施例のＤ
ＲＡＭの要部回路図である。尚、図１７において、図７
に示した第２実施例と異なるのは、クランパ１３（すな
わち、プルアップ回路）の各トランジスタＰ３，Ｐ４の
ゲートをそれぞれ、グローバル入出力線GI/Oおよび反転
グローバル入出力線♯GI/Oに接続したことだけである。

【０１３１】本実施例では、書き込み動作において、ク
ランパ１３も補助ライトアンプ１２（すなわち、プルダ
ウン回路）と同様に、グローバル入出力線GI/Oおよび反
転グローバル入出力線♯GI/Oによってデータ駆動される
ことになる。

【０１３２】その他の動作について、本実施例と第２実
施例とは全て同じであるので説明を省略する。図２は、
活性化しているメモリセルアレイ５０における読み出し
動作時のタイムチャートである。図８は、非活性な別の
メモリセルアレイ５０における読み出し動作時のタイム
チャートである。図４は、活性化しているメモリセルア
レイ５０における書き込み動作時のタイムチャートであ
る。図９は、非活性な別のメモリセルアレイ５０におけ
る書き込み動作時のタイムチャートである。

【０１３３】尚、本発明は上記各実施例に限定されるも
のではなく、以下のように実施してもよい。１）補助リードアンプ１１の各ＰチャネルＭＯＳトラン
ジスタＰ１，Ｐ２をＮチャネルＭＯＳトランジスタに置
き換えると共に、補助ライトアンプ１２の各Ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２をＰチャネルＭＯＳトラ
ンジスタに置き換える。

【０１３４】この場合は、プリチャージ状態における各
入出力線のレベルを上記各実施例と反対にする。すなわ
ち、サブ入出力線subI/Oおよび反転サブ入出力線♯sub
I/OはＬレベルにプリチャージしておき、グローバル入
出力線GI/Oおよび反転グローバル入出力線♯GI/OはＨレ
ベルにプリチャージしておく。

【０１３５】２）クランパ１３の各ＰチャネルＭＯＳト
ランジスタＰ３，Ｐ４をＮチャネルＭＯＳトランジスタ
に置き換える。３）補助リードアンプ１１の各トランジスタＰ１，Ｐ２
のドレインをそれぞれ、グローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oに接続するのではなく、
反転グローバル入出力線♯GI/Oおよびグローバル入出力
線GI/Oに接続する。それと同時に、補助ライトアンプ１
２の各トランジスタＮ１，Ｎ２のゲートをそれぞれ、グ
ローバル入出力線GI/Oおよび反転グローバル入出力線♯
GI/Oに接続するのではなく、反転グローバル入出力線♯
GI/Oおよびグローバル入出力線GI/Oに接続する。

【０１３６】この場合、サブ入出力線subI/Oおよび反転
サブ入出力線♯subI/Oとグローバル入出力線GI/Oおよび
反転グローバル入出力線♯GI/Oとの間で相互に転送され
るデータは、それぞれ同じレベルになる。すなわち、サ
ブ入出力線subI/OがＨレベル（反転サブ入出力線♯subI
/OがＬレベル）なら、グローバル入出力線GI/OもＨレベ
ル（反転グローバル入出力線♯GI/OもＬレベル）にな
る。

【０１３７】４）内部電源電圧Ｖint を外部電源電圧Ｖ
CCに置き換える。５）補助リードアンプ１１または補助ライトアンプ１２
をそれぞれ単独で実施する。また、上記各実施例の補助
リードアンプ１１または補助ライトアンプ１２の接続方
法を、それぞれ上記とは異なる組み合わせで実施する。

【０１３８】

【図面の簡単な説明】

【図１】第１実施例のＤＲＡＭの要部回路図である。

【図７】第２実施例のＤＲＡＭの要部回路図である。

【図１０】第３実施例のＤＲＡＭの要部回路図である。

【図１３】第４実施例のＤＲＡＭの要部回路図である。

【図１６】第５実施例のＤＲＡＭの要部回路図である。

【図１７】第６実施例のＤＲＡＭの要部回路図である。

【図２２】従来例のＤＲＡＭの要部回路図である。

【図２３】従来例のＤＲＡＭの要部回路図である。

【符号の説明】１１補助リードアンプ１２補助ライトアンプ５０メモリセルアレイ５１ａセンスアンプ６１補助アンプ６２メインアンプ YS,GYS カラムアドレス選択選択線 subI/O サブ入出力線 ♯subI/O 反転サブ入出力線 GI/O グローバル入出力線 ♯GI/O 反転グローバル入出力線Ｐ１，Ｐ２ＰチャネルＭＯＳトランジスタＮ１，Ｎ２ＮチャネルＭＯＳトランジスタ

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図２３

【補正方法】変更

【補正内容】

【図２３】

───────────────────────────────────────────────────── フロントページの続き (72)発明者谷邦之大阪府守口市京阪本通２丁目18番地三洋電機株式会社内 (72)発明者高野洋大阪府守口市京阪本通２丁目18番地三洋電機株式会社内

Claims

【特許請求の範囲】

【請求項１】複数個のメモリセルアレイと、その各メモリセルアレイが共有するカラムアドレス選択
線と、前記各メモリセルアレイ内の複数個のセンスアンプ毎に
設けられ、当該各センスアンプと一対のサブ入出力線に
よって接続される補助リードアンプと、その各補助リードアンプが共有する一対のグローバル入
出力線と、そのグローバル入出力線に接続されるメインリードアン
プとを備え、前記サブ入出力線に読みだされたデータを
前記補助リードアンプによって増幅し、その増幅したデ
ータを、前記グローバル入出力線を介して前記メインリ
ードアンプに転送するようにした半導体記憶装置におい
て、前記補助リードアンプは前記センスアンプから与えられ
るデータのレベルが所定のレベルに達したときに作動す
る入力部を有することを特徴とする半導体記憶装置。
【請求項２】請求項１の半導体記憶装置において、前
記補助リードアンプは、前記一対のグローバル入出力線
のそれぞれとドレインが接続されると共に、前記一対の
サブ入出力線のそれぞれとゲートが接続される一対のＭ
ＯＳトランジスタからなり、その一対のＭＯＳトランジ
スタのソース電圧を前記一対のサブ入出力線のプリチャ
ージ電圧と等しくしたことを特徴とする半導体記憶装
置。
【請求項３】請求項２の半導体記憶装置において、活
性した前記メモリセルアレイ内の前記補助リードアンプ
のＭＯＳトランジスタのソース電圧を、非活性の前記メ
モリセルアレイ内の前記センスアンプに接続されるビッ
ト線のプリチャージ電圧と等しくしたことを特徴とする
半導体記憶装置。
【請求項４】請求項２の半導体記憶装置において、活
性した前記メモリセルアレイ内のサブ入出力線のプリチ
ャージ電圧を、非活性の前記メモリセルアレイ内のサブ
入出力線のプリチャージ電圧と異なる電圧値に設定し、
活性した前記メモリセルアレイ内の前記補助リードアン
プのＭＯＳトランジスタのソース電圧だけを、そのＭＯ
Ｓトランジスタが接続されている前記サブ入出力線のプ
リチャージ電圧に追従するように変化させることを特徴
とする半導体記憶装置。
【請求項５】請求項２の半導体記憶装置において、活
性した前記メモリセルアレイ内のサブ入出力線のプリチ
ャージ電圧を、非活性の前記メモリセルアレイ内のサブ
入出力線のプリチャージ電圧と異なる電圧値に設定する
と共に、全ての前記補助リードアンプのＭＯＳトランジ
スタのソース電圧を、活性した前記メモリセルアレイ内
のサブ入出力線のプリチャージ電圧と等しい電圧値に設
定し、活性した前記メモリセルアレイ内の補助リードア
ンプだけを活性化させることを特徴とする半導体記憶装
置。
【請求項６】複数個のメモリセルアレイと、その各メモリセルアレイが共有するカラムアドレス選択
線と、前記各メモリセルアレイ内の複数個のセンスアンプ毎に
設けられ、当該各センスアンプと一対のサブ入出力線に
よって接続される補助ライトアンプと、その各補助ライトアンプが共有する一対のグローバル入
出力線とを備え、前記グローバル入出力線に書き込まれ
たデータを前記補助ライトアンプによって増幅し、その
増幅したデータを、前記サブ入出力線を介して前記セン
スアンプに転送するようにした半導体記憶装置におい
て、前記補助ライトアンプは、前記一対のグローバル入出力
線のそれぞれとゲートが接続されると共に、前記一対の
サブ入出力線のそれぞれとドレインが接続される一対の
ＭＯＳトランジスタからなることを特徴とする半導体記
憶装置。
【請求項７】複数個のメモリセルアレイと、その各メモリセルアレイが共有するカラムアドレス選択
線と、前記各メモリセルアレイ内の複数個のセンスアンプ毎に
設けられ、当該各センスアンプと一対のサブ入出力線に
よって接続される補助アンプと、その各補助アンプが共有する一対のグローバル入出力線
とを備え、前記グローバル入出力線に書き込まれたデー
タを前記補助アンプによって増幅し、その増幅したデー
タを、前記サブ入出力線を介して前記センスアンプに転
送するようにした半導体記憶装置において、前記補助アンプは補助リードアンプと補助ライトアンプ
とからなり、前記補助リードアンプは、前記一対のグロ
ーバル入出力線のそれぞれとドレインが接続されると共
に、前記一対のサブ入出力線のそれぞれとゲートが接続
される一対のＭＯＳトランジスタからなり、その一対の
ＭＯＳトランジスタのソース電圧を前記一対のサブ入出
力線のプリチャージ電圧と等しくし、前記補助ライトア
ンプは、前記一対のグローバル入出力線のそれぞれとゲ
ートが接続されると共に、前記一対のサブ入出力線のそ
れぞれとドレインが接続される一対のＭＯＳトランジス
タからなることを特徴とする半導体記憶装置。