JPS6258492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6258492A JPS6258492A JP60197584A JP19758485A JPS6258492A JP S6258492 A JPS6258492 A JP S6258492A JP 60197584 A JP60197584 A JP 60197584A JP 19758485 A JP19758485 A JP 19758485A JP S6258492 A JPS6258492 A JP S6258492A
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- Japan
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- sense amplifier
- bit line
- sense
- level
- blj
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係シ、特にセンス動作時にお
けるピーク電流を抑えて信頼性の高い動作を可能とした
半導体記憶装置に関する。
けるピーク電流を抑えて信頼性の高い動作を可能とした
半導体記憶装置に関する。
近時、書替え可能な半導体メモリセルが各種実用化され
ている。これらのうち、第３図に示すような一個のＭＯ
８ＦＥＴ３１と一個のＭＯ８キャパシタ３２からなるメ
モリセルを用いたダイナミックＲ，ＡＭ（ｄＲＡＭ）が
最も高集積化されたものとして一般的である。このメモ
リセルはＭＯ８ＦＥＴ３１のゲートが列アドレス線Ｃ以
下、ワード線）ＷＬに接続され、ドレインが行アドレス
線ｃ以下ビット線）ＢＬに接続され、記憶データを電荷
の形でＭＯ８キャパシタ３２に蓄積するものである。
ている。これらのうち、第３図に示すような一個のＭＯ
８ＦＥＴ３１と一個のＭＯ８キャパシタ３２からなるメ
モリセルを用いたダイナミックＲ，ＡＭ（ｄＲＡＭ）が
最も高集積化されたものとして一般的である。このメモ
リセルはＭＯ８ＦＥＴ３１のゲートが列アドレス線Ｃ以
下、ワード線）ＷＬに接続され、ドレインが行アドレス
線ｃ以下ビット線）ＢＬに接続され、記憶データを電荷
の形でＭＯ８キャパシタ３２に蓄積するものである。
このメモリセルを用いてｄＲＡＭを構成する場合、第４
図に示す如くメモリセルアレイが構成される。
図に示す如くメモリセルアレイが構成される。
即ち、メモリセルを選択的に駆動する複数本のワード線
ＷＬｉとメモリセルとの間でデータのやシとりを行なう
複数本のビット線ＢＬｊが互いに交差して配列され、こ
れらの各交差部にメモリセルが接続される。ワード線Ｗ
Ｌｉと平行して一対のダミーワード線ＤＷＬ、ＤＷＬが
配設され、これらと各ビット線ＢＬｊの交差部にはダミ
ーセルが接続されている。この構成は、対をなすビット
線ＢＬｊ 、ＢＬｊを折返し配列して各ビット線対毎に
センスアンプＳＡｊを設ける方式を採用している。セン
スアンプＳＡｊは並列接続された二つの活性化用ＭＯ８
ＦＥＴ −Ｑｓｓ 、 Ｑ５６を介して接地されている
。またビット線ＢＬｊ 、 ＢＬｊはトランスファゲー
ト用ＭＯ８ＦＢＴ −Ｑ５３ 、Ｑ５４を介して入出力
線Ｉ１０．Ｉ１０ に接続されている。
ＷＬｉとメモリセルとの間でデータのやシとりを行なう
複数本のビット線ＢＬｊが互いに交差して配列され、こ
れらの各交差部にメモリセルが接続される。ワード線Ｗ
Ｌｉと平行して一対のダミーワード線ＤＷＬ、ＤＷＬが
配設され、これらと各ビット線ＢＬｊの交差部にはダミ
ーセルが接続されている。この構成は、対をなすビット
線ＢＬｊ 、ＢＬｊを折返し配列して各ビット線対毎に
センスアンプＳＡｊを設ける方式を採用している。セン
スアンプＳＡｊは並列接続された二つの活性化用ＭＯ８
ＦＥＴ −Ｑｓｓ 、 Ｑ５６を介して接地されている
。またビット線ＢＬｊ 、 ＢＬｊはトランスファゲー
ト用ＭＯ８ＦＢＴ −Ｑ５３ 、Ｑ５４を介して入出力
線Ｉ１０．Ｉ１０ に接続されている。
第４図のｄ ＲＡＭは、第５図に示すように各内部クロ
ックを印加することによって次のような動作をする。先
ず、センスアンプＳＡｊを挾んだ一対のビット線ＢＬｊ
、ＢＬｊは、プリチャージ用りｏｙりＢＬＰが”Ｈ”レ
ベル（例えばＶｃｃ ＋ Ｖｔｈ以上）になることによ
ってＭｏ ８ Ｆ Ｅｒ Ｔ −Ｑ４３．Ｑ４４がオン
して全てＶｃｃにプリチャージされる。これＫよシセン
スアンプ８ＡｊのノードＮはＶｃｃにプリチャージされ
る。同時′にダミーセル書き込みクロックＤＣＰが＠Ｈ
”レベル（例えばＶｃｃ ）になることによってＭＯＳ
Ｆ］１３Ｔ−Ｑｓｏ、Ｑ成がオンし、全てのダミーセ
ルのノードに＠Ｌ”レベル（例えばＶｓｓ）が書き込ま
れる。ここでダミーセルのＭＯＳキャパシタＣ１５，Ｃ
１６，・・・の容量はメモリセルのＭ０８キャパシタＣ
１ｌ、Ｃ１２，・・・のそれの１／２の大きさとする。
ックを印加することによって次のような動作をする。先
ず、センスアンプＳＡｊを挾んだ一対のビット線ＢＬｊ
、ＢＬｊは、プリチャージ用りｏｙりＢＬＰが”Ｈ”レ
ベル（例えばＶｃｃ ＋ Ｖｔｈ以上）になることによ
ってＭｏ ８ Ｆ Ｅｒ Ｔ −Ｑ４３．Ｑ４４がオン
して全てＶｃｃにプリチャージされる。これＫよシセン
スアンプ８ＡｊのノードＮはＶｃｃにプリチャージされ
る。同時′にダミーセル書き込みクロックＤＣＰが＠Ｈ
”レベル（例えばＶｃｃ ）になることによってＭＯＳ
Ｆ］１３Ｔ−Ｑｓｏ、Ｑ成がオンし、全てのダミーセ
ルのノードに＠Ｌ”レベル（例えばＶｓｓ）が書き込ま
れる。ここでダミーセルのＭＯＳキャパシタＣ１５，Ｃ
１６，・・・の容量はメモリセルのＭ０８キャパシタＣ
１ｌ、Ｃ１２，・・・のそれの１／２の大きさとする。
次にビット線をプリチャージするクロックＢＬＰとダミ
ーセルに′Ｌ”レベルを書き込むクロックＤＣＰ を共
にＬ”レベルに下げてビット線を７０−ティングにする
。この後アクティブ動５作に入シ一本のワード線、例え
ばＷＬｌが１Ｈ”レベル（Ｖｃｃ＋Ｖｔｈ以上）になシ
、同時にダミーワード線ＤｗＩＩが″Ｈ″レベルになる
ことによって、ＭＯ８Ｆ］１３Ｔ−Ｑ４５．Ｑ５１がオ
ンする。これにより、ビットａｉＢＬｓにはＭＯＳキャ
パシタＣ１１の情報が、またＢＬｔにはＭＯＳキャパシ
タＣ１６の情報がそれぞれ現われて、一対のピット４４
ＢＬＩ 、ＢＬＩ間に電位差を生じる。これがセンス
アンプＳＡｌの入力となる。
ーセルに′Ｌ”レベルを書き込むクロックＤＣＰ を共
にＬ”レベルに下げてビット線を７０−ティングにする
。この後アクティブ動５作に入シ一本のワード線、例え
ばＷＬｌが１Ｈ”レベル（Ｖｃｃ＋Ｖｔｈ以上）になシ
、同時にダミーワード線ＤｗＩＩが″Ｈ″レベルになる
ことによって、ＭＯ８Ｆ］１３Ｔ−Ｑ４５．Ｑ５１がオ
ンする。これにより、ビットａｉＢＬｓにはＭＯＳキャ
パシタＣ１１の情報が、またＢＬｔにはＭＯＳキャパシ
タＣ１６の情報がそれぞれ現われて、一対のピット４４
ＢＬＩ 、ＢＬＩ間に電位差を生じる。これがセンス
アンプＳＡｌの入力となる。
センスアンプ８Ａ１は二段階に分けて活性化される。ま
ず、相互コンダクタンスの小さい活性化用ＭＯ８ＦＥＴ
−Ｑｓｓを内部クロックＰ８Ｆ、Ｎを″’Ｈ″レベルに
することによりｍ動して、ノードＮのレベルを下げるこ
とにより、バランスの崩れたピット５ＢＬｔ、ＢＬｘ
間の電位差の増幅を開始する。ビット、１ＢＬｔ、Ｂ
Ｌｌ 間である程度電位差がついたところで、相互コン
ダクタンスの大きい活性化用ＭＯ８Ｆ ＦｉＴ −Ｑｓ
ｓ 全内部ｐ ｏ ｙ りＭ８ ＥＮ ヲ” ｆ（”
レベルにすること罠より駆動して、ＢＬｌ、ＢＬｔ う
ち″′Ｈ″レベル側はＶｃｃ近くに保ち、′″Ｌ”レベ
ル側をＶｓｓに落とすＱビット線の＠Ｈ”レベル側は、
センス動作正目の電位差を増幅する。通常のｄＲＡＭで
は１０００個以上のセンスアンプが動作することになる
。しかしこのうち、一対のビット線が行アドレスによっ
て選択された行選択信号Ｃ３ＬｊＫより選ばれ、残りの
ビット線対は選ばれないっ例えば、行選択信号Ｃ３ｌｌ
が選ばれることにより、ビット線対ＢＬＩ、ＢＬＩの情
報だけがトランスフアゲ−トＭＱ８ＦＥＴ −Ｑｓｓ
、Ｑ５４を介して入出力線Ｉ１０゜Ｉｌｏ に転送され
る０ このように従来のセンス方式では、同時に全て１のセン
スアンプが駆動されるため、全てのセンスアンプにつな
がるビット線の放電が同時に行われる。、この放電が短
時間に行われるとピーク電流が大きくな、す、接地線電
位Ｖｓｓの浮き上がりを生じこれがノイズとして周辺回
路の動作に悪影響を与える、という問題があった。
ず、相互コンダクタンスの小さい活性化用ＭＯ８ＦＥＴ
−Ｑｓｓを内部クロックＰ８Ｆ、Ｎを″’Ｈ″レベルに
することによりｍ動して、ノードＮのレベルを下げるこ
とにより、バランスの崩れたピット５ＢＬｔ、ＢＬｘ
間の電位差の増幅を開始する。ビット、１ＢＬｔ、Ｂ
Ｌｌ 間である程度電位差がついたところで、相互コン
ダクタンスの大きい活性化用ＭＯ８Ｆ ＦｉＴ −Ｑｓ
ｓ 全内部ｐ ｏ ｙ りＭ８ ＥＮ ヲ” ｆ（”
レベルにすること罠より駆動して、ＢＬｌ、ＢＬｔ う
ち″′Ｈ″レベル側はＶｃｃ近くに保ち、′″Ｌ”レベ
ル側をＶｓｓに落とすＱビット線の＠Ｈ”レベル側は、
センス動作正目の電位差を増幅する。通常のｄＲＡＭで
は１０００個以上のセンスアンプが動作することになる
。しかしこのうち、一対のビット線が行アドレスによっ
て選択された行選択信号Ｃ３ＬｊＫより選ばれ、残りの
ビット線対は選ばれないっ例えば、行選択信号Ｃ３ｌｌ
が選ばれることにより、ビット線対ＢＬＩ、ＢＬＩの情
報だけがトランスフアゲ−トＭＱ８ＦＥＴ −Ｑｓｓ
、Ｑ５４を介して入出力線Ｉ１０゜Ｉｌｏ に転送され
る０ このように従来のセンス方式では、同時に全て１のセン
スアンプが駆動されるため、全てのセンスアンプにつな
がるビット線の放電が同時に行われる。、この放電が短
時間に行われるとピーク電流が大きくな、す、接地線電
位Ｖｓｓの浮き上がりを生じこれがノイズとして周辺回
路の動作に悪影響を与える、という問題があった。
本発明は上記の点に鑑み、センスアンプの動作に伴うピ
ーク電流を抑制し、もって電源線変動によるノイズを低
減して周辺回路の動作に悪影響を与えないようにした信
頼性の高い半導体記憶装置を提供することを目的とする
。
ーク電流を抑制し、もって電源線変動によるノイズを低
減して周辺回路の動作に悪影響を与えないようにした信
頼性の高い半導体記憶装置を提供することを目的とする
。
本発明においては一対のビット線に対して第１゜第２の
二つのセンスアンプを設ける。第１のセンスアンプはプ
リセンス用クロックによシ同時に全てが活性化され、第
２のセンスアンプは行アドレスによシ選択された行選択
信号（選択ビット線と周辺回路につながる入出力線のデ
ータ転送を制御する信号）でのみ活性化される。
二つのセンスアンプを設ける。第１のセンスアンプはプ
リセンス用クロックによシ同時に全てが活性化され、第
２のセンスアンプは行アドレスによシ選択された行選択
信号（選択ビット線と周辺回路につながる入出力線のデ
ータ転送を制御する信号）でのみ活性化される。
本発明によれば、非選択のビット線についてはプリセン
ス用の第１のセンスアンプのみ動作させるため、センス
動作時のピーク電流を抑えて電源線の電位変動を低減す
る事ができる。これによ）周辺回路の安定な動作が可能
となシ、信頼性の高いｄ ＲＡＭが得られる。
ス用の第１のセンスアンプのみ動作させるため、センス
動作時のピーク電流を抑えて電源線の電位変動を低減す
る事ができる。これによ）周辺回路の安定な動作が可能
となシ、信頼性の高いｄ ＲＡＭが得られる。
また非選択のビット線対はプリセンス用の第１のセンス
アンプのみでゆっ〈シと放電させるためビット線対の＠
Ｈ”レベル側のレベル低下が従来より低く抑えられる。
アンプのみでゆっ〈シと放電させるためビット線対の＠
Ｈ”レベル側のレベル低下が従来より低く抑えられる。
このためビット線の′″Ｈ”レベルの低下を復帰させる
回路としてアクティブ・プルアップ回路のような複雑な
回路を必要とせず、キャパシタンス・カップリングだけ
でビット線のプルアップを行うようＫして回路の簡単化
を図る事ができる。
回路としてアクティブ・プルアップ回路のような複雑な
回路を必要とせず、キャパシタンス・カップリングだけ
でビット線のプルアップを行うようＫして回路の簡単化
を図る事ができる。
更に、第２のセンスアンプを行選択信号で活性化させる
方式であるため、第２のセンスアンプを駆動させる回路
を別途設ける必要がなくなり、センスアンプ内の別信号
配線数を増加する事なく、システム構成を容易にする事
ができ、チップサイズの増大を防げる事が可能となった
。
方式であるため、第２のセンスアンプを駆動させる回路
を別途設ける必要がなくなり、センスアンプ内の別信号
配線数を増加する事なく、システム構成を容易にする事
ができ、チップサイズの増大を防げる事が可能となった
。
以下本発明の詳細な説明する。第１図は一実施例の構成
を示す。メモリセルアレイ部分の構成は従来と異ならな
い、従来と異なる点は、ビット線対ＢＬｊ、ＢＬｊ毎に
第１のセンスアンプ５Ａ１ｊ、第２のセンスアンプ５Ａ
２ｊ を設けている事であシ第２のセンスアンプ５Ａ２
ｊには行選択信号Ｃ３Ｌｊによって駆動される活性化用
ＭＯ８ＦＥＴ−Ｑ１ｓ、が接続されている事である。第
１のセンス７ｙプ５Ａ１ｊに関しては従来通シ、プリセ
ンス用りａ−）りＰ８ＥＮで駆動される一つの活性化用
ＭＯ８ＦＥＴ−Ｑ１８が共通に接続されている。メイン
センス用の第２のセンスアンプ８Ａ２ｊの活性化用ＭＯ
８ＦＥＴ−Ｑ１５の相互コンダクタンスは、プリセンス
用の第１のセンスアンプ５Ａｌｊ側の活性化ＭＯ８ＦＥ
Ｔ−Ｑ１８のそれよりも大きいものとする。
を示す。メモリセルアレイ部分の構成は従来と異ならな
い、従来と異なる点は、ビット線対ＢＬｊ、ＢＬｊ毎に
第１のセンスアンプ５Ａ１ｊ、第２のセンスアンプ５Ａ
２ｊ を設けている事であシ第２のセンスアンプ５Ａ２
ｊには行選択信号Ｃ３Ｌｊによって駆動される活性化用
ＭＯ８ＦＥＴ−Ｑ１ｓ、が接続されている事である。第
１のセンス７ｙプ５Ａ１ｊに関しては従来通シ、プリセ
ンス用りａ−）りＰ８ＥＮで駆動される一つの活性化用
ＭＯ８ＦＥＴ−Ｑ１８が共通に接続されている。メイン
センス用の第２のセンスアンプ８Ａ２ｊの活性化用ＭＯ
８ＦＥＴ−Ｑ１５の相互コンダクタンスは、プリセンス
用の第１のセンスアンプ５Ａｌｊ側の活性化ＭＯ８ＦＥ
Ｔ−Ｑ１８のそれよりも大きいものとする。
この様に構成されたｄ−Ｒ，ＡＭのセンスを第２図の信
号波形を参照にしなから次に説明する。
号波形を参照にしなから次に説明する。
まず、プリチャージ用クロックＢＬＰが′Ｈ”レベルに
なることにより、全ビット線がＶｃｃにプリチャージさ
れる。これと同時にクロックＤＣＰが″′Ｈ″レベルに
なることによシ、各ダミーセルに′Ｌ”レベルが書き込
まれる。これらのクロックＢＬＰ。
なることにより、全ビット線がＶｃｃにプリチャージさ
れる。これと同時にクロックＤＣＰが″′Ｈ″レベルに
なることによシ、各ダミーセルに′Ｌ”レベルが書き込
まれる。これらのクロックＢＬＰ。
ＤＣＰはアクティブ動作に入る前に１Ｌ″レベルにして
おく。そしてアクティブ動作に入る前【−”レベルにし
ておく。そしてアクティブ動作に入り、１本のワード線
例えばＷＬｌが選択され、これにつながるメモリセルの
情報がビット線に転送される。
おく。そしてアクティブ動作に入る前【−”レベルにし
ておく。そしてアクティブ動作に入り、１本のワード線
例えばＷＬｌが選択され、これにつながるメモリセルの
情報がビット線に転送される。
ここまでは従来の動作と変わらない。
この後、プリセンス用クロックＰＳＥＮが“Ｈ”レベル
になシ活性化用ＭＯ８ＦＥＴ−Ｑｓｓがオンしてノード
Ｎの電位が除々に下り、各ビット線対ＢＬｊ 。
になシ活性化用ＭＯ８ＦＥＴ−Ｑｓｓがオンしてノード
Ｎの電位が除々に下り、各ビット線対ＢＬｊ 。
ＢＬｊに現われた電位のアンバランスが第１のセンスア
ンプ５Ａ１ｊ Ｋより増加される。このプリセンス動作
は、ＭＯＳＦＥＴ−Ｑｌｇの相互コンダクタンスが小さ
いため、比較的ゆっくりしたものである。第２図に示さ
れるようにこのプリセンスによりビット線対ＢＬｊ、Ｂ
、口 の”Ｌ”レベル側は低下するが″′Ｈ″レベル側
は殆ど低下することなく保たれる。
ンプ５Ａ１ｊ Ｋより増加される。このプリセンス動作
は、ＭＯＳＦＥＴ−Ｑｌｇの相互コンダクタンスが小さ
いため、比較的ゆっくりしたものである。第２図に示さ
れるようにこのプリセンスによりビット線対ＢＬｊ、Ｂ
、口 の”Ｌ”レベル側は低下するが″′Ｈ″レベル側
は殆ど低下することなく保たれる。
そしてビット線対ＢＬｊ、ＢＬｊ の電位差がある程
度ついたところで、行アドレスによって選択さ几た行選
択信号線例えばＣ３Ｌ１をしきい値電圧よりｉ［＜＠Ｈ
”レベルより低い電圧レベルにする。そうする事によっ
てＱｌｓがスイッチオンし選択されるべきビット線対の
第２のセンスアンプが活性化され選択されたビット線対
のみがメインセンスされる。ここでＣ３Ｌ１のレベルを
Ｑｌｓのしきい値電圧よシ高（＠Ｈ”レベルよシ低い電
圧レベルに設定したのは、Ｑ１６あるいはＱ１７をスイ
ッチ・オフあるいは、五極管動作させるためであシ、メ
インセンス時に入出力線Ｉ１０ 、 Ｉｌｏの影響を受
け、センスアンプが誤動作しない様にするためである。
度ついたところで、行アドレスによって選択さ几た行選
択信号線例えばＣ３Ｌ１をしきい値電圧よりｉ［＜＠Ｈ
”レベルより低い電圧レベルにする。そうする事によっ
てＱｌｓがスイッチオンし選択されるべきビット線対の
第２のセンスアンプが活性化され選択されたビット線対
のみがメインセンスされる。ここでＣ３Ｌ１のレベルを
Ｑｌｓのしきい値電圧よシ高（＠Ｈ”レベルよシ低い電
圧レベルに設定したのは、Ｑ１６あるいはＱ１７をスイ
ッチ・オフあるいは、五極管動作させるためであシ、メ
インセンス時に入出力線Ｉ１０ 、 Ｉｌｏの影響を受
け、センスアンプが誤動作しない様にするためである。
つまり、 Ｑ１６．Ｑ１７をパリやトランジスタとして
使うためである。メインセンスが終了したらＣ３Ｌ１の
レベルを″Ｈ″レベル以上（Ｖｃｃ ＋ ’Ｖｔｈ以上
）にしてＱ１６．Ｑ１７を三極管動作させ、選択ビット
線の信号を入出力線Ｉ１０ 、 Ｉｌｏに転送する。
使うためである。メインセンスが終了したらＣ３Ｌ１の
レベルを″Ｈ″レベル以上（Ｖｃｃ ＋ ’Ｖｔｈ以上
）にしてＱ１６．Ｑ１７を三極管動作させ、選択ビット
線の信号を入出力線Ｉ１０ 、 Ｉｌｏに転送する。
この様に本実施例によれば、各ビット線対にそれぞれ設
けられた第１．第２の毛ンスアンプのうち第１のセンス
アンプは全て同時に駆動してプリセンスを行ない、第２
のセンスアンプは選択的に駆動して、メインセンスを行
う。従ってセンス動作時のピーク電流値が抑えられ、ピ
ーク電流による電源線電位Ｖｃｃの浮き上がシによる周
辺回路の誤動作が防止されて、ｄ−几ＡＭの信頼性が向
上する。また第２のセンスアンプを行選択信号で活性化
させる方式であるため、センスアンプ内の信号の構成を
容易にする事ができた。
けられた第１．第２の毛ンスアンプのうち第１のセンス
アンプは全て同時に駆動してプリセンスを行ない、第２
のセンスアンプは選択的に駆動して、メインセンスを行
う。従ってセンス動作時のピーク電流値が抑えられ、ピ
ーク電流による電源線電位Ｖｃｃの浮き上がシによる周
辺回路の誤動作が防止されて、ｄ−几ＡＭの信頼性が向
上する。また第２のセンスアンプを行選択信号で活性化
させる方式であるため、センスアンプ内の信号の構成を
容易にする事ができた。
なお、本実施例においてメインセンス時にＣ３Ｌｌのレ
ベルヲｌ″Ｈ”レベルより低い電圧レベルに設定したが
、センスアンプが誤動作しない範囲なら、電圧レベルを
任意に設定してもかまわない。
ベルヲｌ″Ｈ”レベルより低い電圧レベルに設定したが
、センスアンプが誤動作しない範囲なら、電圧レベルを
任意に設定してもかまわない。
本発明は、上記実施例に限られるものではなくその主旨
を逸脱しない範囲で種々変形実施することができる。
を逸脱しない範囲で種々変形実施することができる。
第１図は本発明の一実施例のｄ ＲＡＭの構成を示す図
、第２図はそのセンス動作を説明するための図、第３図
ＦｉｄＲＡＭメモリセル構成を示す図、第４図は従来の
ｄＲ，ＡＭの構成を示す図、第５図はそのセンス動作を
説明するための図であるっＷＬ ｉ （ＷＬＩ 、ＷＬ
２ 、ＷＬ３山）・・・ワード線、ＤＷＬ、ＤＷＬ・・
・ダミーワード線、ＢＬｊ （ＢＬＩ 、酊、ＢＬ２．
奪、 ＢＬ３ 、酊・・・）・・・ ビ ッ° ト 線
、 ＳＡ １ｊ （ＳＡＩＩ、５Ａ１２，５Ａ１３． ・
・・）・・・第４のセンスアンプ、代理人 弁理士
則 近 憲 佑 同 竹 花 喜久男 ＢＰム ＰＳＥ〜 ノードＮ Ｖ Ｚ ｃｉ ３′２′
、第２図はそのセンス動作を説明するための図、第３図
ＦｉｄＲＡＭメモリセル構成を示す図、第４図は従来の
ｄＲ，ＡＭの構成を示す図、第５図はそのセンス動作を
説明するための図であるっＷＬ ｉ （ＷＬＩ 、ＷＬ
２ 、ＷＬ３山）・・・ワード線、ＤＷＬ、ＤＷＬ・・
・ダミーワード線、ＢＬｊ （ＢＬＩ 、酊、ＢＬ２．
奪、 ＢＬ３ 、酊・・・）・・・ ビ ッ° ト 線
、 ＳＡ １ｊ （ＳＡＩＩ、５Ａ１２，５Ａ１３． ・
・・）・・・第４のセンスアンプ、代理人 弁理士
則 近 憲 佑 同 竹 花 喜久男 ＢＰム ＰＳＥ〜 ノードＮ Ｖ Ｚ ｃｉ ３′２′
Claims (3)
- （１）半導体基板にマトリクス配列される複数のメモリ
セルと、これらのメモリセルを選択的に駆動する複数本
のワード線と、メモリセルとの間で情報のやりとりを行
う複数対のビット線と、各対のビット線間の電位差を検
知する複数のセンスアンプとを集積してなる半導体記憶
装置において、前記センスアンプとして各ビット線対毎
に第１、第２のセンスアンプを設け、第１のセンスアン
プは複数個同時に活性化され、第２のセンスアンプは選
択ビット線と周辺回路につながる入出力線との接続を制
御する行アドレスにより選択された行選択信号によって
のみ活性化される様にした事を特徴とする半導体記憶装
置。 - （２）前記行選択信号は前記第２のセンスアンプを活性
化する時と、選択されたビット線のデータを周辺回路と
接続される入出力線に転送する時ではその電位レベルが
異る事を特徴とする前記特許請求の範囲第１項記載の半
導体記憶装置。 - （３）前記行選択信号の電位レベルが、前記第２のセン
スアンプを活性化するときは、ビット線から前記入出力
線へデータを転送するトランジスタが五極管動作あるい
はスイッチオフ動作する様なレベルであり、前記入出力
線へデータを転送する時は、いずれの前記転送トランジ
スタも三極管動作する様なレベルである事を特徴とする
前記特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197584A JPS6258492A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197584A JPS6258492A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6258492A true JPS6258492A (ja) | 1987-03-14 |
Family
ID=16376917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197584A Pending JPS6258492A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258492A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410496A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Semiconductor storage device |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPH0411379A (ja) * | 1990-04-27 | 1992-01-16 | Nec Corp | 半導体メモリ |
| JPH05205475A (ja) * | 1991-08-14 | 1993-08-13 | Samsung Electron Co Ltd | データ伝送回路 |
-
1985
- 1985-09-09 JP JP60197584A patent/JPS6258492A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410496A (en) * | 1987-07-02 | 1989-01-13 | Nec Corp | Semiconductor storage device |
| JPH01133286A (ja) * | 1987-11-17 | 1989-05-25 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
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