JPH05205475A - データ伝送回路 - Google Patents
データ伝送回路Info
- Publication number
- JPH05205475A JPH05205475A JP4216913A JP21691392A JPH05205475A JP H05205475 A JPH05205475 A JP H05205475A JP 4216913 A JP4216913 A JP 4216913A JP 21691392 A JP21691392 A JP 21691392A JP H05205475 A JPH05205475 A JP H05205475A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- input
- channel
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 データの入出力の高速動作を維持しながらが
チップの高集積化を実現することができるデータ伝送回
路を提供することにある。 【構成】 所定のデータを貯蔵する複数のメモリセル
と、各々のメモリセルに連結された一対のビットライン
（ＢＬ，ＢＬ／）と、各々のメモリセルを伝送する伝送
トランジスタと、一対のビットラインの電位差を増幅す
るためのセンスアンプとを有する半導体メモリにおい
て、データとチップ外部との伝送のための一対とからな
る共通入出力ラインと、前記ビットラインに各々の制御
端子が接続され、接地電圧および前記共通入出力ライン
の間に各々のチャネルが連結された第１および第２出力
用トランジスタを具備し、所定の制御信号による前記第
１および第２出力用トランジスタの相補的なスイッチン
グ動作によってデータの入出力が行なわれるデータ伝送
回路である。
チップの高集積化を実現することができるデータ伝送回
路を提供することにある。 【構成】 所定のデータを貯蔵する複数のメモリセル
と、各々のメモリセルに連結された一対のビットライン
（ＢＬ，ＢＬ／）と、各々のメモリセルを伝送する伝送
トランジスタと、一対のビットラインの電位差を増幅す
るためのセンスアンプとを有する半導体メモリにおい
て、データとチップ外部との伝送のための一対とからな
る共通入出力ラインと、前記ビットラインに各々の制御
端子が接続され、接地電圧および前記共通入出力ライン
の間に各々のチャネルが連結された第１および第２出力
用トランジスタを具備し、所定の制御信号による前記第
１および第２出力用トランジスタの相補的なスイッチン
グ動作によってデータの入出力が行なわれるデータ伝送
回路である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置にお
けるダイナミックＲＡＭ(dynamic RAM) のデータ伝送回
路に関するもので、特に高速動作および高集積に適合し
たデータ伝送回路に関するものである。
けるダイナミックＲＡＭ(dynamic RAM) のデータ伝送回
路に関するもので、特に高速動作および高集積に適合し
たデータ伝送回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置が漸次に高集積および
大容量化されることにより、データ入出力伝送が高速に
行なわれなければならない必要性が考えられ始めた。ま
た、正確なデータの伝送も要求されている。前記の用件
を充足させるためには、データが伝送されるビットライ
ンの迅速・正確なセンシング(sensing) 動作、およびビ
ットライン上の電位差を大幅に増幅させるセンスアンプ
の増幅能力と、各メモリ素子のレイアウト(lay out) 等
とが調和性を維持しながら行なわなければならないこと
は、この分野でよく知られている事実である。
大容量化されることにより、データ入出力伝送が高速に
行なわれなければならない必要性が考えられ始めた。ま
た、正確なデータの伝送も要求されている。前記の用件
を充足させるためには、データが伝送されるビットライ
ンの迅速・正確なセンシング(sensing) 動作、およびビ
ットライン上の電位差を大幅に増幅させるセンスアンプ
の増幅能力と、各メモリ素子のレイアウト(lay out) 等
とが調和性を維持しながら行なわなければならないこと
は、この分野でよく知られている事実である。
【０００３】従来のデータ伝送回路に関する例を図１に
示し、それによる動作タイミングを図２に示した。前記
図１の構成要素はメモリセル９，１０と、ワードライン
１１，１２と、ビットライン（ＢＬ，ＢＬ／）１５，１
６と、前記ビットライン（ＢＬ，ＢＬ／）１５，１６の
センスアンプ７と、前記各メモリセル９，１０を分離さ
せる分離トランジスタ１，２，３，４と、前記各ビット
ライン１５，１６にチャネルの一端が連結されている入
出力トランジスタ５，６と、前記各入出力トランジスタ
５，６のチャネルの他端に連結されている入出力ライン
１３，１４と、前記入出力ライン１３，１４の入出力セ
ンスアンプ８とからなっている。そして、前記入出力ト
ランジスタ５，６の制御端子には＜所定の列選択ライン
(CSL:colum select line) が接続されている。尚、本明
細書でＸＸ／は信号ＸＸの反転信号を表わす。
示し、それによる動作タイミングを図２に示した。前記
図１の構成要素はメモリセル９，１０と、ワードライン
１１，１２と、ビットライン（ＢＬ，ＢＬ／）１５，１
６と、前記ビットライン（ＢＬ，ＢＬ／）１５，１６の
センスアンプ７と、前記各メモリセル９，１０を分離さ
せる分離トランジスタ１，２，３，４と、前記各ビット
ライン１５，１６にチャネルの一端が連結されている入
出力トランジスタ５，６と、前記各入出力トランジスタ
５，６のチャネルの他端に連結されている入出力ライン
１３，１４と、前記入出力ライン１３，１４の入出力セ
ンスアンプ８とからなっている。そして、前記入出力ト
ランジスタ５，６の制御端子には＜所定の列選択ライン
(CSL:colum select line) が接続されている。尚、本明
細書でＸＸ／は信号ＸＸの反転信号を表わす。
【０００４】図１の動作状況を前記図２を参照して説明
する。前記メモリセル９に貯蔵されているデータの読出
し動作のときは、前記メモリセル９に連結されている分
離トランジスタ１，２は“ターンオン(turn-on) ”さ
れ、他の分離トランジスタ３，４は“ターンオフ(turn-
off)”される。そして、前記メモリセル９のワードライ
ン１１を選択して、前記メモリセル９のデータを前記ビ
ットラインＢＬ１５に伝送し、ビットラインＢＬ／を分
離トランジスタ２を介して参照電位点に接続して、前記
ビットライン（ＢＬ，ＢＬ／）１５，１６の電位差を前
記センスアンプ７により増幅させる。この結果、前記ビ
ットラインに伝送された各データは、前記列選択ライン
（ＣＳＬ）が選択されることによって、前記入出力トラ
ンジスタ５，６を通じて前記入出力ライン１３，１４に
伝送される。このとき、入出力ラインの寄生容量(paras
itic capacitance) によって弱められたデータの電位差
が、前記入出力センスアンプ８によって再び高められ
る。
する。前記メモリセル９に貯蔵されているデータの読出
し動作のときは、前記メモリセル９に連結されている分
離トランジスタ１，２は“ターンオン(turn-on) ”さ
れ、他の分離トランジスタ３，４は“ターンオフ(turn-
off)”される。そして、前記メモリセル９のワードライ
ン１１を選択して、前記メモリセル９のデータを前記ビ
ットラインＢＬ１５に伝送し、ビットラインＢＬ／を分
離トランジスタ２を介して参照電位点に接続して、前記
ビットライン（ＢＬ，ＢＬ／）１５，１６の電位差を前
記センスアンプ７により増幅させる。この結果、前記ビ
ットラインに伝送された各データは、前記列選択ライン
（ＣＳＬ）が選択されることによって、前記入出力トラ
ンジスタ５，６を通じて前記入出力ライン１３，１４に
伝送される。このとき、入出力ラインの寄生容量(paras
itic capacitance) によって弱められたデータの電位差
が、前記入出力センスアンプ８によって再び高められ
る。
【０００５】ところで、このようなデータ伝送回路の特
徴は、前記ビットライン１５，１６と前記入出力ライン
１３，１４とが、前記入出力トランジスタ５，６のソー
スおよびドレイン端子に接続されているということであ
る。したがって、前記列選択ライン（ＣＳＬ）は、前記
ビットライン１５，１６の電位差が充分に拡大された後
に選択されなければならないので（図２に図示のよう
に、ΔＶBLが１Ｖ程度まで増幅された時に、前記列選択
ラインＣＳＬが“ハイ”状態になる）、増幅遅延時間に
よる速度の低下を招く。
徴は、前記ビットライン１５，１６と前記入出力ライン
１３，１４とが、前記入出力トランジスタ５，６のソー
スおよびドレイン端子に接続されているということであ
る。したがって、前記列選択ライン（ＣＳＬ）は、前記
ビットライン１５，１６の電位差が充分に拡大された後
に選択されなければならないので（図２に図示のよう
に、ΔＶBLが１Ｖ程度まで増幅された時に、前記列選択
ラインＣＳＬが“ハイ”状態になる）、増幅遅延時間に
よる速度の低下を招く。
【０００６】そして、前記入出力ライン１３，１４に伝
送されたデータの電位差には、前記入出力トランジスタ
５，６のしきい電圧程度の電圧降下が発生する。また、
前記入出力トランジスタ５，６が“ターンオン”した時
に、前記入出力ライン１３，１４と前記ビットライン１
５，１６とが連結されるため寄生容量が増加し、前記入
出力ライン１３，１４に伝送された各データの電位差が
更に減少して、前記入出力ラインセンスアンプ８の感知
能力が低下する問題点がある。
送されたデータの電位差には、前記入出力トランジスタ
５，６のしきい電圧程度の電圧降下が発生する。また、
前記入出力トランジスタ５，６が“ターンオン”した時
に、前記入出力ライン１３，１４と前記ビットライン１
５，１６とが連結されるため寄生容量が増加し、前記入
出力ライン１３，１４に伝送された各データの電位差が
更に減少して、前記入出力ラインセンスアンプ８の感知
能力が低下する問題点がある。
【０００７】図１のようなデータ伝送回路の短所を補完
した他の従来例のデータ伝送回路を図３に示した。前記
図３に示すデータ伝送回路は「１９９０年ＶＬＳＩ回路
シンポジューム」（1990 SYMPOSIUM OF VLSI CIRCUIT）
に報告された日立６４M ＤＲＡＭの論文から引用したも
のである。図３のメモリセル３３，３４と分離トランジ
スタ２１，２２，２３，２４、そしてビットライン３
９，４０および各センスアンプ３２，４１の構成は、前
記図１の回路と同一である。しかし、前記図３と前記図
１との一番大きな相異点は、前記ビットライン３９，４
０が出力用トランジスタ２５，２６のゲートと各々連結
されていることである。その外、データの入力ライン３
５，３６と出力ライン３７，３８が各々具備されて、前
記ビットライン３９，４０と前記入力ライン３５，３６
および前記出力ライン３７，３８を各々連結する、入力
トランジスタ２９，３１と出力トランジスタ２５，２６
とが各々具備される。そして、列選択ライン（ＣＳＬ）
の制御を受けて、前記入力ライン３５，３６と前記入力
トランジスタ２９，３１を連結させる伝送トランジスタ
２８，３０と、前記出力ライン３７，３８の一方を接地
電圧端ＧＮＤに連結させる放電用トランジスタ２７とが
具備されている。
した他の従来例のデータ伝送回路を図３に示した。前記
図３に示すデータ伝送回路は「１９９０年ＶＬＳＩ回路
シンポジューム」（1990 SYMPOSIUM OF VLSI CIRCUIT）
に報告された日立６４M ＤＲＡＭの論文から引用したも
のである。図３のメモリセル３３，３４と分離トランジ
スタ２１，２２，２３，２４、そしてビットライン３
９，４０および各センスアンプ３２，４１の構成は、前
記図１の回路と同一である。しかし、前記図３と前記図
１との一番大きな相異点は、前記ビットライン３９，４
０が出力用トランジスタ２５，２６のゲートと各々連結
されていることである。その外、データの入力ライン３
５，３６と出力ライン３７，３８が各々具備されて、前
記ビットライン３９，４０と前記入力ライン３５，３６
および前記出力ライン３７，３８を各々連結する、入力
トランジスタ２９，３１と出力トランジスタ２５，２６
とが各々具備される。そして、列選択ライン（ＣＳＬ）
の制御を受けて、前記入力ライン３５，３６と前記入力
トランジスタ２９，３１を連結させる伝送トランジスタ
２８，３０と、前記出力ライン３７，３８の一方を接地
電圧端ＧＮＤに連結させる放電用トランジスタ２７とが
具備されている。
【０００８】図３の動作を説明する。前記メモリセル３
３に貯蔵されている所定のデータをリード(read)する動
作の場合には、前記メモリセル３３のデータが、“ター
ンオン”された前記分離トランジスタ２１を通じて前記
センスアンプ３２で増幅される。このとき、前記列選択
ライン（ＣＳＬ）が選択されると、前記放電用トランジ
スタ２７が“ターンオン”した後に、前記出力トランジ
スタ２５，２６が順次に“ターンオン”されてセンスア
ンプの役割をする。すなわち、前記ビットライン３９，
４０のデータ電位の差異による前記出力トランジスタ２
５，２６の電流駆動力の差異によって、相異なるデータ
が前記出力ライン３７，３８に伝送され、最終的な前記
出力用センスアンプ４１を通過する。
３に貯蔵されている所定のデータをリード(read)する動
作の場合には、前記メモリセル３３のデータが、“ター
ンオン”された前記分離トランジスタ２１を通じて前記
センスアンプ３２で増幅される。このとき、前記列選択
ライン（ＣＳＬ）が選択されると、前記放電用トランジ
スタ２７が“ターンオン”した後に、前記出力トランジ
スタ２５，２６が順次に“ターンオン”されてセンスア
ンプの役割をする。すなわち、前記ビットライン３９，
４０のデータ電位の差異による前記出力トランジスタ２
５，２６の電流駆動力の差異によって、相異なるデータ
が前記出力ライン３７，３８に伝送され、最終的な前記
出力用センスアンプ４１を通過する。
【０００９】一方、前記メモリセル３３にライト(writ
e) する動作の場合には、前記データ入力ライン３５，
３６までデータが伝送された後に、前記入力トランジス
タ２９，３１が“ターンオン”される。そして、前記列
選択ライン（ＣＳＬ）が選択されると、前記入力ライン
３５，３６と連結されている前記伝送トランジスタ２
８，３０が“ターンオン”され、前記入力ライン３５，
３６と前記ビットライン３９，４０が連結されて前記デ
ータが伝送される。
e) する動作の場合には、前記データ入力ライン３５，
３６までデータが伝送された後に、前記入力トランジス
タ２９，３１が“ターンオン”される。そして、前記列
選択ライン（ＣＳＬ）が選択されると、前記入力ライン
３５，３６と連結されている前記伝送トランジスタ２
８，３０が“ターンオン”され、前記入力ライン３５，
３６と前記ビットライン３９，４０が連結されて前記デ
ータが伝送される。
【００１０】前記図３のようなデータ伝送回路は、前記
ビットライン３９，４０が前記出力トランジスタ２５，
２６のゲートと直接連結されていて、データの出力速度
は前記図１の回路よりは改善されたが、ライト動作時に
前記入力トランジスタおよび伝送トランジスタ２８，２
９または３１，３１を通る間に、データ電位が前記各ト
ランジスタの段数程（即ち、２Ｖｔｈ）減少して、充分
に電位差を増幅しないようになる。また、データの入力
ラインと出力ラインとを要するので、集積化するには前
記データ入出力と関係したトランジスタ個数が多すぎる
という問題を生ずる。
ビットライン３９，４０が前記出力トランジスタ２５，
２６のゲートと直接連結されていて、データの出力速度
は前記図１の回路よりは改善されたが、ライト動作時に
前記入力トランジスタおよび伝送トランジスタ２８，２
９または３１，３１を通る間に、データ電位が前記各ト
ランジスタの段数程（即ち、２Ｖｔｈ）減少して、充分
に電位差を増幅しないようになる。また、データの入力
ラインと出力ラインとを要するので、集積化するには前
記データ入出力と関係したトランジスタ個数が多すぎる
という問題を生ずる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、デー
タ入出力の高速動作を維持しながらチップの高集積化が
実現できるデータ伝送回路を提供することにある。
タ入出力の高速動作を維持しながらチップの高集積化が
実現できるデータ伝送回路を提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、本発明のデータ伝送回路は、複数のメモリセ
ルと、前記メモリセルに各々対に連結されるビットライ
ン（ＢＬ，ＢＬ／）と、前記ビットラインの電位差を増
幅するためのセンスアンプとを具備し、所定の制御信号
によって前記メモリセルのデータの読出しおよび書き込
み動作が行われる半導体メモリにおいて、互に相補的な
論理動作を通じて入出力される前記データを伝送する一
対の共通入出力ラインと、前記制御信号が制御電圧とし
て印加され、接地電圧端にチャネルの一端が連結されて
前記チャネルの他端に印加される電位を接地電圧レベル
とするための放電用トランジスタと、前記制御信号が制
御電圧として印加され、前記共通入出力ラインにチャネ
ルの一端が連結された伝送トランジスタと、前記共通入
出力ラインの電位が制御電圧として印加され、前記ビッ
トラインと前記伝送トランジスタのチャネルの他端との
間にチャネルが連結された入力トランジスタと、前記ビ
ットラインの電位が各々制御電圧として印加され、前記
放電用トランジスタのチャネルの他端と前記伝送トラン
ジスタのチャネルの他端との間にチャネルが連結された
出力トランジスタとを備える。
るために、本発明のデータ伝送回路は、複数のメモリセ
ルと、前記メモリセルに各々対に連結されるビットライ
ン（ＢＬ，ＢＬ／）と、前記ビットラインの電位差を増
幅するためのセンスアンプとを具備し、所定の制御信号
によって前記メモリセルのデータの読出しおよび書き込
み動作が行われる半導体メモリにおいて、互に相補的な
論理動作を通じて入出力される前記データを伝送する一
対の共通入出力ラインと、前記制御信号が制御電圧とし
て印加され、接地電圧端にチャネルの一端が連結されて
前記チャネルの他端に印加される電位を接地電圧レベル
とするための放電用トランジスタと、前記制御信号が制
御電圧として印加され、前記共通入出力ラインにチャネ
ルの一端が連結された伝送トランジスタと、前記共通入
出力ラインの電位が制御電圧として印加され、前記ビッ
トラインと前記伝送トランジスタのチャネルの他端との
間にチャネルが連結された入力トランジスタと、前記ビ
ットラインの電位が各々制御電圧として印加され、前記
放電用トランジスタのチャネルの他端と前記伝送トラン
ジスタのチャネルの他端との間にチャネルが連結された
出力トランジスタとを備える。
【００１３】また、複数のメモリセルと、前記メモリセ
ルに連結されたビットライン（ＢＬ，ＢＬ／）と、前記
ビットラインの電位差を増幅するセンスアンプと、デー
タの入出力が伝送され互に論理動作が相補的な一対の共
通入出力ラインとを具備し、所定の列選択ライン（ＣＳ
Ｌ）の信号によって前記データの入出力が制御されるデ
ータ伝送回路において、前記ビットラインＢＬに制御端
子が接続され、接地電圧端と前記一対の共通入出力ライ
ンの１つとの間にチャネルが連結された第１スイッチン
グトランジスタと、前記ビットラインＢＬ／に制御端子
が接続され、前記接地電圧端と前記一対の共通入出力ラ
インの他の１つとの間にチャネルが連結された第２スイ
ッチングトランジスタと、前記一対の共通入出力ライン
に各々の制御端子が１つずつ接続され、前記ビットライ
ンＢＬと前記第２スイッチングトランジスタのチャネル
との間にチャネルが共通に連結されて、前記データの入
力伝送が行なわれる第１入力トランジスタ対と、前記一
対の共通入出力ラインに各々の制御端子が１つずつ接続
され、前記ビットラインＢＬ／と前記第１スイッチング
トランジスタのチャネルとの間にチャネルが共通に連結
されて、前記データの入力が伝送される第２入力トラン
ジスタ対とを備える。
ルに連結されたビットライン（ＢＬ，ＢＬ／）と、前記
ビットラインの電位差を増幅するセンスアンプと、デー
タの入出力が伝送され互に論理動作が相補的な一対の共
通入出力ラインとを具備し、所定の列選択ライン（ＣＳ
Ｌ）の信号によって前記データの入出力が制御されるデ
ータ伝送回路において、前記ビットラインＢＬに制御端
子が接続され、接地電圧端と前記一対の共通入出力ライ
ンの１つとの間にチャネルが連結された第１スイッチン
グトランジスタと、前記ビットラインＢＬ／に制御端子
が接続され、前記接地電圧端と前記一対の共通入出力ラ
インの他の１つとの間にチャネルが連結された第２スイ
ッチングトランジスタと、前記一対の共通入出力ライン
に各々の制御端子が１つずつ接続され、前記ビットライ
ンＢＬと前記第２スイッチングトランジスタのチャネル
との間にチャネルが共通に連結されて、前記データの入
力伝送が行なわれる第１入力トランジスタ対と、前記一
対の共通入出力ラインに各々の制御端子が１つずつ接続
され、前記ビットラインＢＬ／と前記第１スイッチング
トランジスタのチャネルとの間にチャネルが共通に連結
されて、前記データの入力が伝送される第２入力トラン
ジスタ対とを備える。
【００１４】また、複数のメモリセルと、前記各々のメ
モリセルに対に連結されるビットライン（ＢＬ，ＢＬ
／）と、前記各々のメモリセルを分離させるための分離
トランジスタとを有するデータ伝送回路において、チッ
プ外部とのデータ伝送のための相互に対に構成される第
１および第２共通入出力ラインと、所定の列選択ライン
（ＣＳＬ）の信号が制御電圧として印加され、チャネル
の一端が接地電圧端に連結されてチャネルの他端に印加
される電位を接地電圧レベルにするための接地用トラン
ジスタと、前記ビットラインＢＬと前記第１共通入出力
ラインの間にチャネルが連結され、前記列選択ライン
（ＣＳＬ）の信号にゲートが連結された第１入力トラン
ジスタと、前記ビットラインＢＬ／と前記第２共通入出
力ラインの間にチャネルが連結され、前記列選択ライン
（ＣＳＬ）の信号にゲートが連結された第２入力トラン
ジスタと、前記接地用トランジスタのチャネルの他端お
よび前記第２共通入出力ラインの間にチャネルが連結さ
れ、前記ビットラインＢＬにゲートが連結された第１出
力トランジスタと、前記接地用トランジスタのチャネル
の他端および前記第１共通入出力ラインの間にチャネル
が連結され、前記ビットラインＢＬ／にゲートが連結さ
れた第２出力トランジスタとを備える。
モリセルに対に連結されるビットライン（ＢＬ，ＢＬ
／）と、前記各々のメモリセルを分離させるための分離
トランジスタとを有するデータ伝送回路において、チッ
プ外部とのデータ伝送のための相互に対に構成される第
１および第２共通入出力ラインと、所定の列選択ライン
（ＣＳＬ）の信号が制御電圧として印加され、チャネル
の一端が接地電圧端に連結されてチャネルの他端に印加
される電位を接地電圧レベルにするための接地用トラン
ジスタと、前記ビットラインＢＬと前記第１共通入出力
ラインの間にチャネルが連結され、前記列選択ライン
（ＣＳＬ）の信号にゲートが連結された第１入力トラン
ジスタと、前記ビットラインＢＬ／と前記第２共通入出
力ラインの間にチャネルが連結され、前記列選択ライン
（ＣＳＬ）の信号にゲートが連結された第２入力トラン
ジスタと、前記接地用トランジスタのチャネルの他端お
よび前記第２共通入出力ラインの間にチャネルが連結さ
れ、前記ビットラインＢＬにゲートが連結された第１出
力トランジスタと、前記接地用トランジスタのチャネル
の他端および前記第１共通入出力ラインの間にチャネル
が連結され、前記ビットラインＢＬ／にゲートが連結さ
れた第２出力トランジスタとを備える。
【００１５】また、複数のメモリセルと、前記メモリセ
ルに各々対に連結されるビットラインと、前記ビットラ
インの電位差を増幅するためのセンスアンプとを具備
し、前記メモリセルのデータの読出しおよび書き込み動
作が行われる半導体メモリにおいて、前記ビットライン
にゲートが連結されて、データの読出し時に、チャネル
の一端が接地電圧に連結され、前記ビットラインの電圧
に制御される相補的なスイッチング動作によって、共通
入出力ラインに接続されるチャネルの他端に前記ビット
ラインの反転出力を伝達する出力トランジスタ対と、チ
ャネルの一端が前記共通入出力ラインに連結されて、デ
ータの書き込み動作時に、前記共通入出力ラインからの
入力を前記ビットラインに接続されるチャネルの他端に
伝達する入力トランジスタ対とを備え、前記出力トラン
ジスタ対のスイッチング状態に対応して、前記入力トラ
ンジスタ対の一方が断状態を維持する。
ルに各々対に連結されるビットラインと、前記ビットラ
インの電位差を増幅するためのセンスアンプとを具備
し、前記メモリセルのデータの読出しおよび書き込み動
作が行われる半導体メモリにおいて、前記ビットライン
にゲートが連結されて、データの読出し時に、チャネル
の一端が接地電圧に連結され、前記ビットラインの電圧
に制御される相補的なスイッチング動作によって、共通
入出力ラインに接続されるチャネルの他端に前記ビット
ラインの反転出力を伝達する出力トランジスタ対と、チ
ャネルの一端が前記共通入出力ラインに連結されて、デ
ータの書き込み動作時に、前記共通入出力ラインからの
入力を前記ビットラインに接続されるチャネルの他端に
伝達する入力トランジスタ対とを備え、前記出力トラン
ジスタ対のスイッチング状態に対応して、前記入力トラ
ンジスタ対の一方が断状態を維持する。
【００１６】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。本発明によるデータ伝送回路の一実
施例を図４に示しており、それによる出力の波形図を図
５に示した。そして、本発明によるデータ伝送回路の他
の実施例を図６に示し、それによる出力の波形図を図７
に示した。
を詳細に説明する。本発明によるデータ伝送回路の一実
施例を図４に示しており、それによる出力の波形図を図
５に示した。そして、本発明によるデータ伝送回路の他
の実施例を図６に示し、それによる出力の波形図を図７
に示した。
【００１７】図４の回路は、データ入出力ライン６７，
６８を互に相補的な論理動作をもつ一対とし、第１およ
び第２出力トランジスタ５７，５８のゲートに各々ビッ
トライン（ＢＬ）６５および（ＢＬ／）６６が接続さ
れ、前記ビットライン（ＢＬ）６５（または、前記ビッ
トライン（ＢＬ／）６６）に接続された前記第１出力ト
ランジスタ５７（または、前記第２出力トランジスタ５
８）と第１入力トランジスタ対６１，６２（または、第
２入力トランジスタ対６３，６４）とが、相互に他の前
記入出力ライン６７，６８に行き違って連結されてい
る。
６８を互に相補的な論理動作をもつ一対とし、第１およ
び第２出力トランジスタ５７，５８のゲートに各々ビッ
トライン（ＢＬ）６５および（ＢＬ／）６６が接続さ
れ、前記ビットライン（ＢＬ）６５（または、前記ビッ
トライン（ＢＬ／）６６）に接続された前記第１出力ト
ランジスタ５７（または、前記第２出力トランジスタ５
８）と第１入力トランジスタ対６１，６２（または、第
２入力トランジスタ対６３，６４）とが、相互に他の前
記入出力ライン６７，６８に行き違って連結されてい
る。
【００１８】図６の回路は、データ入出力ライン８３，
８４を互に相補的な論理動作をもつ一対とし、第１およ
び第２出力トランジスタ７７，７８のゲートに各々ビッ
トライン（ＢＬ，ＢＬ／）８１，８２が連結され、前記
ビットライン８１（または、前記ビットライン８２）に
連結された前記第１出力トランジスタ７７（または、第
２出力トランジスタ７８）と第１入力トランジスタ７９
（または、第２入力トランジスタ８０）とが、相互に他
の前記入出力ライン８３，８４に行き違って連結される
ことを特徴とする。
８４を互に相補的な論理動作をもつ一対とし、第１およ
び第２出力トランジスタ７７，７８のゲートに各々ビッ
トライン（ＢＬ，ＢＬ／）８１，８２が連結され、前記
ビットライン８１（または、前記ビットライン８２）に
連結された前記第１出力トランジスタ７７（または、第
２出力トランジスタ７８）と第１入力トランジスタ７９
（または、第２入力トランジスタ８０）とが、相互に他
の前記入出力ライン８３，８４に行き違って連結される
ことを特徴とする。
【００１９】前記図４および図６に図示のように、本実
施例では高集積化を実現するためにデータ入出力ライン
が一対の入出力共用ラインであって、それに関係するト
ランジスタの個数を減少させたものである。前記図４の
構成を説明する。前記図４はメモリセル５１と、ビット
ライン（ＢＬ，ＢＬ／）６５，６６と、センスアンプ５
５と、伝送トランジスタ５３，５４を有するデータ伝送
回路において、一対の入出力共用ライン６７，６８と、
放電用トランジスタ５６と、第１および第２伝送トラン
ジスタ５９，６０と、第１および第２入力トランジスタ
対６１，６２，６３，６４と、第１および第２出力トラ
ンジスタ５７，５８を包含する構成である。前記構成上
の各トランジスタは実施例としてＮＭＯＳ型トランジス
タで構成した。そして、前記放電用トランジスタ５６と
第１および第２伝送トランジスタ５９，６０の制御端子
には、前記列選択ライン（ＣＳＬ）の信号が印加され
る。前記列選択ライン（ＣＳＬ）の信号は、前記図５に
図示のように、ワードライン５２が指定されて前記メモ
リセル５１が選択されると、すぐに“ハイ”信号にな
る。そして、前記伝送トランジスタ５３，５４はメモリ
セルアレイ内の各メモリセルの電気的な接続を分離させ
る素子であり、前記センスアンプ５５内の構成素子はこ
の分野に公知のものと同一のものである。
施例では高集積化を実現するためにデータ入出力ライン
が一対の入出力共用ラインであって、それに関係するト
ランジスタの個数を減少させたものである。前記図４の
構成を説明する。前記図４はメモリセル５１と、ビット
ライン（ＢＬ，ＢＬ／）６５，６６と、センスアンプ５
５と、伝送トランジスタ５３，５４を有するデータ伝送
回路において、一対の入出力共用ライン６７，６８と、
放電用トランジスタ５６と、第１および第２伝送トラン
ジスタ５９，６０と、第１および第２入力トランジスタ
対６１，６２，６３，６４と、第１および第２出力トラ
ンジスタ５７，５８を包含する構成である。前記構成上
の各トランジスタは実施例としてＮＭＯＳ型トランジス
タで構成した。そして、前記放電用トランジスタ５６と
第１および第２伝送トランジスタ５９，６０の制御端子
には、前記列選択ライン（ＣＳＬ）の信号が印加され
る。前記列選択ライン（ＣＳＬ）の信号は、前記図５に
図示のように、ワードライン５２が指定されて前記メモ
リセル５１が選択されると、すぐに“ハイ”信号にな
る。そして、前記伝送トランジスタ５３，５４はメモリ
セルアレイ内の各メモリセルの電気的な接続を分離させ
る素子であり、前記センスアンプ５５内の構成素子はこ
の分野に公知のものと同一のものである。
【００２０】本実施例の前記図４の回路の動作を前記図
５を参照して詳細に説明する。前記第１および第２出力
トランジスタ５７，５８は、データの入出力時に、“タ
ーンオン”，“ターンオフ”動作が相互に相補的に行な
われており、前記入出力ライン６７，６８の電流を制御
する。即ち、スイッチングトランジスタとして動作す
る。それで、例えば前記第２出力トランジスタ５８が
“ターンオフ”される時に、前記第２出力トランジスタ
５８のチャネルに連結された前記入出力ラインの１つ６
７は接地電圧端ＧＮＤと電気的に絶縁関係に置かれるよ
うになって、高速に電流を増幅する。
５を参照して詳細に説明する。前記第１および第２出力
トランジスタ５７，５８は、データの入出力時に、“タ
ーンオン”，“ターンオフ”動作が相互に相補的に行な
われており、前記入出力ライン６７，６８の電流を制御
する。即ち、スイッチングトランジスタとして動作す
る。それで、例えば前記第２出力トランジスタ５８が
“ターンオフ”される時に、前記第２出力トランジスタ
５８のチャネルに連結された前記入出力ラインの１つ６
７は接地電圧端ＧＮＤと電気的に絶縁関係に置かれるよ
うになって、高速に電流を増幅する。
【００２１】では、まずメモリセルの“ハイ”データを
読出す動作を観察して見る。前記ワードライン５２が選
択されると、前記メモリセル５１とビットラインＢＬ６
５とのチャージシェアリング(charge sharing)によっ
て、前記ビットラインＢＬ６５がビットラインＢＬ／６
６に比べて相対的に“ハイ”状態になる。以後に、前記
列選択ライン（ＣＳＬ）が選択されると、前記第１出力
トランジスタ５７が前記第２出力トランジスタ５８より
先に“ターンオン”されて、前記第１出力トランジスタ
５７のチャネルに連結された前記入出力ライン６８は前
記放電用トランジスタ５６を通じて接地電圧レベルに放
電し、初めて前記センスアンプ５５が動作されることに
より、前記ビットライン６５は“ハイ”レベルとなりビ
ットライン６６は“ロウ”レベルに下がるので、前記第
１出力トランジスタ５７に流れる電流はさらに大きくな
る反面、前記第２出力トランジスタ５８はますます“タ
ーンオフ”されて、前記入出力ライン６７，６８の間の
電位差はさらに大きくなる。このとき、図５から明瞭な
ように、前記第１入力トランジスタ対６１，６２は“タ
ーンオフ”されて、前記ビットラインＢＬ６５が前記入
出力ライン６７と通ずることを防止し、前記ビットライ
ンＢＬ６５の電位を継続して維持する。即ち、前記図５
に示すように、前記ビットライン６５，６６のセンシン
グ動作と同様に前記入出力ライン６７，６８の増幅動作
も迅速に進行されて、データの出力が高速に行なわれ
る。
読出す動作を観察して見る。前記ワードライン５２が選
択されると、前記メモリセル５１とビットラインＢＬ６
５とのチャージシェアリング(charge sharing)によっ
て、前記ビットラインＢＬ６５がビットラインＢＬ／６
６に比べて相対的に“ハイ”状態になる。以後に、前記
列選択ライン（ＣＳＬ）が選択されると、前記第１出力
トランジスタ５７が前記第２出力トランジスタ５８より
先に“ターンオン”されて、前記第１出力トランジスタ
５７のチャネルに連結された前記入出力ライン６８は前
記放電用トランジスタ５６を通じて接地電圧レベルに放
電し、初めて前記センスアンプ５５が動作されることに
より、前記ビットライン６５は“ハイ”レベルとなりビ
ットライン６６は“ロウ”レベルに下がるので、前記第
１出力トランジスタ５７に流れる電流はさらに大きくな
る反面、前記第２出力トランジスタ５８はますます“タ
ーンオフ”されて、前記入出力ライン６７，６８の間の
電位差はさらに大きくなる。このとき、図５から明瞭な
ように、前記第１入力トランジスタ対６１，６２は“タ
ーンオフ”されて、前記ビットラインＢＬ６５が前記入
出力ライン６７と通ずることを防止し、前記ビットライ
ンＢＬ６５の電位を継続して維持する。即ち、前記図５
に示すように、前記ビットライン６５，６６のセンシン
グ動作と同様に前記入出力ライン６７，６８の増幅動作
も迅速に進行されて、データの出力が高速に行なわれ
る。
【００２２】次に、前記メモリセル５１にデータの書込
み動作が実行される場合を観察して見る。前記入出力ラ
イン６７、または６８に載せられたデータは、前記第１
または第２入力トランジスタ対６１，６２と６３，６４
を通じて前記ビットライン６５，６６に伝達される。例
えば、前記入出力ライン６７に“ハイ”データが載せら
れていると仮定すれば、前記ビットラインＢＬ６５の電
位が“ハイ”に上昇して前記第１出力トランジスタ５７
が“ターンオン”される。一方、前記入出力ライン６８
の電位は接地電圧端ＧＮＤに放出され、前記第２出力ト
ランジスタ５８は“ターンオフ”される。したがって、
前記入出力ライン６７の電位は前記ビットラインＢＬ６
５のみに印加されて、前記メモリセル５１に書込み動作
が行なわれるものである。
み動作が実行される場合を観察して見る。前記入出力ラ
イン６７、または６８に載せられたデータは、前記第１
または第２入力トランジスタ対６１，６２と６３，６４
を通じて前記ビットライン６５，６６に伝達される。例
えば、前記入出力ライン６７に“ハイ”データが載せら
れていると仮定すれば、前記ビットラインＢＬ６５の電
位が“ハイ”に上昇して前記第１出力トランジスタ５７
が“ターンオン”される。一方、前記入出力ライン６８
の電位は接地電圧端ＧＮＤに放出され、前記第２出力ト
ランジスタ５８は“ターンオフ”される。したがって、
前記入出力ライン６７の電位は前記ビットラインＢＬ６
５のみに印加されて、前記メモリセル５１に書込み動作
が行なわれるものである。
【００２３】このように、図４の回路は高集積に有利で
あるばかりではなく、データの伝送速度が高速に行なわ
れる。本発明によるデータ伝送回路の他の実施例である
前記図６の構成を説明する。前記図６の回路は、前記図
４の回路と同様にメモリセルアレイの一部分を示したも
ので、メモリセル７１と、ワードライン７２と、分離ト
ランジスタ７３，７４と、ビットライン（ＢＬ，ＢＬ
／）８１，８２と、センスアンプ７５を有するデータ伝
送回路における、一対の入出力ライン（Ｉ／Ｏ，Ｉ／Ｏ
／）８３，８４と、前記入出力ライン８３，８４の電位
差を増幅するための入出力センスアンプ８５と、列選択
ライン（ＣＳＬ）の信号がゲートに連結され、チャネル
の一端が接地電圧端ＧＮＤに連結された放電用トランジ
スタ７６と、前記列選択ライン（ＣＳＬ）の信号がゲー
トに連結され、前記ビットライン８１，８２および入出
力ライン８３，８４の間にチャネルが各々連結された第
１および第２入力トランジスタ７９，８０と、前記ビッ
トライン８１，８２に各々ゲートが連結され、前記放電
用トランジスタ７６のチャネルおよび前記入出力ライン
８３，８４の間にチャネルが各々連結された第１および
第２出力トランジスタ７７，７８とを包含する構成であ
る。前記構成上で前記センスアンプ７５および入出力セ
ンスアンプ８５は、前記図４の回路のようにこの分野に
公知の構成素子と同一である。
あるばかりではなく、データの伝送速度が高速に行なわ
れる。本発明によるデータ伝送回路の他の実施例である
前記図６の構成を説明する。前記図６の回路は、前記図
４の回路と同様にメモリセルアレイの一部分を示したも
ので、メモリセル７１と、ワードライン７２と、分離ト
ランジスタ７３，７４と、ビットライン（ＢＬ，ＢＬ
／）８１，８２と、センスアンプ７５を有するデータ伝
送回路における、一対の入出力ライン（Ｉ／Ｏ，Ｉ／Ｏ
／）８３，８４と、前記入出力ライン８３，８４の電位
差を増幅するための入出力センスアンプ８５と、列選択
ライン（ＣＳＬ）の信号がゲートに連結され、チャネル
の一端が接地電圧端ＧＮＤに連結された放電用トランジ
スタ７６と、前記列選択ライン（ＣＳＬ）の信号がゲー
トに連結され、前記ビットライン８１，８２および入出
力ライン８３，８４の間にチャネルが各々連結された第
１および第２入力トランジスタ７９，８０と、前記ビッ
トライン８１，８２に各々ゲートが連結され、前記放電
用トランジスタ７６のチャネルおよび前記入出力ライン
８３，８４の間にチャネルが各々連結された第１および
第２出力トランジスタ７７，７８とを包含する構成であ
る。前記構成上で前記センスアンプ７５および入出力セ
ンスアンプ８５は、前記図４の回路のようにこの分野に
公知の構成素子と同一である。
【００２４】図６の回路の動作特性を図７を参照して説
明する。尚、図６の回路では、前記第１および第２入力
トランジスタ７９，８０のしきい電圧を、例えばイオン
注入等の方法によって、前記第１および第２出力トラン
ジスタ７７，７８のしきい電圧より高電圧にしている。
その理由が、第１および第２出力トランジスタ７７，７
８のゲートに連結されたビットライン８１，８２上のデ
ータを、第１および第２出力トランジスタ７７，７８に
よって入出力ライン８３，８４からセンシング時に、ビ
ットライン８１，８２と前記入出力ライン８３，８４と
が相互に連結されると、前記入出力ライン８３，８４の
増幅動作が円滑に行われないからであることは容易に理
解することができるであろう。
明する。尚、図６の回路では、前記第１および第２入力
トランジスタ７９，８０のしきい電圧を、例えばイオン
注入等の方法によって、前記第１および第２出力トラン
ジスタ７７，７８のしきい電圧より高電圧にしている。
その理由が、第１および第２出力トランジスタ７７，７
８のゲートに連結されたビットライン８１，８２上のデ
ータを、第１および第２出力トランジスタ７７，７８に
よって入出力ライン８３，８４からセンシング時に、ビ
ットライン８１，８２と前記入出力ライン８３，８４と
が相互に連結されると、前記入出力ライン８３，８４の
増幅動作が円滑に行われないからであることは容易に理
解することができるであろう。
【００２５】まず、前記メモリセル７１のデータ読出し
動作を観察して見る。このときには、前記ビットライン
８１が“ハイ”状態になり、ビットラインＢＬ／８２が
“ロウ”状態になる。そして、前記列選択ライン（ＣＳ
Ｌ）が選択されると（即ち、“ハイ”状態となると）、
前記第１出力トランジスタ７７が“ターンオン”され、
前記第２出力トランジスタ７８が“ターンオフ”され
る。したがって、前記第１および第２出力トランジスタ
７７，７８のチャネルに連結された前記入出力ライン８
３，８４間に電位差が発生するので、前記第１および第
２出力トランジスタ７７，７８が電流増幅器の役割をし
て、前記データが前記入出力ライン８３，８４に伝達さ
れる。このとき、第１および第２入力トランジスタ７
９，８０は、第１および第２出力トランジスタ７７，７
８に比べてしきい電圧が高電圧であるので、入出力セン
スアンプ８５が十分入出力ラインに対するセンシング動
作を完了する時まで“ターンオフ”状態になり、前記ビ
ットライン８１，８２が前記第１および第２入力トラン
ジスタ７９，８０を通じて前記入出力ライン８３，８４
と電気的に連結されることを防止する。
動作を観察して見る。このときには、前記ビットライン
８１が“ハイ”状態になり、ビットラインＢＬ／８２が
“ロウ”状態になる。そして、前記列選択ライン（ＣＳ
Ｌ）が選択されると（即ち、“ハイ”状態となると）、
前記第１出力トランジスタ７７が“ターンオン”され、
前記第２出力トランジスタ７８が“ターンオフ”され
る。したがって、前記第１および第２出力トランジスタ
７７，７８のチャネルに連結された前記入出力ライン８
３，８４間に電位差が発生するので、前記第１および第
２出力トランジスタ７７，７８が電流増幅器の役割をし
て、前記データが前記入出力ライン８３，８４に伝達さ
れる。このとき、第１および第２入力トランジスタ７
９，８０は、第１および第２出力トランジスタ７７，７
８に比べてしきい電圧が高電圧であるので、入出力セン
スアンプ８５が十分入出力ラインに対するセンシング動
作を完了する時まで“ターンオフ”状態になり、前記ビ
ットライン８１，８２が前記第１および第２入力トラン
ジスタ７９，８０を通じて前記入出力ライン８３，８４
と電気的に連結されることを防止する。
【００２６】その後に、前記第１および第２入力トラン
ジスタ７９，８０が“ターンオン”されると、“ターン
オン”された前記第１出力トランジスタ７７を通じて接
地電圧レベルとなった前記入出力ライン８４の電位が、
前記第２入力トランジスタ８０を通じて前記第２出力ト
ランジスタ７８を“ターンオフ”させて、前記入出力ラ
イン８３から接地電圧端ＧＮＤに電流が流れることを防
止し、増幅速度を短縮させる作用をする。前記図７に図
示のように、前記ビットライン８１，８２のセンシング
動作と同様に前記入出力ライン８３，８４の増幅動作も
迅速に進行し、データの入出力が高速に行なわれること
が容易に理解できる。
ジスタ７９，８０が“ターンオン”されると、“ターン
オン”された前記第１出力トランジスタ７７を通じて接
地電圧レベルとなった前記入出力ライン８４の電位が、
前記第２入力トランジスタ８０を通じて前記第２出力ト
ランジスタ７８を“ターンオフ”させて、前記入出力ラ
イン８３から接地電圧端ＧＮＤに電流が流れることを防
止し、増幅速度を短縮させる作用をする。前記図７に図
示のように、前記ビットライン８１，８２のセンシング
動作と同様に前記入出力ライン８３，８４の増幅動作も
迅速に進行し、データの入出力が高速に行なわれること
が容易に理解できる。
【００２７】一方、前記メモリセル７１にデータ書込み
動作が実行される場合を見ると、前記入出力ライン８
３，８４に載せられたデータが、前記第１および第２入
力トランジスタ７９，８０を通じて前記ビットライン８
１，８２に伝達される。このとき、上述の読出し動作と
同様な作用によって、前記入出力ライン８４に連結され
た前記第２入力トランジスタ８０を通じて前記入出力ラ
イン８４の“ロウ”の電位が前記第２出力トランジスタ
７８を“ターンオフ”させて、“ハイ”状態のデータが
載せられた前記入出力ライン８３が接地電圧端ＧＮＤと
連結されることを防止し、前記入出力ライン８３は前記
第１入力トランジスタ７９および前記ビットライン８１
を通じて前記メモリセル７１のみに連結する。こうし
て、前記書込み動作が完了される。
動作が実行される場合を見ると、前記入出力ライン８
３，８４に載せられたデータが、前記第１および第２入
力トランジスタ７９，８０を通じて前記ビットライン８
１，８２に伝達される。このとき、上述の読出し動作と
同様な作用によって、前記入出力ライン８４に連結され
た前記第２入力トランジスタ８０を通じて前記入出力ラ
イン８４の“ロウ”の電位が前記第２出力トランジスタ
７８を“ターンオフ”させて、“ハイ”状態のデータが
載せられた前記入出力ライン８３が接地電圧端ＧＮＤと
連結されることを防止し、前記入出力ライン８３は前記
第１入力トランジスタ７９および前記ビットライン８１
を通じて前記メモリセル７１のみに連結する。こうし
て、前記書込み動作が完了される。
【００２８】上述の図４および図６のようなデータ伝送
回路は、本発明の技術思想を実現した最適な実施例であ
り、図６の前記入力トランジスタ７９，８０のしきい電
圧は、例えばイオン注入等によって所定の望ましいレベ
ルに調整することができる。また、図４および図６の回
路の各構成素子は、本発明の技術的な範疇を外れない限
り変更されることができることは、この分野に通常の知
識をもつものなら容易に理解することができるであろ
う。
回路は、本発明の技術思想を実現した最適な実施例であ
り、図６の前記入力トランジスタ７９，８０のしきい電
圧は、例えばイオン注入等によって所定の望ましいレベ
ルに調整することができる。また、図４および図６の回
路の各構成素子は、本発明の技術的な範疇を外れない限
り変更されることができることは、この分野に通常の知
識をもつものなら容易に理解することができるであろ
う。
【００２９】
【発明の効果】本発明により、データ入出力の高速動作
を維持しながらチップの高集積化が実現できるデータ伝
送回路を提供できる。すなわち、上述の本発明によるデ
ータ伝送回路は、ビットラインからデータ入出力ライン
へのデータ伝送時に、前記ビットラインが出力トランジ
スタのゲートに直接連結されて前記データの伝送速度が
向上され、且つ前記データ入出力ラインを共通に使用し
てそれによる各構成素子の数を減少させることによっ
て、従来の入力ラインと出力ラインを別途に使用した回
路の高集積に関する問題点をも解決することができる。
を維持しながらチップの高集積化が実現できるデータ伝
送回路を提供できる。すなわち、上述の本発明によるデ
ータ伝送回路は、ビットラインからデータ入出力ライン
へのデータ伝送時に、前記ビットラインが出力トランジ
スタのゲートに直接連結されて前記データの伝送速度が
向上され、且つ前記データ入出力ラインを共通に使用し
てそれによる各構成素子の数を減少させることによっ
て、従来の入力ラインと出力ラインを別途に使用した回
路の高集積に関する問題点をも解決することができる。
【図１】従来技術によるデータ伝送回路の一実施例を示
す図である。
す図である。
【図２】図１のリード動作タイミング図である。
【図３】従来技術によるデータ伝送回路の他の実施例を
示す図である。
示す図である。
【図４】本発明によるデータ伝送回路の一実施例を示す
図である。
図である。
【図５】図４の出力波形図である。
【図６】本発明によるデータ伝送回路の他の実施例を示
す図である。
す図である。
【図７】図６の出力波形図である。
５１，７１…メモリセル、５３，５４，７３，７４…伝
送トランジスタ、５５，７５…センスアンプ、５６，７
６…放電用トランジスタ、５７，５８，７７，７８…出
力トランジスタ、５９，６０…伝送トランジスタ、６
１，６２，６３，６４…入力トランジスタ対、７９，８
０…入力トランジスタ、６７，６８，８３，８４…入出
力用共用ライン、６９，８５…入出力センスアンプ
送トランジスタ、５５，７５…センスアンプ、５６，７
６…放電用トランジスタ、５７，５８，７７，７８…出
力トランジスタ、５９，６０…伝送トランジスタ、６
１，６２，６３，６４…入力トランジスタ対、７９，８
０…入力トランジスタ、６７，６８，８３，８４…入出
力用共用ライン、６９，８５…入出力センスアンプ
Claims (17)
- 【請求項１】 複数のメモリセルと、前記メモリセルに
各々対に連結されるビットライン（ＢＬ，ＢＬ／）と、
前記ビットラインの電位差を増幅するためのセンスアン
プとを具備し、所定の制御信号によって前記メモリセル
のデータの読出しおよび書き込み動作が行われる半導体
メモリにおいて、 互に相補的な論理動作を通じて入出力される前記データ
を伝送する一対の共通入出力ラインと、 前記制御信号が制御電圧として印加され、接地電圧端に
チャネルの一端が連結されて前記チャネルの他端に印加
される電位を接地電圧レベルとするための放電用トラン
ジスタと、 前記制御信号が制御電圧として印加され、前記共通入出
力ラインにチャネルの一端が連結された伝送トランジス
タと、 前記共通入出力ラインの電位が制御電圧として印加さ
れ、前記ビットラインと前記伝送トランジスタのチャネ
ルの他端との間にチャネルが連結された入力トランジス
タと、 前記ビットラインの電位が各々制御電圧として印加さ
れ、前記放電用トランジスタのチャネルの他端と前記伝
送トランジスタのチャネルの他端との間にチャネルが連
結された出力トランジスタとを備えることを特徴とする
データ伝送回路。 - 【請求項２】 前記所定の制御信号は、前記メモリセル
のワードラインが選択された後に、列選択ラインの指定
信号としてすぐに指定されることを特徴とする請求項１
記載のデータ伝送回路。 - 【請求項３】 前記伝送トランジスタは、前記一対の共
通入出力ラインにチャネルが各々１つずつ連結され、前
記制御信号を共通制御電圧とする第１および第２伝送ト
ランジスタからなることを特徴とする請求項１記載のデ
ータ伝送回路。 - 【請求項４】 前記入力トランジスタは、前記一対の共
通入出力ラインに各々の制御端子が１つずつ接続され、
前記ビットラインＢＬと前記伝送トランジスタのチャネ
ルとの間にチャネルが連結された第１ＮＭＯＳトランジ
スタ対と、前記共通入出力ラインに各々の制御端子が１
つずつ接続され、前記ビットラインＢＬ／と前記第１伝
送トランジスタのチャネルの間に連結された第２ＮＭＯ
Ｓトランジスタ対とからなることを特徴とする請求項３
記載のデータ伝送回路。 - 【請求項５】 前記第１および第２ＮＭＯＳトランジス
タ対が前記データの入力時のみにターンオン動作が行な
われることを特徴とする請求項４記載のデータ伝送回
路。 - 【請求項６】 前記出力トランジスタは、前記ビットラ
インＢＬに制御端子が接続され、前記放電用トランジス
タと前記第１伝送トランジスタのチャネルとの間にチャ
ネルが連結された第１出力トランジスタと、前記ビット
ラインＢＬ／に制御端子が接続され、前記放電用トラン
ジスタと前記第２伝送トランジスタのチャネルとの間に
チャネルが連結された第２出力トランジスタとからなる
ことを特徴とする請求項３記載のデータ伝送回路。 - 【請求項７】 前記第１および第２出力トランジスタが
前記データの入出力時に互に相補的にターンオン動作が
行なわれることを特徴とする請求項６記載のデータ伝送
回路。 - 【請求項８】 前記第１または第２出力トランジスタの
１つがターンオフされたとき、前記ターンオフされた出
力トランジスタのチャネルに連結された前記共通入出力
ラインは前記接地電圧端と電気的に絶縁関係に置かれる
ことを特徴とする請求項６記載のデータ伝送回路。 - 【請求項９】 複数のメモリセルと、前記メモリセルに
連結されたビットライン（ＢＬ，ＢＬ／）と、前記ビッ
トラインの電位差を増幅するセンスアンプと、データの
入出力が伝送され互に論理動作が相補的な一対の共通入
出力ラインとを具備し、所定の列選択ライン（ＣＳＬ）
の信号によって前記データの入出力が制御されるデータ
伝送回路において、 前記ビットラインＢＬに制御端子が接続され、接地電圧
端と前記一対の共通入出力ラインの１つとの間にチャネ
ルが連結された第１スイッチングトランジスタと、 前記ビットラインＢＬ／に制御端子が接続され、前記接
地電圧端と前記一対の共通入出力ラインの他の１つとの
間にチャネルが連結された第２スイッチングトランジス
タと、 前記一対の共通入出力ラインに各々の制御端子が１つず
つ接続され、前記ビットラインＢＬと前記第２スイッチ
ングトランジスタのチャネルとの間にチャネルが共通に
連結されて、前記データの入力伝送が行なわれる第１入
力トランジスタ対と、 前記一対の共通入出力ラインに各々の制御端子が１つず
つ接続され、前記ビットラインＢＬ／と前記第１スイッ
チングトランジスタのチャネルとの間にチャネルが共通
に連結されて、前記データの入力が伝送される第２入力
トランジスタ対とを備えることを特徴とするデータ伝送
回路。 - 【請求項１０】 前記第１および第２スイッチングトラ
ンジスタが前記データの入出力時に互にターンオン動作
が相補的に行なわれることを特徴とする請求項９記載の
データ伝送回路。 - 【請求項１１】 前記第１および第２入力トランジスタ
対が前記データの入力時のみにターンオン動作が行なわ
れることを特徴とする請求項９記載のデータ伝送回路。 - 【請求項１２】 前記ビットラインＢＬまたはＢＬ／に
制御端子が接続された第１または第２スイッチングトラ
ンジスタがターンオフされたときに、前記ターンオフさ
れた前記第１または第２スイッチングトランジスタのチ
ャネルに連結された前記共通入出力ラインは前記接地電
圧端と絶縁関係に置かれるようになることを特徴とする
請求項９記載のデータ伝送回路。 - 【請求項１３】 前記第１および第２スイッチングトラ
ンジスタのチャネルと前記共通入出力ラインとの間に各
々前記列選択ライン（ＣＳＬ）の信号によって制御され
る第１および第２伝送トランジスタと、前記第１および
第２スイッチングトランジスタのチャネルと前記接地電
圧端との間にチャネルが形成され、前記列選択ライン
（ＣＳＬ）の信号によって制御される放電用トランジス
タとを更に具備することを特徴とする請求項９記載のデ
ータ伝送回路。 - 【請求項１４】 複数のメモリセルと、前記各々のメモ
リセルに対に連結されるビットライン（ＢＬ，ＢＬ／）
と、前記各々のメモリセルを分離させるための分離トラ
ンジスタとを有するデータ伝送回路において、 チップ外部とのデータ伝送のための相互に対に構成され
る第１および第２共通入出力ラインと、 所定の列選択ライン（ＣＳＬ）の信号が制御電圧として
印加され、チャネルの一端が接地電圧端に連結されてチ
ャネルの他端に印加される電位を接地電圧レベルにする
ための接地用トランジスタと、 前記ビットラインＢＬと前記第１共通入出力ラインの間
にチャネルが連結され、前記列選択ライン（ＣＳＬ）の
信号にゲートが連結された第１入力トランジスタと、 前記ビットラインＢＬ／と前記第２共通入出力ラインの
間にチャネルが連結され、前記列選択ライン（ＣＳＬ）
の信号にゲートが連結された第２入力トランジスタと、 前記接地用トランジスタのチャネルの他端および前記第
２共通入出力ラインの間にチャネルが連結され、前記ビ
ットラインＢＬにゲートが連結された第１出力トランジ
スタと、 前記接地用トランジスタのチャネルの他端および前記第
１共通入出力ラインの間にチャネルが連結され、前記ビ
ットラインＢＬ／にゲートが連結された第２出力トラン
ジスタとを備えることを特徴とするデータ伝送回路。 - 【請求項１５】 前記第１および第２出力トランジスタ
のゲートに連結された前記ビットラインのデータを、前
記第１および第２出力トランジスタを通じて前記第１お
よび第２共通入出力ラインから増幅させる時に、前記第
１および第２入力トランジスタと前記第１および第２共
通入出力ラインが相互に連結されないことを特徴とする
請求項１４記載のデータ伝送回路。 - 【請求項１６】 前記一対の共通入出力ラインの電流増
幅が前記第１および第２出力トランジスタの相補的なス
イッチング動作によって制御されることを特徴とする請
求項１４記載のデータ伝送回路。 - 【請求項１７】 複数のメモリセルと、前記メモリセル
に各々対に連結されるビットラインと、前記ビットライ
ンの電位差を増幅するためのセンスアンプとを具備し、
前記メモリセルのデータの読出しおよび書き込み動作が
行われる半導体メモリにおいて、 前記ビットラインにゲートが連結されて、データの読出
し時に、チャネルの一端が接地電圧に連結され、前記ビ
ットラインの電圧に制御される相補的なスイッチング動
作によって、共通入出力ラインに接続されるチャネルの
他端に前記ビットラインの反転出力を伝達する出力トラ
ンジスタ対と、 チャネルの一端が前記共通入出力ラインに連結されて、
データの書き込み動作時に、前記共通入出力ラインから
の入力を前記ビットラインに接続されるチャネルの他端
に伝達する入力トランジスタ対とを備え、 前記出力トランジスタ対のスイッチング状態に対応し
て、前記入力トランジスタ対の一方が断状態を維持する
ことを特徴とするデータ伝送回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-14098 | 1991-08-14 | ||
| KR91-14099 | 1991-08-14 | ||
| KR1019910014099A KR940008294B1 (ko) | 1991-08-14 | 1991-08-14 | 공통 입출력선을 가지는 고속 데이타 전송회로 |
| KR1019910014098A KR940004517B1 (ko) | 1991-08-14 | 1991-08-14 | 공통 입출력선을 가지는 데이타 전송회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205475A true JPH05205475A (ja) | 1993-08-13 |
| JP2661842B2 JP2661842B2 (ja) | 1997-10-08 |
Family
ID=26628708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216913A Expired - Fee Related JP2661842B2 (ja) | 1991-08-14 | 1992-08-14 | データ伝送回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5283760A (ja) |
| JP (1) | JP2661842B2 (ja) |
| DE (1) | DE4226844C2 (ja) |
| FR (1) | FR2680429B1 (ja) |
| GB (1) | GB2259384B (ja) |
| IT (1) | IT1255779B (ja) |
| TW (1) | TW245857B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199856A (ja) * | 2002-12-13 | 2004-07-15 | Samsung Electronics Co Ltd | データ読み取り能力が向上した半導体メモリ装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940007640B1 (ko) * | 1991-07-31 | 1994-08-22 | 삼성전자 주식회사 | 공통 입출력선을 가지는 데이타 전송회로 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| JP2663838B2 (ja) * | 1993-07-27 | 1997-10-15 | 日本電気株式会社 | 半導体集積回路装置 |
| US6044481A (en) * | 1997-05-09 | 2000-03-28 | Artisan Components, Inc. | Programmable universal test interface for testing memories with different test methodologies |
| WO1999022377A1 (en) * | 1997-10-25 | 1999-05-06 | Artisan Components, Inc. | Low power differential signal transition techniques for use in memory devices |
| DE19828657C2 (de) * | 1998-06-26 | 2001-01-04 | Siemens Ag | Integrierter Speicher |
| JP2000100172A (ja) | 1998-07-22 | 2000-04-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6448631B2 (en) | 1998-09-23 | 2002-09-10 | Artisan Components, Inc. | Cell architecture with local interconnect and method for making same |
| JP2000243086A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6367059B1 (en) | 1999-03-23 | 2002-04-02 | Artisan Components, Inc. | Carry chain standard cell with charge sharing reduction architecture |
| US6222777B1 (en) * | 1999-04-09 | 2001-04-24 | Sun Microsystems, Inc. | Output circuit for alternating multiple bit line per column memory architecture |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100763247B1 (ko) * | 2006-05-25 | 2007-10-04 | 삼성전자주식회사 | 로컬 센스앰프를 갖는 반도체 메모리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150296A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | スタテイツクメモリ回路 |
| JPS6258492A (ja) * | 1985-09-09 | 1987-03-14 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| JPH02301097A (ja) * | 1989-05-15 | 1990-12-13 | Toshiba Corp | ダイナミック型ランダムアクセスメモリ |
| JP3101297B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
-
1992
- 1992-07-27 US US07/918,615 patent/US5283760A/en not_active Expired - Lifetime
- 1992-08-11 FR FR9209908A patent/FR2680429B1/fr not_active Expired - Fee Related
- 1992-08-13 DE DE4226844A patent/DE4226844C2/de not_active Expired - Fee Related
- 1992-08-13 IT ITMI921989A patent/IT1255779B/it active IP Right Grant
- 1992-08-14 JP JP4216913A patent/JP2661842B2/ja not_active Expired - Fee Related
- 1992-08-14 GB GB9217373A patent/GB2259384B/en not_active Expired - Fee Related
- 1992-08-17 TW TW081106476A patent/TW245857B/zh not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60150296A (ja) * | 1984-01-13 | 1985-08-07 | Nec Corp | スタテイツクメモリ回路 |
| JPS6258492A (ja) * | 1985-09-09 | 1987-03-14 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004199856A (ja) * | 2002-12-13 | 2004-07-15 | Samsung Electronics Co Ltd | データ読み取り能力が向上した半導体メモリ装置 |
| JP4537046B2 (ja) * | 2002-12-13 | 2010-09-01 | 三星電子株式会社 | データ読み取り能力が向上した半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4226844C2 (de) | 1994-12-01 |
| FR2680429B1 (fr) | 1994-03-25 |
| TW245857B (ja) | 1995-04-21 |
| GB9217373D0 (en) | 1992-09-30 |
| IT1255779B (it) | 1995-11-15 |
| DE4226844A1 (de) | 1993-02-18 |
| FR2680429A1 (fr) | 1993-02-19 |
| GB2259384B (en) | 1995-12-20 |
| ITMI921989A1 (it) | 1994-02-13 |
| ITMI921989A0 (it) | 1992-08-13 |
| JP2661842B2 (ja) | 1997-10-08 |
| GB2259384A (en) | 1993-03-10 |
| US5283760A (en) | 1994-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6985394B2 (en) | Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices | |
| US5293563A (en) | Multi-level memory cell with increased read-out margin | |
| US5331593A (en) | Read circuit for accessing dynamic random access memories (DRAMS) | |
| US5315555A (en) | Sense amplifier for performing a high-speed sensing operation | |
| US6466499B1 (en) | DRAM sense amplifier having pre-charged transistor body nodes | |
| US5396116A (en) | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions | |
| KR940007640B1 (ko) | 공통 입출력선을 가지는 데이타 전송회로 | |
| EP0023510B1 (en) | Memory organization for reducing peak current | |
| US6104655A (en) | Semiconductor storage device | |
| JP2661842B2 (ja) | データ伝送回路 | |
| JPH0518198B2 (ja) | ||
| US5053998A (en) | Semiconductor memory device with dual drivers to sense amp array | |
| US5148399A (en) | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory | |
| KR940007639B1 (ko) | 분할된 입출력 라인을 갖는 데이타 전송회로 | |
| US5898611A (en) | SRAM with high speed read/write operation | |
| US5270971A (en) | Semiconductor memory having a plurality of sense amplifier circuits and corresponding bit lines | |
| US7009899B2 (en) | Bit line precharge signal generator for memory device | |
| KR100388217B1 (ko) | 반도체 메모리 | |
| KR940008294B1 (ko) | 공통 입출력선을 가지는 고속 데이타 전송회로 | |
| KR940004517B1 (ko) | 공통 입출력선을 가지는 데이타 전송회로 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| JP2907481B2 (ja) | 半導体記憶装置 | |
| KR940008720B1 (ko) | 반도체메모리장치 | |
| JPH05210968A (ja) | データ伝送回路 | |
| KR19980026426A (ko) | 더미셀을 이용한 비트라인 센싱방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970506 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |