KR940004517B1 - 공통 입출력선을 가지는 데이타 전송회로 - Google Patents

공통 입출력선을 가지는 데이타 전송회로 Download PDF

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KR940004517B1 KR1019910014098A KR910014098A KR940004517B1 KR 940004517 B1 KR940004517 B1 KR 940004517B1 KR 1019910014098 A KR1019910014098 A KR 1019910014098A KR 910014098 A KR910014098 A KR 910014098A KR 940004517 B1 KR940004517 B1 KR 940004517B1
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Abstract

내용 없음.

Description

공통 입출력선을 가지는 데이타 전송회로
제1도는 종래의 데이타 전송회로의 일실시예.
제2도는 종래의 데이타 전송회로의 다른 실시예.
제3도는 본 발명에 의한 공통 입출력선을 가지는 데이타 전송회로.
제4도는 제3도의 출력특성 그래프.
본 발명은 반도체 메모리 장치에 있어서 다이나믹 램(dynamic RAM)의 데이타 전송회로에 관한 것으로, 특히 고속동작 및 고집적에 알맞은 데이타 전송회로에 관한 것이다. 반도체 메모리 장치가 점차 고집적 대용량화 함에 따라 그에 따른 데이타 입출력 전송이 고속으로 이루어져야 하는 필요성이 대두되고 있으며, 또한 정확한 데이타의 전송이 요구되고 있다. 상기 요건들을 충족시키기 위해서는 데이타가 전송되는 비트라인의 빠르고 정확한 센싱(sensing) 동작 및 비트라인의 전위 차이를 크게 증폭시키는 센스앰프의 증폭 능력 그리고 각 메모리 소자들의 레이 아웃(lay out)등이 조화있게 이루어져야 함은 이 분야에 잘 알려진 사실이다. 종래의 데이타 전송회로에 관한 것을 제1도에 도시하였다. 상기 제1도의 구성요소들은, 메모리셀(9)(11)와, 워드라인(10), (12)과, 비트라인(BL,)(15)(16)과, 상기 비트라인 BL,(15)(16)의 센스앰프(7)와, 상기 각 메모리 셀(9)(10)을 분리하는 분리트랜지스터(1)(2)(3)(4)와, 상기 각 비트라인 BL,(15)(16)에 채널의 일단이 연결되어 있는 입출력 트랜지스터(5)(6)와, 상기 각 입출력 트랜지스터(5)(6)에 연결되어 있는 입출력선(13)(14)과, 상기 입출력선(13)(14)의 센스앰프(8)로 이루어져 있다. 그리고 상기 입출력 트랜지스터 (5)(6)에 제어 단자에는 열선택선(CSL : Column Select Line)이 각각 접속되고 있다.
상기 제1도의 동작을 설명한다. 메모리 셀(9)에 저장되어 있는 데이타의 리드(read) 동작일때, 상기 메모리 셀(9)에 연결되어 있는 분리트랜지스터(1)(2)는 "턴온(turn-on)"시키고 다른 분리트랜지스터(3)(4)는 "턴오프(turn-off)"시킨다. 그리고 상기 메모리 셀(9)의 워드라인(10)을 선택하여 상기 메모리 셀(9)의 데이타를 비트라인 BL(15)으로 전송하고 상기 비트라인 BL,(15)(16)의 전위 차이를 센스앰프(7)를 통해서 확대시킨다. 그러면 상기 비트라인 BL,(15)(16)으로 전송된 각 데이타는 열선택선(CSL)이 선택됨으로써 입출력 트랜지스터(5)(6)를 통해서 입출력선(13)(14)으로 전송되며 입출력 센스앰프(8)에 의해서 입출력선 기생 용량으로 낮아진 데이타의 전이가 다시 높아진다. 그런데 이러한 데이타 전송회로의 특징은, 비트라인 BL,(15)(16)과, 입출력선(13)(14)이 입출력 트랜지스터(5)(6)의 소오스 및 드레인 단자에 연결되어 있다는 것이다.
따라서 열선택선(CSL)은 비트라인 BL,(15)(16)의 전위 차이가 충분히 확대된 후에 선택되어야 하기 때문에 지연 시간으로 인한 속도의 저하가 초래된다. 그리고 상기 입출력선(13)(14)으로 전송된 데이타의 전위는 상기 입출력 트랜지스터(5)(6)를 통과하므로 상기 입출력 트랜지스터(5)(6)의 문턱 전압(threshold voltage)만큼 전압 강하가 발생한다. 또한, 상기 입출력 트랜지스터(5)(6)가 "턴온"되었을때, 상기 입출력선(13)(14)가 비트라인 BL,(15)(16)이 연결되므로 기생 용량이 확대되어서 상기 입출력선(13)(14)에 전송된 데이타 전위 차이가 더욱 감소하므로 입출력선 센스앰프(8)의 감지 능력이 저하되는 문제점이 있다.
상기 제1도의 데이타 전송회로의 단점을 보완하는 다른 종래의 데이타 전송회로를 제2도에 도시하였다. 상기 제2도에 도시된 데이타 전송회로는 "1990 Symposium of VLSI Circuit"에 보고된 HITACHI 64M DRAM 논문을 인용한 것이다. 상기 제2도에서 메모리 셀(33)(34)과 분리트랜지스터(21)(22)(23)(24), 그리고 비트라인 BL,(39)(40)의 센스앰프(32)의 구성은 상기 제1도의 회로와 동일하다. 그러나 상기 제2도가 상기 제1도와 가장 큰 차이점은 비트라인 BL,(39)(40)이 출력트랜지스터 (25)(26)의 게이트와 각각 연결되어 있다는 것이다. 그래서 데이타의 입력선(35)(36)이 구비되고 상기 비트라인 BL,(39)(40)과, 상기 입력선 (35)(36) 및 출력선(37)(38)을 각각 연결시키는 입력트랜지스터(29)(31)와 출력트랜지스터(25)(26)가 각각 구비된다. 그리고 열선택선(CSL)의 제어를 받아서 상기 입력선(35)(36)과 상기 입력트랜지스터(29)(31)를 연결하는 전송트랜지스터 (28) (30)와, 상기 출력선(37)(38)의 한쪽을 접지 전압단으로 연결하는 방전용 트랜지스터 (27)가 구비되어 있다.
상기 제2도의 동작을 설명한다. 메모리 셀(33)에 저장되어 있는 데이타를 피드하는 동작인 경우에는, 메모리 셀(33)의 데이타가 "턴온"된 분리트랜지스터(21)를 통하여 센스앰프(32)에서 증폭되고, 출력트랜지스터(25)(26)는 각각 "턴온", "턴오프"된다. 이때 열선택선(CSL)이 선택되면 전송트랜지스터(27)가 "턴온"되고 상기 출력트랜지스터(25)(26)는 센스앰프의 역할을 하게 되는데, 상기 비트라인 BL,(39)(40)의 데이타의 전위 차이가 상기 출력트랜지스터(25)(26)의 동작에 의해서 출력선(37)(38)으로 전송되며 최종적으로 출력용 센스앰프(41)를 통과하게 된다. 한편 메모리 셀(33)에 데이타를 라이트(write)하는 동작인 경우에는, 데이타 입력선(35)(36)까지 데이타가 전송된 후에 입력트랜지스터(29)(31)가 "턴온"되고 상기 열선택선(CSL)이 선택되면 상기 입력선(35)(36)과 연결되어 있는 전송트랜지스터 (28)(30)가 "턴온"되어 상기 입력선(35)(36)과 비트라인(39)(40)이 연결되어 데이타가 전송된다.
상기 제2도와 같은 데이타 전송회로는 비트라인 BL,(39)(40)이 출력트랜지스터(25)(26)의 게이트와 직접 연결되어서 데이타의 출력 속도는 상기 제1도의 회로보다는 개선되었으나 라이트 동작시 상기 입력트랜지스터 및 전송트랜지스터(28)(29) 또는 (30)(31)를 거치는 동안 전위가 상기 각각의 트랜지스터의 수만큼(즉 2VTH만큼) 감소되어 충분히 전위차를 증폭하지 못할뿐 아니라, 입력선과 출력선이 각각 필요하여 데이타 입출력과 관련된 트랜지스터의 수가 고집적화에 하기에는 너무 많다는 것이 문제점으로 드러난다.
따라서 본 발명의 목적은 고집적화에 알맞고 데이타의 입출력이 고속으로 이루어지는 데이타 전송회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 다수개의 메모리 셀과 상기 메모리 셀의 각각 쌍(pair)으로 연결되어 있는 비트라인 BL,과 입출력 공통 센스앰프에 연결된 제1 및 제2공통 입출력선을 구비하고 소정의 제어 신호에 의하여 상기 메모리 셀의 독출 및 서입동작이 이루어지는 반도체 집적 회로에 있어서, 상기 소정의 제어 신호가 제어 전압으로 연결되고 채널의 일단이 접지 전압단에 연결되어 채널의 타단에 인가되는 전위를 접지 전압 레벨로 만들기 위한 접지용 트랜지스터와, 상기 비트라인 BL(또는) 및 상기 제1 또는 제2공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제1입력트랜지스터와, 상기 비트라인(또는 BL) 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제2입력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 비트라인 BL(또는)에 게이트가 연결된 제1출력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제1(또는 제2)공통 입출력선 사이에 채널이 연결되고 상기 비트라인(또는 BL)에 게이트가 연결된 제2출력트랜지스터를 구비함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 본 발명에 의한 데이타 전송회로에 관하여 제3도 및 제4도에 도시하였다. 상기 제3도는 본 발명에 의한 데이타 전송회로의 회로도로서, 데이타 입출력선(63)을 공통으로 하고, 제1 및 제2출력트랜지스터(55)(56)의 게이트가 각각 비트라인 BL,(59)(60)이 되며, 상기 비트라인 BL(59)(또는 상기 비트라인(60))에 연결된 상기 제1출력트랜지스터(55)(또는 제2출력트랜지스터(56))와 제1입력트랜지스터(57)(또는 제2입력트랜지스터(58))가 서로 다른 입출력선(63)(64)에 엇갈려서 연결함을 특징으로 한다. 그리고 상기 제4도는 상기 제3도의 입출력 특성을 나타낸 파형도로서, 상기 비트라인 BL,(59)(60)의 센싱 동작이 발생할시의 동작 특성을 나타내었다.
상기 제3도의 구성을 설명한다. 상기 제3도는 메모리 셀 어레이의 일부분을 도시한 것으로서 메모리 셀(51)과 상기 메모리 셀을 선택하는 워드라인(32)과, 각 메모리 셀을 분리하는 분리트랜지스터(52)(53)와 상기 각 분리트랜지스터(52)(53)에 각각 연결되고 있는 비트라인 BL,(59)(60)과, 상기 비트라인 BL,(59)(60)의 전위 차이를 증폭시키는 센스앰프(54)와, 데이타의 입출력을 전송하는 제1 및 제2데이타 입출력선(63)(64)과, 상기 입출력선(63)(64)의 전위 차이를 증폭시키는 입출력 센스앰프(65)와, 열선택선(CSL)이 게이트에 연결되고 상기 비트라인 BL(59) 및 상기 제1입출력선 사이에 채널이 연결된 제1입력트랜지스터(57)와, 상기 열선택선(CSL)이 게이트에 연결되고 상기 비트라인(60) 및 상기 제2입출력 사이에 채널이 연결된 제2입력트랜지스터(58)와, 상기 열선택선(CSL)이 게이트에 연결되고 채널의 일단이 접지 전압단에 연결된 전송트랜지스터(61)와, 상기 비트라인 BL(59)에 게이트가 연결되고 상기 전송트랜지스터(61)의 채널의 타단 및 상기 제2입출력선(64) 사이에 채널이 연결된 제1출력트랜지스터(55)와, 상기 비트라인 BL(60)에 게이트가 연결되고 상기 전송트랜지스터(61)의 채널의 타단 및 상기 제1입출력선(63) 사이에 채널이 연결된 제2출력트랜지스터(56)로 구성된다.
본 발명에 의한 데이타 전송회로의 동작을 상기 제4도를 참조하여 설명한다. 설명에 앞서 본 발명에 의한 데이타 전송회로에 있어서 상기 제1 및 제2입력트랜지스터 (57)(58)의 문턱 전압을 예를 들어 이온주입등의 방법에 의하여 상기 제1 및 제2출력트랜지스터(55)(56)의 문턱 전압보다 높게 함을 알아두기 바란다. 그 이유는 상기 제1 및 제2출력트랜지스터(55)(56)의 게이트에 연결된 상기 비트라인 BL,의 데이타를 상기 제1 및 제2출력트랜지스터(55)(56)를 통하여 상기 제1 및 제2공통 입출력 (63)(64)에서 증폭을 시킬시에 상기 제1 및 제2입력트랜지스터(57)(58)와 상기 제1 및 제2공통 입출력선(63)(64)이 서로 연결되지 않게 하기 위함이다. 상기 상황에서 상기 제1 및 제2입력트랜지스터(57)(58)와 상기 제1 및 제2공통 입출력선(63)(64)이 서로 연결되면 상기 제1 및 제2공통 입출력선(63)(64)의 센싱 동작이 제대로 이루어지지 않음을 쉽게 이해할 수 있는 것이다. 또한 상기 열선택선(CSL)은 상기 제4도에 도시된 바와 같이 워드라인(62)이 지정되어 메모리 셀(51)이 선택되면 바로 "하이"신호로 인가됨을 알아두기 바란다.
먼저, 메모리 셀의 데이타를 리드하는 동작을 본다. 이때에는 상기 비트라인 BL(59)이 "하이(high)"상태가 되고, 상기 비트라인(60)은 "로우"상태가 될 것이다. 그리고 열선택선(CSL)이 선택되면(즉, "하이"신호로 되면) 상기 제1출력트랜지스터(55)가 "턴온"되고 상기 제2출력트랜지스터(56)가 "턴오프"하게 된다. 그러면 상기 제1 및 제2출력트랜지스터(55)(56)의 채널에 연결된 상기 제1 및 제2입출력선 (63)(64)에 전위차가 발생하므로 상기 제1 및 제2출력트랜지스터(55)(56)가 전류 증폭기의 역할을 하여 데이타가 상기 제1 및 제2입출력선(63)(64)에 전달된다. 이때 상기 제1 및 제2입력트랜지스터(57)(58)는 상기 제1 및 제2출력트랜지스터(55)(56)에 비해 문턱 전압이 높아 상기 제1 및 제2입출력선에 전위차가 발생할 때까지 "턴오프"상태가 되어 상기 비트라인 BL,(59)(60)이 상기 제1 및 제2입력트랜지스터 (57)(58)를 통해서 상기 제1 및 제2입출력선(63)(64)과 전기적으로 연결되는 것을 방지한다. 그후에 상기 제1 및 제2입력트랜지스터(105)(106)가 "턴온"되면, "턴온"된 상기 제1출력트랜지스터(55)를 통해서 접지 전압 레벨로 된 상기 제2입출력선(64)의 전위가 상기 제2입력트랜지스터(58)를 통하여 상기 제2출력트랜지스터(56)를 "턴오프"시켜 상기 제1입출력선(63)에서 접지 전압단으로 전류가 흐르는 것을 방지하고 증폭 속도를 단축시키는 작용을 한다. 상기 제4도에 도시된 바와 같이 상기 제1 및 제2비트라인 BL,(59)(60)의 센싱동작과 같이 상기 제1 및 제2입출력선(63)(64)의 증폭 동작도 바르게 진행되어 데이타의 입출력이 고속으로 이루어짐을 쉽게 알 수 있다. 한편 메모리 셀에 데이타의 라이트 동작이 실행되는 경우를 보면, 상기 제1 및 제2입출력선(63)(64)에 실린 데이타가 상기 제1 및 제2입력트랜지스터(57)(58)를 통하여 상기 비트라인 BL,(59)(60)에 전달된다.
이때 상술한 리드 동작과 마찬가지 작용으로 상기 제2입출력선(64)에 연결된 상기 제2입력트랜지스터(58)를 통하여 상기 제2입출력선(64)의 "로우"전위가 상기 제2출력트랜지스터(56)를 "턴오프"시켜 "하이"상태의 데이타가 실린 상기 제1입출력선(63)이 접지 전압단으로 연결되는 것을 방지하고 상기 제1입력트랜지스터(57) 및 상기 비트라인 BL(59)을 통해 메모리 셀(52)로만 연결되게 한다.
상술한 상기 제3도의 본 발명에 의한 데이타 전송회로는 본 발명의 사상을 실현한 일실시예이며, 상기 입력트랜지스터의 문턱 전압은 예를 들어 이온주입등에 의하여 소정의 원하는 레벨로 조정할 수 있으며, 각 구성소자들은 본 발명의 기술적 범주를 벗어나지 않는한 바뀌어질 수 있음을 이 분야에 통상의 지식을 가진자는 쉽게 이해할 수 있는 것이다.
상술한 바에 의하면 본 발명에 따른 데이타 전송회로는, 비트라인에서 입출력선으로의 데이타 전송시에 상기 비트선이 출력트랜지스터의 게이트에 연결되어 상기 데이타의 전송 속도가 향상되고, 입력트랜지스터 및 상기 출력트랜지스터의 문턱 전압을 인위적으로 차이를 두게하므로서 상기 입출력선을 공통으로 사용하여 각 구성소자의 수를 감소시켜 구성이 콤팩트(compact)하면서도 고속 동작을 할 수 있는 효과가 있다.

Claims (7)

  1. 다수개의 메모리 셀과 상기 메모리 셀에 각각 쌍으로 연결되어 있는 비트라인 BL,과 입출력 공통 센스앰프에 연결된 제1 및 제2공통 입출력선을 구비하고 소정의 제어 신호에 의하여 상기 메모리 셀의 독출 및 서입동작이 이루어지는 반도체 집적 회로에 있어서, 상기 소정의 제어 신호가 제어 전압으로 연결되고 채널의 일단이 접지 전압단에 연결되어 채널의 타단에 인가되는 전위를 접지 전압 레벨로 만들기 위한 접지용 트랜지스터와, 상기 비트라인 BL(또는) 및 상기 제1 또는 제2공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제1입력트랜지스터와, 상기 비트라인(또는 BL) 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제2입력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 비트라인 BL(또는)에 게이트가 연결된 제1출력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제1(또는 제2)공통 입출력선 사이에 채널이 연결되고 상기 비트라인(또는 BL)에 게이트가 연결된 제2출력트랜지스터를 구비함을 특징으로 하는 데이타 전송회로.
  2. 제1항에 있어서, 상기 소정의 제어 신호가, 열선택선의 지정 신호임을 특징으로 하는 데이타 전송회로.
  3. 제1항에 있어서, 상기 제1 및 제2입력트랜지스터의 문턱 전압을 예를 들어 이온주입등의 방법에 의하여 상기 제1 및 제2출력트랜지스터의 문턱 전압보다 높게 함으로써 상기 제1 및 제2출력트랜지스터의 게이트에 연결된 상기 비트라인 BL,의 데이타를 상기 제1 및 제2출력트랜지스터를 통하여 상기 제1 및 제2공통 입출력선에서 증폭을 시킬시에 상기 제1 및 제2입력트랜지스터와 상기 제1 및 제2공통 입출력선이 서로 연결되지 않음을 특징으로 하는 데이타 전송회로.
  4. 제1항에 있어서, 상기 접지용 트랜지스터가 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 데이타 전송회로.
  5. 제1항에 있어서, 상기 제1 및 제2입력트랜지스터와 상기 제1 및 제2출력트랜지스터가 각각 엔모오스 트랜지스터로 이루어짐을 특징으로 하는 데이타 전송회로.
  6. 다수개의 메모리 셀과, 상기 각각의 메로리 셀에 쌍으로서 연결되는 비트라인 BL,와, 상기 각각의 메모리 셀을 분리하기 위한 분리트랜지스터를 가지는 데이타 전송회로에 있어서, 칩 외부와의 데이타 전송을 위한 서로 쌍으로 구성되는 제1 및 제2공통 입출력선과, 상기 소정의 제어 신호가 제어 전압으로 연결되고 채널의 일단이 접지 전압단에 연결되어 채널의 타단에 인가되는 전위를 접지 전압 레벨로 만들기 위한 접지용 트랜지스터와, 상기 비트라인 BL(또는) 및 상기 제1 또는 제2공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제1입력트랜지스터와, 상기 비트라인(또는 BL) 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 소정의 제어 신호에 게이트가 연결된 제2입력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제2(또는 제1)공통 입출력선 사이에 채널이 연결되고 상기 비트라인 BL(또는)에 게이트가 연결된 제1출력트랜지스터와, 상기 접지용 트랜지스터의 채널의 타단 및 상기 제1(또는 제2)공통 입출력선 사이에 채널이 연결되고 상기 비트라인(또는 BL)에 게이트가 연결된 제2출력트랜지스터를 구비함을 특징으로 하는 데이타 전송회로.
  7. 제6항에 있어서, 상기 소정의 제어 신호가, 열선택선의 지정 신호임을 특징으로 하는 데이타 전송회로.
KR1019910014098A 1991-08-14 1991-08-14 공통 입출력선을 가지는 데이타 전송회로 KR940004517B1 (ko)

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