JP2907481B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2907481B2 JP2907481B2 JP2063237A JP6323790A JP2907481B2 JP 2907481 B2 JP2907481 B2 JP 2907481B2 JP 2063237 A JP2063237 A JP 2063237A JP 6323790 A JP6323790 A JP 6323790A JP 2907481 B2 JP2907481 B2 JP 2907481B2
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- signal line
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- data lines
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は容量素子をメモリセルとして用いた半導体記
憶装置に関するものである。
憶装置に関するものである。
従来の技術 近年、半導体記憶装置は益々大容量化し、それに伴っ
てチップサイズも増大する傾向にある。このようにチッ
プサイズが増大すると、配線も長くなり、配線抵抗が半
導体記憶装置の高速動作ならびに安定動作に大きく影響
を及ぼす。
てチップサイズも増大する傾向にある。このようにチッ
プサイズが増大すると、配線も長くなり、配線抵抗が半
導体記憶装置の高速動作ならびに安定動作に大きく影響
を及ぼす。
第６図は従来の半導体記憶装置の要部を示すブロック
図である。
図である。
第６図において、データの読み出し時の動作について
説明する。行アドレスバッファ１にラッチされた行アド
レス信号は、行デコーダ２によってデコードされる。行
デコーダ２の出力でフード線ドライバー３を駆動するこ
とによって、多数のメモリセルをマトリクス状に配置し
たメモリセルアレイ４の中の特定のワード線を活性化す
る。その結果、活性化されたワード線に接続されている
複数のメモリセルのデータが複数のデータ線５を介して
センスアンプ６に読み出される。読み出されたデータ
は、センスアンプドライバー７によって駆動されるセン
スアンプ６で増幅された後、データセレクタ８に送出さ
れる。データセグメント８に送られたデータは、列アド
レスバッファ９にラッチされた列アドレス信号を列デコ
ーダ10でデコードした信号にしたがって、データ出力バ
ッファ11に転送され、読み出しデータとして出力され
る。
説明する。行アドレスバッファ１にラッチされた行アド
レス信号は、行デコーダ２によってデコードされる。行
デコーダ２の出力でフード線ドライバー３を駆動するこ
とによって、多数のメモリセルをマトリクス状に配置し
たメモリセルアレイ４の中の特定のワード線を活性化す
る。その結果、活性化されたワード線に接続されている
複数のメモリセルのデータが複数のデータ線５を介して
センスアンプ６に読み出される。読み出されたデータ
は、センスアンプドライバー７によって駆動されるセン
スアンプ６で増幅された後、データセレクタ８に送出さ
れる。データセグメント８に送られたデータは、列アド
レスバッファ９にラッチされた列アドレス信号を列デコ
ーダ10でデコードした信号にしたがって、データ出力バ
ッファ11に転送され、読み出しデータとして出力され
る。
第７図は第６図のメモリセルアレイ４の一部とセンス
アンプ６およびセンスアンプドライバー７の具体回路を
示すものである。第７図に示すように、各データ線５−
１〜５−５は、それぞれ一対の信号線で構成されてお
り、各データ線５−１〜５−５の一方の信号線とワード
線12の間に、それぞれ容量素子からなるメモリセル13が
接続されている（第７図では１つのメモリセル13のみを
示している）。センスアンプ６は、データ線５−１〜５
−５のそれぞれに接続された複数の差動増幅器14〜18で
構成されている。各差動増幅器14〜18の一対の制御端子
のうち、一方はリストア信号線19に接続され、他方は駆
動信号線20に接続されている。R1はリストア信号線19お
よび駆動信号線20の配線抵抗を示している。リストア信
号線19の一端にはＰ型電界効果トランジスタ21が接続さ
れ、駆動信号線20の一端にはＮ型電界効果トランジスタ
22が接続されている。これらのトランジスタ21,22によ
りセンスアンプドライバー７が構成され、各トランジス
タ21,22の入力端子23,24に印加される。駆動信号によ
り、センスアンプ６を駆動する。各差動増幅器14〜18
は、差動増幅器15にその具体構成を示すように、ゲート
端子が交差接続された一対のＮ型電界効果トランジスタ
と、ゲート端子が交差接続された一対のＰ型電界効果ト
ランジスタで構成されている。
アンプ６およびセンスアンプドライバー７の具体回路を
示すものである。第７図に示すように、各データ線５−
１〜５−５は、それぞれ一対の信号線で構成されてお
り、各データ線５−１〜５−５の一方の信号線とワード
線12の間に、それぞれ容量素子からなるメモリセル13が
接続されている（第７図では１つのメモリセル13のみを
示している）。センスアンプ６は、データ線５−１〜５
−５のそれぞれに接続された複数の差動増幅器14〜18で
構成されている。各差動増幅器14〜18の一対の制御端子
のうち、一方はリストア信号線19に接続され、他方は駆
動信号線20に接続されている。R1はリストア信号線19お
よび駆動信号線20の配線抵抗を示している。リストア信
号線19の一端にはＰ型電界効果トランジスタ21が接続さ
れ、駆動信号線20の一端にはＮ型電界効果トランジスタ
22が接続されている。これらのトランジスタ21,22によ
りセンスアンプドライバー７が構成され、各トランジス
タ21,22の入力端子23,24に印加される。駆動信号によ
り、センスアンプ６を駆動する。各差動増幅器14〜18
は、差動増幅器15にその具体構成を示すように、ゲート
端子が交差接続された一対のＮ型電界効果トランジスタ
と、ゲート端子が交差接続された一対のＰ型電界効果ト
ランジスタで構成されている。
第８図に、第６図，第７図に示す従来の半導体記憶装
置の動作時の電圧波形を示す。横軸は時間を表わしてい
る。差動増幅器14〜18に接続されたデータ線５−１〜５
−５の電位変動は、第８図の領域A,Bに分けて考えるこ
とができる。領域Ａは、メモリセル13がデータ線５−１
〜５−５に接続されたときのデータ線５−１〜５−５の
電位変化を示す。この領域では、差動増幅器14〜18は動
作していない。データ線５−１〜５−５の電位は、メモ
リセル13に記憶されているデータが“0"か“1"かで異な
る。データが“0"の場合は、対をなしているデータ線の
一方の信号線の電位が、電源電圧Vccの1/2の電位より負
の方向に変化する。逆にデータが“1"の場合は正の方向
に変化する。領域Ｂは、差動増幅器14〜18が動作を開始
したときの電位変化を示す。この領域Ｂでは、センスア
ンプドライバー７の入力端子24の電圧が接地レベルから
立ち上がることにより、トランジスタ22が導通状態にな
る。その結果、駆動信号線20が接地レベルになり、すべ
ての差動増幅器14〜18が動作を開始し、低い電圧レベル
のデータ線の電位を接地レベルまで引き上げる。一方、
センスアンプドライバー７の入力端子23の電圧が接地レ
ベルになり、トランジスタ21が導通状態となって、リス
トア信号が立ち上がる。それに従って、データ線対の高
い電圧レベルは、電源電圧Vccまで引き上げられる。
置の動作時の電圧波形を示す。横軸は時間を表わしてい
る。差動増幅器14〜18に接続されたデータ線５−１〜５
−５の電位変動は、第８図の領域A,Bに分けて考えるこ
とができる。領域Ａは、メモリセル13がデータ線５−１
〜５−５に接続されたときのデータ線５−１〜５−５の
電位変化を示す。この領域では、差動増幅器14〜18は動
作していない。データ線５−１〜５−５の電位は、メモ
リセル13に記憶されているデータが“0"か“1"かで異な
る。データが“0"の場合は、対をなしているデータ線の
一方の信号線の電位が、電源電圧Vccの1/2の電位より負
の方向に変化する。逆にデータが“1"の場合は正の方向
に変化する。領域Ｂは、差動増幅器14〜18が動作を開始
したときの電位変化を示す。この領域Ｂでは、センスア
ンプドライバー７の入力端子24の電圧が接地レベルから
立ち上がることにより、トランジスタ22が導通状態にな
る。その結果、駆動信号線20が接地レベルになり、すべ
ての差動増幅器14〜18が動作を開始し、低い電圧レベル
のデータ線の電位を接地レベルまで引き上げる。一方、
センスアンプドライバー７の入力端子23の電圧が接地レ
ベルになり、トランジスタ21が導通状態となって、リス
トア信号が立ち上がる。それに従って、データ線対の高
い電圧レベルは、電源電圧Vccまで引き上げられる。
発明が解決しようとする課題 しかしながら、このような従来の半導体記憶装置にお
いては、メモリの大容量化によりチップサイズが増大
し、それにともなって配線抵抗が増大すると、高速で安
定な動作ができないという問題がある。
いては、メモリの大容量化によりチップサイズが増大
し、それにともなって配線抵抗が増大すると、高速で安
定な動作ができないという問題がある。
第９図を用いてその説明をする。第９図は、１本の駆
動信号線20に接続された複数の差動増幅器14〜18のう
ち、１つの差動増幅器だけがデータ“0"を増幅し、残り
のすべての差動増幅器がデータ“1"を増幅する場合を示
している。第９図において、25はデータが“0"のときの
データ線の電位変化、26はデータが“1"のときのデータ
線の電位変化である。27,28は駆動信号線20の電位変化
であり、27は配線抵抗R1の値が小さいとき、28は配線抵
抗R1の値が大きいときを示している。
動信号線20に接続された複数の差動増幅器14〜18のう
ち、１つの差動増幅器だけがデータ“0"を増幅し、残り
のすべての差動増幅器がデータ“1"を増幅する場合を示
している。第９図において、25はデータが“0"のときの
データ線の電位変化、26はデータが“1"のときのデータ
線の電位変化である。27,28は駆動信号線20の電位変化
であり、27は配線抵抗R1の値が小さいとき、28は配線抵
抗R1の値が大きいときを示している。
第９図から明らかなように、データが“0"のときとデ
ータが“1"のときとで、差動増幅器14〜18が動作を開始
するまでの期間のデータ線の振幅レベルが異なる。駆動
信号線20の電位が低下し、データ線対の高電位側と駆動
信号線20の電位との電位差が、しきい値電位V0になった
時点で、差動増幅器14〜18で動作を開始する。第９図に
おいては、時刻Ａでデータ“1"の増幅を開始する。この
とき、駆動信号線20の配線抵抗R1が小さい場合は、すぐ
さま次のデータ“0"の増幅を開始する。ところが、配線
抵抗R1が大きい場合には、時刻Ａの時点で多数の差動増
幅器14〜18が同時に動作するため、多大な瞬時電流が流
れる。このため駆動信号線20に電位降下が生じ、本来は
曲線27のように変化すべきところが、実際には曲線28の
ように駆動信号の下がるタイミングが遅れる。そのた
め、データ“0"を増幅する差動増幅器の動作開始時刻が
Ｂ点に移り、本来の動作開始タイミングＡから遅れるこ
とになる。この遅れが大きくなると、次段の回路にデー
タを正しく伝達することができない。
ータが“1"のときとで、差動増幅器14〜18が動作を開始
するまでの期間のデータ線の振幅レベルが異なる。駆動
信号線20の電位が低下し、データ線対の高電位側と駆動
信号線20の電位との電位差が、しきい値電位V0になった
時点で、差動増幅器14〜18で動作を開始する。第９図に
おいては、時刻Ａでデータ“1"の増幅を開始する。この
とき、駆動信号線20の配線抵抗R1が小さい場合は、すぐ
さま次のデータ“0"の増幅を開始する。ところが、配線
抵抗R1が大きい場合には、時刻Ａの時点で多数の差動増
幅器14〜18が同時に動作するため、多大な瞬時電流が流
れる。このため駆動信号線20に電位降下が生じ、本来は
曲線27のように変化すべきところが、実際には曲線28の
ように駆動信号の下がるタイミングが遅れる。そのた
め、データ“0"を増幅する差動増幅器の動作開始時刻が
Ｂ点に移り、本来の動作開始タイミングＡから遅れるこ
とになる。この遅れが大きくなると、次段の回路にデー
タを正しく伝達することができない。
なお、第７図に示す差動増幅器14〜18においては、Ｎ
型電界効果トランジスタ対が支配的に動作する。このた
め、第９図のように、１つの差動増幅器だけがデータ
“0"を増幅し、残りのすべての差動増幅器がデータ“1"
を増幅する場合に、動作開始タイミングの送れが最も顕
著に現われる。
型電界効果トランジスタ対が支配的に動作する。このた
め、第９図のように、１つの差動増幅器だけがデータ
“0"を増幅し、残りのすべての差動増幅器がデータ“1"
を増幅する場合に、動作開始タイミングの送れが最も顕
著に現われる。
本発明はこのような従来の問題を解決する半導体記憶
装置を提供するものである。
装置を提供するものである。
本発明の第１の目的は、配線抵抗の影響を軽減し、高
速動作を可能にする半導体記憶装置を提供することにあ
る。
速動作を可能にする半導体記憶装置を提供することにあ
る。
本発明の第２の目的は、センスアンプ動作時の瞬時電
流を低減することのできる半導体記憶装置を提供するこ
とにある。
流を低減することのできる半導体記憶装置を提供するこ
とにある。
課題を解決するための手段 本発明は、センスアンプを構成する複数の差動増幅器
が共通に接続された信号線の複数の位置に、それぞれセ
ンスアンプドライバーを接続し、これら複数のセンスア
ンプドライバーの動作開始タイミングを異ならせたもの
である。
が共通に接続された信号線の複数の位置に、それぞれセ
ンスアンプドライバーを接続し、これら複数のセンスア
ンプドライバーの動作開始タイミングを異ならせたもの
である。
作用 このようにすれば、複数の差動増幅器の動作時の瞬時
電流のピーク値を抑えることができ、その結果、センス
アンプの信号線の電位を速やかに変化させることができ
る。このため、特定の差動増幅器の動作開始タイミング
が遅れるという問題を解決し、常に正しいデータを次段
の回路へ伝達することができる。
電流のピーク値を抑えることができ、その結果、センス
アンプの信号線の電位を速やかに変化させることができ
る。このため、特定の差動増幅器の動作開始タイミング
が遅れるという問題を解決し、常に正しいデータを次段
の回路へ伝達することができる。
実施例 以下、本発明の実施例について図面とともに説明す
る。
る。
第１図は本発明の第１の実施例を示すものであり、第
６図に示した従来例と同一の回路ブロックには同一の番
号を付して説明を省略する。第６図と異なるのは、セン
スアンプ６の一端に第１のセンスアンプドライバー７を
接続するとともに、センスアンプ６の他端に第２のセン
スアンプドライバー29を接続した点である。
６図に示した従来例と同一の回路ブロックには同一の番
号を付して説明を省略する。第６図と異なるのは、セン
スアンプ６の一端に第１のセンスアンプドライバー７を
接続するとともに、センスアンプ６の他端に第２のセン
スアンプドライバー29を接続した点である。
第２図は第１図のセンスアンプ６とその周辺の具体的
な回路構成を示すものである。第２図において、第７図
に示した従来例と同一の素子には同一の番号を付して説
明を省略する。センスアンプ６の他端、すなわちリスト
ア信号線19の他端および駆動信号線20の他端には、それ
ぞれＰ型電界効果トランジスタ30、Ｎ型電界効果トラン
ジスタ31が接続され、これらトランジスタ30,31によっ
て第２のセンスアンプドライバー29が構成されている。
トランジスタ30,31のゲートは、それぞれ第１のセンス
アンプドライバー７の入力端子23,24に接続されてい
る。なお、R2,R3はトランジスタ30,31を駆動する信号線
の配線抵抗を示している。
な回路構成を示すものである。第２図において、第７図
に示した従来例と同一の素子には同一の番号を付して説
明を省略する。センスアンプ６の他端、すなわちリスト
ア信号線19の他端および駆動信号線20の他端には、それ
ぞれＰ型電界効果トランジスタ30、Ｎ型電界効果トラン
ジスタ31が接続され、これらトランジスタ30,31によっ
て第２のセンスアンプドライバー29が構成されている。
トランジスタ30,31のゲートは、それぞれ第１のセンス
アンプドライバー７の入力端子23,24に接続されてい
る。なお、R2,R3はトランジスタ30,31を駆動する信号線
の配線抵抗を示している。
次に、第１図，第２図の実施例の動作を説明する。
まず、データ線対５−１〜５−５に、メモリセル13か
らデータが読み出されると、各データ線対５−１〜５−
５に微少な電位差が生じる。このとき、第１のセンスア
ンプドライバー７の入力端子23,24に印加される駆動信
号により、第１のセンスアンプドライバー７のトランジ
スタ21,22が導通状態になり、リストア信号線19および
駆動信号線20に電流が流れて作動増幅器14〜18が動作を
開始する。ここまでの動作は従来と同様である。
らデータが読み出されると、各データ線対５−１〜５−
５に微少な電位差が生じる。このとき、第１のセンスア
ンプドライバー７の入力端子23,24に印加される駆動信
号により、第１のセンスアンプドライバー７のトランジ
スタ21,22が導通状態になり、リストア信号線19および
駆動信号線20に電流が流れて作動増幅器14〜18が動作を
開始する。ここまでの動作は従来と同様である。
ところが、第１図，第２図の実施例においては、リス
トア信号線19および駆動信号線20に共通に接続された複
数の差動増幅器14〜18が動作し、多大な瞬時電流が流れ
る前に、第２のセンスアンプドライバー29が駆動され
る。言いかえれば、瞬時電流によって配線抵抗R1による
電圧降下が生じる前に、第２のセンスアンプドライバー
29に接続された信号線の配線抵抗R2,R3と、これらの信
号線が持つ配線容量とで決定される時定数だけ遅れて、
第２のセンスアンプドライバー29を構成するトランジス
タ30,31が導通状態になる。その結果、リストア信号線1
9と駆動信号線20の配線抵抗R1の値を、実効時に従来の
半分近くまで減少させることができる。第９図に示した
ように、駆動信号が立ち上がってから差動増幅器14〜18
が動作を開始するまでには、差動増幅信号がデータ線電
位よりもしきい値電圧V0だけ下がるまでの時間が必要で
ある。したがって、第２のセンスアンプドライバー29を
構成するトランジスタ30,31は、第１のセンスアンプド
ライバー７を構成するトランジスタ21,22と同時に導通
する必要はない。そこで、配線抵抗R2,R3と配線容量で
決定される時定数を有効に利用して、第２のセンスアン
プドライバー29を第１のセンスアンプドライバー７より
遅れて動作させる。このようにすれば、差導増幅器14〜
18の動作時の瞬時電流のピーク値を抑えることができ
る。その結果、駆動信号線20の電位変化は、第９図の曲
線27に近い変化を示し、速やかに低下する。そのため、
従来のようにデータ“0"を増幅する差動増幅器の動作開
始時刻がＢ点に移ることはなく、Ａ点に近い時刻で作動
増幅器が動作を開始する。したがって次段の回路へデー
タを正しく伝達することができる。
トア信号線19および駆動信号線20に共通に接続された複
数の差動増幅器14〜18が動作し、多大な瞬時電流が流れ
る前に、第２のセンスアンプドライバー29が駆動され
る。言いかえれば、瞬時電流によって配線抵抗R1による
電圧降下が生じる前に、第２のセンスアンプドライバー
29に接続された信号線の配線抵抗R2,R3と、これらの信
号線が持つ配線容量とで決定される時定数だけ遅れて、
第２のセンスアンプドライバー29を構成するトランジス
タ30,31が導通状態になる。その結果、リストア信号線1
9と駆動信号線20の配線抵抗R1の値を、実効時に従来の
半分近くまで減少させることができる。第９図に示した
ように、駆動信号が立ち上がってから差動増幅器14〜18
が動作を開始するまでには、差動増幅信号がデータ線電
位よりもしきい値電圧V0だけ下がるまでの時間が必要で
ある。したがって、第２のセンスアンプドライバー29を
構成するトランジスタ30,31は、第１のセンスアンプド
ライバー７を構成するトランジスタ21,22と同時に導通
する必要はない。そこで、配線抵抗R2,R3と配線容量で
決定される時定数を有効に利用して、第２のセンスアン
プドライバー29を第１のセンスアンプドライバー７より
遅れて動作させる。このようにすれば、差導増幅器14〜
18の動作時の瞬時電流のピーク値を抑えることができ
る。その結果、駆動信号線20の電位変化は、第９図の曲
線27に近い変化を示し、速やかに低下する。そのため、
従来のようにデータ“0"を増幅する差動増幅器の動作開
始時刻がＢ点に移ることはなく、Ａ点に近い時刻で作動
増幅器が動作を開始する。したがって次段の回路へデー
タを正しく伝達することができる。
第３図は本発明の第２の実施例の半導体記憶装置にお
けるセンスアンプとその周辺の回路を示すものである。
けるセンスアンプとその周辺の回路を示すものである。
第３図において、第２図と同一の素子には同一の番号
を付して説明を省略する。第２図と異なるのは、第２の
センスアンプドライバー29へ駆動信号を供給するための
２本の信号線に、それぞれ２段ずつのインバータ回路3
2,33および34,35を接続した点である。このように必要
な段数のインバータ回路32〜35を付加することにより、
最適の遅延量を決定することができる。その結果、差動
増幅器14〜18の動作時の瞬時電流のピーク値を最も効果
的に抑圧し得る半導体記憶装置が実現できる。
を付して説明を省略する。第２図と異なるのは、第２の
センスアンプドライバー29へ駆動信号を供給するための
２本の信号線に、それぞれ２段ずつのインバータ回路3
2,33および34,35を接続した点である。このように必要
な段数のインバータ回路32〜35を付加することにより、
最適の遅延量を決定することができる。その結果、差動
増幅器14〜18の動作時の瞬時電流のピーク値を最も効果
的に抑圧し得る半導体記憶装置が実現できる。
第４図は本発明の第３の実施例を示すものであり、第
１図と同一の回路ブロックには同一番号を付して説明を
省略する。第１図と異なるのは、第１図のセンスアンプ
６を２つのブロック、すなわち第1,第２のセンスアンプ
36,37に分割し、それらの間に第３のセンスアンプドラ
イバー38を接続した点である。
１図と同一の回路ブロックには同一番号を付して説明を
省略する。第１図と異なるのは、第１図のセンスアンプ
６を２つのブロック、すなわち第1,第２のセンスアンプ
36,37に分割し、それらの間に第３のセンスアンプドラ
イバー38を接続した点である。
第５図は第４図の要部の具体回路を示すものである。
第５図において、第２図，第３図と同一の素子には同一
の番号を付して説明を省略する。第５図において、第1,
第２のセンスアンプ36,37の間に、Ｐ型電界効果トラン
ジスタ39、Ｎ型電界効果トランジスタ40からなる第３の
センスアンプドライバー38が接続されている。なお、
R4,R5は第2,第３のセンスアンプドライバー29,38間の信
号線が持つ配線抵抗を示している。
第５図において、第２図，第３図と同一の素子には同一
の番号を付して説明を省略する。第５図において、第1,
第２のセンスアンプ36,37の間に、Ｐ型電界効果トラン
ジスタ39、Ｎ型電界効果トランジスタ40からなる第３の
センスアンプドライバー38が接続されている。なお、
R4,R5は第2,第３のセンスアンプドライバー29,38間の信
号線が持つ配線抵抗を示している。
このようにすれば、第１のセンスアンプ36の両端を第
1,第３のセンスアンプドライバー7,38で駆動し、第２の
センスアンプ37の両端を第3,第２のセンスアンプドライ
バー38,29で駆動することができる。その際、第１のセ
ンスアンプ36については、第３のセンスアンプドライバ
ー38が、第１のセンスアンプドライバー７より、配線抵
抗R2,R3と配線容量で決定される時定数だけ遅れて動作
する。また、第２のセンスアンプ37については、第２の
センスアンプドライバー29が、第３のセンスアンプドラ
イバー38より、配線抵抗R4,R5と配線容量で決定される
時定数だけ遅れて動作する。このため、第1,第２のセン
スアンプ36,37のいずれにおいても、差動増幅器14〜18
の動作時の瞬時電流のピーク値を抑えることができる。
1,第３のセンスアンプドライバー7,38で駆動し、第２の
センスアンプ37の両端を第3,第２のセンスアンプドライ
バー38,29で駆動することができる。その際、第１のセ
ンスアンプ36については、第３のセンスアンプドライバ
ー38が、第１のセンスアンプドライバー７より、配線抵
抗R2,R3と配線容量で決定される時定数だけ遅れて動作
する。また、第２のセンスアンプ37については、第２の
センスアンプドライバー29が、第３のセンスアンプドラ
イバー38より、配線抵抗R4,R5と配線容量で決定される
時定数だけ遅れて動作する。このため、第1,第２のセン
スアンプ36,37のいずれにおいても、差動増幅器14〜18
の動作時の瞬時電流のピーク値を抑えることができる。
なお、第５図の第1,第2,第３のセンスアンプドライバ
ー7,29,38の駆動信号線に、第３図に示したような必要
な段数のインバータ回路を接続し、遅延量を最適化して
もよいことは言うまでもない。
ー7,29,38の駆動信号線に、第３図に示したような必要
な段数のインバータ回路を接続し、遅延量を最適化して
もよいことは言うまでもない。
また、センスアンプを３つ以上のブロックに分割し、
各ブロック間にそれぞれセンスアンプドライバーを接続
してもよい。
各ブロック間にそれぞれセンスアンプドライバーを接続
してもよい。
発明の効果 本発明は、センスアンプを構成する複数の差動増幅器
が共通に接続された信号線の複数の位置に、複数のセン
スアンプドライバーを接続し、これら複数のセンスアン
プドライバーの動作開始タイミングを異ならせたもので
ある。このようにすれば、複数の差動増幅器の動作時の
瞬時電流のピーク値を抑えることができ、その結果、セ
ンスアンプの信号線の電位を速やかに変化させることが
できる。このため、特定の差動増幅器の動作開始タイミ
ングが遅れるという問題を解決し、常に正しいデータを
次段の回路へ伝達することができる。
が共通に接続された信号線の複数の位置に、複数のセン
スアンプドライバーを接続し、これら複数のセンスアン
プドライバーの動作開始タイミングを異ならせたもので
ある。このようにすれば、複数の差動増幅器の動作時の
瞬時電流のピーク値を抑えることができ、その結果、セ
ンスアンプの信号線の電位を速やかに変化させることが
できる。このため、特定の差動増幅器の動作開始タイミ
ングが遅れるという問題を解決し、常に正しいデータを
次段の回路へ伝達することができる。
第１図は本発明の第１の実施例における半導体記憶装置
の要部のブロック図、第２図は第１図のセンスアンプと
その周辺の回路図、第３図は本発明の第２の実施例にお
ける半導体記憶装置のセンスアンプとその周辺の回路
図、第４図は本発明の第３の実施例における半導体記憶
装置の要部のブロック図、第５図は第４図のセンスアン
プとその周辺の回路図、第６図は従来の半導体記憶装置
の要部のブロック図、第７図は第６図のセンスアンプと
その周辺の回路図、第８図，第９図は従来の半導体記憶
装置の動作を説明するための電圧波形図である。 １……行アドレスバッファ、２……行デコーダ、３……
ワード線ドライバー、４……メモリセルアレイ、5,5−
１〜５−５……データ線、６……センスアンプ、７……
第１のセンスアンプドライバー、８……データセレク
タ、９……列アドレスバッファ、10……列テコーダ、11
……データ出力バッファ、12……ワード線、13……メモ
リセル、14〜18……差動増幅器、19……リストア信号
線、20……駆動信号線、23,24……センスアンプドライ
バーの駆動信号入力端子、29……第２のセンスアンプド
ライバー、32〜35……インバータ回路、36……第１のセ
ンスアンプ、37……第２のセンスアンプ、38……第３の
センスアンプドライバー、R1〜R5……配線抵抗。
の要部のブロック図、第２図は第１図のセンスアンプと
その周辺の回路図、第３図は本発明の第２の実施例にお
ける半導体記憶装置のセンスアンプとその周辺の回路
図、第４図は本発明の第３の実施例における半導体記憶
装置の要部のブロック図、第５図は第４図のセンスアン
プとその周辺の回路図、第６図は従来の半導体記憶装置
の要部のブロック図、第７図は第６図のセンスアンプと
その周辺の回路図、第８図，第９図は従来の半導体記憶
装置の動作を説明するための電圧波形図である。 １……行アドレスバッファ、２……行デコーダ、３……
ワード線ドライバー、４……メモリセルアレイ、5,5−
１〜５−５……データ線、６……センスアンプ、７……
第１のセンスアンプドライバー、８……データセレク
タ、９……列アドレスバッファ、10……列テコーダ、11
……データ出力バッファ、12……ワード線、13……メモ
リセル、14〜18……差動増幅器、19……リストア信号
線、20……駆動信号線、23,24……センスアンプドライ
バーの駆動信号入力端子、29……第２のセンスアンプド
ライバー、32〜35……インバータ回路、36……第１のセ
ンスアンプ、37……第２のセンスアンプ、38……第３の
センスアンプドライバー、R1〜R5……配線抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 辰己 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭62−188092（ＪＰ，Ａ) 特開 平２−199697（ＪＰ，Ａ)
Claims (9)
- 【請求項１】複数のメモリセルをマトリクス状に配置し
たメモリセルアレイ、 上記メモリセルアレイ中の特定のワード線を活性化し、
上記特定のワード線に接続された複数のメモリセルのデ
ータを複数のデータ線に読み出す手段、 上記複数のデータ線にそれぞれ接続され、上記複数のデ
ータ線に読み出されたデータを増幅する複数の差動増幅
器からなるセンスアンプ、 上記センスアンプの複数の差動増幅器が共通に接続され
たリストア信号線と駆動信号線の両端に接続された第1,
第２のセンスアンプドライバー、 上記第1,第２のセンスアンプドライバーの動作開始タイ
ミングに時間差を与える遅延手段、 を備えた半導体記憶装置。 - 【請求項２】遅延手段を、第1,第２のセンスアンプドラ
イバー間に接続された駆動信号線の配線抵抗と配線容量
で構成したことを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 - 【請求項３】遅延手段を、第1,第２のセンスアンプドラ
イバー間に接続された駆動信号線の配線抵抗と配線容
量、および上記駆動信号線に接続されたインバータ回路
で構成したことを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 - 【請求項４】複数のメモリセルをマトリクス状に配置し
たメモリセルアレイ、 上記メモリセルアレイ中の特定のワード線を活性化し、
上記特定のワード線に接続された複数のメモリセルのデ
ータを複数のデータ線に読み出す手段、 上記複数のデータ線のうちの特定数のデータ線にそれぞ
れ接続され、上記特定数のデータ線に読み出されたデー
タを増幅する複数の差動増幅器からなるセンスアンプ、 上記複数のデータ線のうち残りのデータ線にそれぞれ接
続され、上記残りのデータ線に読み出されたデータを増
幅する複数の差動増幅器からなる第２のセンスアンプ、 上記第1,第２のセンスアンプの差動増幅器が共通に接続
されたリストア信号線と駆動信号線の両端に接続された
第1,第２のセンスアンプドライバー、 上記第1,第２のセンスアンプの間における上記リストア
信号線と上記駆動信号線に接続された第３のセンスアン
プドライバー、 上記第1,第2,第３のセンスアンプドライバーの動作開始
タイミングに時間差を与える遅延手段、 を備えた半導体記憶装置。 - 【請求項５】遅延手段を第1,第2,第３のセンスアンプド
ライバー間に接続された駆動信号線の配線抵抗と配線容
量で構成したことを特徴とする特許請求の範囲第４項記
載の半導体記憶装置。 - 【請求項６】遅延手段を、第1,第2,第３のセンスアンプ
ドライバー間に接続された駆動信号線の配線抵抗と配線
容量、および上記駆動信号線に接続されたインバータ回
路で構成したことを特徴とする特許請求の範囲第４項記
載の半導体記憶装置。 - 【請求項７】複数のメモリセルをマトリクス状に配置し
たメモリセルアレイ、 上記メモリセルアレイ中の複数のメモリセルのデータを
複数のデータ線に読み出す手段、 上記複数のデータ線に読み出された複数のデータをそれ
ぞれ増幅する複数の差動増幅器からなるセンスアンプ、 上記複数の差動増幅器が共通に接続された信号線の複数
の位置に接続されたセンスアンプドライバー、 上記複数のセンスアンプドライバーの動作開始タイミン
グに時間差を与える手段、 を備えた半導体記憶装置。 - 【請求項８】遅延手段を、信号線の配線抵抗と配線容量
で構成したことを特徴とする特許請求の範囲第７項記載
の半導体記憶装置。 - 【請求項９】遅延手段を、信号線の配線抵抗と配線容
量、および上記信号線に接続されたインバータ回路で構
成したことを特徴とする特許請求の範囲第７項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063237A JP2907481B2 (ja) | 1989-03-17 | 1990-03-14 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-67079 | 1989-03-15 | ||
| JP6707989 | 1989-03-17 | ||
| JP2063237A JP2907481B2 (ja) | 1989-03-17 | 1990-03-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316086A JPH0316086A (ja) | 1991-01-24 |
| JP2907481B2 true JP2907481B2 (ja) | 1999-06-21 |
Family
ID=26404321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063237A Expired - Lifetime JP2907481B2 (ja) | 1989-03-17 | 1990-03-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195964A (ja) * | 1992-10-01 | 1994-07-15 | Nec Corp | 半導体メモリ |
-
1990
- 1990-03-14 JP JP2063237A patent/JP2907481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316086A (ja) | 1991-01-24 |
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