KR100406542B1 - 반도체메모리장치의 센스앰프제어회로 및 그 제어방법 - Google Patents

Abstract

본 발명은 반도체메모리장치의 센스앰프제어회로에 관한 것으로, 센스앰프를 가지는 반도체메모리장치에 있어서, 상기 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 출력하는 센스앰프인에이블프리제어기, 상기 센스앰프의 오버드라이빙을 보상하는 오버드라이빙보상부, 상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 오버드라이빙보상부의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운을 제어하는 센스앰프제어기를 포함하여 이루어는 센스앰프제어회로를 제공하여, 센스앰프의 속도지연을 보상한다.

Description

반도체메모리장치의 센스앰프제어회로 및 그 제어방법{Sense amplifier controller and method thereof in semiconductor memory device}

본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 비트라인(Bit Line)을 센싱(sensing)하는 센스앰프를 제어하는 센스앰프제어회로(Sense Amplifier Controller) 및 그 제어방법에 관한 것이다.

반도체메모리장치에서 센스앰프는 셀 데이터(cell data)의 액세스(access)속도를 결정하는 매우 중요한 회로이다. 잘 알려진 바와 같이, 센스앰프는 비트라인에 실리는 데이터를 증폭(amplifying)하게 되는데, 데이터 리드/라이트(read/write) 시에 디벨로프(develope)되는 속도에 따라 데이터의 액세스속도가 결정된다. 또한 센스앰프를 제어하는 센스앰프제어회로도 신호구동을 고속화하여 센스앰프의 동작속도를 빠르게 가져가도록 설계되어야 한다.

상기 센스앰프는 잘 알려진 바와 같이 비트라인쌍 사이에 P형 래치(latch)와 N형 래치(latch)로 구성되는 것이 일반적인 구조이며, 센스앰프제어회로는 상기 P형 래치와 N형 래치에 각각 풀업용 전원 및 풀다운용 전원을 공급하도록 제어하게 된다. 그리고 상기 센스앰프제어회로는, 특히 디램(DRAM) 또는 동기식 디램(Synchronous DRAM) 등이 초고집적화되면서 메모리셀의 수가 크게 증가됨에 따라 설계적 효율성을 위해 프리-제어회로(Pre-Controller) 방식을 도입하였다. 즉, 온-칩(on-chip)상에 탑재되는 센스앰프제어회로의 수가 칩의 집적도에 비례하여 증가됨에 따라 도입된 개념이다.

한편, 센스앰프는 최근들어서 전류소비억제 및 동작속도 향상이라는 2가지 목적을 위해 2개의 전원을 사용하는 방식이 일반적으로 채택되고 있다. 즉, 한 개의 전원은 외부전원전압 또는 칩내의 주변영역(peripheral area)에서 사용되는 전원전압을 사용하고, 다른 한 개의 전원은 셀 코아영역(cell core area)에서 사용되는 전원전압을 사용하는 것이다. 이렇게 해서 전원을 1개만 사용하는 것에서 발생되는 전류소비문제를 억제하고 있다. 따라서 센스앰프제어회로도 이러한 센스앰프를 제어하기 위해 상기 2개의 전원전압을 적절하게 센스앰프에게 공급되도록 각기 제어신호를 발생하도록 설계된다.

이와 관련하여 도 1은 일반적인 반도체메모리장치의 센스앰프 제어방식을 간략히 나타낸 블록도로서, 셀어레이블록과 센스앰프블록 및 제어과정을 도식화하고 있다. 도 1의 구성을 살피면, 센스앰프의 P/N노드(풀업노드 및 풀다운노드)의 드라이빙(driving)을 위한 SAEP, SAEN을 생성하는 센스앰프인에이블 프리제어기(Sense Amp Enable Pre-Controller) 10, 센스앰프제어기 30 (30a--30f), 센스앰프블록 40a--40f, 셀어레이블록 50a--50d, 입력패드/제어블록(Input PAD and Control Block) 20으로 구성된다. 상기 구성에서 센스앰프인에이블프리제어기 10 및 센스앰프제어기 30이 센스앰프를 제어하는 센스앰프제어회로 역할을 수행한다.

상기 구성에서 센스앰프블록 40a--40f 및 셀어레이블록 50a--50d는 반복되는블록으로서 메모리 칩 용량에 따라 그 수가 가변 될 수 있으며, 도 1에서는 여러개의 뱅크(bank)를 가지는 디램(DRAM) 메모리의 한 개 뱅크에서 센스앰프 관련 부분만을 도식화 한 것이다.

상기 도 1의 구성을 보면, 센스앰프인에이블 프리제어회로 10의 출력 SAEP 및 SAEN이 각각 다수의 센스앰프제어회로 30a--30f으로 공급되고, 이들 센스앰프제어회로 30a--30f의 출력은 각각 대응되는 센스앰프블록 40a--40f로 공급되는 구성이 나타난다.

도 2는 종래기술의 센스앰프제어회로 및 센스앰프의 예로서, 센스앰프제어회로 30a--30f 및 센스앰프블록 40a--40f로 구분된다. 센스앰프블록 40a--40f는 센스앰프 65와 센스앰프 65를 구동하는 드라이버회로 61, 62, 63, 64로 구성될 수 있다. 이때 드라이버 회로부분은 센스앰프블록에 분산 배치될 수도 있다. 센스앰프제어회로 30a--30f는 SAEP와 SAEN,그리고 셀어레이블록(50a--50d)을 선택하기 위한 ABS(Array Block Select)신호로부터 센스앰프 드라이버 61, 62, 63, 64를 구동하기 위한 SAPod, SAPd, SANd 신호를 발생시킨다. 여기서 센스앰프의 SP 노드 구동회로의 입력으로 사용될 SAPod와 SAPd는 각각 오버드라이빙(over driving)과 노멀(normal) 드라이빙을 위한 신호이다.

도 3은 도 2의 신호타이밍도이다. 그리고 도 4는 종래기술의 동작도로서 SAPod 및 SAPd, 비트라인 등 관련신호의 동작도이다.

도 3 및 도 4를 참조하면, ABS, SAEP, SAEN의 입력신호가 인가되면 SAEP가 논리 "high"인 구간에서 센스앰프오버드라이빙제어(overdriving control)신호인SAPod 신호가 발생하며, 이 SAPod 신호는 외부전원 VDD로부터 Vinth(internal high voltage)로 클램핑(clamping)된 Vod를 드레인(drain) 전원으로 하는 엔모스(NMOS)트랜지스터 62를 구동시킨다. 이 구간에서는 센스앰프 65의 SP 노드의 레벨이 Vod가 되어, 비트라인의 센싱(sensing)을 가속시킨다.(overdriving) 그리고 SAPod 및 SAPd는 엔모스트랜지스터 62,63의 완전구동을 위해 Vinth 레벨을 가진다. 여기서 SAEP신호가 "high"에서 "low"로 바뀌면 SAPod는 "low"로, SAPd는 "high"가 되어 Vintc에 연결된 엔모스트랜지스터 63을 구동하여 SP 노드레벨이 Vintc로 낮아지게 된다. 즉, 센스앰프의 SP 노드는 SAPod가 "high"인 구간(overdriving)에서는 Vod 레벨로 비트라인센싱을 가속시키고, 비트라인 레벨이 Vintc 레벨에 도달하면 SAPd가 "high"로 되어 비트라인레벨을 Vintc레벨로 유지시킨다. SANd 신호는 SAEN이 "high"인 구간에서 "high"로 되어 센스앰프 65의 SN 노드 레벨을 접지레벨로 낮추며, SAEN이 "low"가 되면 SAPd 및 SANd가 "low"로 되어 센스앰프를 off시킨다.

그러나 이와 같은 종래기술에 의한 센스앰프 제어방식은 다음과 같은 문제점이 있다. 즉, 메모리 반도체설계시 칩(chip) 내의 모든 부분에 도달하는 신호의 지연(delay)이 없도록 설계를 하지만, 입력패드/제어블록 20으로부터 멀리 배치된 부분의 전원공급이 취약할 수 밖에 없다. 왜냐하면 전원배선의 저항 및 정전용량(Cap)에 의해 VDD 공급이 취약한 부분(본 발명의 예시에서는 입력 PAD로부터 먼 곳)에서는 Vod레벨이 떨어지며 그로 인해 센스앰프 오버드라이빙 구간동안 비트라인이 Vintc레벨까지 충분히 도달하지 못하게 되기 때문이다. 오버드라이빙 구간이 끝나면 Vod보다 낮은 Vintc레벨로 센스앰프 65의 SP노드를 구동하게 되어비트라인 센싱속도가 지연되게 된다. 이는 도 4의 "Near/Far" 파형과 같다. 이와 같이 종래의 센스앰프제어방식은 칩 내 위치상 전원 및 신호 전달상 취약한 곳이 발생하게 되어, 결과적으로 센스앰프의 동작속도의 지연을 초래하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 센스앰프의 동작속도의 지연을 최소화한 반도체메모리장치의 센스앰프제어회로 및 그 제어방법을 제공하는 데 있다.

본 발명의 다른 목적은 외부전원공급이 취약한 부분의 센스앰프 오버드라이빙 구간을 확장함에 의해 속도 지연을 보상하는 반도체메모리장치의 센스앰프제어회로 및 그 제어방법을 제공하는 데 있다.

도 1은 종래의 센스앰프 제어방식을 보여주는 블록구성도,

도 2는 종래의 센스앰프제어회로도,

도 3은 도 2의 신호 타이밍도,

도 4는 도 1의 동작 파형도,

도 5는 본 발명에 의한 센스앰프 제어방식을 보여주는 블록구성도,

도 6은 본 발명에 의한 센스앰프제어회로도,

도 7은 도 6의 신호 타이밍도,

도 8은 도 5의 동작 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

10,110 : 센스앰프인에이블프리제어기

20,120 : 입력패드/제어블록

30,130 : 센스앰프제어기

40a--40f, 140a--140f : 센스앰프블록

50a--50d, 150a--150d : 셀어레이블록

160 : 오버드라이빙보상부

상기와 같은 목적들을 달성하기 위한 본 발명은, 센스앰프를 가지는 반도체메모리장치에 있어서, 상기 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 출력하는 센스앰프인에이블프리제어기, 상기 센스앰프의 오버드라이빙을 보상하는 오버드라이빙보상부, 상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 오버드라이빙보상부의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운을 제어하는 센스앰프제어기를 포함하여 이루어짐을 특징으로 하는 센스앰프제어회로를 제공한다.

상기 오버드라이빙보상부는, 비트라인센싱속도의 지연을 보상하기 위해 상기 풀업제어신호를 지연하는 지연회로로 구성됨이 바람직하다.

상기 센스앰프제어기는, 센스앰프풀업제어신호와 상기 오버드라이빙보상부의 출력신호를 입력하여 센스앰프 오버드라이빙제어를 출력하는 오버드라이빙제어신호출력부, 센스앰프풀다운제어신호와 어레이블록신호를 입력하여 센스앰프풀다운신호를 출력하는 센스앰프풀다운신호출력부, 상기 오버드라이빙제어신호출력부와 센스앰프풀다운신호출력부의 출력신호를 입력하여 센스앰프풀업신호를 출력하는 센스앰프풀업신호출력부로 구성됨이 바람직하다.

또한 상기 목적들을 달성하기 위한 센스앰프제어방법은, 센스앰프인에이블프리제어기가 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 다수개의 센스앰프제어기로 출력하는 제1과정과, 상기 풀업제어신호를 입력하여 이를 지연시키는 지연회로를 센스앰프블록위치별로 각각 다수개로 두어 오버드라이빙구간을 서로 다르게 가지도록 하는 제2과정과, 센스앰프제어기가 상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 지연회로의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운신호 그리고 오버드라이빙제어신호를 출력하는 제3과정과, 상기 풀업 및 풀다운신호 그리고 오버드라이빙제어신호의 입력에 응답하여 센스앰프가 센싱동작을 수행하는 제4과정을 포함하여 이루어짐으 특징으로 한다.

상기 다수개의 지연회로는 외부전원공급위치에서 멀어질수록 지연량이 늘어나도록 구성함이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 5는 본 발명에 따른 센스앰프제어방식을 보여주는 블록도로서, 그 구성은, 종래기술과 마찬가지로 센스앰프의 P/N노드의 드라이빙을 위한 SAEP, SAEN을 생성하는 센스앰프 인에이블 프리제어회로 110, 센스앰프제어기 130, 센스앰프블록140a--140f, 셀어레이블록 150a--150d, 입력패드/제어블록 120으로 구성된다. 여기에 종래기술의 문제점 해결을 위하여 오버드라이빙 보상회로부(160)가 추가된 것이 구성상 특징이다. 즉, 상기 구성에서 본 발명에 의한 센스앰프제어회로는, 센스앰프 140a--140f의 인에이블을 위해 풀업제어신호 SAEP 및 풀다운제어신호 SAEN을 출력하는 센스앰프인에이블프리제어기 110과, 상기 센스앰프 140a--140f의 오버드라이빙(overdriving)을 보상(compensation)하는 오버드라이빙보상부 160(160a--160d)과, 상기 센스앰프인에이블프리제어기 110의 풀업제어신호 SAEP 및 풀다운제어신호 SAEN과 상기 오버드라이빙보상부의 출력신호를 입력하여 상기 센스앰프 140a--140f의 풀업 및 풀다운을 제어하는 센스앰프제어기 130(130a--130f)로 구성된다.

상기 구성에서 본 발명에 의한 오버드라이빙보상회로부(160)는 센스앰프인에이블프리제어기 110의 풀업제어신호인 SAEP를 입력으로 하며, SAEP를 지연시킨 신호를 센스앰프제어기 30에 추가하도록 구성하는 것이 설계적으로 바람직하며, 본 발명에서도 센스앰프제어기 30에 구성하였다.

도 5의 구성에 따른 본 발명에 의한 센스앰프제어방법은, 센스앰프인에이블프리제어기가 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 다수개의 센스앰프제어기로 출력하는 과정과, 상기 풀업제어신호를 입력하여 이를 지연시키는 지연회로를 센스앰프블록위치별로 각각 다수개로 두어 오버드라이빙구간을 서로 다르게 가지도록 하는 과정과, 센스앰프제어기가 상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 지연회로의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운신호 그리고 오버드라이빙제어신호를 출력하는 과정과, 상기 풀업 및 풀다운신호 그리고 오버드라이빙제어신호의 입력에 응답하여 센스앰프가 센싱동작을 수행하는 과정을 수행하게 된다. 그리고 센스앰프 오버드라이빙구간 보상을 오버드라이빙 구간 종료시점의 지연에 의해 오버드라이빙 구간폭이 확장되도록 한다. 그리고 상기 다수개의 지연회로는 외부전원공급위치에서 멀어질수록 지연량이 늘어나도록 구성한다.

도 6은 본 발명에 의한 센스앰프제어회로 및 센스앰프블록의 회로구현예이다. 그 구성은, 센스앰프풀업제어신호 SAEP를 입력하여 이를 지연하는 오버드라이빙보상부 160a--160d와, 상기 센스앰프풀업제어신호 SAEP와 오버드라이빙보상부의 출력신호를 입력하여 센스앰프 오버드라이빙제어(overdriving control)신호 SAPod를 출력하는 오버드라이빙제어신호출력부 131과, 센스앰프풀다운제어신호 SAEN과 어레이블록신호 ABS를 입력하여 센스앰프풀다운신호 SANd를 출력하는 센스앰프풀다운신호출력부 133과, 상기 오버드라이빙제어신호출력부 131과 센스앰프풀다운신호출력부 133의 출력신호를 입력하여 센스앰프풀업신호 SAPd를 출력하는 센스앰프풀업신호출력부 132와, 센스앰프 140a--140f로 구성된다. 상기 센스앰프 140a--140f는 전술한 도 2의 센스앰프 40a--40f와 동일한 구성으로 실시되었다.

도 7은 본 발명의 센스앰프제어회로의 신호타이밍도이다. 종래기술에서는 오버드라이빙제어신호 SAPod의 "high"구간폭이 센스앰프블록 40a--40f의 위치에 상관없이 동일하였으나, 본 발명에서는 위치별로 그 폭(width)이 차이가 있도록 하였다. 센스앰프풀다운제어신호 SAEP가 "high"로 되면, SAEP신호와 이 SAEP신호가 오버드라이빙보상부 160a--160d를 통해 일정시간 딜레이된 신호가 오버드라이빙제어신호출력부의 노아(NOR)게이트를 거쳐서, 오버드라이빙제어신호 SAPod의 "high"구간 폭이 폴링엣지(falling edge)의 지연으로 종래기술보다 확장되게 된다. 따라서 외부전원 공급위치에서 멀어질수록 딜레이량이 늘어나도록 구성하면 오버드라이빙제어신호 SAPod 구간폭을 늘릴 수 있다.

따라서 도 8에서와 같이 "Far"부분에서 오버드라이빙제어신호 SAPod 폭을 비트라인센싱속도에 맞게 조정되도록 딜레이량을 설정하면, 센스앰프의 SP 노드레벨이 Vod레벨로 유지되는 기간이 길어져서 종래기술보다 비트라인센싱시간을 보다 앞당길 수 있다.

이상에서 설명한 바와 같은 본 발명의 센스앰프제어회로는, 외부전원공급이 취약한 부분의 센스앰프 오버드라이빙구간을 길게 가져갈 수 있음으로 비트라인센싱 시간 지연요소를 줄일 수 있으며, 결과적으로 동작속도의 향상을 가져온다.

Claims (7)

1. 센스앰프를 가지는 반도체메모리장치에 있어서,

   상기 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 출력하는 센스앰프인에이블프리제어기;

   상기 센스앰프의 오버드라이빙을 보상하는 오버드라이빙보상부; 및

   상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 오버드라이빙보상부의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운을 제어하는 센스앰프제어기

   를 포함하여 이루어짐을 특징으로 하는 센스앰프제어회로.
2. 제1항에 있어서,

   상기 오버드리이빙보상부는, 비트라인센싱속도의 지연을 보상하기 위해 상기 풀업제어신호를 지연하는 지연회로로 구성됨을 특징으로 하는 센스앰프제어회로.
3. 제1항 또는 제2항에 있어서,

   상기 센스앰프제어기는, 센스앰프풀업제어신호와 상기 오버드라이빙보상부의 출력신호를 입력하여 센스앰프 오버드라이빙제어를 출력하는 오버드라이빙제어신호출력부, 센스앰프풀다운제어신호와 어레이블록신호를 입력하여 센스앰프풀다운신호를 출력하는 센스앰프풀다운신호출력부, 상기 오버드라이빙제어신호출력부와 센스앰프풀다운신호출력부의 출력신호를 입력하여 센스앰프풀업신호를 출력하는 센스앰프풀업신호출력부를 포함하여 구성됨을 특징으로 하는 센스앰프제어회로.
4. 센스앰프를 가지는 반도체메모리장치에 있어서,

   센스앰프풀업제어신호를 입력하여 이를 지연하는 오버드라이빙보상부;

   상기 센스앰프풀업제어신호와 오버드라이빙보상부의 출력신호를 입력하여 센스앰프 오버드라이빙제어신호를 출력하는 오버드라이빙제어신호출력부;

   센스앰프풀다운제어신호와 어레이블록신호를 입력하여 센스앰프풀다운신호를 출력하는 센스앰프풀다운신호출력부; 및

   상기 오버드라이빙제어신호출력부와 센스앰프풀다운신호출력부의 출력신호를 입력하여 센스앰프풀업신호를 출력하는 센스앰프풀업신호출력부를 구비함을 특징으로 하는 센스앰프제어회로.
5. 제 4항에 있어서,

   상기 오버드리이빙보상부는, 비트라인센싱속도의 지연을 보상하기 위해 상기 풀업제어신호를 지연하는 지연회로로 구성됨을 특징으로 하는 센스앰프제어회로.
6. 센스앰프를 가지는 반도체메모리장치에 있어서,

   센스앰프인에이블프리제어기가 센스앰프의 인에이블을 위해 풀업제어신호 및 풀다운제어신호를 다수개의 센스앰프제어기로 출력하는 제1과정과,

   상기 풀업제어신호를 입력하여 이를 지연시키는 지연회로를 센스앰프블록위치별로 각각 다수개로 두어 오버드라이빙구간을 서로 다르게 가지도록 하는 제2과정과,

   센스앰프제어기가 상기 센스앰프인에이블프리제어기의 풀업제어신호 및 풀다운제어신호와 상기 지연회로의 출력신호를 입력하여 상기 센스앰프의 풀업 및 풀다운신호 그리고 오버드라이빙제어신호를 출력하는 제3과정과,

   상기 풀업 및 풀다운신호 그리고 오버드라이빙제어신호의 입력에 응답하여 센스앰프가 센싱동작을 수행하는 제4과정을 포함하여 이루어짐을 특징으로 하는 센스앰프제어방법.
7. 상기 제6항에 있어서,

   상기 다수개의 지연회로는 외부전원공급위치에서 멀어질수록 지연량이 늘어나도록 구성함을 특징으로 하는 센스앰프제어방법.