KR100911872B1 - 비트 라인 센스 앰프 - Google Patents

비트 라인 센스 앰프 Download PDF

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Abstract

본 발명의 비트 라인 센스 앰프는, 센스 앰프 구동을 위한 회로를 증폭부 내에 장착하고, 외부 전원을 연결함으로써, 셀에 인가되는 전압의 전위를 감소시켜 전류 소모를 줄이고 순간적인 전압 강하를 효과적으로 보상할 수 있는 비트 라인 센스 앰프를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 비트라인 동기화 신호, 제1 제어 인에이블 신호를 입력받고, 비트 라인 전압을 인가받으며, 프리차지 스탠바이 상태에서는 상기 제1 제어 인에이블 신호에 의한 제1 제어 신호를 상기 비트 라인 전압의 전위로 출력하고, 셀 데이터 감지 시에는 상기 제1 제어 신호를 접지 전압의 전위로 출력하는 구동 제어부; 상기 비트라인 동기화 신호 및 제2 제어 인에이블 신호를 입력받고, 외부 전원 전압 및 상기 제1 제어 신호를 인가받으며, 프리차지 스탠바이 상태에서는 제2 제어 신호를 상기 제1 제어 신호-임계 전압의 전위로 출력하고, 셀 데이터 감지 시에는 제2 제어 신호를 외부 전원 전압-임계 전압의 전위로 출력하는 구동부; 및 프리차지 상태 및 셀 데이터 감지 동작에 따라 상기 제1 제어 신호 및 상기 제2 제어 신호를 선택적으로 출력하는 단위 센스 증폭부를 포함한다.
Figure R1020030027059
센스 앰프, 비트 라인, 셀 데이터

Description

비트 라인 센스 앰프{BIT LINE SENSE AMPLIFIER}
도 1은 종래의 비트 라인 센스 앰프를 나타낸 회로도,
도 2a는 종래의 비트 라인 센스 앰프가 장착된 DRAM 구조를 나타낸 예시도,
도 2b는 종래의 비트 라인 센스 앰프의 동작을 나타낸 그래프,
도 3은 본 발명의 일 실시예에 의한 비트 라인 센스 앰프를 나타낸 회로도,
도 4는 본 발명의 일 실시예에 의한 비트 라인 센스 앰프가 장착된 구조를 나타낸 예시도,
도 5는 본 발명의 일 실시예에 의한 비트 라인 센스 앰프의 동작을 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 구동 제어부 320 : 구동부
330 : 단위 센스 증폭부
본 발명은 비트 라인 센스 앰프에 관한 것으로, 특히, DRAM(dynamic random acces memory) 내 셀 데이터 증폭하는 데에 사용되는 비트 라인 센스 앰프에 관한 것이다.
도 1은 종래의 비트 라인 센스 앰프를 나타낸 회로도로서, 이러한 종래의 비트 라인 센스 앰프는, 비트라인 동기화 신호(BLEQ), 제1 제어 인에이블 신호(RTO_EN) 및 제2 제어 인에이블 신호(SZ_EN)를 입력받고, 코어 전압(VCORE)의 1/2의 전위를 갖는 비트 라인 전압(VBLP)을 인가받으며, 프리차지 스탠바이 상태에서는 제1 제어 신호(RTO) 및 제2 제어 신호(SZ)를 비트 라인 전압(VBLP)의 전위로 출력하고, 셀 데이터 감지 시에는 제1 제어 신호(RTO)를 코어 전압(VCORE)의 전위로 출력하는 동시에 제2 제어 신호(SZ)를 접지 전압(Vss)의 전위로 출력하는 구동부(110); 및 제1 제어 신호(RTO) 및 제2 제어 신호(SZ)의 전위차에 따라 셀 데이터를 감지 증폭하는 센스 증폭부(120)를 포함한다.
그러나, 상술한 종래의 비트 라인 센스 앰프에 의하면, 도 2a에 도시된 바와 같이 다수의 센스 앰프가 동시에 동작을 하게 되고, 이에 따라 센스 앰프 어레이가 DRAM의 용량에 비례하여 많이 연결된다. 이에 따라, 순간적인 전류 소모가 크게 늘어나게 되어 코어 전압(VCORE)의 전위가 일시적으로 강하하므로(도 2b 참조), 코어 전압(VCORE)의 크기를 키우기 위하여 DRAM 칩의 크기가 증가하게 되는 문제점이 있다. 또한, 구동부(110) 내에 장착된 PMOS 트랜지스터의 로딩 용량이 크게 되어 프리차지로 복귀하는 경우에 제1 제어 신호(RTO) 및 제2 제어 신호(SZ)가 동일한 전위로 복귀되기 위한 시간이 증가하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 센스 앰프 구동을 위한 회로를 증폭부 내에 장착하고, 외부 전원을 연결함으로써, 셀에 인가되는 전압의 전위를 감소시켜 전류 소모를 줄이고 순간적인 전압 강하를 효과적으로 보상할 수 있는 비트 라인 센스 앰프를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 비트 라인 센스 앰프는, 비트라인 동기화 신호, 제1 제어 인에이블 신호를 입력받고, 비트 라인 전압을 인가받으며, 프리차지 스탠바이 상태에서는 상기 제1 제어 인에이블 신호에 의한 제1 제어 신호를 상기 비트 라인 전압의 전위로 출력하고, 셀 데이터 감지 시에는 상기 제1 제어 신호를 접지 전압의 전위로 출력하는 구동 제어부; 상기 비트라인 동기화 신호 및 제2 제어 인에이블 신호를 입력받고, 외부 전원 전압 및 상기 제1 제어 신호를 인가받으며, 프리차지 스탠바이 상태에서는 제2 제어 신호를 상기 제1 제어 신호-임계 전압의 전위로 출력하고, 셀 데이터 감지 시에는 제2 제어 신호를 외부 전원 전압-임계 전압의 전위로 출력하는 구동부; 및 프리차지 상태 및 셀 데이터 감지 동작에 따라 상기 제1 제어 신호 및 상기 제2 제어 신호를 선택적으로 출력하는 단위 센스 증폭부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 3은 본 발명의 일 실시예에 의한 비트 라인 센스 앰프를 나타낸 회로도로서, 이러한 본 발명의 비트 라인 센스 앰프는, 구동 제어부(310), 구동부(320) 및 단위 센스 증폭부(330)를 포함한다.
구동 제어부(310)는, 비트라인 동기화 신호(BLEQ), 제1 제어 인에이블 신호(SZ_EN)를 입력받고, 비트 라인 전압(VBLP)을 인가받으며, 프리차지 스탠바이 상태에서는 상기 제1 제어 인에이블 신호(SZ_EN)에 의한 제1 제어 신호(SZ)를 상기 비트 라인 전압(VBLP)의 전위로 출력하고, 셀 데이터 감지 시에는 상기 제1 제어 신호(SZ)를 접지 전압(Vss)의 전위로 출력하는 역할을 한다. 여기서, 상기 구동 제어부(310)에 관하여 상세히 설명하면 다음과 같다.
상기 구동 제어부(310) 내에 장착된 제1 NMOS 트랜지스터(311)는, 드레인 단자는 상기 비트 라인 전압(VBLP)에 연결되고, 게이트 단자는 상기 비트라인 동기화 신호(BLEQ)를 입력받으며, 소스 단자는 상기 제1 제어 신호(SZ)의 출력단을 형성한다.
또한, 상기 구동 제어부(310) 내에 장착된 제2 NMOS 트랜지스터(312)는, 드레인 단자는 상기 제1 제어 신호(SZ)의 출력단을 형성하고, 게이트 단자는 상기 제1 제어 인에이블 신호(SZ_EN)를 입력받으며, 소스 단자는 접지된다.
또한, 구동부(320)는, 상기 비트라인 동기화 신호(BLEQ) 및 제2 제어 인에이블 신호(RTO_EN)를 입력받고, 외부 전원 전압(VDD) 및 상기 제1 제어 신호(SZ)을 인가받으며, 프리차지 스탠바이 상태에서는 제2 제어 신호(RTO)를 상기 제1 제어 신호(SZ)-임계 전압의 전위로 출력하고, 셀 데이터 감지 시에는 제2 제어 신호(RTO)를 외부 전원 전압(VDD)-임계 전압의 전위로 출력하는 역할을 한다. 여기서, 상기 구동부(320)에 관하여 상세히 설명하면 다음과 같다.
상기 구동부(320) 내에 장착된 제3 NMOS 트랜지스터(321)는, 드레인 단자는 상기 제1 제어 신호(SZ)에 연결되고, 게이트 단자로 상기 비트라인 동기화 신호(BLEQ)를 입력받으며, 소스 단자는 상기 제2 제어 신호(RTO)의 출력단을 형성한다.
또한, 상기 구동부(320) 내에 장착된 제4 NMOS 트랜지스터(322)는, 드레인 단자는 상기 외부 전원 전압(VDD)에 연결되고, 게이트 단자로 상기 제2 제어 인에이블 신호(RTO_EN)를 입력받으며, 소스 단자는 상기 제2 제어 신호(RTO)의 출력단을 형성한다.
한편, 단위 센스 증폭부(330)는, 상기 제1 제어 신호(SZ) 및 상기 제2 제어 신호(RTO)의 전위차에 따라 셀 데이터를 감지 증폭하는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 비트 라인 센스 앰프가 장착된 구조를 나타낸 예시도로서, 이를 참조하면, 상기 구동부(320)는, 복수개의 단위 센스 증폭부(330)에 공통적으로 사용될 수 있다.
도 5는 본 발명의 일 실시예에 의한 비트 라인 센스 앰프의 동작을 나타낸 그래프로서, 이를 참조하여 본 발명의 비트 라인 센스 앰프의 동작에 관하여 설명하면 다음과 같다.
먼저, 프리차지 스탠바이 상태에서는, 비트라인 동기화 신호(BLEQ)가 활성화된다. 이에 따라, 제1 NMOS 트랜지스터(311) 및 제3 NMOS 트랜지스터(321)가 턴온되고, 제1 제어 신호(SZ) 및 제2 제어 신호(RTO)는 비트 라인 전압(VBLP)의 전위를 갖게 된다. 한편, 셀의 데이터를 감지하고 증폭하는 경우에는, 비트라인 동기화 신호(BLEQ)가 비활성화되어, 제1 NMOS 트랜지스터(311) 및 제3 NMOS 트랜지스터(321)가 턴오프되고, 이에 따라, 제1 제어 신호(SZ)는 접지 전압(Vss) 레벨로, 제2 제어 신호(RTO)는 제2 논리 단계(High)로 전환된다. 이 때, 단위 센스 증폭부(330)는 DRAM 내에 어레이 형태로 다수 존재하게 되는데, 순간적으로 여러개가 동시에 감지/증폭 동작을 수행하게 된다. 여기서, 제2 제어 신호(RTO)의 제2 논리 단계(High) 레벨은 외부 전원 전압(VDD)에 따른 것이므로, 순간적인 전압 강하가 발생하지 않는다. 또한, 셀 측면에서는 제3 NMOS 트랜지스터(321) 및 제4 NMOS 트랜지스터(322)에 의하여 제2 제어 신호(RTO)가 외부 전원 전압(VDD)-임계 전압의 전위로 설정되므로 셀의 스트레스가 증가되는 일은 없다. 이 때, 비트라인 동기화 신호(BLEQ)가 활성화되어 다시 프리차지 스탠바이 상태로 돌아가는 경우에도 제2 제어 신호(RTO)에 로드가 크지 않아 프리차지 속도가 증가하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 센스 앰프 구동을 위한 회로를 증폭부 내에 장착하고, 외부 전원을 연결함으로써, 셀에 인가되는 전압의 전위를 감소시켜 전류 소모를 줄이고 순간적인 전압 강하를 효과적으로 보상할 수 있는 장점이 있다.

Claims (3)

  1. 비트라인 동기화 신호, 제1 제어 인에이블 신호를 입력받고, 비트 라인 전압을 인가받으며, 프리차지 스탠바이 상태에서는 상기 제1 제어 인에이블 신호에 의한 제1 제어 신호를 상기 비트 라인 전압의 전위로 출력하고, 셀 데이터 감지 시에는 상기 제1 제어 신호를 접지 전압의 전위로 출력하는 구동 제어부;
    상기 비트라인 동기화 신호 및 제2 제어 인에이블 신호를 입력받고, 외부 전원 전압 및 상기 제1 제어 신호를 인가받으며, 프리차지 스탠바이 상태에서는 제2 제어 신호를 상기 제1 제어 신호-임계 전압의 전위로 출력하고, 셀 데이터 감지 시에는 제2 제어 신호를 외부 전원 전압-임계 전압의 전위로 출력하는 구동부; 및
    프리차지 상태 및 셀 데이터 감지 동작에 따라 상기 제1 제어 신호 및 상기 제2 제어 신호를 선택적으로 출력하는 단위 센스 증폭부
    를 포함하는 것을 특징으로 하는 비트 라인 센스 앰프.
  2. 제1항에 있어서, 상기 구동 제어부는,
    드레인 단자는 상기 비트 라인 전압에 연결되고, 게이트 단자는 상기 비트라인 동기화 신호를 입력받으며, 소스 단자는 상기 제1 제어 신호의 출력단을 형성하는 제1 NMOS 트랜지스터; 및
    드레인 단자는 상기 제1 제어 신호의 출력단을 형성하고, 게이트 단자는 상 기 제1 제어 인에이블 신호를 입력받으며, 소스 단자는 접지된 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 비트 라인 센스 앰프.
  3. 제1항 또는 제2항에 있어서, 상기 구동부는,
    드레인 단자는 상기 제1 제어 신호에 연결되고, 게이트 단자로 상기 비트라인 동기화 신호를 입력받으며, 소스 단자는 상기 제2 제어 신호의 출력단을 형성하는 제3 NMOS 트랜지스터; 및
    드레인 단자는 상기 외부 전원 전압에 연결되고, 게이트 단자로 상기 제2 제어 인에이블 신호를 입력받으며, 소스 단자는 상기 제2 제어 신호의 출력단을 형성하는 제4 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 비트 라인 센스 앰프.
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