KR102432868B1 - 비트라인 센스앰프 및 이를 이용하는 메모리 장치 - Google Patents

비트라인 센스앰프 및 이를 이용하는 메모리 장치 Download PDF

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Abstract

메모리 장치는 비트라인 센스앰프, 제 1 프리차지부, 전원 제어부 및 제 2 프리차지부를 포함할 수 있다. 상기 제 1 프리차지부는 비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결한다. 상기 센스앰프 전원 제어부는 전원 제어신호에 응답하여 상기 비트라인 센스앰프로 복수의 전압을 제공한다. 상기 제 2 프리차지부는 프리차지 제어신호에 기초하여 상기 제 1 및 제 2 비트라인의 전압 레벨을 개별적으로 변화시킨다.

Description

비트라인 센스앰프 및 이를 이용하는 메모리 장치 {BITLINE SENSEAMPLIFIER AND MEMORY APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 메모리 장치 및 비트라인 센스앰프에 관한 것이다.
일반적으로 반도체 장치는 기판 상에 MOS 트랜지스터와 같은 반도체 소자를 형성하여 제조될 수 있다. 반도체 소자의 크기가 집적화 및 소형화됨에 따라 MOS 트랜지스터의 특성을 결정하는 공정을 제어하기 어렵기 때문에, 공정 스큐(skew) 및 PVT (Process, Voltage, Temperature)변화에 따른 MOS 트랜지스터의 성능 변동 폭이 증가하고 있다. 특히, 동일한 웨이퍼에서 동일한 환경 아래서 동시에 제조된 MOS 트랜지스터 사이에도 공정 스큐가 존재할 수 밖에 없다.
반도체 장치는 전력 소모를 감소시키는 방향으로 개발되고 있으므로, 더 작은 진폭을 갖는 신호들을 정확하게 처리하여야 한다. 하지만, MOS 트랜지스터들 사이의 공정 스큐 또는 오프셋은 반도체 장치의 신뢰성을 크게 감소시킬 수 있다. 예를 들어, 래치를 구성하는 트랜지스터들 사이의 미스 매치는, 상기 래치가 미세한 신호를 감지할 수 없도록 만들 수 있다. 따라서, MOS 트랜지스터들의 미스매치를 보상할 수 있는 다양한 방법이 개발되고 있다.
본 발명의 실시예는 정확한 감지 증폭 동작을 수행할 수 있도록 트랜지스터들의 미스매치를 보상할 수 있는 프리차지 동작을 수행하는 비트라인 센스앰프 및 이를 이용하는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리 장치는 제 1 및 제 2 비트라인과 연결되는 비트라인 센스앰프; 비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 비트라인 제 1 프리차지부; 전원 제어신호에 응답하여 상기 비트라인 센스앰프로 복수의 전압을 제공하는 센스앰프 전원 제어부; 및 프리차지 제어신호에 기초하여 상기 제 1 및 제 2 비트라인의 전압 레벨을 개별적으로 변화시키는 제 2 프리차지부를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 제 1 및 제 2 비트라인과 연결되는 비트라인 센스앰프; 비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 제 1 프리차지부; 전원 제어신호에 응답하여 상기 비트라인 센스앰프로 복수의 전원을 제공하는 센스앰프 전원 제어부; 비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인으로 제 1 프리차지 전압을 제공하는 제 2 프리차지부; 및 비트라인 프리차지 제어신호에 응답하여 상기 제 1 및 제 2 비트라인으로 제 2 프리차지 전압을 제공하여 상기 제 1 및 제 2 비트라인의 전압 레벨을 개별적으로 변화시키는 제 3 프리차지부를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치는 크로스 커플드 연결된 복수의 트랜지스터, 제 1 비트라인과 연결되는 제 1 입력 단자 및 제 2 비트라인과 연결되는 제 2 입력 단자를 포함하는 비트라인 센스앰프; 비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 제 1 프리차지부; 전원 제어신호에 응답하여 상기 비트라인 센스앰프로 복수의 전원을 선택적으로 제공하는 센스앰프 전원 제어부; 프리차지 전압 선택신호 및 제 1 프리차지 제어신호에 응답하여 상기 비트라인 센스앰프로 제 1 및 제 2 프리차지 전압 중 하나를 제공하는 제 2 프리차지부; 및 제 2 프리차지 제어신호에 응답하여 상기 복수의 트랜지스터의 게이트와 상기 제 1 및 제 2 입력 단자의 연결을 차단하는 제 3 프리차지부를 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 동작 정확성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 센스앰프 전원 제어부의 구성을 보여주는 도면,
도 4는 도 2에 도시된 프리차지 전압 제어부의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 메모리 장치의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 메모리 장치의 동작을 보여주는 타이밍도,
도 9는 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 메모리 장치의 동작을 보여주는 타이밍도이다.
도 1에서, 본 발명의 실시예에 따른 메모리 장치(1)는 메모리 셀 어레이(110, 120) 및 비트라인 센스앰프 어레이(BLSA 어레이, 130)를 포함할 수 있다. 상기 메모리 셀 어레이(110, 120)는 복수의 비트라인(BLT0, BLT1, BLT2, BLB0, BLB1, BLB2) 및 복수의 워드라인(WL0, WL1, WL2, WL10, WL11, WL12)이 배치되고, 상기 비트라인과 워드라인이 교차하는 지점에 형성되는 복수의 메모리 셀을 포함할 수 있다. 상기 메모리 셀은 특정 비트라인 및 워드라인이 선택되었을 때, 억세스되어 데이터를 저장 및 출력할 수 있다. 상기 비트라인 센스앰프 어레이(130)는 상기 메모리 셀 어레이(110, 120) 사이에 배치될 수 있다. 상기 비트라인 센스앰프 어레이(130)는 복수의 비트라인 센스앰프를 포함할 수 있다. 상기 비트라인 센스앰프는 상기 메모리 셀 어레이(110)의 비트라인(BLT0, BLT1, BLT2) 및 상기 메모리 셀 어레이(120)의 비트라인(BLB0, BLB1, BLB2)과 연결될 수 있고, 상기 비트라인들과 연결된 메모리 셀에 저장된 데이터에 따라 상기 비트라인들의 레벨을 증폭할 수 있다. 상기 메모리 장치(1)는 상기 비트라인 센스앰프 어레이(130)가 상부 메모리 셀 어레이(110)의 비트라인과 하부 메모리 셀 어레이(120)의 비트라인을 연결하는 오픈 비트라인 구조를 가질 수 있다.
상기 비트라인 센스앰프 어레이(130)는 비트라인을 프리차지시키고, 워드라인이 인에이블되었을 때 메모리 셀에 저장된 데이터에 따른 차지 쉐어링에 의한 비트라인의 전압 레벨 변화를 감지 증폭할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 메모리 장치(2)는 제 1 비트라인(BLT), 제 2 비트라인(BLB), 비트라인 센스앰프(210), 제 1 프리차지부(220), 센스앰프 전원 제어부(230), 제 2 프리차지부(240)를 포함할 수 있다. 상기 제 1 비트라인(BLT)은 예를 들어, 도 1에 도시된 메모리 셀 어레이(110)에 배치되는 비트라인(BLT0, BLT1, BLT2) 중 하나일 수 있고, 상기 제 2 비트라인(BLB)은 메모리 셀 어레이(120)에 배치되는 비트라인(BLB0, BLB1, BLB2) 중 하나일 수 있다. 상기 비트라인 센스앰프(210)는 상기 제 1 및 제 2 비트라인(BLB, BLT)과 연결될 수 있다. 상기 비트라인 센스앰프(210)는 제 1 및 제 2 연결 라인(BLTC, BLBC)을 통해 상기 제 1 및 제 2 비트라인(BLT, BLB)과 각각 연결될 수 있다. 상기 비트라인 센스앰프(210)는 도 1에 도시된 비트라인 센스앰프 어레이(130)에 배치될 수 있다. 상기 제 1 비트라인(BLT)은 복수의 워드라인(WLm, WLn)과 교차되어 배치될 수 있고, 상기 제 1 비트라인(BLT)과 상기 복수의 워드라인(WLm, WLn)이 교차하는 지점에서 메모리 셀(MC)이 연결될 수 있다. 마찬가지로, 상기 제 2 비트라인(BLB)은 복수의 워드라인(WLl)과 교차되어 배치될 수 있고, 상기 제 2 비트라인(BLB)과 상기 복수의 워드라인(WLl)이 교차하는 지점에서 메모리 셀(MC)이 연결될 수 있다.
상기 메모리 장치(2)는 제 1 비트라인 연결부(251) 및 제 2 비트라인 연결부(252)를 더 포함할 수 있다. 상기 제 1 비트라인 연결부(251)는 제 1 비트라인 격리 신호(BIST)를 수신할 수 있고, 상기 제 1 비트라인 격리 신호(BIST)에 응답하여 상기 제 1 연결라인(BLTC)과 상기 제 1 비트라인(BLT)을 연결할 수 있다. 예를 들어, 상기 제 1 비트라인 연결부(251)는 상기 제 1 비트라인 격리 신호(BIST)가 인에이블되면 상기 제 1 연결라인(BLTC)과 상기 제 1 비트라인(BLT)을 연결하고, 상기 제 1 비트라인 격리 신호(BIST)가 디스에이블되면 상기 제 1 연결라인(BLTC)과 상기 제 1 비트라인(BLT)의 연결을 차단할 수 있다. 따라서, 상기 제 1 비트라인 연결부(251)는 제 1 비트라인 격리 신호(BIST)가 인에이블되었을 때 상기 제 1 비트라인(BLT)을 상기 비트라인 센스앰프(210)와 연결할 수 있다. 상기 제 2 비트라인 연결부(252)는 제 2 비트라인 격리 신호(BISB)를 수신할 수 있고, 상기 제 2 비트라인 격리 신호(BISB)에 응답하여 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)을 연결할 수 있다. 예를 들어, 상기 제 2 비트라인 연결부(252)는 상기 제 2 비트라인 격리 신호(BISB)가 인에이블되면 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)을 연결하고, 상기 제 2 비트라인 격리 신호(BISB)가 디스에이블되면 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)의 연결을 차단할 수 있다. 따라서, 상기 제 2 비트라인 연결부(252)는 제 2 비트라인 격리 신호(BISB)가 인에이블되었을 때 상기 제 2 비트라인(BLB)을 상기 비트라인 센스앰프(210)와 연결할 수 있다.
상기 비트라인 센스앰프(210)는 제 1 입력 단자(A), 제 2 입력 단자(B), 제 1 전원 단자(RTO) 및 제 2 전원 단자(SB)를 포함할 수 있다. 상기 제 1 입력 단자(A)는 제 1 연결라인(BLTC)을 통해 상기 제 1 비트라인(BLT)과 연결될 수 있다. 상기 제 2 입력 단자(B)는 제 2 연결라인(BLBC)을 통해 상기 제 2 비트라인(BLB)과 연결될 수 있다. 상기 제 1 전원 단자(RTO) 및 제 2 전원 단자(SB)는 상기 비트라인 센스앰프(210)의 감지 증폭 동작을 위한 전원을 수신할 수 있다. 상기 제 1 및 제 2 전원 단자(RTO, SB)는 상기 센스앰프 전원 제어부(230)로부터 제공되는 복수의 전원을 수신할 수 있다.
상기 비트라인 센스앰프(210)는 크로스 커플드 연결된 복수의 트랜지스터를 포함할 수 있다. 상기 비트라인 센스앰프(210)는 크로스 커플드 연결된 제 1 및 제 2 피모스 트랜지스터(P1, P2)와 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 포함할 수 있다. 상기 제 1 및 제 2 피모스 트랜지스터(P1, P2)는 각각 상기 제 1 전원 단자(RTO)와 상기 제 1 및 제 2 입력 단자(A, B) 사이에 연결될 수 있다. 상기 제 1 피모스 트랜지스터(P1)의 게이트는 상기 제 2 입력 단자(B)와 연결되고, 상기 제 2 피모스 트랜지스터의 게이트(P2)의 게이트는 상기 제 1 입력 단자(A)와 연결될 수 있다. 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)는 각각 상기 제 2 전원 단자(SB)와 상기 제 1 및 제 2 입력 단자(A, B) 사이에 연결될 수 있다. 상기 제 1 엔모스 트랜지스터(N1)의 게이트는 상기 제 2 입력 단자(B)와 연결되고, 상기 제 2 엔모스 트랜지스터(N2)의 게이트는 상기 제 1 입력 단자(A)와 연결될 수 있다.
상기 제 1 프리차지부(220)는 비트라인 균등화 신호(BLEQ)를 수신할 수 있다. 상기 제 1 프리차지부(220)는 상기 비트라인 균등화 신호(BLEQ)에 응답하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC) 또는 제 1 및 제 2 비트라인(BLT, BLB)을 연결할 수 있다. 상기 제 1 프리차지부(220)는 상기 비트라인 균등화 신호(BLEQ)가 인에이블되면 상기 제 1 및 제 2 연결라인(BLTC, BLBC)을 서로 연결하고, 상기 비트라인 균등화 신호(BLEQ)가 디스에이블되면 상기 제 1 및 제 2 연결라인(BLTC, BLBC)을 서로 분리시킬 수 있다. 상기 제 1 프리차지부(220)는 상기 제 1 및 제 2 연결라인(BLTC, BLBC)의 전압 레벨을 균등화시켜 상기 제 1 및 제 2 연결 라인(BLTC, BLBC)을 프리차지할 수 있다.
상기 센스앰프 전원 제어부(230)는 전원 제어신호에 응답하여 상기 비트라인 센스앰프(210)로 복수의 전원을 선택적으로 제공할 수 있다. 상기 센스앰프 전원 제어부(230)로부터 제공된 전원은 상기 비트라인 센스앰프(210)의 제 1 및 제 2 전원 단자(RTO, SB)로 공급될 수 있다. 상기 센스앰프 전원 제어부(230)는 내부전압(VINT), 제 1 프리차지 전압(VBLPL) 및 접지전압(VSS)을 수신할 수 있다. 상기 내부전압(VINT)은 예를 들어, 메모리 장치(2)의 코어 영역에서 사용되는 코어 전압일 수 있다. 상기 제 1 프리차지 전압(VBLPL)은 상기 내부전압(VINT)보다 낮은 레벨을 갖고, 상기 접지전압(VSS)보다 높은 레벨을 가질 수 있다. 예를 들어, 상기 제 1 프리차지 전압(VBLPL)은 상기 내부전압(VINT)의 절반보다 약간 낮은 전압 레벨을 가질 수 있다. 상기 전원 제어신호는 제 1 및 제 2 전원 제어신호(SBC1, SBC2)를 포함할 수 있다. 상기 센스앰프 전원 제어부(230)는 상기 제 1 전원 제어신호(SBC1)에 응답하여 상기 내부전압(VINT) 및 상기 제 1 프리차지 전압(VBLPL) 중 하나를 상기 비트라인 센스앰프(210)의 제 2 전원 단자(SB)로 제공할 수 있다. 상기 센스앰프 전원 제어부(230)는 상기 제 2 전원 제어신호(SBC2)에 응답하여 상기 접지전압(VSS)을 상기 비트라인 센스앰프(210)의 제 2 전원 단자(SB)로 제공할 수 있다. 또한, 상기 센스앰프 전원 제어부(230)는 상기 제 2 전원 제어신호(SBC2)에 응답하여 상기 내부전압(VINT) 및 상기 제 1 프리차지 전압(VBLPL) 중 하나를 상기 제 1 전원 단자(RTO)로 제공할 수 있다. 상기 센스앰프 전원 제어부(230)는 상기 비트라인 균등화 신호(BLEQ)를 추가적으로 수신할 수 있다. 상기 센스앰프 전원 제어부(230)는 상기 비트라인 균등화 신호(BLEQ)에 응답하여 상기 비트라인 센스앰프(210)의 제 2 전원 단자(SB)로 제 1 프리차지 전압을 제공할 수 있다.
상기 제 2 프리차지부(240)는 프리차지 제어신호에 기초하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 및 제 2 연결라인(BLTC, BLBC)이 각각 제 1 및 제 2 비트라인(BLT, BLB)과 연결되었을 때, 상기 제 2 프리차지부(240)는 상기 제 1 및 제 2 비트라인(BLT, BLB)의 전압 레벨을 변화시킬 수 있다. 상기 프리차지 제어신호는 프리차지 전압 선택신호(BLPC), 제 1 비트라인 프리차지 제어신호(BLPT) 및 제 2 비트라인 프리차지 제어신호(BLPB)를 포함할 수 있다. 상기 제 2 프리차지부(240)는 프리자치 전압 제어부(241) 및 비트라인 프리차지부(242)를 포함할 수 있다. 상기 프리차지 전압 제어부(241)는 상기 프리차지 전압 선택신호(BLPC)에 응답하여 제 1 및 제 2 프리차지 전압(VBLPL, VBLPH) 중 하나를 선택적으로 상기 비트라인 프리차지부(242)로 제공할 수 있다. 예를 들어, 상기 프리차지 전압 제어부(241)는 상기 프리차지 전압 선택신호(BLPC)가 인에이블되었을 때 상기 제 2 프리차지 전압(VBLPH)을 상기 비트라인 프리차지부(242)로 제공할 수 있고, 상기 프리차지 전압 선택신호(BLPC)가 디스에이블되었을 때 상기 제 1 프리차지 전압(VBLPL)을 상기 비트라인 프리차지부(242)로 제공할 수 있다. 상기 제 2 프리차지 전압(VBLPH)은 상기 내부전압(VINT)보다 낮은 레벨을 가질 수 있고, 상기 제 1 프리차지 전압(VBLPL)보다 높은 레벨을 가질 수 있다. 예를 들어, 상기 제 2 프리차지 전압(VBLPH)은 상기 내부전압(VINT)의 절반보다 약간 높은 전압 레벨을 가질 수 있다.
상기 비트라인 프리차지부(242)는 상기 제 1 및 제 2 비트라인 프리차지 제어신호(BLPT, BLPB)에 응답하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC)의 전압 레벨을 변화시킬 수 있다. 상기 비트라인 프리차지부(242)는 상기 제 1 비트라인 프리차지 제어신호(BLPT)가 인에이블되었을 때 상기 제 1 연결라인(BLTC)을 상기 프리차지 전압 제어부(241)로부터 제공된 전압의 레벨로 만들 수 있고, 상기 제 2 비트라인 프리차지 제어신호(BLPB)가 인에이블되었을 때 상기 제 2 연결라인(BLBC)을 상기 프리차지 전압 제어부(241)로부터 제공된 전압의 레벨로 만들 수 있다. 상기 비트라인 프리차지부(242)는 제 1 비트라인 프리차지부(242-1) 및 제 2 비트라인 프리차지부(242-2)를 포함할 수 있다. 상기 제 1 비트라인 프리차지부(242-1)는 상기 프리차지 전압 제어부(241)와 연결되고, 상기 제 1 비트라인 프리차지 제어신호(BLPT)에 응답하여 상기 제 1 연결라인(BLTC) 및 상기 제 1 비트라인(BLT)을 상기 프리차지 전압 제어부(241)로부터 제공된 전압의 레벨로 만들 수 있다. 상기 제 2 비트라인 프리차지부(242-2)는 상기 프리차지 전압 제어부(241)와 연결되고, 상기 제 2 비트라인 프리차지 제어신호(BLPB)에 응답하여 상기 제 2 연결라인(BLBC) 및 상기 제 2 비트라인(BLB)을 상기 프리차지 전압 제어부(241)로부터 제공된 전압의 레벨로 만들 수 있다.
도 2에서, 상기 제 1 프리차지부(220)는 제 1 트랜지스터(T21)를 포함할 수 있다. 상기 제 1 트랜지스터(T21)는 엔모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)는 상기 제 1 및 제 2 연결라인(BLTC, BLBC)과 연결되고, 게이트로 상기 비트라인 균등화 신호(BLEQ)를 수신할 수 있다. 상기 제 1 비트라인 프리차지부(242-1)는 제 2 트랜지스터(T22)를 포함할 수 있다. 상기 제 2 트랜지스터(T22)는 엔모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T22)는 상기 제 1 연결라인(BLTC) 및 상기 프리차지 전압 제어부(241)와 연결되고, 게이트로 상기 제 1 비트라인 프리차지 제어신호(BLPT)를 수신할 수 있다. 상기 제 2 비트라인 프리차지부(242-2)는 제 3 트랜지스터(T23)를 포함할 수 있다. 상기 제 3 트랜지스터(T23)는 엔모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T23)는 상기 제 2 연결라인(BLBC) 및 상기 프리차지 전압 제어부(241)와 연결되고, 게이트로 상기 제 2 비트라인 프리차지 제어신호(BLPB)를 수신할 수 있다. 상기 제 1 및 제 2 비트라인 선택부(251, 252)는 각각 제 4 트랜지스터(T24) 및 제 5 트랜지스터(T25)를 포함할 수 있다. 상기 제 4 트랜지스터(T24) 및 제 5 트랜지스터(T25)는 각각 엔모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T24)는 상기 제 1 비트라인(BLT) 및 상기 제 1 연결라인(BLTC)과 연결되고, 게이트로 상기 제 1 비트라인 격리 신호(BIST)를 수신할 수 있다. 상기 제 5 트랜지스터(T25)는 상기 제 2 비트라인(BLB) 및 상기 제 2 연결라인(BLBC)과 연결되고, 게이트로 상기 제 2 비트라인 격리 신호(BISB)를 수신할 수 있다.
도 3은 도 2에 도시된 센스앰프 전원 제어부(230)의 구성을 보여주는 도면이다. 도 3에서, 상기 센스앰프 전원 제어부(230)는 제 1 내지 제 6 트랜지스터(T31, T32, T33, T34, T35, T36)를 포함할 수 있다. 상기 제 1 트랜지스터(T31)는 게이트로 제 1 전원 제어신호(SBC1)를 수신하고, 드레인이 상기 내부전압(VINT)과 연결되며, 소스가 상기 비트라인 센스앰프(210)의 제 2 전원 단자(SB)와 연결될 수 있다. 상기 제 2 트랜지스터(T32)는 게이트로 상기 제 1 전원 제어신호의 반전 신호(SBC1B)를 수신하고, 드레인이 상기 제 1 프리차지 전압(VBLPL)과 연결되며, 소스가 상기 제 2 전원 단자(SB)와 연결될 수 있다. 상기 제 3 트랜지스터는 게이트로 제 2 전원 제어신호(SBC2)를 수신하고, 드레인이 상기 제 2 전원 단자(SB)와 연결되며, 소스가 접지전압(VSS)과 연결될 수 있다. 상기 제 4 트랜지스터(T34)는 게이트로 비트라인 균등화 신호(BLEQ)를 수신하고, 드레인이 제 1 프리차지 전압(VBLPL)과 연결되며, 소스가 상기 제 2 전원 단자(SB)와 연결될 수 있다. 상기 제 5 트랜지스터(T35)는 게이트로 상기 제 2 전원 제어신호(SBC2)를 수신하고, 드레인이 상기 내부전압(VINT)과 연결되며, 소스가 상기 비트라인 센스앰프(210)의 제 1 전원 단자(RTO)와 연결될 수 있다. 상기 제 6 트랜지스터(T36)는 게이트로 상기 제 2 전원 제어신호의 반전 신호(SBC2B)를 수신하고, 드레인이 상기 제 1 프리차지 전압(VBLPL)과 연결되며, 소스가 상기 제 1 전원 단자(RTO)와 연결될 수 있다. 따라서, 상기 센스앰프 전원 제어부(230)는 상기 제 1 및 제 2 전원 제어신호(SBC1, SBC2), 비트라인 균등화 신호(BLEQ)가 각각 인에이블될 때, 상기 제 1 및 제 2 전원 단자(RTO, SB)로 다양한 전원을 제공할 수 있다.
도 4는 도 2에 도시된 프리차지 전압 제어부(241)의 구성을 보여주는 도면이다. 도 4에서, 상기 프리차지 전압 제어부(241)는 제 1 및 제 2 트랜지스터(T41, T42)를 포함할 수 있다. 상기 제 1 트랜지스터(T41)는 게이트로 프리차지 전압 선택신호(BLPC)를 수신하고, 드레인이 제 2 프리차지 전압(VBLPH)과 연결되며, 소스가 상기 비트라인 프리차지부(242)와 연결될 수 있다. 상기 제 2 트랜지스터(T42)는 게이트로 상기 프리차지 전압 선택신호의 반전 신호(BLPCB)를 수신하고, 드레인이 제 1 프리차지 전압(VBLPL)과 연결되며, 소스가 상기 비트라인 프리차지부(242)와 연결될 수 있다.
도 5는 도 2에 도시된 반도체 장치(2)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 5를 참조하여, 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다. 먼저, T0에서, 비트라인 균등화 신호(BLEQ), 제 1 비트라인 프리차지 제어신호(BLPT), 제 2 비트라인 프리차지 제어신호(BLPB), 제 1 비트라인 격리 신호(BIST) 및 제 2 비트라인 격리 신호(BISB)가 모두 인에이블될 수 있다. 상기 프리차지 전압 제어부(241)는 디스에이블된 프리차지 전압 선택신호(BLPC)에 따라 제 1 프리차지 전압(VBLPL)을 상기 비트라인 프리차지부(242)로 제공하고, 상기 제 1 및 제 2 연결라인(BLTC, BLBC)과, 상기 제 1 및 제 2 비트라인(BLT, BLB)은 모두 제 1 프리차지 전압(VBLPL)의 레벨로 프리차지될 수 있다. 상기 메모리 장치(2)는 컨트롤러와 같은 외부 장치로부터 액티브 신호를 수신할 수 있다. 이 때, 상기 센스앰프 전원 제어부(230)는 상기 비트라인 균등화 신호(BLEQ)에 응답하여 상기 제 2 전원 단자(SB)로 제 1 프리차지 전압(VBLPL)을 제공하고, 상기 제 2 전원 제어신호(SBC2)에 응답하여 상기 제 1 전원 단자(RTO)로 제 1 프리차지 전압(VBLPL)을 제공할 수 있다. 따라서, 상기 비트라인 센스앰프(210)는 비활성화 상태가 될 수 있다.
T0-T1에서, 상기 비트라인 균등화 신호(BLEQ) 및 제 1 비트라인 프리차지 제어신호(BLPT)가 디스에이블될 수 있다. 따라서, 상기 제 1 및 제 2 연결라인(BLTC, BLBC)은 서로 분리될 수 있다. 또한, 상기 제 2 비트라인 격리 신호(BISB)가 디스에이블되어 상기 제 2 연결라인(BLBC)과 제 2 비트라인(BLB)이 분리될 수 있다.
T1-T3에서, 제 1 연결라인(BLTC) 및 제 1 비트라인(BLT)의 프리차지가 수행될 수 있다. T1-T2에서, 프리차지 전압 선택신호(BLPC)가 인에이블되고, 제 1 전원 제어신호(SBC1)가 인에이블될 수 있다. 상기 인에이블된 프리차지 제어신호(BLPC)에 응답하여 상기 프리차지 전압 제어부(241)로부터 제공된 제 2 프리차지 전압(VBLPH)은 상기 제 2 비트라인 프리차지부(242-2)를 통해 상기 제 2 연결라인(BLBC)과 제공되고, 상기 제 2 연결라인(BLBC)의 전압 레벨은 상기 제 2 프리차지 전압(VBLPH)의 레벨이 될 수 있다. 또한, 상기 센스앰프 전원 제어부(230)는 상기 인에이블된 제 1 전원 제어신호(SBC1)에 응답하여 상기 비트라인 센스앰프(210)의 제 2 전원 단자(SB)로 내부전압(VINT)을 제공할 수 있다. T2-T3에서, 상기 제 2 연결라인(BLB)은 제 2 프리차지 전압(VBLPH)의 레벨을 가지므로, 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 제 2 프리차지 전압(VBLPH)을 수신할 수 있다. 이 때, 상기 제 2 전원단자(SB)의 전압 레벨은 상기 내부전압(VINT) 레벨이므로, 상기 제 1 입력 단자(A)의 레벨은 상기 제 2 프리차지 전압(VBLPH)에서 상기 제 1 엔모스 트랜지스터(VthN1)의 문턱전압만큼 감소된 레벨(VBLPH-VthN1)로 설정될 수 있다. 따라서, 상기 제 1 연결라인(BLTC)의 전압 레벨은 VBLPH-VthN1이 되고, 상기 제 1 비트라인 선택부(251)에 의해 상기 제 1 연결라인과 연결된 상기 제 1 비트라인(BLT) 또한 VBLPH-VthN1으로 설정될 수 있다.
T3-T6에서, 상기 제 2 연결라인(BLBC) 및 상기 제 2 비트라인(BLB)의 프리차지가 수행될 수 있다. T3-T4에서, 제 1 비트라인 격리 신호(BIST)가 디스에이블되어 상기 제 1 비트라인(BLT)은 VBLPH-VthN1의 레벨을 가지면서 플로팅될 수 있고, 상기 제 2 비트라인 격리 신호(BISB)가 인에이블되어 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)이 연결될 수 있다. 또한, 상기 제 1 비트라인 프리차지 제어신호(BLPT)는 인에이블되고, 상기 제 2 비트라인 프리차지 제어신호(BLPB)는 디스에이블될 수 있다. 따라서, 상기 제 1 연결라인(BLTC)은 상기 제 2 프리차지 전압(VBLPH) 레벨이 될 수 있다. T4-T6에서, 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 제 2 프리차지 전압(VBLPH)을 수신하므로, 상기 제 2 입력 단자(B)의 레벨은 상기 제 2 프리차지 전압(VBLPH)에서 상기 제 2 엔모스 트랜지스터(VthN2)의 문턱전압만큼 감소된 레벨(VBLPH-VthN2)로 설정될 수 있다. T5에서, 특정 워드라인(WL)이 인에이블될 수 있고, 상기 제 1 비트라인(BLT)은 워드라인에 의해 선택된 메모리 셀과 차지 쉐어링될 수 있다.
T6-T7에서, 상기 제 1 비트라인 프리차지 제어신호(BLPT), 프리차지 전압 선택신호(BLPC) 및 제 1 전원 제어신호(SBC1)는 디스에이블되고, 상기 제 1 비트라인 격리 신호(BIST)가 다시 인에이블될 수 있다. T7-T8에서, 상기 비트라인 센스앰프(210)의 제 1 입력 단자(A)는 VBLPH-VthN1에서 차지 쉐어링에 의해 증가된 전압 레벨을 갖고, 상기 제 2 입력 단자(B)는 VBLPH-VthN2의 레벨을 가질 수 있다. 즉, 메모리 셀에 저장된 데이터가 1일 때, 차지 쉐어링에 의해 상기 제 1 입력 단자(A)는 상기 제 2 입력 단자(B)보다 높은 전압 레벨을 가질 수 있다. T8에서, 상기 제 2 전원 제어신호(SBC2)가 인에이블되고 상기 센스앰프 전원 제어부(230)는 상기 비트라인 센스앰프의 제 2 전원 단자(SB)로 접지전압을 제공하고, 상기 제 1 전원 단자(RTO)로 상기 내부전압(VINT)을 제공할 수 있다. 따라서, 상기 비트라인 센스앰프(210)는 활성화될 수 있다. 상기 비트라인 센스앰프(210)는 상기 제 1 및 제 2 입력 단자(A, B)의 전압 레벨을 감지 증폭할 수 있다. 트랜지스터의 구동 전류는 게이트와 소스 사이의 전압과 문턱 전압의 차이(Vgs-Vth)에 비례할 수 있다. 상기 비트라인 센스앰프(210)가 증폭 동작을 수행할 때, 상기 제 1 엔모스 트랜지스터(N1)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 2 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH+VCS-(VthN1+VthN2), VCS는 차지 쉐어링에 의해 증가된 전압임.)이 되고, 상기 제 2 엔모스 트랜지스터(N2)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 1 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH-(VthN2+VthN1))이 될 수 있다. 따라서, 상기 비트라인 센스앰프(910)가 활성화되었을 때 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 통해 흐를 수 있는 전류는 실질적으로 동일해질 수 있다. 결과적으로, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)가 서로 다른 공정 스큐 또는 오프셋을 갖더라도, 본 발명의 프리차지 동작에 따라 상기 미스매치가 보상될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 메모리 장치(6)는 복수의 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)과 연결되는 복수의 비트라인 센스앰프(611, 612, 61n)를 포함할 수 있다. 상기 복수의 비트라인(BLT0, BLT1, BLTn-1)은 도 1의 메모리 셀 어레이(110)에 배치되는 비트라인일 수 있고, 상기 복수의 비트라인(BLB0, BLB1, BLBn-1)은 메모리 셀 어레이(120)에 배치되는 비트라인일 수 있다. 상기 메모리 장치(6)는 도 2에 도시된 메모리 장치(2)의 구성이 비트라인의 개수에 대응하여 복수개가 구비된 것으로 이해될 수 있다. 상기 복수의 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)과 각각 연결되는 제 1 프리차지부(621, 622, 62n)는 상기 비트라인 균등화 신호(BLEQ)를 공통으로 수신할 수 있다. 상기 복수의 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)과 각각 연결되는 제 2 프리차지부(641, 642, 64n)는 상기 제 1 및 제 2 비트라인 프리차지 신호(BLPT, BLPB)를 공통으로 수신할 수 있고, 상기 프리차지 전압 선택신호(BLPC)에 따라 상기 제 2 프리차지 전압(VBLPH)을 공통으로 수신할 수 있다. 제 1 트랜지스터(T61)는 도 2의 프리차지 전압 제어부(241)의 일부 구성일 수 있고, 도 4에 도시된 제 1 트랜지스터(T41)에 대응될 수 있다.
상기 메모리 장치(6)는 프리차지 전압 조절부(680)를 더 포함할 수 있다. 상기 메모리 장치(6)는 상기 프리차지 전압 조절부(680)를 통해 상기 제 2 프리차지 전압(VBLPH)의 레벨을 조절할 수 있다. 각각의 비트라인 쌍과 연결되는 비트라인 센스앰프(611, 612, 61n)를 구성하는 엔모스 트랜지스터는 서로 다른 공정 스큐를 가질 수 있다. 예를 들어, 제 1 비트라인 쌍(BLT0, BLB0)과 연결된 비트라인 센스앰프(611)의 엔모스 트랜지스터는 빠른 공정 스큐를 갖는데 비해, 제 2 비트라인 쌍(BLT1, BLB1)과 연결된 비트라인 센스앰프(612)의 엔모스 트랜지스터는 느린 공정 스큐를 가질 수 있다. 상기 공정 스큐의 차이는 엔모스 트랜지스터의 문턱 전압 값이 차이로 나타날 수 있다. 상기 메모리 장치(6)의 동작 성능을 최적화하기 위해서, 상기 비트라인 센스앰프(611, 612, 61n)를 구성하는 모든 엔모스 트랜지스터의 문턱 전압의 평균 값을 고려하여 상기 제 2 프리차지 전압(VBLPH)의 레벨을 조절할 필요성이 있다. 상기 메모리 장치(6)는 상기 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 프리차지가 완료된 이후에, 상기 제 2 프리차지 전압(VBLPH)의 레벨을 조절하기 위한 동작을 추가적으로 수행할 수 있다.
상기 프리차지 전압 조절부(680)는 제 2 트랜지스터(T62), 전압 모니터링부(681) 및 전압 생성기(682)를 포함할 수 있다. 상기 제 2 트랜지스터(T62)는 모니터링 제어신호(VBLPHTR)에 응답하여 상기 제 2 프리차지부(641, 642, 64n)와 상기 전압 모니터링부(681)를 연결할 수 있다. 상기 전압 모니터링부(681)는 상기 제 2 트랜지스터(T62)를 통해 상기 제 2 프리차지부(641, 642, 64n)와 각각 연결될 수 있다. 상기 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 프리차지가 완료되면, 상기 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 전압 레벨을 모니터링하기 위해 상기 비트라인 균등화 신호(BLEQ)가 인에이블되고, 상기 제 1 및 제 2 비트라인 프리차지 제어신호(BLPT, BLPB)가 인에이블될 수 있다. 또한, 모니터링 제어신호(VBLPHTR)가 인에이블되고, 상기 전압 모니터링부(681)는 상기 복수의 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)과 연결될 수 있다. 따라서, 상기 전압 모니터링부(681)는 상기 복수의 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 전압 레벨을 모니터링할 수 있다. 상기 프리차지된 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 전압 레벨은 엔모스 트랜지스터의 문턱 전압에 따라 서로 다른 전압 레벨을 가질 수 있다. 따라서, 상기 전압 모니터링부(681)는 상기 비트라인 쌍(BLT0, BLB0, BLT1, BLB1, BLTn-1, BLBn-1)의 전압 레벨의 평균 값을 모니터링할 수 있다. 상기 전압 모니터링부(681)의 모니터링 결과는 상기 제 2 프리차지 전압(VBLPH)의 레벨을 조절하는데 사용될 수 있다. 예를 들어, 상기 프리차지된 비트라인 쌍의 전압 레벨의 평균 값이 기준 값보다 높은 경우, 상기 제 2 프리차지 전압(VBLPH)의 레벨은 낮게 조절될 수 있고, 상기 프리차지된 비트라인 쌍의 전압 레벨의 평균 값이 기준 값보다 낮은 경우, 상기 제 2 프리차지 전압(VBLPH)의 레벨은 높게 조절될 수 있다. 상기 기준 값은 메모리 장치(6)의 동작을 최적화시키기 위한 설정 값으로서, 임의로 설정될 수 있다. 상기 제 2 프리차지 전압(VBLPH)은 상기 전압 생성기(682)에 의해 조절될 수 있다. 예를 들어, 상기 전압 생성기(682)는 상기 전압 모니터링부(681)의 모니터링 결과에 기초하여 상기 제 2 프리차지 전압(VBLPH)의 레벨을 단계적으로 상승시키거나 하강시킬 수 있다. 상기 메모리 장치(6)는 상기 프리차지 전압 조절부(680)를 포함하여 상기 제 2 프리차지 전압 레벨(VBLPH)을 원하는 레벨로 조절할 수 있다. 따라서, 단일 칩 내에서 비트라인 센스앰프들의 동작 성능을 최적화시킬 수 있을 뿐만 아니라, 서로 다른 웨이퍼에서 제조된 칩들의 동작 성능도 최적화시킬 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치(7)의 구성을 보여주는 도면이다. 도 7에서, 상기 메모리 장치(7)는 비트라인 센스앰프(710), 제 1 프리차지부(720), 센스앰프 전원 제어부(730), 제 2 프리차지부(740) 및 제 3 프리차지부(750)를 포함할 수 있다. 상기 비트라인 센스앰프(710)는 제 1 및 제 2 입력 단자(A, B), 제 1 및 제 2 전원 단자(RTO, SB)를 포함할 수 있다. 상기 제 1 입력 단자(A)는 제 1 연결라인(BLTC) 및 제 1 비트라인(BLT)과 연결될 수 있고, 상기 제 2 입력 단자(B)는 제 2 연결라인(BLBC) 및 제 2 비트라인(BLB)과 연결될 수 있다. 상기 제 1 전원 단자(RTO) 및 상기 제 2 전원 단자(SB)는 상기 센스앰프 전원 제어부(730)와 연결될 수 있다. 상기 제 1 프리차지부(720)는 비트라인 균등화 신호(BLEQ)를 수신하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC)을 서로 연결할 수 있다. 상기 비트라인 센스앰프(710)는 크로스 커플드 연결된 제 1 및 제 2 피모스 트랜지스터(P1, P2)와 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 포함할 수 있다.
상기 센스앰프 전원 제어부(730)는 비트라인 균등화 신호(BLEQ) 및 전원 제어신호에 응답하여 복수의 전원을 상기 비트라인 센스앰프(710)의 제 1 및 제 2 전원 단자(RTO, SB)로 제공할 수 있다. 상기 전원 제어신호는 제 1 및 제 2 전원 제어신호(SBC1, SBC2)를 포함할 수 있고, 상기 복수의 전원은 내부전압(VINT), 제 1 프리차지 전압(VBLPL) 및 접지전압(VSS)을 포함할 수 있다. 상기 센스앰프 전원 제어부(730)는 상기 비트라인 균등화 신호(BLEQ)에 응답하여 상기 제 1 프리차지 전압(VBLPL)을 상기 비트라인 센스앰프(710)의 제 2 전원 단자(SB)로 제공할 수 있고, 상기 제 1 전원 제어신호(SBC1)에 응답하여 상기 제 2 전원 단자(SB)로 상기 내부전압(VINT) 및 제 1 프리차지 전압(VBLPL) 중 하나를 제공할 수 있으며, 상기 제 2 전원 제어신호(SBC2)에 응답하여 상기 제 2 전원 단자(SB)로 상기 접지전압(VSS)을 제공할 수 있다. 또한, 상기 센스앰프 전원 제어부(730)는 상기 제 2 전원 제어신호(SBC2)에 응답하여 상기 내부전압(VINT) 및 상기 제 1 프리차지 전압(VBLPL) 중 하나를 상기 비트라인 센스앰프(710)의 제 1 전원 단자(RTO)로 제공할 수 있다.
상기 제 2 프리차지부(740)는 상기 비트라인 균등화 신호(BLEQ)에 응답하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC)을 제 1 프리차지 전압(VBLPL)의 레벨로 설정할 수 있다. 상기 제 3 프리차지부(750)는 비트라인 프리차지 제어신호에 응답하여 상기 제 1 및 제 2 연결라인(BLTC, BLBC)으로 각각 제 2 프리차지 전압(VBLPH)을 제공할 수 있다. 상기 비트라인 프리차지 제어신호는 제 1 및 제 2 비트라인 프리차지 제어신호(BLPT, BLPB)를 포함할 수 있다. 상기 제 3 프리차지부(750)는 상기 제 1 비트라인 프리차지 제어신호(BLPT)에 응답하여 상기 제 1 연결라인(BLTC)으로 상기 제 2 프리차지 전압(VBLPH)을 제공할 수 있고, 상기 제 2 비트라인 프리차지 제어신호(BLPB)에 응답하여 상기 제 2 연결라인(BLBC)으로 상기 제 2 프리차지 전압(VBLPH)을 제공할 수 있다.
상기 메모리 장치(7)는 제 1 및 제 2 비트라인 선택부(761, 762)를 더 포함할 수 있다. 상기 제 1 비트라인 선택부(761)는 제 1 비트라인 격리 신호(BIST)에 응답하여 상기 제 1 연결라인(BLTC)과 상기 제 1 비트라인(BLT)을 연결할 수 있다. 상기 제 2 비트라인 선택부(762)는 제 2 비트라인 격리 신호(BISB)에 응답하여 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)을 연결할 수 있다. 상기 메모리 장치(7)의 구성요소들은 상기 제 2 및 제 3 프리차지부(740, 750)를 제외하고는 도 2에 도시된 메모리 장치(2)의 구성요소들과 실질적으로 동일할 수 있다. 상기 제 2 및 제 3 프리차지부(740, 750)는 도 2의 제 2 프리차지부(240)와 유사하게 기능할 수 있다. 상기 제 3 프리차지부(750)는 도 2의 비트라인 프리차지부(242)와 대응될 수 있다.
도 8은 도 7에 도시된 메모리 장치(7)의 동작을 보여주는 타이밍도이다. 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 메모리 장치(7)의 동작을 설명하면 다음과 같다. T0에서, 비트라인 균등화 신호(BLEQ), 제 1 비트라인 격리 신호(BIST) 및 제 2 비트라인 격리 신호(BISB)가 모두 인에이블될 수 있다. 상기 제 1 프리차지부(720) 및 상기 제 2 프리차지부(740)에 의해 상기 제 1 및 제 2 비트라인(BLT, BLB)은 모두 제 1 프리차지 전압(VBLPL)의 레벨로 프리차지될 수 있다. 상기 메모리 장치(7)는 컨트롤러와 같은 외부 장치로부터 액티브 신호를 수신할 수 있다. T0-T1에서, 상기 비트라인 균등화 신호(BLEQ)가 디스에이블될 수 있다. 따라서, 상기 제 1 및 제 2 연결라인(BLTC, BLBC)은 서로 분리될 수 있다. 또한, 상기 제 2 비트라인 격리 신호(BISB)가 디스에이블되어 상기 제 2 연결라인(BLBC)과 제 2 비트라인(BLB)이 분리될 수 있다.
T1-T3에서, 제 1 연결라인(BLTC) 및 제 1 비트라인(BLT)의 프리차지가 수행될 수 있다. T1-T2에서, 제 2 비트라인 프리차지 제어신호(BLPB)가 인에이블될 수 있다. 따라서, 상기 제 3 프리차지부(750)는 상기 제 2 연결라인(BLBC)의 전압 레벨을 상기 제 2 프리차지 전압(VBLPH)의 레벨로 만들 수 있다. 또한, 상기 센스앰프 전원 제어부(730)는 상기 비트라인 센스앰프(710)의 제 2 전원 단자(SB)로 내부전압을 제공할 수 있다. T2-T3에서, 상기 제 2 연결라인(BLBC)은 제 2 프리차지 전압(VBLPH)의 레벨을 가지므로, 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 제 2 프리차지 전압(VBLPH)을 수신할 수 있다. 이 때, 상기 제 2 전원 단자(SB)의 전압 레벨은 상기 내부전압(VINT)의 레벨이므로, 상기 제 1 입력 단자(A)의 레벨은 상기 제 2 프리차지 전압(VBLPH)에서 상기 제 1 엔모스 트랜지스터(VthN1)의 문턱전압만큼 감소된 레벨(VBLPH-VthN1)로 설정될 수 있다. 따라서, 상기 제 1 연결라인(BLTC)의 전압 레벨은 VBLPH-VthN1이 되고, 상기 제 1 비트라인 선택부(761)에 의해 상기 제 1 연결라인(BLTC)과 연결된 상기 제 1 비트라인(BLT) 또한 VBLPH-VthN1으로 설정될 수 있다.
T3-T6에서, 상기 제 2 연결라인(BLBC) 및 상기 제 2 비트라인(BLB)의 프리차지가 수행될 수 있다. T3-T4에서, 제 1 비트라인 격리 신호(BIST)가 디스에이블되어 상기 제 1 비트라인(BLT)은 VBLPH-VthN1의 레벨을 가지면서 플로팅될 수 있고, 상기 제 2 비트라인 격리 신호(BISB)가 인에이블되어 상기 제 2 연결라인(BLBC)과 상기 제 2 비트라인(BLB)이 연결될 수 있다. 또한, 상기 제 1 비트라인 프리차지 제어신호(BLPT)는 인에이블되고, 상기 제 2 비트라인 프리차지 제어신호(BLPB)는 디스에이블될 수 있다. 따라서, 상기 제 3 프리차지부(750)는 상기 제 1 연결라인(BLTC)을 상기 제 2 프리차지 전압(VBLPH)의 레벨로 만들 수 있다. T4-T6에서, 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 제 2 프리차지 전압(VBLPH)을 수신하므로, 상기 제 2 입력 단자(B)의 레벨은 상기 제 2 프리차지 전압(VBLPH)에서 상기 제 2 엔모스 트랜지스터(VthN2)의 문턱전압만큼 감소된 레벨(VBLPH-VthN2)로 설정될 수 있다. T5에서, 워드라인이 인에이블될 수 있고, 상기 제 1 비트라인(BLT)은 워드라인에 의해 선택된 메모리 셀과 차지 쉐어링될 수 있다.
T6-T7에서, 상기 제 1 비트라인 프리차지 제어신호(BLPT)는 디스에이블되고, 상기 제 1 비트라인 격리 신호(BIST)가 다시 인에이블될 수 있다. T7-T8에서, 상기 비트라인 센스앰프(710)의 제 1 입력 단자(A)는 VBLPH-VthN1에서 차지 쉐어링에 의해 약간 증가된 전압 레벨을 갖고, 상기 제 2 입력 단자(B)는 VBLPH-VthN2의 레벨을 가질 수 있다. T8에서, 상기 센스앰프 전원 제어부(730)는 상기 비트라인 센스앰프(710)의 제 2 전원 단자(SB)로 접지전압을 제공하고, 제 1 전원 단자(RTO)로 상기 내부전압(VINT)을 제공할 수 있다. 따라서, 상기 비트라인 센스앰프(710)는 상기 제 1 및 제 2 연결라인 또는 제 1 및 제 2 입력 단자의 전압 레벨을 감지 증폭할 수 있다. 트랜지스터의 구동 전류는 게이트와 소스 사이의 전압과 문턱 전압의 차이(Vgs-Vth)에 비례할 수 있다. 상기 비트라인 센스앰프(710)가 증폭 동작을 수행할 때, 상기 제 1 엔모스 트랜지스터(N1)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 2 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH+VCS-(VthN1+VthN2), VCS는 차지 쉐어링에 의해 증가된 전압임.)이 되고, 상기 제 2 엔모스 트랜지스터(N2)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 1 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH-(VthN2+VthN1))이 될 수 있다. 따라서, 상기 비트라인 센스앰프(710)가 활성화되었을 때 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 통해 흐를 수 있는 전류는 실질적으로 동일해질 수 있다. 결과적으로, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)가 서로 다른 공정 스큐 또는 오프셋을 갖더라도, 본 발명의 프리차지 동작에 따라 상기 미스매치가 보상될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치(9)의 구성을 보여주는 도면이다. 도 9에서, 상기 메모리 장치(9)는 비트라인 센스앰프(910), 제 1 프리차지부(920), 센스앰프 전원 제어부(930), 제 2 프리차지부(940) 및 제 3 프리차지부(950)를 포함할 수 있다. 상기 비트라인 센스앰프(910), 제 1 프리차지부(920) 및 센스앰프 전원 제어부(930)는 도 2 및 도 7에 도시된 메모리 장치의 구성요소들과 실질적으로 동일할 수 있고, 이에 대한 상세한 설명은 생략하기로 한다.
상기 제 2 프리차지부(940)는 프리차지 전압 선택신호(BLPC) 및 제 1 프리차지 제어신호(BLPG)에 응답하여 상기 비트라인 센스앰프(910)로 제 1 및 제 2 프리차지 전압(VBLPL, VBLPH) 중 하나를 제공할 수 있다. 상기 제 2 프리차지부(940)는 프리차지 전압 제어부(941) 및 게이트 제어부(942)를 포함할 수 있다. 상기 프리차지 전압 제어부(941)는 상기 프리차지 전압 선택신호(BLPC)에 응답하여 제 1 및 제 2 프리차지 전압(VBLPL, VBLPH) 중 하나를 상기 게이트 제어부(942)로 제공할 수 있다. 예를 들어, 상기 프리차지 전압 제어부(941)는 상기 프리차지 전압 선택신호(BLPC)가 인에이블되었을 때 상기 게이트 제어부(942)로 제 2 프리차지 전압(VBLPH)을 제공할 수 있고, 상기 프리차지 전압 선택신호(BLPC)가 디스에이블되었을 때 상기 게이트 제어부(942)로 제 1 프리차지 전압(VBLPL)을 제공할 수 있다. 상기 게이트 제어부(942)는 제 1 프리차지 제어신호(BLPG)에 응답하여 상기 비트라인 센스앰프(910)를 구성하는 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트를 연결하고, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트로 상기 프리차지 전압 제어부(941)로부터 제공된 전압을 인가할 수 있다.
상기 제 3 프리차지부(950)는 제 2 프리차지 제어신호(BISO)에 응답하여 상기 비트라인 센스앰프의 크로스 커플드 연결을 차단시킬 수 있다. 즉, 상기 제 3 프리차지부(950)는 상기 비트라인 센스앰프(910)의 각각 제 1 및 제 2 입력 단자(A, B)와 상기 비트라인 센스앰프(910)의 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트 사이의 연결을 차단시킬 수 있다. 상기 제 3 프리차지부(950)는 상기 제 2 프리차지 제어신호(BISO)가 인에이블되면 상기 제 1 입력 단자(A)와 상기 제 2 엔모스 트랜지스터(N2)의 게이트를 연결하고, 상기 제 2 입력 단자(B)와 상기 제 1 엔모스 트랜지스터(N1)의 게이트를 연결할 수 있다. 상기 제 3 프리차지부(950)는 상기 제 2 프리차지 제어신호(BISO)가 디스에이블되면 상기 제 1 입력 단자(A)와 상기 제 2 엔모스 트랜지스터(N2)의 게이트를 분리시키고, 상기 제 2 입력 단자(B)와 상기 제 1 엔모스 트랜지스터(N1)의 게이트를 분리시킬 수 있다. 상기 메모리 장치(9)의 상기 제 3 프리차지부(950)는 도 2 및 도 7의 메모리 장치(2, 7)가 포함하는 제 1 및 제 2 비트라인 선택부(251, 252, 761, 762)의 구성 및 기능을 대체할 수 있다.
도 9에서, 상기 게이트 제어부(942)는 제 1 및 제 2 트랜지스터(T91, T92)를 포함할 수 있다. 상기 제 1 트랜지스터(T91)는 게이트로 상기 제 1 프리차지 제어신호(BLPG)를 수신하고, 소스 및 드레인 중 하나가 상기 제 1 엔모스 트랜지스터(N1)의 게이트와 연결될 수 있고, 소스 및 드레인 중 나머지 하나가 상기 프리차지 전압 제어부(941)와 연결될 수 있다. 상기 제 2 트랜지스터(T92)는 게이트로 상기 제 1 프리차지 제어신호(BLPG)를 수신하고, 소스 및 드레인 중 하나가 상기 제 2 엔모스 트랜지스터(N2)의 게이트와 연결될 수 있고, 소스 및 드레인 중 나머지 하나가 상기 프리차지 전압 제어부(941)와 연결될 수 있다.
상기 제 3 프리차지부(950)는 제 3 및 제 4 트랜지스터(T93, T94)를 포함할 수 있다. 상기 제 3 트랜지스터(T93)는 게이트로 상기 제 2 프리차지 제어신호(BISO)를 수신하고, 소스 및 드레인 중 하나가 상기 제 2 엔모스 트랜지스터(N2)의 게이트와 연결되며, 소스 및 드레인 중 나머지 하나가 상기 제 1 입력 단자(A)와 연결될 수 있다. 상기 제 4 트랜지스터(T94)는 게이트로 상기 제 2 프리차지 제어신호(BISO)를 수신하고, 소스 및 드레인 중 하나가 상기 제 1 엔모스 트랜지스터(N1)의 게이트와 연결되며, 소스 및 드레인 중 나머지 하나가 상기 제 2 입력 단자(B)와 연결될 수 있다.
도 10은 도 9에 도시된 메모리 장치(9)의 동작을 보여주는 타이밍도이다. 도 9 및 도 10을 참조하여 본 발명의 실시예에 따른 메모리 장치(9)의 동작을 설명하면 다음과 같다. T0-T1에서, 비트라인 균등화 신호(BLEQ), 제 1 프리자치 제어신호(BLPG) 및 제 2 프리차지 제어신호(BISO)가 인에이블되고, 상기 프리차지 전압 선택신호(BLPC)는 디스에이블 상태일 수 있다. 상기 센스앰프 전원 제어부(930)는 상기 제 1 및 제 2 전원 단자(RTO, SB)로 제 1 프리차지 전압(VBLPL)을 제공할 수 있다. T1-T2에서, 상기 비트라인 균등화 신호(BLEQ)가 디스에이블되고, 상기 제 1 및 제 2 비트라인(BLT, BLB)은 분리될 수 있다. 상기 제 2 프리차지 제어신호(BISO)가 디스에이블되고, 상기 제 3 프리차지부(950)는 상기 제 1 입력 단자(A)와 상기 제 2 엔모스 트랜지스터(N2)의 게이트를 분리시키고, 상기 제 2 입력 단자(B)와 상기 제 1 엔모스 트랜지스터(N1)의 게이트를 분리시킬 수 있다. 또한, 상기 프리차지 전압 선택신호(BLPC)가 인에이블될 수 있다. 따라서, 상기 제 2 프리차지부(940)는 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트로 상기 제 2 프리차지 전압(VBLPH)을 인가할 수 있다. 상기 센스앰프 전원 제어부(930)는 상기 제 2 전원 단자(SB)로 내부전압(VINT)을 제공할 수 있다.
T2-T3에서, 상기 제 1 및 제 2 비트라인(BLT, BLB)의 프리차지가 수행될 수 있다. 상기 비트라인 센스앰프(910)의 제 2 전원 단자(SB)는 상기 내부전압(VINT)을 수신하고, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트로 상기 제 2 프리차지 전압(VBLPH)이 인가되므로, 상기 제 1 비트라인(BLT)의 전압 레벨은 제 2 프리차지 전압(VBLPH)에서 상기 제 1 엔모스 트랜지스터(VthN1)의 문턱 전압만큼 감소된 레벨(VBLPH-VthN1)이 될 수 있다. 마찬가지로, 상기 제 2 비트라인(BLB)의 전압 레벨도 제 2 프리차지 전압(VBLPH)에서 제 2 엔모스 트랜지스터(N2)의 문턱 전압만큼 감소된 레벨(VBLPH-VthN2)이 될 수 있다.
T3-T4에서, 상기 프리차지 전압 선택신호(BLPC)가 디스에이블되고, 워드라인(WL)이 인에이블될 수 있다. 상기 센스앰프 전원 제어부(930)는 상기 제 2 전원 단자(SB)로 상기 제 1 프리차지 전압(VBLPL)을 제공할 수 있다. T4-T5에서, 워드라인(WL)이 인에이블되면서, 상기 제 1 비트라인(BLT)은 상기 워드라인(WL)과 연결된 메모리 셀에 저장된 데이터에 따라 차지 쉐어링될 수 있다.
T5-T6에서, 상기 제 1 프리차지 제어신호(BLPG)가 디스에이블되고, 상기 제 2 프리차지 제어신호(BISO)가 인에이블될 수 있다. 따라서, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)의 게이트는 서로 분리되고, 상기 제 1 입력 단자(A)와 상기 제 2 엔모스 트랜지스터(N2)의 게이트가 연결되고, 상기 제 2 입력 단자(B)와 상기 제 1 엔모스 트랜지스터(N1)의 게이트가 연결될 수 있다.
T6에서, 상기 센스앰프 전원 제어부(930)는 상기 비트라인 센스앰프(910)의 제 1 전원 단자(RTO)로 내부전압(VINT)을 제공하고, 상기 제 2 전원 단자(SB)로 접지전압(VSS)을 제공할 수 있다. 따라서, 상기 비트라인 센스앰프(910)는 활성화되고, 상기 제 1 비트라인(BLT)과 제 2 비트라인(BLB)의 전압 레벨을 감지 증폭할 수 있다. 트랜지스터의 구동 전류는 게이트와 소스 사이의 전압과 문턱 전압의 차이(Vgs-Vth)에 비례할 수 있다. 상기 비트라인 센스앰프(910)가 증폭 동작을 수행할 때, 상기 제 1 엔모스 트랜지스터(N1)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 2 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH+VCS-(VthN1+VthN2), VCS는 차지 쉐어링에 의해 증가된 전압임.)이 되고, 상기 제 2 엔모스 트랜지스터(N2)의 Vgs-Vth는 프리차지 동작으로 설정된 전압 레벨에서 상기 제 1 엔모스 트랜지스터의 문턱전압만큼 감소된 레벨(VBLPH-(VthN2+VthN1))이 될 수 있다. 따라서, 상기 비트라인 센스앰프(910)가 활성화되었을 때 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 통해 흐를 수 있는 전류는 실질적으로 동일해질 수 있다. 결과적으로, 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)가 서로 다른 공정 스큐 또는 오프셋을 갖더라도, 본 발명의 프리차지 동작에 따라 상기 미스매치가 보상될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 제 1 및 제 2 비트라인과 연결되고, 제 1 전원 단자 및 제 2 전원 단자를 포함하는 비트라인 센스앰프;
    비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 제 1 프리차지부;
    전원 제어신호에 응답하여, 상기 제 1 전원 단자로 내부전압 및 제 1 프리차지 전압을 선택적으로 제공하고, 상기 제 2 전원 단자로 상기 내부전압, 상기 제 1 프리차지 전압 및 접지전압을 선택적으로 제공하는 센스앰프 전원 제어부; 및
    프리차지 제어신호에 기초하여 상기 제 1 및 제 2 비트라인의 전압 레벨을 개별적으로 변화시키는 제 2 프리차지부를 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전원 제어신호는 제 1 및 제 2 전원 제어신호를 포함하며,
    상기 센스앰프 전원 제어부는 상기 제 1 전원 제어신호에 응답하여 상기 내부전압 및 상기 제 1 프리차지 전압 중 하나를 상기 제 2 전원 단자로 제공하고, 상기 제 2 전원 제어신호에 응답하여 상기 접지전압을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 제 2 전원 제어신호에 응답하여 상기 제 1 프리차지 전압 및 상기 내부전압 중 하나를 상기 제 1 전원 단자로 제공하는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 비트라인 균등화 신호에 응답하여 제 1 프리차지 전원을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 프리차지 제어신호는 프리차지 전압 선택 신호, 제 1 비트라인 프리차지 제어신호 및 제 2 비트라인 프리차지 제어신호를 포함하고,
    상기 제 2 프리차지부는 상기 프리차지 전압 선택 신호에 응답하여 제 1 및 제 2 프리차지 전압 중 하나를 제공하는 프리차지 전압 제어부; 및
    상기 제 1 및 제 2 비트라인 프리차지 제어신호에 응답하여 상기 프리차지 전압 제어부로부터 제공된 전압을 상기 제 1 및 제 2 비트라인과 연결하는 비트라인 프리차지부를 포함하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 비트라인 프리차지부는 상기 제 1 비트라인 프리차지 제어신호에 응답하여 상기 프리차지 전압 제어부로부터 제공된 전압을 상기 제 1 비트라인으로 연결하는 제 1 비트라인 프리차지부; 및
    상기 제 2 비트라인 프리차지 제어신호에 응답하여 상기 프리차지 전압 제어부로부터 제공된 전압을 상기 제 2 비트라인으로 연결하는 제 2 비트라인 프리차지부를 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 2 프리차지 전압은 상기 제 1 프리차지 전압보다 높은 레벨을 갖는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    제 1 비트라인 격리 신호에 응답하여 상기 비트라인 센스앰프와 상기 제 1 비트라인을 선택적으로 연결하는 제 1 비트라인 선택부; 및
    제 2 비트라인 격리 신호에 응답하여 상기 비트라인 센스앰프와 상기 제 2 비트라인을 선택적으로 연결하는 제 2 비트라인 선택부를 더 포함하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    모니터링 제어신호에 응답하여 프리차지된 제 1 및 제 2 비트라인의 전압 레벨을 모니터링하여 상기 제 2 프리차지 전압 레벨을 조절하는 프리차지 전압 조절부를 더 포함하는 메모리 장치.
  10. 제 1 및 제 2 비트라인과 연결되고, 제 1 전원 단자 및 제 2 전원 단자를 포함하는 비트라인 센스앰프;
    비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 제 1 프리차지부;
    전원 제어신호에 응답하여, 상기 제 1 전원 단자로 내부전압 및 제 1 프리차지 전압을 선택적으로 제공하고, 상기 제 2 전원 단자로 상기 내부전압, 상기 제 1 프리차지 전압 및 접지전압을 선택적으로 제공하는 센스앰프 전원 제어부;
    비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인으로 제 1 프리차지 전압을 제공하는 제 2 프리차지부; 및
    비트라인 프리차지 제어신호에 응답하여 상기 제 1 및 제 2 비트라인으로 제 2 프리차지 전압을 제공하여 상기 제 1 및 제 2 비트라인의 전압 레벨을 개별적으로 변화시키는 제 3 프리차지부를 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 전원 제어신호는 제 1 및 제 2 전원 제어신호를 포함하며,
    상기 센스앰프 전원 제어부는 상기 제 1 전원 제어신호에 응답하여 상기 내부전압 및 상기 제 1 프리차지 전압 중 하나를 상기 제 2 전원 단자로 제공하고, 상기 제 2 전원 제어신호에 응답하여 상기 접지전압을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 제 2 전원 제어신호에 응답하여 상기 제 1 프리차지 전압 및 상기 내부전압 중 하나를 상기 제 1 전원 단자로 제공하는 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 비트라인 균등화 신호에 응답하여 제 1 프리차지 전원을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 비트라인 프리차지 제어신호는 제 1 및 제 2 비트라인 프리차지 제어신호를 포함하고,
    상기 제 3 프리차지부는 상기 제 1 비트라인 프리차지 제어신호에 응답하여 상기 제 2 프리차지 전압을 상기 제 1 비트라인으로 제공하고, 상기 제 2 비트라인 프리차지 제어신호에 응답하여 상기 제 2 프리차지 전압을 상기 제 2 비트라인으로 제공하는 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 프리차지 전압은 상기 제 1 프리차지 전압보다 높은 레벨을 갖는 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    제 1 비트라인 격리 신호에 응답하여 상기 비트라인 센스앰프와 상기 제 1 비트라인을 선택적으로 연결하는 제 1 비트라인 선택부; 및
    제 2 비트라인 격리 신호에 응답하여 상기 비트라인 센스앰프와 상기 제 2 비트라인을 선택적으로 연결하는 제 2 비트라인 선택부를 더 포함하는 메모리 장치.
  17. 크로스 커플드 연결된 복수의 트랜지스터, 제 1 전원 단자, 제 2 전원 단자, 제 1 비트라인과 연결되는 제 1 입력 단자 및 제 2 비트라인과 연결되는 제 2 입력 단자를 포함하는 비트라인 센스앰프;
    비트라인 균등화 신호에 응답하여 상기 제 1 및 제 2 비트라인을 연결하는 제 1 프리차지부;
    전원 제어신호에 응답하여, 상기 제 1 전원 단자로 내부전압 및 제 1 프리차지 전압을 선택적으로 제공하고, 상기 제 2 전원 단자로 상기 내부전압, 상기 제 1 프리차지 전압 및 접지전압을 선택적으로 제공하는 센스앰프 전원 제어부;
    프리차지 전압 선택신호 및 제 1 프리차지 제어신호에 응답하여 상기 비트라인 센스앰프로 제 1 및 제 2 프리차지 전압 중 하나를 제공하는 제 2 프리차지부; 및
    제 2 프리차지 제어신호에 응답하여 상기 복수의 트랜지스터의 게이트와 상기 제 1 및 제 2 입력 단자의 연결을 차단하는 제 3 프리차지부를 포함하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 전원 제어신호는 제 1 및 제 2 전원 제어신호를 포함하며,
    상기 센스앰프 전원 제어부는 상기 제 1 전원 제어신호에 응답하여 상기 내부전압 및 상기 제 1 프리차지 전압 중 하나를 상기 제 2 전원 단자로 제공하고, 상기 제 2 전원 제어신호에 응답하여 상기 접지전압을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 제 2 전원 제어신호에 응답하여 상기 제 1 프리차지 전압 및 상기 내부전압 중 하나를 상기 제 1 전원 단자로 제공하는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 센스앰프 전원 제어부는 상기 비트라인 균등화 신호에 응답하여 제 1 프리차지 전원을 상기 제 2 전원 단자로 제공하는 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 비트라인 센스앰프는 크로스 커플드(cross-coupled) 연결되고, 제 1 전원 단자와 상기 제 1 및 제 2 입력 단자 사이에 연결되는 제 1 및 제 2 피모스 트랜지스터와,
    제 2 전원 단자와 상기 제 1 및 제 2 입력 단자 사이에 연결되는 제 1 및 제 2 엔모스 트랜지스터를 포함하고,
    상기 제 3 프리차지부는 상기 제 2 프리차지 제어신호에 응답하여 상기 제 1 엔모스 트랜지스터의 게이트를 상기 제 2 입력 단자와 분리시키고, 상기 제 2 엔모스 트랜지스터의 게이트를 상기 제 1 입력 단자와 분리시키는 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제 2 프리차지 제어부는 상기 복수의 트랜지스터의 게이트와 상기 제 1 및 제 2 입력 단자의 연결이 차단되었을 때 상기 제 2 프리차지 전압을 상기 비트라인 센스앰프로 제공하는 메모리 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 제 2 프리차지 전압은 상기 제 1 프리차지 전압보다 높은 레벨을 갖는 메모리 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10236036B2 (en) * 2017-05-09 2019-03-19 Micron Technology, Inc. Sense amplifier signal boost
KR20190053676A (ko) 2017-11-10 2019-05-20 삼성전자주식회사 메모리 셀 어레이를 프리차지하는 메모리 회로 및 이를 포함하는 메모리 장치
KR20190073102A (ko) * 2017-12-18 2019-06-26 삼성전자주식회사 비트 라인 감지 증폭기, 반도체 메모리 장치, 그리고 그것의 멀티 비트 데이터의 센싱 방법
JP6576510B1 (ja) * 2018-05-25 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのテスト読書き方法
US10573372B2 (en) * 2018-05-31 2020-02-25 Micron Technology, Inc. Sensing operations in memory by comparing inputs in a sense amplifier
US10566036B2 (en) 2018-06-15 2020-02-18 Micron Technology, Inc. Apparatuses and method for reducing sense amplifier leakage current during active power-down
CN110619903B (zh) * 2018-06-19 2021-09-07 华邦电子股份有限公司 存储装置及其测试读写方法
KR102167831B1 (ko) * 2018-06-21 2020-10-21 윈본드 일렉트로닉스 코포레이션 메모리 디바이스 및 그의 테스트 읽기 쓰기 방법
US10566034B1 (en) 2018-07-26 2020-02-18 Winbond Electronics Corp. Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels
US11264115B2 (en) * 2020-06-26 2022-03-01 Advanced Micro Devices, Inc. Integrated circuit memory with built-in self-test (BIST)
CN112992200B (zh) 2021-03-24 2022-05-17 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
CN115565568B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构
CN115691587B (zh) * 2022-10-31 2024-05-17 长鑫存储技术有限公司 灵敏放大器及控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006127723A (ja) * 2004-10-30 2006-05-18 Hynix Semiconductor Inc 低電圧用半導体メモリ装置及びその駆動方法
JP2007048436A (ja) * 2005-08-08 2007-02-22 Samsung Electronics Co Ltd 半導体メモリ装置及びそのビットライン制御方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325335A (en) * 1991-05-30 1994-06-28 Integrated Device Technology, Inc. Memories and amplifiers suitable for low voltage power supplies
JP3241280B2 (ja) * 1996-11-19 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置
KR100224685B1 (ko) * 1997-01-30 1999-10-15 윤종용 비트라인 제어회로 및 방법
KR100282045B1 (ko) * 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
KR100911872B1 (ko) * 2003-04-29 2009-08-11 주식회사 하이닉스반도체 비트 라인 센스 앰프
JP2005135458A (ja) * 2003-10-28 2005-05-26 Renesas Technology Corp 半導体記憶装置
KR20070069543A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 메모리 소자 및 비트라인 감지증폭기 구동 방법
KR100655085B1 (ko) * 2006-01-27 2006-12-08 삼성전자주식회사 비트라인 전압 커플링 감소기능을 갖는 반도체 메모리 장치
KR100927402B1 (ko) * 2007-11-05 2009-11-19 주식회사 하이닉스반도체 반도체 메모리 소자
JP4987896B2 (ja) * 2009-03-18 2012-07-25 株式会社東芝 半導体記憶装置
US20110044121A1 (en) * 2009-08-20 2011-02-24 Kim Joung-Yeal Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier
KR101143442B1 (ko) * 2009-09-30 2012-05-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 테스트 방법
US20110133809A1 (en) 2009-12-03 2011-06-09 Elpida Memory, Inc. Semiconductor device and method for cancelling offset voltage of sense amplifier
KR101051168B1 (ko) * 2009-12-30 2011-07-21 주식회사 하이닉스반도체 집적 회로 어레이
US8598912B2 (en) 2010-06-14 2013-12-03 Micron Technology, Inc. Transistor voltage threshold mismatch compensated sense amplifiers and methods for precharging sense amplifiers
JP2013062380A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体記憶装置の製造方法
KR20130038030A (ko) * 2011-10-07 2013-04-17 삼성전자주식회사 반도체 메모리 장치
US8599633B2 (en) * 2012-05-06 2013-12-03 Elite Semiconductor Memory Technology Inc. Method for reducing standby current of semiconductor memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006127723A (ja) * 2004-10-30 2006-05-18 Hynix Semiconductor Inc 低電圧用半導体メモリ装置及びその駆動方法
JP2007048436A (ja) * 2005-08-08 2007-02-22 Samsung Electronics Co Ltd 半導体メモリ装置及びそのビットライン制御方法

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