JP2006127723A - 低電圧用半導体メモリ装置及びその駆動方法 - Google Patents

低電圧用半導体メモリ装置及びその駆動方法 Download PDF

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Abstract

【課題】 入力される電源電圧が低い状態でも高速に動作し、ブリード電流を発生させず、電流の浪費を低減できる半導体メモリ装置を提供すること。
【解決手段】 電源電圧及び接地電圧を印加されて動作する半導体メモリ装置であって、第１ビットライン（ＢＬ）にデータ信号を出力する第１セルアレイ（３００ａ）と、第２ビットライン（／ＢＬ）にデータ信号を出力する第２セルアレイ（３００ｂ）と、第１ビットライン（ＢＬ）または第２ビットライン（／ＢＬ）にデータ信号が出力された場合、電源電圧よりも高い高電圧を利用して、第１及び第２ビットライン（ＢＬ、／ＢＬ）に印加された信号の差を感知増幅するビットラインセンスアンプ（２１０）と、高電圧を供給する第１センスアンプ電源供給部（２２０ａ）とを備える。
【選択図】図８

Description

本発明は、半導体メモリ装置及びその駆動方法に関し、特に、半導体メモリ装置の電源電圧が低い時にも効率的に動作することができる低電圧用半導体メモリ装置及び及びその駆動方法に関する。
図１は、従来の技術に係る半導体メモリ装置の構成を示すブロック図である。
図１に示されているように、従来の通常のメモリ装置は、受信するローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）をデコードして出力するローアドレス入力部２０と、受信するカラムアドレス（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）をデコードして出力するカラムアドレス入力部３０と、複数の単位セルから構成されるセルアレイ１１０、１２０、１３０、１４０をそれぞれ複数備え、さらに、ローアドレス入力部２０及びカラムアドレス入力部３０から出力される信号に該当するデータを出力するセル領域１００と、セル領域１００から出力されるデータを外部に出力し、外部から入力されるデータをセル領域１００に伝達するデータ入出力部４０とを備える。
セル領域１００は、セルアレイ１１０、１２０、１３０、１４０などから出力されるデータ信号を増幅してデータ出力部４０に出力するセンスアンプ部１５０、１６０を備える。
また、セル領域１００の各セルアレイ１１０、１２０、１３０、１４０は、複数の単位セルを備える。
センスアンプ部１５０、１６０は、メモリ装置が読み出し動作時には、上述したようにセルアレイ１１０、１２０、１３０、１４０に伝達されるデータ信号を感知増幅してデータ入出力部４０に出力し、メモリ装置が書き込み動作時には、データ入出力部４０から伝達されたデータをラッチし、セルアレイ１１０、１２０、１３０、１４０に伝達する役割をする。
図２は、従来の技術に係る半導体メモリ装置の一部を示すブロック図であり、特にセルアレイの構成を示すブロック図である。
図２に示されているように、半導体メモリ装置のセルアレイ１１０は、複数のワードラインＷＬ０、ＷＬ１、ＷＬ２、．．．と複数のビットラインＢＬ、／ＢＬとを備え、それらが交差する点（ノード）ごとに１つの単位セルを備えている。
１つの単位セルＣＥＬＬ１は、スイッチの役割をするＭＯＳトランジスタ（例えば、Ｍ０）とキャパシタ（例えば、Ｃ０）とから構成される。単位セルを構成するＭＯＳトランジスタＭ０は、ゲートがワードラインＷＬ０と接続され、ソース及びドレインの一方がビットラインＢＬに、他方がキャパシタＣ０に接続されている。キャパシタＣ０は、一端がＭＯＳトランジスタＭ０と接続され、他端にはプレート電圧ＰＬが印加される。
隣接するワードラインＷＬ０、ＷＬ１に接続される２つの単位セルＣＥＬＬ１、ＣＥＬＬ２は、対をなしており、１つのビットラインＢＬに共通して接続されている。２つのビットラインＢＬ、／ＢＬはセルアレイの一方に装備されるセンスアンプ部１５０内部のビットラインセンスアンプ１５２ａに接続されている。
例えば、単位セルＣＥＬＬ１のデータを読み出すには、ワードラインＷＬ０が選択されてアクティブ（ハイレベル）になり、それによって、単位セルＣＥＬＬ１のＭＯＳトランジスタＭ０がターンオンされてキャパシタＣ０に格納されているデータ信号、即ち蓄積されている電荷に応じた電圧がビットラインＢＬに印加される。
ビットラインセンスアンプ１５２ａは、データ信号が印加されたビットラインＢＬと、データ信号が印加されていないビットラインバー／ＢＬとの電圧レベルの差を感知して増幅する（以下、感知増幅と記す）。
ビットラインセンスアンプ１５２ａの増幅動作が完了した後、２つのビットラインＢＬ、／ＢＬにラッチされる感知増幅されたデータは、外部データラインＬＤＢ、ＬＤＢＢを介して外部に出力される。
このとき、データ信号はビットラインＢＬにあるが、ビットラインバー／ＢＬにもデータ信号に対応する信号を増幅及びラッチさせ、セルアレイの外部にデータを伝達する際には対をなしてデータを伝達する。
単位セルＣＥＬＬ１のキャパシタＣ０にデータ１が格納（すなわち、電荷が充電されている状態）されていれば、ビットラインＢＬは電源電圧レベルになり、ビットラインバー／ＢＬは接地電圧レベルになる。また、単位セルＣＥＬＬ１のキャパシタにデータ「０」が格納（すなわち、電荷が放電されている状態）されていれば、ビットラインＢＬは接地電圧レベルになり、ビットラインバー／ＢＬは電源電圧レベルになる。
このとき、単位セルにデータを示すために格納されている電荷量は、非常に少ないため、ビットラインＢＬの電圧の上昇に用いた後には単位セルのキャパシタを再充電しなければならない。センスアンプにラッチされたデータ信号を利用して単位セルのキャパシタを再充電する動作が完了すると、ワードラインＷＬが非アクティブになる。
仮に、単位セルＣＥＬＬ３のデータを読み出すとすると、ワードラインＷＬ２が選択されてアクティブ（ハイレベル）になってＭＯＳトランジスタＭ２がターンオンされ、キャパシタＣ２に格納されているデータがビットラインバー／ＢＬに印加される。センスアンプ１５０は、ビットラインバー／ＢＬ及びビットラインの電圧レベルの差を感知増幅し、増幅が終了した後、外部データラインＬＤＢを介して外部に出力する。このとき、ビットラインバー／ＢＬにデータ信号が印加されると、その逆の電圧レベルの信号がビットラインＢＬに印加される。
更に説明すると、単位セルにデータを書き込む場合にも、上述した読み出し動作と同様に、選択された単位セルに対応するワードラインがアクティブ（ハイレベル）になった後に、単位セルにあるデータを感知増幅することになる。その後、ビットラインセンスアンプ１５２ａに感知増幅されてラッチされたデータは、外部から伝達された書き込みデータに置き換えられる。
置き換えられたデータは、ビットラインセンスアンプ１５２ａにラッチされ、そのラッチされる間に選択されている単位セルのキャパシタに格納される。選択された単位セルのキャパシタに格納された後、ワードラインが非アクティブになる。
図３は、従来の技術に係るセンスアンプとセルアレイとの間の接続関係を示すブロック図であり、特に共有（Ｓｈａｒｅｄ）のビットラインセンスアンプの構造を示すブロック図である。
図３に示されているように、セル領域１００には複数のセルアレイ１００、１３０、１８０に装備された単位セルのデータを感知増幅するセンスアンプＳＡを備えたセンスアンプ部１５０、１７０がセルアレイ１００、１３０、１８０の間に装備されている。
センスアンプ部１５０には複数のセンスアンプＳＡが装備され、１つのセルアレイに接続されているビットラインＢＬ、／ＢＬ対の数に対応するだけのセンスアンプＳＡが装備されなければならないが、回路面積を減らすために用いる共有のビットラインセンスアンプ構造の場合には、２つのセルアレイ当たり１つのセンスアンプ部を共有するため、２つのビットライン対ＢＬ、／ＢＬごとに１つのセンスアンプＳＡが備えられていれば良い。
従来はセルアレイごとに１つのセンサアンプ部が装備されて、セルアレイ中の１つの単位セルのデータがビットラインＢＬに印加されると、それを感知増幅していたが、現在ではメモリ装置の高集積化のために２つのセルアレイ１１０、１３０当たり１つのセンスアンプ部１５０を備え、適切な接続信号ＢＩＳＨ、ＢＩＳＬによってセンスアンプ部とセルアレイ１１０、１３０とを接続または分離させている。
例えば、第１接続信号ＢＩＳＨ１がアクティブになると、第１接続部１５１を構成するＭＯＳトランジスタＭＮ１〜ＭＮ４がイネーブルされて、センスアンプ部１５０とセルアレイ０（１１０）とが接続される。また、第２接続信号ＢＩＳＬ２がアクティブになると、第２接続部１５３がイネーブルされてセンスアンプ部１５０を構成するＭＯＳトランジスタＭＮ５〜ＭＮ８がイネーブルされて、センスアンプ部１５０とセルアレイ１（１３０）とが接続される。
センスアンプ部１５０には、第１及び第２接続部１５１、１５３、センスアンプＳＡ以外にもプリチャージ部、データ出力部などが装備されており、これらを図４に詳細に示す。
図４は、図２に示すセンスアンプ部の構成の一例を示すブロック図である。
図４に示されているように、センスアンプ部１５０はセンスアンプ電源供給端ＳＡＰ、ＳＡＮに入力される電圧により動作し、ビットラインＢＬ、／ＢＬの信号差を増幅するセンスアンプ１５２ａと、センスアンプ１５２ａが動作しない時に出力されるプリチャージ信号ＢＬＥＱによってイネーブルされ、ビットラインＢＬ、／ＢＬをビットラインプリチャージ電圧ＶＢＬＰにする、即ちビットラインＢＬ、／ＢＬをプリチャージするプリチャージ部１５５ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ０である１１０に接続される２つのビットラインＢＬ、／ＢＬの電圧レベルを同じ電圧にする第１等化部１５４ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ１である１３０に接続されるビットラインＢＬ、／ＢＬの電圧レベルを同じ電圧にする第２等化部１５６ａと、カラムアドレスにより生成されるカラム制御信号ＹＩによりセンスアンプ１５２ａで増幅されたデータ信号をデータラインＬＤＢ、ＬＤＢＢを介して外部に出力するデータ出力部１５７ａとを備えて構成されている。
また、上記したように、センスアンプ部１５０は、センスアンプ１５２ａを、セルアレイ０と接続または分離させる第１接続部１５１ａ、及びセルアレイ１と接続または分離させる第２接続部１５３ａを備える。
図５は、従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。
図１〜図５を参照して、従来の技術に係る半導体メモリ装置のセンスアンプ動作を詳細に説明する。
半導体メモリ装置は、データを読み出す動作において、プリチャージ期間Ｐｒｅｃｈａｒｇｅ、読み出し命令語期間Ｒｅａｄ、センシング期間Ｓｅｎｓｅ、再格納期間Ｒｅｓｔｏｒｅに分けて駆動される。
また、データを書き込む動作は、上記したデータを読み出す動作と全体的な構成は同様であり、読み出し命令語期間Ｒｅａｄの代りに書き込み命令語が入力される期間や、データが外部に出力される代わりに外部から入力されたデータがセンスアンプにラッチされる点で動作が異なっているだけである。従って、以下では、データの読み出し動作について詳細に説明し、データを書き込む動作については説明を省略する。
また、以下の説明では、予めキャパシタに電荷が充電されている、即ちデータ「１」が格納されていると仮定し、データの読み出し動作時に第１接続部１５１ａがイネーブルされ、第２接続部１５３ａはディセーブル（ｄｉｓａｂｌｅ）され、センスアンプ部１５０はセルアレイ０である１１０に接続されるものと仮定する。
プリチャージ期間Ｐｒｅｃｈａｒｇｅの間には、２つのビットライン対ＢＬ及び／ＢＬはプリチャージ電圧が印加されている状態であり、すべてのワードラインは非アクティブになっている状態である。プリチャージ電圧ＶＢＬＰには、通常コア電圧（Ｖｃｏｒｅ）の１／２の電圧（以下、１／２コア電圧Ｖｃｏｒｅ／２と記す）を用いる（Ｖｃｏｒｅ／２＝ＶＢＬＰ）。
このプリチャージ期間Ｐｒｅｃｈａｒｇｅでは、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされ、第１及び第２等化部１５４ａ、１５６ａとプリチャージ部１５５ａとがイネーブルされ、２つのビットライン対ＢＬ及び／ＢＬの電圧レベルは１／２コア電圧Ｖｃｏｒｅ／２になる。このとき、第１及び第２接続部１５１ａ、１５３ａはイネーブルされている状態である。
図５において、波形ＳＮは、単位セルのキャパシタに印加される電圧レベルを示しており、プリチャージ期間Ｐｒｅｃｈａｒｇｅでは、データ「１」を格納している場合の電圧レベルであり、コア電圧Ｖｃｏｒｅレベルを示す。
次いで、読み出し命令語が入力されて実行される読み出し命令語期間Ｒｅａｄでは、第１接続部１５１ａはイネーブル状態を維持し、第２接続部１５３ａはディセーブル状態となって、ビットラインセンスアンプ部１５０はセルアレイ０（１１０）と接続され、セルアレイ１（１３０）とは分離される。
また、ワードラインＷＬが高電圧にアクティブにされ、その状態が再格納期間Ｒｅｓｔｏｒｅまでの間維持される。
このとき、ワードラインＷＬには電源電圧よりも高い高電圧ＶＰＰが印加される。これは半導体メモリ装置の電源電圧が低くなる反面、より高速な動作を要求されることを充足させるため、半導体メモリ装置のセル領域に供給されるコア電圧Ｖｃｏｒｅよりも更に高い高電圧ＶＰＰを生成してワードラインＷＬのアクティブ化に用いるためである。
ワードラインＷＬがアクティブになると、対応する単位セルのＭＯＳトランジスタがターンオンされてキャパシタに格納されているデータ、即ち電荷量に応じた電圧がビットラインＢＬに印加される。
したがって、１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされていたビットラインＢＬの電圧が所定電圧だけ上昇するが、このときキャパシタがコア電圧レベルＶｃｏｒｅに充電されていても、ビットラインＢＬの寄生キャパシタンスＣｂに比べて単位セルのキャパシタが有するキャパシタンスＣｃが非常に小さいため、ビットラインＢＬの電圧をコア電圧Ｖｃｏｒｅにまでは上昇させず、１／２コア電圧Ｖｃｏｒｅ／２から所定電圧（ΔＶ）上昇させるだけである。
図５において、単位セルのキャパシタに印加される電圧レベルとビットラインＢＬに印加される電圧レベルが、読み出し命令語期間Ｒｅａｄで１／２コア電圧Ｖｃｏｒｅ／２から所定電圧（ΔＶ）だけ上昇していることが分かる。
一方、ビットラインバー／ＢＬは、電荷が更に供給されないため、１／２コア電圧Ｖｃｏｒｅ／２を維持することになる。
次いで、センシング期間Ｓｅｎｓｅでは、ビットラインセンスアンプ１５２ａにプリチャージ期間Ｐｒｅｃｈａｒｇｅの間に１／２コア電圧Ｖｃｏｒｅ／２を維持していた第１及び第２センスアンプ電圧供給端ＳＡＰ、ＳＡＮの電圧が、それぞれコア電圧Ｖｃｏｒｅ及び接地電圧に設定される。それによってビットラインセンスアンプ１５２ａは、２つのビットラインＢＬ、／ＢＬの電圧差を感知増幅し、２つのビットラインＢＬ、／ＢＬのうち、相対的に電圧レベルの高い方をコア電圧Ｖｃｏｒｅに増幅し、相対的に電圧レベルの低い方を接地電圧にする。
ここでは、ビットラインＢＬがビットラインバー／ＢＬよりも高い電圧レベルを維持するため、感知増幅が終了すると、ビットラインＢＬはコア電圧Ｖｃｏｒｅに、ビットラインバー／ＢＬは接地電圧になる。
次いで、再格納期間Ｒｅｓｔｏｒｅでは、読み出し命令語期間Ｒｅａｄでビットラインの電圧レベルを１／２コア電圧Ｖｃｏｒｅ／２から上昇させるために、単位セルのキャパシタに格納されていたデータ「１」に対応する電荷が放電されたので、単位セルのキャパシタを再充電する。再充電が完了すると、ワードラインＷＬは再び非アクティブになる。
次いで、再びプリチャージ期間Ｐｒｅｃｈａｒｇｅになって、センスアンプ１５０ａに供給される第１及び第２センスアンプ電圧供給端ＳＡＰ、ＳＡＮが１／２コア電圧Ｖｃｏｒｅ／２に維持され、プリチャージ信号ＢＬＥＱがアクティブになって入力され、第１及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがアクティブになり、プリチャージ電圧ＶＢＬＰが供給される。このとき、第１及び第２接続部１５１ａ、１５３ａによりセンスアンプ部１５０は、セルアレイ０、１（１１０、１３０）と接続される。
半導体設計技術の更なる発展により、半導体メモリ装置を駆動する電源電圧のレベルは次第に小さくなっていく。しかし、電源電圧の大きさが減少しても半導体メモリ装置の動作速度は維持される必要があり、むしろより高速で動作するように要求されている。
従って、上記したように、動作する半導体メモリ装置に電源電圧として利用し、電源電圧よりも低いレベルのコア電圧Ｖｃｏｒｅと、コア電圧Ｖｃｏｒｅよりも高いレベルの高電圧ＶＰＰとを内部で生成し、それらを適切に用いる。
従来は、電源電圧を適宜減少させた場合でも、半導体メモリ装置の微細化、即ちデザインルールを更に減少させるだけで要求される動作速度を確保できたので、動作速度を確保するためのそれ以外の特別な方法を用いていない。
例えば、３．３Ｖから２．５Ｖまたはそれ以下に電源電圧を減少させても、微細化技術を５００ｎｍから１００ｎｍまで次第に低下させる過程において、求められる動作速度を満足させることができた。これは、デザインルールを減少させれば、製造されるトランジスタの消費電力がより減少し、同じ電圧を供給すれば、以前よりも高速で動作させることができるためである。
しかし、１００ｎｍ以下では、デザインルールを、従来のように減らすことが非常に困難である。
また、求められる電源電圧が、より低い２．０Ｖ〜１．５Ｖまで、さらには１．０Ｖまで低下する状況では、デザインルールを減らすだけでは求められる動作速度を従来のように維持することが非常に困難となっている。
更に、半導体メモリ装置に入力される電源電圧のレベルが一定のレベル以下に低下すれば、半導体メモリ装置を構成しているＭＯＳトランジスタの動作マージンが非常に小さくなって、要求される動作速度に適合しないだけでなく、安定に動作することもできず、信頼性がなくなる。
基本的にＭＯＳトランジスタのターンオン電圧が一定のレベルを維持する状況では、半導体メモリ装置に入力される駆動電圧のレベルが一定のレベル以下に低下すれば、ビットラインセンスアンプで安定に２つのビットライン対に印加された電圧差を感知増幅するのにより長い時間がかかる。
このとき、ノイズが少しでも発生すれば（すなわち、１／２コア電圧で若干のノイズによりビットライン電圧レベルが上昇するか、下降する場合）センスアンプが感知できなくなる場合もある。
したがって、半導体メモリ装置の駆動電圧を一定のレベル以下、例えば１．０Ｖ以下に低下させることは現在の技術では非常に難しい。
また、半導体メモリ装置のデザインルールが激減すれば、各単位セルを構成するＭＯＳトランジスタのゲート電極と隣接して配置されるビットラインとの間隔も非常に短くなり、ゲート電極とビットラインとの間に漏れ電流が流れる（このときに流れる漏れ電流をブリード電流（Ｂｌｅｅｄ Ｃｕｒｒｅｎｔ）という）。
図６は、従来技術に係る半導体メモリ装置示す縦断面図であって、特に低電圧用半導体メモリ装置における漏れ電流の問題点を説明するための断面図である。
図６は、半導体メモリ装置の１単位セルの断面図であって、基板１０上に、素子分離膜１１と、ソース／ドレイン接合領域１２ａ、１２ｂと、ゲート電極１３と、ビットライン１７と、キャパシタ１４、１５、１６と、絶縁膜１８、１９とが形成されている構成を示している。
半導体メモリ装置のデザインルールが減少することによって、ゲート電極１３とビットライン１７との間隔Ａが更に狭くなって、十分な絶縁が実現できなくなる。
この状態でプリチャージ期間の間には、ビットラインに１／２コア電圧が印加され、ワードラインであるゲート電極には接地電圧が印加されている。
製造工程上のエラーにより、ビットラインとワードラインであるゲート電極とが短絡されることもあり、この場合にはビットラインからワードラインに漏れ電流であるブリード電流が、プリチャージ期間の間流れ続ける。
半導体メモリ装置を製造した後、欠陥があるエラーセルを、余分に用意されている予備セルに代替させるリペア工程を行うが、この際に半導体メモリ装置の特性上、１つの単位セルに代替させるのではなく、ワードラインごとにリペア工程を行う。
したがって、半導体メモリ装置が動作する際には、欠陥が発見された単位セルに対応するワードラインは用いず、余分に用意されている予備のワードラインを用いる。
このときに発生した欠陥が、上記したワードラインであるゲート電極とビットラインとの間の短絡によるものであれば、予備のワードラインに代替されたことで動作上は問題がなくても、依然として１／２コア電圧にプリチャージされるビットラインからワードラインにブリード電流が流れ続ける。
技術が発達するにつれ、低電力で動作することが非常に重要になっているので、上記したブリード電流が発生すれば、動作上は問題がなくてもその半導体メモリ装置をシステムに用いることができない。
ブリード電流を減少させるためにブリード電流が流れる経路に抵抗を更に備えることも考えられるが、ブリード電流を一定の値に減少させるだけであり、根本的な解決策にはならない。
本発明は上記した問題点を解決するためになされたものであって、その目的は、入力される電源電圧が低い状態でも高速に動作し、ブリード電流を発生させず、電流の浪費を低減できる半導体メモリ装置を提供することにある。
本発明によれば、電源電圧及び接地電圧を印加されて動作する半導体メモリ装置であって、第１ビットラインにデータ信号を出力する第１セルアレイと、第２ビットラインにデータ信号を出力する第２セルアレイと、前記第１ビットラインまたは前記第２ビットラインにデータ信号が出力された場合、前記電源電圧よりも高い高電圧を利用して、前記第１ビットライン及び前記第２ビットラインに出力された信号の差を感知増幅するビットラインセンスアンプと、前記高電圧を供給する第１センスアンプ電源供給部とを備える半導体メモリ装置を提供することができる。
また、本発明によれば、オープンビットライン構造を有し、電源電圧及び接地電圧を印加されて動作する半導体メモリ装置の駆動方法であって、前記第１ビットラインにデータ信号を印加するステップと、前記第２ビットラインに基準信号を印加するステップと、前記接地電圧より低い低電圧を利用して、前記第１ビットライン及び前記第２ビットラインの信号差を感知増幅してラッチするステップとを含む半導体メモリ装置の駆動方法を提供することができる。
また、本発明によれば、折返しビットライン構造を有し、電源電圧及び接地電圧を印加されて動作する半導体メモリ装置であって、第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、前記第１ビットラインまたは前記第１ビットラインバーにデータ信号が印加されると、前記電源電圧よりも高い高電圧を利用して、前記第１ビットライン及び前記第１ビットラインバーに印加された信号の差を感知増幅するビットラインセンスアンプと、前記高電圧を供給する第１センスアンプ電源供給部とを備える半導体メモリ装置を提供することができる。
また、本発明によれば、電源電圧及び接地電圧が印加されて動作し、折返しビットライン構造を有し、ビットラインセンスアンプが、一方に備えられた第１セルアレイに接続された第１ビットライン及び第１ビットラインバーに印加された信号の電圧レベル差、または他方に備えられた第２セルアレイに接続された第２ビットライン及び第２ビットラインバーに印加された信号の電圧レベル差を感知増幅する半導体メモリ装置の駆動方法であって、前記第１ビットライン及び前記第１ビットラインバーを前記ビットラインセンスアンプに接続させ、前記第２ビットライン及び前記第２ビットラインバーを前記ビットラインセンスアンプから分離させるステップと、前記第１ビットラインにデータ信号を印加するステップと、前記第１ビットラインバーに基準信号を印加するステップと、前記ビットラインセンスアンプが、前記接地電圧よりも低いレベルの低電圧を利用し、前記第１ビットライン及び前記第１ビットラインバーの信号差を感知増幅してラッチするステップとを含む半導体メモリ装置の駆動方法を提供することができる。
本発明によれば、低電圧（例えば、１．５Ｖ以下）で動作する半導体メモリ装置を実現することができる。
また、本発明に係る半導体メモリ装置によれば、ビットラインセンスアンプがデータを感知増幅する際に、１／２コア電圧から接地電圧またはコア電圧に増幅するのではなく、接地電圧からコア電圧に増幅し、プリチャージされた接地電圧をマイナスの低電圧に減少させることによって、１／２プリチャージ電圧を用いる半導体メモリ装置に比べて、センシングのための動作マージンが大きく増大する。
また、本発明に係る半導体メモリ装置では、ビットラインをプリチャージさせる電圧を、１／２コア電圧ではなく接地電圧とすることによって、ワードラインとビットラインとの間が短絡されても、ワードラインとビットラインとに印加される電圧がすべて接地電圧になって、従来技術の問題であるブリード電流がほとんど発生しない。したがって、ブリード電流により浪費される電力消費がない。
また、本発明に係る半導体メモリ装置によれば、センスアンプの感知増幅動作の際、接地電圧よりも低い低電圧と電源電圧よりも高い高電圧とを利用して増幅するため、電源電圧が低い場合にも高速でビットラインに出力されたデータ信号を感知増幅することができる。
また、ビットラインセンスアンプとセルアレイとの間のビットラインにマイナスの低電圧が伝達されないようにする電圧クランプ部を備えていることにより、センスアンプにより増幅されたマイナスの低電圧がセルアレイに装備されるビットラインに伝達されない。したがって、セルアレイに装備されるビットラインは接地電圧を維持し、高速で接地電圧レベルのプリチャージ状態に復帰できる。
また、従来技術に係る半導体メモリ装置では、データラインが電源電圧または１／２電源電圧にプリチャージされるので、データラインからビットラインに流入する電流により、ローレベル（接地レベル）に設定されたビットラインの電圧レベルが一時的に増加するが、本発明に係る半導体メモリ装置では、ビットラインセンスアンプがビットラインをマイナスの低電圧に低下させるために、データラインから流入する電流がローレベル（マイナスの低電圧）により互いに相殺される。これによって、ローレベルに設定されたビットラインの電圧レベルが接地電圧以上に上昇せず、データの再格納期間を長くしなくてもよいので、サイクルタイムを短くすることができる。
以下、本発明の最も好ましい実施の形態を添付した図面を参照して説明する。
図７は、本発明の好ましい第１の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
図７に示されているように、本実施の形態に係る半導体メモリ装置は、１つのＭＯＳトランジスタ（例えばＴＣ）及び１つのキャパシタ（例えば、Ｃａｐ）から構成された単位セルを複数備えるセルアレイ３００ａ、３００ｂと、セルアレイ３００ａ、３００ｂに接続されたビットラインＢＬｎ、ＢＬｎ＋１に印加されるデータ信号を感知増幅するビットラインセンスアンプを装備したセンスアンプ部２００と、センスアンプ部２００に基準信号を供給する上位及び下位レファレンスセルブロック４００ａ、４００ｂとを備えている。
図８は、図７に示した半導体メモリ装置の構成をさらに詳細に示すブロック図であって、特に、センスアンプ部２００の回路を詳細に示すブロック図である。
図８に示されているように、本実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬにデータ信号を伝達する第１セルアレイ３００ａと、第２ビットライン／ＢＬにデータ信号を伝達する第２セルアレイ３００ｂと、第１ビットラインＢＬまたは第２ビットライン／ＢＬにデータ信号が印加されると、第１ビットラインＢＬ及び第２ビットライン／ＢＬに印加された信号の差を感知増幅し、電源電圧よりも高い高電圧ＶＰＰ及び接地電圧ＧＮＤよりも低い低電圧ＶＢＢを入力されて、感知増幅を行うビットラインセンスアンプ２１０と、第１ビットラインＢＬ及び第２ビットライン／ＢＬにプリチャージ電圧として接地電圧ＧＮＤを供給するプリチャージ部２２０ａ、２２０ｂと、電源電圧よりも高い高電圧を供給する第１センスアンプ電源供給部５１０と、接地電圧よりも低い低電圧を供給する第２センスアンプ電源供給部５２０とを備えている。
また、ビットラインセンスアンプ２１０は、ゲートが第２ビットライン／ＢＬに接続され、第１センスアンプ電源供給端ＳＡＰがソース及びドレインの一方に接続され、第１ビットラインＢＬが他方に接続された第１ＰＭＯＳトランジスタＴＳ１と、ゲートが第１ビットラインＢＬに接続され、第１センスアンプ電圧供給端ＳＡＰがソース及びドレインの一方に接続され、第１ビットラインＢＬが他方に接続された第２ＰＭＯＳトランジスタＴＳ２と、ゲートが第２ビットライン／ＢＬに接続され、第２センスアンプ電源供給端ＳＡＮがソース及びドレインの一方に接続され、第１ビットラインＢＬが他方に接続された第１ＮＭＯＳトランジスタＴＳ３と、ゲートが第１ビットラインＢＬに接続され、第２センスアンプ電圧供給端ＳＡＮがソース及びドレインの一方に接続され、第２ビットライン／ＢＬが他方に接続された第２ＮＭＯＳトランジスタＴＳ４とを備える。
また、本実施の形態に係る半導体メモリ装置は、第１セルアレイ３００ａに装備された第１ビットラインＢＬとビットラインセンスアンプ２１０との間に装備され、ビットラインセンスアンプ２１０を駆動させる低電圧ＶＢＢが第１ビットラインＢＬに伝達されることを防止するための第１電圧クランプ部２３０ａと、第２セルアレイ３００ｂに装備された第２ビットライン／ＢＬとビットラインセンスアンプ２１０との間に装備されて、ビットラインセンスアンプ２１０を駆動させるための低電圧ＶＢＢが第２ビットライン／ＢＬに伝達されることを防止するための第２電圧クランプ部２３０ｂとをさらに備える。
第１電圧クランプ部２３０ａは、アクティブ時に低電圧レベルを維持する入力信号ＢＩがゲートに入力され、ソース及びドレインの一方が第１ビットラインＢＬに接続され、他方が第１ＰＭＯＳトランジスタＴＳ１及び第１ＮＭＯＳトランジスタＴＳ３の接続ノードに接続された第１クランプ用ＰＭＯＳトランジスタを備える。
第２電圧クランプ部２３０ｂは、アクティブ時に低電圧レベルを維持する入力信号ＢＩがゲートに入力され、ソース及びドレインの一方が第２ビットラインＢＬに接続され、他方が第２ＰＭＯＳトランジスタＴＳ２及び第２ＮＭＯＳトランジスタＴＳ４の接続ノードに接続された第２クランプ用ＰＭＯＳトランジスタを備える。
また、本実施の形態に係る半導体メモリ装置は、第１データ信号が第１ビットラインＢＬに印加されるとき、基準信号を第２ビットライン／ＢＬに印加し、データ信号が第２ビットライン／ＢＬに印加されるとき、基準信号を第１ビットラインＢＬに印加する上位及び下位レファレンスセルブロック４００ａ、４００ｂを更に備える。
また、プリチャージ部は、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第１電圧クランプ部２３０ａの一方に接続された第１ビットラインＢＬにプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタＴＰ１を備える第１プリチャージ部２２０ａと、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第２電圧クランプ部２３０ｂの一方に接続された第２ビットライン／ＢＬにプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタＴＰ２を備える第２プリチャージ部２２０ｂとから構成される。
また、本実施の形態に係るセンスアンプ部２００は、ビットラインセンスアンプ２１０によって感知増幅されたデータを、データラインＬＤＢ、ＬＤＢＢを介して外部に伝達し、データラインを介して外部から伝達されるデータをビットラインセンスアンプ２１０に伝達するデータ入出力部２４０を更に備える。
データ入出力部２４０は、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第１ビットラインＢＬに接続され、他方が第１データラインＬＤＢに接続される第１入出力用ＭＯＳトランジスタＴ０１と、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第２ビットライン／ＢＬに接続され、他方が第２データラインＬＤＢＢに接続される第２入出力用ＭＯＳトランジスタＴ０２とを備える。
図９及び図１０は、図８に示したビットラインセンスアンプ２１０を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面図である。
図９の上段及び下段にはそれぞれ、ビットラインセンスアンプを構成するＰＭＯＳトランジスタＴＳ１及びＰＭＯＳトランジスタＴＳ２の断面図が示されている。
図９に示されているように、ビットラインセンスアンプ２１０を構成するＰＭＯＳトランジスタＴＳ１、ＴＳ２は、Ｐ型基板にＮウェルが形成され、Ｎウェル内に接合領域Ｐ＋が形成されている。図９において、ゲート及びドレイン用接合領域にビットラインＢＬ、／ＢＬが接続されているが、上段及び下段の断面図ではビットラインＢＬ、／ＢＬが相互に逆に配置され、ソース用接合領域には、高電圧ＶＰＰレベルで入力されるセンスアンプ電圧供給端ＳＡＰが接続される。ボディ電圧としてＮウェルには高電圧ＶＰＰが、Ｎウェルに形成された接合領域を介して供給される。
図１０の上段及び下段にはそれぞれ、ビットラインセンスアンプを構成するＮＭＯＳトランジスタＴＳ３及びＮＭＯＳトランジスタＴＳ４の断面図が示されている。
図１０に示されているように、ＮＭＯＳトランジスタＴＳ３はＰ型基板にＮウェルが形成され、Ｎウェル内にＰウェルが形成され、さらにＰウェル内に接合領域Ｎ＋が形成されている。ゲート及びドレイン用接合領域にビットラインＢＬ、／ＢＬが接続されているが、上段及び下段の断面図ではビットラインＢＬ、／ＢＬが相互に逆に配置され、ソース用接合領域には、低電圧ＶＢＢレベルで入力されるセンスアンプ電圧供給端ＳＡＮが接続される。
Ｎウェルには、ＰウェルとＰ型基板を電気的に分離するための電圧バリアの役割をするように、電源電圧ＶＤＤを、接合領域を介して供給する。
図１１は、図８に示した第１及び第２センスアンプ電源供給部５１０、５２０を示す回路図である。
図１１に示されているように、第１センスアンプ電源供給部５１０は、ビットラインセンスアンプ２１０がイネーブルされる期間に、入力される第１制御信号ＳＡＰ＿ＶＰＰが接地電圧ＧＮＤレベルになり、これに応じてアクティブになり、ソース及びドレインの一方に供給される高電圧ＶＰＰを、他方を介してビットラインセンスアンプ２１０に伝達する高電圧供給用ＰＭＯＳトランジスタＭＰと、ビットラインセンスアンプ２１０がディセーブルされる期間に、入力される第２制御信号ＳＡＰ＿ＧＮＤが電源電圧ＶＤＤレベルになり、これに応じてアクティブになり、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、ビットラインセンスアンプ２１０に伝達する高電圧供給用ＮＭＯＳトランジスタＭＮ１とを備える。
第２センスアンプ電源供給部５２０は、ビットラインセンスアンプ２１０がイネーブルされる期間に、入力される第３制御信号ＳＡＮ＿ＶＢＢが電源電圧ＶＤＤレベルになり、これに応じてアクティブになり、ソース及びドレインの一方に供給される低電圧ＶＢＢを、他方を介してビットラインセンスアンプ２１０に伝達する低電圧供給用第１ＮＭＯＳトランジスタＭＮ２と、ビットラインセンスアンプ２１０がディセーブルされる期間に、入力される第４制御信号ＳＡＮ＿ＧＮＤが電源電圧ＶＤＤレベルになり、これに応じてアクティブになり、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、ビットラインセンスアンプ２１０に伝達する低電圧供給用第２ＮＭＯＳトランジスタＭＮ３とを備える。
図１２は、図１１に示した第１及び第２センスアンプ電源供給部の動作を示すタイミングチャートである。
図１２に示されているように、第１制御信号ＳＡＰ＿ＶＰＰは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは、高電圧供給用ＰＭＯＳトランジスタＭＰを非アクティブ状態にする高電圧ＶＰＰレベルであり、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは、高電圧供給用ＰＭＯＳトランジスタＭＰをアクティブ状態にする接地電圧ＧＮＤレベルである。また、第２制御信号ＳＡＰ＿ＧＮＤは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは、高電圧供給用ＮＭＯＳトランジスタＭＮ１をアクティブ状態にする電源電圧ＶＤＤレベルであり、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは、高電圧供給用ＮＭＯＳトランジスタＭＮ１を非アクティブ状態にする接地電圧レベルである。
したがって、第１センスアンプ電源供給端ＳＡＰは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは接地電圧ＧＮＤレベルを維持し、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは高電圧ＶＰＰレベルを維持する。
第３制御信号ＳＡＮ＿ＶＢＢは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは、低電圧供給用第１ＮＭＯＳトランジスタＭＮ２を非アクティブ状態にする低電圧ＶＢＢレベルであり、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは、低電圧供給用第１ＮＭＯＳトランジスタＭＮ２をアクティブ状態にする電源電圧ＶＤＤレベルである。また、第４制御信号ＳＡＮ＿ＧＮＤは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは、低電圧供給用第２ＮＭＯＳトランジスタＭＮ３をアクティブ状態にする電源電圧ＶＤＤレベルであり、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは、低電圧供給用第２ＮＭＯＳトランジスタＭＮ３を非アクティブ状態にする低電圧ＶＢＢレベルである。
したがって、第２センスアンプ電源供給端ＳＡＢは、プリチャージ期間Ｐｒｅｃｈａｒｇｅ及び読み出し命令語期間Ｒｅａｄでは電源電圧ＶＤＤレベルを維持し、センシング期間Ｓｅｎｓｅ及び再格納期間Ｒｅｓｔｏｒｅでは低電圧ＶＢＢレベルを維持する。
図１３は、図８に示す半導体メモリ装置の動作を示すタイミングチャートである。
以下に、図７〜図１３を参照し、本実施の形態に係る半導体メモリ装置のデータを読み出し時の動作を説明する。
まず、本実施の形態に係る半導体メモリ装置の最も大きい特徴は、プリチャージ電圧として接地電圧を使用するという点にある。
また、ビットラインセンスアンプが接地電圧ＧＮＤと電源電圧ＶＤＤとを使用して感知増幅動作を行うのではなく、接地電圧ＧＮＤよりも低いレベルの低電圧ＶＢＢと、電源電圧ＶＤＤよりも高いレベルの高電圧ＶＰＰとを使用して、２つのビットラインＢＬ、／ＢＬに印加された電圧の差を感知し、増幅する。
まず、プリチャージ期間Ｐｒｅｃｈａｒｇｅに関して説明する。プリチャージ期間Ｐｒｅｃｈａｒｇｅの期間、プリチャージ信号ＢＬＥＱがハイレベルを維持するため、第１及び第２プリチャージ部２２０ａ、２２０ｂにおける第１及び第２プリチャージ用ＭＯＳトランジスタＴＰ１、ＴＰ２がイネーブル状態であり、第１ビットラインＢＬ及び第２ビットライン／ＢＬが接地電圧レベルのプリチャージ状態が維持される（ｔ０期間）。この時、第１及び第２電圧クランプ部２３０ａ、２３０ｂに印加される入力信号ＢＩは、低電圧ＶＢＢレベルを維持している。
次いで、読み出し命令語期間Ｒｅａｄでは、ワードラインＷＬをハイレベルにアクティブにし、第１セルアレイ３００ａにある単位セルのキャパシタＣａｐに蓄積された電荷（この時データ「１」が格納された状態、即ちキャパシタに電荷が充電されていると仮定する）が第１ビットラインＢＬに印加されると、第１ビットラインＢＬの電圧を所定電圧だけ上昇させる（ｔ１期間）。この時、プリチャージ信号ＢＬＥＱはローレベルになって、第１及び第２プリチャージ部２２０ａ、２２０ｂはディセーブル状態となる。
一方、読み出し命令語期間Ｒｅａｄでは、上位レファレンスセルブロック４００ａに供給される制御信号ＲＥＦ＿ＳＥＬ１はローレベルになり、上位レファレンスセルブロック４００ａはディセーブルされ、下位レファレンスセルブロック４００ｂに供給される制御信号ＲＥＦ＿ＳＥＬ２はハイレベルになり、下位レファレンスセルブロック４００ｂはイネーブル状態となって、基準信号が第２ビットライン／ＢＬに印加される。
この時、基準信号は、データ信号が「１」である場合にビットラインＢＬに印加される信号の大きさと、データ信号が「０」である場合に第１ビットラインＢＬに印加される信号との中間値が印加されれば良く、データ信号が「１」である場合、第１ビットラインＢＬに印加される信号の１／２だけを印加する。
したがって、基準信号を供給するためのキャパシタは、単位セルのキャパシタＣａｐが有するキャパシタンスと同じ値であり、基準信号に対応する電荷量が、ビットラインに印加されるデータ信号が「０」である場合に対応する電荷量と、ビットラインに印加されるデータ信号が「１」である場合に対応する電荷量との中間値であれば良く、データ信号が「１」である場合、電荷量が１／２となるように充電された後、充電された電荷を第２ビットライン／ＢＬに供給することによって基準信号を供給する。
したがって、第１ビットラインＢＬ及び第２ビットライン／ＢＬは、一定レベル電圧が上昇するが、データ信号が供給される第１ビットラインＢＬの電圧が、基準信号が供給される第２ビットライン／ＢＬの電圧よりも約２倍高く上昇する。
次いで、センシング期間Ｓｅｎｓｅにおいて、ビットラインセンスアンプ２１０の第１センスアンプ電源供給端ＳＡＰには高電圧ＶＰＰが供給され、第２センスアンプ電源供給端ＳＡＮには低電圧ＶＢＢが供給される。
したがって、ビットラインセンスアンプ２１０は、２つのビットラインＢＬ、／ＢＬに印加された電圧の差を感知して、相対的に大きい電圧を有する第１ビットラインＢＬを高電圧ＶＰＰレベルまで上昇させ、第２ビットライン／ＢＬを接地電圧ＧＮＤまで低下させた後ラッチする（ｔ２期間）。ビットラインセンスアンプ２１０は、電源電圧ＶＤＤ及び接地電圧ＧＮＤではなく、高電圧ＶＰＰ及び低電圧ＶＢＢを利用して増幅動作をするため、従来に比べて、高速で増幅動作を行うことができる。
この時、ビットライン／ＢＬの内、ビットラインセンスアンプ２１０及び第２電圧クランプ部２３０ｂの間に接続された部分は、マイナスの低電圧ＶＢＢまで低下するが、第２電圧クランプ部２３０ｂにより、第２セルアレイ３００ｂから第２電圧クランプ部２３０ｂまでの部分は、接地電圧ＧＮＤまで低下する。
第２電圧クランプ部２３０ｂを構成するＰＭＯＳトランジスタのゲートに入力される入力信号ＢＩが低電圧ＶＢＢレベルを維持しているため、ビットラインセンスアンプ２１０側のビットラインＢＬが低電圧ＶＢＢまで低下しても、第２セルアレイ３００ｂに接続されたビットライン／ＢＬは、低電圧ＶＢＢよりも高いレベルである接地電圧に維持され得る。
すなわち、第２電圧クランプ部２３０ｂは、ビットラインセンスアンプ２１０がマイナスの低電圧ＶＢＢまで低下しても、低電圧レベルが第２セルアレイ３００ｂ側のビットライン／ＢＬに伝達されないようにクランプする。
また、第２セルアレイ３００ｂに接続されたビットライン／ＢＬにより生じる寄生キャパシタンスが大きく、第２電圧クランプ部２３０ｂを構成するＰＭＯＳトランジスタを流れる電流が小さく、ビットラインセンスアンプ２１０が感知増幅を行う期間及び再格納期間に、第２セルアレイ３００ｂに接続されたビットライン／ＢＬは接地電圧レベルを維持できる。
仮に第１ビットラインＢＬがマイナスの低電圧ＶＢＢに低下する場合には、ビットラインセンスアンプ２１０に接続されたビットラインＢＬから第１セルアレイ３００ａ側のビットラインＢＬに低電圧ＶＢＢが伝達されないように、第１電圧クランプ部２３０ａがクランプ動作をする。
このようにビットラインセンスアンプ２１０により増幅されたマイナスの低電圧ＶＢＢがセルアレイの側のビットラインＢＬ、／ＢＬに伝達されないようにすることは、仮にセルアレイ側のビットラインがマイナスの電圧となると、そのビットラインに接続された他の単位セルのデータが破壊されてしまうので、これを防止するためである。
すなわち、セルアレイのビットラインがマイナスの電圧となると、接地電圧レベルを維持しているワードラインＷＬがゲートに接続された単位セルのＭＯＳトランジスタＴＣがターンオンされて、単位セルのキャパシタＣａｐに格納されたデータ、即ち電荷がビットラインに放電されてしまう。
したがって、ビットラインセンスアンプ２１０に、さらに速く感知増幅動作を行わせるために高電圧ＶＰＰ及び低電圧ＶＢＢを利用するとしても、この時用いられる低電圧ＶＢＢが第１及び第２セルアレイ３００ａ、３００ｂに接続されたビットラインに伝達されてはならない。
また、ビットラインセンスアンプ２１０の増幅動作がある程度完了したら、入出力制御信号ＹＩが一定期間の間ハイレベルになり、それに応じてビットラインセンスアンプ２１０にラッチされたデータがデータラインＬＤＢ、ＬＤＢＢに出力される（ｔ３期間）。この時出力されるデータが読み出し命令語に対応するデータとなる。
次いで、再格納期間Ｒｅｓｔｏｒｅに、ビットラインセンスアンプ２１０にラッチされたデータを利用して、データが格納されていた単位セルに再格納させるよ（ｔ４期間）。
再格納が完了すれば、ワードラインＷＬがローレベルに非アクティブになり、ビットラインセンスアンプ２１０に供給されていた第１及び第２センスアンプ電源供給端ＳＡＰ、ＳＡＮは、各々接地電圧が供給されてディセーブルされる。
データラインＬＤＢ、ＬＤＢＢは、データが伝達されない間は電源電圧ＶＤＤ（または１／２電源電圧に）プリチャージされているため、従来ではビットラインセンスアンプにより感知増幅されたデータを伝達する過程において、ビットラインセンスアンプにより接地電圧に低下されたビットライン（ここでは／ＢＬ）の電圧が一定レベルまで上昇する。
したがって、ビットラインセンスアンプ２１０により一定レベルまで上昇したビットライン／ＢＬの電圧が再度接地電圧となるように、再格納時間を十分に与えなければならなかった。そうしなければ、再格納過程で誤ったデータ信号が単位セルに格納され得るためである。特にデータが「０」である場合、データ「１」が格納され得る。
上記した問題を解決するために、従来では再格納期間、すなわち、ｔ４期間を長くしなければならなかった。
しかし、本実施の形態に係る半導体メモリ装置では、ビットラインセンスアンプ２１０により接地電圧ＧＮＤより低いレベルの低電圧ＶＢＢまで低下されるので、データラインＬＤＢ、ＬＤＢＢによりビットラインセンスアンプ２１０に接続されたビットライン／ＢＬに電流が流入しても、低電圧ＶＢＢレベルになっているビットラインにより相殺されるので、ビットラインセンスアンプ２１０に接続された側のビットライン／ＢＬの電圧上昇はほとんどなくなる。
したがって、本実施の形態に係るメモリ装置は、再格納期間ｔ４の時間を短縮することができる。
次いで、プリチャージ信号ＢＬＥＱがハイレベルになると、２つのビットラインＢＬ、／ＢＬは接地電圧に再びプリチャージされる（ｔ５期間）。
以上では、本発明の実施の形態に係る半導体メモリ装置がデータ「１」を読み出す場合の動作を説明したが、続いてデータ「０」を読み出す場合を説明する。
読み出すデータが「０」の場合には、選択された単位セルのキャパシタＣａｐに電荷が充電されていない。したがって、プリチャージ期間Ｐｒｅｃｈａｒｇｅ以後に読み出し命令語が実行される期間ｔ１に、データ信号が印加された第１ビットラインＢＬの電圧レベルはそのまま維持される。すなわち、この時第１ビットラインＢＬの電圧レベルは接地電圧を維持する。
一方、第２ビットライン／ＢＬには基準信号が伝達されて、一定レベルだけ電圧が上昇する。この時上昇する電圧レベルは、第２ビットライン／ＢＬに供給される電荷量により決定される。
ビットラインセンスアンプ２１０は、接地電圧を維持している第１ビットラインＢＬと、一定の電圧レベルだけ上昇した第２ビットライン／ＢＬの電圧の差を感知して、第１ビットラインＢＬは低電圧ＶＢＢレベルに低下させ、第２ビットライン／ＢＬは高電圧ＶＰＰレベルに上昇させて、ラッチする。
ここでも、第１電圧クランプ部２３０ａが電圧クランプの役割をし、第１電圧クランプ部２３０ａと第１セルアレイ３００ａとの間の第１ビットラインＢＬは接地電圧を維持する。
残りの期間ｔ２〜ｔ５ではデータ「１」を読み出す場合と同様の動作を行うため、詳細な説明は省略する。
次いで、本実施の形態に係る半導体メモリ装置の書き込み動作に関して説明する。データを格納する書き込み動作も、図９に示すタイミングチャートで示した動作と同様に動作する。但し、データが外部データラインＬＤＢ、ＬＤＢＢに出力される期間ｔ３において、書き込み命令語に対応して入力されたデータがデータラインＬＤＢ、ＬＤＢＢを介してビットラインセンスアンプ２１０に伝達される。
ビットラインセンスアンプ２１０は、伝達されたデータを、既にラッチされているデータに交換してラッチし、ラッチされたデータは以後の再格納期間ｔ４の間に、対応する単位セルに格納される。書き込み命令語を実行する時にも、ビットラインセンスアンプ２１０は高電圧ＶＰＰと低電圧ＶＢＢとを利用して感知増幅動作を行う。
一方、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０が高電圧ＶＰＰ及び低電圧ＶＢＢを利用して２つのビットラインＢＬ、／ＢＬに印加された信号の差を感知増幅する。しかし、場合によってはビットラインセンスアンプ２１０が低電圧ＶＢＢと電源電圧ＶＤＤとを利用して、感知増幅動作を行うことができる。この場合には、高電圧ＶＰＰ及び低電圧ＶＢＢを利用する場合と比較して感知増幅動作が遅くなることもあるが、電源電圧ＶＤＤ及び接地電圧ＧＮＤを利用する場合よりは速く増幅感知動作を行うことができる。
以上で述べた通り、本実施の形態に係る半導体メモリ装置は、プリチャージ期間ＰｒｅｃｈａｒｇｅではビットラインＢＬ、／ＢＬを接地電圧にプリチャージし、ビットラインセンスアンプ２１０は、２つのビットラインＢＬ１、／ＢＬ１の電圧を感知増幅するのに高電圧ＶＰＰと低電圧ＶＢＢとを利用する。
接地電圧にプリチャージされていたビットラインの電圧を高電圧ＶＰＰに増幅するには、電源電圧ＶＤＤの１／２にプリチャージされている従来の場合よりも、さらに大きく電圧レベルを上昇させなければならないが、高電圧ＶＰＰを用いることによって、効果的にビットラインの電圧を上昇させることができる。
以上で述べた通り、プリチャージ電圧として接地電圧を使用する本実施の形態に係る半導体メモリ装置では、次のような効果を期待することができる。
一般に、センスアンプの動作マージンを従来より大きく増加させることができる。
プリチャージ電圧を電源電圧の１／２にすると、センスアンプを増幅する時、電源電圧の１／２から接地電圧または電源電圧に変化するようになる。例えば、電源電圧が１．５Ｖである場合、０．７５Ｖから０Ｖに減少させ、または１．５Ｖに増幅しなければならない。
従来では、電源電圧が５Ｖ程度と高い場合には、電源電圧の１／２の電圧をプリチャージ電圧として使用しても２．５Ｖから５Ｖに上昇させ、または２．５Ｖから０Ｖに低下させることは特に問題とならなかったが、１．５Ｖ程度に低い電源電圧では増幅しなければならない電圧が０．７５Ｖ程度と低くなり、ノイズが発生する場合にはエラーを引き起こすことがある。すなわち、０．７５Ｖで瞬間に発生したノイズによって、センスアンプがビットラインを電源電圧または接地電圧に変化させ得る。この時本来変化させなければならない電圧レベルとは反対に変化されてエラーを引き起こし得る。
しかし、本実施の形態に係る半導体メモリ装置では、接地電圧をプリチャージ電圧として使用するので、電源電圧が１．５Ｖのように低い時にも増幅しなければならない電圧が１．５Ｖとなって（データ「１」の場合）、電源電圧のレベルが低い時にも安定した増幅動作が可能になる。データが「０」の場合には、基準信号が印加される反対側のビットラインの電圧レベルを電源電圧である１．５Ｖまで上昇させる。
したがって、本実施の形態に係る半導体メモリ装置は、電源電圧が低い時にもノイズに対して安定に動作させることができる。
また、単位セルのワードライン及びビットラインの間が短絡して生じるブリード電流を防止することができる。例えば、上述したようにブリード電流は、欠陥が発生したワードラインＷＬを予備ワードラインに代替させても、続けて発生するため、不必要な電流を消費し続ける。
しかし、本実施の形態による半導体メモリ装置では、ビットラインのプリチャージ電圧が接地電圧であるため、接地電圧が印加されるワードラインＷＬ及びビットラインの間には電圧差が発生せず、ブリード電流が発生しない。
また、センスアンプの動作時に電源電圧ＶＤＤよりも高い高電圧ＶＰＰと、接地電圧ＧＮＤよりも低い低電圧ＶＢＢとを利用して感知増幅動作を行うため、電源電圧のレベルが低い場合にも高速で、ビットラインに印加されるデータ信号をセンスアンプが感知増幅できる。
また、従来技術では電源電圧または電源電圧の１／２の電圧でプリチャージされていることによって、データラインからビットラインに流入する電流によりローレベル（接地レベル）に低下されたビットラインの電圧レベルが一時的に増大するが、本発明のビットラインセンスアンプ２１０では、ビットラインをマイナスの低電圧に低下させる。これにより、データラインから流入する電流が、ローレベル（マイナスの低電圧）により互いに相殺されて、ローレベルに低下されたビットラインの電圧レベルが接地電圧以上に上昇せず、データの再格納期間Ｒｅｓｔｏｒｅを長くしなくてもよいので、サイクルタイムを低減することができる。
図１４は、本発明の好ましい第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
第２の実施の形態に係る半導体メモリ装置は、図１４に示したように折返し構造のビットラインを有することを特徴とする。セルアレイ３００ｃ、３００ｄにはビットラインＢＬｎとビットラインバー／ＢＬｎとが共に装備さられ、２つの単位セルを構成するキャパシタが共通のプレート電圧ＰＬを印加される。
ここで、第１ビットライン及び第１ビットラインバーは、第１セルアレイ３００ｃに接続された２つのビットラインＢＬ、／ＢＬのことをいい、第２ビットライン及び第２ビットラインバーは、第２セルアレイ３００ｄに接続された２つのビットラインＢＬ、／ＢＬのことをいう。
図１５は、図１４に示した半導体メモリ装置をさらに詳細に示すブロック図であって、特に図１４に示したセンスアンプ部２００’の回路を詳細に示す図である。
図１５に示されているように、第２の実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬ１または第１ビットラインバー／ＢＬ１にデータ信号を印加する第１セルアレイ３００ｃと、第２ビットラインＢＬ２または第２ビットラインバー／ＢＬ２にデータ信号を印加する第２セルアレイ３００ｄと、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１または第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２にデータ信号が印加されると、そのビットライン及びビットラインバーに印加された信号の差を感知増幅し、このとき電源電圧ＶＤＤよりも高い高電圧ＶＰＰ及び接地電圧ＧＮＤよりも低い低電圧ＶＢＢを受信して感知増幅を行うビットラインセンスアンプ２１０ａと、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１にプリチャージ電圧ＢＬＥＱとして接地電圧ＧＮＤを供給する第１プリチャージ部２２０ｃと、第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２にプリチャージ電圧ＢＬＥＱとして接地電圧ＧＮＤを供給する第２プリチャージ部２２０ｄと、電源電圧ＶＤＤよりも高い高電圧ＶＰＰを供給する第１センスアンプ電源供給部５１０と、接地電圧ＧＮＤよりも低い低電圧ＶＢＢを供給するための第２センスアンプ電源供給部５２０とを備える。
ここで、第１センスアンプ電源供給部５１０及び第２センスアンプ電源供給部５２０の内部構成は、第１の実施の形態と同様の構成をである（図１２参照）。
また、ビットラインセンスアンプ２１０ａは、ゲートが第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、ソース及びドレインの一方が第１センスアンプ電源供給端ＳＡＰに接続され、他方が第１及び第２ビットラインＢＬ１、ＢＬ２に接続された第１ＰＭＯＳトランジスタＴＳ１と、ゲートが第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、ソース及びドレインの一方が第１センスアンプ電源供給端ＳＡＰに接続され、他方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続された第２ＰＭＯＳトランジスタＴＳ２と、ゲートが第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、ソース及びドレインの一方が第２センスアンプ電源供給端ＳＡＮに接続され、他方が第１及び第２ビットラインＢＬ１、ＢＬ２に接続された第１ＮＭＯＳトランジスタＴＳ３と、ゲートが第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、ソース及びドレインの一方が第２センスアンプ電源供給端ＳＡＮに接続され、他方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続された第２ＮＭＯＳトランジスタＴＳ４とを備える。
また、本実施の形態に係る半導体メモリ装置は、第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１とビットラインセンスアンプ２１０ａとを接続または分離し、低電圧ＶＢＢが第１ビットラインＢＬ１または第１ビットラインバー／ＢＬ１に伝達されることを防止する第１電圧クランプ用接続部２５０ａと、第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２とビットラインセンスアンプ２１０ａとを接続または分離し、低電圧ＶＢＢが第２ビットラインＢＬ２または第２ビットラインバー／ＢＬ２に伝達されるのを防止する第２電圧クランプ用接続部２５０ｄとをさらに備える。ビットラインセンスアンプ２１０ａは、第１電圧クランプ用接続部２５０ａ及び第２電圧クランプ用接続部２５０ｂを介して、第１セルアレイ３００ｃに接続された第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１、または第２セルアレイ３００ｄに接続された第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２と択一的に接続され、ビットラインセンスアンプ２１０ａが接続されたビットラインに印加された信号を感知増幅する。
第１電圧クランプ用接続部２５０ａは、アクティブ時に低電圧レベルを維持する接続制御信号ＢＩＳＨがゲートに入力され、ソース及びドレインの一方が第１セルアレイ３００ｃに接続された第１ビットラインＢＬ１に接続され、他方が第１ＰＭＯＳトランジスタＴＳ１及び第１ＮＭＯＳトランジスタＴＳ３の接続ノードに接続された第１クランプ用ＰＭＯＳトランジスタＴＢＨ１と、アクティブ時に低電圧レベルを維持する接続制御信号ＢＩＳＨがゲートに入力され、ソース及びドレインの一方が第１セルアレイ３００ｃに接続された第１ビットラインバー／ＢＬ１と接続され、他方が第２ＰＭＯＳトランジスタＴＳ２及び第２ＮＭＯＳトランジスタＴＳ４の接続ノードに接続された第１クランプ用ＰＭＯＳトランジスタＴＢＨ２とを備える。
第２電圧クランプ用接続部２５０ｂは、アクティブ時に低電圧レベルを維持する接続制御信号ＢＩＳＬがゲートに入力され、ソース及びドレインの一方が第２ビットラインＢＬ２に接続され、他方が第２ＰＭＯＳトランジスタＴＳ１及び第２ＮＭＯＳトランジスタＴＳ３の接続ノードに接続された第２クランプ用ＰＭＯＳトランジスタＴＢＬ１と、アクティブ時に低電圧レベルを維持する接続制御信号ＢＩＳＬがゲートに入力され、ソース及びドレインの一方が第２ビットラインバー／ＢＬ２に接続され、他方が第２ＰＭＯＳトランジスタＴＳ２及び第２ＮＭＯＳトランジスタＴＳ４の接続ノードに接続された第２クランプ用ＰＭＯＳトランジスタＴＢＬ２とを備える。
また、本実施の形態に係る半導体メモリ装置は、データ信号が第１ビットラインＢＬ１に印加される時に基準信号を第１ビットラインバー／ＢＬ１に印加し、第１ビットラインバー／ＢＬ１にデータ信号が印加される時に基準信号を第１ビットラインＢＬ１に印加する第１レファレンスセルブロック４００ｃと、データ信号が第２ビットラインバー／ＢＬ２に印加される時に基準信号を第２ビットラインＢＬ２に印加し、データ信号が第２ビットラインＢＬ２に印加される時に基準信号を第２ビットラインバー／ＢＬ２に印加する第２レファレンスセルブロック４００ｄとをさらに備える。
また、第１プリチャージ部２２０ｃは、第１セルアレイ３００ｃに装備された２つのビットラインをプリチャージし、即ち、プリチャージ期間に第１電圧クランプ用接続部２５０ａに接続される第１ビットラインＢＬ１及び第１ビットラインバー／ＢＬ１にプリチャージ電圧として接地電圧ＧＮＤを供給する。また、第２プリチャージ部２２０ｄは、第２セルアレイ３００ｄに装備された２つのビットラインをプリチャージし、即ち、プリチャージ期間に第２電圧クランプ用接続部２５０ｂに接続される第２ビットラインＢＬ２及び第２ビットラインバー／ＢＬ２にプリチャージ電圧として接地電圧ＧＮＤを供給する。
第１プリチャージ部２２０ｃは、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第１クランプ用ＰＭＯＳトランジスタＴＢＨ１のソース及びドレインの一方に接続された第１ビットラインにプリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタＴＰ１’と、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第２クランプ用ＰＭＯＳトランジスタＴＢＨ２のソース及びドレインの一方に接続された第１ビットラインバー／ＢＬ１にプリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタＴＰ２’とを備える。
第２プリチャージ部２２０ｄは、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第３クランプ用ＰＭＯＳトランジスタＴＢＬ１のソース及びドレインの一方に接続された第２ビットラインＢＬ２にプリチャージ電圧として供給する第３プリチャージ用ＭＯＳトランジスタＴＰ３と、ゲートにプリチャージ信号ＢＬＥＱが印加され、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、第４クランプ用ＰＭＯＳトランジスタＴＢＬ２のソース及びドレインの一方に接続された第２ビットラインバー／ＢＬ２にプリチャージ電圧として供給する第４プリチャージ用ＭＯＳトランジスタＴＰ４とを備える。
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０ａにより感知増幅されたデータをデータラインＬＤＢ、ＬＤＢＢを介して外部に伝達し、データラインＬＤＢ、ＬＤＢＢを介して外部から伝達されたデータをビットラインセンスアンプ２１０ａに伝達するデータ入出力部２４０をさらに備える。
データ入出力部２４０は、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第１及び第２ビットラインＢＬ１、ＢＬ２に接続され、他方が第１データラインＬＤＢに接続される第１入出力用ＭＯＳトランジスタＴ０１と、ゲートに入出力制御信号ＹＩが入力され、ソース及びドレインの一方が第１及び第２ビットラインバー／ＢＬ１、／ＢＬ２に接続され、他方が第２データラインＬＤＢＢに接続される第２入出力用ＭＯＳトランジスタＴ０２とを備える。
図１６は、図１５に示す半導体メモリ装置の動作を示すタイミングチャートである。
図１６を参照すれば、第２の実施の形態に係る半導体メモリ装置の動作が分かるが、動作の詳細は第１の実施の形態と同様であるため、説明を省略する。
但し、第２の実施の形態に係る半導体メモリ装置は、折返し構造を有し、ビットラインセンスアンプ２１０ａを２つの第１及び第２セルアレイ３００ｃ、３００ｄが共有する構成であるので、第１及び第２電圧クランプ用接続部２５０ａ、２５０ｂをビットラインセンスアンプ２１０ａの一方と他方とに各々備え、選択されたセルアレイに応じて、第１及び第２電圧クランプ用接続部２５０ａ、２５０ｂが択一的にアクティブになる。
第２の実施の形態に係る半導体メモリ装置は、１つのビットラインセンスアンプ２１０ａを隣接した２つのセルアレイ３００ｃ、３００ｄが共有する構成であり、これを可能とするために装備された第１及び第２電圧クランプ用接続部２５０ａ、２５０ｂが、第１の実施の形態で説明したマイナスの低電圧をクランプする役割をも担う。
マイナスの低電圧をクランプするために、第１及び第２電圧クランプ用接続部２５０ａ、２５０ｂは、第１〜第４クランプ用ＰＭＯＳトランジスタＴＢＨ１、ＴＨＢ２、ＴＢＬ１、ＴＢＬ２を備え、マイナスの低電圧ＶＢＢレベルまたは高電圧ＶＰＰレベルで入力される接続制御信号ＢＩＳＨ、ＢＩＳＬがゲートに印加される。
図１６では、第１セルアレイ３００ｃが選択されてビットラインセンスアンプ２１０ａと接続される場合のタイミングチャートを示しているが、読み出し命令語が実行中の期間ｔ１、ｔ２、ｔ３、ｔ４では、第１接続信号ＢＩＳＨが低電圧ＶＢＢレベルで供給され、第１電圧クランプ用接続部２５０ａがイネーブル状態となり、第２接続信号ＢＩＳＬが高電圧ＶＰＰレベルで供給され、第２電圧クランプ用接続部２５０ｂはディセーブル状態を維持する。
ここでも、ビットラインセンスアンプ２１０ａは、低電圧ＶＢＢ及び高電圧ＶＰＰをセンスアンプ駆動電源として利用して、接続された２つのビットライン及びビットラインバーに印加された信号の差を感知増幅するため、高速で増幅動作が可能である。
以上、２つの実施の形態に基づき本発明を説明したが、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係る半導体メモリ装置の構成を示すブロック図である。 従来の技術に係る半導体メモリ装置のセルアレイ構成を示すブロック図である。 従来の技術に係るセンスアンプ及びセルアレイの間の接続関係を示すブロック図であって、特に共有されるビットラインセンスアンプの構成を示すブロック図である。 図２に示すセンスアンプの構成の一例を示すブロック図である。 従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。 従来の技術に係る半導体メモリ装置の問題点を説明するための断面図である。 本発明の第１の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。 図７に示す半導体メモリ装置の構成をさらに詳細に示すブロック図であって、特に、図７に示されたセンスアンプの回路を詳細に示す図である。 図７に示すビットラインセンスアンプを構成するＰＭＯＳトランジスタ断面図である。 図７に示すビットラインセンスアンプを構成するＮＭＯＳトランジスタの断面図である。 図８に示す第１及び第２センスアンプ電源供給部を示す回路図である。 図１１に示す第１及び第２センスアンプ電源供給部の動作を示すタイミングチャートである。 図８に示す半導体メモリ装置の動作を示すタイミングチャートである。 本発明の第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。 図１４に示す半導体装置の構成をさらに詳細に示すブロック図であって、特に、図１４に示すセンスアンプ部の回路を詳細に示す図である。 図１５に示す半導体メモリ装置の動作を示すタイミングチャートである。
符号の説明
ＴＣ、ＴＣ１、ＴＣ２ 単位セル用ＭＯＳトランジスタ
Ｃａｐ、Ｃａｐ１、Ｃａｐ２ 単位セル用キャパシタ
ＴＳ１〜ＴＳ４ センスアンプ用ＭＯＳトランジスタ
Ｔ０１、Ｔ０２ データ入出力用ＭＯＳトランジスタ
ＴＰ１、ＴＰ２、ＴＰ１’、ＴＰ２’、ＴＰ３、ＴＰ４ プリチャージ用ＭＯＳトランジスタ
ＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２ クランプ用ＭＯＳトランジスタ

Claims (44)

  1. 電源電圧及び接地電圧を供給されて動作する半導体メモリ装置であって、
    第１ビットラインにデータ信号を出力する第１セルアレイと、
    第２ビットラインにデータ信号を出力する第２セルアレイと、
    前記第１ビットラインまたは前記第２ビットラインにデータ信号が出力された場合、前記電源電圧よりも高い高電圧を利用して、前記第１ビットライン及び前記第２ビットラインに出力された信号の差を感知増幅するビットラインセンスアンプと、
    前記高電圧を供給する第１センスアンプ電源供給部と
    を備えることを特徴とする半導体メモリ装置。
  2. 前記接地電圧よりも低い低電圧を供給する第２センスアンプ電源供給部をさらに備え、
    前記ビットラインセンスアンプが、前記高電圧及び前記低電圧を利用して、前記感知増幅を行うことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１ビットライン及び前記第２ビットラインにプリチャージ電圧として接地電圧を供給するプリチャージ部をさらに備えることを特徴とする請求項１または請求項２に記載の半導体メモリ装置。
  4. 前記第１セルアレイに接続された前記第１ビットラインと前記ビットラインセンスアンプとの間に装備され、前記ビットラインセンスアンプを駆動させる低電圧が前記第１ビットラインに伝達されることを防止する第１電圧クランプ部と、
    前記第２セルアレイに接続された前記第２ビットラインと前記ビットラインセンスアンプとの間に装備され、前記ビットラインセンスアンプを駆動させる低電圧が前記第２ビットラインに伝達されることを防止する第２電圧クランプ部と
    をさらに備えることを特徴とする請求項１または請求項２に記載の半導体メモリ装置。
  5. 前記データ信号が前記第１ビットラインに印加される際に、基準信号を前記第２ビットラインに印加し、前記データ信号が前記第２ビットラインに印加される際に、前記基準信号を前記第１ビットラインに印加するレファレンスセルブロックをさらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記第１センスアンプ電源供給部が、
    前記ビットラインセンスアンプがイネーブルされる期間に、前記接地電圧レベルの第１制御信号が入力されることによりアクティブになり、ソース及びドレインの一方に供給される前記高電圧を、他方を介して前記ビットラインセンスアンプに伝達する高電圧供給用ＰＭＯＳトランジスタと、
    前記ビットラインセンスアンプがディセーブルされる期間に、前記電源電圧レベルの第２制御信号が入力されることによりアクティブになり、ソース及びドレインの一方に供給される前記接地電圧を、前記ビットラインセンスアンプに伝達する高電圧供給用第ＮＭＯＳトランジスタと、
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記第２センスアンプ電源供給部が、
    前記ビットラインセンスアンプがイネーブルされる期間に、前記電源電圧レベルの第３制御信号が入力されることによりアクティブになり、ソース及びドレインの一方に供給される前記低電圧を、他方を介して前記ビットラインセンスアンプに伝達する低電圧供給用第１ＮＭＯＳトランジスタと、
    前記ビットラインセンスアンプがディセーブルされる期間に、前記電源電圧レベルの第４制御信号が入力されることによりアクティブになり、ソース及びドレインの一方に供給される前記接地電圧を、前記ビットラインセンスアンプに伝達する低電圧供給用第２ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２に記載の半導体メモリ装置。
  8. 前記ビットラインセンスアンプが、
    ゲートが前記第２ビットラインに接続され、前記高電圧がソース及びドレインの一方に印加され、他方が前記第１電圧クランプ部と接続された第１ＰＭＯＳトランジスタと、
    ゲートが前記第１ビットラインに接続され、前記高電圧がソース及びドレインの一方に印加され、他方が前記第２電圧クランプ部と接続された第２ＰＭＯＳトランジスタと、
    ゲートが前記第２ビットラインに接続され、前記低電圧がソース及びドレインの一方に印加され、他方に前記第１電圧クランプ部が接続された第１ＮＭＯＳトランジスタと、
    ゲートが前記第１ビットラインに接続され、前記低電圧がソース及びドレインの一方に印加され、他方に前記第２電圧クランプ部が接続された第２ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項４に記載の半導体メモリ装置。
  9. 前記第１電圧クランプ部が、
    前記低電圧レベルの入力信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第１ビットラインと接続され、他方が前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに接続された第１クランプ用ＰＭＯＳトランジスタを備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第２電圧クランプ部が、
    前記低電圧レベルの前記入力信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第２ビットラインと接続され、他方が前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタの接続ノードに接続された第２クランプ用ＰＭＯＳトランジスタを備えることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記プリチャージ部が、
    ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第１クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第１ビットラインに、プリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタと、
    ゲートに前記プリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第２クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第２ビットラインに、プリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタと
    を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記ビットラインセンスアンプにより感知増幅されたデータをデータラインを介して外部に伝達し、前記データラインを介して外部から伝達されたデータを前記ビットラインセンスアンプに伝達するデータ入出力部をさらに備えることを特徴とする請求項１または請求項２に記載の半導体メモリ装置。
  13. 前記データ入出力部は、
    ゲートに入出力制御信号が入力され、ソース及びドレインの一方が前記第１ビットラインに接続され、他方が第１データラインに接続された第１入出力用ＭＯＳトランジスタと、
    ゲートに前記入出力制御信号が入力され、ソース及びドレインの一方が前記第２ビットラインに接続され、他方が第２データラインに接続された第２入出力用ＭＯＳトランジスタと
    を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 第１ビットライン及び第２ビットラインを備え、電源電圧及び接地電圧を印加されて動作する半導体メモリ装置の駆動方法であって、
    前記第１ビットラインにデータ信号を印加するステップと、
    前記第２ビットラインに基準信号を印加するステップと、
    前記接地電圧よりも低い低電圧を利用して、前記第１ビットライン及び前記第２ビットラインの信号の差を感知増幅してラッチするステップと
    を含むことを特徴とする半導体メモリ装置の駆動方法。
  15. 前記感知増幅してラッチするステップが、
    前記電源電圧よりも高い高電圧と前記低電圧とを利用するステップであることを特徴とする請求項１４に記載の半導体メモリ装置の駆動方法。
  16. プリチャージ期間の間、前記第１ビットライン及び前記第２ビットラインを接地電圧レベルにプリチャージさせるステップをさらに含むことを特徴とする請求項１４または請求項１５に記載の半導体メモリ装置の駆動方法。
  17. 前記基準信号に対応する電荷量が、前記第１ビットラインに印加されるデータ信号が「０」である場合に対応する電荷量と、前記第１ビットラインに印加されるデータ信号が「１」である場合に対応する電荷量との中間値であることを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  18. 前記基準信号に対応する電荷量が、前記データ信号が「０」である場合に対応する電荷量と、前記データ信号が「１」である場合に対応する電荷量とのうち、大きい方の電荷量の１／２であることを特徴とする請求項１７に記載の半導体メモリ装置の駆動方法。
  19. 前記感知増幅されてラッチされたデータを、読み出し命令語に対応するデータとして出力するステップをさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  20. 書き込み命令語に対応して入力されたデータを、前記感知増幅されてラッチされたデータと交換してラッチするステップをさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
  21. 最後にラッチされたデータを、前記データ信号が格納されていた単位セルに再格納するステップをさらに含むことを特徴とする請求項１９または請求項２０に記載の半導体メモリ装置の駆動方法。
  22. 折返し構造のビットラインを有し、電源電圧及び接地電圧を印加されて動作する半導体メモリ装置であって、
    第１ビットラインまたは第１ビットラインバーにデータ信号を印加する第１セルアレイと、
    第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイと、
    前記第１ビットラインまたは前記第１ビットラインバーにデータ信号が印加されると、前記電源電圧よりも高い高電圧を利用して、前記第１ビットライン及び前記第１ビットラインバーに印加された信号の差を感知増幅するビットラインセンスアンプと、
    前記高電圧を供給する第１センスアンプ電源供給部と
    を備えることを特徴とする半導体メモリ装置。
  23. 前記接地電圧よりも低い低電圧を供給する第２センスアンプ電源供給部を備え、
    前記ビットラインセンスアンプが、
    前記高電圧及び前記低電圧を利用して、前記感知増幅を行うことを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第１ビットライン、前記第１ビットラインバー、前記第２ビットライン及び前記第２ビットラインバーにプリチャージ電圧として接地電圧を供給するプリチャージ部をさらに備えることを特徴とする請求項２２または請求項２３に記載の半導体メモリ装置。
  25. 前記第１ビットライン及び第１ビットラインバーと前記ビットラインセンスアンプとを接続または分離し、前記低電圧が前記第１ビットラインまたは前記第１ビットラインバーに伝達されることを防止する第１電圧クランプ用接続部と、
    第２ビットラインまたは第２ビットラインバーにデータ信号を印加する第２セルアレイと、
    前記第２ビットライン及び前記第２ビットラインバーと前記ビットラインセンスアンプとを接続または分離し、前記低電圧が前記第２ビットラインまたは前記第２ビットラインバーに伝達されることを防止する第２電圧クランプ用接続部と
    をさらに備え、
    前記ビットラインセンスアンプが、前記第１電圧クランプ用接続部及び第２電圧クランプ用接続部を介して、前記第１ビットライン及び第１ビットラインバーまたは前記第２ビットライン及び第２ビットラインバーと接続され、
    前記ビットラインセンスアンプが、前記第１電圧クランプ用接続部により接続された前記第１ビットライン及び前記第１ビットラインバー、または前記第２電圧クランプ用接続部により接続された前記第２ビットライン及び前記第２ビットラインバーに印加された信号を感知増幅することを特徴とする請求項２４に記載の半導体メモリ装置。
  26. データ信号が前記第１ビットラインに印加される時に基準信号を前記第１ビットラインバーに印加し、データ信号が前記第１ビットラインバーに印加される時に前記基準信号を前記第１ビットラインに印加するレファレンスセルブロックをさらに備えることを特徴とする請求項２５に記載の半導体メモリ装置。
  27. 前記第１センスアンプ電源供給部が、
    前記ビットラインセンスアンプがイネーブルされる期間に、前記接地電圧レベルで入力される第１制御信号に応じて、ソース及びドレインの一方に供給される前記高電圧を、他方を介して前記ビットラインセンスアンプに伝達する高電圧供給用ＰＭＯＳトランジスタと、
    前記ビットラインセンスアンプがディセーブルされる期間に、前記電源電圧レベルで入力される第２制御信号に応じて、ソース及びドレインの一方に供給される前記接地電圧を、他方を介して前記ビットラインセンスアンプに伝達する高電圧供給用ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２２に記載の半導体メモリ装置。
  28. 前記第２センスアンプ電源供給部が、
    前記ビットラインセンスアンプがイネーブルされる期間に、前記電源電圧レベルで入力される第３制御信号に応じて、ソース及びドレインの一方に供給される前記低電圧を、他方を介して前記ビットラインセンスアンプに伝達する低電圧供給用第１ＮＭＯＳトランジスタと、
    前記ビットラインセンスアンプがディセーブルされる期間に、前記電源電圧レベルで入力される第４制御信号に応じて、ソース及びドレインの一方に供給される前記接地電圧を、他方を介して前記ビットラインセンスアンプに伝達する低電圧供給用第２ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
  29. 前記プリチャージ部が、
    プリチャージ期間に、第１電圧クランプ用接続部に接続する前記第１ビットライン及び前記第１ビットラインバーにプリチャージ電圧として接地電圧を供給する第１プリチャージ部と、
    プリチャージ期間に、第２電圧クランプ用接続部に接続する前記第２ビットライン及び前記第２ビットラインバーにプリチャージ電圧として接地電圧を供給する第２プリチャージ部と
    を備えることを特徴とする請求項２５に記載の半導体メモリ装置。
  30. 前記ビットラインセンスアンプが、
    ゲートが前記第１及び第２ビットラインバーの接続ノードに接続され、前記高電圧がソース及びドレインの一方に印加され、他方が前記第１電圧クランプ用接続部と接続された第１ＰＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインの接続ノードに接続され、前記高電圧がソース及びドレインの一方に印加され、他方が前記第２電圧クランプ用接続部と接続された第２ＰＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインバーの接続ノードに接続され、前記低電圧がソース及びドレインの一方に印加され、他方が前記第１電圧クランプ用接続部と接続された第１ＮＭＯＳトランジスタと、
    ゲートが前記第１及び第２ビットラインの接続ノードに接続され、前記低電圧がソース及びドレインの一方に印加され、他方が前記第２電圧クランプ用接続部と接続された第２ＮＭＯＳトランジスタと
    を備えることを特徴とする請求項２９に記載の半導体メモリ装置。
  31. 前記第１電圧クランプ用接続部が、
    前記低電圧レベルの第１接続制御信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第１ビットラインに接続され、他方が前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに接続された第１クランプ用ＰＭＯＳトランジスタと、
    前記低電圧レベルの前記第１接続制御信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第１ビットラインバーに接続され、他方が前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタの接続ノードに接続された第２クランプ用ＰＭＯＳトランジスタと
    を備えることを特徴とする請求項３０に記載の半導体メモリ装置。
  32. 前記第２電圧クランプ用接続部が、
    前記低電圧レベルの第２接続制御信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第２ビットラインに接続され、他方が前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタの接続ノードに接続された第３クランプ用ＰＭＯＳトランジスタと、
    前記低電圧レベルの前記第２接続制御信号がゲートに入力されてアクティブになり、ソース及びドレインの一方が前記第２ビットラインバーと接続され、他方が前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタの接続ノードに接続された第４クランプ用ＰＭＯＳトランジスタと
    を備えることを特徴とする請求項３１に記載の半導体メモリ装置。
  33. 前記第１プリチャージ部が、
    ゲートにプリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第１クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第１ビットラインに、プリチャージ電圧として供給する第１プリチャージ用ＭＯＳトランジスタと、
    ゲートに前記プリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第２クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第１ビットラインバーに、プリチャージ電圧として供給する第２プリチャージ用ＭＯＳトランジスタと
    を備えることを特徴とする請求項３２に記載の半導体メモリ装置。
  34. 前記第２プリチャージ部が、
    ゲートに前記プリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第３クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第２ビットラインに、プリチャージ電圧として供給する第３プリチャージ用ＭＯＳトランジスタと、
    ゲートに前記プリチャージ信号が印加され、ソース及びドレインの一方に供給される接地電圧を、前記第４クランプ用ＰＭＯＳトランジスタのソース及びドレインの一方に接続された前記第２ビットラインバーに、プリチャージ電圧として供給するための第４プリチャージ用ＭＯＳトランジスタと
    を備えることを特徴とする請求項３３に記載の半導体メモリ装置。
  35. 前記ビットラインセンスアンプにより感知増幅されたデータをデータラインを介して外部に伝達し、前記データラインを介して外部から伝達されたデータを前記ビットラインセンスアンプに伝達するデータ入出力部をさらに備えることを特徴とする請求項２４に記載の半導体メモリ装置。
  36. 前記データ入出力部が、
    ゲートに入出力制御信号が入力され、ソース及びドレインの一方が前記第１ビットラインに接続され、他方が第１データラインに接続される第１入出力用ＭＯＳトランジスタと、
    ゲートに前記入出力制御信号が入力され、ソース及びドレインの一方が前記第２ビットラインに接続され、他方が第２データラインに接続される第２入出力用ＭＯＳトランジスタと
    を備えることを特徴とする請求項３５に記載の半導体メモリ装置。
  37. 電源電圧及び接地電圧が印加されて動作し、折返しビットライン構造を有し、ビットラインセンスアンプが、一方に備えられた第１セルアレイに接続された第１ビットライン及び第１ビットラインバーに印加された信号の電圧レベル差、または他方に備えられた第２セルアレイに接続された第２ビットライン及び第２ビットラインバーに印加された信号の電圧レベル差を感知増幅する半導体メモリ装置の駆動方法であって、
    前記第１ビットライン及び前記第１ビットラインバーを前記ビットラインセンスアンプに接続させ、前記第２ビットライン及び第２ビットラインバーを前記ビットラインセンスアンプから分離させるステップと、
    前記第１ビットラインにデータ信号を印加するステップと、
    前記第１ビットラインバーに基準信号を印加するステップと、
    前記ビットラインセンスアンプが、前記接地電圧よりも低い低電圧を利用し、前記第１ビットライン及び前記第１ビットラインバーの信号差を感知増幅してラッチするステップと
    を含むことを特徴とする半導体メモリ装置の駆動方法。
  38. 前記第１ビットライン及び前記第１ビットラインバーの信号差を感知増幅してラッチするステップが、前記電源電圧よりも高い高電圧と前記低電圧とを利用することを特徴とする請求項３７に記載の半導体メモリ装置の駆動方法。
  39. プリチャージ期間の間、前記第１ビットライン及び前記第１ビットラインバー並びに前記第２ビットライン及び前記第２ビットラインバーを接地電圧レベルにプリチャージさせるステップをさらに含むことを特徴とする請求項３８に記載の半導体メモリ装置の駆動方法。
  40. 前記基準信号に対応する電荷量が、前記第１ビットラインに印加されるデータ信号が「０」である場合に対応する電荷量と、前記第１ビットラインに印加されるデータ信号が「１」である場合に対応する電荷量との中間値であることを特徴とする請求項３９に記載の半導体メモリ装置の駆動方法。
  41. 前記基準信号に対応する電荷量が、前記データ信号が「０」である場合に対応する電荷量と、前記データ信号が「１」である場合に対応する電荷量とのうち、大きい方の電荷量の１／２であることを特徴とする請求項４０に記載の半導体メモリ装置の駆動方法。
  42. 前記感知増幅されてラッチされたデータを、読み出し命令語に対応するデータとして出力するステップをさらに含むことを特徴とする請求項４０に記載の半導体メモリ装置の駆動方法。
  43. 書き込み命令語に対応して入力されたデータを、前記感知増幅されてラッチされたデータと交換してラッチするステップをさらに含むことを特徴とする請求項４０に記載の半導体メモリ装置の駆動方法。
  44. 最後にラッチされたデータを利用して、前記データ信号が格納されていた単位セルに再格納するステップをさらに含むことを特徴とする請求項４２または請求項４３に記載の半導体メモリ装置の駆動方法。
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