CN1767062A - 用于低功率系统之半导体存储器装置 - Google Patents

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Abstract

一种包含于半导体存储器装置中之设备，用以预充电一位线及一位线杠以及感测及放大传送至该位线及该位线杠中之一的数据，包括：一预充电块，用以预充电该位线及该位线杠成为一接地电位；以及一感测放大块，用以藉由使用具有低于该接地电位之电压电平的低电压及具有高于一电源电压之电压电平的高电压来感测及放大该数据。

Description

用于低功率系统之半导体存储器装置
技术领域
本发明是有关于一种半导体存储器装置，以及更特别地是有关于一种用以在一低供应电压下减少功率消耗之半导体存储器装置。
背景技术
通常，半导体存储器装置是在从外部电路所输入之供应电压或由包含于该半导体存储器装置中之电压产生器所产生之低内部电压下操作。特别地，熟习该项技艺者聚焦于如果不降低该半导体存储器装置之操作速度，如何使供应至该半导体存储器装置之供应电压变低。
图1是显示一传统半导体存储器装置之核心区域的块图。
如所示，该传统半导体存储器装置包括一行地址解码器20、一列地址解码器30、一单元区域100及一数据输入/输出块40。
该单元区域100包括多个单元阵列(例如：110、120、130及140)及多个感测放大块(例如：150及160)。该行地址解码器20接收一行地址，及将该行地址解码，以访问在该单元区域100中所存储之数据；以及该列地址解码器30接收一列地址，及将该列地址解码，以访问在该单元区域100中所存储之数据。该数据输入/输出块40是用以输出在该单元区域100中所存储之数据或者将经由一数据垫/针脚所输入之数据传送至该单元区域100。
亦即，在一读取操作中，将响应该行地址及该列地址所访问的数据输出至该数据输入/输出块40。另一情况，在一写入操作中，将一外部电路所输入之数据经由该数据输入/输出块40存储在一单位单元中，所述单位单元对应于该行地址及该列地址。
详而言之，包含于该单元区域100中之每一单元阵列(例如：110)包括多个单位单元，每一单位单元用以存储一个数据；以及每一感测放大块(例如：150)是用以感测及放大每一单元阵列所输出之数据。
图2是描述图1所示之单元区域100的详细结构之块图。
如所示，第一单元阵列110包括多个位线对(例如：BL及/BL)，多个单元(例如：CELL1、CELL2、及CELL3)、以及多条字线(例如：WL0到WL5)。在此，每一单元是由一电容器及一晶体管所构成。例如：第一单元CELL1包括耦合至板线PL之第一电容器C0及具有耦合至第一字线WL0之栅极的第一MOS晶体管M0。该第一MOS晶体管M0是耦合于该第一电容器C0与一位线BL之间，其用以使第一电容器C0与该位线BL连接或不连接，以响应一字线WL0。
并且，将分别耦合至该第一字线WL0及第二字线WL1且彼此相邻之第一单元CELL1及第二单元CELL2共同连接至该位线BL；以及该位线BL是耦合至一包含于该感测放大块150中之感测放大器152a。
为了读取在该第一单元CELL1中所存储之数据，选择及激活该第一字线WL0；结果，导通该第一MOS晶体管M0。将该第一电容器C0中所存储之数据传送至该位线BL。
接下来，该感测放大器152a藉由使用该位线BL(接收经由该第一MOS晶体管M0所传送之数据)与一位线杠/BL(并未接收从包含于该第一单元阵列110中之任何单元所输出的数据)间之电位差来感测及放大该数据。
在上述藉由该感测放大器152a之感测及放大操作之后，将该已放大数据经由一对局部数据总线LDB及LDBB输出至该外部电路。于此，在感测及放大操作下，该感测放大器152a确定该位线BL及该位线杠/BL之逻辑电平。并且，将该位线BL及该位线杠/BL之每一逻辑电平传送至该局部数据总线LDB及该互补局部数据总线LDBB之每一总线。
亦即，如果该第一单元CELL1存储一高逻辑电平″1″之数据，亦即，充电该第一电容器C0，则在该感测及放大操作之后，该位线BL具有一电源电压VDD之电压电平及该位线杠/BL具有一接地电位GND之电压电平。另一方面，亦即，如果该第一单元CELL1存储一低逻辑电平″0″之数据，则在该感测及放大操作之后，该位线BL具有该接地GND之电压电平及该位线杠/BL具有该电源电压VDD之电压电平。
因为在每一单元之电容器中所存储之电荷量是非常小的，所以在将该电荷传送至该位线BL之后，应该恢复在每一原始单元之电容器中之电荷。在藉由使用该感测放大器之一锁存数据完成恢复之后，非激活对应于该原始单元之字线。
于此，要描述何时读取存储在该第三单元CELL3中之数据。如果该第三单元CELL3存储一高逻辑电平″1″之数据，亦即，充电该第三电容器C2，则在该感测及放大操作之后，该位线杠/BL具有一电源电压VDD之电压电平及该位线BL具有一接地GND之电压电平。另一方面，亦即，如果该第三单元CELL3存储一低逻辑电平″0″之数据，则在该感测及放大操作之后，该位线杠/BL具有该接地GND之电压电平及该位线BL具有该电源电压VDD之电压电平。
再者，在该写入操作中，亦即，当将一输入数据存储在该单元区域中时，对应于输入行及列地址之字线被激活，然后感测及放大在一耦合至该字线之单元中所存储之数据。之后，在该感测放大器152a中以该输入数据来取代该已放大数据。亦即，将该输入数据锁存于该感测放大器152a中。接下来，将该输入数据存储在对应于该已激活字线之单元中。如果已完成将该输入数据存储在该单元中，则非激活对应于该输入行及列地址之字线。
图3是描述在图1所示之单元区域100中所包含之每一单元阵列及每一感测放大块间之连接的块图。特别地，该传统半导体存储器装置具有一共用位线感测放大器结构。于此，该共用位线感测放大器结构表示两个相邻单元阵列是耦合至一感测放大块。
如所示，具有多个单元阵列110、130及180及多个感测放大块150及170。该第一感测放大块150是耦合至该第一单元阵列110及该第二单元阵列130；以及该第二感测放大块170是耦合至该第二单元阵列130及该第三单元阵列180。
如果一单元阵列耦合至一感测放大块，则该感测放大块包括多个感测放大器，每一感测放大器对应于在该单元阵列中所包含之每一位线对。亦即，该感测放大块中所包含之感测放大器的数目相同于该单元阵列中所包含之位线的数目。然而，参考图3，因为两个单元阵列在该共用位线感测放大器结构下共同拥有一感测放大块，所以该感测放大块具有一些感测放大器，每一感测放大器对应于每个两位线对。亦即，该感测放大块中所包含之感测放大器的数目可减少一半。
在用以达成较高整合电路之该共用位线感测放大器结构下，该感测放大块(例如：150)进一步包括第一连接块151及第二连接块153。因为该感测放大块同时耦合至两个相邻单元阵列110及130，所以需要有可使该第一感测放大块150与该两个相邻单元阵列110及130中之一连接或不连接之控制。该第一及第二连接块151及153之每个具有多个开关单元(例如：晶体管)。在该第一连接块151中，依据第一连接控制信号BISH1导通及关断多个晶体管(例如：MN1到MN4)；以及在该第二连接块153中，依据第二连接控制信号BISL1导通及关断多个晶体管(例如：MN5到MN8)。
例如：如果激活该第一连接控制信号BISH1，导通该第一连接块151中之所有晶体管，亦即，使该第一单元阵列110耦合至该第一感测放大块150之感测放大器块152。另一情况，如果激活该第二连接控制信号BISL1，导通该第二连接块153中之所有晶体管，亦即，使该第二单元阵列130耦合至该第一感测放大块150之感测放大器块152。
同样地，另一感测放大块170包括多个感测放大器及两个连接块，其中响应其它连接控制信号BISH2及BISL2来控制该两个连接块，以使该感测放大块170之感测放大器块与该两个相邻单元阵列130及180中之一连接或不连接。
再者，除连接块及感测放大器外，每一感测放大块(例如：150)包括一预充电块及一数据输出块。
图4是描述图2所示之感测放大块150之块图。
如所示，该感测放大块150包括一感测放大器152a、一预充电块155a、第一及第二均衡块154a及157a及一数据输出块156a。
该感测放大器152a接收电源供应信号SAP及SAN，以放大该位线BL与该位线杠/BL间之电位差。当该感测放大器152a未被激活时，藉由一预充电信号BLEQ使能该预充电块155a，以将该位线对BL及/BL预充电成为一位线预充电电压VBLP。响应该预充电信号BLEQ，该第一均衡块154a使该位线BL之电压电平相同于该位线杠/BL之电压电平。相同于该第一均衡块154a，该第二均衡块157a亦用于使该位线BL之电压电平相同于该位线杠/BL之电压电平。最后，依据一列地址所产生之一列控制信号YI，该数据输出块156a将该感测放大器152a所放大之数据输出至该对局部数据总线LDB及LDBB。
于此，该感测放大块150进一步包括两个连接块151a及153a，每一连接块依据连接控制信号BISH及BISL以使该感测放大器152a与相邻单元阵列中之一连接或不连接。
图5是显示该传统半导体存储器装置之操作的波形图。以下，参考第1-5图，详细描述该传统半导体存储器装置之操作。
如所示，可将该读取操作分成4个步骤：一预充电步骤、一读取步骤、一感测步骤及一恢复步骤。同样地，该写入操作是非常相似于该读取操作。然而，该写入操作包括一写入步骤，以取代在该读取操作中之读取步骤，以及更详细地，在该感测步骤期间并非输出一感测及放大的数据，而是将来自一外部电路之输入数据锁存在该感测放大器中。
以下，假设充电一单元之电容器，亦即存储一高逻辑电平″1″。于此，符号’SN’表示在该单元之电容器中所改变之电位电平。并且，激活该感测放大块中之两个连接块中之一，以及非激活另一连接块。结果，将该感测放大块耦合至两个相邻单元阵列中之一。
在该预充电步骤中，藉由该位线预充电电压VBLP预充电该位线BL及该位线杠/BL。同时，非激活所有字线。通常，该位线预充电电压VBLP是1/2核心电压，亦即1/2Vcore＝VBLP。
当激活该预充电信号BLEQ成为高逻辑电平时，亦使能该第一及第二均衡块154a及157a。因而，将该位线BL及该位线杠/BL预充电成为1/2核心电压。于此，亦激活该第一及第二连接块151a及153a，亦即将该第一及第二连接块151a及153a中之所有晶体管导通。
在该读取步骤中，输入及执列一读取命令。于此，如果该第一连接块151a是耦合至该第一单元阵列110及该第二连接块153a是耦合至该第二单元阵列130，则当激活该第一连接块151a及非激活该第二连接块153a时，会将该感测放大器152a耦合至该第一单元阵列110。另一情况，当激活该第二连接块153a及非激活该第一连接块151a时，会将该感测放大器152a耦合至该第二单元阵列130且与该第一单元阵列110断开。
此外，藉由一电源电压VDD或一高电压VPP来激活一对应于一输入地址之字线，直到该恢复步骤为止。
于此，为了激活该字线，因为会要求该电源电压VDD变低，所以通常使用该高电压VPP，并且该半导体存储器装置之操作速度会变得较快。
如果激活该字线，则会将对应于该字线之单元的MOS晶体管导通；以及将该单元之电容器中所存储之数据传送至该位线BL。
因此，将该1/2核心电压所预充电之位线BL提升一预定电压电平ΔV。于此，虽然将该电容器充电成为该核心电压Vcore，但是因为该电容器之电容量Cc小于该位线BL之螺旋电容量(worm capacitance)Cb，所以该位线BL之电压电平无法增加至该核心电压Vcore。
参考图5，在该读取步骤中，可了解到该位线BL之电压电平增加该预定电压电平ΔV，以及符号’SN’亦减少至该电压电平。
在此时，亦即，当将该数据传送至该位线BL时，并未传送数据至该位线杠/BL，以及因而该位线杠/BL保持1/2核心电压电平。
接下来，在该感测步骤中，该第一电源供应信号SAP是供应有该核心电压Vcore，以及该第二电源供应信号SAN是供应有一接地电位GND。因此，该感测放大器可藉由使用该第一及第二电源供应信号SAP及SAN来放大该位线BL与该位线杠/BL间之电位差。在此时，将该位线BL与该位线杠/BL间之相对高侧放大至该核心电压Vcore；以及将该位线BL与该位线杠/BL间之另一侧亦即相对低侧放大至该接地电位GND。
于此，该位线BL之电压电平是高于该位线杠/BL之电压电平。亦即，在放大该位线BL与该位线杠/BL之后，该位线BL是供应有该核心电压Vcore，以及该位线杠/BL是供应该接地电位GND。
最后，在该恢复步骤中，使该读取步骤中用以藉由该预定电压电平ΔV以提升该位线BL之电容器所输出的数据在该原始电容器中恢复。亦即，再充电该电容器。在该恢复步骤之后，非激活对应于该电容器之字线。
然后，该传统半导体存储器装置再次实施该预充电步骤。亦即，该第一及第二电源供应信号SAP及SAN分别供应有1/2核心电压Vcore。并且，激活该预充电信号BLEQ，并且将其输入至该第一及第二均衡块154a及157a以及该预充电块155a。在此时，该感测放大器152a是藉由该第一及第二连接块151a及153a耦合至该两个相邻单元阵列(例如：110及130)。
当半导体存储器装置之设计技术快速地发展时，用以操作该半导体存储器装置之电源电压的电压电平变得较低。然而，虽然该电源电压的电压电平变得较低，但是要求该半导体存储器装置之操作速度变得较快。
为了达成有关该半导体存储器装置之操作速度的要求，该半导体存储器装置包括一内部电压产生器，其用以产生一具有低于该电源电压VDD之电压电平的核心电压Vcore及一具有高于该核心电压Vcore之电压电平的高电压VPP。
至目前为止，可藉由实施经由使用上述用以克服该电源电压VDD之电压电平的减少之方法来制造该半导体存储器装置之纳米技术(nano-scale technology)，以完成所要求之操作速度，而无其它特别方法可用。
例如：虽然该电源电压之电压电平从约3.3V减少至约2.5V或2.5V以下，但是如果实施约500nm至约100nm为主之纳米级技术，则可完成所要求之操作速度。此表示更高度整合该半导体存储器装置。亦即，当提升(亦即，发展)该纳米技术时，可减少该半导体存储器装置中所制造之晶体管的功率消耗，以及如果没有减少该电源电压之电压电平，则该所制造晶体管之操作速度会变得较快。
然而，很难发展100nm以下之纳米级技术。亦即，对进一步整合该半导体存储器装置是有限制的。
并且，该电源电压之所需电压电平变得较低，例如：从约2.0V变成约1.5V或甚至约1.0V。因此，无法只藉由发展该纳米技术来完成有关该电源电压之要求。
如果输入该半导体存储器装置之电源电压的电压电平低于一预定电压电平，则该半导体存储器装置中所包含之每一晶体管的操作边际(operating margin)会变得不够；以及结果，无法满足所需操作速度及无法保证该半导体存储器装置之操作可靠度。
而且，因为在一低电源电压下保持该晶体管之一导通电压(亦即，一阈值电压)，所以为了稳定地放大该位线BL与该位线杠/BL间之电压差该感测放大器需要更多时间。
再者，如果在该位线对BL及/BL上产生噪声，则会使该位线BL及该位线杠/BL之每一电压电平波动，亦即在该1/2核心电压Vcore上增加或减少一预定电平。亦即，当该电源电压之电压电平变得较低时，小的噪声会严重地影响该半导体存储器装置之操作可靠度。
因此，在一预定电平下对该电源电压之电压电平的减少是有限制的。
此外，当进一步高度整合该半导体存储器装置时，该晶体管之尺寸会变小，以及该晶体管之栅极与该位线之距离会变得越来越靠近。结果，会产生泄放电流(bleed current)。于此，由于在一预定值下该晶体管之栅极与该位线间之实体距离，因而该泄放电流表示该晶体管之栅极与该位线间之漏电流。
图6是描述该半导体存储器装置之一单位单元以便显示该泄放电流(breed current)之成因的剖面图。
如所示，该单位单元包括一衬底10、一装置隔离层11、源极及漏极区域12a及12b、一栅极电极13、一位线17、一电容器14-16、以及绝缘层18及19。于此，符号’A’表示该晶体管之栅极电极13与该位线17间之距离。
当快速发展用以制造该半导体存储器装置之纳米技术时，该晶体管之栅极电极13与该位线17间之距离(亦即，’A’)会变得较短。
在该预充电步骤中，该位线BL是供应有该1/2核心电压，以及该栅极电极13(亦即，一字线)是供应有接地电位。
如果因制造过程中发生错误而使该单位单元中之位线17与栅极电极13电性短路，则在该预充电步骤期间会有一电流持续地流动，以及会增加功率消耗。在此情况中，该半导体存储器装置包括多个额外单位单元，其用以取代发生该位线及该栅极电极电性短路之单位单元。在此时，以字线为基准使用额外单元来取代错误单元。
另一情况，如果在制造过程中没有发生错误，亦即在该半导体存储器装置之任何单元中没有发生该位线17与该栅极电极13电性短路，则不会有泄放电流。然而，如果在该制程中没有任何错误之情况该晶体管之栅极电极13与该位线17间之距离(亦即，’A’)太短，则亦会使泄放电流产生及流动。
最近，如何在一低功率状态下操作半导体存储器装置是非常重要的。如果产生上述泄放电流，则虽然具有泄放电流之半导体存储器装置可正常操作，但是并不适合将该半导体存储器装置应用在一系统中。
为了减少该泄放电流之量，建议在该晶体管之栅极电极与该位线之间加入一电阻器。然而，虽然该电阻器可减少一点泄放电流之量，但是对于减少及防止该泄放电流之流动并非是有效及重要。
发明内容
因此，本发明之一目的在于提供一种半导体装置，其在一低功率状态下以一快速度方式来操作，以及防止泄放电流之产生，藉此减少功率消耗。
依据本发明之一方面，提供一种包含于一半导体存储器装置中之设备，其用以预充电一位线及一位线杠以及感测及放大已传送至该位线及该位线杠中之一的数据，该装置包括一预充电块，其用以预充电该位线及该位线杠成一接地电位；以及一感测放大块，其藉由使用一具有低于该接地电位之电压电平的低电压及一具有高于一电源电压之电压电平的高电压以感测及放大该数据。
依据本发明之另一方面，提供一种用以在该半导体装置中预充电一位线及一位线杠以及感测和放大已传送至该位线及该位线杠中之一的数据之方法，该方法包括下列步骤：a)预充电该位线及该位线杠成一接地电位；以及b)藉由使用一具有低于该接地电位之电压电平的低电压及一具有高于一电源电压之电压电平的高电压来感测及放大该数据。
依据本发明之另一方面，提供一种半导体存储器装置，其包括第一单元阵列，其具有多个单位单元，每一单元用以存储一数据及将该数据输出至一位线及一位线杠中之一，以响应输入之地址及命令；一预充电块，其用以预充电该位线及该位线杠成为一接地电位；以及一感测放大块，其藉由使用一具有低于该接地电位之电压电平的低电压及一具有高于该核心电压之电压电平的高电压来感测及放大该数据。
依据本发明之另一方面，提供一种用以操作一半导体存储器装置之方法，其包括下列步骤：a)存储一数据于第一单元阵列中及输出该数据至一位线及一位线杠中之一，以响应输入之地址及命令；b)预充电该位线及该位线杠成为一接地电位；以及c)藉由使用一用以操作该半导体存储器装置之核心电压及一具有高于该核心电压之电压电平的高电压来感测及放大该数据。
附图说明
从下面较佳实施例之说明并配合所附图式可使本发明之上述及其它目的与特征变得更清楚。
图1是显示一传统半导体存储器装置之核心区域的块图；
图2是描述图1所示之单元区域的详细结构之块图；
图3是描述在图1所示之单元区域中所包含之每一单元阵列及每一感测放大块间之连接的块图；
图4是描述图2所示之感测放大块150之块图；
图5是显示该传统半导体存储器装置之操作的波形图；
图6是描述该半导体存储器装置之一单位单元以便显示该泄放电流之成因的剖面图；
图7是显示依据本发明之一实施例的一半导体存储器装置之核心区域的块图；
图8是描述图7所示之一感测放大块的块图。
图9A及9B是描述在图8所示之一感测放大器中所包含之PMOS晶体管的剖面图；
图10A及10B是描述在图8所示之感测放大器中所包含之NMOS晶体管的剖面图；
图11是显示图8所示之第一及第二电源供应器的电路图；
图12是显示图8所示之第一及第二电源供应器的操作之波形图；
图13是显示图8所示之半导体存储器装置的操作之波形图；
图14是显示依据本发明之另一实施例的一半导体存储器装置之核心区域的块图；
图15是详细描述图10所示之半导体存储器装置的核心区域之块图；以及
图16是显示图10所示之半导体存储器装置的操作之波形图。
具体实施方式
以下，将配合所附图式来描述依据本发明之用以在低功率状态下操作的半导体存储器装置。
图7是显示依据本发明之实施例的一半导体存储器装置之核心区域的块图。
如所示，该半导体存储器装置包括第一参考单元块400a、第二参考单元块400b、第一单元阵列300a、第二单元阵列300b及一感测放大块200。
于此，每一单元阵列(例如：400a)包括多个单位单元，每一单元用以存储一数据及输出该数据至一位线及一位线杠中之一，以响应输入之地址及命令；以及该感测放大块200是用以感测及放大每一单元阵列所输出之数据。该第一单元阵列300a是经由多个位线(例如：BLn及BLn+1)耦合至该感测放大块200。该第二单元阵列300b是经由多个位线杠(例如：/BLn及/BLn+1)耦合至该感测放大块200。
详而言之，在该第一及第二单元阵列300a及300b中所包含之每一单位单元是由一电容器(例如：Cap)及一晶体管(例如：TC)所构成。
该第一及第二参考单元块400a及400b是用以将一参考信号经由多个位线(例如：BLn及BLn+1)及多个位线杠(例如：/BLn及/BLn+1)供应至该感测放大块200。
图8是描述图7所示之感测放大块200的块图。
如所示，该感测放大块200包括预充电块220a及220b、连接控制块230a及230b、一感测放大器210及一数据输出块240。在图7所示之半导体存储器装置中，两个相邻单元阵列(例如：300a及300b)是耦合至该一个感测放大块200。
如所示，该第一单元阵列300a中所包含之一单位单元是经由一位线BL耦合至该感测放大器210，以及该第二单元阵列300b中所包含之一单位单元是经由一位线杠/BL耦合至该感测放大器210。于此，在该第一单元阵列300a与该感测放大器210间具有第一预充电块220a及第一连接控制块230a。同样地，在该第二单元阵列300b与该感测放大器210间具有第二预充电块220b及第二连接控制块230b。
该感测放大器210接收第一电源供应信号SAP及第二电源供应信号SAN，以放大该位线BL与该位线杠/BL间之电位差(亦即，电压差)。当激活该感测放大器210时，输入一高电压VPP以作为该第一电源供应信号SAP及输入一低电压VBB以作为该第二电源供应信号SAN。如果停用该感测放大器210，则输入一接地电位GND以作为该第一及第二电源供应信号SAP及SAN。
于此，该高电压VPP具有比从一外部电路所输入之电源电压VDD高的电压电平；以及该低电压VBB具有比该接地电位GND低之电压电平。
当非激活该感测放大器210时，藉由一预充电信号BLEQ使该第一及第二预充电块220a及220b使能，以分别预充电该位线BL及该位线杠/BL成为该接地电位GND。最后，该数据输出块240依据所输入之列地址将该感测放大器210所放大之数据输出至一对本地数据线(即：LDB及LDBB)。
亦即，该预充电块220是用以预充电该位线BL及该位线杠/BL成为接地电位GND；以及该感测放大块210藉由使用该高电压VPP及该低电压VBB来感测及放大数据。亦即，分别输入该高电压VPP及该低电压VBB以作为该第一电源供应信号SAP及该第二电源供应信号SAN。
再者，该感测放大块210包括该第一及第二连接块230a及230b，每一连接块用以将载入该位线或该位线杠之数据传送至该感测放大装置及用以防止将该低电压VBB传送至该位线及该位线杠，其中该位线及该位线杠是个别耦合至该单元阵列。
例如：如果经由该位线BL输出该第一单元阵列300a中所存储之数据，以响应一所输入的命令，则激活该第一连接控制块230a。结果，可将该数据传送至该感测放大器210。然后，为了防止将该低电压供应至该连接至第一单元阵列300a之位线BL，在该感测放大器感测及放大该位线BL与该位线杠/BL间之电压差的期间，停用该第一连接控制块230a。同样地，如果经由该位线杠/BL输出该第二单元阵列300b中所存储之数据，以响应一所输入的命令，则激活该第二连接控制块230b。结果，可将该数据传送至该感测放大器210。然后，为了防止将该低电压供应至该连接至第一单元阵列300a之位线BL，在该感测放大器感测及放大该位线BL与该位线杠/BL间之电压差的期间，停用该第二连接控制块230b。
再者，在依据本发明之半导体存储器装置中，当该第二单元阵列300b经由该位线杠/BL将一数据输出至该感测放大器210时，该第一参考单元块400a将一参考信号供应至该位线BL。同样地，当该第一单元阵列300a经由该位线BL将一数据输出至该感测放大器210时，该第二参考单元块400b将该参考信号供应至该位线杠/BL。
该第一及第二预充电块220a及220b之每一预充电块包括一晶体管，其用以将该接地电位GND供应至该位线BL及该位线杠/BL以作为该预充电电压，以响应该预充电信号BLEQ。当实施一预充电操作，亦即，激活该预充电信号BLEQ时，亦会激活该第一及第二连接控制块230a及230b，以响应一控制信号BI。
该感测放大块210包括第一及第二PMOS晶体管TS1及TS2以及第一及第二NMOS晶体管TS3及TS4。
该第一PMOS晶体管TS1具有栅极、漏极及源极，该栅极是耦合至该位线杠/BL，该源极是用以接收该第一电源供应信号SAP，以及该漏极是耦合至该位线BL。并且，该第二PMOS晶体管TS2具有栅极、漏极及源极，该栅极是耦合至该位线BL，该源极是用以接收该第一电源供应信号SAP，以及该漏极是耦合至该位线杠/BL。
该第一NMOS晶体管TS3具有栅极、漏极及源极，该栅极是耦合至该位线杠/BL，该源极是用以接收该第二电源供应信号SAN，以及该漏极是耦合至该位线BL；以及该第二NMOS晶体管TS4具有栅极、漏极及源极，该栅极是耦合至该位线BL，该源极是用以接收该第二电源供应信号SAN，以及该漏极是耦合至该位线杠/BL。
在经该感测放大器210放大后，将该数据经由该数据输出块240传送至一本地数据线LDB及一本地数据线杠LDBB。
该数据输出块240是用以将该感测放大块210所放大之数据传送至该本地数据线LDB及该本地数据线杠LDBB或者经由该本地数据线LDB及该本地数据线杠LDBB将所输入的数据传送至该感测放大块210。
详而言之，该数据输出块240包括第一及第二MOS晶体管T01及T02。该第一MOS晶体管T01是耦合于该位线BL与该本地数据线LDB之间，用以将该感测放大器210所放大之数据传送至该本地数据线LDB或经由该本地数据线LDB将输入数据传送至该感测放大器210，以响应依据一输入列地址之列控制信号YI。并且，该第二MOS晶体管T02是耦合于该位线杠/BL与该本地数据线杠LDBB之间，用以将该感测放大器210所放大之数据传送至该本地数据线杠LDBB或经由该本地数据线杠LDBB将输入数据传送至该感测放大器210，以响应该列控制信号YI。
图9A及9B是描述在图8所示之感测放大器210中所包含之第一及第二PMOS晶体管TS1及TS2的剖面图。并且，图10A及10B是描述在图8所示之感测放大器210中所包含之第一及第二NMOS晶体管TS3及TS4的剖面图。
如图9A所示，在该第一PMOS晶体管TS1中，一N-井区是位于一P型衬底上。在该N-井区中，具有P型源极及漏极以及一N型本体。作为该第一PMOS晶体管TS1之栅极的位线杠/BL是位于该P型源极与漏极间。于此，该P型源极是耦合至该第一电源供应信号SAP，以及该P型漏极是耦合至该位线BL。该N型本体是耦合至该高电压VPP。
该第二PMOS晶体管TS2相似于该第一PMOS晶体管TS1。然而，参考图9B，该第二PMOS晶体管TS2包括作为栅极之位线BL及耦合至该位线杠/BL之漏极。
相较于图9A及9B所示之第一及第二PMOS晶体管，在图10A所示之第一NMOS晶体管TS3中，一N-井区是位于一P型衬底上，以及一P-井区是位于该N-井区上。在该P-井区中，具有N型源极及漏极以及一P型本体。作为该第一NMOS晶体管TS3之栅极的位线杠/BL是位于该N型源极与漏极之间。再者，该第一NMOS晶体管TS3包括一在该N-井区中之N型接触区域。该N型接触区域是耦合至一电源电压VDD，用以使该P-井区自该P型衬底电性断开。于此，该N型源极是耦合至该第二电源供应信号SAN，以及该N型漏极是耦合至该位线BL。该P型本体是耦合至该低电压VBB。
该第二NMOS晶体管TS4相似于该第一NMOS晶体管TS3。然而，参考图10B，该第二NMOS晶体管TS4包括作为栅极之位线BL及耦合至该位线杠/BL之漏极。
图11是显示图8所示之第一及第二电源供应器510及520的电路图。
如所示，该第一电源供应器510包括第一供应晶体管MP及第二供应晶体管MN1。该第一供应晶体管MP将该高电压VPP供应至该感测放大器210以作为该第一电源供应信号SAP，以响应第一供应控制信号SAP_VPP。第二电源晶体管MN1将该接地电位GND供应至该感测放大器210以作为该第一电源供应信号SAP，以响应第二供应控制信号SAP_GND。
同样地，该第二电源供应器520包括第三供应晶体管MN2及第四供应晶体管MN3。该第三供应晶体管MN2将该低电压VBB供应至该感测放大器210以作为该第二电源供应信号SAN，以响应第三供应控制信号SAN_VBB。第四供应晶体管MN3将该接地电位GND供应至该感测放大器210以作为该第二电源供应信号SAN，以响应第四供应控制信号SAN_GND。
图12是显示图8所示之第一及第二电源供应器510及520的操作之波形图。
如所示，一读取或写入操作可分成4个步骤：一预充电步骤t0、一读取步骤t1、一感测步骤t2-t3及一恢复步骤t4。
在该预充电步骤t0及该读取步骤t1期间输入该第一供应控制信号SAP_VPP以作为该高电压VPP，以及在该感测步骤t2及t3以及该恢复步骤t4期间输入该第一供应控制信号SAP_VPP以作为该接地电位GND。同样地，在该预充电步骤t0及该读取步骤t1期间输入该第二供应控制信号SAP_GND以作为该电源电压VDD，以及在该感测步骤t2及t3以及该恢复步骤t4期间输入该第二供应控制信号SAP_GND以作为该接地电位GND。
结果，在该预充电步骤t0及该读取步骤t1期间该第一电源供应信号SAP变成该接地电位GND，以及在该感测步骤t2及t3以及该恢复步骤t4期间该第一电源供应信号SAP变成该高电压VPP。
在该预充电步骤t0及该读取步骤t1期间输入该第三供应控制信号SAN_VBB以作为该低电压VBB，以及在该感测步骤t2及t3以及该恢复步骤t4期间输入该第三供应控制信号SAN_VBB以作为该电源电压VDD。同样地，在该预充电步骤t0及该读取步骤t1期间输入该第四供应控制信号SAN_GND以作为该接地电位GND，以及在该感测步骤t2及t3以及该恢复步骤t4期间输入该第四供应控制信号SAN_GND以作为该低电压VBB。
结果，在该预充电步骤t0及该读取步骤t1期间该第二电源供应信号SAN变成该接地电位GND，以及在该感测步骤t2及t3以及该恢复步骤t4期间该第二电源供应信号SAN变成该低电压VBB。
图13是显示图7所示之半导体存储器装置的操作之波形图。以下，参考第7-13图，详细描述依据本发明之半导体存储器装置之操作。
如上所述，该读取操作可分成4个步骤：一预充电步骤t0、一读取步骤t1、一感测步骤t2及t3及一恢复步骤t4。同样地，一写入操作是非常相似于该读取操作。然而该写入操作包括一写入步骤，以取代该读取操作中之读取步骤，以及更详细地，在该感测步骤期间并非输出经感测及放大之数据，而是将来自一外部电路之输入数据锁存于该感测放大器中。再者，该感测步骤包括第一感测步骤t2及第二感测步骤t3。因为在该第一感测步骤t2期间经放大之数据是不稳定的，所以在该第二感测步骤t3期间激活该数据输出块240。
以下，假设对耦合至该位线BL之第一单元阵列300a中所包含之一单元的电容器充电，亦即，存储高逻辑电平数据″1″。
具体而言，将依据本发明之半导体存储器装置中的位线BL及位线杠/BL预充电成为该接地电位GND。并且，参考图7，该半导体存储器装置具有一开放位线结构。
在该预充电步骤t0中，将该位线BL及该位线杠/BL预充电成为该接地电位GND，以取代一位线预充电电压VBLP，其中该位线预充电电压VBLP通常为1/2核心电压，亦即，1/2Vcore＝VBLP。在此时，停用所有字线。亦即，如果在该预充电步骤t0期间保持已激活成高逻辑电平之预充电信号BLEQ，则该位线BL及该位线杠/BL预充电成为该接地电位GND。
在该读取步骤t1中，输入及执列一读取命令，以及然后藉由一电源电压VDD或一高电压VPP激活对应于输入地址之字线WL，直到该恢复步骤为止。
于此，为了激活该字线，通常使用该高电压VPP，这是因为会要求该电源电压VDD变低，以及该半导体存储器装置之操作速度会变得较快。
如果激活该字线WL，则会将对应于该字线之单元的MOS晶体管导通；以及将该第一单元阵列300a中所包含之单元的电容器中所存储之数据传送至该位线BL。在此时，停用输入至该预充电块220之预充电信号BLEQ。
同时，当该第一单元阵列300a将存储数据输出至该位线BL时，耦合至该位线杠/BL之第二参考单元块400b将具有该单元之电容器中所存储之数据的1/2电压电平之参考信号输出至该位线杠/BL，以响应第二参考控制信号REF_SEL2。
另一情况，当该第二单元阵列300b将存储数据输出至该位线杠/BL时，耦合至该位线BL之第一参考单元块400a将具有该第二单元阵列300b中所包含之单元的电容器中所存储之数据的1/2电压电平之参考信号输出至该位线BL，以响应第一参考控制信号REF_SEL1。
参考图13，在该读取步骤中，可了解到该位线BL及该位线杠/BL之每一电压电平增加有每一预定电压电平，例如：约两倍电压电平。
接下来，在该感测步骤之感测步骤t2及t3中，该第一电源供应信号SAP是供应有该高电压VPP，以及该第二电源供应信号SAN是供应有该低电压VBB。
在该第一感测步骤t2中，该感测放大器210可藉由使用该第一及第二电源供应信号SAP及SAN放大该位线BL与该位线杠/BL间之电压差(亦即，电位差)。在此时，将该位线BL与该位线杠/BL间之相对高侧放大至该高电压VPP；以及将该位线BL与该位线杠/BL间之另一侧(亦即，相对低侧)放大至该接地电位GND。然后，将该已放大电压差锁存于该感测放大器210中。具体而言，因为使用该高电压VPP及该低电压VBB以取代该电源电压VDD及该接地电位GND，所以该感测放大器放大一电压差会比该传统感测放大器要快。
于此，该位线BL之电压电平比该位线杠/BL之电压电平高。亦即，在放大该位线BL及该位线杠/BL之后，该位线BL保持该高电压VPP之电压电平。然而，虽然因为停用(亦即，关断)该第二连接控制块230b，所以可暂时将该位线杠/BL放大成为该低电压VBB，但是该位线杠/BL仍会保持该接地电位GND之电压电平。亦即，因为将该位线杠/BL预充电成为该接地电位GND(具有比该低电压VBB高之电压电平)，所以并未将该感测放大器210中之位线杠/BL放大至该低电压VBB。结果，该第一单元阵列300a中之位线BL的电压电平可保持成为该接地电位GND。
于此，该第一及第二连接控制块是用以防止将该低电压VBB传送至该第二单元阵列300b中之位线杠/BL。
此外，因为该第二单元阵列300b中之位线BL所产生之螺旋电容量是相对大，所以流入该第二连接控制块230b所包含之晶体管的电流量是非常小的。因此，在该感测步骤t2及t2以及该恢复步骤t4期间该第二单元阵列300b中之位线杠/BL的电压电平可保持成为该接地电位GND。
同样地，在将该位线BL放大成为该低电压VBB时之情况中，停用该第一连接控制块230a，以便防止将该低电压VBB传送至该第一单元阵列300a中之位线BL。
如果将该低电压VBB传送至该第一或第二单元阵列300a或300b中之位线BL或位线杠/BL，则破坏从该第一或第二单元阵列300a或300b感测的数据，亦即，对载入该位线BL或该位线杠/BL中之电荷实施放电。因而，可防止将该低电压VBB经由该第一或第二连接控制块230a或230b传送至该第一或第二单元阵列300a或300b。
亦即，该低电压VBB是用以增加该感测放大器210之操作速度，然而禁止将其传送至该第一及第二单元阵列300a及300b。
在该第一感测步骤t2后之第二感测步骤t3期间，该感测放大器210持续地接收该第一及第二电源供应信号SAP及SAN，然后使该位线BL之电压电平稳定成为该高电压VPP。并且，将一依据输入列地址之输入/输出控制信号Yi激活成为高逻辑电平。响应该已激活的输入/输出控制信号Yi，该数据输出块240将每一电压电平(亦即，载入于该位线BL及该位线杠/BL之数据)传送至该本地数据线LDB及该本地数据线杠LDBB。
于此，当未传送任何数据时，使用1/2核心电压Vcore来预充电该本地数据线LDB及该本地数据线杠LDBB。然后，当将该数据传送至该本地数据线LDB及该本地数据线杠LDBB时，因为该位线杠/BL之电压电平为该接地电位GND，所以暂时将该本地数据线杠LDBB之电压电平减少至该接地电位GND。
最后，在该恢复步骤t4中，使用以将该位线BL提升该预定电压电平的在该读取步骤期间从电容器所输出的数据在该原始电容器中恢复。亦即，再充电该电容器。在该恢复步骤t4之后，停用对应于该电容器之字线。
在该恢复步骤之后，将该接地电位GND供应至该感测放大器210，以作为该第一及第二电源供应信号SAP及SAN。
在该传统半导体存储器装置中，因为在经由该本地数据线LDB及该本地数据线杠LDBB传送任何数据时，将该本地数据线LDB及该本地数据线杠LDBB预充电成为该电源电压VDD或1/2电源电压(1/2VDD)，所以藉由该数据输出块240将由该感测放大器210放大至该接地电位GND之位线杠/BL的电压电平增加至一预定电平。
因此，为了使该位线杠/BL之预定电平回复至该接地电位GND，该传统半导体存储器装置对该恢复步骤具有充足时间。另一情况，在该恢复步骤中，可在该第一或第二单元阵列300a或300b之原始单元中恢复一错误数据。例如：当一原始数据为″0″时，一恢复的数据可变成″1″。因此，在该传统半导体存储器装置中，有充分时间(亦即，相对长时间)来实施该恢复步骤t4。
然而，在本发明中，将该感测放大器210中之位线杠/BL的电压电平放大成为该低电压VBB，其中该低电压VBB具有比该接地电位GND低之电压电平。因此，如果将电源电压VDD或一半电源电压(亦即，1/2VDD)供应至该感测放大器210中之位线杠/BL，则由于该低电压VBB，该位线杠/BL之电压电平几乎没有增加。
因此，在根据本发明的半导体存储器装置中，恢复步骤t4的周期可以被缩短。
然后，该半导体存储器装置再次实施一预充电步骤t5。并且，激活该预充电信号BLEQ及将其输入至该预充电块220。在此时，该感测放大器210是耦合至该两个相邻单元阵列(即：300a及300b)。结果，将该位线BL及该位线杠/BL预充电成为该接地电位GND。
以下，假设对耦合至该位线BL之第一单元阵列300a中所包含之一单元的电容器充电，亦即，存储低逻辑电平数据″0″。
同样地，在该预充电步骤t0中，将该位线BL及该位线杠/BL预充电成为该接地电位GND。
在该读取步骤t1中，输入及执列一读取命令，以及然后藉由一电源电压VDD或一高电压VPP激活对应于输入地址之字线WL，直到该恢复步骤为止。
如果激活该字线WL，则会将对应于该字线之单元的MOS晶体管导通；以及将该第一单元阵列300a中所包含之单元的电容器中所存储之数据传送至该位线BL。在此时，停用输入至该预充电块220之预充电信号BLEQ。然而，因为该数据是低逻辑电平″0″，所以未改变该位线BL之电压电平，亦即，将其维持成该接地电位GND。
同时，当该第一单元阵列300a将存储数据输出至该位线BL时，耦合至该位线杠/BL之第二参考单元块400b将具有该单元之电容器中所存储之数据的1/2电压电平之参考信号输出至该位线杠/BL，以响应第二参考控制信号REF_SEL2。
接下来，在该感测步骤之第一感测步骤t2中，该第一电源供应信号SAP是供应有该高电压VPP，以及该第二电源供应信号SAN是供应有该低电压VBB。然后，该感测放大器210可藉由使用该第一及第二电源供应信号SAP及SAN(亦即，该高电压VPP及该低电压VBB)放大该位线BL与该位线杠/BL间之电压差(亦即，电位差)。在此时，将该位线BL与该位线杠/BL间之相对高侧放大至该高电压VPP；以及将该位线BL与该位线杠/BL间之另一侧(亦即，相对低侧)放大至该接地电位GND。
于此，该第一及第二连接控制块是用以防止该低电压VBB传送至该第一单元阵列300a中之位线BL。结果，因为停用(亦即，关断)该第一连接控制块230a，所以该位线BL可将电压电平保持在该接地电位GND。
因为用以感测及放大一低逻辑电平数据(亦即，″0″)之其它步骤是相同于高逻辑电平数据(亦即，″1″)者，所以在此省略这些步骤的说明。
继续描述依据本发明之半导体存储器装置的写入操作。该写入操作从一外部电路接收一写入命令、一地址及一数据。然后，将该数据输入至该本地数据线LDB及该本地数据线杠LDBB。在该感测步骤中，并未输出该感测放大器210之经感测及放大数据，而是将来自一外部电路之输入数据锁存在该感测放大器210中。于此，该感测步骤亦包括使用该高电压VPP及该低电压VBB之第一及第二感测步骤t2及t3，以便增加该感测放大器210之操作速度。然后，在该第二感测步骤t3中，将一输入数据经由该数据输出块240传送及锁存于该感测放大器210，以响应该列控制信号YI。
接下来，在该恢复步骤t4中，将该感测步骤期间该感测放大器210中所锁存之数据存储在对应于该输入地址的电容器中。
如上所述，在该读取操作及该写入操作中，将该位线BL及该位线杠/BL预充电成为该接地电位GND，以及该感测放大器210使用该高电压VPP及该低电压VBB，用以感测及放大一单元中所存储之数据或者锁存本地数据线和本地数据线对之输入数据。
结果，亦即，因为该感测放大器210是供应有该高电压VPP，所以可增加(亦即，改善)依据本发明之半导体存储器装置之操作速度。并且，因为将该位线BL及该位线杠/BL预充电成为该接地电位GND，所以很难将该位线BL或该位线杠/BL之电压电平提升至一预定电压电平；然而，该感测放大器210可藉由使用该高电压VPP及该低电压VBB有效地放大该电压电平。
依据如上所述之接地电平预充电操作，可预期有关依据本发明之半导体存储器装置的优点。
首先，显著地改善该感测放大之操作余量。
如果将该位线及该位线杠预充电成为1/2核心电压，则该感测放大器将该位线及该位线杠之每一电压电平放大成为该接地电位或该核心电压。例如：如果该核心电压为约1.5V，则该感测放大器将约0.75V(亦即，1/2核心电压)放大成约0V或约1.5V。在此，该核心电压之电压电平与该电源电压之电压电平成比例，其中该电源电压是从一外部电路输入至该半导体存储器装置。
如果该核心电压为约5V，则不难将约2.5V增加至约5V或减少至约0V。然而，如果该核心电压为约1.5V或1.5V以下，则响应于噪声或干扰，很难稳定地操作该感测放大器。亦即，如果在预充电该位线及该位线杠至约0.75V时，将数据载入该位线及该位线杠中之一后，在该半导体存储器装置中发生噪声，则该感测放大器无法感测该位线及该位线杠间之电压差。因此，在由该感测放大器放大之后，会反转该位线及该位线杠之每一电压电平。
然而，在本发明中，将该位线及该位线杠预充电至该接地电位。因而，虽然该核心电压是约1.5V，但是由于噪声缺点之去除，所以该感测放大器可藉由使用电压差将该位线与该位线杠之每一电压电平放大成该核心电压Vcore或该接地电位。亦即，在依据本发明之半导体存储器装置中，该感测放大器可在一低核心电压下(亦即，输入至该半导体存储器装置之电源电压为低时)稳定地感测及放大数据。
第二，在依据本发明之半导体存储器装置中，可防止在一字线(亦即，每一单元中之晶体管的栅极)与一位线间所产生之 泄放电流(breed current)。当将该位线及该位线杠预充电至该接地电位及停用该字线时，因为该位线及该位线杠中之一与该停用字线间没有电压差，所以不会有任何电流流动。因此，可减少该半导体存储器装置之功率消耗。
第三，在依据本发明之半导体存储器装置中，虽然该电源电压之电压电平变低，但是因为该感测放大器是藉由使用该高电压VPP及该低电压VBB来操作，所以可改善操作速度。
第四，依据本发明之半导体存储器装置可减少该恢复步骤t4之周期。在传统半导体存储器装置中，因为在经由该本地数据线LDB及该本地数据线杠LDBB传送任何数据时，将该本地数据线LDB及该本地数据线杠LDBB预充电至该电源电压VDD或1/2电源电压(1/2VDD)，所以可藉由该电源电压VDD或1/2电源电压(1/2VDD)将由该感测放大器210放大至该接地电位GND之位线杠/BL的电压电平增加至一预定电平。然而，在本发明中，将该感测放大器210中之位线杠/BL放大至该低电压VBB，其中该低电压VBB具有比该接地电位GND低之电压电平。因此，如果将该电源电压VDD或一半电源电压(1/2VDD)供应至该感测放大器210中之位线杠/BL，则由于该低电压VBB之故，该位线杠/BL之电压电平几乎不会增加。
图14是显示依据本发明之另一实施例的一半导体存储器装置之核心区域的块图。
如所示，该半导体存储器装置包括第一参考单元块400c、第二参考单元块400d、第一单元阵列300c、第二单元阵列300d及一感测放大块200’。
于此，每一单元阵列(例如：400c)包括多个单位单元，每一单元用以存储一数据及输出该数据至一位线及一位线杠中之一，以响应输入之地址及命令；以及该感测放大块200’是用以感测及放大从每一单元阵列所输出之数据。该第一单元阵列300a是经由多个位线对(例如：BLn及/BLn)耦合至该感测放大块200’。该第二单元阵列300b是经由多个位线对耦合至该感测放大块200’。
该第一及第二参考单元块400c及400d是用以将一参考信号经由多个位线对(例如：BLn及/BLn)供应至该感测放大块200’。
相较于图7所示之半导体存储器装置，图14所示之半导体存储器装置的每一单元阵列是经由多个位线对耦合至该感测放大块200’。并且，两个相邻单位单元间之位置及连接是不同的。亦即，参考图7，两个相邻单位单元共同耦合至一个字线。然而，如图10所示，两个相邻单位单元是共同耦合至一个板线PL，而非连接至一个字线。
图15是详细描述图14所示之半导体存储器装置的核心区域之块图。
如所示，该感测放大块200’包括一预充电块220’、一感测放大器210’及一数据输出块240’。在图10所示之半导体存储器装置中，两个相邻单元阵列(即300c及300d)是耦合至一个感测放大块200’。
再者，该感测放大块200’包括该第一连接控制块250a’及该第二连接控制块250b’，其用以使该两个相邻单元阵列(即300c及300d)中之一及该两个参考单元阵列(400c及400d)中之一经由该位线BL及该位线杠/BL与该感测放大器210’连接或断开。在此，该第一及第二电源供应器510及520是相同于图8所示者。
如所示，如果该第一单元阵列300c中所包含之一单位单元是经由一位线BL耦合至该感测放大器210’，亦即将该第一单元阵列300c中所存储之数据输出至该感测放大器210’，则该第一参考单元块400c经由一位线杠/BL输出一参考信号至该感测放大器210’。另一情况，如果该第二单元阵列300d中所包含之一单位单元是经由一位线杠/BL耦合至该感测放大器210’，则该第二参考单元块400d经由一位线BL输出一参考信号至该感测放大器210’。
亦即，在依据本发明之半导体存储器装置中，当该第一单元阵列300c经由该位线BL及该位线杠/BL中之一输出一数据至该感测放大器210’时，该第一参考单元块400c将一参考信号供应至该位线BL及该位线杠/BL中之另一者。在此时，在该读取步骤t1期间，激活该第一连接控制块250a’，亦即，导通所有晶体管(例如：TBH1)，以响应第一连接控制信号BISH。此外，在该读取步骤t1后之感测步骤t2及t3期间，停用该第一连接控制块250a’，以防止数据之损坏。
同样地，当该第二单元阵列300d经由该位线BL及该位线杠/BL中之一输出一数据至该感测放大器210’时，该第二参考单元块400d将参考信号供应至该位线BL及该位线杠/BL中之另一者。在此时，在该读取步骤t1期间，激活该第二连接控制块250b’，亦即，导通所有晶体管(例如：TBL1)，以响应第二连接控制信号BISL。
该感测放大器210’接收该高电压VPP作为该第一电源供应信号SAP及该接地电位GND作为该第二电源供应信号SAN，以放大该位线BL与该位线杠/BL间之电位差。当非激活该感测放大器210’时，藉由一预充电信号BLEQ使该预充电块220’使能，以预充电该位线BL及该位线杠/BL成为该接地电位GND。最后，该数据输出块240’依据所输入之列地址将该感测放大器210’所放大之数据输出至一对本地数据线(例如：LDB及LDBB)。
于此，该预充电块220’是用以预充电该位线BL及该位线杠/BL成为接地电位GND；以及该感测放大块210’藉由使用该高电压VPP(具有比该电源电压VDD高之电压电平)及该低电压VBB(具有比该接地电位GND低之电压电平)来感测及放大数据。亦即，分别输入该高电压VPP及该低电压VBB以作为该第一及第二电源供应信号SAP及SAN。
该预充电块220’包括第一及第二晶体管TP1’及TP2’。该第一晶体管TP1’接收一预充电信号BLEQ及供应该接地电位GND至该位线BL以作为该预充电电压，以响应该预充电信号BLEQ。并且，该第二晶体管TP2’是用以接收该预充电信号BLEQ及供应该接地电位GND至该位线杠/BL以作为该预充电电压，以响应该预充电信号BLEQ。
该感测放大块210’包括第一及第二PMOS晶体管TS1’及TS2’以及第一及第二NMOS晶体管TS3’及TS4’。
该第一PMOS晶体管TS1’具有栅极、漏极及源极，该栅极是耦合至该位线杠/BL，该源极是用以接收该核心电压Vcore与该高电压VPP中之一以作为该电源供应信号SAP，以及该漏极是耦合至该位线BL。并且，该第二PMOS晶体管TS2’具有栅极、漏极及源极，该栅极是耦合至该位线BL，该源极是用以接收该核心电压Vcore与该高电压VPP中之一以作为该电源供应信号SAP，以及该漏极是耦合至该位线杠/BL。
该第一NMOS晶体管TS3’具有栅极、漏极及源极，该栅极是耦合至该位线杠/BL，该源极是用以接收该接地电位GND，以及该漏极是耦合至该位线BL；以及该第二PMOS晶体管TS4’具有栅极、漏极及源极，该栅极是耦合至该位线BL，该源极是用以接收该接地电位GND，以及该漏极是耦合至该位线杠/BL。
在经该感测放大器210’放大后，将该数据经由该数据输出块240’传送至一本地数据线LDB及一本地数据线杠LDBB。
该数据输出块240’是用以将该感测放大块210’所放大之数据传送至该本地数据线LDB及该本地数据线杠LDBB或者经由该本地数据线LDB及该本地数据线杠LDBB将所输入之数据传送至该感测放大块210’。
详而言之，该数据输出块240’包括第一及第二MOS晶体管TO1’及TO2’。该第一MOS晶体管TO1’是耦合于该位线BL与该数据线LDB之间，用以将该位线BL中所载入且该感测放大器210’所放大之数据传送至该本地数据线LDB。并且，该第二MOS晶体管TO2’是耦合于该位线杠/BL与该本地数据线杠LDBB之间，用以将该位线杠/BL中所载入且该感测放大器210’所放大之数据传送至该本地数据线杠LDBB。
图16是显示图15所示之半导体存储器装置的操作之波形图。
如所示，该半导体存储器装置之操作是非常相似于图13所示之操作。然而，因为该半导体存储器装置具有一折叠结构(folded structure)，所以具有该第一及第二连接控制信号BISH及BISL，以便将该第一及第二单元阵列(亦即，300c及300d)中之一与该感测放大器210’连接或断开。
参考图15，在该读取步骤t1、该感测步骤t2及t3及该恢复步骤t4期间激活该第一连接信号BISH及停用该第二连接信号BISL。亦即，表示该第一单元阵列300c及该第一参考单元块400c是耦合至该感测放大器210’，以及该第二单元阵列300d及该第二参考单元块400d并未耦合至该感测放大器210’。
另一情况，如果停用该第一连接信号BISH及激活该第二连接信号BISL。该第二单元阵列300d及该第二参考单元块400d是耦合至该感测放大器210’。
在本发明中，一半导体存储器装置可在一低功率状态(例如：1.5V)下以快速度来操作及防止泄放电流之产生，藉此减少功率消耗。
而且，相较于将该位线及该位线杠预充电至1/2核心电压之情况，可显著地改善该感测放大器之操作余量，亦即可在噪声下稳定地操作该感测放大器。
在依据本发明之半导体存储器装置中，因为该位线及该位线杠中之一与该未停用字线间没有电压差，所以可去除泄放电流。因而，该半导体存储器装置可减少功率消耗及电流消耗。
此外，虽然该电源电压之电压电平变低，但是因为该感测放大器是藉由使用具有比该核心电压Vcore高之电压电平的高电压VPP来操作，所以该感测放大器之操作速度会变得较快。
再者，依据本发明之半导体存储器装置可减少该恢复步骤之周期。结果，在依据本发明之半导体存储器装置中，一响应该输入命令(例如：读取或写入命令)之操作循环会变短。在传统半导体存储器装置中，因为在经由该本地数据线LDB及该本地数据线杠LDBB传送任何数据时，将该本地数据线LDB及该本地数据线杠LDBB预充电至该电源电压VDD或1/2电源电压(1/2VDD)，所以可藉由该电源电压VDD或1/2电源电压(1/2VDD)将由该感测放大器210’放大至该接地电位GND之位线杠/BL的电压电平增加至一预定电平。然而，在本发明中，将该感测放大器210’中之位线杠/BL的电压电平放大至该低电压VBB，其中该低电压VBB具有比该接地电位GND低之电压电平。因此，如果将该电源电压VDD或一半电源电压(1/2VDD)供应至该感测放大器210中之位线杠/BL，则由于该低电压VBB之故，该位线杠/BL之电压电平几乎不会增加。
本发明申请案包含2004年10月30日向韩国专利局所提出之韩国专利申请案第2004-87635号的标的，在此以提及方式并入上述韩国专利申请案之整个内容。
虽然巳以特定实施例来描述本发明，但是可易于了解的是熟习该项技术者在不脱离本发明之精神和范围内可做各种之更动与润饰，而本发明之精神和范围是界定于后附之权利要求中。
主要元件符号说明
  20   Row Address Decoder   行地址解码器
  30   Column Address Decoder   列地址解码器
  40   Data Input/Output Block   数据输入/输出块
  100   Cell Area   单元区域
  110   Cell Array   单元阵列
  120   Cell Array   单元阵列
  130   Cell Array   单元阵列
  140   Cell Array   单元阵列
  150   Sense Amplifying Block   感测放大块
  151   First Connection Block   第一连接块
  151a   Connection Block   连接块
  152   Sense Amplifier Block   感测放大器块
  152a   Sense Amplifier   感测放大器
  153   Second Connection Block   第二连接块
  153a   Connection Block   连接块
  154a   First Equalization Block   第一均衡块
  155a   Precharge Block   预充电块
  156a   Data Output Block   数据输出块
  157a   Second Equalization Block   第二均衡块
  160   Sense Amplifying Block   感测放大块
  170   Sense Amplifying Block   感测放大块
  180   Cell Array   单元阵列
  200   Sense Amplifying Block   感测放大块
  200’   Sense Amplifying Block   感测放大块
  210   Sense Amplifier   感测放大器
  210’   Sense Amplifier   感测放大器
  220   Precharge Block   预充电块
  220’   Precharge Block   预充电块
  220a   First Precharge Block   第一预充电块
  220b   Second Precharge Block   第二预充电块
  230a   First Connection Control Block   第一连接控制块
  230b   Second Connection Control Block   第二连接控制块
  240   Data Output Block   数据输出块
  240’   Data Output Block   数据输出块
  250a’   First Connection Control Block   第一连接控制块
  250b’   Second Connection Control Block   第二连接控制块
  300a   First Cell Array   第一单元阵列
  300b   Second Cell Array   第二单元阵列
  300c   First Cell Array   第一单元阵列
  300d   Second Cell Array   第二单元阵列
  400a   First Reference Cell Block   第一参考单元块
  400b   Second Reference Cell Block   第二参考单元块
  400c   First Reference Cell Block   第一参考单元块
  400d   Second Reference Cell Block   第二参考单元块
  510   First Power Supplier   第一电源供应器
  520   Second Power Supplier   第二电源供应器
  BI   Control Signal   控制信号
  BISH   Connection Control Signal   连接控制信号
  BISL   Connection Control Signal   连接控制信号
  BISH1   First Connection Control Signal   第一连接控制信号
  BISL1   Second Connection Control Signal   第二连接控制信号
  BISH2   Connection Control Signal   连接控制信号
  BISL2   Connection Control Signal   连接控制信号
  BL，/BL   Bit Line Pairs   位线对
  BLEQ   Precharge Signal   预充电信号
  BLn   Bit Line   位线
  BLn+1   Bit Line   位线
  Cap   Capacitor   电容器
  C0   First Capacitor   第一电容器
  C2   Third Capacitor   第三电容器
  CELL1   First Cell   第一单元
  CELL2   Second Cell   第二单元
  CELL3   Third Cell   第三单元
  GND   Ground   接地电位
  LDB，LDBB   Local Data Bus Pair   局部数据总线对
  MO   MOS Transistor   MOS晶体管
  MP   Transistor   晶体管
  MN1-MN8   Transistors   晶体管
  PL   Plate Lines   板线
  REF_SEL1   First Reference Control Signal   第一参考控制信号
  REF_SEL2   Second Reference Control Signal   第二参考控制信号
  SAN   Power Supply Signal   电源供应信号
  SAN_GND   Fourth Supply Control Signal   第四供应控制信号
  SAN_VBB   Third Supply Control Signal   第三供应控制信号
  SAP   Power Supply Signal   电源供应信号
  SAP_GND   Second Supply Control Signal   第二供应控制信号
  SAP_VPP   First Supply Control Signal   第一供应控制信号
  TC   Transistor   晶体管
  TBH1   Transistor   晶体管
  TBL1   Transistor   晶体管
  TO1，TO2   MOS Transistors   MOS晶体管
  TO1’，TO2’   MOS Transistors   MOS晶体管
  TP1’   Transistor   晶体管
  TP2’   Transistor   晶体管
  TS1，TS2   PMOS Transistors   PMOS晶体管
  TS3，TS4   NMOS Transistors   NMOS晶体管
  VBLP   Bit Line Precharge Voltage   位线预充电电压
  Vcore   Core Voltage   核心电压
  VDD   Supply Voltage   电源电压
  VPP   High Voltage   高电压
  WL0-WL5   Word Lines   字线
  YI   Column Control Signal   列控制信号

Claims (53)

1.一种包含于半导体存储器装置中之设备，用以预充电一位线及一位线杠，以及感测及放大已传送至该位线及该位线杠之一的数据，包括：
预充电装置，用以预充电该位线及该位线杠成为接地电位；以及
感测放大装置，用以藉由使用具有低于该接地电位之电压电平的低电压及具有高于一电源电压之电压电平的高电压来感测及放大该数据。
2.如权利要求第1项所述之装置，其中该电源电压及该接地电位是从该半导体存储器装置之外部所输入。
3.如权利要求第2项所述之装置，其中进一步包括一内部电压产生器，用以接收该电源电压及该接地电位，藉以产生该低电压及该高电压。
4.如权利要求第3项所述之设备，其中进一步包括：
第一电压供应块，用以供应该低电压及该接地电位中之一至该感测放大装置，以响应第一电源控制信号及第二电源控制信号；以及
第二电压供应块，用以供应该高电压及该接地电位中之一至该感测放大装置，以响应第三电源控制信号及该第二电源控制信号。
5.如权利要求第4项所述之设备，其中该第一电压供应块包括：
第一MOS晶体管，用以输出该高电压至该感测放大装置，以响应该第一电源控制信号；以及
第二MOS晶体管，用以输出该接地电位至该感测放大装置，以响应该第二电源控制信号。
6.如权利要求第5项所述之设备，其中该第二电压供应块包括：
第三MOS晶体管，用以输出该低电压至该感测放大装置，以响应该第三电源控制信号；以及
第四MOS晶体管，用以输出该接地电位至该感测放大装置，以响应该第二电源控制信号。
7.如权利要求第1项所述之设备，进一步包括：
至少一单元阵列，用以输出一存储数据至该位线及该位线杠中之一，以响应输入地址及命令；以及
至少一参考单元阵列，用以输出一参考信号至该位线及该位线杠之另一个。
8.如权利要求第7项所述之设备，其中一单元阵列是经由多条位线分别耦合至该感测放大装置，以及另一单元阵列是经由多条位线杠耦合至该感测放大装置。
9.如权利要求第7项所述之设备，其中一单元阵列是经由多条位线及多条位线杠耦合至该感测放大装置，以及另一单元阵列并未耦合至该感测放大装置。
10.如权利要求第7项所述之设备，进一步包括第一连接块，其位于该预充电装置与该感测放大装置之间，用以将该位线或该位线杠中所载入之数据传送至该感测放大装置及防止将该低电压传送至该位线及该位线杠，其中该位线及该位线杠分别耦合至该单元阵列。
11.如权利要求第10项所述之设备，其中该预充电装置包括：
第一MOS晶体管，用以接收一预充电信号及供应该接地电位至该位线以作为该预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用以接收该预充电信号及供应该接地电位至该位线杠以作为该预充电电压，以响应该预充电信号。
12.如权利要求第11项所述之设备，其中该第一连接块包括：
第一晶体管，用以传送该位线中所载入之数据至该感测放大装置及防止将该低电压传送至该位线，以响应一位线控制信号；以及
第二晶体管，用以传送该位线杠中所载入之数据至该感测放大装置及防止将该低电压传送至该位线杠，以响应该位线控制信号。
13.如权利要求第12项所述之设备，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线杠，该源极是用以接收该核心电压及该高电压中之一，及该漏极是耦合至该位线；
第二PMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线，该源极是用以接收该核心电压及该高电压中之一，及该漏极是耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线杠，该源极是用以接收该接地电位，及该漏极是耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线，该源极是用以接收该接地电位，及该漏极是耦合至该位线杠。
14.如权利要求第1项所述之设备，进一步包括一数据输出装置，用以传送该感测放大装置所放大之数据至一数据线及一数据线杠或者经由该数据线及该数据线杠传送一输入数据至该感测放大装置。
15.如权利要求第14项所述之设备，其中该数据输出装置包括：
第一MOS晶体管，耦合于该位线与该数据线之间，用以传送该位线中所载入之数据至该数据线；以及
第二MOS晶体管，耦合于该位线杠与该数据线杠之间，用以传送该位线杠中所载入之数据至该数据线杠。
16.一种用以在半导体存储器装置中预充电一位线及一位线杠以及感测及放大已传送至该位线及该位线杠中之一的数据之方法，包括下列步骤：
a)预充电该位线及该位线杠成为一接地电位；以及
b)藉由使用具有低于该接地电位之电压电平的低电压及具有高于一电源电压之电压电平的高电压来感测及放大该数据。
17.如权利要求第16项所述之方法，其中该电源电压及该接地电位是从该半导体存储器装置之外部所输入。
18.如权利要求第17项所述之方法，进一步包括下列步骤：接收该电源电压及该接地电位，藉以产生该低电压及该高电压。
19.如权利要求第16项所述之方法，进一步包括下列步骤：
c)输出存储数据至该位线及该位线杠中之一，以响应输入地址及命令；以及
d)输出参考信号至该位线及该位线杠中之另一个。
20.如权利要求第19项所述之方法，进一步包括下列步骤：e)将该位线及该位线杠中所分别载入之数据或该参考信号传送至该感测放大装置及防止将该低电压传送至该位线及该位线杠，其中该位线及该位线杠分别耦合至该单元阵列。
21.如权利要求第20项所述之方法，其中步骤b)包括下列步骤：
b1)供应该低电压及该接地电位中之一至该感测放大装置，以响应第一电源控制信号及第二电源控制信号；以及
b2)供应该高电压及该接地电位中之一至该感测放大装置，以响应第三电源控制信号及该第二电源控制信号。
22.如权利要求第16项所述之方法，其中进一步包括下列步骤：f)传送该感测放大装置所放大之数据至一数据线及一数据线杠或经由该数据线及该数据线杠传送输入数据至该感测放大装置。
23.一种半导体存储器装置，包括：
第一单元阵列，具有多个单位单元，每一单位单元用以存储数据及输出该数据至一位线及一位线杠中之一，以响应输入地址及命令；
预充电装置，用以预充电该位线及该位线杠成为一接地电位；以及
感测放大装置，用以藉由使用一具有低于该接地电位之电压电平的低电压及一具有高于该核心电源电压之电压电平的高电压来感测及放大该数据。
24.如权利要求第23项所述之半导体存储器装置，其中该电源电压及该接地电位是从该半导体存储器装置之外部所输入。
25.如权利要求第24项所述之半导体存储器装置，其中进一步包括一内部电压产生器，用以接收该电源电压及该接地电位，藉以产生该低电压及该高电压。
26.如权利要求第25项所述之半导体存储器装置，进一步包括：
第一电压供应块，用以供应该低电压及该接地电位中之一至该感测放大装置，以响应第一电源控制信号及第二电源控制信号；以及
第二电压供应块，用以供应该高电压及该接地电位中之一至该感测放大装置，以响应第三电源控制信号及该第二电源控制信号。
27.如权利要求第25项所述之半导体存储器装置，其中该第一电压供应块包括：
第一MOS晶体管，用以输出该高电压至该感测放大装置，以响应该第一电源控制信号；以及
第二MOS晶体管，用以输出该接地电位至该感测放大装置，以响应该第二电源控制信号。
28.如权利要求第27项所述之半导体存储器装置，其中该第二电压供应块包括：
第三MOS晶体管，用以输出该低电压至该感测放大装置，以响应该第三电源控制信号；以及
第四MOS晶体管，用以输出该接地电位至该感测放大装置，以响应该第二电源控制信号。
29.如权利要求第23项所述之半导体存储器装置，进一步包括一参考单元阵列，用以输出一参考信号至该位线及该位线杠之另一个。
30.如权利要求第29项所述之半导体存储器装置，其中一单元阵列是经由多条位线分别耦合至该感测放大装置，以及另一单元阵列是经由多条位线杠耦合至该感测放大装置。
31.如权利要求第29项所述之半导体存储器装置，其中一单元阵列是经由多条位线及多条位线杠耦合至该感测放大装置，以及另一单元阵列并未耦合至该感测放大装置。
32.如权利要求第29项所述之半导体存储器装置，进一步包括一连接控制块，其位于该预充电装置与该感测放大装置之间，用以将该位线或该位线杠中所载入之数据传送至该感测放大装置及防止将该低电压传送至该位线及该位线杠，其中该位线及该位线杠分别耦合至该单元阵列。
33.如权利要求第32项所述之半导体存储器装置，其中
第一MOS晶体管，用以接收一预充电信号及供应该接地电位至该位线以作为该预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用以接收该预充电信号及供应该接地电位至该位线杠以作为该预充电电压，以响应该预充电信号。
34.如权利要求第33项所述之半导体存储器装置，其中该连接控制块包括：
第一晶体管，用以传送该位线中所载入之数据至该感测放大装置及防止将该低电压传送至该位线，以响应一位线控制信号；以及
第二晶体管，用以传送该位线杠中所载入之数据至该感测放大装置及防止将该低电压传送至该位线杠，以响应该位线控制信号。
35.如权利要求第34项所述之半导体存储器装置，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线杠，该源极是用以接收该核心电压及该高电压中之一，及该漏极是耦合至该位线；
第二PMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线，该源极是用以接收该核心电压及该高电压中之一，及该漏极是耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线杠，该源极是用以接收该接地电位，及该漏极是耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极及源极，该栅极是耦合至该位线，该源极是用以接收该接地电位，及该漏极是耦合至该位线杠
36.如权利要求第23项所述之半导体存储器装置，进一步包括一数据输出装置，用以传送该感测放大装置所放大之数据至一数据线及一数据线杠或者经由该数据线及该数据线杠传送一输入数据至该感测放大装置。
37.如权利要求第36项所述之半导体存储器装置，其中该数据输出装置包括：
第一MOS晶体管，耦合于该位线与该数据线之间，用以传送该位线中所载入之数据至该数据线；以及
第二MOS晶体管，耦合于该位线杠与该数据线杠之间，用以传送该位线杠中所载入之数据至该数据线杠。
38.如权利要求第23项所述之半导体存储器装置，进一步包括：
第二单元阵列，具有多个单位单元，每一单位单元用以存储一数据及输出该数据至一位线及一位线杠中之一，以响应该输入地址及命令；
第一阵列选择块，用以使该第一单元阵列与该感测放大装置连接或不连接，以响应第一连接信号；以及
第二阵列选择块，用以使该第二单元阵列与该感测放大装置连接或不连接，以响应第二连接信号。
39.如权利要求第38项所述之半导体存储器装置，其中在一预充电操作期间依据该输入地址及命令激活第一及第二阵列选择信号。
40.一种用以操作半导体存储器装置之方法，包括下列步骤：
a)存储数据于第一单元阵列中及输出该数据至一位线及一位线杠中之一，以响应输入地址及命令；
b)预充电该位线及该位线杠成为接地电位；以及
c)藉由使用一用以操作该半导体存储器装置之核心电压及一具有高于该核心电压之电压电平的高电压来感测及放大该数据。
41.如权利要求第40项所述之方法，其中该电源电压及该接地电位是从该半导体存储器装置之外部所输入。
42.如权利要求第40项所述之方法，进一步包括下列步骤：接收一输入至该半导体存储器装置之电源电压，藉以产生该核心电路及该高电压。
43.如权利要求第40项所述之方法，进一步包括下列步骤：d)将一自参考单元所输出之参考信号输出至该位线及该位线杠中之另一个。
44.如权利要求第43项所述之方法，进一步包括下列步骤：e)将该位线及该位线杠中所分别载入之数据或该参考信号传送至该感测放大装置及防止将该低电压传送至该位线及该位线杠，其中该位线及该位线杠个别耦合至该单元阵列。
45.如权利要求第44项所述之方法，其中步骤b)包括下列步骤：
b1)供应该低电压及该接地电位中之一至该感测放大装置，以响应第一电源控制信号及第二电源控制信号；以及
b2)供应该高电压及该接地电位中之一至该感测放大装置，以响应第三电源控制信号及该第二电源控制信号。
46.如权利要求第40项所述之方法，进一步包括下列步骤：f)传送该感测放大装置所放大之数据至一数据线及一数据线杠或经由该数据线及该数据线杠传送一输入数据至该感测放大装置。
47.如权利要求第40项所述之方法，进一步包括下列步骤：
g)使该第一单元阵列与该感测放大装置连接或不连接，以响应第一连接信号；以及
h)使第二单元阵列与该感测放大装置连接或不连接，以响应第二连接信号
48.如权利要求第40项所述之方法，进一步包括下列步骤：i)在该原始单元阵列中恢复该数据及输出该数据至一位线及一位线杠中之一或经由一数据线及一数据线杠存储一输入数据于一单元阵列中，以响应该输入地址及命令。
49.如权利要求第47或第48项所述之方法，其中在一预充电操作中依据该输入地址及命令激活第一及第二连接信号。
50.一种半导体存储器装置，包括：
第一单元阵列，具有多个单位单元，每一单位单元用以存储数据及输出该数据至一位线及一位线杠中之一，以响应输入地址及命令；
第一预充电块，耦合至该第一单元阵列，用以藉由使用接地电位来预充电该第一单元阵列之位线或位线杠；
第二单元阵列，具有多个单位单元，每一单位单元用以存储数据及输出该数据至一位线及一位线杠中之一，以响应该输入地址及命令；
第二预充电块，耦合至该第二单元阵列，用以藉由使用一接地电位来预充电该第一单元阵列之位线或位线杠；
感测放大块，用以藉由使用一高电压及一低电压来感测及放大该第一及第二单元阵列中之一所输出的数据；
第一连接控制块，位于该感测放大块与该第一预充电块之间，用以使该感测放大块与该第一预充电块连接或不连接；以及
第二连接控制块，位于该感测放大块与该第一预充电块之间，用以使该感测放大块与该第二预充电块连接或不连接。
51.如权利要求第50项所述之半导体存储器装置，其中该低电压低于接地电位，并且该高电压高于从一外部电路输入的供应电压。
52.如权利要求第51项所述之半导体存储器装置，进一步包括：
第一参考单元块，用以在该第一单元阵列输出该数据时，输出第一参考信号至该感测放大块；以及
第二参考单元块，用以在该第二单元阵列输出该数据时，输出第二参考信号至该感测放大块。
53.如权利要求第51项所述之半导体存储器装置，进一步包括：
第一参考单元块，用以在该第二单元阵列输出该数据时，输出第一参考信号至该感测放大块；以及
第二参考单元块，用以在该第一单元阵列输出该数据时，输出第二参考信号至该感测放大块。
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