CN1263043C - 备有无需刷新动作的存储单元的半导体存储装置 - Google Patents

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Abstract

存储单元，备有作为传输门的N沟道MOS晶体管、蓄存与存储信息对应的电荷的电容器、电荷补偿电路。电荷补偿电路，是由2级反相器构成的双稳态型电路，用于锁存结点的逻辑电平。各反相器的负载电阻，分别由以多晶硅形成并可以在作为整体晶体管的N沟道MOS晶体管的上层形成的P沟道道薄膜晶体管构成。其结果是，半导体存储装置，能象DRAM一样实现高度集成化、大容量化，但无需进行刷新动作。

Description

备有无需刷新动作的存储单元的半导体存储装置
技术领域
本发明涉及半导体装置，尤其是涉及根据构成存储单元的电容器有无蓄存电荷而对存储信息进行存储的半导体存储装置。
背景技术
作为半导体存储装置的典型格式之一的DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)，其存储单元由1个晶体管及1个电容器构成，由于存储单元本身的结构简单，所以对半导体器件的高度集成化、大容量化是最佳的，并可以应用于各种电子设备。
图11是表示DRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
参照图11，存储单元500，备有N沟道MOS晶体管502及电容器504。N沟道MOS晶体管502，与位线508及电容器504连接，其栅极与字线506连接。电容器504的与连接于N沟道MOS晶体管502的一端不同的另一端，与单元板510连接。
N沟道MOS晶体管502，由仅当写入数据时及读出数据时被激活的字线506驱动，并仅当写入数据时及读出数据时导通，其他时间截止。
电容器504，根据是否蓄存着电荷，存储二值信息“1”、“0”。从位线508通过N沟道MOS晶体管502对电容器504施加与二值信息“1”、“0”对应的电压，即可使电容器504进行充电或放电，从而进行数据的写入。
即，当写入数据“1”时，将位线508预充电到电源电压Vcc，并将字线506激活，从而使N沟道MOS晶体管502导通，并从位线508通过N沟道MOS晶体管502对电容器504施加电源电压Vcc，使电容器504蓄存电荷。而在该电容器504内蓄存着电荷的状态与数据“1”相对应。
另外，当写入数据“0”时，将位线508预充电为接地电压GND并将字线506激活，从而使N沟道MOS晶体管502导通，并从电容器504通过N沟道MOS晶体管502将电荷对位线508放电。而在该电容器504内没有蓄存电荷的状态与存储数据“0”相对应。
另一方面，当进行数据的读出时，预先将位线508充电到电压Vcc/2，并将字线506激活，从而使N沟道MOS晶体管502导通，并使位线508与电容器504通电。因此，在位线508上将产生与电容器504的蓄电状态对应的微小电压变化，并由图中未示出的读出放大器将该微小电压变化放大到电压Vcc或接地电压GND。该位线508的电压电平，与所读出的数据的状态相对应。
另外，由于上述的数据读出动作是破坏性读出，所以在根据所读出的数据将位线508放大到电压Vcc或接地电压GND的状态下再次将字线506激活并通过与上述数据写入动作相同的动作对电容器504进行再充电。按照这种方式，可以将曾随着数据的读出而被破坏了的数据恢复原来的状态。
这里，在DRAM的存储单元中，与存储数据相当的电容器504的电荷，可能因各种原因而发生漏泄并逐渐消失。即，存储数据随时间而消失。因此，在DRAM内，在数据读出过程中，在不能检测出与存储数据对应的位线508的电压变化之前，应进行将数据暂时读出然后再重新写入的所谓刷新动作。
DRAM，必需对所有的存储单元定期进行这种刷新动作，因而在这一点上存在着对高速化和降低耗电量不利的缺点，因此，从高速化和降低耗电量的观点来看，它不如无需进行刷新动作的SRAM(StaticRandom Access Memory：静态随机存取存储器)。但是，如上所述，DRAM因存储单元的结构简单而能实现高度集成化，所以，与其他存储器件相比，每1位的成本非常低廉，因而已成为当前RAM的主流。
另一方面，和DRAM一道作为典型的半导体存储装置之一的SRAM，如上所述，是无需进行DRAM中所不可缺少的刷新动作的RAM。
图12是表示6晶体管SRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
参照图12，存储单元700，备有N沟道MOS晶体管702～708、P沟道MOS晶体管710、712、存储结点714、716。
存储单元700，在结构上，将由N沟道MOS晶体管702及P沟道MOS晶体管710构成的反相器、由N沟道MOS晶体管704及P沟道MOS晶体管712构成的反相器以交叉方式相互连接后的触发器，通过作为传输门的2个N沟道MOS晶体管706、708与位线对718、720连接。
在存储单元700中，使存储结点714、716的电压电平状态与存储数据相对应，例如，当存储结点714、716分别为H(高)电平、L(低)电平时与存储数据“1”相对应，其相反的状态与存储数据“0”相对应。交叉连接的存储结点714、716的上的数据为双稳态，只要供给着规定的电源电压就能持续地保持该状态，所以，在这一点上，与电容器所蓄存的电荷随时间而消失的DRAM有着根本的不同。
在存储单元700中，当进行数据的写入时，对位线718、720施加与写入数据对应的相反的电压并将字线722激活而使传输门706、708接通，从而设定触发器的状态。另一方面，数据的读出方式为，将字线722激活而使传输门706、708接通，从而将存储结点714、716的电位传送到位线718、720并检测此时的位线718、720的电压变化。
该存储单元700，由6个整体的晶体管构成，但也存在着备有可以由4个整体晶体管构成的存储单元的SRAM。
图13是表示4晶体管SRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
参照图13，存储单元750，代替存储单元700中的P沟道MOS晶体管710、712而分别备有P沟道薄膜晶体管(P沟道TFT(Thin FilmTransistor)：以下，将薄膜晶体管称作「TFT」)730、732。对该P沟道TFT730、732，有时也可以采用高电阻。此外，4晶体管SRAM的所谓「4晶体管」，意味着1个存储单元备有4个整体晶体管。此外，所谓「整体」，意味着晶体管在硅基板内形成，而与在基板上形成TFT不同。在下文中，与象TFT那样的在基板上形成的薄膜元件不同，将在硅基板内形成的晶体管称为「整体晶体管」。
存储单元750的动作原理，与存储单元700基本相同，所以其说明不再重复。
该P沟道TFT730、732，在N沟道MOS晶体管702、704的上层形成，所以4晶体管SRAM与6晶体管SRAM相比具有可以减小单元面积的优点，但从另一方面看，由于在低电压特性上不如6晶体管SRAM，所以不能适应近年来对半导体存储装置要求的低电压化的倾向，因而目前已不大使用。
如上所述，DRAM，因存储单元的结构简单而适用于高度集成化、大容量化，但刷新动作则不可缺少，另一方面，SRAM虽然无需进行刷新动作，但因需要6个或4个整体晶体管所以其存储单元尺寸较大，因而不能适应高度集成化、大容量化，因此双方各有其短长。
但是，今后，随着IT技术的进一步发展，对在高度集成化、大容量化及高性能化(高速且耗电量低)上都能满足的半导体存储装置寄予很大的期望。
发明内容
因此，本发明是为解决上述课题而开发的，其目的是提供一种备有能象DRAM一样实现高度集成化、大容量化但无需进行刷新动作的存储单元的半导体存储装置。
按照本发明，半导体存储装置，备有包含按行列状配置的多个存储单元的存储单元阵列、按存储单元的每行和每列分别配置的多条字线及多条位线，多个存储单元的每一个，包含对以二值信息表示的存储信息的1位数据保持与其逻辑电平对应的电荷的电容元件、由施加于字线的电压驱动并在位线和电容元件之间进行电荷的相互传送的存取晶体管、根据数据的逻辑电平补偿从电容元件漏泄的电荷的电荷补偿电路。
在本发明的半导体存储装置中，多个存储单元的每一个，包含对从保持与存储信息的逻辑电平对应的电荷的电容元件漏泄的电荷进行补偿的电荷补偿电路。
因此，按照本发明，无需进行刷新动作即可防止因电荷的漏泄而引起的存储信息的消失。
电荷补偿电路，最好包含将输入结点与电容元件和存取晶体管之间的存储结点连接的第1反相器、将输入结点与第1反相器的输出结点连接且将输出结点与存储结点连接的第2反相器。
电荷补偿电路，通过将第1反相器与第2反相器交叉连接而构成。
因此，按照本发明，由第1和第2反相器构成锁存功能，并可以将存储信息保持在存储结点上。
第1和第2反相器中所包含的MOS晶体管，最好是导电型与存取晶体管相同的MOS晶体管。
构成存储单元的整体晶体管，由1种导电型的晶体管构成。
因此，按照本发明，形成存储单元时无需设置2种导电型的阱区，因而可以减小存储单元的尺寸。
存储结点，最好具有比第1反相器的输出结点的电容大的电容。
因此，按照本发明，可以对存储单元进行稳定的数据写入动作。
附图说明
图1是表示本发明实施形态1的半导体存储装置的整体结构的简略框图。
图2是表示实施形态1的半导体存储装置中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图3是表示将数据“0”写入图2所示的存储单元时的结点62、64的电位变化的图。
图4是表示将数据“1”写入图2所示的存储单元时的结点62、64的电位变化的图。
图5A是从面积的观点考虑而示意地示出现有的存储单元的断面的断面图。
图5B是从面积的观点考虑而示意地示出图2所示的存储单元的断面的断面图。
图6A是从面积的观点考虑而示意地示出6晶体管SRAM中的存储单元的整体晶体管的形成区域的平面图。
图6B是从面积的观点考虑而示意地示图2所示的存储单元的整体晶体管的形成区域的平面图。
图7是表示实施形态1的半导体存储装置中的在存储单元阵列上按行列状配置的存储单元的另一种结构的电路图。
图8是表示实施形态2的半导体存储装置中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图9是表示实施形态3的半导体存储装置中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图10是表示实施形态4的半导体存储装置中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图11是表示DRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图12是表示6晶体管SRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
图13是表示4晶体管SRAM中的在存储单元阵列上按行列状配置的存储单元的结构的电路图。
具体实施方式
以下，边参照附图边详细说明本发明的实施形态。此外，对图中相同或相当的部分标以相同符号而其说明不再重复。
[实施形态1]
图1是表示本发明实施形态1的半导体存储装置的整体结构的简略框图。
参照图1，半导体存储装置10，备有控制信号端子12、时钟信号端子14、地址端子16、数据输入输出端子18。此外，半导体存储装置10，还备有控制信号缓冲器20、时钟信号缓冲器22、地址缓冲器24、输入输出缓冲器26。进一步，半导体存储装置10，还备有控制电路28、行地址译码器30、列地址译码器32、读出放大器/输入输出控制电路34、存储单元阵列36。
另外，在图1中，对半导体存储装置10仅代表性地示出与数据输入输出有关的主要部分。
控制信号端子12，接收芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS及允写信号/WE的命令控制信号。时钟信号端子14，接收外部时钟信号CLK及时钟启动信号CKE。地址端子16，接收地址信号A0～An(n为自然数)。
时钟信号缓冲器22，接收外部时钟信号CLK而产生内部时钟信号，并将其输出到地址缓冲器24、输入输出缓冲器26及控制电路28。控制信号缓冲器20，根据从时钟信号缓冲器22接收的内部时钟信号，取入和锁存芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS及允写信号/WE，并向控制电路28输出。地址缓冲器24，根据从时钟信号缓冲器22接收的内部时钟信号，取入和锁存地址信号A0～An，并在产生内部地址后输出到行地址译码器30及列地址译码器32。
数据输入输出端子18，是与外部交换在半导体存储装置10上读写的数据的端子，写入数据时接收从外部输入的数据DQ0～DQi(i为自然数)，读出数据时向外部输出数据DQ0～DQi。
当写入数据时，输入输出缓冲器26，根据从时钟信号缓冲器22接收的内部时钟信号，取入和锁存数据DQ0～DQi，并向读出放大器/输入输出控制电路34输出内部数据IDQ。另一方面，当读出数据时，输入输出缓冲器26，将从读出放大器/输入输出控制电路34接收的内部数据IDQ输出到数据输入输出端子18。
控制电路28，根据从时钟信号缓冲器22接收的内部时钟信号，从控制信号缓冲器20取入命令控制信号，并根据所取入的命令控制信号控制行地址译码器30、列地址译码器32及输入输出缓冲器26。按照这种方式，即可进行数据DQ0～DQi对存储单元阵列36的读写。
行地址译码器30，根据来自控制电路28的指示，选择与地址信号A0～An对应的存储单元阵列36上的字线，并由图中未示出的字驱动器将所选定的字线激活。另外，列地址译码器32，根据来自控制电路28的指示，选择与地址信号A0～An对应的存储单元阵列36上的位线对。
当写入数据时，读出放大器/输入输出控制电路34，根据从输入输出缓冲器26接收的内部数据IDQ的逻辑电平，将由列地址译码器32选定的位线对预充电到电源电压Vcc或接地电压GND。按照这种方式，即可将内部数据IDQ写入与由行地址译码器30激活了的字线及由列地址译码器32选择并由读出放大器/输入输出控制电路34预充电后的位线对连接的存储单元阵列36上的存储单元。
另一方面，当读出数据时，读出放大器/输入输出控制电路34，在读出数据前将由列地址译码器32选定的位线对预充电到电源电压Vcc/2，并对所选定的位线上产生的与读出数据对应的微小电压变化进行检测和放大，以判断读出数据的逻辑电平，并输出到输入输出缓冲器26。
存储单元阵列36，是将后文所述的存储单元按行列状配置的存储元件群，通过与各行对应的字线与行地址译码器30连接，并通过与各列对应的位线对与读出放大器/输入输出控制电路34连接。
图2是表示半导体存储装置10中的在存储单元阵列36上按行列状配置的存储单元的结构的电路图。
参照图2，存储单元50，备有N沟道MOS晶体管52、电容器54、电荷补偿电路56。电荷补偿电路56，包含反相器58、60、结点62、64，反相器58，由P沟道TFT582及N沟道MOS晶体管584构成，反相器60，由P沟道TFT602及N沟道MOS晶体管604构成。
N沟道MOS晶体管52，其栅极与字线66连接，漏极及源极分别与位线68及电容器54连接。N沟道MOS晶体管52，由仅当写入数据时及读出数据时被激活的字线66驱动，并仅当写入数据时及读出数据时导通，其他时间截止。
电容器54，根据是否蓄存着电荷，存储二值信息“1”、“0”。电容器54，一端与N沟道MOS晶体管52连接，另一端与单元板70连接。于是，从位线68通过N沟道MOS晶体管52对电容器54施加与二值信息“1”、“0”对应的电压，即可使电容器54进行充电或放电，从而进行数据的写入。
另外，N沟道MOS晶体管52及电容器54的结构，与一般的DRAM的结构相同。
P沟道TFT582、602，是由多晶硅构成的具有开关功能的电阻元件，并且是具有T(兆兆，「T」表示1012)Ω数量级的断开电阻和G(千兆，「G」表示109)Ω数量级的接通电阻的高电阻元件。
另外，在本发明中，当提到电阻元件时，既表示具有开关功能的电阻元件，也表示具有恒定电阻的电阻元件。
P沟道TFT582，其栅极与结点62连接，源极与电源结点72连接，而漏极与结点64连接。此外，N沟道MOS晶体管584，其栅极与结点62连接，漏极与结点64连接，而源极与接地结点74连接。
P沟道TFT602，其栅极与结点64连接，源极与电源结点72连接，而漏极与结点62连接。此外，N沟道MOS晶体管604，其栅极与结点64连接，漏极与结点62连接，而源极与接地结点74连接。
在存储单元50中，借助于由该P沟道TFT582及N沟道MOS晶体管584构成的反相器58和由P沟道TFT602及N沟道MOS晶体管604构成的反相器60的锁存功能，补偿电容器54的漏泄电流，从而无需进行刷新动作即可保持存储数据。
以下，说明存储单元50的动作。
(1)数据“0”的写入
在该存储单元50中，整体晶体管的导通电流，为3×10-5A(安培)左右，TFT的导通电流和截止电流，分别为1×10-11A和1×10-13A左右。此外，由电容器54及整体晶体管的截止电流引起的从结点62、64漏泄的电流，为1×10-15A左右。这里所给出的电流值，并不是限定于这些数值，只是表示出其大小的程度。
如果是上述的各电流值，则因TFT的导通电流比从结点62、64漏泄的电流大4位，所以可以从电源结点72将结点62、64充电到电源电压。
结点62的电容，由电容器54的电容、晶体管的栅极电容、激活区域的结合电容等决定，为能稳定地读出存储数据，应将结点62的电容设计成至少为5fF(5f(毫微微)法拉，「f」表示10-15)以上。另一方面，结点64的电容，由晶体管的栅极电容、激活区域的结合电容等决定，结点64的电容，与一般的SRAM一样，约为1fF。如结点62的电容为上述的最小值5fF、结点64的电容为1fF，则结点62、64的电容比为5。
该电容比取多大为最好，由可以将数据“0”写入该存储单元50的条件决定。以下，对该条件进行说明。
在将数据“0”写入存储单元50时，结点62的电压变为0V，但在作为通常的写入动作时间的n(毫微，「n」表示10-9)秒数量级下，不能从电源结点72将结点64充电到电源电压。这可以用下式表示。
现假定电源结点72的电源电压为2V，在这种情况下，在结点64上，下式成立。
电荷Q＝电容C×电压V＝1f×2＝2×10-15
P沟道TFT582的导通电流I＝1×10-11安培
充电时间t＝Q/I＝2×10-4秒  …①
因此，为了对结点64进行充电，需要μ(微，「μ」表示10-6)秒数量级的时间。这样一来，即使结点62的电压变为0V，也不能立即将结点64充电到电源电压，所以，结点62开始通过P沟道TFT602进行充电。如结点62的充电速度比结点64快，则对结点64充电后在P沟道TFT截止之前将对结点62再次进行充电，因而已写入结点62的数据“0”最终将变为数据“1”，从而发生写入错误。
但是，如使上述的结点62、64的电容比增大，则结点64的充电速度将超过结点62的充电速度，P沟道TFT602在结点62被充电之前截止，并使N沟道MOS晶体管604导通，所以，可以将结点62向下拉到0V，因而不会发生写入错误。
该结点62、64的电容比，考虑到N沟道MOS晶体管584和N沟道MOS晶体管604的阈值电压的变化，一般认为最低限度应为5左右。而为了实现更加稳定的数据写入，设置了一个与结点62连接的电容器54，如使电容器54的电容与一般的DRAM一样为20fF左右，则结点62、64的电容比将达到20左右，因而能使数据的写入进一步稳定。此外，考虑到P沟道TFT582与P沟道TFT602的导通电流比将改变10倍左右并考虑到N沟道MOS晶体管584和N沟道MOS晶体管604的阈值电压的变化，结点62、64的电容比最好为20以上。
如上所述，通过设定结点62、64的电容比，即使在结点64被充电到电源电压之前字线66为非激活状态，在数据“0”的写入中也不会发生写入错误。而且，当结点64的电压超过规定的电压时，使N沟道MOS晶体管604导通，因此，可以将结点62保持在0V，在这之后，无需进行刷新动作，即可保持所写入的数据“0”的状态。
另外，在本实施形态1中，为实现稳定的数据写入而设置着电容器54，但如果不设置电容器54而能以晶体管的栅极电容等充分地确保结点62、64的电容比，则也可以不需要设电容器54。
(2)数据“1”的写入
在将数据“1”写入存储单元50时，结点62立即通过N沟道MOS晶体管52从位线68进行充电，与之相应地使N沟道MOS晶体管584立即导通，并使结点64立即变为0V。因此，结点62、64的电压迅速地稳定，因而当写入数据“1”时不受TFT性能的影响。
另外，如上所述，P沟道TFT602的导通电流，比从结点62漏泄的电流大4位，所以，结点62可以由P沟道TFT602保持在电源电压，在这之后，无需进行刷新动作，即可保持所写入的数据“1”的状态。
图3、4是表示上述写入动作中的结点62、64的电位变化的图。图3是表示将数据“0”写入存储单元50时的结点62、64的电位变化的图，图4是表示将数据“1”写入存储单元50时的结点62、64的电位变化的图。
首先，说明将数据“0”写入存储单元50时的结点62、64的电位变化。
参照图3，虚线表示结点62的电位变化，实线表示结点64的电位变化。此外，假定电源电压为2V，并假定反相器60的逻辑阈值电压(使输出电压急剧变化时的输入电压)为0.3V。另外，假定在时刻T1将字线66激活。
当在时刻T1将字线66激活时，结点62的电荷，通过N沟道MOS晶体管52而被吸引到位线68，因而使结点62的电位立即变为0V。与之对应地，结点64，开始通过P沟道TFT582从电源结点72进行充电，但由于TFT的导通电流小于整体晶体管的导通电流，所以不能立即对结点64充电，因而使结点62也开始通过P沟道TFT602从电源结点72进行充电。但是，在结点62、64的电容比的关系上，使结点62的充电速度比结点64的充电速度慢。接着，字线66，在时刻T1的几十μ秒后变为非激活状态。
当结点64的电位在时刻T1后的大约30μ秒的时刻T2超过了反相器60的逻辑阈值电压0.3V时，使N沟道MOS晶体管604导通，因此相应地使结点62变为0V，从而使所写入的数据“0”稳定。另外，结点64的电位超过反相器60的逻辑阈值电压0.3V之前所需的大约30μ秒的时间，可以根据下式确认。
结点64的电荷Q＝电容C×电压V＝1f×0.3＝3×10-16
P沟道TFT582的导通电流I＝1×10-11A
达到逻辑阈值电压0.3V之前的时间t＝Q/I＝3×10-5秒  …②
另一方面，结点64，通过P沟道TFT582持续地充电，并如上述的式①所示，在从开始结点64的充电的时刻起大约200μ秒后的时刻T3，充电到2V电源电压。
以下，说明将数据“1”写入存储单元50时的结点62、64的电位变化。
参照图4，虚线和实线，分别表示结点62、84的电位变化，假定在时刻T1将字线66激活。当在时刻T1将字线66激活时，结点62，立即通过N沟道MOS晶体管52从位线68充电到2V电源电压。因此，使N沟道MOS晶体管584立即导通，并使结点64变为0V。所以，当写入数据“1”时，不受TFT性能的影响。
(3)存储数据的读出
存储单元50内的存储数据的读出，可以通过与一般的DRAM相同的动作进行。即，预先将位线68充电到电压Vcc/2，并在读出数据时对字线66施加升压后的电源电压，从而将字线66激活。因此，使N沟道MOS晶体管52导通，由图中未示出的读出放大器检测与电容器54的蓄电状态对应的位线68的微小电压变化，并将该位线68的电压放大到电压Vcc或接地电压GND。该位线68的电压电平，与存储数据的状态相对应。
然后，在将位线68的电压放大到电压Vcc或接地电压GND的状态下，再次将字线66激活后通过N沟道MOS晶体管52对电容器54进行再充电，并通过与上述(1)或(2)相同的动作进行存储数据的重新写入。
这里，在该存储单元50中，读出存储数据时施加于字线66的电压，可以不采用将电源电压升压后的电压，而是采用低于电源电压的电压。
如果使施加于字线66的电压为将电源电压升压后的电压，则读出数据时存储在存储单元50内的数据将被破坏，因而必需进行上述的存储数据的重新写入。其原因如下。即，读出数据后的结点62的电位，由位线68的电容和电容器54的电容决定，由于位线68的电容为电容器54的电容的10倍以上，所以读出数据后的结点62的电位比读出数据前的电位更接近于位线68的电位。
但是，本发明的存储单元50，与一般的DRAM不同，备有电荷补偿电路56，电荷补偿电路56，包含与结点62连接的N沟道MOS晶体管604。于是，在该N沟道MOS晶体管604的作用下，可以使字线66的电压在电源电压以下而不进行升压。以下，对其原因进行说明。
当在存储单元50内存储着数据“0”时，N沟道MOS晶体管604导通，N沟道MOS晶体管604，以30μA的驱动能力从结点62吸引电荷。
另一方面，当在存储单元50内存储着数据“1”时，N沟道MOS晶体管604截止，N沟道MOS晶体管604，不从结点62吸引电荷。
因此，当读出数据时，存储单元50中的电荷补偿电路56，具有由N沟道MOS晶体管604吸引或不吸引结点62的电荷的功能。因此，借助于这种功能，即使没有将电容器54的电荷状态完全传送到位线68，也可以进行数据的读出。
这里，当读出数据时，将位线68预充电到电源电压Vcc。然后，当进行数据“0”的读出时，由N沟道MOS晶体管604吸引从位线68通过N沟道MOS晶体管52流入的电荷，所以，即使字线66的电压不升压，位线68的电压也可以从电源电压Vcc降低到能够检测数据“0”的程度。另一方面，由于N沟道MOS晶体管604吸引结点62上的电荷，所以将结点62的电压变化抑制在从0V起的小的范围内。
即，即使字线66的电压不升压，也可以进行数据“0”的读出，因而不会破坏数据“0”的状态，并可以将其读到位线68上。
关于数据“1”的读出，由于在读出数据“1”之前位线68和字线66都是电源电压Vcc，所以当读出数据“1”时位线68的电压不改变。因此，通过使位线68的电压不改变的状态与数据“1”相对应，即可进行数据“1”的读出。另外，也不会随着数据的读出而破坏数据。
按照如上所述的方式，即可对存储单元50进行存储数据的读写，并且，还可以不使字线66的电压升压而进行存储数据的非破坏性读出。
另外，关于对字线66的施加电压的下限，只需根据后文所述的单元比的关系将其决定为使作为存取晶体管的N沟道MOS晶体管52的电流驱动能力为作为驱动晶体管的N沟道MOS晶体管604的电流驱动能力的一半以上(单元比为2以下)即可。
在该存储单元50中，采用P沟道TFT582、602的原因是，P沟道TFT582、602可以在N沟道MOS晶体管584、604的上层形成，与现有的DRAM相比，虽然作为整体晶体管的N沟道MOS晶体管584、604的面积有所增加，但存储单元中的整体晶体管数为3个，因而与由6个整体晶体管构成的标准的SRAM相比可以减小单元的面积。
图5A和图5B，是为展示本实施形态1的存储单元50的面积减小效果而从面积的观点考虑分别示意地示出现有的存储单元及存储单元50的断面的断面图。
在图5B的存储单元50中，P沟道TFT582、602在N沟道MOS晶体管584、604的上层形成。存储单元50，与图5A所示的现有的存储单元相比，由于整体晶体管数少，所以可以减小整体晶体管的形成区域，从而可以减小单元面积。
另外，本实施形态1的存储单元50，其整体晶体管由一种导电型的晶体管(N沟道MOS晶体管)构成，所以从这一点也能减小单元面积。
图6A和图6B，是为进一步展示本实施形态1的存储单元50的面积减小效果而从面积的观点考虑分别示意地示出6晶体管SRAM的存储单元及存储单元50的整体晶体管的形成区域的平面图。
图6A所示的6晶体管SRAM的存储单元，包含N沟道MOS晶体管及P沟道MOS晶体管两种导电型的晶体管，所以在基板上必须使形成N沟道MOS晶体管的P阱区与形成P沟道MOS晶体管的N阱区分开生成，与此不同，在图6B的存储单元50中，由于只由N沟道MOS晶体管构成，所以没有必要设置两种阱区。因此，可以使单元面积进一步减小。
进一步，作为该存储单元50的特征之一，可以使单元比为接近于1的值(较小比值)。
所谓单元比，是指存储单元中的驱动晶体管(图12、13所示的SRAM的存储单元700、750中的N沟道MOS晶体管702、704及图2所示的存储单元50中的N沟道MOS晶体管584、604)与存取晶体管(图12、13所示的SRAM的存储单元700、750中的N沟道MOS晶体管706、708及图2所示的存储单元50中的N沟道MOS晶体管52)的电流驱动能力比，在SRAM中，为使存储单元的动作稳定，一般将单元比设定为2～3以上。这种情况意味着，在SRAM中，为确保一定的单元比，必需使驱动晶体管的栅极宽度大于存取晶体管的栅极宽度。
另一方面，在该存储单元50中，如上所述，通过设置电容器54，使存储单元的动作稳定，所以无需象SRAM那样使单元比为2～3以上，基本上可以设定为较小比值。另外，所谓可以减小单元比，就是可以使驱动晶体管的栅极宽度比现有的SRAM小，因而从这一点也能进一步减小单元面积。
当考虑存储单元的动作稳定性时，在存储单元50中，也没有必要具有与SRAM相同的单元比，但为了进一步提高动作的稳定性最好还是应设定一定的单元比。
到此为止，对在电荷补偿电路56中使用TFT的结构进行了说明，但即使用高电阻代替TFT也仍能实现具有同样效果的存储单元。
图7是表示备有包含高电阻3582、3602用以代替图2的存储单元50的P沟道TFT582、602的电荷补偿电路56A的存储单元56A的电路结构的电路图。存储单元50A中的除高电阻3582、3602以外的电路结构，与存储单元50的电路结构相同，所以其说明不再重复。
参照图7，在将数据“0”写入存储单元50A的状态下，结点62的电压为0V，结点64的电压为电源电压。另外，在该存储单元50A中，由于总是有电流从电源结点72流过高电阻3602及N沟道MOS晶体管604，所以作为高电阻3602如不采用电阻值高的电阻，则不进行数据写入的等待期间中的电流(以下，称为等待电流)将会增加。另外，当考虑将数据“1”写入存储单元50A的状态时，对高电阻3582也存在着同样的问题。
另一方面，在将数据“0”写入存储单元50A时，如高电阻3582的电阻值过高，则在结点64上从N沟道MOS晶体管604漏泄的漏泄电流将变得不可忽略，并使结点64的电位降低。此外，当考虑将数据“1”写入存储单元50A的情况时，对高电阻3602及结点62也存在同样的问题。
因此，为使结点64的状态稳定，至少必需从高电阻供给等于漏泄电流的10倍左右的电流。如假定电源电压为2V并假定漏泄电流为1×10-15A，则为了使等于漏泄电流的10倍的电流1×10-14A流过高电阻3582，高电阻3582的电阻值应在2×1014Ω(欧姆)以下。此外，当考虑将数据“1”写入存储单元50A的情况时，对高电阻3602的电阻值也是一样。
另一方面，高电阻3582、3602的电阻值的上限，由安装该存储单元50A的半导体存储装置的存储容量和等待电流的规格决定。例如，当存储容量为4M(兆，「M」表示106)位时，为将等待电流抑制到10μA，流过每个存储单元的高电阻的电流I，应为I＝(10×10-6A)/(4×106位)＝2.5×10-12A。因此，由于电源电压为2V，所以高电阻3582、3602的电阻值应为R＝2V/(2.5×10-12A)＝8×1011Ω。从上述可知，在上述条件下，高电阻3582、3602的电阻值，应为8×1011Ω～2×1014Ω。
如上所述，按照实施形态1的半导体存储装置，以现有的DRAM的存储单元的结构为基础，并用P沟道TFT或高电阻构成电荷补偿电路，所以，可以实现与现有的DRAM相比无需刷新动作、且与现有的SRAM相比能使单元面积减小的存储单元。
[实施形态2]
实施形态2的半导体存储装置110，在存储单元的电荷补偿电路的结构上与实施形态1的半导体存储装置10不同，另外。还将导电型与构成电荷补偿电路的整体晶体管相同的P沟道MOS晶体管用作存取晶体管。
实施形态2的半导体存储装置110的总体结构，与图1所示的实施形态1的半导体存储装置10相同，所以将其说明省略。
图8是表示半导体存储装置110中的在存储单元阵列36上按行列状配置的存储单元的结构的电路图。
参照图8，半导体存储装置110中的存储单元阵列36上的存储单元150，备有P沟道MOS晶体管152及电荷补偿电路156，用以分别代替实施形态1的半导体存储装置10的存储单元50中的N沟道MOS晶体管52及电荷补偿电路56。电荷补偿电路156，包含反相器158、160、结点62、64，反相器158，由P沟道MOS晶体管1582及N沟道TFT 1584构成，反相器160，由P沟道MOS晶体管1602及N沟道TFT1604构成。
存储单元150中的电容器54的功能及结点62、64的连接结构，与实施形态1相同，所以其说明不再重复。
P沟道MOS晶体管152，其栅极与字线66连接，漏极及源极分别与位线68及电容器54连接。P沟道MOS晶体管152，由仅当写入数据时及读出数据时电压变为0V的字线66驱动，并仅当写入数据时及读出数据时导通，其他时间截止。
另外，在实施形态2中，使存取晶体管为P沟道MOS晶体管152的原因是，通过由一种类型的整体晶体管构成存储单元150，如实施形态1中所述，没有必要设置两种阱区，因而可以减小单元面积。
N沟道TFT1584、1604，是由多晶硅构成的具有开关功能的电阻元件，并且是具有T(兆兆)Ω数量级的断开电阻和G(千兆)Ω数量级的接通电阻的高电阻元件。
N沟道TFT1584，其栅极与结点62连接，漏极与结点64连接，而源极与接地结点74连接。此外，P沟道MOS晶体管1582，其栅极与结点62连接，源极与电源结点72连接，而漏极与结点64连接。
N沟道TFT1604，其栅极与结点64连接，漏极与结点62连接，而源极与接地结点74连接。此外，P沟道MOS晶体管1602，其栅极与结点64连接，源极与电源结点72连接，而漏极与结点62连接。
在存储单元150中，借助于由该P沟道MOS晶体管1582及N沟道TFT1584构成的反相器158和由P沟道MOS晶体管1602及N沟道TFT1604构成的反相器160的锁存功能，补偿电容器54的漏泄电流，从而无需进行刷新动作即可保持存储数据。
以下，说明存储单元150的动作。
(1)数据“1”的写入
写入数据时的位线68及电容器54的动作或状态，与实施形态1相同。此外，当写入数据时，对字线66施加0V的电压而将其激活，而在不进行数据的写入时，施加电源电压。
通过从位线68经由P沟道MOS晶体管152对结点62施加电源电压Vcc，使P沟道MOS晶体管1582截止，并使N沟道TFT1584导通。因此，结点64，由N沟道TFT1584向下拉到L电平。在这之后，完成数据的写入并对字线66施加电源电压，以使P沟道MOS晶体管152截止。
由于结点64变为L电平，所以使P沟道MOS晶体管1602导通，并使N沟道TFT1604截止。因此，结点62，由P沟道MOS晶体管1602强力地向上拉，因而立即变为H电平并将其锁存。
这里，N沟道TFT1584，由于在TFT的特性上其驱动能力较差，因而为将结点64拉低需花费时间，因此，在由P沟道MOS晶体管1602将结点62锁存在H电平之前将需要时间，但在该过渡期间内由电容器54保持电荷。于是，当由N沟道TFT1584对结点64的拉低结束时，可以将结点62完全锁存。
另外，N沟道TFT1604的截止电阻，具有T(兆兆)Ω的数量级，因而截止电流远小于电容器54的漏泄电流，所以能够实现上述的锁存功能。
按照上述结构，即使电容器54由于任何原因而存在漏泄，也可以由P沟道MOS晶体管1602补偿电荷，从而无需刷新动作即可保持数据“1”。
(2)数据“0”的写入
写入数据时的位线68及电容器54的动作和状态，与实施形态1相同。此外，字线66及P沟道MOS晶体管152的动作和状态，与写入数据“1”时相同。
通过使电容器54的电荷放电，结点62变为L电平，因而使P沟道MOS晶体管1582导通，并使N沟道TFT1584截止。因此，结点64，由P沟道MOS晶体管1582强力地向上拉到H电平。在这之后，完成数据的写入并对字线66施加电源电压，以使P沟道MOS晶体管152截止。
由于结点64变为H电平，所以使P沟道MOS晶体管1602截止，并使N沟道TFT1604导通。这时，N沟道TFT1604，由于在TFT的特性上其驱动能力较差，因而完全变为导通状态需花费时间，但在该过渡期间内电容器54保持放电后的状态。于是，当N沟道TFT1604完全变为导通状态时，可以将结点62完全锁存。
按照上述结构，即使电容器54由于任何原因而存在漏泄，也可以由N沟道TFT1604将结点62保持在L电平，因而在其后无需刷新动作即可保持L电平的存储数据。
另外，关于存储数据的读出动作，因与实施形态1相同，所以将其说明省略。按照如上所述的方式，即可对存储单元150进行存储数据的读写。
在该存储单元150中，采用N沟道TFT1882、1604的原因，与实施形态1中采用P沟道TFT582、602的原因相同。即，N沟道TFT1882、1604，可以在P沟道MOS晶体管1582、1602的上层形成，因此，与现有的DRAM相比，虽然作为整体晶体管的P沟道MOS晶体管1582、1602的面积有所增加，但存储单元中的整体晶体管数为3个，因而与由6个整体晶体管构成的标准的SRAM相比可以减小单元的面积。
另外，该存储单元150，以进一步减小单元面积为目的而在结构上采用P沟道MOS晶体管152作为存取晶体管，但也可以与实施形态1一样将N沟道MOS晶体管用作存取晶体管。在这种情况下，虽然不能取得由一种阱区构成存储单元时所产生的减小单元面积的效果，但与6晶体管SRAM相比仍可以取得因整体晶体管数减少所产生的减小单元面积的效果。
如上所述，按照实施形态2的半导体存储装置110，以现有的DRAM的存储单元的结构为基础，并用N沟道TFT构成电荷补偿电路156，所以，可以实现与现有的DRAM相比无需刷新动作、且与现有的SRAM相比能使单元面积减小的存储单元。
[实施形态3]
实施形态3的半导体存储装置210，在存储单元的电荷补偿电路的结构上与实施形态1、2的半导体存储装置10、110不同。
实施形态3的半导体存储装置210的总体结构，与图1所示的实施形态1的半导体存储装置10相同，所以将其说明省略。
图9是表示半导体存储装置210中的在存储单元阵列36上按行列状配置的存储单元的结构的电路图。
参照图9，半导体存储装置210中的存储单元阵列36上的存储单元250，备有电荷补偿电路256，用以代替实施形态1的半导体存储装置10的存储单元50中的电荷补偿电路56。电荷补偿电路256，包含反相器258、260、结点62、64，反相器258，由P沟道TFT2582及N沟道TFT2584构成，反相器260，由P沟道TFT2602及N沟道TFT2604构成。
存储单元150中的电荷补偿电路256以外的部分即N沟道MOS晶体管52及电容器54的功能和结构以及结点62、64的连接结构，与实施形态1相同，所以其说明不再重复。
P沟道TFT2582、2602及N沟道TFT2584、2604，是由多晶硅构成的具有开关功能的电阻元件，并且是具有T(兆兆)Ω数量级的断开电阻和G(千兆)Ω数量级的接通电阻的高电阻元件。
P沟道TFT2582，其栅极与结点62连接，源极与电源结点72连接，而漏极与结点64连接。此外，N沟道MOSTFT2584，其栅极与结点62连接，漏极与结点64连接，而源极与接地结点74连接。
P沟道TFT2602，其栅极与结点64连接，源极与电源结点72连接，而漏极与结点62连接。此外，N沟道TFT2604，其栅极与结点64连接，漏极与结点62连接，而源极与接地结点74连接。
在存储单元250中，借助于由该P沟道TFT2582及N沟道TFT2584构成的反相器258和由P沟道TFT2602及N沟道TFT2604构成的反相器260的锁存功能，补偿电容器54的漏泄电流，从而无需进行刷新动作即可保持存储数据。
以下，说明存储单元250的动作。
在实施形态3中，电荷补偿电路256，全部由TFT构成，所以，从N沟道MOS晶体管52导通直到由反相器258、260使结点62完全锁存，与实施形态1、2相比需要相当于其二倍的时间。但只要是使TFT导通/截止所需数量级的时间，则电容器54可以充分地保持电荷。
另外，如实施形态1中所述，由于TFT的导通电流远大于电容器的漏泄电流、而截止电流远小于电容器的漏泄电流，所以即使电荷补偿电路全部由TFT构成也可以实现锁存功能。
另外，关于存储数据的读出动作，因与实施形态1相同，所以将其说明省略。
在该存储单元250中，整体晶体管数只有N沟道MOS晶体管52一个，因而与由6个整体晶体管构成的标准的SRAM相比可以大幅度地减小单元面积。
如上所述，按照实施形态3的半导体存储装置210，以现有的DRAM的存储单元的结构为基础，并用P沟道TFT及N沟道TFT构成电荷补偿电路256，所以，可以实现与现有的DRAM相比无需刷新动作、且与现有的SRAM相比能使单元面积大幅度减小的存储单元。
[实施形态4]
实施形态4的半导体存储装置310，备有在结构上将实施形态1的半导体存储装置10的存储单元50中的电荷补偿电路56的N沟道MOS晶体管604去掉的存储单元。
实施形态4的半导体存储装置310的总体结构，与图1所示的实施形态1的半导体存储装置10相同，所以将其说明省略。
图10是表示半导体存储装置310中的在存储单元阵列36上按行列状配置的存储单元的结构的电路图。
参照图10，半导体存储装置310中的存储单元阵列36上的存储单元350，备有电荷补偿电路356，用以代替实施形态1的半导体存储装置10的存储单元50中的电荷补偿电路56。电荷补偿电路356，具有将实施形态1的电荷补偿电路56的N沟道MOS晶体管604去掉的结构。电荷补偿电路356中的其他结构，与电荷补偿电路56相同，其说明不再重复。
存储单元350中的电荷补偿电路356以外的部分即N沟道MOS晶体管52及电容器54的功能和结构以及结点62、64的连接结构，与实施形态1相同，所以其说明不再重复。
在存储单元350中，借助于由该P沟道TFT582及N沟道MOS晶体管584构成的反相器58和P沟道TFT602的锁存功能，补偿电容器54的漏泄电流，从而无需进行刷新动作即可保持存储数据。
以下，说明存储单元350的动作。
(1)数据“1”的写入
写入数据时的位线68、字线66、N沟道MOS晶体管52及电容器54的动作和状态，与实施形态1相同。
通过从位线68经由P沟道MOS晶体管52对结点62施加电源电压Vcc，使P沟道TFT582截止，并使N沟道MOS晶体管584导通。因此，结点64，由N沟道MOS晶体管584强力地向下拉，因而立即变为L电平。在这之后，完成数据的写入并使字线66变为非激活状态，以使P沟道MOS晶体管52截止。
由于结点64变为L电平，所以使P沟道TFT602导通。这时，P沟道TFT602，由于在TFT的特性上其驱动能力较差，因而完全变为导通状态需花费时间，但在该过渡期间内由电容器54保持电荷。于是，当P沟道TFT602完全变为导通状态时，可以将结点62完全锁存。
按照上述结构，即使电容器54由于任何原因而存在漏泄，也可以由P沟道TFT602补偿电荷，从而在其后无需刷新动作即可保持数据“1”。
(2)数据“0”的写入
写入数据时的位线68、字线66、N沟道MOS晶体管52及电容器54的动作和状态，与实施形态1相同。
通过使电容器54的电荷放电，结点62变为L电平，因而使P沟道TFT582导通，并使N沟道MOS晶体管584截止。因此，结点64，由P沟道TFT582向上拉到H电平。在这之后，完成数据的写入并使字线66变为非激活状态，以使P沟道MOS晶体管52截止。
由于结点64变为H电平，所以使P沟道TFT602截止。因此，结点62保持L电平。
这里，在电荷补偿电路356中，没有采用将结点62强力地锁存在L电平的N沟道MOS晶体管，所以，应考虑由P沟道TFT602的截止电流引起的对电容器54的电流漏泄，但P沟道TFT602的截止电阻具有T(兆兆)Ω的数量级，因而P沟道TFT602的截止电流远小于对电容器54的蓄电状态产生影响的漏泄电流，所以，即使不采用N沟道MOS晶体管604，也能将结点62锁存在L电平。
另外，关于存储数据的读出动作，因其基本动作与实施形态1相同，所以将其说明省略。实施形态4的电荷补偿电路356，由于去掉了实施形态1的电荷补偿电路56中的N沟道MOS晶体管604，所以失去了如实施形态1所述的由N沟道MOS晶体管604吸引电荷的效果，因而在实施形态4中不能象实施形态1那样将字线66的电压降低。因此，在该半导体存储装置310中，与一般的DRAM一样，对字线施加将电源电压升压后的电源电压。
按照如上所述的方式，即可对存储单元350进行存储数据的读写。
在该存储单元350中，整体晶体管数为2个，因而与由6个整体晶体管构成的标准的SRAM相比可以大幅度地减小单元面积。
另外，图中虽未示出，但也可以用N沟道TFT代替N沟道MOS晶体管584。在这种情况下，可以将整体的晶体管又减少1个，所以能进一步减小单元面积。
如上所述，按照实施形态4的半导体存储装置310，以现有的DRAM的存储单元的结构为基础，并用P沟道TFT构成电荷补偿电路356，所以，可以实现与现有的DRAM相比无需刷新动作、且与现有的SRAM相比能使单元面积减小的存储单元。
另外，在上述的实施1～4中，电容元件，与作为存取晶体管的N沟道MOS晶体管52连接，但例如当图2所示的N沟道MOS晶体管604的电流驱动能力大时(N沟道MOS晶体管604、52的单元比大于2时)，也可以将电容元件设置在结点64。
应该知道，这里所公开的实施形态，在所有方面都只是用于例示而无任何限制。本发明的范围，由专利的权利要求给出而不是上述实施形态中的说明，在意图上包含着在与专利权利要求范围同等的意义及范围内的所有变更。

Claims (13)

1.一种半导体存储装置，备有包括按行列状排列的多个存储单元的存储单元阵列、按上述存储单元的每行和每列分别排列的多条字线及多条位线，上述多个存储单元的每一个，包括对以二值信息表示的存储信息的1位数据保持与其逻辑电平对应的电荷的电容元件、由施加于上述字线的电压驱动并在上述位线和上述电容元件之间进行上述电荷的相互传送的存取晶体管、连接在上述电容元件和上述存取晶体管之间且根据上述数据的逻辑电平补偿从上述电容元件漏泄的电荷的电荷补偿电路；
上述电荷补偿电路，包括将输入结点与上述电容元件和上述存取晶体管之间的存储结点连接的第1反相器、将输入结点与上述第1反相器的输出结点连接且将输出结点与上述存储结点连接的第2反相器。
2.根据权利要求1所述的半导体存储装置，其特征在于：上述存储结点，具有比上述第1反相器的输出结点的电容大的电容。
3.根据权利要求2所述的半导体存储装置，其特征在于：上述存储结点的电容，为上述第1反相器的输出结点的电容的5倍以上。
4.根据权利要求1所述的半导体存储装置，其特征在于：上述第1和第2反相器中所包含的MOS晶体管，是导电型与上述存取晶体管相同的MOS晶体管。
5.根据权利要求4所述的半导体存储装置，其特征在于：上述存储晶体管，是第1N沟道MOS晶体管，上述第1和第2反相器的每一个，由一端与电源结点连接而另一端与输出结点连接的以多晶硅形成的电阻元件及漏极与输出结点连接而源极与接地结点连接的第2N沟道MOS晶体管构成。
6.根据权利要求5所述的半导体存储装置，其特征在于：上述电阻元件，由P沟道薄膜晶体管构成。
7.根据权利要求5所述的半导体存储装置，其特征在于：当从上述多个存储单元的每一个读出上述数据时，将与上述多个存储单元的每一个对应的位线预充电到电源电压，并对与上述多个存储单元的每一个对应的字线施加上述电源电压以下的电压。
8.根据权利要求4所述的半导体存储装置，其特征在于：上述存储晶体管，是第1P沟道MOS晶体管，上述第1和第2反相器的每一个，由源极与电源结点连接而漏极与输出结点连接的第2P沟道MOS晶体管及一端与输出结点连接而另一端与接地结点连接的以多晶硅形成的电阻元件构成。
9.根据权利要求8所述的半导体存储装置，其特征在于：上述电阻元件，由N沟道薄膜晶体管构成。
10.根据权利要求1所述的半导体存储装置，其特征在于：上述第1和第2反相器的每一个，由一端与电源结点连接而另一端与输出结点连接的以多晶硅形成的第1电阻元件及一端与输出结点连接而另一端与接地结点连接的以多晶硅形成的第2电阻元件构成。
11.根据权利要求10所述的半导体存储装置，其特征在于：上述第1电阻元件，由P沟道薄膜晶体管构成，上述第2电阻元件，由N沟道薄膜晶体管构成。
12.一种半导体存储装置，备有包括按行列状排列的多个存储单元的存储单元阵列、按上述存储单元的每行和每列分别排列的多条字线及多条位线，上述多个存储单元的每一个，包括对以二值信息表示的存储信息的1位数据保持与其逻辑电平对应的电荷的电容元件、由施加于上述字线的电压驱动并在上述位线和上述电容元件之间进行上述电荷的相互传送的存取晶体管、连接在上述电容元件和上述存取晶体管之间且根据上述数据的逻辑电平补偿从上述电容元件漏泄的电荷的电荷补偿电路；
上述存储晶体管，是第1N沟道MOS晶体管，上述电荷补偿电路，包含将输入结点与上述电容元件和上述存取晶体管之间的存储结点连接的反相器、一端与电源结点连接而另一端与上述存储结点连接并根据从上述反相器的输出结点输出的信号切换从上述电源结点到上述存储结点的电流特性的以多晶硅形成的第1电阻元件，上述反相器，由一端与电源结点连接而另一端与输出结点连接的以多晶硅形成的第2电阻元件及漏极与输出结点连接而源极与接地结点连接的第2N沟道MOS晶体管构成。
13.根据权利要求12所述的半导体存储装置，其特征在于：上述第1和第2电阻元件，由P沟道薄膜晶体管构成。
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