CN1276436C - 在多个存储单元间共有存取元件的薄膜磁性体存储器 - Google Patents

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Abstract

构成MTJ存储单元的隧道磁阻元件连接在位线与条带之间。条带为同一子阵列内的在行方向上相邻的多个隧道磁阻元件所共有。存取晶体管连接在条带和接地电压之间，响应于对应的字线而导通或关断。由于无需与各隧道磁阻元件对应地设置存取晶体管就能进行数据读出，所以可以使阵列面积小型化。

Description

在多个存储单元间共有存取元件的薄膜磁性体存储器
技术领域
本发明涉及薄膜磁性体存储器，更特定地说，涉及具有含磁隧道结(MTJ)的存储单元的随机存取存储器。
背景技术
作为能以低功耗进行非易失性的数据存储的存储器，MRAM(磁随机存储器)器件正引人注目。MRAM器件是利用在半导体集成电路中形成的多个薄膜磁性体进行非易失性的数据存储，可以对每个薄膜磁性体进行随机存取的存储器。
特别是，近年来已发表了借助于将利用磁隧道结的薄膜磁性体用作存储单元，MRAM器件的性能得到飞速进步的情况。关于具有含磁隧道结的存储单元的MRAM器件，已在“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell”(“一种在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列”)，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000和“Nonvolatile RAM based on MagneticTunnel Junction Elements”(“基于磁隧道结元件的非易失性RAM”)，ISSCC Digest of Technical Papers，TA7.3，Feb.2000等技术文献中公开。
图18是示出具有磁隧道结的存储单元(以下简称为MTJ存储单元)的结构的概略图。
参照图18，MTJ存储单元包含其电阻值随磁写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与接地电压线GL之间与隧道磁阻元件TMR串联连接。作为典型的存取晶体管ATR，可以使用场效应晶体管。
对MTJ存储单元，配置了用于在数据写入时和数据读出时分别流过数据写入电流和数据读出电流的位线BL、用于在数据写入时流过数据写入电流的写数位线WDL、用于指示数据读出的字线WL以及用于在数据读出时将隧道磁阻元件TMR下拉至接地电压GND的接地电压线GL。
在数据读出时，响应于存取晶体管ATR的接通，隧道磁阻元件TMR在接地电压线GL(接地电压GND)与位线BL之间进行电结合。
图19是说明对MTJ存储单元的数据写入工作的原理图。
参照图19，隧道磁阻元件TMR具有有固定磁化方向的磁性体层(以下简称为固定磁化层)FL和在与数据写入电流所产生的数据写入磁场相应的方向磁化的磁性体层(以下简称为自由磁化层)VL。在固定磁化层FL与自由磁化层VL之间设置了由绝缘体膜形成的隧道势垒TB。自由磁化层VL根据写入的存储数据的电平，与固定磁化层FL在同一方向或相反方向磁化。
隧道磁阻元件TMR的电阻值依固定磁化层FL与自由磁化层VL之间的磁化方向的相对关系而变化。具体地说，当固定磁化层FL与自由磁化层VL之间的磁化方向一致时，与两者的磁化方向相反时相比，其电阻值减小。
在数据写入时，字线WL被非激活，存取晶体管ATR被断开。在此状态下，用于磁化自由磁化层VL的数据写入电流，在与写入数据电平相应的方向，分别流过位线BL和写数位线WDL。即，自由磁化层VL的磁化方向由分别流过位线BL和写数位线WDL的数据写入电流的方向决定。
图20是示出数据写入电流与自由磁化层VL的磁化的关系的原理图。
参照图20，横轴所示的磁场Hx表示由流过写数位线WDL的数据写入电流产生的磁场H(WDL)。另一方面，纵轴所示的磁场Hy表示由流过位线BL的数据写入电流产生的磁场H(BL)。
仅当磁场H(WDL)与H(BL)之和达到图中所示的星形特性线的外侧的区域时，自由磁化层VL的磁化方向才发生更新。即，为进行数据写入，必须在写数位线WDL和位线BL两方流过足以产生超过规定强度的磁场的数据写入电流。
另一方面，在施加相当于星形特性线的内侧区域的磁场时，自由磁化层VL的磁化方向不变。即，仅在数位线WDL和位线BL的一方流过规定的数据写入电流时，不进行数据写入。一度写入了MTJ存储单元的磁化方向，即存储数据电平，在进行新的数据写入之前的期间能非易失性地保持。
图21是说明从MTJ存储单元的数据读出工作的原理图。
参照图21，在数据读出时，存取晶体管ATR响应于字线WL的激活而接通。据此，隧道磁阻元件TMR在下拉至接地电压GND的状态下与位线BL电结合。在此状态下，借助于在包含位线BL和隧道磁阻元件TMR的电流路径中流过数据读出电流Is，能够在位线BL上产生与隧道磁阻元件TMR的电阻值相应的，即与MTJ存储单元的存储数据的电平相应的电压变化。例如，如果在将位线BL预充电至规定电压后开始供给数据读出电流Is，就可以借助于检测位线BL的电压来读出MTJ存储单元的存储数据。
另外，在数据读出时虽然在隧道磁阻元件TMR上也有数据读出电流流过，但数据读出电流Is一般被设定成比上述数据写入电流小约1～2个数量级。因此，由数据读出时的数据读出电流Is的影响而导致的错误改写MTJ存储单元的存储数据的可能性很小。
图22是在半导体衬底上制作的MTJ存储单元的结构图。
参照图22，在半导体主衬底SUB上形成的存取晶体管ATR具有n型区的源/漏区310、320和栅极330。源/漏区310经在接触孔341中形成的金属膜与接地电压线GL电结合。
写数位线WDL在设置于接地电压线GL的上层的金属布线层上形成。隧道磁阻元件TMR配置在写数位线WDL的上层。隧道磁阻元件TMR经在条带SL上和接触孔340中形成的金属膜与存取晶体管ATR的源/漏区320电结合。条带SL为了将隧道磁阻元件TMR与存取晶体管ATR电结合而设置，由导电性物质形成。
位线BL与隧道磁阻元件TMR电结合，并且设置在隧道磁阻元件TMR的上层。如已说明过的那样，在数据写入时，必须在位线BL和写数位线WDL两方流过数据写入电流。另一方面，在数据读出时，借助于将字线WL激活至例如高电压状态，存取晶体管ATR接通。据此，经存取晶体管ATR下拉至接地电压GND的隧道磁阻元件与位线BL电结合。
流过数据写入电流和数据读出电流的位线BL和流过数据写入电流的写数位线WDL用金属布线层形成。另一方面，由于为控制存取晶体管ATR的栅电压设置了字线WL，所以无需主动地使电流流过。因此，从提高集成度的观点出发，字线WL一般用多晶硅层或多晶硅化物层与栅极330在同一布线层上形成，而不新设置独立的金属布线层。
但是，如图22所示，为了对MTJ存储单元进行数据读出，必须避开写数位线WDL而设置用于将隧道磁阻元件TMR和存取晶体管ATR进行电耦合的条带SL和接触孔340。由此，在形成集成配置多个MTJ存储单元的MRAM器件的场合，受布局制约而妨碍高集成化，使阵列面积增大。
另外，应用于MRAM器件的隧道磁阻元件TMR的电阻值一般为数十kΩ左右。还有，在数据读出时通过数据读出电流的位线上存在寄生电容。因此，当数据读出电流的路径的RC时间常数大时，基于位线BL的电压检测的数据读出工作就难以高速化。
发明内容
本发明的目的在于提供可以求得集成配置MTJ存储单元的存储器阵列节省面积的薄膜磁性体存储器。
本发明的另一目的在于提供可得到数据读出高速化、并且包含MTJ存储单元的薄膜磁性体存储器。
对本发明概括起来说，这是一种薄膜磁性体存储器，其中包含存储器阵列、多条第1信号线和多条第2信号线(条带)。存储器阵列包含配置成行列状的多个存储单元，并沿列方向被分为多个列组。各存储单元包含其电阻值随磁写入的存储数据而变化的隧道磁阻元件。多条第1信号线分别与存储单元列对应地配置。多条第2信号线在各存储单元行中分别与多个列组对应地配置。各隧道磁阻元件在多条第1信号线中的对应的1条和多条第2信号线中的对应的一条之间进行电结合。
薄膜磁性体存储器最好是还包含分别与存储单元行对应配置的、在数据读出时根据行选择结果有选择地被激活的多条字线和分别与多条第2信号线对应配置的多个存取开关，各存取开关在对应的第2信号线与第1电压间进行电耦合，响应于多条字线中的对应的1条的激活而导通。
因此，本发明的主要优点是，只要对第2信号线(条带)的每一条设置为了在隧道磁阻元件与存取晶体管等其他元件之间进行电结合而设置的、对布局制约严格的接触孔就可以，无需对各隧道磁阻元件的每一个进行配置。因此，可以求得配置隧道磁阻元件的存储器阵列小面积化。
根据本发明的另一方面，这是一种薄膜磁性体存储器，其中包含多个存储单元、基准电流发生电路和数据读出电路。
多个存储单元的每一个都存储被设定为第1和第2电平的某一方的存储数据，并包含根据磁写入的存储数据的电平而具有第1和第2电阻值的某一方的隧道磁阻元件。多个存储单元中的被选择为数据读出对象的选择存储单元在第1与第2电压之间进行电耦合。基准电流发生电路产生其值为在存储数据为第1电平时流过选择存储单元的第1电流和在存储数据为第2电平时流过选择存储单元的第2电流的中间值的基准电流。数据读出电路基于对流过选择存储单元的存储单元电流和基准电流的比较，读出存储数据。
薄膜磁性体存储器最好是还包含对多个存储单元的规定区的每一处设置的位线；用于将与选择存储单元对应的位线驱动至第1电压的位线驱动部；用于将选择存储单元电耦合在对应的位线与第2电压之间的存取部；以及具有与对应于选择存储单元的位线相连接的内部节点，用于产生相应于存储单元电流的检测电流的电流检测电路。数据读出电路根据来自电流检测电路的检测电流和来自基准电流发生电路的基准电流的比较，读出存储数据。
这样的薄膜磁性体存储器由于基于流过选择存储单元的存储单元电流进行数据读出，所以可以使数据读出高速化。
另外，薄膜磁性体存储器最好是包含对多个存储单元的规定区的每一处设置的位线；用于将与选择存储单元对应的位线驱动至第1电压的位线驱动部；以及用于将选择存储单元电耦合在与选择存储单元对应的位线与第1输入节点之间的存取部。数据读出电路包含用于至少在数据读出开始后的规定期间使第1输入节点与第2电压电耦合的驱动部。
据此，由于直接利用流过选择存储单元的存储单元电流进行数据读出，所以能进一步使数据读出高速化。
本发明还包括：
一种薄膜磁性体存储器，其特征在于，
设有配置成行列状的多个存储单元，
在各存储单元行中共同地把上述存储单元分成多个组，
各上述存储单元包含其电阻值随磁写入的存储数据而变化的隧道磁阻元件；
上述薄膜磁性体存储器还设有：
在每个存储单元列上配置的第1信号线，
在各上述存储单元行中，在上述每个组中配置的第2信号线，
配置在每个上述存储单元中，在数据读出时在选择存储单元所属的存储单元行中选择性激活的字线，
配置在每个所述第2信号线上，响应于数据读出时对应的上述存储单元行的上述字线激活导通的存取开关；
在各上述存储单元中，上述隧道磁阻元件在对应的上述存储单元列的上述第1信号线和对应的上述存储单元行及上述组的上述第2信号线之间进行电连接；
上述薄膜磁性体存储器还设有：
数据线驱动电路，在上述数据读出时，将数据读出电流提供给与上述选择存储单元的上述隧道磁阻元件连接的上述第1信号线，
数据读出电路，在上述数据读出时，检测上述数据读出电流，读出上述选择存储单元的存储数据，上述数据读出电流是流过这样的通路，该通路包括上述选择存储单元的上述隧道磁阻元件、由对应于上述字线激活导通的上述存取开关、及对应于上述选择存储单元的上述第1及第2信号线。
一种薄膜磁性体存储器，其特征在于，包括：
用于存储被设定为第1和第2电平的某一电平的存储数据的存储单元；
上述存储单元包含根据磁写入的上述存储数据的的电平，具有第1和第2电阻值的某一电阻值的隧道磁阻元件；
上述薄膜磁性体存储器还具有：
位线驱动电路，在数据读出时，用第1电压驱动与上述存储单元中的上述隧道磁阻元件连接的位线；
存取开关，被配置成在上述数据读出时导通，使上述存储单元中的上述隧道磁阻元件与供给不同于上述第1电压的第2电压的电源作电连接；
基准电流发生电路，用于作为产生在上述数据读出时在上述存储数据为上述第1电平时，流过上述存储单元的第1电流，及在上述存储数据为上述第2电平时流过上述存储单元的第2电流的中间值的基准电流；
数据读出电路，在上述数据读出时，从上述基准电流发生电路接受上述基准电流，根据使流过上述存储单元的存储单元电流和上述基准电流比较，读出上述存储数据。
附图说明
图1是示出本发明的实施例的MRAM器件的整体结构的概略框图。
图2是详细说明图1所示的存储器阵列的与数据读出有关的结构图。
图3是详细示出图2所示的子阵列的结构的电路图。
图4是示出图3所示的子阵列的一例的布局图。
图5是示出图3所示的子阵列的另一例的布局图。
图6是示出与子阵列的数据写入有关的结构的电路图。
图7是说明图6所示结构的数据写入电流的路径的电路图。
图8是说明实施例1的数据读出电路的配置的框图。
图9是示出图8所示的数据读出电路的结构的电路图。
图10是说明实施例1的数据读出工作的工作波形图。
图11是示出实施例1的变例的子阵列的结构的电路图。
图12是示出实施例2的数据读出电路的配置的框图。
图13是示出实施例2的数据读出电路的结构的电路图。
图14是说明实施例2的数据读出动作的工作波形图。
图15是示出实施例2的变例的数据读出电路的配置的框图。
图16是示出实施例2的变例的数据读出电路的结构的电路图。
图17是说明实施例2的变例的数据读出工作的工作波形图。
图18是示出具有磁隧道结的存储单元的结构的概略图。
图19是说明对MTJ存储单元的数据写入工作的原理图。
图20是示出数据写入电流与自由磁化层的磁化的关系的原理图。
图21是说明从MTJ存储单元的数据读出工作的原理图。
图22是在半导体衬底上制作的MTJ存储单元的结构图。
具体实施方式
下面参照附图对本发明的实施例进行详细说明。另外，图中的相同的符号表示同一或相当的部分。
实施例1
参照图1，本发明的实施例的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD，进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1具有响应于控制信号CMD控制MRAM器件1的整体工作的控制电路5和包含配置成行列状的MTJ存储单元MC的存储器阵列10。
如在以后的说明中可知的那样，在本发明的实施例中，由于制成了由多个隧道磁阻元件TMR共有存取晶体管ATR的结构，所以在存储器阵列10中，多个隧道磁阻元件TMR的每一个都有作为MTJ存储单元MC的功能。因此，将在存储器阵列10中配置成行列状的多个隧道磁阻元件TMR的行和列分别称为存储单元行和存储单元列。
由于隧道磁阻元件TMR的结构和数据存储原理与在图19中说明过的相同，所以不再重复其详细说明。各隧道磁阻元件TMR以H电平(“1”)和L电平(“0”)的一方作为存储数据进行存储，其电阻值随存储数据的电平变化。
在图1中，示出了作为代表而示出的1个MTJ存储单元MC(隧道磁阻元件TMR)、与它对应的字线WL、写数位线WDL和位线BL的配置。字线WL和写数位线WDL与存储单元行对应地配置。位线BL与存储单元列对应地配置。另外，在本发明的实施例中，示出了位线BL被分割为主位线MBL和子位线SBL，分层次设置的结构的例子。
在数据写入时，对与选择存储单元对应的存储单元行(以下也称选择行)的写数位线WDL和与选择存储单元对应的存储单元列(以下也称选择列)的位线BL，分别流过行方向和列方向的数据写入电流。另外，在数据读出时，与选择行对应的字线WL被激活，数据读出电流通过选择存储单元和位线BL。
关于存储器阵列10中的MTJ存储单元和上述的信号线组的配置的细节将在以后说明。另外，下面对信号、信号线和数据等的2值的高电压状态(电源电压Vcc)与低电压状态(接地电压GND)也分别称为“H电平”和“L电平”。
MRA M器件1还包括用于对由地址信号示出的行地址RA译码，进行存储器阵列10的行选择的行译码器20；用于对由地址信号ADD示出的列地址CA译码，进行存储器阵列10的列选择的列译码器25；以及读出/写入控制电路30和35。读出/写入控制电路30和35是用于在数据写入时在位线BL上流过数据写入电流的电路、用于在数据读出时在位线BL上流过数据读出电流的电路和用于在数据读出时产生读出数据DOUT的电路的总称。
各写数位线WDL以夹持存储器阵列10的方式在与行译码器20相反一侧的区域与接地电压GND耦合。行译码器20在数据写入时，为了激活根据行选择结果选择的写数位线WDL而与电源电压Vcc耦合。据此，被激活的写数位线WDL分别将其两端与电源电压Vcc和接地电压GND连接。因此，对被激活了的写数位线WDL能够流过行方向的数据写入电流Ip。行方向的数据写入电流Ip不管写入数据的电平如何，其方向恒定。
另一方面，行译码器20使非选择的写数位线WDL保持为接地电压GND。据此，在非选择的写数位线WDL上不流过行方向的数据写入电流Ip。
关于对位线BL的列方向的数据写入电流的供给，后面将将详细进行说明。在其对应的写数位线WDL和位线BL两方上流过数据写入电流的隧道磁阻元件TMR中，进行了磁性数据写入。
在图2中，特别示出了存储器阵列10中的与数据读出工作有关的结构。
参照图2，存储器阵列10被分割为N行×M列(N、M：自然数)的子阵列SA-11～SA-NM。下面也将子阵列SA-11～SA-NM仅仅统称为子阵列SA。另外，也将选择存储单元所属的子阵列简称为选择子阵列。
在列方向相邻的N个子阵列SA构成同一列组。因此，存储器阵列10被分割为M个列组。各列组与L(L：2以上的整数)个存储单元列对应。同样地，在行方向相邻的M个子阵列SA构成同一行组。因此，存储器阵列10被分割为N个行组。下面称包含选择子阵列的行组为选择阵列行，称包含选择子阵列的列组为选择阵列列。
在各子阵列SA中，隧道磁阻元件TMR被配置成行列状。在整个存储器阵列10中，多个隧道磁阻元件TMR被配置成n行×m列(n，m：自然数)。各隧道磁阻元件作为MTJ存储单元进行工作。
对属于同一行组的M个子阵列SA分别与存储单元行对应地配置共用的字线WL1～WLn。另外，在图2中虽然省略了图示，但与字线WL1～WLn同样地、分别与存储单元行对应地配置了写数位线WDL1～WDLn。
对属于同一列组的N个子阵列SA分别与存储单元列对应地配置了共用的主位线MBL1～MBLm。对各存储单元列的每一列分别与属于同一列组的N个子阵列对应地设置了子位线。例如，对应于主位线MBL1，配置了分别与子阵列SA-11～SA-N1对应的子位线SBL11～SBL1N。因此，在整个存储器阵列中，配置了子位线SBL11～SBLmN。
另外，下面也将字线WL1～WLn、写数位线WDL1～WDLn、主位线MBL1～MBLm和子位线SBL11～SBLmN分别统称为字线WL、写数位线WDL、主位线MBL和子位线SBL。
在各子阵列SA中，对各存储单元行的每一行，设置了作为沿行方向的信号线而配置的条带SL。还有，与各条带SL对应地配置了存取晶体管ATR。即，在各存储单元行中，存取晶体管ATR和条带SL分别与列组对应地各配置M个。各条带SL和存取晶体管ATR为与同一子阵列中的同一存储单元行对应的L个隧道磁阻元件TMR所共有。
与同一存储单元行对应的M个存取晶体管ATR的每一个的栅极都与对应的字线WL相结合。例如，图2所示的与第1个存储单元行对应的存取晶体管ATR的每一个的栅极都与字线WL1结合。各存取晶体管ATR在对应的条带SL与接地电压GND之间电耦合。
在数据读出时，行译码器20根据行选择结果有选择地将字线WL1～WLn中的1条激活。借助于被有选择地激活的字线，与选择行对应的多个隧道磁阻元件TMR被下拉至接地电压GND。
另外，主位线MBL与子位线SBL之间的连接和非连接由连接控制部15控制。
在图3中，作为一例，示出了各子阵列SA包含以4行×4列(L＝4)配置的隧道磁阻元件TMR的结构。
参照图3，在子阵列SA中，属于同一存储单元行的4个(L个)隧道磁阻元件TMR与同一条带SL结合。对为4个隧道磁阻元件所共有的条带SL的每一个，配置了存取晶体管ATR。
字线WL和写数位线WDL，跨属于同一行组的M个子阵列在行方向上延伸配置。存取晶体管ATR响应于对应的存储单元行的字线WL的激活，使对应的条带SL与接地电压GND电耦合。
对N个子阵列共同配置的主位线MBL和对各子阵列的每一个分开配置的子位线SBL在各存储单元列中分层次地配置。因此，在各子阵列SA中，在各子位线SLB的两端与主位线MBL之间，配置了控制两者的连接与非连接的连接控制部15。
主位线MBL配置得比子位线SBL靠上层。即主位线MBL配置得比子位线SBL远离隧道磁阻元件TMR。
图4是示出图3所示的子阵列的一例的布局图。在图4的中央部位示出了子阵列SA的平面图。
参照该平面图可知，分别与4个存储单元行对应的4条写数位线WDL和分别与4个存储单元列对应的4条子位线SBL沿行方向和列方向配置。另外，沿行方向还配置了接地电压线GL。图中虽未示出，接地电压线GL与接地电压GND相连接。
在图4中用斜线示出的子位线SBL和写数位线WDL的各交点处配置了具有作MTJ存储单元的功能的隧道磁阻元件TMR。以由对应于同一存储单元行的4个(L个)隧道磁阻元件TMR共有的方式，对各存储单元行的每一行配置了条带SL。
在图4中，还示出了子阵列SA的平面图上的P-P’剖面图、Q-Q’剖面图和R-R’剖面图。
P-P’剖面图示出了配置存取晶体管ATR的区域。参照P-P’剖面图，存取晶体管ATR的源/漏区310经接触孔341与接地电压线GL电耦合。源/漏区320经接触孔340与条带SL电结合。在存取晶体管ATR的栅区，配置了在行方向延伸的字线WL。另外，在字线WL与条带SL之间的中间层中，配置了在行方向延伸的写数位线WDL。
借助于在行方向相邻的多个存储单元间共有条带SL，可以避开隧道磁阻元件TMR的配置部位的上下区域，配置存取晶体管ATR。即，在P-P’剖面图中用虚线示出的隧道磁阻元件TMR和子位线SBL可以不在该区域配置。
其次，图4中的Q-Q’剖面图示出了子位线SBL上的剖面图，在该区域配置了隧道磁阻元件TMR。参照Q-Q’剖面图，隧道磁阻元件TMR与在上层配置的子位线SBL和在下层配置的条带SL分别进行电结合。另外，在Q-Q’剖面图中还示出了在行方向延伸的写数位线WDL和接地电压线GL。但是，在隧道磁阻元件TMR的下层部分没有配置存取晶体管ATR。
另外，在图4中的R-R’剖面图中，示出了与写数位线WDL对应的剖面图。还有，在R-R’剖面图中，只图示了写数位线WDL的上层。
由于在写数位线WDL上流过用于在隧道磁阻元件TMR中写入数据的数据写入电流，所以写数位线WDL配置在隧道磁阻元件TMR的正下方的区域。因此，在写数位线WDL的上层，配置了与条带SL和子位线SBL电耦合的隧道磁阻元件。另外，如上所述，在同一子阵列内，共有的条带SL与在行方向相邻的多个隧道磁阻元件TMR相结合。
这样，借助于在行方向相邻的多个隧道磁阻元件共有条带SL的结构，就无需与各隧道磁阻元件TMR对应地配置用于在存取晶体管ATR与隧道磁阻元件TMR之间进行电结合的接触孔340。特别是，可以避开隧道磁阻元件TMR的配置部位的上下区域，配置存取晶体管ATR。
因此，与对各隧道磁阻元件TMR的每一个设置存取晶体管ATR的结构相比，隧道磁阻元件TMR的行方向配置间距和列方向配置间距缩小。其结果是可以求得存储器阵列10整体的面积减小。
图5示出的子阵列SA的布局与图4所示的布局相比较，条带SL的平面形状不同。至于其他部分的布局，由于与图4相同，所以不再详细说明。即，图5中的P-P’剖面图、Q-Q’剖面图和R-R’剖面图的每一个分别与图4所示的P-P’剖面图、Q-Q’剖面图和R-R’剖面相同。
在图5所示的布局中，在各条带SL为属于同一子阵列SA内的同一存储单元行的L个(4个)隧道磁阻元件TMR所共有这一点上，与图4所示的布局相同。
但是，在图5所示的布局中，具有如下的配置：与在条带SL与存取晶体管ATR之间需要设置接触孔340的区域相对应，加宽了条带SL的宽度，而在其他区域，将条带SL减窄至与隧道磁阻元件TMR的电接触所必须的宽度的限度内。另外，在列方向相邻的条带SL之间，相互点对称地配置了这种形状的条带。
借助于制成这样的结构，在条带SL彼此相邻的区域，可以缩小列方向的间距。其结果是，与图4所示的布局相比，可以使存储器阵列10整体的面积进一步减小。
下面对各子阵列SA的数据写入工作进行说明。
在图6中，有代表性地示出了用于在所着眼的1个存储单元列中进行数据写入的结构。
参照图6，分别与各主位线MBL的两端对应地配置了位线驱动器31a和31b。位线驱动器31a，在根据列选择结果选择对应的主位线MBL时，根据写入数据DIN的数据电平将主位线MBL的一端与电源电压Vcc和接地电压GND的一方连接。在选择对应的主位线MBL时，位线驱动器31b与位线驱动器31a互补地将对应的主位线MBL的另一端与电源电压Vcc和接地电压GND的另一方连接。
位线驱动器31a包括逻辑门32、构成CMOS倒相器的驱动晶体管33和34。逻辑门32输出作为主位线MBL的选择信号的列选择信号MCSL和写入数据DIN的NAND(“与非”)逻辑运算结果。驱动晶体管33由P沟道MOS晶体管构成，设置在主位线MBL的一端与电源电压Vcc之间。驱动晶体管34由N沟道MOS晶体管构成，设置在主位线MBL的一端与接地电压GND之间。驱动晶体管33和34各自的栅电压由逻辑门32的输出控制。
位线驱动器31b包括逻辑门37以及构成CMOS倒相器的驱动晶体管38和39。逻辑门37输出列选择信号MCSL和写入数据DI N的反转信号/DIN的NAND(“与非”)逻辑运算结果。驱动晶体管38由P沟道MOS晶体管构成，设置在主位线MBL的另一端与电源电压Vcc之间。驱动晶体管39由N沟道MOS晶体管构成，设置在主位线MBL的另一端与接地电压GND之间。驱动晶体管38和39各自的栅电压由逻辑门37的输出控制。
因此，在与非选择列的主位线MBL对应的位线驱动器31a和31b中，逻辑门32和37的输出被设定为H电平。因而非选择列的主位线MBL的两端与接地电压GND连接。
另一方面，选择列的主位线MBL的两端借助于位线驱动器31a和31b，根据写入数据DIN的数据电平与电源电压Vcc和接地电压GND的各一方连接。
于位线SBL的两端，经晶体管开关210和220与主位线MBL上的节点N1和N2结合。另外，在节点N1与N2之间配置了晶体管开关200。子位线SBL经晶体管开关240与接地电压GND电耦合。这些晶体管开关200、210、220和240包含在图2和图3示出的连接控制部15中。
晶体管开关200在主位线MBL上在各存储单元块的每一块中对主位线MBL串联插入。晶体管开关200在各子阵列SA中配置在节点N1与N2之间，并为在选择子阵列中切断主位线MBL上的电流路径而设置。
晶体管开关210设置在子位线SBL的一端与主位线MBL上的节点N1之间。晶体管开关220设置在子位线SBL的另一端与主位线MBL上的节点N2之间。行组选择信号BGSL输入至晶体管开关210和220的栅极。行组选择信号BGSL对图2所示的每一组行组设立，并在对应的行组包含选择子阵列的场合被激活至H电平。
另外，还设置了用于将子位线SBL耦合至接地电压GND的晶体管开关240。行组选择信号BGSL的反转信号/BGSL输入至晶体管开关200和240的栅极。晶体管开关240与晶体管开关210和220互补地导通和关断，在子位线SBL与主位线MBL非连接的场合，将子位线SBL与接地电压GND连接。
图7是说明图6所示结构的数据写入电流路径的电路图。
在对与图7所示的子位线SBL连接的选择存储单元写入H电平(“1”)数据的场合，位线驱动器31a使主位线MBL的一端与电源电压Vcc连接，位线驱动器31b使主位线MBL的另一端与接地电压GND连接。在选择子阵列中，对应的行组选择信号BGSL被设定为H电平。
据此，晶体管开关210和220接通，而另一方面，晶体管开关200和240关断。其结果是在主位线MBL上的节点N1与N2之间的电流路径被切断。此外，主位线MBL经节点N1和N2与子位线SBL结合。
另一方面，在同一主位线MBL上，与其他子阵列对应的晶体管开关200接通。因此，在与非选择子阵列对应的区域，数据写入电流+Iw通过主位线MBL。此外，由于在选择子阵列中晶体管开关200接通，所以主位线MBL上的电流路径被切断，数据写入电流+Iw经晶体管开关210和220在子位线SBL上流过。
另外，借助于根据行选择结果，在与选择存储单元对应的写数位线WDL上流过行方向的数据写入电流Ip，可以对选择存储单元写入H电平(“1”)的数据。
与此相对照，在对选择存储单元写入L电平(“0”)数据的场合，主位线MBL的一端和另一端，与写入H电平数据的场合相反，被设定为接地电压GND和电源电压Vcc。至于晶体管开关200～240的导通和关断，由于与写入H电平数据的场合相同，所以不反复进行详细说明。
据此，在写入L电平数据的场合，在选择存储器阵列中，能在子位线SBL上流过与数据写入电流+Iw反方向的的数据写入电流-Iw。另外，借助于根据行选择结果，在与选择存储单元对应的写数位线WDL上流过行方向的数据写入电流Ip，可以对选择存储单元写入L电平(“0”)数据。
如已说明过的那样，对构成数据写入对象的选择存储单元，需要在写数位线WDL和位线BL两方流过数据写入电流。因此，对属于与选择存储单元为同一存储单元行或存储单元列的非选择存储单元，也在位线BL和写数位线WDL的某一方上流过数据写入电流。对这些非选择存储单元，在理论上不会进行数据写入。但由于噪声等的影响，也存在执行微小的写入动作以致隧道磁阻元件的磁化方向发生变化的可能性。当这一现象被积累时，就有可能误写入存储数据，使存储数据消失。因此，进行了在数据写入时，抑制这种数据误写入的危险性的研究。
根据实施例1的结构，在非选择子阵列中，列方向的数据写入电流±Iw流过偏离隧道磁阻元件TMR配置的主位线MBL。因此，对非选择子阵列中的隧道磁阻元件能够防止数据误写入的发生。
另一方面，在选择存储阵列中，在靠近隧道磁阻元件TMR的子位线SBL上流过数据写入电流±Iw，因而能够产生足够的数据写入磁场。
下面对实施例1的数据读出工作进行说明。
参照图8，在实施例1的结构中，响应于行选择结果，共有同一条带SL的L个(4个)隧道磁阻元件TMR经存取晶体管ATR并联地与接地电压GND耦合。因此，在实施例1的结构中，在1次数据读出中可以并行地进行L个(4个)数据读出。
因此，对存储器阵列10配置了L个(4个)数据读出电路55。列选择部52根据列组选择信号GSL，从在整个存储器阵列10中配置的m条主位线MBL1～MBLm中选择L条(4条)，并将其分别与L个(4个)数据读出电路55连接。
列组选择信号GSL，是用于在将1条字线WL激活的场合选择与接地电压GND耦合的M个条带SL中的1个的信号，例如，在图2中，是用于选择M个列组中的1个的控制信号。
基准电流发生电路50产生基准电流Iref。数据读出电路55的每一个基于经列选择部52流过对应的主位线MBL的电流与基准电流Iref的比较，产生读出数据DOUT。
在图9中，有代表性地示出了1个数据读出电路的结构。
参照图9，位线驱动器31c将与选择存储单元对应的主位线MBL驱动至电源电压Vcc。另外，在选择子阵列中，连接控制部15使对应的主位线MBL和子位线SBL连接。据此，在位线驱动器31c～主位线MBL～子位线SBL～选择存储单元(隧道磁阻元件TMR)～条带SL～存取晶体管ATR～接地电压GND这一路径中，流过相应于隧道磁阻元件TMR的存储数据电平的存储单元电流Icell。这里，存储单元电流Icell在隧道磁阻元件TMR的存储数据电平为H电平(“1”)和L电平(“0”)的场合，分别为I1和I0。
位线驱动器31c可制成对应于各主位线MBL配置的结构，也可制成对各数据读出电路55的每一个配置的结构。在制成后者的结构的场合，也可根据列选择结果，将与选择存储单元对应的主位线MBL与位线驱动器31c相连接。
图8示出的数据读出电路55包含电流检测电路60、电流读出放大器70和闩锁型读出放大器85。
电流检测电路60具有电流镜结构，产生相应于流过选择存储单元和条带SL的存储单元电流Icell的检测电流Ic。
电流检测电路60包含：经列选择门SG与主位线MBL耦合的节点N1；在节点N1与接地电压GND之间设置的N沟道MOS晶体管61；在节点N2与接地电压GND之间设置的N沟道MOS晶体管62；在节点N2与N3之间设置的P沟道MOS晶体管63；在节点N3与Nc之间设置的P沟道MOS晶体管64；以及在电源电压Vcc与节点N3之间设置的N沟道MOS晶体管65。
与选择存储单元连接的主位线MBL响应于对应的列组选择信号GSL的激活，经列选择门SG与节点N1耦合。N沟道MOS晶体管61和62各自的栅极与节点N1连接。P沟道MOS晶体管63和64各自的栅极与节点N2耦合。规定电压VREF被输入至N沟道MOS晶体管65的栅极。
根据这种电流镜结构，可以在节点Nc产生相应于流过与选择存储单元耦合的主位线MBL的存储单元电流Icell的检测电流Ic。另外，借助于调整输入至N沟道MOS晶体管65的栅极的规定电压VREF，可以限制检测电流Ic的振幅，防止急剧的瞬态电流流过。
基准电流发生电路50对节点Nr提供被设定为存储单元电流Icell的2种电流量I1和I0的中间值的基准电流Iref。
基准电流发生电路50包含虚设隧道磁阻元件TMRd 0和TMRd1以及位线驱动器31d。虚设隧道磁阻元件TMRd0在节点d0与接地电压GND之间耦合。虚设隧道磁阻元件TMRd1在节点d1与接地电压GND之间耦合。虚设隧道磁阻元件TMRd0和TMRd1与存储器阵列10中配置成行列状的各个隧道磁阻元件TMR有相同的结构和特性。
虚设隧道磁阻元件TMRd0存储L电平(“0”)的数据，虚设隧道磁阻元件TMRd1存储H电平(“1”)的数据。由于各虚设隧道磁阻元件TMRd0和TMRd1中不需要更新存储数据，所以对虚设隧道磁阻元件的数据写入，例如可以在MRAM器件的电源启动时进行。
位线驱动器31d在数据输出时将节点Nd0和Nd1驱动至电源电压Vcc。据此，在虚设隧道磁阻元件TMRd0和TMRd1中分别流过电流I0和I1。
基准电流发生电路50还包括：在节点Nd2与接地电压GND之间设置的晶体管91；在节点Nd0与接地电压GND之间设置的晶体管92；在节点Nd1与接地电压GND之间设置的晶体管93；以及在节点Nd2与接地电压GND之间设置的晶体管94。晶体管91和92各自的栅极与节点Nd 0结合。晶体管93和94各自的栅极与节点Nd1结合。在基准电流发生电路50中，晶体管91～94的每一个都由N沟道MOS晶体管构成。
基准电流发生电路50还具有串联耦合在电源电压Vcc与节点Nd2之间的晶体管95和96以及在晶体管95与节点Nr之间设置的P沟道MOS晶体管97。在基准电流发生电路50中，晶体管96和97两者皆由P沟道MOS晶体管构成。
对N沟道MOS晶体管95的栅极，与电流检测电路60内的N沟道MOS晶体管65一样，输入规定电压VREF。另外，晶体管96的电流驱动力被设定为晶体管97的电流驱动力的2倍。
借助于分别与晶体管92和93一起构成电流镜的晶体管91和94，在节点Nd2流过电流I0+I1。另外，借助于将构成电流镜的晶体管96和97的电流驱动力如上述那样设计成2∶1，可以将在节点Nr流过的基准电流Iref设定为Iref＝(I0+I1)/2。即，借助于基准电流发生电路50中的晶体管91～97，可以输出分别流过虚设隧道磁阻元件TMRd0和TMRd1的电流I0和I1的平均电流。另外，也可以将晶体管96和97的电流驱动力之比设定为2∶1以外的k∶1(k：大于1的实数)。
电流读出放大器70包括：2个输入节点Nia和Nib；分别在输入节点Nia和Nib与在节点Nc和Nr之间设置的N沟道MOS晶体管71和72；在输入节点Nia与Nib之间设置的P沟道MOS晶体管73；以及在输入节点Nib与节点Nb之间设置的P沟道MOS晶体管74。
对N沟道MOS晶体管71和72各自的栅极以与字线WL相同的时序输入被激活的控制信号RD。P沟道MOS晶体管73的栅极与节点Nb结合。而P沟道MOS晶体管74的栅极与节点Na结合。
电流读出放大器70还包括在节点Na与Nb之间设置的N沟道MOS晶体管75以及分别在节点Na和节点Nb与接地电压GND之间设置的N沟道MOS晶体管76和77。对N沟道MOS晶体管76和77各自的栅极输入控制信号EQ1，对N沟道MOS晶体管75的栅极输入控制信号EQ2。
晶体管76和77响应于控制信号EQ1，使节点Na、Nb与接地电压GND接通或断开。晶体管75响应于控制信号EQ1，使节点Na和Nb均衡为相同的电压。
电流读出放大器70还包括分别在节点Na、Nb与节点Nd之间设置的P沟道MOS晶体管78和79以及在节点Nd与电源电压Vcc之间串联连接的P沟道MOS晶体管80和81。
P沟道MOS晶体管78的栅极与节点Nb结合，P沟道MOS晶体管79的栅极与节点Na结合。读出启动信号/SE被输入至P沟道MOS晶体管80的栅极。规定电压VREF2被输入至P沟道MOS晶体管81的栅极。借助于适当地设定规定电压VREF2，可以限制节点Na和Nb的电压振幅。
借助于作交叉耦合放大器进行工作的P沟道MOS晶体管73、74和78、79，在节点Na与Nb之间产生与流过输入节点Nia与Nib的电流值之差，亦即检测电流Ic与基准电流Iref的电流差值相应的电压差。
数据读出电路55还具有在节点Na、Nb与闩锁型读出放大器85之间设置的传输门86。传输门86响应于闩锁信号LS，在闩锁型读出放大器85与节点Na、Nb之间进行连接或切断。借助于在数据读出开始后的规定时刻将闩锁信号LS变为L电平，该规定时刻的节点Na和Nb的电压被闩锁型读出放大器85闩锁。闩锁型读出放大器85根据闩锁的电压产生读出数据DOUT。
下面对数据读出电路55的数据读出工作进行说明。
参照图10，在数据读出开始的时刻T1以前，控制信号RD被设定为L电平，控制信号EQ1和EQ2被设定为H电平，读出启动信号/SE被设定为H电平。此结果使得输入节点Nia和Nib分别与传送检测电流Ic的节点Nc和传送基准电流Iref的节点Nr断开。另外，节点Na和Nb通过晶体管76和77与接地电压GND连接。
在时刻T1数据读出动作开始时，与选择行对应的字线WL被激活，同时控制信号RD被激活至H电平。响应于此，选择存储单元被电耦合在主位线MBL与接地电压GND之间。另外，节点Nc和Nr分别与输入节点Nia和Nib电结合。
在时刻T2，位线驱动器31c将与选择存储单元对应的主位线MBL(子位线SBL)驱动至电源电压Vcc，同时控制信号EQ1从H电平变为L电平。响应于此，在选择存储单元中流过与存储数据电平相应的存储单元电流Icell。电流检测电路60经N沟道MOS晶体管71对输入节点Nia输出与存储单元电流Icell相应的检测电流Ic。另一方面，对输入节点Nib输入基准电流Iref。
另外，在晶体管75接通的状态下，借助于晶体管76和77，节点Na和Nb与接地电压GND断开。其结果是，节点Na和Nb借助于晶体管75而保持相同的电压，并且借助于检测电流Ic和基准电流Iref，电压缓慢上升。
进而，在时刻T3，借助于将控制信号EQ2设定为L电平，晶体管75关断。据此，在时刻T3以后，在节点Na和Nb产生与检测电流Ic与基准电流Iref的电流差相应的电压差。
在节点Na与Nb之间产生电压差的状态下，在时刻T4，借助于将读出启动信号/SE再激活至L电平，从电源电压Vcc对节点Nd供给恒定电流。据此，分别由P沟道MOS晶体管73、74和78、79构成的交叉耦合放大器工作，节点Na与Nb之间的电压差被放大。
这时的来自电源电压Vcc的恒定电流可以借助于P沟道MOS晶体管81的栅电压，即VREF2进行调节。另外，由于经电流检测电路60产生了检测电流Ic，所以对主位线MBL不产生电流的逆流。
这样，在节点Na与Nb的电压差被放大的状态，闩锁信号LS在时刻T5从H电平变为L电平。据此，时刻T5的节点Na和Nb间的电压被闩锁型读出放大器85闩锁。闩锁型读出放大器85将时刻T5的节点Na与Nb的电压差放大，将读出数据DOUT设定为H电平(电源电压Vcc)和L电平(接地电压GND)中的某一个。
在数据读出结束时，首先在时刻T6，与选择存储单元对应的字线WL和控制信号RD被非激活。进而在时刻T7，控制信号EQ2和读出启动信号/SE从L电平变为H电平。闩锁信号LS也从L电平变为H电平。再其后，控制信号EQ1变为H电平，借助于将晶体管76和77接通，与数据读出开始前相同的状态被再现。
这样，借助于基于流过选择存储单元的存储单元电流Icell与基准电流Iref的比较进行数据读出，可以求得数据读出的高速化。
另外，在基准电流发生电路50中，可以用与存储单元相同的隧道磁阻元件产生基准电流Iref。特别是由于能够以相同的制造条件将各MTJ存储单元的隧道磁阻元件TMR和虚设隧道磁阻元件TMRd0、TMRd1制造在同一MRAM器件上，所以可以预期隧道磁阻元件TMR和虚设隧道磁阻元件TMRd0、TMRd1的制造离散性同样地产生。因此，在起因于隧道磁阻元件TMR的制造离散性，存储单元电流即I1和I0的值根据存储数据电平而发生变动的场合，也能够正确地将基准电流Iref设定成它们的中间值。
实施例1的变例
参照图11，在实施例1的变例的结构中，与图3所示的实施例1的结构相比较，其不同点在于：在各条带SL与接地电压GND之间还配置了与存取晶体管ATR串联连接的选择门BSG。
对选择门BSG的栅极输入列组选择信号GSL。如已说明过的那样，借助于列组选择信号GSL，选择与1条字线WL对应的M个条带SL中的1个。
由于借助于制成这样的结构，即使在与选择行对应的字线WL被激活、对应的多个(M个)存取晶体管ATR接通的场合，也只有与选择存储单元对应的选择门BSG接通，所以能够使未与选择存储单元结合的条带SL保持浮动状态而不与接地电压GND耦合。
其结果是，在行方向上的多个存储单元共有条带SL的结构中，也能够防止对与非选择存储单元对应的条带SL流过无用的漏电流。因而可以求得数据读出动作的稳定和消耗电流的减小。
实施例2
在实施例2中，对以直接利用流过选择存储单元的存储单元电流Icell，更高速地进行数据读出为目的的结构进行说明。
参照图12，与各条带SL对应地设置了实施例2的数据读出电路100。即，在各子阵列中，对各存储单元行的每一行，在条带SL与数据读出电路100之间设置了存取晶体管ATR。存取晶体管ATR的栅极与对应的字线WL耦合。子阵列SA的隧道磁阻元件TMR、子位线SBL、条带SL和写数位线WDL的配置与图3所示的实施例1的结构相同，因此，不再重复其详细说明。
在实施例2的结构中，可以从1个条带SL产生1个读出数据DOUT。因此，与选择存储器阵列对应的L条(4条)主位线MBL之中的与选择存储单元对应的1条的电压线被设定为接地电压GND，而与其他的非选择存储单元对应的主位线MBL(子位线SBL)被设定为后面将加以说明的负电压Vnn。
据此，选择存储单元经接通的存取晶体管ATR和条带SL，在被设定为接地电压GND的主位线MBL(子位线SBL)与数据读出电路100之间电结合。
参照图13，实施例2的数据读出电路100包括闩锁型读出放大器85和条带驱动部115。条带驱动部115在数据读出时以负电压Vnn驱动对应的条带SL，并且借助于此，根据流过选择存储单元的存储单元电流Icell与基准电流Iref之间的电流差，产生读出数据DOUT。因此，为了接通与选择存储单元对应的存取晶体管ATR，负电压Vnn必须被设定成“Vnn＜GND-Vt”。这里，Vt表示存取晶体管ATR的阈值电压。
条带驱动部115具有在输入节点Nia与Nib之间设置的N沟道MOS晶体管101以及分别在输入节点Nia、Nib与接地电压GND之间设置的N沟道MOS晶体管102和103。对N沟道MOS晶体管101～103的各自的栅极输入控制信号EQ1。
N沟道MOS晶体管101～103响应于控制信号EQ1的激活，进行将输入节点Nia和Nib连接至接地电压GND的均衡工作。在均衡工作以外的时间，N沟道MOS晶体管101～103将输入节点Nia和Nib从接地电压GND断开。
条带驱动部115还具有在输入节点Nia与节点Na之间串联结合的N沟道MOS晶体管104和P沟道MOS晶体管106，在输入节点Nib与节点Nb之间串联连接的N沟道MOS晶体管105和P沟道MOS晶体管107。对N沟道MOS晶体管104和105各自的栅极输入控制信号EQ 1的反转信号/EQ1。P沟道MOS晶体管106的栅极与节点Nb结合，P沟道MOS晶体管107的栅极与节点Na结合。据此，在控制信号EQ1的激活期间，即对输入节点Nia和Nib进行均衡工作的期间，输入节点Nia、Nib与节点Na、Nb之间在电学上断开。
条带驱动部115还具有在节点Na与Nb之间设置的N沟道MOS晶体管108以及分别在节点Na、Nb与负电压Vnn之间设置的N沟道MOS晶体管109和110。对N沟道MOS晶体管108～110各自的栅极输入控制信号EQ2。
N沟道MOS晶体管108～110，响应于控制信号EQ2的激活，进行将节点Na和Nb与负电压Vnn连接的均衡工作。在均衡工作以外的时间，N沟道MOS晶体管108～110将节点Na和Nb从负电压Vnn断开。
条带驱动部115还具有在节点Nd与节点Na之间设置的N沟道MOS晶体管111，在节点Nd与节点Nb之间设置的N沟道MOS晶体管112以及在节点Nd与负电压Vnn之间串联连接的N沟道MOS晶体管113和114。
N沟道MOS晶体管111的栅极与节点Nb结合。N沟道MOS晶体管112的栅极与节点Na结合。对晶体管113的栅极输入读出启动信号SE，对N沟道MOS晶体管114的栅极输入规定电压VREF2。
借助于作为交叉耦合放大器工作的P沟道MOS晶体管106、107和N沟道MOS晶体管111、112，在节点Na与Nb之间产生相应于流过输入节点Nia与Nib的电流值之差，即检测电流Ic与基准电流Iref之差的电压差。
在闩锁型读出放大器85与节点Na、Nb之间设置了传输门86。传输门86响应于闩锁信号LS，在节点Na、Nb与闩锁型读出放大器85之间进行连接或切断。
在实施例2的结构中，配置了基准电流发生电路150以取代实施例1的基准电流发生电路50。基准电流发生电路150有与图9所示的基准电流发生电路50相类似的结构，它具有虚设隧道磁阻元件TMRd0、TMRd1，晶体管91、92、93、94、96、97以及N沟道MOS晶体管99。
基准电流发生电路150中的晶体管91～94的每一个都由N沟道MOS晶体管构成，晶体管96和97两者皆由P沟道MOS晶体管构成。
晶体管96和97分别设置在接地电压GND与节点Nd2、Nr之间。另外，晶体管91、92、93、94与节点Nd 3连接。节点Nd3经N沟道MOS晶体管99与负电压Vnn电耦合。
这样，基准电流发生电路150包含具有如下作用的结构：对应于条带SL在数据读出时被数据读出电路100驱动至负电压Vnn，产生与基准电流发生电路50相同的基准电流Iref。
另外，借助于仅在数据读出时将输入到N沟道MOS晶体管99的栅极的控制信号REF激活至H电平，在数据读出以外的时间可以使基准电流Iref停止产生，避免无用的电流消耗。
与各主位线MBL对应地配置了位线驱动器35a。位线驱动器35a根据列选择结果，将选择列的主位线MBL驱动至接地电压GND，而将非选择列的主位线MBL驱动至负电压Vnn。各字线WL在数据读出时被设定为接地电压GND。其结果是，使得流过选择存储单元的隧道磁阻元件TMR的存储单元电流Icell直接输入至输入节点Nia。
另一方面，经由借助于在数据读出时被设定为接地电压GND的虚设字线DWL而接通的虚设存取晶体管ATRd，对另一个输入节点Nib输入来自基准电流发生电路150的基准电流Iref。
下面对实施例2的数据读出工作进行说明。
参照图14，在数据读出开始的时刻T1以前，控制信号EQ1、EQ2和闩锁信号LS被设定为H电平，读出启动信号SE被设定为L电平。因此。输入节点Nia、Nib与接地电压GND连接。另外，节点Na、Nb与负电压Vnn连接。
在时刻T1数据读出工作开始时，控制信号REF从L电平被激活至H电平。据此，基准电流发生电路150开始对输入节点Nib供给基准电流Iref。
进而，当在时刻T2将控制信号EQ1从H电平变为L电平时，解除输入节点Nia和Nib的均衡工作，输入节点Nia、Nib与接地电压GND分离。另外，响应于控制信号EQ1，N沟道MOS晶体管104和105接通。据此，输入节点Nia和Nib，在从接地电压GND向负电压Vnn的方向，经N沟道MOS晶体管109和110放电。据此，输入节点Nia和Nib的电压从接地电压GND缓缓下降。另一方面，节点Na和Nb的电压从预充电状态的负电压Vnn上升。但是，由于在该时刻N沟道MOS晶体管108接通，所以节点Na和Nb被设定为相同的电压。
图中虽未示出，但由于与非选择列对应的主位线MBL被位线驱动器35a驱动至负电压Vnn，因而在与选择存储单元连接在同一条带上的非选择存储单元中不流过存储单元电流。
进而，在时刻T3，控制信号EQ2从H电平变为L电平。据此，节点Na与Nb之间被切断，因而在节点Na与Nb之间开始产生与存储单元电流Icell与基准电流Iref的电流差相应的电压差。
进而，在时刻T4，借助于将读出启动信号SE从L电平激活至H电平，从节点Nd对负电压Vnn引出与规定电压VREF2相应的恒定电流。据此，分别由N沟道MOS晶体管111和112构成的交叉耦合放大器工作，因而节点Na与Nb之间的电压差，以两节点电压分别趋向接地电压GND和负电压Vnn的方式被放大。
进而，在节点Na与Nb之间的电压差被放大时刻的时刻T5，借助于将闩锁信号LS从H电平变为L电平，可以用闩锁型读出放大器85对该时刻的节点Na与Nb之间的电压差闩锁。闩锁型读出放大器85将时刻T5的节点Na与Nb之间的电压差放大，将读出数据DOUT设定为H电平(电源电压Vcc)和L电平(接地电压GND)中的某一个。
在闩锁型读出放大器85将规定时刻的节点Na和Nb的电压闩锁后，不再需要供给基准电流Iref。因此，在时刻T6，控制信号REF被非激活而至L电平，基准电流Iref的供给被停止。进而在时刻T7和T8，借助于读出启动信号SE被非激活，以及控制信号EQ1和EQ2复位至H电平，与数据读出开始前相同的状态被再现。
由于借助于进行这样的数据读出，可以直接利用流过选择存储单元的存储单元电流Icell进行数据读出，所以可以使数据读出进一步高速化。另外，借助于在数据读出开始后将节点Na和Nb预充电至负电压Vnn，能够不配置专用驱动电路，利用用于使节点Na和Nb均衡的晶体管将条带SL驱动至负电压Vnn。据此，数据读出电路的电路结构可以简化。
实施例2的变例
参照图15，以属于同一行组的M个子阵列所共有的方式，对各存储单元行的每一行配置了实施例2的变例的数据读出电路120。因此，数据读出电路120经存取晶体管ATR和选择门BSG与各条带SL电结合。
对选择门BSG的栅极输入列组选择信号GSL。借助于列组选择信号GSL，选择与1条字线WL对应的M个条带SL中的1个。借助于制成这样的结构，在字线WL被激活的选择行中，只有与选择存储单元对应的条带与数据读出电路120连接。据此，属于同一行组的M个子阵列间可以共有1个数据读出电路120。因此，可以减少数据读出电路120的配置个数。
参照图16，数据读出电路120包含闩锁型读出放大器85和条带驱动部130。
条带驱动部130具有在输入节点Nia与节点Na之间设置的N沟道MOS晶体管121以及在输入节点Nib与节点Nb之间设置的N沟道MOS晶体管122。N沟道MOS晶体管121的栅极与节点Nb结合。N沟道MOS晶体管122的栅极与节点Na结合。
条带驱动部130还具有在节点Na与Nb之间设置的N沟道MOS晶体管123以及分别在预充电节点Np与节点Na、Nb之间设置的N沟道MOS晶体管124和125。对N沟道MOS晶体管123～125的各自的栅极输入控制信号EQ1。
预充电节点Np借助于其栅极接受规定电压VREF的N沟道MOS晶体管131a与电源电压Vcc电耦合。因此，预充电节点Np被设定为规定的预充电电压Vpr。
因此，N沟道MOS晶体管123～125响应于控制信号EQ1的激活(H电平)，进行将节点Na和Nb设定为预充电电压Vpr的均衡工作。
条带驱动部130还具有在节点Na与Nd之间设置的P沟道MOS晶体管126，在节点Nb与Nd之间设置的P沟道MOS晶体管127，以及在节点Nd与电源电压Vcc之间串联连接的P沟道MOS晶体管128和129。
P沟道MOS晶体管126的栅极与节点Nb结合。P沟道MOS晶体管127的栅极与节点Na结合。对P沟道MOS晶体管128的栅极输入读出启动信号/SE。P沟道MOS晶体管129的栅极与规定电压VREF2耦合。
借助于作为交叉耦合放大器工作的P沟道MOS晶体管121、122和126、127，在节点Na与Nb之间产生相应于流过输入节点Nia与Nib的电流值之差，即存储单元电流Icell与基准电流Iref之差的电压差。
与数据读出电路55和100一样，在闩锁型读出放大器85与节点Na、Nb之间设置了传输门86。
基准电流发生电路151具有与图13所示的基准电流发生电路150相同的结构，条带驱动部130与以电源电压Vcc驱动条带SL相对应，接受电源电压Vcc的供给以取代接受负电压Vnn的供给而工作。它的其他结构与图13的相同，不再进行详细说明。据此，可以从输入节点Nib引出与基准电流发生电路50和150相同的基准电流Iref。
在实施例2的变例的结构中，与各主位线MBL对应地配置了位线驱动器35b。在位线驱动器35b与电源电压Vcc之间设置了N沟道MOS晶体管131b。对N沟道MOS晶体管131b的栅极施加与N沟道MOS晶体管131a相同的规定电压VREF。据此，位线驱动器35b接受节点Na、Nb的预充电电压Vpr和接地电压GND的供给而工作，即，位线驱动器35b将选择列的主位线MBL设定为接地电压GND，同时将非选择列的主位线MBL设定为预充电电压Vpr。
条带SL经存取晶体管ATR和选择门BSG与条带驱动部130的输入节点Nia电结合。而另一个输入节点Nib经具有与虚设字线DWL相耦合的栅极的虚设存取晶体管ATRd与节点Nr电结合。
下面对实施例2的变例的数据读出工作进行说明。
参照图17，在数据读出开始的时刻T1以前，字线WL、控制信号REF、虚设字线DWL和列组选择信号GSL被非激活至L电平。因此，条带SL与输入节点Nia之间电分离，输入节点Nib与节点Nr之间电分离。另外，基准电流发生电路151的基准电流Iref停止产生。
还有，在时刻T1以前，控制信号EQ1、读出启动信号/SE和闩锁信号LS被设定为H电平。因此，节点Na和Nb各自被晶体管123～125设定为预充电电压Vpr。
在数据读出开始的时刻T1，与选择行对应的字线WL被激活至H电平。在同样的时刻，虚设字线DWL和与被选择的列组对应的列组选择信号GSL也被激活至H电平。据此，输入节点Nia和Nib分别与条带SL和节点Nr电耦合。还有，基准电流发生电路151开始产生基准电流Iref。
因此，与选择存储单元的存储数据电平相应的存储单元电流Icell开始朝向条带SL的方向流到输入节点Nia。同样地，基准电流Iref开始朝向节点Nr的方向流到输入节点Nib。
因此，输入节点Nia和Nib各自的电压，分别根据存储单元电流Icell和基准电流Iref而开始下降。虽然与此相应，节点Na和Nb的电压也从预充电电压Vpr缓慢下降，但由于控制信号EQ1仍然保持在H电平，所以节点Na和Nb的电压在保持相等的状态下变化。
另外，图中虽未示出，但由于与非选择列对应的主位线MBL被位线驱动器35b驱动至预充电电压Vpr，所以在与选择存储单元连接在同一条带上的非选择存储单元中不流过存储单元电流。
在时刻T2，控制信号EQ1从H电平变为L电平，对节点Na和Nb的均衡工作被解除。即节点Na、Nb与预充电电压Vpr电分离。响应于此，在节点Na与Nb之间开始产生与存储单元电流Icell与基准电流Iref之差相应的电压差。该电压差进而被分别构成交叉耦合放大器的N沟道MOS晶体管121和122放大。
进而，在时刻T3，读出启动信号/SE从H电平被激活至L电平。据此，由电源电压Vcc对节点Nd供给恒定电流，因而节点Na与Nb间的电压差又被构成交叉耦合放大器的P沟道MOS晶体管126和127放大。
进而，在时刻T4，借助于使闩锁信号LS从H电平变为L电平，时刻T4的节点Na和Nb的电压被闩锁型读出放大器85闩锁。闩锁型读出放大器85根据时刻T4的节点Na与Nb的电压差，将读出数据DOUT设定为H电平(电源电压Vcc)和L电平(接地电压GND)中的某一电平。这样一来，就进行了从选择存储单元中的数据读出。
进而，在时刻T5和T6，字线WL、控制信号REF、虚设字线DWL和列组选择信号BSL被非激活至L电平，并且控制信号EQ1、读出启动信号/SE和闩锁信号LS再次被设定为H电平。据此，输入节点Nia、Nib与外部分离，而且节点Na和Nb再次被设定为预充电电压Vpr。据此，时刻T1以前的数据读出开始前的状态被再现。
另外，借助于在数据读出结束后使控制信号REF非激活，可以与图13所示的基准电流发生电路150一样减少基准电流发生电路151中的消耗电流。
这样，根据实施例2的变例的结构，可以制成将条带SL驱动至正电压的结构，进行与实施例2相同的数据读出。
此外，由于与同一存储单元行对应的多个条带间能够共有数据读出电路120，所以可以求得阵列面积的小型化。
还有，在实施例2的变例的结构中，也可以制成应用图13所示的数据读出电路100代替数据读出电路120的结构。这时，必须恰当地设定施加于图15所示的选择门BSG的列组选择信号BSL的电压电平。例如，可以一方面将与被选择的条带对应的列组选择信号GSL设定为接地电压GND，另一方面将与非选择的条带对应的列组选择信号BSL设定为负电压Vnn。

Claims (15)

1.一种薄膜磁性体存储器，其特征在于，
设有配置成行列状的多个存储单元，
在各存储单元行中共同地把上述存储单元分成多个组，
各上述存储单元包含其电阻值随磁写入的存储数据而变化的隧道磁阻元件；
上述薄膜磁性体存储器还设有：
在每个存储单元列上配置的第1信号线，
在各上述存储单元行中，在上述每个组中配置的第2信号线，
配置在每个上述存储单元中，在数据读出时在选择存储单元所属的存储单元行中选择性激活的字线，
配置在每个所述第2信号线上，响应于数据读出时对应的上述存储单元行的上述字线激活导通的存取开关；
在各上述存储单元中，上述隧道磁阻元件在对应的上述存储单元列的上述第1信号线和对应的上述存储单元行及上述组的上述第2信号线之间进行电连接；
上述薄膜磁性体存储器还设有：
数据线驱动电路，在上述数据读出时，将数据读出电流提供给与上述选择存储单元的上述隧道磁阻元件连接的上述第1信号线，
数据读出电路，在上述数据读出时，检测上述数据读出电流，读出上述选择存储单元的存储数据，上述数据读出电流是流过这样的通路，该通路包括上述选择存储单元的上述隧道磁阻元件、由对应于上述字线激活导通的上述存取开关、及对应于上述选择存储单元的上述第1及第2信号线。
2.如权利要求1所述的薄膜磁性体存储器，其特征在于，
上述存取开关电连接在对应的上述第2信号线和供给第1电压的电源之间；
上述数据线驱动电路将与上述选择存储单元的上述隧道磁阻元件连接的上述第1信号线与供给不同于上述第1电压的第2电压的电源连接，供给上述数据读出电流。
3.如权利要求2所述的薄膜磁性体存储器，其特征在于，
还包括在每条上述第2信号线上设置的选择门；
上述选择门在对应的上述第2信号线和供给上述第1电压的的节点之间，与对应的上述存取开关串联连接，除了对应的上述第2信号线与上述选择存储单元连接的情况外进行断开。
4.如权利要求1所述的薄膜磁性体存储器，其特征在于，
各上述存取开关配置在除设置上述隧道磁阻元件的区域的上下区域外的区域上。
5.如权利要求1所述的薄膜磁性体存储器，其特征在于，
各上述组，各自有L个上述存储单元，其中L为2以上的整数；
上述数据读出电路被设置L个；
上述薄膜磁性体存储器还具有在上述数据读出时从上述多组中选择1组的选择电路；
上述L个数据读出电路在上述数据读出时，与由上述选择电路选择的组对应的L条上述第1信号线连接，从属于上述选择了的组中的L个存储单元中分别读出上述存储数据。
6.如权利要求1所述的薄膜磁性体存储器，其特征在于，
在每条上述第2信号线上配置上述数据读出电路；
上述存取开关被电连接在对应的上述第2信息线和对应的上述数据读出电路之间。
7.如权利要求6所述的薄膜磁性体存储器，其特征在于，
在每个上述存储单元行上配置上述数据读出电路，利用与同一上述存储单元行对应的上述第2信号线共用；
上述薄膜磁性体存储器还具有在各上述存储单元行中，设置在每条上述第2信号线上的选择门；
上述选择门被连接在对应上述第2信号线和上述数据读出电路之间，除了对应的上述第2信号线与上述选择存储单元连接情况外关断。
8.如权利要求6所述的薄膜磁性体存储器，其特征在于，
各上述存取开关配置在除在设置上述隧道磁阻元件的区域的上下区域外的区域上。
9.一种薄膜磁性体存储器，其特征在于，包括：
用于存储被设定为第1和第2电平的某一电平的存储数据的存储单元；
上述存储单元包含根据磁写入的上述存储数据的的电平，具有第1和第2电阻值的某一电阻值的隧道磁阻元件；
上述薄膜磁性体存储器还具有：
位线驱动电路，在数据读出时，用第1电压驱动与上述存储单元中的上述隧道磁阻元件连接的位线；
存取开关，被配置成在上述数据读出时导通，使上述存储单元中的上述隧道磁阻元件与供给不同于上述第1电压的第2电压的电源作电连接；
基准电流发生电路，用于作为产生在上述数据读出时在上述存储数据为上述第1电平时，流过上述存储单元的第1电流，及在上述存储数据为上述第2电平时流过上述存储单元的第2电流的中间值的基准电流；
数据读出电路，在上述数据读出时，从上述基准电流发生电路接受上述基准电流，根据使流过上述存储单元的存储单元电流和上述基准电流比较，读出上述存储数据。
10.如权利要求9所述的薄膜磁性体存储器，其特征在于，
上述基准电流发生电路包含：
在分别供给上述第1与第2电压的电源之间并联电耦合的第1和第2虚设磁阻元件；以及
以分别流过上述第1和第2虚设磁阻元件的电流的平均值作为上述基准电流而输出的电流转换电路，
上述第1和第2虚设磁阻元件各自都具有与各上述隧道磁阻元件相同的磁阻特性，
上述第1和第2虚设磁阻元件分别存储上述第1和第2电平的上述存储数据。
11.如权利要求9所述的薄膜磁性体存储器，其特征在于，
具有与上述位线相连接的内部节点，用于产生相应于上述存储单元电流的检测电流的电流检测电路，
上述数据读出电路在上述数据读出时与上述电流检测电路连接，根据来自上述电流检测电路的上述检测电流与来自上述基准电流发生电路的上述基准电流的比较，检知上述存储数据是上述第1电平及上述第2电平的哪一个。
12.如权利要求11所述的薄膜磁性体存储器，其特征在于，
上述数据读出电路包含：
第1输入节点；
与上述第1输入节点分别设置的第2输入节点；
在上述电流检测电路与上述第1输入节点之间设置的，在相当于上述存取部导通的时刻的第1时刻导通的第1开关部；
在上述基准电流发生电路与上述第2输入节点之间设置的，在上述第1时刻导通的第2开关部；
用于在从上述数据读出开始前至比上述第1时刻靠后的第2时刻之间，使第1、第2节点与供给上述第2电压的电源作电耦合，并且在上述第2时刻以后，使上述第1、第2节点与供给上述第2电压的电源作电分离的均衡工作部；
用于在上述第1与第2节点之间产生相应于流过上述第1与第2输入节点的电流之间电流差值的电压差的电流读出部；以及
在比上述第2时刻靠后的第3时刻，根据上述第1与第2节点的电压差读出上述存储数据的读出放大器。
13.如权利要求9所述的薄膜磁性体存储器，其特征在于，
上述数据读出电路包括：
第1输入节点，
驱动部，在上述数据读出时，使上述第1输入节点与供给上述第2电压的电源作电连接；
上述存取开关连接在上述存储单元中的上述隧道磁阻元件和上述数据读出电路中的上述第1输入节点之间。
14.如权利要求13所述的薄膜磁性体存储器，其特征在于，
上述数据读出电路还包含：
第2输入节点，与上述第1输入节点分别设置，在上述数据读出时与上述基准电流发生电路连接，接受上述基准电流，
第1节点及第2节点，
用于在上述第1节点与接受来自上述基准电流电路的上述基准电流的第2节点之间产生相应于流过上述第1和第2输入节点的电流间电流差值的电压差的电流读出部；
上述电流读出部具有：
在上述第1输入节点与上述第1节点之间设置的、用于形成与上述第2节点的电压相应的电流路径的第1晶体管，以及
在上述第2输入节点与上述第2节点之间设置的，用于形成与上述第1节点的电压相应的电流路径的第2晶体管；
上述驱动部具有用于在从上述数据读出开始前至比相当于上述存取开关导通的时刻的第1时刻靠后的第2时刻之间，使第1、第2节点与供给上述第2电压的电源作电连接，并且在上述第2时刻以后，使上述第1、第2节点与供给上述第2电压的电源作电分离的补偿开关，
上述数据读电路还含有在比上述第2时刻靠后的第3时刻，根据上述第1和第2节点的电压差读出上述存储数据的读出放大器。
15.如权利要求13所述的薄膜磁性体存储器，其特征在于，
上述第1电压是接地电压；
上述第2电压是负电压；
上述数据读出电路还包含：
第2输入节点，与上述第1输入节点分别设置，在上述数据读出时与上述基准电流发生电路连接，接受上述基准电流，
第1节点及第2节点，
用于在从上述数据读出开始前至数据读出开始后的第1时刻之间，使上述第1及第2输入节点与供给上述第1电压的电源作电连接，同时，在上述第1时刻以后，使上述第1、第2输入节点与供给上述第1电压电的电源作电分离的第1均衡工作部，以及
用于在上述第1时刻以后，在上述第1与第2节点之间产生相应于流过上述第1和第2输入节点的电流的电流差值的电压差的电流读出部；
上述电流读出部具有：
在上述第1输入节点与上述第1节点之间设置的，用于在上述第1时刻以后，形成与上述第2节点的电压相应的电流路径的第1晶体管，以及
在上述第2输入节点与上述第2节点之间设置的，用于在上述第1时刻以后，形成与上述第1节点的电压相应的电流路径的第2晶体管；
上述驱动部具有用于在从上述数据读出开始前至比上述第1时刻靠后的第2时刻之间，使上述第1、第2节点与供给上述第2电压的电源作电耦合，并且在上述第2时刻以后，使上述第1、第2节点与供给上述第2电压的电源作电分离的第2均衡工作部，
上述数据读电路还含有在比上述第2时刻靠后的第3时刻，根据上述第1与第2节点的电压差读出上述存储数据的读出放大器。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003098636A2 (en) * 2002-05-16 2003-11-27 Micron Technology, Inc. STACKED 1T-nMEMORY CELL STRUCTURE
US7042749B2 (en) 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP2004153181A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
JP2004213771A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004363527A (ja) * 2003-04-11 2004-12-24 Toshiba Corp 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法
JP3795875B2 (ja) * 2003-05-22 2006-07-12 東芝マイクロエレクトロニクス株式会社 磁気ランダムアクセスメモリ及びそのデータ読み出し方法
EP1673782B1 (en) * 2003-09-23 2009-12-30 Applied Spintronics Technology, Inc. Mram array with segmented word and bit lines
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
FR2871921A1 (fr) * 2004-06-16 2005-12-23 St Microelectronics Sa Architecture de memoire a lignes d'ecriture segmentees
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7136298B2 (en) * 2004-06-30 2006-11-14 Stmicroelectronics, Inc. Magnetic random access memory array with global write lines
US7079415B2 (en) * 2004-06-30 2006-07-18 Stmicroelectronics, Inc. Magnetic random access memory element
US7106621B2 (en) * 2004-06-30 2006-09-12 Stmicroelectronics, Inc. Random access memory array with parity bit structure
US7301800B2 (en) * 2004-06-30 2007-11-27 Stmicroelectronics, Inc. Multi-bit magnetic random access memory element
US7212432B2 (en) * 2004-09-30 2007-05-01 Infineon Technologies Ag Resistive memory cell random access memory device and method of fabrication
JP4591821B2 (ja) * 2005-02-09 2010-12-01 エルピーダメモリ株式会社 半導体装置
KR100663358B1 (ko) * 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
JP4772363B2 (ja) * 2005-04-12 2011-09-14 株式会社東芝 不揮発性半導体記憶装置
US7366046B2 (en) * 2005-08-16 2008-04-29 Novelics, Llc DRAM density enhancements
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
KR100735750B1 (ko) * 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US7345912B2 (en) * 2006-06-01 2008-03-18 Grandis, Inc. Method and system for providing a magnetic memory structure utilizing spin transfer
US7379327B2 (en) * 2006-06-26 2008-05-27 Grandis, Inc. Current driven switching of magnetic storage cells utilizing spin transfer and magnetic memories using such cells having enhanced read and write margins
US7397689B2 (en) 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
KR100809725B1 (ko) 2007-03-27 2008-03-07 삼성전자주식회사 스트랩핑 콘택 피치가 개선된 반도체 메모리소자
JP5076182B2 (ja) * 2007-12-06 2012-11-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP5150936B2 (ja) * 2007-12-28 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置
KR101109555B1 (ko) * 2010-06-16 2012-01-31 이화여자대학교 산학협력단 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102124209B1 (ko) 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
US9159410B1 (en) 2014-06-04 2015-10-13 International Business Machines Corporation Accessing a resistive memory storage device
US10199093B1 (en) 2015-12-30 2019-02-05 Crossbar, Inc. State change detection for two-terminal memory utilizing current mirroring circuitry
US9659642B1 (en) * 2015-12-30 2017-05-23 Crossbar, Inc. State change detection for two-terminal memory during application of a state-changing stimulus
US9886991B1 (en) * 2016-09-30 2018-02-06 Micron Technology, Inc. Techniques for sensing logic values stored in memory cells using sense amplifiers that are selectively isolated from digit lines
US11069743B1 (en) * 2020-06-09 2021-07-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a multi-level cell configuration

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02247898A (ja) * 1989-03-22 1990-10-03 Hisao Funahara 記憶読み取り装置
JP3805390B2 (ja) * 1994-09-05 2006-08-02 オリンパス株式会社 実像式変倍ファインダー光学系
US5640343A (en) 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5699293A (en) * 1996-10-09 1997-12-16 Motorola Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device
JPH1173791A (ja) * 1997-08-28 1999-03-16 Sharp Corp 不揮発性半導体記憶装置
US6191972B1 (en) 1999-04-30 2001-02-20 Nec Corporation Magnetic random access memory circuit
JP3427974B2 (ja) * 1999-04-30 2003-07-22 日本電気株式会社 磁気ランダムアクセスメモリ回路
JP3868699B2 (ja) * 2000-03-17 2007-01-17 株式会社東芝 磁気メモリ装置
US6236611B1 (en) * 1999-12-20 2001-05-22 Motorola, Inc. Peak program current reduction apparatus and method
JP2001217398A (ja) * 2000-02-03 2001-08-10 Rohm Co Ltd 強磁性トンネル接合素子を用いた記憶装置
JP4477199B2 (ja) * 2000-06-16 2010-06-09 株式会社ルネサステクノロジ 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリへのアクセス方法および磁気ランダムアクセスメモリの製造方法
DE10041378C1 (de) * 2000-08-23 2002-05-16 Infineon Technologies Ag MRAM-Anordnung
JP3737403B2 (ja) * 2000-09-19 2006-01-18 Ｎｅｃエレクトロニクス株式会社 メモリセルアレイ、不揮発性記憶ユニットおよび不揮発性半導体記憶装置

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