JP3868699B2 - 磁気メモリ装置 - Google Patents
磁気メモリ装置 Download PDFInfo
- Publication number
- JP3868699B2 JP3868699B2 JP2000075168A JP2000075168A JP3868699B2 JP 3868699 B2 JP3868699 B2 JP 3868699B2 JP 2000075168 A JP2000075168 A JP 2000075168A JP 2000075168 A JP2000075168 A JP 2000075168A JP 3868699 B2 JP3868699 B2 JP 3868699B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- magnetic
- ferromagnetic
- magnetization
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3263—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being symmetric, e.g. for dual spin valve, e.g. NiO/Co/Cu/Co/Cu/Co/NiO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nanotechnology (AREA)
- Power Engineering (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Thin Magnetic Films (AREA)
- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、磁性膜を用いた情報記憶装置に関わり、特に強磁性トンネル接合を利用した磁気メモリ装置に関する。
【０００２】
【従来の技術】
一方、近年、非磁性層を挟んで積層配置された２つの磁性層を持つ積層膜において、磁気抵抗効果（ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）の一種、いわゆる巨大磁気抵抗（ＧｉａｎｔＭＲ）効果が得られることが発見された。これは、磁性層と非磁性層とを数ｎｍの周期で交互に積層し、非磁性層を介して相対する磁性層の磁気モーメントを反平行状態で磁気的に結合させた積層膜、いわゆる人工格子膜によって実現できることが報告されている。例えば、Fe/Crの人工格子膜（Phys.Rev.Lett．61，2472（1988）参照） や，Co/Cuの人工格子膜（J.Magn.Magn.Mater.．94，L1（1991），Phys.Rev.Lett.66，2152（1991）参照）等である。
【０００３】
また、非磁性金属層を介して強磁性層を積層した強磁性層／非磁性層／強磁性層からなる金属サンドイッチ膜において、強磁性層間の交換結合がなくなる程度に非磁性金属層の膜厚を厚くし、かつ、一方の強磁性層に接してFeMnなどの反強磁性膜を配置して交換結合させることにより、その強磁性層の磁気モーメントを固定し、他方の強磁性層の磁化（スピン）のみを外部磁場で容易にスイッチできるようにした、いわゆるスピンバルブ膜が知られている（米国特許第5,206,590参照）。この場合、２つの強磁性層間の交換結合が弱いため小さな磁場でスピンを反転できるので人工格子膜に比べて感度の高い磁気抵抗効果素子を提供でき、高密度磁気記録用再生ヘッドとして、現在実用化されている。
【０００４】
以上は積層膜の膜面に平行に、面内電流を流した場合の磁気抵抗効果であるが、膜面に垂直方向に電流を流す、いわゆる垂直磁気抵抗効果を利用すると，さらに大きな磁気抵抗効果が得られることが知られている（Phys.Rev.Lett．66，3060（1991）参照）。
【０００５】
さらに、磁性層／絶縁層／磁性層からなる３層膜において、外部磁場によって２つの強磁性層のスピンを互いに平行あるいは反平行にすることにより膜面垂直方向のトンネル電流の大きさが互いに違うことを利用した強磁性トンネル接合による巨大磁気抵抗（TMR）効果も知られている（J．Magn．Magn．Mater. 139, L231 (1995)）。
【０００６】
また、絶縁層を二つ備えた磁性層／絶縁層／磁性層／絶縁層／磁性層の三つの磁性層と二つの絶縁層からなる強磁性２重トンネル接合素子も公開されている（特開平8-69581号）。さらに、特開平10-308313号には、両側の絶縁層によって挟まれた中央の強磁性体を微粒子状にした強磁性２重トンネル接合素子が開示されている。これらの強磁性２重トンネル接合素子は、バイアス電圧によるTMR効果の低下が小さいという特長がある。
【０００７】
一方、巨大磁気抵抗効果素子を磁気ヘッド等の磁界センサに使用する代わりに、不揮発性磁気メモリ装置(MRAM: Magnetoresistive random access memory)に利用することも最近研究されている（J.Appl.Phys.85、5822 (1999),J．Appl．Phys.85,5828 (1999).）。この場合、保磁力の異なる二つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子や強磁性トンネル効果素子が検討されている。MRAMへ利用する場合にはこれらの素子を行方向及び列方向に広がるようにマトリックス状に配置し、別に設けた配線に電流を流して磁界を印加して各素子を構成する二つの磁性層の磁化を互いに平行、反平行に制御することにより“１”，“０”を記憶させる。読み出しはＧＭＲやＴＭＲ効果を利用して行う。
【０００８】
ＧＭＲ効果を利用した擬スピンバルブ素子は素子に電流を流すことができるため、複数の素子をシリーズにつないで大容量化し易いことから、ＭＲＡＭに適している。しかし、記録する際に、保磁力の大きい磁性層のスピンを反転する必要があること、また読み出す際にも保磁力の小さい磁性層のスピンを反転する必要があることなどから、情報の書き込み・読み出しのいずれにおいても比較的大きな電流を流す必要があり、低消費電力型ではない。また、抵抗が小さいため出力電圧が小さく、そのため高速で読み出すことが困難である。
【０００９】
一方、ＴＭＲ効果素子を利用したＭＲＡＭは、室温でのＭＲ変化率が２０％以上と大きく、かつ抵抗が大きいのでより大きな出力電圧が得られること、また、読み出し時にスピン反転をする必要が無く、それだけ読み出し電流が小さくて済むことなどの特長があり、高速書き込み・読み出しの可能な低消費電力型の不揮発メモリとして期待されている。しかし、ＴＭＲ素子はバイアス電圧とともにＴＭＲが大きく低下し、通常300〜400 mV程度のバイアス電圧が印加されるとＴＭＲ効果は半減する。ＭＲＡＭは電流駆動型であるので、一定の読み出し電流を流して信号電圧を得る方式が取られるが、高速読み出しのためにはセンス電流は少なくとも10μＡ程度必要なため、トンネル磁気抵抗効果素子の接合抵抗の大きさを考えると、300〜400 mV程度のバイアスが印加されるのは避けられず、ＴＭＲ効果のバイアス電圧による低下は大きな問題であった。本発明者らはこの問題に対しては既に述べたような２重以上の多重トンネル接合を用いることの有効性を見出し特許出願している。しかし、多重トンネル接合を用いても従来のＭＲＡＭアーキテクチャでは出力電圧はまだ十分とは言えない。
【００１０】
従来のＭＲＡＭアーキテクチャは図８の回路図に示すように、強磁性トンネル接合（以下、ＭＴＪとする）素子１ａ，１ｂとビット線２を、ワード線３ａ，３ｂによってＯＮ/ＯＦＦ制御される素子選択用トランジスタ４ａ，４ｂを介して並列接続する。個々のＭＴＪ素子１ａ，１ｂと素子選択用トランジスタ４ａ，４ｂは直列接続する。図８中の５はビット線２の選択用トランジスタ、６はセンスアンプ、７は参照セルに接続されるビット線、８はＴＭＲ素子１ａ，１ｂのトランジスタ４ａ，４ｂと接続される端の他端に接続されるプレート線である。
【００１１】
この回路では、読み出し時にＭＴＪ素子１ａ，１ｂに接続したトランジスタ４ａ，４ｂに電流を流す必要があるため、トランジスタ特性にバラツキがあるとそれに起因するノイズが無視できない。例えば、図８において読み出しは通常、ビット線７に接続される参照セルの電圧と比較して“１”，“０”を判定して行うが、読み出し信号電圧をＶs、読み出し電流をＩs、ＭＴＪ素子１ａ，１ｂの抵抗をＲ、そのＴＭＲの抵抗変化率をＭＲ，トランジスタの抵抗をｒ，そのバラツキをβと書くと、
Ｖs =ＴＭＲxＲxＩs/2-βｒｌｓ （１）
となる。
【００１２】
すなわち、信号電圧はＴＭＲ効果に伴う抵抗変化の半分しか利用できず、しかもトランジスタ特性のバラツキがノイズとなって信号電圧を低下させてしまう。このため、このようなＭＲＡＭの信号対雑音比Ｓ/Ｎ比は30dB程度と小さい。これは参照セルを用いるアーキテクチャがもたらす結果である。例えば、トランジスタ１ａ，１ｂに対する通常の値β＝0.2を用い、ｒ=1kΩ、Ｉs＝10μA，Ｒ=40kΩ、ＴＭＲ＝25%とするとＶs=48mV、βｒｌｓ＝2mVである。従って、Ｓ/Ｎ比は20log（48/2）=27.6dBとなる。
【００１３】
このようなＳ/Ｎ比の改善を図るために、二つのトランジスタと二つのＭＴＪ素子を１ビットとして用い、二つのＭＴＪ素子には常に磁化が互いに反平行になるように書き込み、差動検出法で読み出すというアーキテクチャが提案されている（ISSCC国際会議発表、2000年2月）。
【００１４】
一方、素子選択用にトランジスタを用いるとトランジスタのサイズがＭＴＪ素子よりも大きいためにビットサイズが大きくなり、ＭＲＡＭの大容量化はトランジスタで規定されてしまうという欠点がある。これを解消するためにトランジスタの代わりにダイオードを用い、これとＭＴＪ素子を直列接続した構造が提案されている。（Proc. of Int'l. Non. Volatile Memory Technology Conf. P47 (1998), IEEE Trans. Mag. 35, 2832 (1999)）。
【００１５】
【発明が解決しようとする課題】
上述の、２つのトランジスタと２つのＭＴＪ素子を１ビットとして用い、二つのＭＴＪ素子には常に磁化が互いに反平行になるように書き込み、差動検出法で読み出す方式では差動検出するための参照セルが不要となり、信号電圧はＶs =ＴＭＲxＲxＩsとなり、（１）式の２倍以上と大きくなる。しかし、２素子で１ビットを構成するため１ビットのセルサイズが大きく、大容量ＭＲＡＭを実現することは困難と考えられる。
【００１６】
また、トランジスタの代わりにダイオードを用い、これとＭＴＪ素子を直列接続した構造では、情報の読み出しは上述と同じように参照セルが必要になり、Ｓ/Ｎ比が悪いと言う問題を抱えている。
【００１７】
本発明の課題はこのような状況に鑑み、大きな信号電圧と大きなＳ/Ｎをもち、大容量化に寄与する新しい磁気メモリ装置の提供にある。
【００１８】
【問題を解決するための手段】
上記課題に鑑み、第一発明は、磁化方向が固定された第１強磁性磁化固着膜と、第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜と、第１トンネル絶縁膜を介して第１強磁性磁化固着膜と対向配置され外部磁界により磁化の向きが変わる第１磁性層、第１強磁性層と反強磁性結合して外部磁界によって磁化の向きが変わる第２磁性層、及び第１及び第２強磁性層間に配置され第１及び第２磁性層を反強磁性磁気結合させる非磁性導電層を備えた磁気記憶膜と、磁気記憶膜に近接配置された第２トンネル絶縁膜と、第２トンネル絶縁膜を介して第２磁性層に対向配置された第２強磁性磁化固着膜とを備えるトンネル接合素子、磁気記憶膜に電気接続する第１配線、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることを特徴とする磁気メモリ装置を提供する。
【００１９】
上記課題に鑑み、第二発明は、磁化方向が固定された第１強磁性磁化固着膜と、第１磁性膜と近接配置された第１トンネル絶縁膜と、第１トンネル絶縁膜を介して第１強磁性磁化固着膜と対向配置され、外部磁界により磁化の向きが変わる第１磁性層、第１磁性層と反強磁性結合して前記外部磁界によって磁化の向きが変わる第２磁性層、及び第１及び第２磁性層間に配置され第１及び第２磁性層を反強磁性結合させる非磁性導電層を備える磁気記憶膜と、磁気記憶膜に近接配置された第２トンネル絶縁膜と、第２トンネル絶縁膜を介して第２磁性層に対向配置された第２強磁性磁化固着膜と、磁気記憶膜から第１強磁性磁化固着膜へ流れる第１トンネル電流と、磁気記憶膜から第２強磁性磁化固着膜へ流れる第２トンネル電流の電流値、あるいは負荷電圧を差動方式で検出することを特徴とする磁気メモリ装置を提供する。
【００２０】
また、上記課題に鑑み、第三発明は、磁化方向が固定された第１強磁性磁化固着膜、第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜、及び第１トンネル絶縁膜を介して第１強磁性磁化固着膜対向配置され外部磁界によって磁化の向きが変わる第１磁性膜を備え、第１磁性膜の磁化の向きが固定磁化の向きと略平行状態で電気抵抗が低く、第１磁性膜の磁化の向きが固定磁化の向き略反平行状態で電気抵抗が高い第１トンネル接合部と、磁化方向が固定された第２強磁性磁化固着膜、第２強磁性磁化固着膜と近接配置された第２トンネル絶縁膜、及び前記第２トンネル絶縁膜を介して第２強磁性磁化固着膜膜と対向配置され、外部磁界によって磁化の向きが変わる第２磁性膜を備え、第２磁性膜の磁化の向きが固定磁化の向きと略平行状態で電気抵抗が低く、第２磁性膜の磁化の向きが固定磁化の向き略反平行状態で電気抵抗が高い第２トンネル接合部と、第１及び前記第２磁性膜を電気的に接続する非磁性導電膜と、非磁性導電膜に電気接続するセルスイッチと、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることを特徴とする磁気メモリ装置を提供する。
【００２１】
第一発明の磁気メモリ装置において、磁気記憶膜から第１強磁性磁化固着膜へ流れる第１トンネル電流と、磁気記憶膜から第２強磁性磁化固着膜へ流れる第２トンネル電流との電流差、あるいは負荷電圧差を差動方式で検出する手段を備えることが好ましい。
【００２２】
第二発明の磁気メモリ装置において、磁気記憶膜に電気接続する第１配線、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることが好ましい。
【００２３】
第一乃び第二発明の磁気メモリ装置は次の形態を備えることが好ましい。
１）第１強磁性磁化固着膜、第１トンネル接合膜、第１磁性層、非磁性導電層、第２磁性層 、第２トンネル接合膜、及び第２強磁性磁化固着膜は積層形成されている。
２）磁気記憶膜は第１配線を介してセルトランジスタのソース・ドレイン電極の一方に接続 されている。
３）第２及び第３配線は夫々の一端で同一のセンスアンプに接続されている。
４）トンネル接合素子及びセルトランジスタからなるメモリセルを行方向及び列方向にアレ イ状に備る。
５）列方向に伸びる第１配線及び行方向に伸びる第２及び第３配線を複数本備える。
６）列方向にアレイ状に並ぶ複数のセルトランジスタのゲート電極は一本の配線に共通接続 されている。
７）行方向にアレイ状に並ぶ複数のトンネル接合素子は、第２及び第３配線に共通接続され ている。
８）第２及び第３配線はトンネル接合素子を上下から挟み、第２及び第３の配線と交差する 磁気書き込み用配線を２本備える。
９）第２及び第３配線のいずれかとセンスアンプとの間にスイッチを備え、第２及び第３の 配線と交差する磁気書き込み用配線を１本備える。
１０）第１強磁性磁化固着膜及び第２強磁性磁化固着膜のうち、基板主面より最も離れて形 成された強磁性磁化固着膜と同一層上に形成され、第１配線と磁気記憶膜を電気的に 接続する電極膜を備える。
１１）磁気記憶膜は第１配線を介してダイオードに接続されている。
１２）非磁性導電層は、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒから選ばれる金属、あるいはＣｕ， Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒを５０ａｔｏｍ％以上含む合金からなる。
１３） 第１及び第２の磁性層の厚さが互いに異なる。
１４） 第１及び第２の磁性層は、互いに磁気モーメントの異なる磁性材料からなる。
【００２４】
第三発明の磁気メモリ装置において、第１及び第２トンネル接合部、及びセルスイッチから構成されるメモリセルをアレイ状に備える。また、第１及び第２トンネル接合部は常に互いの磁化が反平行と平行である（常に互いの抵抗は高抵抗と低抵抗の組み合わせになる）。また、第１トンネル接合及び第２トンネル接合は、第１及び第２磁性膜間に非磁性導電膜が配置されるように積層形成される。また、セルスイッチはトランジスタまたはダイオードで構成することができる。また、
１５） 第１強磁性磁化固着膜、第１トンネル接合膜、第１磁性層、非磁性導電層、第２磁性層、第２トンネル接合膜、及び第２強磁性磁化固着膜は積層形成されている。
１６） 第２及び第３配線は夫々の一端で同一のセンスアンプに接続されている。
１７） トンネル接合素子及びセルスイッチからなるメモリセルを行方向及び列方向にアレイ状に備る。
１８） 列方向に伸びる第１配線及び行方向に伸びる第２及び第３配線を複数本備える。
１９） 列方向にアレイ状に並ぶ複数のセルトランジスタのゲート電極は一本の配線に共通接続されている。
２０） 行方向にアレイ状に並ぶ複数のトンネル接合素子は、第２及び第３配線に共通接続されている。
２１） 第２及び第３配線はトンネル接合素子を上下から挟み、第２及び第３の配線と交差する磁気書き込み用配線を２本備える。
２２）第２及び第３配線のいずれかとセンスアンプとの間にスイッチを備え、第２及び第３の配線と交差する磁気書き込み用配線を１本備える。
２３） 第１強磁性磁化固着膜及び第２強磁性磁化固着膜のうち、基板主面より最も離れて形成された強磁性磁化固着膜と同一層上に形成され、第１配線と磁気記憶膜を電気的に接続する電極膜を備える。
２４） 非磁性導電層は、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒから選ばれる金属、あるいはＣｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒを５０ａｔｏｍ％以上含む合金からなる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の磁気メモリ装置の回路構成に関する第１の実施形態を、図１の回路図を用いて説明する。
【００２６】
本発明の磁気メモリ装置は、構成する複数のメモリセルの夫々に２つ以上のトンネル接合を備える。第１の実施形態ではトンネル接合を２つ備える２重トンネル接合素子１１を用いて説明するが、これを多重トンネル接合に拡張した形態も本発明に含まれる。
【００２７】
図１に示す２重トンネル接合素子１１ａ，１１ｂの構成を１１ａの素子を用いて説明する。素子１１ａは、第１の強磁性磁化固着膜／第１のトンネル絶縁膜／第１磁性層からなるトンネル接合１１ａ−１と、第２の強磁性層／第２のトンネル絶縁膜／第２の強磁性磁化固着膜からなるトンネル接合１１ａ−２を備える。これらが順次積層されると、第１の強磁性磁化固着膜／第１トンネル絶縁膜／第１磁性層／非磁性導電層／第２磁性層／第２トンネル絶縁膜／第２の強磁性磁化固着膜のような積層順となる。
【００２８】
第１及び第２強磁性磁化固着膜は、磁化が固定された強磁性膜であり、信号磁界の中でもその磁化は変化しない。第１及び第２磁性層は、間に挿入される非磁性導電層が第１及び第２磁性層の互いの磁化を常に反強磁性結合させる。第１及び第２磁性層、及び非磁性導電層をまとめて磁化記憶膜とするが、信号磁界の印加によって磁化の向きが変わるのは第１及び第２磁性層である。
【００２９】
このトンネル接合素子１１ａ，１１ｂの記憶情報の差動検出について、図１のトンネル接合素子１１ａを用いて説明する。情報の記憶は、常に各トンネル接合１１ａ−１，１１ａ−２の一方が低抵抗ＲP、他方が高抵抗ＲAPとなるように行う。ここで、低抵抗ＲPは、同じトンネル接合を構成する磁性層と強磁性磁化固着膜の磁化が互いに平行の状態での抵抗であり、高抵抗ＲAPは強磁性層と強磁性固着膜の磁化が互いに反平行の状態での抵抗である。
【００３０】
このトンネル接合１１ａ−１，１１ａ−２に互いに逆方向のトンネル電流を流すと、各接合を流れるトンネル電流値あるいは負荷電圧の差は和として差動検出できる。互いに逆方向のトンネル電流とは、トンネル接合１１ａ−１では、第１の磁性層から第１のトンネル絶縁膜を介して第１の磁性磁化固着膜へ流れ、トンネル接合１１ａ−２では、第２磁性層から第２のトンネル絶縁膜を介して第２の磁性磁化固着膜へ流れる電流である。あるいは、第１の磁性磁化固着膜から第１のトンネル絶縁膜を介して第１磁性層へ、また、第２の磁性磁化固着膜から第２のトンネル絶縁膜を介して第２磁性層へ流れる電流でもよい。
【００３１】
この２重トンネル接合素子１１ａは、第１の強磁性磁化固着膜がビット線１３へ、第２の強磁性磁化固着膜がビット線１２へ接続されて共通のセンスアンプ１７に接続されるので、互いに逆方向の電流を流すことにより電流差あるいは負荷電圧差の差動検出が可能になる。
【００３２】
記憶膜は図１のトランジスタ１４ａのソース・ドレインに電気接続される。これは、記憶膜を構成する第１磁性層、非磁性導電層、第２磁性層の全て、あるいはいずれかが導電層を介してソース・ドレインに電気接続される構成とできる。
【００３３】
ビット線１２、１３には２重トンネル接合素子１１ａと同じ構成を持つ他の２重トンネル接合素子、例えば、図１の２重トンネル接合素子１１ｂが素子１１ａと同じ形式で並列接続される。また、その２重トンネル接合素子１１ｂの記憶膜とセルトランジスタ１４ｂとの接続も２重トンネル接合素子１１ａのそれと同様に行う。
【００３４】
同じビット線１２，１３に接続されるトンネル接合素子は２個以上複数設けることが可能であり、図１のビット線１２、１３の伸びる方向にアレイ状に配置される。また、図１の同じビット線に接続されるメモリセルのセルトランジスタ１４ａ，１４ｂは、ソース・ドレインの多端がパストランジスタ１５のソース・ドレインに共通接続される。各セルトランジスタのゲートは対応するワード線１６ａ，１６ｂに接続される。この際、図示しないが、ワード線の長さ方向にアレイ状に配置されたメモリセルのセルトランジスタのゲート電極は同一のワード線に共通接続することができる。
【００３５】
第１の実施形態では、１トランジスタと２重トンネル接合素子によって１メモリセルを構成して差動方式を実現することができ、参照セルを用いる必要がなくなるとともに、ビットサイズの縮小に大きく寄与でき、メモリ装置の大容量化が可能である。また、セルトランジスタのバラツキの問題を低減できるためノイズを大幅に低減でき、その結果従来のＭＲＡＭに比べ１０倍以上大きなＳ／Ｎ比が得られる。また、２重以上の多重トンネル接合を用いるためＴＭＲのバイアス依存性も小さい。また、記憶膜が反強磁性的に結合した第１及び第２の強磁性層を備えているため反磁界が小さく、メモリセルが小さくなっても小電流で効率的な書き込みが可能であるため消費電力の小さい大容量不揮発メモリを提供できる。
（第２の実施の形態）
第２の実施形態では、第１の実施形態において説明した回路を構成するメモリ装置の構造と、磁気情報の書き込み／読み出しについて図２の断面図を用いて説明する。尚、図２のうち、図１と同一の構成には同一の符号を付し、その詳細な説明は省略する。
【００３６】
本実施形態の２重トンネル接合素子１１は、第１の強磁性磁化固着膜２１／第１のトンネル絶縁膜２２／第１磁性層２３／非磁性導電層２４／第２磁性層２５／第２のトンネル絶縁膜２６／第２の強磁性磁化固着膜２７が順次積層形成され、第１磁性層２３／非磁性導電層２４／第２磁性層は記憶膜２８を構成する。この素子１１は、第１の強磁性磁化固着膜２１／第１のトンネル絶縁膜２２／第１磁性層２３によって第１のトンネル接合が、第２磁性層２５／第２のトンネル絶縁膜２６／第２の強磁性磁化固着膜２７によって第２のトンネル接合が構成されている。記憶膜２８は３層構造であるが、さらに多層膜とすることも可能である。尚、図２乃至図４、図６及び図７中のハッチング（斜線）を付した箇所は層間絶縁膜である。
【００３７】
記憶膜２８を構成する第１及び第２磁性層２３、２５は互いに反強磁性的に磁気結合している。つまり、第１及び第２磁性層２３、２５の磁化は互いに逆向きに保持され、外部磁界によって反転した後も互いの磁化は逆向きに維持される。このような反強磁性的磁気結合は、第１及び第２磁性層２３，２５間へ薄い非磁性導電層２４を挿入することにより実現できる。
【００３８】
第１及び第２強磁性層に交換結合を促す非磁性導電層２４の材料は公知のものから選択可能であるが、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒやこれらの一つを５０ａｔｏｍ％以上含む合金などを用いることが望ましい。特に、Ｒｕ，Ｒｅ，Ｉｒは反強磁性交換結合が強く、しかも薄い膜厚で反強磁性交換結合が得られるので好ましい。
【００３９】
また、低い電流磁界による磁化反転を促すためには、反強磁性結合した２つの磁性層は互いに磁化の値が異なることが望ましい。そのために、第１及び第２磁性層の膜厚が異なるか、あるいは異なる材料の磁性層を用いることが好ましい。
【００４０】
第１及び第２の強磁性磁化固着膜２１、２７の磁化は図２に示すように、互いに同じ方向に固着されるており、反強磁性結合した第１及び第２磁性層２３、２５の磁化が図２の“１”の状態から“０”の状態へ反転することで、このメモリセルの記憶情報の変更が行われる。
【００４１】
図２の“１”の状態は、第１の強磁性磁化固着膜２１と第１磁性層２３の磁化の向きが互いに反平行であるから第１トンネル接合が高抵抗ＲAP、第２磁性層２５と第２強磁性磁化固着膜２７の磁化の向きが互いに平行であるから第２のトンネル接合は低抵抗ＲPとなる。これに対し、図２の“０”の状態は、第１の強磁性磁化固着膜２１と第１磁性層２３の磁化の向きが互いに平行であるから第１のトンネル接合は低抵抗ＲP、第２磁性層２５と第２強磁性磁化固着膜２７の磁化の向きが互いに反平行であるから第２トンネル接合の抵抗は高抵抗ＲAPとできる。
【００４２】
次に、このような記憶情報の書き込み方法について説明する。情報を記憶させるには、図２のワード線（ＷＬ）２９，３０に信号電流を流することで行う。ＷＬ２９は、図２の紙面の左右方向に長く伸び、ＷＬ３０は紙面の垂直方向に長く伸びている。この両者に信号電流を流すことでその交点での２重トンネル接合素子１１のみに情報が記憶される。図２に示すように、記憶膜２８はセルトランジスタ１４のソース・ドレイン３１の一方に導電性材料からなるコンタクト柱（配線）を介して接続され、セルトランジスタ１４の他方のソース・ドレイン３１は図１のパストランジスタ１５に接続される。記憶動作を行う際にはセルトランジスタのゲート３２をオフさせればトンネル接合に電流は流れない。尚、記憶膜２８とソース・ドレイン３１の一方を接続するコンタクト柱は、図２に点線で示すように、紙面より手前あるいは奥に位置し、ビット線１３及びワード線２９と層間絶縁膜を介して交差する。
【００４３】
次に、メモリセルの記憶情報を読み出す手段について説明する。図２に示すセルトランジスタ１４のゲート３２をオン状態にすることによって、２重トンネル接合に互いに逆方向のトンネル電流を流し、それに伴う電流または電圧降下をビット線（ＢＬ）１２、１３を経由して図１のセルアンプ１４において差動検出する。信号電圧は上述の“１”，“０”に対応してΔＶ（＝（ＲAP―ＲP）Ｉd）または−ΔＶとなり、ＴＭＲの大きさそのものを信号として利用できることになる。このため非常に大きなＳ／Ｎ比が得られる。尚、図２の１０はシリコン等の半導体基板を示し、３１はソース・ドレイン電極を示す。
【００４４】
また、図１に示す縦に積層した２重トンネル接合はビットサイズの縮小に大きく寄与できる。また、反強磁性結合した２つの磁性層２３、２５に軟磁性層を用いると、保磁力が小さくなるため、磁気情報を書き込むのに必要な磁界が小さく、素子サイズが小さくなっても記憶電流は大きくならず低消費電力型である。
【００４５】
さらにまた、第１の実施形態と同様に、参照セルを使用せず、またトランジスタやトンネル接合素子のバラツキを考慮する必要がないのでコストを著しく低減できる。
【００４６】
読み出し感度を大きくするためには第１及び第２強磁性磁化固着膜や第１及び第２磁性層の磁性材料に磁気抵抗効果の大きい材料を用いることが望ましい。従って、磁性層２３、２５、強磁性磁化固着膜２１、２７はＣｏ，Ｆｅ，ＣｏＦｅ、ＣｏＮｉ，ＣｏＦｅＮｉ，ＦｅＮｉ合金などの磁性体、およびＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅなどのハーフメタルなどを用いることができる。ハーフメタルは一方のスピンバンドにエネルギーギャップが存在するのでスピン分極率が大きく、これを用いるとより大きな磁気抵抗効果を得ることができ、結果としてより大きな信号出力が得られる。
【００４７】
また、強磁性磁化固着膜２１、２７の磁化を固着する手段には公知の様々な手段を用いることが可能である。例えば、記憶膜２８の磁性層２３，２５の磁化反転に必要な合成磁界よりも抗磁界の高い強磁性材料を強磁性磁化固着膜２１、２７に用いる手段、また、反強磁性膜を強磁性磁化固着膜２１、２７に接触配置させて反強磁性膜と強磁性磁化固着膜との交換結合を利用して強磁性磁化固着膜の磁化を固着する手段、反強磁性膜に替えて硬質磁性膜を接触配置させてその漏洩磁界によって強磁性磁化固着膜２１、２７の磁化を固定する手段等がある。交換結合に用いる反強磁性膜材料としてはＦｅＭｎ，ＩｒＭｎ，ＰｔＭｎなど、通常のスピンバルブＧＭＲで用いられているものを使用することができる。
【００４８】
また、トンネル絶縁膜２２、２６としてはＡｌ2Ｏ3，Ｔａ2Ｏ5，酸化シリコン，ＭｇＯなど種々の絶縁性非磁性材料を用いることができる。これらの膜厚の好ましい範囲は５オングストロームから３０オングストロームである。
【００４９】
さらに、以上説明したような磁気素子用薄膜は分子線エピタキシー（ＭＢＥ）法、各種スパッタ法、蒸着法など通常の薄膜形成装置を用いて作製することができる。また、実施形態に示すような構造は微細加工技術と多層配線技術を用いて作製することができる。
【００５０】
（第３の実施の形態）
第３の実施形態では、第１及び第２の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み/読み出しについて図３の断面構造と回路の略式図を用いて説明する。図３のうち、図１及び図２と同一の構成については同一の符号を付し、その詳細な説明は省略する。
【００５１】
この実施形態では、ビット線１２、１３の一方、図３ではビット線１３とセンスアンプ１７を、トランジスタ３３を介して接続した回路である。これによって図２では２本あったワード線２９、３０の一本を省略できる。すなわち、情報書き込み時にはビット線１２とワード線３４に電流を流し、同時にトランジスタ３３をオフ状態にしておく。これによってビット線１２に流した電流はトンネル接合を流れず書き込み用磁界発生のみの役割を果たす。
【００５２】
尚、読み出し時にはトランジスタ３３をオン状態にすることで、２重トンネル接合素子１１の２つのトンネル接合には互いに逆方向のトンネル電流を流すことができ上述の差動検出が可能である。
【００５３】
このように、トランジスタ３３の挿入によりワード線を１本省略することができ、配線層の数を減らすことができる。
【００５４】
（第４の実施の形態）
第４の実施形態では、第１の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み/読み出しについて図４の断面構造と回路の略式図を用いて説明する。尚、図４の中の図１乃至図３と同一の構成については同一の符号を付し、その詳細な説明は省略する。
【００５５】
第４の実施形態では、図４に示すように、トランジスタ１４のソース・ドレイン３１の一方と記憶膜２８との接続をビット線１２と磁性電極３５とを介して行う。これは、図２に示す第２のトンネル絶縁膜２６及び第２の強磁性磁化固着膜２７に穴を設け、その穴に絶縁物を埋め込むことにより作成する。また、強磁性電極３５に替えて非磁性導電膜を用いてもよく、この場合には、強磁性磁化固着膜２７の成膜とは別に非磁性導電膜の堆積と加工が必要になる。
【００５６】
図４に示すような構成により、磁気情報の書き込み時にはビット線１２とワード線３４に電流を流し、ビット線１３に接続されたスイッチをオフ状態にしておけば２重トンネル接合１１にトンネル電流は流れず、ビット線１２とワード線３４を流れる２つの電流の合成磁界により記憶膜２８への磁気情報の書き込みが可能である。
【００５７】
また、記憶情報の読み出しには、図４のトランジスタ３３をオン状態にしてビット線１２、１３に電流が流れるようにしておき、トランジスタ１４をオン状態にすることで、２重トンネル接合１１へ通電することができ、第１の実施形態で説明した各接合へ逆方向電流を流すことが可能になる。
（第５の実施形態）
第１乃至第４の実施形態では、メモリセルにトランジスタとトンネル接合素子を用いた場合の構造・回路構成について説明したが、第５の実施形態では、セルトランジスタの代わりにセルダイオードを用いた回路構成について図５の回路図を用いて説明する。尚、図５のうち、図１乃至図４と同一の構成には同一の符号を付し、その詳細な説明は省略する。
【００５８】
図５は図１におけるセルトランシスタ１４ａ、１４ｂをダイオード５１ａ，５１ｂで置き換えた場合の電気回路である。但し、ダイオードはセル選択機能がないのでそれを可能にするように図５ではビット線（ＢＬ）１２，１３の一端に選択トランジスタ５５，５６を設けている。この選択トランジスタ５５，５６は各ビット線に一個設ければ良く、各メモリセルにセルトランジスタを設けるのに比べてメモリ装置の大容量化への悪影響は少ない。
【００５９】
この回路における読み出し動作は、セルトランジスタ１４がダイオード５１に代わる以外は図１において説明したものと同様であり、詳細な説明は省略する。
【００６０】
また、書き込み動作は、図５に示していない磁気情報書き込み用ワード線とＢＬ１２、１３のいずれかに電流を流して行うことができる。ＢＬ１２，１３に流した電流はダイオード５１を用いることでトンネル接合素子１１に流れることなく磁界発生にのみ寄与する。勿論、互いに直交する磁気情報書き込み用ワード線を２本用いてもよい。
（第６の実施の形態）
第６の実施形態では、第５の実施形態において説明した回路を構成するメモリセルの構造と、その磁気情報の書き込み・読み出しについて図６の断面構造と回路の略式図を用いて説明する。尚、図６のうち図１乃至図５と同一の構成については、同一の符号を付しその詳細な説明は省略する。
【００６１】
図６の例ではダイオード５１は２重トンネル接合素子１１の記憶膜２８の上部に形成されている。ダイオード５１はｐｎ接合ダイオード、金属と半導体との接触を利用するショットキーダイオード、その他の周知のダイオード等を用いることができ、基本的に２つの層の接合において順方向電圧の印加により電流が流れ、逆方向電圧の印加によって電流が流れない特性をもつ。図６では記憶用ＷＬ３４と上部ＢＬ１２に電流を流してその合成磁界を用いて記憶情報の書き込みを行う。このときダイオード５１が存在するために２重トンネル接合素子には電流は流れない。
【００６２】
記憶情報の読み出しは図６のダイオード５１と２つのＢＬ１２、１３を選択することで差動検出することが可能である。
（第７の実施の形態）
第７の実施形態では、第５の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み・読み出しについて図７の断面構造と回路の略式図を用いて説明する。尚、図７のうち図１乃至図６と同一の構成については、同一の符号を付しその詳細な説明は省略する。
【００６３】
図７には２重トンネル接合素子１１の下部にダイオード５１を形成した断面構造を示す。この構造では、下ビット線１３が図７の紙面垂直方向に長く伸び、上下ビット線１２，１３に電流を流して合成磁界を発生させることで記憶膜２８への書き込みを行う。このときやはりダイオード５１があるために２重トンネル接合素子１１には電流が流れない。読み出しはダイオードに接続する図７で紙面垂直方向に伸びるＷＬ５３、またＢＬ１２，１３を選択することで行うことができる。
【００６４】
第５乃至第７の実施形態で説明したダイオード５１を用いれば、その抵抗を調整することによって読み出し電流を調整できる。例えばダイオードの抵抗を大きくすれば読み出し電流は小さくなり、結果としてバイアス電圧が小さくなりＴＭＲ効果の低下を抑制できるという大きな利点をもたらす。尚、このようなバイアス電圧の調整はトランジスタをスイッチ素子として用いた第１乃至４の実施形態の場合も同様である。
【００６５】
以上説明した第２乃至第４、第６、第７の実施形態では、メモリセル内のトンネル接合素子に各層が基板面の垂直方向に積層形成された２重トンネル接合素子を用いたが、本発明のトンネル接合素子はこれに限られず、種々変更可能である。つまり、２重以上の多重トンネル素子にも適用可能である。また、必ずしも積層形成される必要はなく、本発明の趣旨を逸脱しない範囲で構造の変更が可能である。
【００６６】
また、第三の発明において述べたように、２つの１重トンネル接合を用いて、常に一方のトンネル接合が低抵抗ＲP、他方のトンネル接合が高抵抗ＲAPの関係を保つよう構成し、非磁性導電層において分岐する、第１トンネル接合を流れる電流と第２トンネル接合を流れる電流との電流差あるいは負荷電圧差を差動検出する方式の磁気メモリ装置も本発明の範囲内にある。
【００６７】
第三の発明の磁気メモリ装置では、メモリセルを非磁性導電層と接続する１つのトランジスタと２つのトンネル接合素子によって構成できるので、トランジスタ数を減らすことができ、スイッチ（トランジスタあるいはダイオード）のばらつきの問題と１セルの面積の縮小を実現可能である。また、Ｓ/Ｎ比に優れた特性を備えることができる。
【００６８】
第三の発明の磁気メモリ装置を実現する構造としては、非磁性導電層に接続する第１トンネル接合と第２トンネル接合を磁性層間の反強磁性結合がなくなる程度に離間して形成することができる。機能的には、既に述べた第１乃至第７の実施形態と異なり、非磁性導電膜による第１及び第２磁性層の反強磁性結合を用いず、これらの磁性層の磁化反転を独立に制御して、常に一方のトンネル接合が低抵抗ＲP、他方のトンネル接合が高抵抗ＲAPの関係をもたせることで差動検出を実現する。従って、両強磁性層の磁化反転に必要な書き込み線がトンネル接合毎に必要になる。
【００６９】
その他、本発明は以上述べた趣旨を逸脱しない範囲で、第１乃至第７の実施形態をもとに様々に変更、組み合わせ可能である。
【００７０】
【発明の効果】
本発明の磁気メモリ装置は、１スイッチ（トランジスタやダイオード）と２つのトンネル接合を利用して差動方式を実現することができ、優れたＳ/Ｎ比を実現可能である。また、ビットサイズの縮小に大きく寄与でき、記憶容量の大型化が可能である。また、トランジスタやダイオードのバラツキの問題を低減できるためノイズを大幅に低減できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を説明するための回路図。
【図２】 本発明の第２の実施形態を説明するための断面構造及び一部回路の略式図。
【図３】 本発明の第３の実施形態を説明するための断面構造及び一部回路の略式図。
【図４】 本発明の第４の実施形態を説明するための断面構造及び一部回路の略式図。
【図５】 本発明の第５の実施形態を説明するための回路図。
【図６】 本発明の第６の実施形態を説明するための断面構造及び一部回路の略式図。
【図７】 本発明の第７の実施形態を説明するための断面構造及び一部回路の略式図。
【図８】 本発明の従来の磁気メモリ装置の回路図。
【符号の説明】
１ａ，１ｂ，１１ａ−１，１１ａ−２，１１ｂ−１，１１ｂ−２…トンネル接合素子
２，１２，１３…ビット線
３、１６ａ，１６ｂ…セル選択用ワード線
４ａ，４ｂ，１４ａ，１４ｂ…セルトランジスタ
５，１５…パストランジスタ
６．１７…センスアンプ
７…参照セル用ビット線
８…プレート線
１０…半導体等の基板
２９，３０，３４…書き込み用ワード線
３１…ソース・ドレイン電極
３２…ゲート電極
３３，５５，５６…スイッチトランジスタ
５１，５１ａ，５１ｂ…ダイオード
【発明の属する技術分野】
本発明は、磁性膜を用いた情報記憶装置に関わり、特に強磁性トンネル接合を利用した磁気メモリ装置に関する。
【０００２】
【従来の技術】
一方、近年、非磁性層を挟んで積層配置された２つの磁性層を持つ積層膜において、磁気抵抗効果（ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）の一種、いわゆる巨大磁気抵抗（ＧｉａｎｔＭＲ）効果が得られることが発見された。これは、磁性層と非磁性層とを数ｎｍの周期で交互に積層し、非磁性層を介して相対する磁性層の磁気モーメントを反平行状態で磁気的に結合させた積層膜、いわゆる人工格子膜によって実現できることが報告されている。例えば、Fe/Crの人工格子膜（Phys.Rev.Lett．61，2472（1988）参照） や，Co/Cuの人工格子膜（J.Magn.Magn.Mater.．94，L1（1991），Phys.Rev.Lett.66，2152（1991）参照）等である。
【０００３】
また、非磁性金属層を介して強磁性層を積層した強磁性層／非磁性層／強磁性層からなる金属サンドイッチ膜において、強磁性層間の交換結合がなくなる程度に非磁性金属層の膜厚を厚くし、かつ、一方の強磁性層に接してFeMnなどの反強磁性膜を配置して交換結合させることにより、その強磁性層の磁気モーメントを固定し、他方の強磁性層の磁化（スピン）のみを外部磁場で容易にスイッチできるようにした、いわゆるスピンバルブ膜が知られている（米国特許第5,206,590参照）。この場合、２つの強磁性層間の交換結合が弱いため小さな磁場でスピンを反転できるので人工格子膜に比べて感度の高い磁気抵抗効果素子を提供でき、高密度磁気記録用再生ヘッドとして、現在実用化されている。
【０００４】
以上は積層膜の膜面に平行に、面内電流を流した場合の磁気抵抗効果であるが、膜面に垂直方向に電流を流す、いわゆる垂直磁気抵抗効果を利用すると，さらに大きな磁気抵抗効果が得られることが知られている（Phys.Rev.Lett．66，3060（1991）参照）。
【０００５】
さらに、磁性層／絶縁層／磁性層からなる３層膜において、外部磁場によって２つの強磁性層のスピンを互いに平行あるいは反平行にすることにより膜面垂直方向のトンネル電流の大きさが互いに違うことを利用した強磁性トンネル接合による巨大磁気抵抗（TMR）効果も知られている（J．Magn．Magn．Mater. 139, L231 (1995)）。
【０００６】
また、絶縁層を二つ備えた磁性層／絶縁層／磁性層／絶縁層／磁性層の三つの磁性層と二つの絶縁層からなる強磁性２重トンネル接合素子も公開されている（特開平8-69581号）。さらに、特開平10-308313号には、両側の絶縁層によって挟まれた中央の強磁性体を微粒子状にした強磁性２重トンネル接合素子が開示されている。これらの強磁性２重トンネル接合素子は、バイアス電圧によるTMR効果の低下が小さいという特長がある。
【０００７】
一方、巨大磁気抵抗効果素子を磁気ヘッド等の磁界センサに使用する代わりに、不揮発性磁気メモリ装置(MRAM: Magnetoresistive random access memory)に利用することも最近研究されている（J.Appl.Phys.85、5822 (1999),J．Appl．Phys.85,5828 (1999).）。この場合、保磁力の異なる二つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子や強磁性トンネル効果素子が検討されている。MRAMへ利用する場合にはこれらの素子を行方向及び列方向に広がるようにマトリックス状に配置し、別に設けた配線に電流を流して磁界を印加して各素子を構成する二つの磁性層の磁化を互いに平行、反平行に制御することにより“１”，“０”を記憶させる。読み出しはＧＭＲやＴＭＲ効果を利用して行う。
【０００８】
ＧＭＲ効果を利用した擬スピンバルブ素子は素子に電流を流すことができるため、複数の素子をシリーズにつないで大容量化し易いことから、ＭＲＡＭに適している。しかし、記録する際に、保磁力の大きい磁性層のスピンを反転する必要があること、また読み出す際にも保磁力の小さい磁性層のスピンを反転する必要があることなどから、情報の書き込み・読み出しのいずれにおいても比較的大きな電流を流す必要があり、低消費電力型ではない。また、抵抗が小さいため出力電圧が小さく、そのため高速で読み出すことが困難である。
【０００９】
一方、ＴＭＲ効果素子を利用したＭＲＡＭは、室温でのＭＲ変化率が２０％以上と大きく、かつ抵抗が大きいのでより大きな出力電圧が得られること、また、読み出し時にスピン反転をする必要が無く、それだけ読み出し電流が小さくて済むことなどの特長があり、高速書き込み・読み出しの可能な低消費電力型の不揮発メモリとして期待されている。しかし、ＴＭＲ素子はバイアス電圧とともにＴＭＲが大きく低下し、通常300〜400 mV程度のバイアス電圧が印加されるとＴＭＲ効果は半減する。ＭＲＡＭは電流駆動型であるので、一定の読み出し電流を流して信号電圧を得る方式が取られるが、高速読み出しのためにはセンス電流は少なくとも10μＡ程度必要なため、トンネル磁気抵抗効果素子の接合抵抗の大きさを考えると、300〜400 mV程度のバイアスが印加されるのは避けられず、ＴＭＲ効果のバイアス電圧による低下は大きな問題であった。本発明者らはこの問題に対しては既に述べたような２重以上の多重トンネル接合を用いることの有効性を見出し特許出願している。しかし、多重トンネル接合を用いても従来のＭＲＡＭアーキテクチャでは出力電圧はまだ十分とは言えない。
【００１０】
従来のＭＲＡＭアーキテクチャは図８の回路図に示すように、強磁性トンネル接合（以下、ＭＴＪとする）素子１ａ，１ｂとビット線２を、ワード線３ａ，３ｂによってＯＮ/ＯＦＦ制御される素子選択用トランジスタ４ａ，４ｂを介して並列接続する。個々のＭＴＪ素子１ａ，１ｂと素子選択用トランジスタ４ａ，４ｂは直列接続する。図８中の５はビット線２の選択用トランジスタ、６はセンスアンプ、７は参照セルに接続されるビット線、８はＴＭＲ素子１ａ，１ｂのトランジスタ４ａ，４ｂと接続される端の他端に接続されるプレート線である。
【００１１】
この回路では、読み出し時にＭＴＪ素子１ａ，１ｂに接続したトランジスタ４ａ，４ｂに電流を流す必要があるため、トランジスタ特性にバラツキがあるとそれに起因するノイズが無視できない。例えば、図８において読み出しは通常、ビット線７に接続される参照セルの電圧と比較して“１”，“０”を判定して行うが、読み出し信号電圧をＶs、読み出し電流をＩs、ＭＴＪ素子１ａ，１ｂの抵抗をＲ、そのＴＭＲの抵抗変化率をＭＲ，トランジスタの抵抗をｒ，そのバラツキをβと書くと、
Ｖs =ＴＭＲxＲxＩs/2-βｒｌｓ （１）
となる。
【００１２】
すなわち、信号電圧はＴＭＲ効果に伴う抵抗変化の半分しか利用できず、しかもトランジスタ特性のバラツキがノイズとなって信号電圧を低下させてしまう。このため、このようなＭＲＡＭの信号対雑音比Ｓ/Ｎ比は30dB程度と小さい。これは参照セルを用いるアーキテクチャがもたらす結果である。例えば、トランジスタ１ａ，１ｂに対する通常の値β＝0.2を用い、ｒ=1kΩ、Ｉs＝10μA，Ｒ=40kΩ、ＴＭＲ＝25%とするとＶs=48mV、βｒｌｓ＝2mVである。従って、Ｓ/Ｎ比は20log（48/2）=27.6dBとなる。
【００１３】
このようなＳ/Ｎ比の改善を図るために、二つのトランジスタと二つのＭＴＪ素子を１ビットとして用い、二つのＭＴＪ素子には常に磁化が互いに反平行になるように書き込み、差動検出法で読み出すというアーキテクチャが提案されている（ISSCC国際会議発表、2000年2月）。
【００１４】
一方、素子選択用にトランジスタを用いるとトランジスタのサイズがＭＴＪ素子よりも大きいためにビットサイズが大きくなり、ＭＲＡＭの大容量化はトランジスタで規定されてしまうという欠点がある。これを解消するためにトランジスタの代わりにダイオードを用い、これとＭＴＪ素子を直列接続した構造が提案されている。（Proc. of Int'l. Non. Volatile Memory Technology Conf. P47 (1998), IEEE Trans. Mag. 35, 2832 (1999)）。
【００１５】
【発明が解決しようとする課題】
上述の、２つのトランジスタと２つのＭＴＪ素子を１ビットとして用い、二つのＭＴＪ素子には常に磁化が互いに反平行になるように書き込み、差動検出法で読み出す方式では差動検出するための参照セルが不要となり、信号電圧はＶs =ＴＭＲxＲxＩsとなり、（１）式の２倍以上と大きくなる。しかし、２素子で１ビットを構成するため１ビットのセルサイズが大きく、大容量ＭＲＡＭを実現することは困難と考えられる。
【００１６】
また、トランジスタの代わりにダイオードを用い、これとＭＴＪ素子を直列接続した構造では、情報の読み出しは上述と同じように参照セルが必要になり、Ｓ/Ｎ比が悪いと言う問題を抱えている。
【００１７】
本発明の課題はこのような状況に鑑み、大きな信号電圧と大きなＳ/Ｎをもち、大容量化に寄与する新しい磁気メモリ装置の提供にある。
【００１８】
【問題を解決するための手段】
上記課題に鑑み、第一発明は、磁化方向が固定された第１強磁性磁化固着膜と、第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜と、第１トンネル絶縁膜を介して第１強磁性磁化固着膜と対向配置され外部磁界により磁化の向きが変わる第１磁性層、第１強磁性層と反強磁性結合して外部磁界によって磁化の向きが変わる第２磁性層、及び第１及び第２強磁性層間に配置され第１及び第２磁性層を反強磁性磁気結合させる非磁性導電層を備えた磁気記憶膜と、磁気記憶膜に近接配置された第２トンネル絶縁膜と、第２トンネル絶縁膜を介して第２磁性層に対向配置された第２強磁性磁化固着膜とを備えるトンネル接合素子、磁気記憶膜に電気接続する第１配線、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることを特徴とする磁気メモリ装置を提供する。
【００１９】
上記課題に鑑み、第二発明は、磁化方向が固定された第１強磁性磁化固着膜と、第１磁性膜と近接配置された第１トンネル絶縁膜と、第１トンネル絶縁膜を介して第１強磁性磁化固着膜と対向配置され、外部磁界により磁化の向きが変わる第１磁性層、第１磁性層と反強磁性結合して前記外部磁界によって磁化の向きが変わる第２磁性層、及び第１及び第２磁性層間に配置され第１及び第２磁性層を反強磁性結合させる非磁性導電層を備える磁気記憶膜と、磁気記憶膜に近接配置された第２トンネル絶縁膜と、第２トンネル絶縁膜を介して第２磁性層に対向配置された第２強磁性磁化固着膜と、磁気記憶膜から第１強磁性磁化固着膜へ流れる第１トンネル電流と、磁気記憶膜から第２強磁性磁化固着膜へ流れる第２トンネル電流の電流値、あるいは負荷電圧を差動方式で検出することを特徴とする磁気メモリ装置を提供する。
【００２０】
また、上記課題に鑑み、第三発明は、磁化方向が固定された第１強磁性磁化固着膜、第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜、及び第１トンネル絶縁膜を介して第１強磁性磁化固着膜対向配置され外部磁界によって磁化の向きが変わる第１磁性膜を備え、第１磁性膜の磁化の向きが固定磁化の向きと略平行状態で電気抵抗が低く、第１磁性膜の磁化の向きが固定磁化の向き略反平行状態で電気抵抗が高い第１トンネル接合部と、磁化方向が固定された第２強磁性磁化固着膜、第２強磁性磁化固着膜と近接配置された第２トンネル絶縁膜、及び前記第２トンネル絶縁膜を介して第２強磁性磁化固着膜膜と対向配置され、外部磁界によって磁化の向きが変わる第２磁性膜を備え、第２磁性膜の磁化の向きが固定磁化の向きと略平行状態で電気抵抗が低く、第２磁性膜の磁化の向きが固定磁化の向き略反平行状態で電気抵抗が高い第２トンネル接合部と、第１及び前記第２磁性膜を電気的に接続する非磁性導電膜と、非磁性導電膜に電気接続するセルスイッチと、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることを特徴とする磁気メモリ装置を提供する。
【００２１】
第一発明の磁気メモリ装置において、磁気記憶膜から第１強磁性磁化固着膜へ流れる第１トンネル電流と、磁気記憶膜から第２強磁性磁化固着膜へ流れる第２トンネル電流との電流差、あるいは負荷電圧差を差動方式で検出する手段を備えることが好ましい。
【００２２】
第二発明の磁気メモリ装置において、磁気記憶膜に電気接続する第１配線、第１強磁性磁化固着膜に電気接続する第２配線、及び第２強磁性磁化固着膜に電気接続する第３配線を備えることが好ましい。
【００２３】
第一乃び第二発明の磁気メモリ装置は次の形態を備えることが好ましい。
１）第１強磁性磁化固着膜、第１トンネル接合膜、第１磁性層、非磁性導電層、第２磁性層 、第２トンネル接合膜、及び第２強磁性磁化固着膜は積層形成されている。
２）磁気記憶膜は第１配線を介してセルトランジスタのソース・ドレイン電極の一方に接続 されている。
３）第２及び第３配線は夫々の一端で同一のセンスアンプに接続されている。
４）トンネル接合素子及びセルトランジスタからなるメモリセルを行方向及び列方向にアレ イ状に備る。
５）列方向に伸びる第１配線及び行方向に伸びる第２及び第３配線を複数本備える。
６）列方向にアレイ状に並ぶ複数のセルトランジスタのゲート電極は一本の配線に共通接続 されている。
７）行方向にアレイ状に並ぶ複数のトンネル接合素子は、第２及び第３配線に共通接続され ている。
８）第２及び第３配線はトンネル接合素子を上下から挟み、第２及び第３の配線と交差する 磁気書き込み用配線を２本備える。
９）第２及び第３配線のいずれかとセンスアンプとの間にスイッチを備え、第２及び第３の 配線と交差する磁気書き込み用配線を１本備える。
１０）第１強磁性磁化固着膜及び第２強磁性磁化固着膜のうち、基板主面より最も離れて形 成された強磁性磁化固着膜と同一層上に形成され、第１配線と磁気記憶膜を電気的に 接続する電極膜を備える。
１１）磁気記憶膜は第１配線を介してダイオードに接続されている。
１２）非磁性導電層は、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒから選ばれる金属、あるいはＣｕ， Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒを５０ａｔｏｍ％以上含む合金からなる。
１３） 第１及び第２の磁性層の厚さが互いに異なる。
１４） 第１及び第２の磁性層は、互いに磁気モーメントの異なる磁性材料からなる。
【００２４】
第三発明の磁気メモリ装置において、第１及び第２トンネル接合部、及びセルスイッチから構成されるメモリセルをアレイ状に備える。また、第１及び第２トンネル接合部は常に互いの磁化が反平行と平行である（常に互いの抵抗は高抵抗と低抵抗の組み合わせになる）。また、第１トンネル接合及び第２トンネル接合は、第１及び第２磁性膜間に非磁性導電膜が配置されるように積層形成される。また、セルスイッチはトランジスタまたはダイオードで構成することができる。また、
１５） 第１強磁性磁化固着膜、第１トンネル接合膜、第１磁性層、非磁性導電層、第２磁性層、第２トンネル接合膜、及び第２強磁性磁化固着膜は積層形成されている。
１６） 第２及び第３配線は夫々の一端で同一のセンスアンプに接続されている。
１７） トンネル接合素子及びセルスイッチからなるメモリセルを行方向及び列方向にアレイ状に備る。
１８） 列方向に伸びる第１配線及び行方向に伸びる第２及び第３配線を複数本備える。
１９） 列方向にアレイ状に並ぶ複数のセルトランジスタのゲート電極は一本の配線に共通接続されている。
２０） 行方向にアレイ状に並ぶ複数のトンネル接合素子は、第２及び第３配線に共通接続されている。
２１） 第２及び第３配線はトンネル接合素子を上下から挟み、第２及び第３の配線と交差する磁気書き込み用配線を２本備える。
２２）第２及び第３配線のいずれかとセンスアンプとの間にスイッチを備え、第２及び第３の配線と交差する磁気書き込み用配線を１本備える。
２３） 第１強磁性磁化固着膜及び第２強磁性磁化固着膜のうち、基板主面より最も離れて形成された強磁性磁化固着膜と同一層上に形成され、第１配線と磁気記憶膜を電気的に接続する電極膜を備える。
２４） 非磁性導電層は、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒから選ばれる金属、あるいはＣｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒを５０ａｔｏｍ％以上含む合金からなる。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の磁気メモリ装置の回路構成に関する第１の実施形態を、図１の回路図を用いて説明する。
【００２６】
本発明の磁気メモリ装置は、構成する複数のメモリセルの夫々に２つ以上のトンネル接合を備える。第１の実施形態ではトンネル接合を２つ備える２重トンネル接合素子１１を用いて説明するが、これを多重トンネル接合に拡張した形態も本発明に含まれる。
【００２７】
図１に示す２重トンネル接合素子１１ａ，１１ｂの構成を１１ａの素子を用いて説明する。素子１１ａは、第１の強磁性磁化固着膜／第１のトンネル絶縁膜／第１磁性層からなるトンネル接合１１ａ−１と、第２の強磁性層／第２のトンネル絶縁膜／第２の強磁性磁化固着膜からなるトンネル接合１１ａ−２を備える。これらが順次積層されると、第１の強磁性磁化固着膜／第１トンネル絶縁膜／第１磁性層／非磁性導電層／第２磁性層／第２トンネル絶縁膜／第２の強磁性磁化固着膜のような積層順となる。
【００２８】
第１及び第２強磁性磁化固着膜は、磁化が固定された強磁性膜であり、信号磁界の中でもその磁化は変化しない。第１及び第２磁性層は、間に挿入される非磁性導電層が第１及び第２磁性層の互いの磁化を常に反強磁性結合させる。第１及び第２磁性層、及び非磁性導電層をまとめて磁化記憶膜とするが、信号磁界の印加によって磁化の向きが変わるのは第１及び第２磁性層である。
【００２９】
このトンネル接合素子１１ａ，１１ｂの記憶情報の差動検出について、図１のトンネル接合素子１１ａを用いて説明する。情報の記憶は、常に各トンネル接合１１ａ−１，１１ａ−２の一方が低抵抗ＲP、他方が高抵抗ＲAPとなるように行う。ここで、低抵抗ＲPは、同じトンネル接合を構成する磁性層と強磁性磁化固着膜の磁化が互いに平行の状態での抵抗であり、高抵抗ＲAPは強磁性層と強磁性固着膜の磁化が互いに反平行の状態での抵抗である。
【００３０】
このトンネル接合１１ａ−１，１１ａ−２に互いに逆方向のトンネル電流を流すと、各接合を流れるトンネル電流値あるいは負荷電圧の差は和として差動検出できる。互いに逆方向のトンネル電流とは、トンネル接合１１ａ−１では、第１の磁性層から第１のトンネル絶縁膜を介して第１の磁性磁化固着膜へ流れ、トンネル接合１１ａ−２では、第２磁性層から第２のトンネル絶縁膜を介して第２の磁性磁化固着膜へ流れる電流である。あるいは、第１の磁性磁化固着膜から第１のトンネル絶縁膜を介して第１磁性層へ、また、第２の磁性磁化固着膜から第２のトンネル絶縁膜を介して第２磁性層へ流れる電流でもよい。
【００３１】
この２重トンネル接合素子１１ａは、第１の強磁性磁化固着膜がビット線１３へ、第２の強磁性磁化固着膜がビット線１２へ接続されて共通のセンスアンプ１７に接続されるので、互いに逆方向の電流を流すことにより電流差あるいは負荷電圧差の差動検出が可能になる。
【００３２】
記憶膜は図１のトランジスタ１４ａのソース・ドレインに電気接続される。これは、記憶膜を構成する第１磁性層、非磁性導電層、第２磁性層の全て、あるいはいずれかが導電層を介してソース・ドレインに電気接続される構成とできる。
【００３３】
ビット線１２、１３には２重トンネル接合素子１１ａと同じ構成を持つ他の２重トンネル接合素子、例えば、図１の２重トンネル接合素子１１ｂが素子１１ａと同じ形式で並列接続される。また、その２重トンネル接合素子１１ｂの記憶膜とセルトランジスタ１４ｂとの接続も２重トンネル接合素子１１ａのそれと同様に行う。
【００３４】
同じビット線１２，１３に接続されるトンネル接合素子は２個以上複数設けることが可能であり、図１のビット線１２、１３の伸びる方向にアレイ状に配置される。また、図１の同じビット線に接続されるメモリセルのセルトランジスタ１４ａ，１４ｂは、ソース・ドレインの多端がパストランジスタ１５のソース・ドレインに共通接続される。各セルトランジスタのゲートは対応するワード線１６ａ，１６ｂに接続される。この際、図示しないが、ワード線の長さ方向にアレイ状に配置されたメモリセルのセルトランジスタのゲート電極は同一のワード線に共通接続することができる。
【００３５】
第１の実施形態では、１トランジスタと２重トンネル接合素子によって１メモリセルを構成して差動方式を実現することができ、参照セルを用いる必要がなくなるとともに、ビットサイズの縮小に大きく寄与でき、メモリ装置の大容量化が可能である。また、セルトランジスタのバラツキの問題を低減できるためノイズを大幅に低減でき、その結果従来のＭＲＡＭに比べ１０倍以上大きなＳ／Ｎ比が得られる。また、２重以上の多重トンネル接合を用いるためＴＭＲのバイアス依存性も小さい。また、記憶膜が反強磁性的に結合した第１及び第２の強磁性層を備えているため反磁界が小さく、メモリセルが小さくなっても小電流で効率的な書き込みが可能であるため消費電力の小さい大容量不揮発メモリを提供できる。
（第２の実施の形態）
第２の実施形態では、第１の実施形態において説明した回路を構成するメモリ装置の構造と、磁気情報の書き込み／読み出しについて図２の断面図を用いて説明する。尚、図２のうち、図１と同一の構成には同一の符号を付し、その詳細な説明は省略する。
【００３６】
本実施形態の２重トンネル接合素子１１は、第１の強磁性磁化固着膜２１／第１のトンネル絶縁膜２２／第１磁性層２３／非磁性導電層２４／第２磁性層２５／第２のトンネル絶縁膜２６／第２の強磁性磁化固着膜２７が順次積層形成され、第１磁性層２３／非磁性導電層２４／第２磁性層は記憶膜２８を構成する。この素子１１は、第１の強磁性磁化固着膜２１／第１のトンネル絶縁膜２２／第１磁性層２３によって第１のトンネル接合が、第２磁性層２５／第２のトンネル絶縁膜２６／第２の強磁性磁化固着膜２７によって第２のトンネル接合が構成されている。記憶膜２８は３層構造であるが、さらに多層膜とすることも可能である。尚、図２乃至図４、図６及び図７中のハッチング（斜線）を付した箇所は層間絶縁膜である。
【００３７】
記憶膜２８を構成する第１及び第２磁性層２３、２５は互いに反強磁性的に磁気結合している。つまり、第１及び第２磁性層２３、２５の磁化は互いに逆向きに保持され、外部磁界によって反転した後も互いの磁化は逆向きに維持される。このような反強磁性的磁気結合は、第１及び第２磁性層２３，２５間へ薄い非磁性導電層２４を挿入することにより実現できる。
【００３８】
第１及び第２強磁性層に交換結合を促す非磁性導電層２４の材料は公知のものから選択可能であるが、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒやこれらの一つを５０ａｔｏｍ％以上含む合金などを用いることが望ましい。特に、Ｒｕ，Ｒｅ，Ｉｒは反強磁性交換結合が強く、しかも薄い膜厚で反強磁性交換結合が得られるので好ましい。
【００３９】
また、低い電流磁界による磁化反転を促すためには、反強磁性結合した２つの磁性層は互いに磁化の値が異なることが望ましい。そのために、第１及び第２磁性層の膜厚が異なるか、あるいは異なる材料の磁性層を用いることが好ましい。
【００４０】
第１及び第２の強磁性磁化固着膜２１、２７の磁化は図２に示すように、互いに同じ方向に固着されるており、反強磁性結合した第１及び第２磁性層２３、２５の磁化が図２の“１”の状態から“０”の状態へ反転することで、このメモリセルの記憶情報の変更が行われる。
【００４１】
図２の“１”の状態は、第１の強磁性磁化固着膜２１と第１磁性層２３の磁化の向きが互いに反平行であるから第１トンネル接合が高抵抗ＲAP、第２磁性層２５と第２強磁性磁化固着膜２７の磁化の向きが互いに平行であるから第２のトンネル接合は低抵抗ＲPとなる。これに対し、図２の“０”の状態は、第１の強磁性磁化固着膜２１と第１磁性層２３の磁化の向きが互いに平行であるから第１のトンネル接合は低抵抗ＲP、第２磁性層２５と第２強磁性磁化固着膜２７の磁化の向きが互いに反平行であるから第２トンネル接合の抵抗は高抵抗ＲAPとできる。
【００４２】
次に、このような記憶情報の書き込み方法について説明する。情報を記憶させるには、図２のワード線（ＷＬ）２９，３０に信号電流を流することで行う。ＷＬ２９は、図２の紙面の左右方向に長く伸び、ＷＬ３０は紙面の垂直方向に長く伸びている。この両者に信号電流を流すことでその交点での２重トンネル接合素子１１のみに情報が記憶される。図２に示すように、記憶膜２８はセルトランジスタ１４のソース・ドレイン３１の一方に導電性材料からなるコンタクト柱（配線）を介して接続され、セルトランジスタ１４の他方のソース・ドレイン３１は図１のパストランジスタ１５に接続される。記憶動作を行う際にはセルトランジスタのゲート３２をオフさせればトンネル接合に電流は流れない。尚、記憶膜２８とソース・ドレイン３１の一方を接続するコンタクト柱は、図２に点線で示すように、紙面より手前あるいは奥に位置し、ビット線１３及びワード線２９と層間絶縁膜を介して交差する。
【００４３】
次に、メモリセルの記憶情報を読み出す手段について説明する。図２に示すセルトランジスタ１４のゲート３２をオン状態にすることによって、２重トンネル接合に互いに逆方向のトンネル電流を流し、それに伴う電流または電圧降下をビット線（ＢＬ）１２、１３を経由して図１のセルアンプ１４において差動検出する。信号電圧は上述の“１”，“０”に対応してΔＶ（＝（ＲAP―ＲP）Ｉd）または−ΔＶとなり、ＴＭＲの大きさそのものを信号として利用できることになる。このため非常に大きなＳ／Ｎ比が得られる。尚、図２の１０はシリコン等の半導体基板を示し、３１はソース・ドレイン電極を示す。
【００４４】
また、図１に示す縦に積層した２重トンネル接合はビットサイズの縮小に大きく寄与できる。また、反強磁性結合した２つの磁性層２３、２５に軟磁性層を用いると、保磁力が小さくなるため、磁気情報を書き込むのに必要な磁界が小さく、素子サイズが小さくなっても記憶電流は大きくならず低消費電力型である。
【００４５】
さらにまた、第１の実施形態と同様に、参照セルを使用せず、またトランジスタやトンネル接合素子のバラツキを考慮する必要がないのでコストを著しく低減できる。
【００４６】
読み出し感度を大きくするためには第１及び第２強磁性磁化固着膜や第１及び第２磁性層の磁性材料に磁気抵抗効果の大きい材料を用いることが望ましい。従って、磁性層２３、２５、強磁性磁化固着膜２１、２７はＣｏ，Ｆｅ，ＣｏＦｅ、ＣｏＮｉ，ＣｏＦｅＮｉ，ＦｅＮｉ合金などの磁性体、およびＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅなどのハーフメタルなどを用いることができる。ハーフメタルは一方のスピンバンドにエネルギーギャップが存在するのでスピン分極率が大きく、これを用いるとより大きな磁気抵抗効果を得ることができ、結果としてより大きな信号出力が得られる。
【００４７】
また、強磁性磁化固着膜２１、２７の磁化を固着する手段には公知の様々な手段を用いることが可能である。例えば、記憶膜２８の磁性層２３，２５の磁化反転に必要な合成磁界よりも抗磁界の高い強磁性材料を強磁性磁化固着膜２１、２７に用いる手段、また、反強磁性膜を強磁性磁化固着膜２１、２７に接触配置させて反強磁性膜と強磁性磁化固着膜との交換結合を利用して強磁性磁化固着膜の磁化を固着する手段、反強磁性膜に替えて硬質磁性膜を接触配置させてその漏洩磁界によって強磁性磁化固着膜２１、２７の磁化を固定する手段等がある。交換結合に用いる反強磁性膜材料としてはＦｅＭｎ，ＩｒＭｎ，ＰｔＭｎなど、通常のスピンバルブＧＭＲで用いられているものを使用することができる。
【００４８】
また、トンネル絶縁膜２２、２６としてはＡｌ2Ｏ3，Ｔａ2Ｏ5，酸化シリコン，ＭｇＯなど種々の絶縁性非磁性材料を用いることができる。これらの膜厚の好ましい範囲は５オングストロームから３０オングストロームである。
【００４９】
さらに、以上説明したような磁気素子用薄膜は分子線エピタキシー（ＭＢＥ）法、各種スパッタ法、蒸着法など通常の薄膜形成装置を用いて作製することができる。また、実施形態に示すような構造は微細加工技術と多層配線技術を用いて作製することができる。
【００５０】
（第３の実施の形態）
第３の実施形態では、第１及び第２の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み/読み出しについて図３の断面構造と回路の略式図を用いて説明する。図３のうち、図１及び図２と同一の構成については同一の符号を付し、その詳細な説明は省略する。
【００５１】
この実施形態では、ビット線１２、１３の一方、図３ではビット線１３とセンスアンプ１７を、トランジスタ３３を介して接続した回路である。これによって図２では２本あったワード線２９、３０の一本を省略できる。すなわち、情報書き込み時にはビット線１２とワード線３４に電流を流し、同時にトランジスタ３３をオフ状態にしておく。これによってビット線１２に流した電流はトンネル接合を流れず書き込み用磁界発生のみの役割を果たす。
【００５２】
尚、読み出し時にはトランジスタ３３をオン状態にすることで、２重トンネル接合素子１１の２つのトンネル接合には互いに逆方向のトンネル電流を流すことができ上述の差動検出が可能である。
【００５３】
このように、トランジスタ３３の挿入によりワード線を１本省略することができ、配線層の数を減らすことができる。
【００５４】
（第４の実施の形態）
第４の実施形態では、第１の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み/読み出しについて図４の断面構造と回路の略式図を用いて説明する。尚、図４の中の図１乃至図３と同一の構成については同一の符号を付し、その詳細な説明は省略する。
【００５５】
第４の実施形態では、図４に示すように、トランジスタ１４のソース・ドレイン３１の一方と記憶膜２８との接続をビット線１２と磁性電極３５とを介して行う。これは、図２に示す第２のトンネル絶縁膜２６及び第２の強磁性磁化固着膜２７に穴を設け、その穴に絶縁物を埋め込むことにより作成する。また、強磁性電極３５に替えて非磁性導電膜を用いてもよく、この場合には、強磁性磁化固着膜２７の成膜とは別に非磁性導電膜の堆積と加工が必要になる。
【００５６】
図４に示すような構成により、磁気情報の書き込み時にはビット線１２とワード線３４に電流を流し、ビット線１３に接続されたスイッチをオフ状態にしておけば２重トンネル接合１１にトンネル電流は流れず、ビット線１２とワード線３４を流れる２つの電流の合成磁界により記憶膜２８への磁気情報の書き込みが可能である。
【００５７】
また、記憶情報の読み出しには、図４のトランジスタ３３をオン状態にしてビット線１２、１３に電流が流れるようにしておき、トランジスタ１４をオン状態にすることで、２重トンネル接合１１へ通電することができ、第１の実施形態で説明した各接合へ逆方向電流を流すことが可能になる。
（第５の実施形態）
第１乃至第４の実施形態では、メモリセルにトランジスタとトンネル接合素子を用いた場合の構造・回路構成について説明したが、第５の実施形態では、セルトランジスタの代わりにセルダイオードを用いた回路構成について図５の回路図を用いて説明する。尚、図５のうち、図１乃至図４と同一の構成には同一の符号を付し、その詳細な説明は省略する。
【００５８】
図５は図１におけるセルトランシスタ１４ａ、１４ｂをダイオード５１ａ，５１ｂで置き換えた場合の電気回路である。但し、ダイオードはセル選択機能がないのでそれを可能にするように図５ではビット線（ＢＬ）１２，１３の一端に選択トランジスタ５５，５６を設けている。この選択トランジスタ５５，５６は各ビット線に一個設ければ良く、各メモリセルにセルトランジスタを設けるのに比べてメモリ装置の大容量化への悪影響は少ない。
【００５９】
この回路における読み出し動作は、セルトランジスタ１４がダイオード５１に代わる以外は図１において説明したものと同様であり、詳細な説明は省略する。
【００６０】
また、書き込み動作は、図５に示していない磁気情報書き込み用ワード線とＢＬ１２、１３のいずれかに電流を流して行うことができる。ＢＬ１２，１３に流した電流はダイオード５１を用いることでトンネル接合素子１１に流れることなく磁界発生にのみ寄与する。勿論、互いに直交する磁気情報書き込み用ワード線を２本用いてもよい。
（第６の実施の形態）
第６の実施形態では、第５の実施形態において説明した回路を構成するメモリセルの構造と、その磁気情報の書き込み・読み出しについて図６の断面構造と回路の略式図を用いて説明する。尚、図６のうち図１乃至図５と同一の構成については、同一の符号を付しその詳細な説明は省略する。
【００６１】
図６の例ではダイオード５１は２重トンネル接合素子１１の記憶膜２８の上部に形成されている。ダイオード５１はｐｎ接合ダイオード、金属と半導体との接触を利用するショットキーダイオード、その他の周知のダイオード等を用いることができ、基本的に２つの層の接合において順方向電圧の印加により電流が流れ、逆方向電圧の印加によって電流が流れない特性をもつ。図６では記憶用ＷＬ３４と上部ＢＬ１２に電流を流してその合成磁界を用いて記憶情報の書き込みを行う。このときダイオード５１が存在するために２重トンネル接合素子には電流は流れない。
【００６２】
記憶情報の読み出しは図６のダイオード５１と２つのＢＬ１２、１３を選択することで差動検出することが可能である。
（第７の実施の形態）
第７の実施形態では、第５の実施形態において説明した回路を構成するメモリ装置の他の構造と、その磁気情報の書き込み・読み出しについて図７の断面構造と回路の略式図を用いて説明する。尚、図７のうち図１乃至図６と同一の構成については、同一の符号を付しその詳細な説明は省略する。
【００６３】
図７には２重トンネル接合素子１１の下部にダイオード５１を形成した断面構造を示す。この構造では、下ビット線１３が図７の紙面垂直方向に長く伸び、上下ビット線１２，１３に電流を流して合成磁界を発生させることで記憶膜２８への書き込みを行う。このときやはりダイオード５１があるために２重トンネル接合素子１１には電流が流れない。読み出しはダイオードに接続する図７で紙面垂直方向に伸びるＷＬ５３、またＢＬ１２，１３を選択することで行うことができる。
【００６４】
第５乃至第７の実施形態で説明したダイオード５１を用いれば、その抵抗を調整することによって読み出し電流を調整できる。例えばダイオードの抵抗を大きくすれば読み出し電流は小さくなり、結果としてバイアス電圧が小さくなりＴＭＲ効果の低下を抑制できるという大きな利点をもたらす。尚、このようなバイアス電圧の調整はトランジスタをスイッチ素子として用いた第１乃至４の実施形態の場合も同様である。
【００６５】
以上説明した第２乃至第４、第６、第７の実施形態では、メモリセル内のトンネル接合素子に各層が基板面の垂直方向に積層形成された２重トンネル接合素子を用いたが、本発明のトンネル接合素子はこれに限られず、種々変更可能である。つまり、２重以上の多重トンネル素子にも適用可能である。また、必ずしも積層形成される必要はなく、本発明の趣旨を逸脱しない範囲で構造の変更が可能である。
【００６６】
また、第三の発明において述べたように、２つの１重トンネル接合を用いて、常に一方のトンネル接合が低抵抗ＲP、他方のトンネル接合が高抵抗ＲAPの関係を保つよう構成し、非磁性導電層において分岐する、第１トンネル接合を流れる電流と第２トンネル接合を流れる電流との電流差あるいは負荷電圧差を差動検出する方式の磁気メモリ装置も本発明の範囲内にある。
【００６７】
第三の発明の磁気メモリ装置では、メモリセルを非磁性導電層と接続する１つのトランジスタと２つのトンネル接合素子によって構成できるので、トランジスタ数を減らすことができ、スイッチ（トランジスタあるいはダイオード）のばらつきの問題と１セルの面積の縮小を実現可能である。また、Ｓ/Ｎ比に優れた特性を備えることができる。
【００６８】
第三の発明の磁気メモリ装置を実現する構造としては、非磁性導電層に接続する第１トンネル接合と第２トンネル接合を磁性層間の反強磁性結合がなくなる程度に離間して形成することができる。機能的には、既に述べた第１乃至第７の実施形態と異なり、非磁性導電膜による第１及び第２磁性層の反強磁性結合を用いず、これらの磁性層の磁化反転を独立に制御して、常に一方のトンネル接合が低抵抗ＲP、他方のトンネル接合が高抵抗ＲAPの関係をもたせることで差動検出を実現する。従って、両強磁性層の磁化反転に必要な書き込み線がトンネル接合毎に必要になる。
【００６９】
その他、本発明は以上述べた趣旨を逸脱しない範囲で、第１乃至第７の実施形態をもとに様々に変更、組み合わせ可能である。
【００７０】
【発明の効果】
本発明の磁気メモリ装置は、１スイッチ（トランジスタやダイオード）と２つのトンネル接合を利用して差動方式を実現することができ、優れたＳ/Ｎ比を実現可能である。また、ビットサイズの縮小に大きく寄与でき、記憶容量の大型化が可能である。また、トランジスタやダイオードのバラツキの問題を低減できるためノイズを大幅に低減できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を説明するための回路図。
【図２】 本発明の第２の実施形態を説明するための断面構造及び一部回路の略式図。
【図３】 本発明の第３の実施形態を説明するための断面構造及び一部回路の略式図。
【図４】 本発明の第４の実施形態を説明するための断面構造及び一部回路の略式図。
【図５】 本発明の第５の実施形態を説明するための回路図。
【図６】 本発明の第６の実施形態を説明するための断面構造及び一部回路の略式図。
【図７】 本発明の第７の実施形態を説明するための断面構造及び一部回路の略式図。
【図８】 本発明の従来の磁気メモリ装置の回路図。
【符号の説明】
１ａ，１ｂ，１１ａ−１，１１ａ−２，１１ｂ−１，１１ｂ−２…トンネル接合素子
２，１２，１３…ビット線
３、１６ａ，１６ｂ…セル選択用ワード線
４ａ，４ｂ，１４ａ，１４ｂ…セルトランジスタ
５，１５…パストランジスタ
６．１７…センスアンプ
７…参照セル用ビット線
８…プレート線
１０…半導体等の基板
２９，３０，３４…書き込み用ワード線
３１…ソース・ドレイン電極
３２…ゲート電極
３３，５５，５６…スイッチトランジスタ
５１，５１ａ，５１ｂ…ダイオード
Claims (19)
- 磁化方向が固定された第１強磁性磁化固着膜と、
前記第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜と、
前記第１トンネル絶縁膜を介して前記第１強磁性磁化固着膜と対向配置され、外部磁界により磁化の向きが変わる第１磁性層、前記第１強磁性層と反強磁性結合し、前記外部磁界により磁化の向きが変わる第２磁性層、及び前記第１及び第２強磁性層間に配置され前記第１及び第２磁性層を反強磁性結合させる非磁性導電層を備えた磁気記憶膜と、
前記磁気記憶膜に近接配置された第２トンネル絶縁膜と、
前記第２トンネル絶縁膜を介して前記第２磁性層に対向配置された第２強磁性磁化固着膜とを備えるトンネル接合素子、
前記磁気記憶膜に電気接続するセルスイッチ、
前記第１強磁性磁化固着膜に電気接続する第１ビット線、及び
前記第２強磁性磁化固着膜に電気接続する第２ビット線を備え、
前記磁気記憶膜と前記第１強磁性磁化固着膜との間を流れる第１トンネル電流と、前記磁気記憶膜と前記第２強磁性磁化固着膜との間を流れる第２トンネル電流との電流差、あるいは負荷電圧差を差動方式で検出することを特徴とする磁気メモリ装置。 - 前記第１強磁性磁化固着膜、前記第１トンネル絶縁膜、前記第１磁性層、前記非磁性導電層、前記第２磁性層、前記第２トンネル絶縁膜、及び前記第２強磁性磁化固着膜は積層形成されていることを特徴とする請求項１に記載の磁気メモリ装置。
- 前記セルスイッチはトランジスタであり、前記磁気記憶膜は当該トランジスタのソース・ドレイン電極の一方に電気接続されていることを特徴とする請求項１及び２のいずれかに記載の磁気メモリ装置。
- 前記第１及び第２ビット線はセンスアンプに接続されていることを特徴とする請求項１及び３のいずれかに記載の磁気メモリ装置。
- 前記トンネル接合素子及び前記トランジスタからなるメモリセルを行方向及び列方向にアレイ状に備ることを特徴とする請求項３に記載の磁気メモリ装置。
- 前記セルスイッチのワード線は前記列方向に伸び、前記第１及び第２ビット線は前記行方向に伸び、前記ワード線並びに前記第１及び第２ビット線を複数本備えることを特徴とする請求項５に記載の磁気メモリ装置。
- 前記列方向に並ぶ複数の前記トランジスタのゲート電極は一本の前記ワード線に共通接続されていることを特徴とする請求項６記載の磁気メモリ装置。
- 前記行方向に並ぶ複数の前記トンネル接合素子の第１の強磁性磁化固着膜は前記第１ビット線に共通接続され、第２の強磁性磁化固着膜は前記第２ビット線に共通接続されていることを特徴とする請求項６記載の磁気メモリ装置。
- 前記第１及び第２ビット線は前記トンネル接合素子を上下から挟み、互いに交差する磁気書き込み用配線を２本備えることを特徴とする請求項１記載の磁気メモリ装置。
- 前記第１及び第２ビット線のいずれかとセンスアンプとの間にスイッチを備え、前記スイッチと接続される配線は別の配線と交差する磁気書き込み用配線を備えることを特徴とする請求項４記載の磁気メモリ装置。
- 前記第１磁性層及び前記第２磁性層のうち基板主面より離れて形成された膜と同一層上に形成され、前記セルスイッチと前記磁気記憶膜を電気的に接続する電極膜を備えることを特徴とする請求項１に記載の磁気メモリ装置。
- 前記セルスイッチはダイオードであり、前記磁気記憶膜は当該ダイオードに電気接続されていることを特徴とする請求項１及び２のいずれかに記載の磁気メモリ装置。
- 前記非磁性導電層は、Ｃｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒから選ばれる金属、あるいはＣｕ，Ｒｕ，Ｃｒ,Ｒｅ，Ｉｒを５０ａｔｏｍ％以上含む合金からなることを特徴とする請求項１に記載の磁気メモリ装置。
- 前記第１及び第２の強磁性層の厚さが互いに異なることを特徴とする請求項１に記載の磁気メモリ装置。
- 前記第１及び第２の強磁性層は、互いに磁気モーメントの異なる磁性材料からなることを特徴とする請求項１に記載の磁気メモリ装置。
- 磁化方向が固定された第１強磁性磁化固着膜、前記第１強磁性磁化固着膜と近接配置された第１トンネル絶縁膜、及び前記第１トンネル絶縁膜を介して前記第１強磁性磁化固着膜と対向配置され外部磁界によって磁化の向きが変わる第１磁性膜を備え、前記第１磁性膜の磁化の向きが前記第１強磁性磁化固着膜の磁化の向きと略平行状態で電気抵抗が低く、前記第１強磁性膜の磁化の向きが前記第１強磁性磁化固着膜の磁化の向きと略反平行状態で電気抵抗が高い第１トンネル接合部と、
磁化方向が固定された第２強磁性磁化固着膜、前記第２強磁性磁化固着膜と近接配置された第２トンネル絶縁膜、及び前記第２トンネル絶縁膜を介して前記第２強磁性磁化固着膜と対向配置され、外部磁界によって磁化の向きが変わる第２磁性膜を備え、前記第２磁性膜の磁化の向きが前記第２強磁性磁化固着膜の磁化の向きと略平行状態で電気抵抗が低く、前記第２磁性膜の磁化の向きが前記第２強磁性磁化固着膜の磁化の向きと略反平行状態で電気抵抗が高い第２トンネル接合部と、
前記第１及び前記第２磁性膜を電気的に接続する非磁性導電膜と、
前記非磁性導電膜に電気接続するセルスイッチと、
前記第１強磁性磁化固着膜に電気接続する第１ビット線と、
前記第２強磁性磁化固着膜に電気接続する第２ビット線とを備え、
前記第１磁性膜の磁化と前記第２磁性膜の磁化は互いに逆向きに維持され、
前記第１磁性膜と前記第１強磁性磁化固着膜との間を流れる第１トンネル電流と、前記第２磁性膜と前記第２強磁性磁化固着膜との間を流れる第２トンネル電流との電流差、あるいは負荷電圧差を差動方式で検出することを特徴とする磁気メモリ装置。 - 前記第１及び第２トンネル接合部、及び前記セルスイッチから構成されるメモリセルを行方向及び列方向にアレイ状に備えることを特徴とする請求項１６記載の磁気メモリ装置。
- 前記第１トンネル接合部及び前記第２トンネル接合部は、常に一方の抵抗が高抵抗であり他方の抵抗が低抵抗であることを特徴とする請求項１６記載の磁気メモリ装置。
- 前記第１トンネル接合部及び前記第２トンネル接合部は、前記第１及び第２磁性膜間に前記非磁性導電膜が配置されるように積層形成され、前記非磁性導電膜は前記第１及び第２磁性膜を反強磁性結合させることを特徴とする請求項１６記載の磁気メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075168A JP3868699B2 (ja) | 2000-03-17 | 2000-03-17 | 磁気メモリ装置 |
| US09/735,629 US6473336B2 (en) | 1999-12-16 | 2000-12-14 | Magnetic memory device |
| KR10-2000-0076912A KR100418537B1 (ko) | 1999-12-16 | 2000-12-15 | 자기 메모리 장치 |
| EP00311242A EP1109170B1 (en) | 1999-12-16 | 2000-12-15 | Magnetic memory device |
| DE60009431T DE60009431T2 (de) | 1999-12-16 | 2000-12-15 | Magnetische Speicheranordnung |
| KR10-2001-0013571A KR100436671B1 (ko) | 2000-03-17 | 2001-03-16 | 자기 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075168A JP3868699B2 (ja) | 2000-03-17 | 2000-03-17 | 磁気メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001266567A JP2001266567A (ja) | 2001-09-28 |
| JP3868699B2 true JP3868699B2 (ja) | 2007-01-17 |
Family
ID=18593099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000075168A Expired - Fee Related JP3868699B2 (ja) | 1999-12-16 | 2000-03-17 | 磁気メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3868699B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10483459B2 (en) | 2017-08-08 | 2019-11-19 | Kabushiki Kaisha Toshiba | Magnetic memory |
| US11798621B2 (en) | 2020-09-09 | 2023-10-24 | Samsung Electronics Co., Ltd. | Resistive memory device and method for reading data in the resistive memory device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4771631B2 (ja) * | 2001-09-21 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| JP4053825B2 (ja) | 2002-01-22 | 2008-02-27 | 株式会社東芝 | 半導体集積回路装置 |
| JP4404182B2 (ja) | 2002-09-25 | 2010-01-27 | Ｔｄｋ株式会社 | 磁気メモリデバイスおよびその読出方法 |
| JP4283011B2 (ja) | 2003-03-13 | 2009-06-24 | Ｔｄｋ株式会社 | 磁気メモリデバイスおよびその読出方法 |
| JP4365604B2 (ja) | 2003-03-24 | 2009-11-18 | Ｔｄｋ株式会社 | 磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法 |
| JP4534441B2 (ja) * | 2003-07-25 | 2010-09-01 | Ｔｄｋ株式会社 | 磁気記憶セル及びこれを用いた磁気メモリデバイス |
| US7289356B2 (en) * | 2005-06-08 | 2007-10-30 | Grandis, Inc. | Fast magnetic memory devices utilizing spin transfer and magnetic elements used therein |
| US7257019B2 (en) * | 2005-11-17 | 2007-08-14 | Macronix International Co., Ltd. | Systems and methods for a magnetic memory device that includes a single word line transistor |
| US7577018B2 (en) | 2006-03-07 | 2009-08-18 | Tdk Corporation | Readout circuit of magnetic memory |
| JP5392568B2 (ja) * | 2007-12-14 | 2014-01-22 | 日本電気株式会社 | 不揮発性ラッチ回路及びそれを用いた論理回路 |
| JP5490167B2 (ja) * | 2012-03-23 | 2014-05-14 | 株式会社東芝 | 磁気メモリ |
-
2000
- 2000-03-17 JP JP2000075168A patent/JP3868699B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10483459B2 (en) | 2017-08-08 | 2019-11-19 | Kabushiki Kaisha Toshiba | Magnetic memory |
| US11798621B2 (en) | 2020-09-09 | 2023-10-24 | Samsung Electronics Co., Ltd. | Resistive memory device and method for reading data in the resistive memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001266567A (ja) | 2001-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6845038B1 (en) | Magnetic tunnel junction memory device | |
| US6480411B1 (en) | Magnetoresistance effect type memory, and method and device for reproducing information from the memory | |
| US6381171B1 (en) | Magnetic element, magnetic read head, magnetic storage device, magnetic memory device | |
| JP4896341B2 (ja) | 磁気ランダムアクセスメモリ及びその作動方法 | |
| JP3589346B2 (ja) | 磁気抵抗効果素子および磁気抵抗効果記憶素子 | |
| KR100581299B1 (ko) | 자기 저항 효과 소자 및 이것을 갖는 자기 메모리 | |
| US6473336B2 (en) | Magnetic memory device | |
| US7532504B2 (en) | Spin injection magnetic domain wall displacement device and element thereof | |
| US8040724B2 (en) | Magnetic domain wall random access memory | |
| US8411494B2 (en) | Three-dimensional magnetic random access memory with high speed writing | |
| EP1345231A1 (en) | Double magnetic tunnelling junction cell with reference layers dynamically set | |
| JP2004179183A (ja) | 磁気抵抗効果素子および磁気メモリ | |
| JP2007266498A (ja) | 磁気記録素子及び磁気メモリ | |
| US20010021124A1 (en) | Magneto-resistive device and magneto-resistive effect type storage device | |
| JP3897348B2 (ja) | 固体磁気素子及び固体磁気素子アレイ | |
| JP3868699B2 (ja) | 磁気メモリ装置 | |
| JP4125465B2 (ja) | 磁気メモリ装置 | |
| JP3977576B2 (ja) | 磁気メモリ装置 | |
| WO2011081051A1 (ja) | 磁気メモリセル及び磁気メモリ | |
| JP2004079632A (ja) | 半導体集積回路装置 | |
| US7227771B2 (en) | Magnetoresistive effect element and magnetic memory device | |
| JP2003229544A (ja) | 磁気記憶装置 | |
| JP3891511B2 (ja) | 磁性薄膜メモリ及びその記録再生方法 | |
| JP2007095765A (ja) | 多値記録スピン注入磁化反転素子およびこれを用いた装置 | |
| JP2002299574A (ja) | 磁気記憶素子、磁気記憶装置および携帯端末装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040802 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061011 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |