KR100436671B1 - 자기 메모리 장치 - Google Patents

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KR100436671B1
KR100436671B1 KR10-2001-0013571A KR20010013571A KR100436671B1 KR 100436671 B1 KR100436671 B1 KR 100436671B1 KR 20010013571 A KR20010013571 A KR 20010013571A KR 100436671 B1 KR100436671 B1 KR 100436671B1
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가부시끼가이샤 도시바
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    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Abstract

자기 메모리 장치는 제1 및 제2 터널 접합부와 스위치로 이루어진 메모리 셀을 포함하는데, 각각의 제1 및 제2 터널 접합부는 자화 방향이 고정된 고착층 및 자화 방향이 외부 자계에 따라 변화하는 기록층의 적층으로 형성된다. 제1 데이터 라인은 제1 터널 접합부의 제1 단부에 접속된다. 제2 데이터 라인은 제2 터널 접합부의 제1 단부에 접속된다. 비트 라인은 스위치를 통해 제1 터널 접합부의 제2 단부 및 제2 터널 접합부의 제2 단부에 접속된다.

Description

자기 메모리 장치{MAGNETIC MEMORY DEVICE}
본 발명의 출원은 기초 출원인 1999년 12월 16일에 출원된 일본 특허 출원 번호 11-357469와, 2000년 11월 16일에 출원된 일본 특허 출원 번호 12-344274를 우선권 주장하며, 이들 우선권의 전체 내용은 참조로서 본 발명에 일체화된다.
본 발명은 강자성체를 사용한 정보 기록 기술에 관한 것으로, 특히 자기 터널 접합을 이용한 자기 메모리 장치에 관한 것이다.
자기 랜덤 액세스 메모리(이후로는 MRAM으로 간략화하기로 함)는 정보 기록 매체로서 강자성체의 자화 방향을 이용하여, 임의의 시간에 정보를 재기입하고, 유지하고, 판독할 수 있는 고체 상태 메모리(solid state memory)의 형태이다. 이 MRAM은 강자성체의 자화 방향이 기준 방향과 평행한지 반평행한지에 따라, 2진 코딩된 정보 "1" 및 "0"을 대응시킴으로써 정보를 기록한다.
정보를 기록하는 것은 각 셀의 강자성체의 자화 방향을, 사선(cross stripe) 형태로 배치된 기입 라인에 전류를 공급하여 생성된 자계에 의해 전환시킴으로써 기입된다. 저장하는 동안의 전력 소모는 원리적으로 제로이다.
저장된 정보는 메모리 셀의 전기적 저항이, 셀을 구성하는 강자성체의 자화 방향과 감지 전류의 방향간의 상대적 각도에 따라 변하거나, 또는 다수의 강자성층들 간의 자화의 상대각에 따라 변하는 현상, 소위 자기 저항 효과(magneto resistance effect)를 이용하여 판독된다.
MRAM은 종래의 반도체 메모리와의 비교를 행할 때 다음의 이점을 갖는다.
(a) 완전한 비휘발성이고, 1015이상의 내구(endurance) 사이클이 가능하다.
(b) 비파괴적 판독이 가능하고, 리프레시 동작이 필요하지 않아서, 판독 사이클을 줄일 수 있게 한다.
(c) 방사선에 대한 내성이 전하 저장형 메모리 셀에 비해 강하다.
MRAM에 대한 단위 면적 당 집적도와, 기입 및 판독 시간이 DRAM의 단위 면적 당 집적도와, 기입 및 판독 시간과 거의 같다고 예측된다. 따라서, 중요한 비휘발성의 특징을 이용하여, 휴대 디지털 오디오 기기용의 외부 메모리 장치, 무선 IC 카드, 및 이동 퍼스널 컴퓨터(PC)에 MRAM을 응용하는 것이 더 기대된다.
실용적인 사용을 위해 현재 논의되는 1Mb의 기록 용량을 갖는 MDRAM에서는 거대 자기 저항 효과(Giant Magnetro-Resistance; 이후로는 GMR 효과로 약칭함)가 저장된 정보를 판독하기 위해 채택된다. GMR 효과를 나타내는 소자(이후로는 GMR 소자로 약칭함)를 사용한 MRAM의 예는 IEEE Trans. Mag., 33,3289(1997)에 개시되어 있다.
비결합 NiFe/Cu/Co로 이루어진 3층 막의 GMR 효과의 값은 대략 6% 내지 8%이다. 예를 들어, 상술된 의사스핀-밸브(PseudoSpin-Valve) 구조를 이용한 MRAM 셀에서, 기록된 정보의 판독 동안 자기 방향의 편차가 제어되고, 이에 따라 5% 이상의 저항 변화를 효과적으로 얻을 수 있다. 그러나, 일반적으로 GMR 소자의 시트 저항은 대략 수십 Ω/μ㎡이다. 따라서, 100 Ω/μ㎡의 시트 저항 및 5%의 저항 변화율이 가정되는 경우에도, 10mA의 감지 전류에 관계하는 출력 신호는 5mV일 뿐이다. 현재, 실용적으로 이용할 수 있는 MOS 타입 전계 효과 트랜지스터에서, 소스-드레인 전류 Ids의 값은 채널 폭 W와 채널 길이 L 간의 비에 비례하므로, Ids의 값은 W=3.3, L=1일 때, 약 0.1mA이다. 따라서, 여기에서 이용되는 10㎃의 감지 전류값은 서브-미크론의 치수를 갖는 트랜지스터와 밀접한 관련이 있다.
이러한 문제점을 해결하기 위해, GMR 소자를 이용한 MRAM 셀에서, 다수의 GMR 소자를 직렬로 접속한 후, 데이터 라인을 구성하는 방법을 채용한다 (예를 들어, IEEE Trans. Comp. Pac. Manu. Tech. pt.A, 17,373 (1994) 참조). 그러나, 메모리셀이 직렬로 접속되는 경우, 판독중의 전력 소비 효율이 현저하게 저하된다는단점이 있다.
이러한 문제점을 해결하기 위해, GMR 효과 대신에 강자성 터널 효과(Tunnel Magneto-Resistance: 이하, TMR 효과로 약칭함)를 이용하는 방법이 제안되었다. TMR 효과를 나타내는 소자(이하, TMR 소자로 약칭함)는 주로 강자성층(1), 절연층, 및 강자성층(2)으로 이루어지는 3층막으로 구성되며, 절연 장벽을 통해 전류가 흐른다. 터널 저항값은 2개의 강자성 금속층의 자화 방향 간의 상대각의 코사인에 비례하여 변하며, 2개의 자화 방향이 서로 완전히 반대 방향인 경우에 최대값을 얻을 수 있다.
예를 들어, NiFe/Co/Al2O3/Co/NiFe의 터널 접합에서, 50Oe 이하의 낮은 자기장에서 25%를 초과하는 자기 저항비가 발견된다 (예를 들어, IEEE Trans. Mag., 33,3553 (1997) 참조). TMR 소자의 셀 저항값은 전형적으로 접합 면적(㎛2) 당 104Ω 내지 106Ω이다. 따라서, 저항값이 10㏀이고, 1㎛2의 셀에서 자기 저항비가 25%인 것으로 가정하면, 10㎂의 감지 전류에서 25㎷의 셀 판독 신호가 얻어진다.
TMR 소자를 이용하는 MRAM 셀 어레이에서, 다수의 TMR 소자는 데이터 라인 상에서 병렬로 접속된다. 다음에 기재하는 것과 같은 세부 구조들이 채용된다.
(1) 선택 반도체 소자가 각 TMR 소자에 직렬로 배치되는 구조
(2) 다수의 TMR 소자가 병렬로 접속되는 각 데이터 라인마다 선택 트랜지스터가 배치되는 구조; 및
(3) 다수의 TMR 소자가 매트릭스로 배치되고, 선택 트랜지스터가 각 행 데이터 라인이나 각 열 데이터 라인마다 배치되는 구조 (예를 들어, J. Appl. Phys., 81,3758 (1997) 참조).
이러한 구조들 중에서, (1)의 구조는 셀 출력 전압 판독 중의 전력 소비 효율면에 있어서 가장 우수한 특성을 갖는다.
그러나, (1)의 구조를 갖는 MRAM 셀에서는, 판독중에, TMR 소자에 접속된 반도체 소자에 전류를 공급할 필요가 있다. 반도체 소자로는, MOS형 트랜지스터, 트랜지스터를 이용하는 다이오드 소자, 및 pn 접합 또는 쇼트키 접합을 이용하는 다이오드 소자가 이용된다. 따라서, 이러한 반도체 소자의 특성에서 편차가 발생하는 경우, 이러한 편차에 의해 야기되는 잡음은 무시될 수 없다.
예를 들어, MOS 트랜지스터의 경우에서, 소스와 드레인 간의 전압 강하는 0.25㎛의 룰에서 100㎷ 이상에 달한다. 즉, 반도체 소자의 특성에서 10%의 편차가 존재하는 경우, 이러한 편차에 의해 10㎷ 이상의 잡음이 발생된다. 또한, 데이터 라인과 결합된 잡음이나 감지 증폭기의 특성 편차로 인한 잡음과 같이 주변 회로에서 발생되는 잡음을 고려할 때, 잡음 레벨은 10㎷보다 커진다. 약 20㎷ 내지 30㎷의 전류 셀 출력 전압에서, 단 몇 ㏈의 신호 대 잡음비만이 얻어질 수 있다.
신호 대 잡음비를 향상시키기 위해, 종래의 MRAM 셀 어레이에서는, 선택된 하나의 메모리 셀의 출력 전압 V와 기준 VREF를 비교하여, 그들 사이의 차동 전압 Vsig를 차동적으로 증폭하는 방법이 종종 이용되었다. 이것의 제1 목적은 메모리셀이 접속되어 있는 데이터 라인쌍에서 발생하는 잡음을 제거하는 것이고, 제2 목적은 감지 라인을 구동하거나 셀을 선택하기 위한 반도체 소자의 특성에서의 편차로 인한 셀 출력 전압 Vsig의 오프셋을 제거하는 것이다. 기준 전압 VREF를 생성하기 위한 회로로는, 반도체 소자 또는 더미셀을 이용한 회로가 이용된다. 그러나, 이러한 방법에서, 선택된 메모리셀과 기준 전압을 생성하기 위한 회로는 그들 각각의 셀 선택 반도체 소자에 접속되어, 반도체 소자의 특성에서의 편차로 인한 셀 출력 전압 V의 오프셋을 완전히 제거하는 것을 불가능하게 한다.
또한, 종래 기술에서, 일반적으로, 기준 전압 VREF는 셀 정보 "1"과 "0"에 대응하는 출력 전압 VF와 VAF사이의 중간 전압으로서 정의된다. 예를 들어, 전류 센싱 또는 전압 검출의 경우에, 감지 전류값을 Is로 정의하고, 셀에 이용되는 TMR 소자의 저항값을 R로 정의하고, 자기 저항비를 MR로 정의하는 것으로 가정하면, VF와 VAF는 다음과 같이 얻어질 수 있다.
기준 전압이 VF와 VAF사이의 중간 전압으로 정해진다고 가정하면, 감지 증폭기에 입력되는 차동 전압은 다음과 같다.
분모 2의 팩터는 기준 전압 VREF가 중간 전압으로 설정되기 때문이다. 전압 센싱과 전류 검출의 경우에, 바이어스 전압이 Vbias로 정의되고, 검출 부하 저항이 RL로 정의된다고 가정하면, 유사하게 다음의 공식을 취득할 수 있다.
수학식 6의 유도 과정에서, MR2≪1 인 점이 고려된다.
그러므로, 종래의 기술에서, TMR 소자의 자기 저항비의 절반만이 이용될 수 있다.
이러한 문제점을 해결하기 위하여, 예를 들어, 강자성층(1)과 강자성층(2)이 강자성적으로 또는 반강자성적으로 서로 결합되는 TMR 소자를 채용하여 정보 판독 중에 자계를 이용하는 방법이 있다(예를 들어, 미국특허 제5,734,605호 참조). 그러나, 이 방법은 판독 중에 전력 소비가 증가하기 때문에 핸드 헬드 디바이스에 적용하기에는 적합하지 않다.
또한, 2개의 TMR 소자를 위한 선택 트랜지스터를 각각 배치하여, 메모리 셀을 구성하는 방법이 개시되어 있다(예를 들어, ISSCC 2000 Digest paper TA 7.2 참조). 이 방법에 있어서, 두 TMR 소자들의 기록층의 자화 방향이 언제나 서로 반평행하는 동안에, 기록이 수행된다. 즉, 소자들 중 어느 하나의 자화 구성이 반평행 상태로 들어가고, 다른 하나의 자화가 평행 상태로 들어가는 상보형 기입이 채택된다. 이 방법에 있어서, 이들 두 소자의 출력은 차동적으로 증폭되어, 동일 위상에서 잡음을 제거하고 S/N을 개선시킨다. 그러나, 셀 영역이 증가하고, 두개의 선택 트랜지스터가 하나의 셀을 위해 채택되기 때문에 집적도가 낮아진다는 문제점이 있다.
상술한 바와 같이, TMR 소자는 메모리 셀에 적용되어, 판독 중의 감지 전류의 감소와 셀 출력 신호의 증가가 동시에 취득될 수 있어서, 통상적으로 채택되는 GMR 효과를 이용하는 MRAM보다 더 고밀도의 MRAM을 제공하는 것을 가능하게 한다. 그러나, TMR 소자가 메모리 셀에 이용되는 경우에도, 셀 출력 전압은 약 수십 mV이다. 감지 라인을 구동하거나 셀을 선택하기 위한 반도체 소자 특성의 편차에 의한 잡음의 세기, 또는 데이터 라인과 주변회로로부터의 잡음의 세기에 비추어보아, 현재 충분한 신호 대 잡음비가 얻어지지 않는다. 신호 대 잡음비를 개선시키기 위하여, 자계를 이용하는 방법이 제안되나, 판독 중에 전략 소비가 증가한다는 불리한 점이 있다.
본 발명의 목적은 판독 중에 셀 출력 전압을 증대시킬 수 있으며, 신호 대 잡음비를 판독 중에 전력 소비의 증대 없이 개선시킬 수 있는 자기 메모리 장치를 제공하는 것이며, 이 자기 메모리 장치는 저전력 소비와 빠른 판독 특성을 모두 가진다.
본 발명에 따라, 자화 방향이 고정된 고착층과 자화 방향이 외부 자계에 의해서 변화된 기록층을 적층하며, 단일 또는 이중 및 그 이상의 터널 접합을 형성하는 다수개의 터널 접합부를 포함하는 자기 메모리 셀 장치가 제공되어, 정보 기록 장치인 메모리 셀이 두개의 터널 접합부(제1 및 제2 TMR 소자)로 구성되고, 제1 및 제2 TMR 소자 각각의 적층 방향에 있어서 제1 단부는 각각의 데이터 라인에 접속되고, 제2 단부는 동일한 셀 선택 반도체 소자를 통하여 비트 라인에 접속된다.
또한, 본 발명에 따라, 자화 방향이 고정된 고착층과 자화 방향이 외부 자계에 의해서 변화된 기록층을 적층하며, 단일 또는 다수의 터널 접합을 형성하는 다수개의 터널 접합부를 포함하는 자기 메모리 셀 장치가 제공되어, 자기 메모리 셀 어레이는 복수개의 분할된 셀 어레이로 분리되고, 각각의 분할된 셀 어레이는 서로 평행하게 배치된 제1 및 제2 데이터 라인, 데이터 라인들과 교차하는 복수개의 워드 라인, 데이터 라인과 평행하게 배치되는 비트 라인, 및 복수개의 자기 메모리 셀로 구성된다. 자기 메모리 셀은 두개의 터널 접합부(제1 및 제2 TMR 소자)로 구성되고, 적층 방향으로의 제1 및 제2 TMR 소자의 제1 단부는 제1 및 제2 데이터 라인 각각에 접속되고, 제2 단부는 동일 셀 선택 반도체 소자를 통해 동일 비트 라인에 접속된다.
또한, 본 발명에 따르면, 자화 방향이 고정된 고착층과 자화 방향이 외부 자계에 의해 변화되는 기록층이 적층되고 단일 또는 이중 및 그 이상의 터널 접합부를 구성하는 다수의 터널 접합부를 구비하는 자기 메모리 셀 장치가 제공되어 있으며, 이 자기 메모리 셀 어레이는 다수의 분할된 셀 어레이로 분할되고, 분할된 각각의 셀 어레이는 서로 평행하게 배치된 제1 및 제2 보조 데이터 라인, 이들 보조 데이터 라인과 교차하는 다수의 워드 라인, 이들 보조 데이터 라인과 평행하게 배치되는 보조 비트 라인, 및 다수의 자기 메모리 셀로 구성된다. 자기 메모리 셀은 2개의 터널 접합부(제1 및 제2 TMR)로 구성된다. 적층 방향으로의 제1 및 제2 TMR 소자의 제1 단부는 제1 및 제2 보조 데이터 라인 각각에 접속된다. 제2 단부는 동일 셀 반도체 소자를 통해 동일 보조 비트 라인에 접속된다. 제1 및 제2 보조 데이터 라인과 보조 비트 라인은 선택 트랜지스터를 통해 제1 및 제2 데이터 라인과 비트 라인 각각에 접속된다.
본 발명의 바람직한 실시예를 다음과 같이 예시한다.
(1) 제1 및 제2 터널 접합부의 저항값과 자기 저항비가 사실상 서로 동일하고, 터널 접합부의 두 기록층의 자화 구성이 항상 반평행하다.
(2) 제1 및 제2 TMR 소자 각각의 한 단부는 제1 및 제2 데이터 라인 각각에 접속되고, 다른 단부는 셀 선택 반도체 소자를 통해 비트 라인에 접속된다.
(3) 제1 및 제2 데이터 라인과 비트 라인 간에 전위차가 인가될 때 제1 및 제2 데이터 라인에 흐르는 전류의 크기를 비교함으로써 저장된 정보를 판독한다. 또한, 제1 및 제2 데이터 라인은 동일 전위로 유지된다.
(4) 제1 및 제2 데이터 라인 간에 전위차가 인가될 때 비트 라인에서 나타나는 전압의 크기를 비교함으로써 저장된 정보를 판독한다.
(5) 제1 TMR 소자의 적층 방향으로의 한 단부에 제1 기입 라인이 배치되고, 제2 TMR 소자의 적층 방향으로의 한 단부에 제2 기입 라인이 배치된다. 적층 방향으로의 제1 TMR 소자의 제1 또는 제2 단부와 적층 방향으로의 제2 TMR 소자의 제1 또는 제2 단부에 공통 기입 라인이 배치된다. 이들 공통 기입 라인들은 제1 기입 라인을 흐르는 전류 방향과 제2 기입 라인을 흐르는 전류 방향이 대각선이 되도록 구성된다.
(6) 제1 및 제2 TMR 소자는 동일 평면 내에 배치된다. 제1 및 제2 기입 라인은 동일 평면 내에서 서로 평행하게 배치된다. 제3 기입 라인과 제1 및 제2 기입 라인은 다른 평면에 있고, 제1 및 제2 TMR 소자의 부근에서 서로 교차하도록 배치된다. 제1 및 제2 기입 라인 각각은 한 단부에서 메모리 셀 어레이 영역의 외부에 접속된다.
(7) 제1 및 제2 TMR 소자는 수직 방향으로 배열되고, 제1 및 제2 기입 라인은 수직 방향과 평행하게 배치된다. 제3 기입 라인과 제1 및 제2 기입 라인은 한 평면 내에서 수직 방향으로 서로 평행하게 배치된다. 제3 기입 라인과 제1 및 제2 기입 라인은 다른 평면에 있고, 제1 및 제2 TMR 소자의 부근에서 서로 교차하도록 배치된다. 제1 및 제2 기입 라인 각각은 한 단부에서 메모리 셀 어레이 영역의 외부에 접속된다.
(8) 셀 선택 반도체 소자는 MOS형 전계 효과 트랜지스터, MOS형 전계 효과트랜지스터를 이용하는 다이오드 소자, 또는 pn 접합이나 쇼트키 접합을 이용하는 접합형 다이오드 소자이다.
(9) 하나의 보조 셀 어레이에 포함된 메모리 셀의 수는 1000 또는 그 이하이다.
상기 구성된 자기 메모리 장치에서, 메모리 셀에 관한 저장된 정보를 판독하는 방법은 첫째, 판독 동안 셀 선택 트랜지스터 반도체 소자를 저 임피던스 상태로 활성화시키는 단계와, 제1 및 제2 데이터 라인과 비트 라인 간에 전위차가 인가될 때 제1 및 제2 데이터 라인을 흐르는 전류의 크기를 비교하는 단계를 포함한다. 동일한 전위가 되도록 제1 및 제2 데이터 라인이 제어된다. 이러한 방식으로, 각 TMR 소자의 전위차 및 저항값에 따라 좌우되는 감지 전류가 제1 및 제2 데이터 라인에 흐른다. TMR 소자의 저항값은 TMR 소자의 고착층과 저장층 사이의 자화의 상대각이 서로 평행한지 또는 반평행한지에 따라 서로 다르다.
본 발명에 따른 자기 메모리 장치에서는, 2개의 TMR 소자의 저항값과 자기 저항비가 서로 동일하고, 각각의 기록층의 자화 방향이 서로 반평행하다. 그러므로, 전위차가 Vbias로 정의되고, 제1 TMR 소자의 저항값이 R(1-MR/2)로 정의되고, 제2 TMR 소자의 저항값이 R(1+MR/2)로 정의된 것으로 가정하면, 제1 및 제2 데이터 라인을 흐르는 감지 전류의 값 I1및 I2는 다음과 같다.
즉, 감지 전류차 Isig는 Isig=V/RxMR에 의해 얻어지며, 종래 기술에서보다 큰 차 신호가 얻어질 수 있다. 메모리 셀은 전류 구동형 소자이다. 따라서, 셀 선택 반도체가 TMR 소자에 직렬로 접속될 때 저항의 편차가 발생되는 경우 결과적으로 출력 신호가 분산된다. 본 발명에서는, 제1 및 제2 TMR 소자는 동일한 셀 선택 반도체 소자를 공유하므로, 반도체 소자의 특성의 편차에 의해 발생되는 편차를 완전히 없앨 수 있게 된다. 이것은 종래 기술이 가지지 못한 큰 이점이다.
또한, 상기 판독 방법은 두번째로, 판독 동안에 셀 선택 반도체 소자를 저 임피던스 상태로 활성화시키는 단계; 및 제1 데이터 라인과 제2 데이터 라인 사이에 전위차가 인가되면 기준 전위와 관련된 비트 라인에 나타나는 전압의 크기를 비교하는 단계를 포함한다. 제1 데이터 라인과 제2 데이터 라인 사이의 전위차가 Vbias로 정의되고, 제1 TMR 소자의 저항값이 R(1-MR/2)로 정의되고, 제2 TMR 소자의 저항값이 R(1+MR/2)로 정의된 것으로 가정하면, 제2 데이터 라인과 비트 라인 사이의 전위차 Δ는 다음과 같이 얻어진다.
그러므로, 기준 전압 VREF는 다음과 같이 설정된다.
신호 전압 Vsig는 다음과 같이 얻어진다.
이러한 판독 방법에서는, 기준 전압이 사용되기 때문에 신호 전압의 변화량이 제1 판독 방법에서의 변화량보다 작더라도 다음의 유용한 효과가 제공된다.
(1) 차분 전압은 TMR 소자에 흐르는 전류값에 좌우되지 않는다. 즉, 메모리 셀 어레이의 메모리 셀의 수가 변하고 따라서 데이터 라인 사이의 임피던스가 변하는 경우에도, 출력은 영향을 받지 않는다.
(2) 바이어스 전압은 2개의 TMR 소자에 의해 배분되므로, 인가된 전압에 따라 좌우되는 자기 저항비의 감소가 줄어들 수 있다.
(3) 비트 라인에는 거의 전류가 흐르지 않으므로, 선택 반도체 소자의 특성의 편차가 제거될 수 있다.
본 발명에 따른 자기 메모리 장치에서는, 제1, 제2 및 제3 기입 라인에 전류를 공급함으로써 메모리 셀에 저장 정보가 기입된다. 이 기간 중에는, 자계의 값은 제1, 제2 및 제3 기입 라인의 교차 영역에서만 TMR 소자의 전환 자계의 값을 초과하도록 설정되어, 기입 중에 셀 선택이 이루어질 수 있다.
본 발명에 따른 자기 메모리 장치에서는, 제1 TMR 소자에 배치된 제1 기입라인에 흐르는 전류의 방향이 제2 TMR 소자에 배치된 제2 기입 라인에 흐르는 전류의 방향과 반대이다. 즉, 본 발명에 따른 자기 메모리 장치에서는, 기입 동작 중의 메모리 셀을 구성하는 제1 및 제2 TMR 소자의 기록층의 자화 방향은 항상 서로 반평행하다. 정보 "1" 및 "0" 은 소자의 고착층과 기록층 사이의 자화의 상대각이 제1 TMR 소자에 대해 평행한지 또는 반평행한지의 여부에 따라 판별된다.
본 발명에 따르면, 고정된 자화 방향을 갖는 제1 고착층, 제1 고착층에 인접한 제1 터널 장벽, 제1 터널 장벽을 통해 제1 고착층에 대향하고, 자화 방향이 외부 자계에 따라 변하는 제1 자기층, 제1 자기층에 반강자성적으로 결합되고, 자화 방향이 외부 자계에 따라 변하는 제2 자기층, 및 제1 및 제2 자기층 사이에 삽입되어, 제1 및 제2 자기층 사이에 반강자성적으로 결합하는 비자기 도전층의 적층으로 형성된 자기 메모리층: 제2 자기층에 인접한 제2 터널 장벽: 및 제2 터널 장벽을 통해 제2 자기층에 대향한 제2 고착층을 포함하는 터널 접합부; 및 제1 자기층과 제1 고착층을 통해 흐르는 제1 터널 전류와 제2 자기층과 제2 고착층을 통해 흐르는 제2 터널 전류 간의 전류차, 또는 전압차를 차동 방식으로 검출하도록 구성된 검출부를 포함하는 자기 메모리 장치가 제공된다.
본 발명에 따르면, 고정된 자화 방향을 갖는 제1 고착층, 제1 고착층에 인접한 제1 터널 장벽, 제1 터널 장벽을 통해 제1 고착층에 대향하고 자화 방향이 외부 자계에 따라 변화하는 제1 자기층, 제1 자기층에 반강자성적으로 결합되고 자화 방향이 외부 자계에 따라 변하는 제2 자기층, 및 제1 및 제2 자기층 사이에 삽입되어, 제1 및 제2 자기층 사이에 반강자성적으로 결합하는 비자기 도전층의 적층으로형성된 자기 메모리층: 제2 자기층에 인접한 제2 터널 장벽: 및 제2 터널 장벽을 통해 제2 자기층에 대향한 제2 고착층을 포함하는 터널 접합부; 제1 자기층, 비자기 도전층 및 제2 자기층의 전부 또는 어느 하나에 전기적으로 접속된 비트 라인; 제1 고착층에 전기적으로 접속된 제1 데이터 라인; 및 제2 고착층에 전기적으로 접속된 제2 데이터 라인을 포함하는 자기 메모리 장치가 제공된다.
본 발명의 부가적인 목적과 이점이 다음의 상세한 설명에서 설명될 것이고, 부분적으로 상세한 설명으로부터 명백할 것이고, 발명의 실행으로 알게 될 것이다. 본 발명의 목적 및 이점은 이하에 지적된 특정한 수단과 결합에 의해 실현되고 얻어질 수 있다.
첨부한 도면은 통합되어 명세서의 부분을 구성하며, 본 발명의 현재의 양호한 실시예를 설명하고, 위의 일반적인 설명과 함께 이하의 양호한 실시예의 상세한 설명이 본 발명의 원리를 설명하기 위해 제공된다.
도 1은 제1 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 2는 제1 실시예에 따른 데이터 라인 DL 및 /DL을 흐르는 전류값 I1및 I2의 변화를 도시한 도면.
도 3은 제1 실시예에 따른 다수의 메모리 셀의 기록 정보가 연속적으로 판독되는 경우의 파형을 도시한 차트.
도 4는 선택 셀 이외의 소자가 단락 저항으로 가정된 등가 회로의 도면.
도 5는 도 4에 도시된 등가 회로를 이용한 시뮬레이션의 결과를 도시한 도면.
도 6은 제1 실시예에 따른 자기 메모리 셀 어레이를 구성한 TMR 소자와 기입 라인의 배치를 설명하는 개략도.
도 7은 제1 실시예에 사용되는 메모리 셀의 평면 구조를 도시한 도면.
도 8a 및 8b는 도 7에 도시된 메모리 셀 구조에서 라인 8A-8A 및 8B-8B를 따른 횡단면을 도시한 도면.
도 9a 및 9b는 기입 라인과 데이터 라인이 모두 함께 이용되는 메모리 셀 구조의 횡단면을 도시한 도면.
도 10은 제2 실시예에 따른 자기 메모리 셀 어레이를 구성하는 TMR 소자와 기입 라인의 배치를 설명하는 개략도.
도 11은 제2 실시예에 따른 메모리 셀의 평면 구조를 도시한 도면.
도 12a 및 도 12b는 도 11에 도시된 메모리 셀 구조에서 라인 12A-12A 및 12B-12B를 따른 횡단면을 도시한 도면.
도 13은 제3 실시예에 따른 자기 메모리 셀 어레이를 구성하는 TMR 소자와 기입 소자의 배치를 설명하는 개략도.
도 14는 제3 실시예에 따른 자기 메모리 셀 어레이의 소자의 단면 구조를 도시한 도면.
도 15는 제4 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 16은 본 발명의 제5 실시예에 따른 자기 메모리 셀 어레이 소자의 단면 구조를 도시한 도면.
도 17은 본 발명의 제6 실시예에 따른 자기 메모리 셀 어레이 소자의 단면 구조를 도시한 도면.
도 18a 및 도 18b는 본 발명의 제7 실시예에 따른 자기 메모리 셀 어레이 소자의 단면 구조를 각각 도시한 도면.
도 19는 본 발명의 제8 실시예에 따른 자기 메모리 셀 어레이 소자의 단면 구조를 도시한 도면.
도 20은 제9 실시예에 따른 자기 메모리 셀의 메모리 셀 구조의 횡단면을 도시한 도면.
도 21은 제10 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 22는 제11 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 23은 제12 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 24는 제13 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 25는 제14 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 26은 제15 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 27은 제16 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 28은 제17 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 29는 제18 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 30은 제19 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 31은 제20 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 32는 제20 실시예의 변형에 따른 자기 메모리 셀 어레이의 pn 다이오드가 MOS 트랜지스터로 대체된 경우의 등가 회로를 도시한 도면.
도 33은 제21 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 34는 제21 실시예에서 비트 라인을 흐르는 전류가 오프셋 전압 Voff의 함수로 측정되는 경우 얻어지는 결과를 도시한 도면.
도 35는 제22 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시한 도면.
도 36은 제22 실시예에서 자기 메모리 어레이의 판독 동작을 설명하는 타이밍도.
도 37은 제22 실시예에 따른 자기 메모리 셀 어레이의 전체 구조를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 13, 23 : TMR 소자
30 : 워드 라인
31, 32, 33, 34 : 선택 트랜지스터
41, 42 : 데이터 라인
44 : 셀 플레이트
51, 52 : 기입 라인
101 : 기록층
102 : 터널 장벽
103 : 고착층
111 : 터널 접합 소자
201 : 메모리 셀
401 : 전류 검출형 차동 증폭기
420 : 바이어스 전압 클램핑 회로
이하, 본 발명은 본 실시예에 의해 상세히 설명될 것이다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 이 메모리 셀(201)은 2개의 TMR 소자 및 선택 트랜지스터로 제조된다. 즉, 제1 메모리 셀은 TMR 소자(11 및 21) 및 선택 트랜지스터(31)로 제조되고; 제2 메모리 셀은 TMR 소자(12 및 22) 및 선택 트랜지스터(32)로 제조되며; 제3 메모리 셀은 TMR 소자(13 및 23) 및 선택 트랜지스터(33)로 제조되며; 제4 메모리 셀은 TMR 소자(14 및 24) 및 선택 트랜지스터(34)로 제조된다. 도면에서는, 4개의 메모리 셀이 후술할 데이터 라인 방향과 관련하여 배열되어 있지만, 배열된 메모리 셀의 개수는, 물론 필요에 따라서 변경될 수 있다.
제1 메모리 셀(201)에서는, 2개의 TMR 소자(11) 각각의 한 단이 데이터 라인 DL에 접속되고, TMR 소자(21)의 한 단은 데이터 라인 /DL에 접속된다. TMR 소자(11 및 21) 각각의 다른 단은 셀 선택 트랜지스터(31)를 통해 동일한 비트 라인 BL에 접속된다. 다른 셀 또한, 마찬가지로, TMR 소자의 한 단이 데이터 라인 DL 및 /DL 각각에 접속되며, 다른 단은 셀 선택 트랜지스터(32 내지 34)를 통해 동일한 비트 라인 BL에 접속된다.
독립적인 워드 라인 WL1 내지 WL4는 선택 트랜지스터(31 내지 34)에 각각 배치된다. 후술하는 바와 같이, 인접한 메모리 셀 어레이는 선택 트랜지스터의 드레인 영역 및 비트 라인을 공유한다. 데이터 라인 DL 및 /DL은 공통 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다. 바이어스 전압 클램핑 회로(420)는 워드 라인 BSL이 접속된 선택 트랜지스터를 통해 비트 라인 BL에 접속된다.
다음으로, 이 회로의 동작에 대해 메모리 셀(201)을 예로 들어 설명한다.
지금부터, TMR 소자(11)의 기록층 및 고착층의 자화 구성이 서로 평행하고, TMR 소자(21)의 기록층 및 고착층의 자화 구성이 서로 반평행한 경우 (기록 정보"1")에 대해서 고려해보자. 초기화 상태에서는, WL1, BSL 및 DSL의 전위가 0이다. 이때, DSL 및 BSL의 전위는 VDD로 정해지고, DL 및 /DL은 0 전위로 설정되고, Vbias가 BL에 인가된다. 이 상태에서 WL1은 VDD로 정해지고, 선택 트랜지스터(31)는 도전 상태가 된다. TMR 소자(11)의 저항값이 R(1-MR/2)로 정해지고, TMR 소자(21)의 저항값이 R(1+MR/2)로 정해진다고 가정하면, 데이터 라인 DL 및 /DL을 흐르는 감지 전류(I1및 I2)는 다음과 같다.
즉, 결과는 I1>I2, 차는 Isig= V/RxMR이다. 기록 정보가 "0"인 경우, 즉, TMR 소자(11)의 자화 구성이 서로 반평행하고, TMR 소자(221)의 자화 구성이 서로 평행한 경우, I1및 I2는 다음과 같다.
즉, 결과는 I1<I2이고, 차는 기록 정보가 "1"인 경우와 동일하다. 따라서,I1및 I2의 크기는 전류 검출형 차동 증폭기(401)에 의해 비교되어, 정보 판독이 가능해진다.
도 2는 시간의 경과에 따른 데이터 라인 DL 및 /DL을 흐르는 전류 I1및 I2의 변화를 도시한다. 여기서, 바이어스 전압 Vbias는 400㎷이고, TMR 소자(11 및 21)의 저항값은 소정의 바이어스의 경우에는 평행 상태에서 40㏀이고, 반평형 상태에서는 60㏀이다. 전위 WL1은 5ns 내지 10ns 동안에는 VDD로 유지된다. 상술한 바와 같이, 소자 저항값에 따라서, 서로 다른 값의 감지 전류가 데이터 라인 DL 및 /DL을 흐른다는 사실을 발견하였다. 데이터 라인의 스트레이(stray) 캐패시턴스로 인해 약간의 시간 지연이 발생된다.
도 3은 다수의 메모리 셀에 대한 기록 정보가 연속적으로 판독되는 경우의 파형을 도시한다. 이 실시예에서는, 저임피던스의 데이터 라인 DL 및 /DL이 전류 구동되기 때문에, 도 2에 도시된 바와 같이, 데이터 라인의 스트레이 캐패시턴스로 인한 지연은 0.5ns 이하만큼 작다. 이러한 고속 판독 특징은 본 발명의 큰 장점이다.
본 실시예에서는, 비선택 셀은 데이터 라인 DL 및 /DL 사이의 단락 저항으로서 기능을 하고, 그 저항값은 기억 정보에 관계없이 2R이다. 예를 들면, N+1개의 셀이 데이터 라인 DL 및 /DL에 접속되어 있는 경우, 등가 회로는 도 4에 도시된 바와 같다. 이 회로에서는, 데이터 라인 DL 및 /DL 간의 접속이 2R/N의 저항에 의해 단락된다. 감지 전류가 선택 셀에서 데이터 라인 DL 및 /DL로 흐르는 동안, 전위차가 데이터 라인 DL 및 /DL의 배선 저항 RD에 의해 데이터 라인 DL 및 /DL에 조금씩 생성되고, 이에 따라 전류가 단락 저항 RD에 흐른다. 그 결과, 데이터 라인 DL 및 /DL 간의 전류차가 제거되는 방향으로 전위차가 작용한다.
도 5는 도 4에 도시된 등가 회로를 이용한 시뮬레이션 결과를 도시한다. 여기서, R=250㏀으로 추정한다. 단락 저항 Rdummy의 크기가 2.5㏀일 때, 즉, 접속 셀의 수가 N=100일 때, 전류차의 감소가 어떠한 실질적인 문제도 일으키지 않는 10% 이내가 된다. 그러나, 접속 셀의 개수가 N=1000인 경우에는, 전류차의 감소가 50%를 초과하고, 보상 판독으로 인해 출력 신호가 두배로 증가하여 본 발명의 장점이 손실될 것이다. 따라서, 본 실시예에서는, 셀 블럭당 메모리 셀의 개수가 100개 이하인 것이 바람직하며, 많아야 1000개 정도 요구된다.
도 6은 본 실시예에 따른 자기 메모리 어레이를 구성하는 TMR 소자 및 기록 라인의 배치를 개략적으로 도시한다. 도 6에서, 참조 번호 10 내지 14 및 참조 번호 20 내지 24는 TMR 소자를 표시하고, 참조 번호 51 및 52는 기입 라인을 표시한다. 본 발명의 보다 나은 이해를 위해, TMR 소자 및 기입 라인의 구성을 제외한 구성에 대해서는 여기서는 생략하기로 한다. 도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)을 표시한다. 도면에는, 5개의 메모리 셀이 기입 라인(51)이 배열되어 있는 방향을 따라 배열되어 있지만, 이러한 배열의 개수는 필요에 따라서 변경될 수 있다.
메모리 셀(201)은 두개의 TMR 소자(제1 및 제2 TMR 소자(11 및 12)), 및 각각의 소자 영역에서 수직으로 서로 교차하는 기입 라인(51 및 52)을 포함한다. TMR 소자(11 및 21)는 후술하는 바와 같이 하나 또는 둘 또는 그 이상의 터널 접합을 구성하고, 자화 방향이 고정된 고착층을 가지며, 자화 방향이 변화하는 기록층을 갖는다. 또한, 이 소자들은 저항값, 자기 저항비, 및 기록층의 전환 자계의 크기가 2개의 소자에서 서로 동일하도록 제조된다. 기입 라인(51)은 접혀진 U자형의 형태를 갖고, 전류 흐름 방향이 TMR 소자(11 및 21)와 관련하여 반대가 되도록 배치된다.
기록 정보는 기입 라인(51 및 52)을 이용하여 메모리 셀(201) 내에 기입된다. 지금, 기입 라인(51)의 한 단(511)의 전위를 다른 단(512)보다 더 높게 되도록 설정하는 것으로 하면, 기입 전류는 화살표로 표시한 바와 같이 기입 라인(51)을 흐른다. 기입 전류의 방향은 TMR 소자(21)와 관련된 용지면의 우측 상단부 및 TMR 소자(11)와 관련된 용지면의 좌측 하단부이다. 기입 전류에 의해, 도면에서 점선으로 도시된 화살표로 표시한 방향의 자계가 기입 라인 주변에서 생성되나, 그 배향은 TMR 소자(21)와 관련된 용지면의 좌측 그리고 TMR 소자(11)와 관련된 용지면의 우측이다. 따라서, 이러한 자계에 의해, 기입 동작이, TMR 소자(11 및 21)의 자화 방향이 항상 서로 반대가 되도록 이루어질 수 있다.
정보 "1" 및 "0"은 TMR 소자(11)의 기록층의 자화 및 고착층의 자화 간의 상대 각도가 평행한지 반평행한지에 따라서 판별될 수 있다. 또한, 정보 "1" 및 "0"은 기입 라인(51)을 흐르는 기입 전류의 방향을 바꿈으로써 쉽게 재기입된다. 기입 라인(51)에서, 제1 기입 라인(51a)은 터미널(511)에 접속되고, 제2 기입라인(51b)은 터미널(512)에 접속된다.
기입 중의 셀을 선택하기 위하여, 기입 라인(52)(제3 기입 라인)이 기입 라인(51)과 함께 사용된다. 즉, 도시된 바와 같이 용지면의 좌측 상부 방향의 기입 전류가 기입 라인(52)을 흐를 때, 도면에서 점선으로 도시된 화살표에 의해 표시된 방향의 자계가 기입 라인(52) 주위에 발생한다. 기입 라인(52)으로부터의 자계의 방향은 TMR 소자(11, 21)의 방향과 동일하며, 기입 라인(51)으로부터의 자계 방향에 수직이다. 따라서, 기입 라인(51, 52)의 각각을 흐르는 기입 전류의 값은 기입 라인(51, 52)으로부터의 합성 자계의 값이 반전된 자계의 값보다 크도록 설정되며, 이에 따라 셀 선택 및 기입이 달성될 수 있게 된다.
상술한 바와 같이 서로 직교하는 자계를 이용하는 기입 동작에 있어서는, TMR 소자의 기록층의 완만한 자화축이 기입 라인(51)으로부터의 자계의 방향에 평행한 것이 바람직하다. 또한, 기입 라인(51, 52)은 TMR 소자의 근처에서 항상 서로 직교해야 하는 것은 아니며, 임의의 각도로 설정될 수 있다.
도 7은 도 1에 도시된 것에 대응하는 메모리 셀(201)의 평면 구조를 나타낸다. 본 실시예에 따른 메모리 셀은 하나의 구조에 2개의 TMR 소자를 가지며, TMR 소자는 Si 기판(70) 상에 있는 반도체 회로부의 상부층에 형성된다.
도 7에서 참조 부호 71 및 72는 트랜지스터의 드레인 또는 소스로서 소용되는 셀 선택 트랜지스터의 확산 영역, 41 및 42는 데이터 라인, 30은 셀 선택 트랜지스터의 워드 라인, 44는 TMR 소자(11, 12)의 하부층에 형성된 셀 플레이트, 45는 셀 플레이트(44)와 셀 선택 트랜지스터의 드레인 영역 사이의 접촉부를 나타낸다.셀 선택 트랜지스터의 소스 영역(72)은 인접 메모리 셀 어레이(도시되지 않음)의 메모리 셀들과 공유되며, 비트 라인에 접속된다. 소자 분리 영역을 고려할 때, 하나의 메모리 셀 범위의 크기는 20 내지 25F2이다. 여기서, F는 데이터 라인 간격을 나타낸다.
본 실시예에서, 2개의 TMR 소자는 하나의 트랜지스터를 공유하며, 따라서 2개의 TMR 소자가 자신의 트랜지스터를 구비하고 있는 차동 증폭기에 비해 셀 영역을 2배로 감소시킬 수 있게 된다.
도 8a 및 도 8b는 도 7에 도시된 메모리 셀의 평면 구조에서 라인 8A-8A 및 8B-8B를 따라 취해진 단면을 나타내는 도면이다. Si 기판(70) 상에 형성된 반도체 회로부와 각 금속층은 층간 절연층(60)에 의해 분리되어 있다. TMR 소자(11, 21)는 각각 기록층(101), 터널 장벽(102) 및 고착층(103)의 적층 구조로 이루어진다. TMR 소자(11, 21)는 공통 셀 플레이트(44) 상에 형성된다. 셀 플레이트(44)는 셀 선택 트랜지스터와 각각의 TMR 소자(11, 21) 간에 전기적 접촉이 이루어지도록 형성된다. 이 노드는 W, Al 또는 Ta와 같은 비자기 도전층으로 이루어진다.
본 실시예에서는 기입 라인(51, 52)이 데이터 라인(41, 42)과 분리된 구조로 도시되어 있지만, 도 9a 및 도 9b에 도시된 바와 같이 이들 모두를 공유하여 데이터 라인(41, 42)에 기입 라인(51)의 기능을 제공할 수도 있다. 이 경우, 도 8a 및 도 8b에 도시된 기입 라인(51)에 대응하는 금속 배선층이 제거된다. 또한, 상술한 경우에, 데이터 라인(41, 42)은 기입 동작 동안 그 한 단부에서 단락되어야 하지만, 이러한 단락 회로 메커니즘은 종래 공지된 회로 기술을 이용하여 쉽게 구성될 수 있다. 데이터 라인(41, 42)이 다수의 TMR 소자에 의해 서로 접속되지만, TMR 소자의 접합 저항은 데이터 라인의 배선 저항에 비해 충분히 크다. 따라서, 다수의 소자가 접속되는 경우에도, 기입 동안 TMR 소자를 통해 흐르는 기입 전류의 크기는 무시될 수 있다.
바람직한 실시예에서는 상호 금속 확산을 방지하기 위한 TiN 또는 TaN과 같은 도전성 금속 질화물로 구성된 장벽 금속이 셀 플레이트(44)의 하부 및 TMR 소자의 접촉 장소에 제공된다. 또한, 고착층(103)의 결정성 및 결정 방향을 제어하기 위하여 Au, Pt, Ta, Ti 또는 Cr과 같은 시드(seed)층이 제공될 수 있다.
고착층(103)은 Fe, Co, Ni 또는 이들의 합금으로 이루어진 박층으로 형성된다. 고착층의 자화 방향은 정보 기록 및 판독 동안의 기준 방향을 정의한다. 따라서, 전환 자계는 후술되는 기록층의 자계보다 충분히 커야 한다. 이를 위하여, 예컨대, Mn 합금, 및 Fe, Co, Ni 또는 이들의 합금과 같은 금속 반강자성 재료로 이루어진 적층 구조, 또는 층간 반강자성 결합이 실시된 Fe, Co, Ni 또는 이들의 합금 및 Cu 또는 Ru와 같은 비자기 금속의 대안적인 적층 구조를 이용하는 것이 바람직하다.
터널 장벽(102)은 Al 산화층으로 이루어지며, 알루미나를 직접 스퍼터링하거나 2nm 이하의 두께로 Al을 형성한 후 Al층을 산화시킴으로써 고착층(103) 상에 형성된다. 터널 장벽(102)에 사용되는 재료는 2nm 이하의 매우 얇은 층 두께로 양호한 절연성을 가져야 한다. 이러한 재료로서 상술한 알루미나 스퍼터링 층 및 Al 산화층은 물론이고 Ta2O5, MgO, 실리콘 산화물, 실리콘 질화물 등이 사용될 수 있다. 또한, 금속 입자가 절연 재료 내에 분산된 구조, 및 수 nm의 매우 얇은 금속층이 샌드위치된 구조가 제공될 수 있다. 이러한 복합 구조를 가진 절연층이 사용될 때, 셀 저항값은 구조적 설계에 의해 쉽게 제어될 수 있는데, 이는 실용적인 관점에서 바람직하다.
기록층(101)은 Fe, Co, Ni 또는 이들의 합금으로 이루어진 박층으로 형성된다. 정보 기록 동안의 전력 소모를 줄이기 위하여, 기록층의 전환 자계는 가능한 한 작은 것이 바람직하다. 바람직한 전환 자계의 크기는 10 Oe 내지 30 Oe이다. 기록층의 전환 자계를 감소시키기 위하여, 바람직한 실시예에서는 전도 전자의 높은 스핀 분극을 가진 CoFe 합금층 및 소프트 자성을 가진 NiFe 합금층을 적층한 층을 사용한다. 또한, Fe, Co, Ni 및 임의의 다른 원소의 합금 또는 화합물이 사용될 수 있다.
W, Al 또는 Cu, 또는 이들의 합금과 같은 비자기 도전층으로 이루어진 데이터 라인(41, 42)은 기록층(101)의 상부층에 배치된다. 대안으로, 바람직한 실시예에서는 예컨대 이들 라인과의 상호 확산을 방지하기 위해, TiN 또는 TaN과 같은 도전성 금속 질화물로 이루어진 장벽 금속을 접촉 장소에 제공한다. TMR 소자 이외의 구성 요소 및 그 제조 방법에 있어서는, 공지된 반도체 소자 제조 기술이 사용될 수 있으며, 이에 대한 상세한 설명은 생략한다.
상술한 바와 같이, 본 실시예에서 하나의 메모리 셀(예컨대, 참조 번호 201)은 2개의 TMR 소자(예컨대, 참조 번호 11 및 21)에 의해 제조되며, 각각의 메모리 셀은 서로 평행하게 배치된 각각의 기입 라인(51a 및 51b)과 이들 라인에 수직한 기입 라인(52) 사이의 교차점에 배치된다. 따라서, 전류가 기입 라인(51a, 51b) 및 기입 라인(52)에 공급되어, 임의의 메모리 셀에 대해 기입이 선택적으로 이루어질 수 있다.
기입 라인(51a, 51b)을 흐르는 전류의 방향은 서로 반대이며, 하나의 메모리 셀을 구성하는 2개의 TMR 소자(11, 21)의 기록층(101)의 자화 방향은 기입 동작 동안 항상 서로 반평행하다. 따라서, TMR 소자(11, 21)의 출력간의 차이가 기억 정보 판독 동안에 발생하므로, 종래 기술에 비해 커다란 차동 전압이 얻어질 수 있다. 구체적으로, 셀 선택 트랜지스터(31)가 판독 동안 도통 상태가 되고, 제1 및 제2 데이터 라인(DL, /DL) 각각과 비트 라인(BL) 사이에 전위차가 인가될 때, 데이터 라인(DL, /DL)을 흐르는 전류(I1, I2)의 크기는 전류 검출형 차동 증폭기(401)에 의해 서로 비교되어, 저장 정보가 판독될 수 있다.
따라서, 본 실시예에 따르면, 셀 출력 전압이 증가할 수 있으며, 판독 동안에 전력 소모의 증가 없이 신호 대 잡음 비가 개선될 수 있어, 저전력 소모와 고속 판독 능력 간의 양립이 가능하게 된다. 또한, TMR 소자(11, 21)는 동일한 셀 선택 트랜지스터(31)를 공유하며, 따라서 트랜지스터 특성의 차이에 기인한 셀 출력 전압의 오프셋을 완전히 제거할 수 있게 된다.
<제2 실시예>
도 10은 본 발명의 제2 실시예에 따른 자기 메모리 셀 어레이를 구성하는 TMR 소자와 기입 라인의 배치를 설명하기 위한 개략도이다.
도 10에서, 도면 부호 10 내지 14와 도면 부호 20 내지 24는 TMR 소자를 나타내고, 도면 부호 51 및 52는 기입 라인을 나타낸다. 이해를 더 용이하게 하기 위하여, TMR 소자와 기입 라인 이외의 구조는 생략한다. 도면에서 점선으로 둘러싸인 영역은 정보 기록부인 메모리 셀(201) 영역을 나타낸다.
메모리 셀(201)은 두 개의 TMR 소자(11, 12)를 포함한다. 기입 라인(51, 52)은 각자의 소자 영역에서 수직 교차한다. 기입 라인(51)은 수직 방향으로 폴드형 U 문자 형상을 갖고 있으며, TMR 소자(11, 12)의 전류 진행 방향이 서로 대향되도록 배치된다. 본 실시예에서는 제1 실시예와 달리, TMR 소자(11, 12)와 기입 라인(51)은 층면에 수직인 방향에서 동일 평면에 배치된다.
즉, 기입 라인(51)은 수직 방향에서 서로 평행하게 배치된 제1 및 제2 기입 라인(51a, 51b)으로 구성되고, 각 기입 라인(51a, 51b)의 한 단은 셀 배치 영역 외부에 접속된다. TMR 소자들(10 내지 14)은 각각 기입 라인(51a)의 하부면상에 배치되고, TMR 소자들(20 내지 24)은 각각 기입 라인(51b)의 상부면상에 배치되고, TMR 소자들(10 및 20, 11 및 21, 12 및 22, 12 및 23, 14 및 24)은 수직 방향에서 서로 대향하여 배치된다. 예컨대, TMR 소자(11, 21)로 제조된 메모리 셀(201)에 대해서는, 제3 기입 라인(52)이 기입 라인(51a, 51b)에 직교되도록 제1 기입 라인(51a)과 제2 기입 라인(51b) 사이의 중간 위치에 배치된다. 상술한 것 이외의 구성과 기능은 제1 실시예에서와 동일하므로, 여기서는 상세한 설명은 생략한다.
도 11은 도 10에 도시된 것에 대응하는 메모리 셀(201)의 평면 구조를 도시한 것이다. 도 12a 및 도 12b는 도 11에 도시된 것에 대응하는 메모리 셀의 개략 단면도로서 라인 12A-12A와 12B-12B를 따라 절취한 단면도이다.
본 실시예에서는 제1 실시예와는 달리 상부 및 하부의 두 개 층에 공통 셀 플레이트(44, 44')가 구비되어 있는데, 셀 플레이트(44)는 상부 TMR 소자(11)의 하단에 접속되고, 셀 플레이트(44')는 하부 TMR 소자(21)의 하단에 접속된다. 더욱, 데이터 라인(41)은 TMR 소자(11)의 기록층(101)의 상부층에 접속되고, 데이터 라인(42)은 TMR 소자(21)의 기록층(101')의 상부층에 접속된다.
상술한 바와 같이, 본 실시예에서는 제1 실시예와 달리 TMR 소자(11, 21)와 기입 라인(51), 그리고 데이터 라인(41, 42)은 층면에 수직인 방향에서 동일 평면에 배치된다. 상술한 것 이외의 구성과 기능은 제1 실시예에서의 것과 유사하며, 제1 실시예에서의 효과와 유사한 효과가 달성된다. 또한, 본 실시예에서는 두 개의 TMR 소자(11, 21)가 수직 방향으로 배치되며, 하나의 메모리 셀의 면적은 약 8 내지 12F2으로서, 제1 실시예에서보다 작다.
<제3 실시예>
도 13은 본 발명의 제3 실시예에 따른 자기 메모리 어레이를 구성하는 TMR 소자와 기입 라인의 배치를 설명하기 위한 개략도이다.
도 13에서, 도면 부호 10 내지 14와 도면 부호 20 내지 24는 TMR 소자를 나타내고, 도면 부호 51 및 52는 기입 라인을 나타낸다. 이해를 더 용이하게 하기위하여, TMR 소자와 기입 라인 이외의 구조에 대해서는 그 설명을 생략한다. 도 10에 도시된 제2 실시예와는 달리, 제3 기입 라인(52)은 제1 기입 라인(51a)과 제2 기입 라인(51b) 사이 대신에 제2 기입 라인(52b) 아래를 통과한다.
도 14는 제3 실시예에서의 메모리 셀의 단면을 개략적으로 도시하는 도면이다. 본 실시예에서는 제1 및 제2 실시예와는 달리, TMR 소자(11 및 21)는 공통 셀 플레이트(44)의 상측 및 하측에 각각 형성된다. 또한, 데이터 라인(41)이 TMR 소자(11)의 기록층(101)의 상층에 접속되고, 데이터 라인(42)은 TMR 소자(21)의 기록층(101')의 하층에 접속된다.
또한, 본 실시예에서, 셀 플레이트는 강자성 물질로 이루어진다. 이 물질은 TMR 소자(11 및 21)의 공통 고착층으로서 기능하는 것을 특징으로 한다. 즉, TMR 소자(11)는 기록층(101), 터널 장벽(102) 및 셀 플레이트(44)로 제작되고, TMR 소자(21)는 기록층(101'), 터널 장벽(102') 및 셀 플레이트(44')로 제작된다.
이러한 구성에 따르면, 본 실시예에서는 제2 실시예에 비해 셀 어레이가 용이하게 제조될 수 있는 장점을 제공하고, TMR 소자(11 및 21)의 특성 편차가 감소된다. 셀 플레이트(44)에서, TMR 소자(11 및 21)를 형성하는 부분만이 강자성 물질로 이루어지고, 나머지 부분은 비강자성 물질로 이루어진다.
본 실시예에 따르면, TMR 소자와 기입 라인이 층면의 방향으로 적층됨으로써, 셀 면적을 상당히 감소시킬 수 있다. F를 데이터 라인 간격으로서 정의하면, 하나의 메모리 셀의 면적은 8 내지 12F2로서, 제1 실시예와 비교해볼 때 셀 면적의절반 정도이다.
<제4 실시예>
이하에서, 본 발명에 따른 자기 메모리 장치의 회로 구성과 관련된 제4 실시예를 도 15에 도시된 회로도를 참조하여 설명하기로 한다.
본 발명에 따른 자기 메모리 장치는 다수의 메모리 셀 구성 요소 각각에 대해 두개 이상의 터널 접합을 포함한다. 이 제4 실시예에서는, 이중 터널 접합 소자(111)를 사용하여 설명하기로 하는 데, 이 이중 터널 접합 소자(111)는 두개의 터널 접합을 포함하지만 본 발명에서는 다수개의 터널 접합으로까지 확장되는 양상을 띤다.
도 15에 도시된 이중 터널 접합 소자(111a 및 111b)의 구성을 소자(111a)를 사용하여 설명하기로 한다. 소자(111a)는 제1 고착층, 제1 터널 장벽 및 제1 자기층으로 형성된 터널 접합(111a-1)과, 제2 고착층, 제2 터널 장벽 및 제2 자기층으로 형성된 터널 접합(111a-2)을 포함한다. 이것들이 순차 적층되면, 결과적으로는 제1 고착층, 제1 장벽층, 제1 자기층, 비자기 도전층, 제2 자기층, 제2 터널 장벽, 및 제2 고착층 순서로 적층된다.
제1 및 제2 고착층이 고정된 자화를 갖는 강자성층이고, 이 자화는 기입 자계에서조차 변하지 않는다. 제1 및 제2 자기층에서, 이들 자기층 사이에 삽입된 비자기 도전층 때문에, 제1 및 제2 자기층의 자화는 항상 반강자성적으로 결합된다. 제1 및 제2 자기층과 비자기 도전층이 기록층을 구성한다. 이 기록층의 자화 구성은 기입 자계를 인가함으로써 변화될 수 있다.
이들 터널 접합 소자(111a 및 111b)의 저장 정보의 차동 검출은 도 15에 도시된 터널 접합 소자(111a)를 사용함으로써 설명될 것이다. 정보가 저장됨으로써 터널 접합(111a-1 및 111b-2) 중 하나는 저저항 RP이고, 다른 저항은 고저항 RAP이다. 여기서, 저저항 RP는 자기층의 자화와 고착층의 자화가 서로 평행한 저항이고, 고저항 RAP는 자기층의 자화와 고착층의 자화가 반평행한 저항이다.
이중 터널 접합 소자(111a)에서, 제1 고착층은 데이터 라인(113)에 접속되어 있고, 제2 고착층은 데이터 라인(112)에 접속되어 있다. 이들 층은 공통 감지 증폭기(17)에 접속되어 있다.
기록층은 트랜지스터(114a)의 소오스 또는 드레인에 전기적으로 접속되어 있다. 이와 같이 기록층을 구성하는 제1 자기층, 비자기 도전층 및 제2 자기층 모두 또는 그 중 어느 하나가 도전층을 통해 소오스 또는 드레인에 전기적으로 접속되도록 구성되어 있다.
이중 터널 접합(111a), 예를 들면 도 15에 도시된 이중 터널 접합 소자(111b)와 동일한 구성을 갖는 다른 이중 터널 접합 소자는 소자(111a)와 동일한 형태로 데이터 라인(112, 113)에 평행하게 접속되어 있다. 게다가, 이중 터널 접합 소자(111b)의 기록층과 셀 트랜지스터(114a) 간의 접속은 이중 터널 접합 소자(111a)와 유사하게 이루어진다.
동일한 데이터 라인(112, 113)에 접속된 2개 이상의 터널 접합 소자가 다수개 제공될 수 있으며, 도 15에 도시한 데이터 라인(112, 113)이 연장하는 방향으로어레이 형상으로 배치되어 있다. 게다가, 도 15에 도시한 동일 비트 라인에 접속되어 있는 메모리 셀의 셀 트랜지스터(114a, 114b)는 비트 라인 선택 트랜지스터(115)의 소오스 또는 드레인에 공통 접속되어 있다. 각 셀 트랜지스터의 게이트는 대응하는 워드 라인(116a, 116b) 각각에 접속되어 있다. 도시하지는 않았지만, 어레이 형상으로 배치된 메모리 셀의 셀 트랜지스터의 게이트 전극은 워드 라인의 길이 방향으로 동일 워드 라인에 공통 접속될 수 있다.
제4 실시예에서는, 한개의 메모리 셀은 한개의 트랜지스터와 한개의 이중 터널 접합 소자로 구성되며, 따라서 차동 시스템이 달성되고 기준 셀(reference cell)을 사용할 필요가 없게 된다. 게다가, 비트 사이즈를 크게 저감시킬 수 있고, 대용량의 메모리 장치를 달성할 수 있다. 그외에, 셀 트랜지스터의 편차와 관련한 문제도 저감시킬 수 있고, 따라서 잡음을 크게 줄일 수 있다. 그 결과, 얻어진 S/N비는 종래의 MRAM보다 10배 이상 높다. 게다가, 이중 이상의 다수 터널 접합이 사용되기 때문에, 인가된 전압에 따라 좌우되는 자기 저항비의 감소가 작게 된다. 또한, 기록층이 서로 반강자성적으로 결합된 제1 및 제2 강자성층으로 구성된다는 사실로 인해, 메모리 셀의 크기가 서브-미크론 영역으로 감소되는 경우조차도 자기소거장(demagnetization)은 여전히 감소된다. 그러므로, 전력 소모가 적은 대용량의 비휘발성 메모리를 제공할 수 있게 된다.
<제5 실시예>
제5 실시예에서는 도 16에 도시된 단면도를 참조하면서 제4 실시예에서 설명한 회로를 구성하는 메모리 장치의 구조 및 자기 정보 기입/판독에 대해서 기술하고 있다. 도 16에서, 도 15에 도시된 것과 동일 소자에 대해서는 동일한 참조 번호를 부기하고, 여기에서는 그 상세한 설명은 생략한다.
도시된 실시예의 이중 터널 접합 소자(111)에 따르면, 제1 고착층(121); 제1 터널 장벽(122); 제1 자기층(123); 비자기 도전층(124); 제2 자기층(125); 제2 터널 장벽(126); 및 제2 강자성 자화 고착층(127)이 순차 적층되어 형성되어 있다. 제1 자기층(123), 비자기 도전층(124) 및 제2 자기층은 기록층(128)을 구성한다. 이 소자(111)에서, 제1 터널 접합은 제1 고착층(121), 제1 터널 장벽(122) 및 제1 자기층(123)에 의해 형성되고, 제2 터널 접합은 제2 자기층(125), 제2 터널 장벽(126) 및 제2 고착층(127)에 의해 형성된다. 기록층(128)이 3층막으로 되어 있지만, 이 층은 더 다층막일 수도 있다.
기록층(128)을 구성하는 제1 및 제2 자기층(123, 125)은 서로 반강자성적으로 결합되어 있다. 즉, 제1 및 제2 자화층(123, 125)의 자화는 서로 반대 방향으로 유지되고 있으며, 이들 층의 자화는 외부 자계에 의해 반전된 후 서로 반대 방향으로 유지되고 있다. 이러한 반강자성 결합은 제1 및 제2 자기층(123, 125) 사이에 얇은 비자기 도전층(124)을 삽입함으로써 달성될 수 있다.
제1 및 제2 강자성층과의 층간 교환 결합을 증진시키는 비자기 도전층(124)의 재료는 공지된 재료 중에서 선택할 수 있다. 그러나, Cu, Ru, Cr, Re, Ir 및 이들 원소 중 하나를 50 원자% 이상 포함하는 합금을 사용하는 것이 바람직하다. 특히, Ru, Re 및 Ir 박막은 강한 반강자성 층간 결합을 증진시킬 수 있으므로, 이렇게 하는 것이 선호되고 있다.
또한, 약한 자계로 인한 자화 전환을 촉진하기 위해, 2개의 자기층이 상이한 자화를 갖는 것이 바람직하다. 따라서, 각각 층두께가 다른 제1 및 제2 자기층을 형성하거나 또는 각각 재료가 다른 자기층을 사용하는 것이 바람직하다.
제1 및 제2 고착층(121, 127)의 자화의 방향은 도 16에 도시된 바와 같이 서로 동일하게 되도록 고정된다. 반강자성적으로 결합된 제1 및 제2 자기층(123, 125)의 자화의 방향은 도 16에 도시된 상태"1"로부터 상태"0"으로 반전되어, 이에 의해 이들 메모리 셀의 저장 정보가 변경된다.
도 16에 도시된 상태"1"에서, 제1 고착층(121) 및 제1 자기층(124)의 자화의 방향은 서로 반평행하다. 따라서, 제1 터널 접합은 고저항 RAP이다. 제2 자기층(125) 및 제2 고착층(127)의 자화의 방향은 서로 평행하다. 따라서, 제2 터널 접합은 저저항 RP이다. 대조적으로, 상태 "0"에서, 제1 고착층(121) 및 제1 자기층(123)의 자화의 방향은 서로 평행하다. 따라서, 제1 터널 접합은 저저항 RP이다. 제2 자기층(125) 및 제2 고착층(127)의 자화의 방향은 서로 반평행하다. 따라서, 제2 터널 접합의 저항은 고저항 RAP일 수 있다.
지금부터, 기입 동작의 방법이 후술될 것이다. 기입 전류를 도 16에 도시된 기입 라인(129,130)에 공급함으로써 정보가 저장된다. 기입 라인(129)은 도 16에 도시된 용지면의 수평 방향으로 길게 연장되고, 기입 라인(130)은 용지면의 수직 방향으로 길게 연장된다. 기입 전류는 양쪽에 모두 공급되어, 이에 의해 이중 터널 접합 소자(111) 내에 교차점에서만 정보가 저장된다. 도 16에 도시된 바와 같이, 기록층(128)은 도전성 재료로 이루어진 접촉 컬럼(와이어)을 통하여 셀 선택 트랜지스터(114)의 소스 또는 드레인(131)에 접속되고, 셀 선택 트랜지스터(114)의 다른 소스 또는 드레인(131)은 도 15에 도시된 비트 라인 선택 트랜지스터(115)에 접속된다. 기록층(128)과 소스 또는 드레인(131) 중에 하나를 접속시키는 접촉 컬럼이 도 16의 점선에 의해 표시된 용지면의 앞에 또는 깊이 방향으로 배치되고, 층간 절연층을 경유하여 데이터 라인(113) 및 기입 라인(129)을 관통한다.
도 15에 도시된 세로로 적층된 이중 터널 접합은 비트 사이즈의 감소에 크게 공헌할 수 있다. 또한, 반강자성적으로 서로 결합된 2개의 자기층(123, 125)으로 소프트 자기층이 사용된 경우, 보자력이 감소된다. 따라서, 정보를 기입하기 위해 작은 자계가 요구된다. 소자 사이즈가 감소될지라도, 기입 전류는 여전히 작으며, 전력 소비는 낮게 유지된다.
또한, 제4 실시예에서와 같이, 어떠한 기준 셀도 사용되지 않으며, 트랜지스터 또는 터널 접합 소자의 편차를 고려할 필요가 없다. 따라서, 현저한 가격 감소가 이루어진다.
판독 감도를 증가시키기 위해, 제1 및 제2 강자성 고착층 또는 제1 및 제2 자기층의 자기 재료에 대하여 높은 자기 저항비를 갖는 재료를 사용하는 것이 바람직하다. 따라서, 자기층(123, 125) 및 고착층(121, 127)은 Co, Fe, CoFe, CoNi, CoFeNi, 및 FeNi 합금 및 NiMnSb 또는 Co2MnGe와 같은 반금속(half-metals)으로 제조될 수 있다. 반금속에서, 하나의 에너지 갭만이 한 스핀 밴드에 존재한다. 따라서, 스핀 편극율(spin polarization rate)이 크다. 이러한 금속을 사용함으로써, 높은 자기 저항 효과를 실현할 수 있다. 그 결과, 더욱 많은 신호 출력이 얻어질 수 있다.
또한, 고착층(121, 127)의 자화를 고정시키기 위한 다양한 수단을 사용하는 것이 가능하다. 예를 들어, 기록층(128)의 자기층(123, 125)보다 보자력이 높은 강자성 재료를 사용하는 수단, 서로 접촉하고 있는 반강자성 층 및 강자성 층 간의 교환 결합을 사용함으로써 고착층의 자화를 고정시키기 위한 수단, 및 누설 자계를 사용하여 고착층(121, 127)의 자화를 고정시키기 위해 강자성 층이 반강자성층 대신에 경성 자기층과 접촉하게 하는 수단이 제공되어 있다. 교환 결합을 위해 사용된 반강자성 층 재료는 FeMn, IrMn, 및 PtMn 같은 일반적인 스핀 밸브 GMR에 채용된 재료를 포함할 수 있다.
또한, 터널 장벽(122, 126)으로서, Al2O3, Ta2O5, 실리콘 질화물, 실리콘 산화물, 또는 MgO 같은 다양한 절연 비자성 재료가 사용될 수 있다. 이러한 층들의 두께는 양호하게는 5Å 내지 30Å에 이른다.
게다가, 상술된 바와 같이 자기 소자 박막 층은 MBE(molecule beam epitaxy) 방법, 다양한 스퍼터링 방법 또는 증기 증착 방법과 같은 얇은 층 형성을 위해 일반적인 장치를 이용함으로써 제조될 수 있다. 게다가, 도시된 실시예에서 보여진 것과 같은 구조는 정교한 처리 기술 및 다수 적층된 배선 기술을 이용함으로써 제조될 수 있다.
<제6 실시예>
제6 실시예는 제4 및 제5 실시예에서 설명된 회로를 구성하는 메모리 장치의 다른 구조와 도 17의 단면 구조 및 개략 회로도를 이용하는 정보의 기입/판독을 설명한다. 도 17에서는 도 15와 도 16에서의 소자와 같은 부분에는 같은 참조 번호로 표기하며, 상세한 설명은 여기서 생략될 것이다.
도시한 실시예에서, 도 17에 도시된 데이터 라인(112 및 113) 중의 어느 하나 및 데이터 라인(113)과 감지 증폭기(117)가 트랜지스터(133)를 경유하여 연결되는 회로가 있다. 이런 방식으로 , 도 16에서 두개의 기입 라인(129, 130) 중의 하나는 제거될 수 있다. 즉, 정보 기록동안, 전류가 데이터 라인(112) 및 기입 라인(134)에 제공되며, 동시에 트랜지스터(133)는 턴 오프된다. 이런 방식으로, 데이터 라인(112)에 흐르는 전류는 터널 접합을 통하여 흐르지 않으며, 단지 기입을 위한 자계를 발생시키는데 기여한다.
이와 같이, 한개의 기입 라인은 트랜지스터(133)를 삽입함에 의해 제거될 수 있으며, 배선층의 수는 감소될 수 있다.
<제7 실시예>
제7 실시예는 제4 실시예에서 설명된 회로를 구성하는 메모리 장치의 다른 구성과 도 18a와 18b에서 보여진 단면 구조 및 개략 회로도를 이용함으로써 정보의 기입/판독을 설명한다. 도 18a와 18b에서는, 도 15 내지 도 17에서의 소자와 같은 부분에는 같은 참조 번호로 표기하며, 상세한 설명은 여기서 생략될 것이다.
도 18a와 18b에 도시된 것과 같이, 제7 실시예에서, 셀 선택트랜지스터(114)의 소스 또는 드레인(131)의 하나가 셀 플레이트(138) 및 접촉부(139)를 경유하여 기록층(128)에 연결된다. 이것은 도 16에서 보여진 제2 터널 장벽(126) 및 제2 고착층(127)에서 정공(hole)을 제공하여, 정공을 절연 물질로 패딩함으로써 형성된다. 게다가, 비자기 도전층(137)이 사용될 수 있다. 이 경우에, 비자기 도전층을 적층하여 처리하는 것이 요구된다.
도 18a와 18b에 도시된 것과 같은 구성으로, 정보가 기록될 때, 전류가 데이터 라인(112) 및 기입 라인(134)에 공급된다. 데이터 라인(113)에 연결된 스위치 트랜지스터(133)가 턴 오프될 때, 터널 전류는 이중 터널 접합(111)에 흐르지 않는다. 정보는 데이터 라인(112)과 기입 라인(134)에 흐르는 두 전류에 대한 합성 자계에 의해 기록층(128) 내에 기입될 수 있다.
게다가, 저장된 정보가 판독될 때, 도 18a와 18b에서 보여진 스위치 트랜지스터(133)는 전류가 데이터 라인(112 및 113)에 흐르도록 턴온된다. 트랜지스터(114)가 턴온되면, 전력은 이중 터널 접합(111)에 공급될 수 있다.
<제8 실시예>
제8 실시예는 제5 실시예에서 설명된 회로를 구성하는 메모리 장치의 구조와 도 19에서 보여진 단면 구조 및 개략 회로도를 참조하여 정보의 기입/판독을 설명한다. 도 19에서는, 도 15 내지 도 18에서의 소자와 같은 부분에는 같은 참조 번호로 표기하며, 상세한 설명은 여기서 생략될 것이다.
도 19는 제9 실시예에 따른 자기 메모리 셀의 단면도를 보여준다. 이 실시예는 셀 선택 반도체 소자로서 접합형 다이오드(151)를 이용함에 의해 특징지어진다. 이중 터널 접합 소자(111)는 도면의 용지에 대해 수직 방향으로 확장하는 제1과 제2 데이터 라인(112 및 113) 사이에 수직으로 삽입된다. 기록층(128) 및 다이오드(151)는 셀 플레이트(138) 및 접촉부(139)에 의해 서로에게 연결된다. 다이오드(151)는 기입 라인(134)에 연결된다. 다이오드(151)의 정류 방향은 나중에 도시되는 바와 같이 기입/판독 회로의 구성에 따라 정해질 수 있다. 기입 라인(134)은 제1 및 제2 데이터 라인(112 및 113)에 수직이고 또한 비트 라인으로서 기능한다. 기입 동작은 데이터 라인(112 및 113)과 거기에 수직인 기입 라인(137)을 통하여 신호 전류를 흐르게 함으로써 수행된다. 이 경우에, 다이오드는 기입 전류가 이중 터널 접합 소자(111)에 흐르는 것을 막는다. 다이오드(151)는 pn 접합 다이오드, 쇼트키 접합 다이오드, MIS 접합 다이오드 등과 같은 정류 기능을 갖는 소자로 형성될 수 있다.
상술된 제5 내지 제7 및 제9 실시예에서, 층들이 기판면의 수직 방향으로 적층되도록 형성되는 이중 터널 접합 소자가 메모리와 셀 내의 터널 접합 소자에 이용되었지만, 본 발명의 터널 접합 소자는 이것에 한정되지 않고, 다양하게 변경될 수 있다. 즉, 본 발명은 이중 또는 좀 더 다수의 터널 소자에 적용될 수 있다. 게다가, 이들 층들이 항상 적층되어 형성될 필요는 없다.
<제9 실시예>
도 20은 제9 실시예에 따른 자기 메모리 셀의 단면도를 나타낸다.
메모리 셀(201)은 그 자화 방향이 고정된 제1 고착층(121); 제1 터널 장벽(122); 그 자화 방향이 자계에 의존하여 변화하는 제1 자기층(123), 비자기 도전층(124), 및 그 자화 방향이 자계에 의존하여 변화하는 제2 자기층(125)으로 형성된 기록층(128); 제2 터널 장벽(126); 및 그 자화 방향이 고정된 제2 고착층(127)이 기술된 순서대로 적층되어 제조된다. 달리 말하면, 제1 고착층(121), 제1 터널 장벽(122), 및 제1 자기층이 제1 터널 접합을 형성한다. 제2 자기층(125), 제2 터널 장벽(126), 및 제2 고착층(127)이 제2 터널 접합을 형성한다. 비자기 도전층(124) 및 셀 선택 트랜지스터(131)는 셀 플레이트(138) 및 접촉부(139)를 통해 상호 접속된다.
제1 및 제2 데이터 라인(112 및 113)은 제1 및 제2 터널 접합을 수직으로 그들 사이에 삽입하고, 기입 라인(134)에 대해 수직이다. 기입 동작은 기입 전류를 데이터 라인(112 및 118)과 그것에 수직인 기입 라인(137)으로 흐르게 함으로써 수행된다. 이 경우에, 누설 전류가 데이터 라인(112 및 123)을 통해 흐르는 것을 방지하기 위해서, 스위치 트랜지스터(133)가 감지 증폭기(117)의 전단상에 제공될 수 있다.
비자기 도전층(124)은 Cu, Ru, Cr, Re, 및 Ir, 또는 50 원자 % 이상의 Cu, Ru, Cr, Re, 및 Ir을 포함하는 합금중에서 선택된 금속으로 형성된다.
본 실시예의 자기 메모리 장치에서, 비자기 도전층(124)에 접속된 제1 자기층(123), 및 제2 자기층(125)은 자기층들 사이의 결합이 제거되는 거리만큼 상호 분리되도록 형성된다. 본 실시예는 도 4 내지 9의 실시예들과는 기능면에서 다르다. 달리 말하면, 본 실시예는 하나의 터널 접합이 낮은 저항을 갖고 다른 나머지 하나의 터널 접합이 높은 저항을 갖는 상태를 이용하여, 제1 및 제2 자기층 사이의반강자성 결합을 이용하지 않고도 자화의 전환을 독자적으로 제어함으로써 차동적인 판독을 구현한다.
본 실시예에서는, 2개의 터널 접합이 적층 구성으로 이루어지기 때문에, 셀의 면적이 매우 감소될 수 있다. 배선 라인 간격이 F이면, 셀 면적은 8 내지 12F2이다.
<제10 실시예>
도 21은 본 발명의 제10 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 소자들과 동일한 것은 같은 참조 번호들에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 2개의 TMR 소자들은 별도의 데이터 라인 DL 및 /DL에 각각 그 한 단부가 접속되고, 그 다른 단부는 셀 선택 트랜지스터를 통해 동일한 비트 라인 BL에 접속된다. 별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치되고, 선택 트랜지스터(31 및 32) 및 선택 트랜지스터(33 및 34)는 각각 드레인 영역을 공유한다. 데이터 라인 DL 및 /DL은 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속되고, 비트 라인 BL은 워드 라인 BSL에 접속된 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속된다.
본 실시예에서, 본 발명은 인접 셀들이 선택 트랜지스터의 드레인 영역 및 비트 라인을 공유한다는 점에 특징이 있다. 따라서, 인접 셀들이 비트 라인을 공유함으로써 비트 라인의 수가 절반이 될 수 있다는 이점이 제공된다.
<제11 실시예>
도 22는 본 발명의 제11 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 동일한 소자들은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 각 셀에서, TMR 소자들은 데이터 라인 DL 및 /DL에 각각 그 한 단부가 접속되고, 셀 선택 트랜지스터를 통해 그 다른 단부가 나머지 비트 라인 BL1 및 BL2에 각각 접속된다. 별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치되고, 선택 트랜지스터(31 및 32) 및 선택 트랜지스터(33 및 34)는 각각 드레인 영역을 공유한다. 데이터 라인 DL 및 /DL은 공통 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다.
비트 라인 BL1 및 BL2는 데이터 라인 DL 및 /DL에 평행한 비트 라인 CBL1 및 CBL2에 접속된다. 또한, CBL1 및 CBL2는 각각 메모리 셀 어레이 영역의 외부에서 별도의 워드 라인 BSL1 및 BSL2를 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속된다.
본 실시예에서, 본 발명은, 비트 라인 BL이 데이터 라인 DL 및 /DL과 교차하고 있고, 인접 메모리 셀 어레이들에 의해 공유된다는 점에서 특징을 갖는다. 또한, 인접 메모리 어레이들이 BL을 공유하고, 마침내, BL은 데이터 라인 DL 및 /DL에 대하여 평행하게 되는 하나의 CBL에 접속되어, 데이터 라인 DL 및 /DL 상에 중첩되도록 평행하게 되는 라인의 수를 감소시켜서, 어레이 영역을 보다 많이 감소시키는 것을 가능하게 한다. 비트 라인 BL 및 워드 라인 WL이 상호 평행하게 되는 경우에, 비트 라인 BL 및 워드 라인 WL은 동시에 활성화되어, 행 방향의 메모리 셀들이 동시에 판독되게 하는 것, 즉 소위 페이지 모드 판독을 실행하는 것을 가능하게 한다.
<제12 실시예>
도 23은 본 발명의 제12 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 같은 것은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 2개의 TMR 소자는 각각 그 한 단부가 별도의 데이터 라인 DL1 및 /DL에 접속되고, 그 다른 단부가 셀 선택 트랜지스터를 통해 동일한 비트 라인 BL1에 접속된다. 또한, 이들 메모리 셀들 및 워드 라인 방향에서 상호 인접한 메모리 셀들에서, 이들 2개의 TMR 소자들은 그 한 단부가 각각 데이터 라인 DL2 및 /DL에 접속되고, 그 다른 단부가 셀 선택 트랜지스터를 통해 동일한 비트선 BL2에 접속된다. 즉, 데이터 라인 /DL은 워드 라인 방향에서 인접 메모리 셀들에 의해 공유된다.
별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치된다. 데이터 라인 DL1 및 /DL은 공통 워드 라인 DLS1을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다. 데이터 라인 /DL은 인접 메모리 셀 어레이들에 의해 공유되지만, 서로 다른 선택 트랜지스터를 갖는다. 데이터 라인 DL2 및 /DL은 공통 워드 라인 DSL2를 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다. 여기서, 데이터 라인 DL1 및 DL2는 데이터 라인 DL2를 통한 누설 전류의 발생을 방지하기 위해서 선택 트랜지스터의 워드 라인을 공유하지 않는다.
본 실시예에서, 본 발명은 인접 메모리 셀 어레이들이 데이터 라인 /DL을 공유한다는 점에 특징이 있다. 따라서, 데이터 라인이 공유되어, 어레이 영역을 보다 많이 감소시키는 것이 가능하다는 이점이 제공된다.
<제13 실시예>
도 24는 본 발명의 제13 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 같은 것은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 2개의 TMR 소자는 각각 그 한 단부가 보조 데이터 라인 sDL 및 /sDL에 접속된다. 각 TMR 소자의 다른 단부는 셀 선택 트랜지스터를 통해 동일한 보조 비트 라인 sBL에 접속된다. 별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치된다.
보조 데이터 라인 sDL 및 /sDL과 보조 비트 라인 sBL은 공통 워드 라인 SASL을 갖는 선택 트랜지스터를 통해 데이터 라인 DL 및 /DL과 비트 라인 BL에 각각 접속된다. 데이터 라인 DL 및 /DL은 공통 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다. 또한, 비트 라인 BL은 메모리 셀어레이 영역의 외부에서 워드 라인 BSL을 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속된다.
본 실시예는, 데이터 라인 방향에서 메모리 셀 어레이가 분할되어, 보조 셀 어레이를 형성한다는 점에 특징이 있다. 이러한 배열을 채용하는 것은 어레이 영역을 심각하게 증가시키지 않고도 셀 어레이 내의 메모리 셀들의 수를 감소시키는 것을 가능하게 한다. 이러한 방식으로, 메모리 셀의 증가된 수에 기인하는 출력 신호의 저하에 관한 문제점이 회피될 수 있다.
<제14 실시예>
도 25는 본 발명의 제14 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 같은 것은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 2개의 TMR 소자는 각각 그 한 단부가 보조 데이터 라인 sDL 및 /sDL에 접속된다. 각 TMR 소자의 다른 단부는 셀 선택 트랜지스터를 통해 비트 라인 BL에 접속되고, 데이터 라인 방향으로 배열된 메모리 셀 각각의 별도의 비트 라인 BL1 내지 BL4 각각에 접속된다.
별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치된다. 보조 데이터 라인 sDL 및 /sDL은 공통 워드 라인 SASL을 갖는 선택 트랜지스터를 통해 데이터 라인 DL 및 /DL에 접속된다. 데이터 라인 DL 및 /DL은 공통 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 전류 검출형 차동 증폭기(401)에 접속된다.
본 실시예에서, 본 발명은 비트 라인 BL이 데이터 라인 DL 및 /DL과 교차하고 있고, 비트 라인 BL이 기입 라인과 호환성이 있다는 점에 특징이 있다.
<제15 실시예>
도 26은 본 발명의 제15 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 같은 것은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 각 메모리 셀에서, 하나의 TMR 소자의 한 단부는 각각의 데이터 라인 DLR1 내지 DLR4에 접속되고, 다른 TMR 소자의 한 단부는 동일한 데이터 라인 DLC에 접속된다. 또한, 각각의 TMR 소자의 다른 단부는 셀 선택 트랜지스터를 통해 동일한 비트 라인 BL에 접속된다. 별도의 워드 라인 WL1 내지 WL4는 각각 셀 선택 트랜지스터(31 내지 34)에 배치된다. 비트 라인 BL은 메모리 셀 어레이 영역의 외부에서 워드 라인 BSL을 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속된다.
본 실시예에서, 본 발명은, 데이터 라인 쌍 DLR 및 DLC가 상호 교차하고 있고, 이와 유사하게 BL이 WL과 교차하고 있다는 점에 특징이 있다. 또한, 비트 라인은 워드 라인 방향에서 공유되지 않는다. 따라서, 판독 동안의 셀 선택은 BL 및 WL의 전위를 제어함으로써 고유하게 수행될 수 있고, 바이어스 전압은 선택 셀에만 인가된다. 또한, 데이터 라인 쌍 DLR 및 DLC는 상호 교차하고, 따라서, 선택되지 않은 셀에 의해 단락되지 않는다. 따라서, 안정성 및 전력 소비 효율이 높은 동작이 기대될 수 있다.
<제16 실시예>
도 27은 본 발명의 제16 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로도이다. 도 1에 도시된 것과 같은 것은 같은 참조 번호에 의해 표시되고, 상세한 설명은 생략된다.
도면에서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 2개의 TMR 소자는 각각 그 한 단부가 데이터 라인 DL 및 /DL에 접속되고, 셀 선택 트랜지스터를 통해 그 다른 단부가 동일한 비트 라인 BL에 접속된다. 별도의 워드 라인 WL1 내지 WL4는 각각 선택 트랜지스터(31 내지 34)에 배치된다. 데이터 라인 DL 및 /DL은 공통 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420) 및 전류 검출형 차동 증폭기(401)에 접속된다. 또한, 비트 라인 BL은 접지된다.
본 실시예에서, 본 발명은, 비트 라인 BL이 데이터 라인 DL 및 /DL에 대하여 전위가 낮다는 것과, 전류는 선택 트랜지스터를 통해 데이터 라인 DL 및 /DL로부터 비트 라인 BL을 흐른다는 것이 특징이다. 도 29에서, 비트 라인 전위가 접지 전위로서 정의되지만, 이 전위는 비트 라인 전위가 데이터 라인 전위를 초과하지 않는 범위 내의 임의의 전압으로 설정될 수도 있다. 또한, 본 실시예에서, 데이터 라인 DL 및 /DL의 전위는 상호 완전히 동일할 것이 요구된다. 이것은 바이어스 전압 클램핑 회로 또는 설명된 것과 유사한 기술에 의해 용이하게 달성될 수 있다.
<제17 실시예>
도 28은 본 발명의 제17 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 1에 도시된 것과 같은 소자들은 같은 참조 번호로 표기되고, 세부적인 설명은 여기서 생략된다.
도면에 있어서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 두 개의 TMR 소자들은 독립적인 데이터 라인 DL 및 /DL의 한 단부에 각각 접속된다. TMR 소자 각각의 다른 단부는 셀 선택 트랜지스터를 통해 비트 라인에 접속되고, 데이터 라인 방향으로 배열된 독립적인 비트 라인 BL1 내지 BL4 각각에 접속된다. 독립적인 워드 라인 WL1 내지 WL4는 선택 트랜지스터(31 내지 34)에 각각 배치된다. 데이터 라인 DL은 워드 라인 DSL을 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속되고, 데이터 라인 /DL은 접지된다. 비트 라인 BL1 내지 BL4는 그들의 다른 차동 감지 증폭기 SA에 각각 접속된다.
다음에, 이러한 회로의 동작은 메모리 셀(201)을 예시함으로써 기술될 것이다. 이제, TMR 소자(11)의 기록층 및 고착층의 자화 구성이 서로 평행한 경우를 고려해 보면, TMR 소자(21)의 이러한 층들은 서로 반평행이다(기록 정보 "1"). 초기 상태에 있어서, WL1 및 DSL1의 전위는 0이다. 그 때, DSL1의 전위는 VDD로써 정의되고, Vbias가 DL에 인가되는 동안 WL1은 VDD로 정의되며, 이로써 전기적으로 전도성이 있는 선택 트랜지스터(31)를 만들게 된다. TMR 소자(11)의 저항값이 R(1-MR/2)로 정의되고, TMR 소자(12)의 저항값이 R(1+MR/2)로 정의될 때, BL에 유도될 전압값은 다음과 같이 얻어진다.
반면에, 기록 정보가 "0"인 경우, 즉 TMR 소자(11)의 자화 구성이 반평행 상태로 진입하는 경우, 및 TMR 소자(21)의 자화 구성이 평행 상태로 진입하는 경우에 있어서, BL로 유도되는 전압값은 다음과 같다.
따라서, 예를 들면, 차동 감지 증폭기의 기준 전압이 VREF=Vbias/2로 설정될 때, BL의 신호 전압을 기준 전압과 비교함으로써, 저장된 정보가 판별될 수 있다.
이러한 판독 방법에 있어서, 두 개의 TMR 소자들에 기인하는 분할된 전압의 비가 검출되고, 따라서 다음과 같은 이점이 제공된다.
(1) TMR 소자를 흐르는 전류값에 의존적이지 않다. 즉, 메모리 셀 어레이에서 메모리 셀의 수가 바뀌고 데이터 라인 DL 및 /DL 사이의 임피던스가 변하더라도, 출력은 영향을 받지 않는다.
(2) 바이어스 전압은 두 개의 TMR 소자들로 나누어질 수 있고, 인가된 전압에 따라 좌우되는 자기 저항비의 감소가 줄어들 수 있다.
(3) 비트 라인에 전류가 거의 흐르지 않고, 선택 반도체 소자들의 특성에서의 편차, 특히 소스/드레인 저항에 있어서의 편차는 무시될 수 있다.
<제18 실시예>
도 29는 본 발명의 제18 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 1에 도시된 소자들과 같은 것은, 같은 참조 번호로 표기하고, 여기서 세부적인 설명은 생략한다.
도면에 있어서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응한다. 두 개의 TMR 소자들 각각은 한 단부가 데이터 라인 DL 및 DL/ 중 각각의 하나에 접속되고, 다른 단부는 셀 선택 트랜지스터(31)를 통해 동일한 비트 라인 BL에 접속된다. 독립적인 워드 라인 WL1 내지 WL4는 선택 트랜지스터(31 내지 34)에 배치된다. 데이터 라인 DL은 워드 라인 DSL을 각각 갖는 선택 트랜지스터들을 통해 바이어스 전압 클램핑 회로(420)에 접속되고, 데이터 라인 /DL은 접지된다. 비트 라인 BL은 워드 라인 BSL에 접속된 선택 트랜지스터를 통해 차동 감지 증폭기 SA에 접속된다.
본 발명에 있어서, 비트 라인 BL은 다수의 메모리 셀에 의해 공유되고, 따라서 어레이 영역이 보다 충분히 감소될 수 있게 된다.
<제19 실시예>
도 30은 본 발명의 제19 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 1에 도시된 것과 같은 소자들은 같은 참조 번호로 표기되고, 여기서 세부적인 설명은 생략된다.
본 실시예는 메모리 셀 어레이 구조에 있어서 제17 및 제18 실시예와 기본적으로 동일하다. 그러나, 비트 라인 BL은 전류 변환 회로를 통해 보조 비트 라인 sBL로 나뉘어지고, 판독 동작에 의해 생성된 sBL 전압의 변동은 전류 변환 회로에의해 비트 라인 BL을 통해 다음 단계에서 메인 증폭기 SA로 전류차로써 이송된다. 본 실시예에 있어서, 부유 용량(floating capacity) 및 권선 저항(wiring resistance)은 비트 라인 BL의 길이를 줄임으로써 감소될 수 있고, 고속 동작은 비트 라인 지연을 감소시킴으로써 달성할 수 있다.
<제20 실시예>
도 31은 본 발명의 제20 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 1에 도시된 것과 같은 소자들은 같은 참조 번호로 표기되고, 여기서 세부적인 설명은 생략된다.
도면에 있어서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 두 개의 TMR 소자들은 한 단부가 데이터 라인 DL 및 /DL 중 각각의 하나에 접속된다. TMR 소자들 각각의 다른 단부는 셀 선택 다이오드 소자(31)를 통해 비트 라인 BL에 접속되고, 데이터 라인 방향으로 배열된 메모리 셀을 통해 비트 라인 BL1 내지 BL4 중 각각의 독립적인 하나에 접속된다. 데이터 라인 DL은 워드 라인 DSL을 각각 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속되고, 데이터 라인 /DL은 접지된다. 비트 라인 BL은 부하 저항 및 워드 라인 BSL에 접속된 선택 트랜지스터를 통해 접지된다.
본 실시예에 있어서, 다이오드의 순방향의 임계 전압은 셀 선택을 위해 이용된다. 즉, 다이오드의 순방향의 임계 전압값은 VTo로써 정의되고, VTo〈 V0인 것으로 가정된다. 여기서, 전위차 V가 특정한 데이터 라인 DL 및 /DL에 인가될 때, V0-VTo혹은 V1-VTo의 전압은 데이터 라인 DL 및 /DL을 횡단하는 비트 라인 그룹에 접속된 감지 증폭기에 인가된다. 따라서, 저장된 정보는 그것의 크기를 식별함으로써 판독될 수 있다.
본 실시예에 있어서 셀 선택을 위한 다이오드 소자로서, 접합형 pn-다이오드, 쇼트키 다이오드, 혹은 MIS 다이오드, 및 도 32에 도시된 바와 같이 단락된 드레인/게이트 터미널을 갖는 n형 MOS 트랜지스터가 사용될 수 있다. 일반적으로, 자기 메모리 장치에 있어서, MOS 트랜지스터가 종종 사용된다. 여분의(redundant) 소자 분리 영역은 반도체 부분에서 pn-다이오드를 형성하기 위해 요구되고, 이는 셀 면적이 증가되도록 한다. nMOS 트랜지스터를 사용하는 다이오드는 그러한 문제를 발생시키지 않으므로, 바람직한 실시예이다.
<제21 실시예>
도 33은 본 발명의 제21 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다. 도 1에 도시된 것과 같은 소자들은 같은 참조 번호로 표기하고, 여기서 세부적인 설명은 생략된다.
도면에 있어서, 점선으로 둘러싸인 영역은 메모리 셀(201)에 대응하고, 두 개의 TMR 소자들은 한 단부가 데이터 라인 DL 및 /DL 중 각각의 하나에 접속된다. TMR 소자들의 각각의 다른 단부는 셀 선택 다이오드 소자(31)를 통해 비트 라인 BL에 접속되고, 데이터 라인 방향으로 배열된 메모리 셀을 통해 비트 라인 BL1 내지 BL4 중 각각의 독립적인 하나에 접속된다. 데이터 라인 DL은 워드 라인 DSL을 각각 갖는 선택 트랜지스터를 통해 바이어스 전압 클램핑 회로(420)에 접속되고, 데이터 라인 /DL은 접지된다. 비트 라인 BL은 오프셋 전압 회로(430) 및 전류 감지 증폭기(402)에 접속된다.
도 34에 따른 본 실시예 있어서, 비트 라인을 흐르는 전류는 오프셋 전압 Voff의 함수로서 측정된다. 두 개의 곡선은 저장된 정보 "1" 및 "0" 각각에 대응하는 전류 I0및 I1을 나타낸다. 단지 I0가 실질적으로 0과 동일한 영역은 Voff= 500mV의 근처에 존재한다. 이러한 영역에 있어서, I1/I2의 값은 매우 크고, 이는 실용적인 관점에서 매우 유리하다.
그러한 저장된 정보에 따른 I0및 I1의 변화는 다이오드의 임계 전압 VTo의 근처에 있는 강한 비선형성과 저장된 정보에 따른 전압 변화를 결합함으로써 얻어질 수 있다. 일반적으로, 다이오드에 있어서 VTo의 크기는 제조 방법에 의존하여 결정된다. 따라서, 본 실시예와 같은 오프셋 전압을 인가하는 방법은 바람직한 실시예이다.
<제22 실시예>
도 35는 본 발명의 제22 실시예에 따른 자기 메모리 셀 어레이의 전기적 등가 회로를 도시하는 도면이다.
도면에 있어서, 점선으로 둘러싸인 영역은 하나의 메모리 셀(201)에 대응한다. 이러한 메모리 셀(201)에 있어서, TMR 소자들(11 및 21) 각각은 한 단부가 데이터 라인(41, 42) 중 각각의 독립적인 하나에 접속되고, TMR 소자들(11, 21) 각각의 다른 단부는 셀 선택 트랜지스터(32)에 공통으로 접속된다.
또한, 각각의 메모리 셀에 있어서, 독립적인 워드 라인(301 내지 304)은 셀 선택 트랜지스터(31 내지 34)에 각각 배치된다. 데이터 라인(41 및 42) 각각의 한 단부는 일정한 전류원(401 및 402) 중 각각의 하나에 접속되고, 다른 단부는 감지 증폭기(404)에 접속된다. 공통 워드 라인(403)은 일정한 전압원(401 및 402)을 구성하는 MOS 트랜지스터에 배치된다. 감지 증폭기(404)는 전압 래치형 플립플롭 증폭기이고, 공통 소스 터미널(405) 및 데이터 터미널(406)을 갖는다.
다음에, 본 발명에 따른 자기 메모리 셀 어레이에 있어서 정보를 판독하는 방법이 상세히 기술될 것이다.
도 36은 셀 선택 트랜지스터(32)의 워드 라인(302)의 전위 WL, 일정한 전류원(401 및 402)에 접속된 워드 라인(403)의 전위 DLW, 데이터 라인(41 및 42; DL 및 /DL)의 전위, 및 수평축으로써의 시간축을 갖는 감지 증폭기(404)의 공통 소스 터미널(405)의 전위 SS를 판독할 때의 변화를 도시한다.
이제, TMR 소자(11)의 기록층의 자화가 고착층의 그것에 반평행한 경우를 고려한다(기록 정보 "1"). 초기 상태에 있어서, 일정한 전류원(401 및 402)을 제어하는 워드 라인 DLW 및 셀 선택 트랜지스터(32)의 워드 라인 WL의 전위는 0으로 정의되고, 감지 증폭기(404)의 공통 소스 터미널의 전위는 VD로 정의된다. 이러한 상태에 있어서, 데이터 라인(41 및 42)은 부유 전위에 있고, 감지 증폭기(404)는 데이터 라인(41 및 42)으로부터 분리된다.
다음에, 고전위 Vs는 WL이 고전위 Vcc로써 정의된 이후에 DLW에 인가되고, 셀 선택 트랜지스터(32)는 전도성을 갖는다. 이러한 방법에 있어서, 센스 전류 Is는 데이터 라인(41 및 42)을 통해 TMR 소자들(11 및 21)로 흐르는 전류와 동일하다. 셀 선택 트랜지스터(32)에 있어서 강하되는 전압은 Vr로 정의되고, 데이터 라인(41 및 42)의 전위는 다음과 같다.
즉,
가 데이터 라인(41 및 42)의 차동 전압으로서 얻어진다.
다음에, 이 상태에서, VD에서 0으로 변화하는 판독 펄스는 도시된 바와 같이 감지 증폭기(404)의 공통 소스 단자(405)에 인가된다. DL과 SS간의 전위차가 트랜지스터의 임계 전위 Vth를 초과하면, 낮은 전위로 데이터 라인(42)에 접속된 트랜지스터는 방전하기 시작한다. 결과적으로, 데이터 라인(41)은 초기 전위 Vd를 유지하고, 다른 데이터 라인(42)은 0V로 래치된다.
기록 정보 "0"의 경우에, TMR 소자(11)의 기록층의 자화는 고착층의 것과 평행하고, 데이터 라인(11)은 감지 전류가 공급되는 동안 낮은 전위에 있게 된다.그러므로, 판독 펄스가 인가될 때, 데이터 라인(41)은 0V로 래치된다. 따라서, 소정 기간이 지난 후에, 공통 소스 단자(405)에 펄스가 인가되고, 데이터 라인(41)의 전압 D가 감지 증폭기의 단자(406)를 사용하여 얻어져서, 판독이 수행된다. 데이터 판독 이후에, 각 단자의 전위는 도시된 바와 같이 초기 상태로 복원되어, 감지 증폭기(404)의 래치는 리셋되고, 판독 동작이 완료된다.
본 실시예의 구성에서, 감지 증폭기(404)의 공통 소스 단자(405)에 인가된 판독 펄스의 크기 ψ는
VD'≤ψ≤VD이어야 한다.
즉, 펄스 크기와 관련된 마진은 판독 중의 데이터 라인들 사이의 차동 전압에 거의 상응한다. 이 부분의 동작을 안정화시키기 위해서, (1) 감지 증폭기의 전단에서의 전압 증폭 회로; 및 (2) VD와 VD'사이의 편차를 보상하기 위한 회로 등이 제공될 수 있다. 본 실시예에서는 플립-플롭 증폭기가 사용되었지만, 다른 증폭 회로, 예를 들어, 전류 미러 증폭기가 감지 증폭기용으로 사용될 수 있다.
도 37은 본 실시예에 따른 자기 메모리 셀 어레이의 전체 구성을 개략적으로 도시한 도면이다. 메모리 셀 어레이는 2차원으로 배열된 메모리 셀; 이들 메모리 셀에 접속된 데이터 라인 그룹; 워드 라인 그룹; 및 메모리 셀에 인접하여 교차하는 기입 라인 그룹을 포함한다. 한 쌍의 기입 라인 RWL 및 CWL은 열 디코더 및 행 디코더에 접속되어, 외부 어드레스 입력에 대응하는 선택적인 기입을 가능하게 한다.
한편, 데이터 라인쌍 DL 및/DL을 구동시키기 위한 워드 라인 DWL과 이들 워드 라인에 직교하는 셀 선택 트랜지스터를 구동시키기 위한 워드 라인 WL은 각각 열 디코더와 행 디코더에 접속되어, 외부 어드레스 입력에 대응하는 선택적인 판독을 가능하게 한다. 감지 증폭기 SA는 각각의 데이터 라인 쌍에 제공되고, 공통 워드 라인 SS에 의해 구동된다. 다음에, 판독 데이터는 공통 데이터 라인 D를 통해 판독된다.
이러한 방식으로, 본 실시예에서는, 하나의 메모리 셀(예를 들어, 201)은 2개의 TMR 소자(예를 들어, 11 및 12)에 의해 제조되고, 메모리 셀은 서로 평행하게 배치된 기입 라인(51a 및 51b)의 각각과 이들 기입 라인에 직교하는 기입 라인(52) 사이의 교차부에 각각 배치된다. 그러므로, 기입 라인(51a 및 51b) 및 기입 라인(52)에 전류가 공급되어, 데이터가 임의의 메모리 셀에 선택적으로 기입될 수 있다.
기입 라인(51a 및 51b)을 통해 흐르는 전류의 방향은 서로 반대이고, 하나의 메모리 셀(201)을 구성하는 2개의 TMR 소자(11 및 12)의 기록 영역(101)의 자화 방양은 서로 반평행이다. 그러므로, 저장 정보 판독 동작 중에, TMR 소자(11 및 12)의 출력들간의 차이가 얻어져서, 종래 기술의 것보다 큰 차동 신호가 얻어질 수 있다. 또한, TNR 소자(11 및 12)는 동일한 셀 선택 트랜지스터(32)를 공유하여, 트랜지스터 특성의 편차에 의해 발생된 출력 신호의 오프셋을 완전히 제거하는 것이 가능하다.
그러므로, 본 발명에 따르면, 판독 동작중의 셀 출력 신호가 증가될 수 있고, 신호-잡음비가 판독중에 전력 소비와 안정화 시간을 조금도 증가시키지 않고 개선될 수 있다. 그러므로, 저전력 소비가 신속한 판독 특성과 양립될 수 있다.
위에 상세히 설명한 바와 같이, 본 발명의 자기 메모리 셀 어레이 구조를 사용하면 정보 판독 중에 종래의 기술을 사용하는 것보다 상당히 높은 출력과 낮은 잡음을 달성할 수 있다. 그러므로, 저전력 소비와 신속한 판독 특성과 양립할 수 있는 고체 자기 메모리 장치가 제공될 수 있다.
부가적인 장점 및 변형은 본 기술에 숙련된 자에게 용이하게 이루어질 것이다. 그러므로, 보다 넓은 범위에서의 본 발명은 본 명세서에 도시되고 설명된 특정한 상세 및 대표적 실시예들에 제한되지 않는다. 따라서, 다양한 변형이 첨부된 특허청구범위 및 그에 준하는 것에 정의된 일반적 발명 개념을 벗어나지 않고서 이루어질 수 있다.

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  27. 자화 방향이 고정된 고착층과, 외부 자계에 의해 자화 방향이 변화하는 기록층을 적층하고, 단일 또는 이중 이상의 터널 접합을 구성한 터널 접합부를 복수개 구비한 자기 메모리 셀 어레이로 이루어지는 자기 메모리 장치에 있어서,
    상기 자기 메모리 셀 어레이는 복수의 분할 메모리 셀 어레이로 이루어지고,
    각각의 분할 메모리 셀 어레이는 평행하게 배치된 제1, 제2 데이터선과, 상기 데이터선에 교차하는 복수의 워드선과, 상기 데이터선에 교차하는 복수의 비트선과, 복수의 자기 메모리 셀로 이루어지고,
    상기 자기 메모리 셀(201)은 제1 및 제2의 터널 접합부(11, 21)를 포함하고, 제1의 터널 접합부(11)의 적층 방향의 일단은 제1의 데이터선(DL)에 접속되고, 제2의 터널 접합부(21)의 적층 방향의 일단은 제2의 데이터선(/DL)에 접속되고, 제1의 터널 접합부(11)의 적층 방향의 타단과 제2의 터널 접합부(21)의 적층 방향의 타단은 동일한 셀 선택용 반도체 소자(31)를 매개하여 비트선(BL1)에 접속되고, 또 동일한 분할 메모리 셀 내의 상이한 자기 메모리 셀의 제3의 터널 접합부의 적층 방향의 타단과 제4의 터널 접합부의 적층 방향의 타단은 셀 선택용 반도체 소자(32)를 매개하여 상기 비트선(BL1)에 접속되어 있고,
    상기 비트선(BL1)은 상이한 분할 메모리 셀 어레이 사이에도 공유된 구성으로 되는 것을 특징으로 하는 자기 메모리 장치.
  28. 자화 방향이 고정된 고착층과, 외부 자계에 의해 자화 방향이 변화하는 기록층을 적층하고, 단일 또는 이중 이상의 터널 접합을 구성한 터널 접합부를 복수개 구비한 자기 메모리 셀 어레이로 이루어지는 자기 메모리 장치에 있어서,
    상기 자기 메모리 셀 어레이는 복수의 분할 메모리 셀 어레이로 이루어지고,
    각각의 분할 메모리 셀 어레이는 평행하게 배치된 제1, 제2 데이터선과, 상기 데이터선에 교차하는 복수의 워드선과, 상기 데이터선에 평행하게 주행하는 비트선과, 복수의 자기 메모리 셀로 이루어지고,
    상기 자기 메모리 셀은 제1 및 제2의 터널 접합부를 포함하고, 제1의 터널 접합부의 적층 방향의 일단은 제1의 데이터선에 접속되고, 제2의 터널 접합부의 적층 방향의 일단은 제2의 데이터선에 접속되고, 제1의 터널 접합부의 적층 방향의 타단과 제2의 터널 접합부의 적층 방향의 타단은 동일한 셀 선택용 반도체 소자를 매개하여 비트선에 접속되고, 또 동일한 분할 메모리 셀 내의 자기 메모리 셀은 동일한 비트선에 접속되어 있고,
    상기 제2의 데이터선(/DL)이 서로 이웃하는 분할 메모리 셀 사이에 공유하여 접속되어 있고, 상기 서로 이웃하는 두개의 분할 메모리 셀로부터 각각의 신호를 판독하기 위하여 각각의 데이터선(DSL1, DSL2)이 설치되어 구성되어 있는 것을 특징으로 하는 자기 메모리 장치.
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