JP2004265905A - 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 - Google Patents
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Abstract
【課題】安定した書込が可能であると共に隣接した他の磁気記憶セルに悪影響を及ぼすことが少ない磁気記憶セルと、それを用いた磁気メモリデバイスおよびその製造方法を提供する。
【解決手段】外部磁界によって磁化方向が変化する接続部分１４と第２磁性層８とを含み積層面に垂直な方向に電流が流れるように構成したＴＭＲ膜Ｓ２０と、このＴＭＲ膜Ｓ２０の一方の面側に、積層面に沿った方向を軸方向とするように配設すると共に、書込ビット線５および書込ワード線６によって貫かれるように構成した環状磁性層４とを含む複数のＴＭＲ素子１ａ，１ｂを備え、これらＴＭＲ素子１ａ，１ｂが環状磁性層４の一部を互いに共有するように構成する。これにより、閉磁路内の還流磁界の強度低下を抑制でき、より小さな書込電流によって接続部分１４および第２磁性層８の磁化反転を行うことができる。
【選択図】 図４
【解決手段】外部磁界によって磁化方向が変化する接続部分１４と第２磁性層８とを含み積層面に垂直な方向に電流が流れるように構成したＴＭＲ膜Ｓ２０と、このＴＭＲ膜Ｓ２０の一方の面側に、積層面に沿った方向を軸方向とするように配設すると共に、書込ビット線５および書込ワード線６によって貫かれるように構成した環状磁性層４とを含む複数のＴＭＲ素子１ａ，１ｂを備え、これらＴＭＲ素子１ａ，１ｂが環状磁性層４の一部を互いに共有するように構成する。これにより、閉磁路内の還流磁界の強度低下を抑制でき、より小さな書込電流によって接続部分１４および第２磁性層８の磁化反転を行うことができる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を含む磁気記憶セルならびに複数の磁気記憶セルを備え、情報の記録・読出を行う磁気メモリデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｂｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行える、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
ＧＭＲ−ＭＲＡＭには、保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ ｓｐｉｎ ｖａｌｖｅ 型）と、交換バイアス型（スピンバルブ；ｓｐｉｎ ｖａｌｖｅ型）とがある。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性層の保磁力差を利用して情報の書込および読出を行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有する場合、その抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との反強磁性結合により磁化方向が固定された固定層と、外部磁界により磁化方向が変化するフリー層と、それらの間に挟まれた非磁性層とを有し、固定層とフリー層との磁化方向の違いを利用して情報の書込および読出を行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」とした場合の抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分であった。
【０００７】
これらの点を解決するために、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、導線に電流を流すことにより発生する電流磁界により、ＴＭＲ素子の磁性膜の磁化方向を所定の方向に変化させることにより情報を記憶する方法が知られている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。なお、ＴＭＲ−ＭＲＡＭに関しては、特許文献２あるいは特許文献３に開示された技術等が知られている。
【０００８】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００９】
【発明が解決しようとする課題】
上記したように、ＴＭＲ効果を利用したＭＲＡＭでは、ＧＭＲ効果を利用したＭＲＡＭよりも高出力化を達成することができる。しかしながら、上記のような４０％程度の抵抗変化率を示すＴＭＲ素子を用いたＭＲＡＭであっても、出力電圧は数十ｍＶ程度であるので、より高密度な磁気メモリデバイスを実現するには不十分である。
【００１０】
図４０は、従来のＴＭＲ効果を利用した磁気メモリデバイスにおける構成を説明する平面図であり、図４１は、図４０に対応する従来の磁気メモリデバイスの要部断面構成を示すものである。読出および書込ワード線１１２，１０６とビット線１０５とが互いに直交しており、その直交部分に挟まれるように第１磁性層１０２、トンネルバリア層１０３および第２磁性層１０４からなるＴＭＲ素子１２０が配設されている。このような、書込ビット線１０５と書込ワード線１０６とが直交するタイプのＭＲＡＭでは、フリー層である第２磁性層１０４における磁化方向を十分に揃えることができず、十分に安定した書込をおこなうことは困難であった。
【００１１】
また、ＴＭＲ効果を利用したＭＲＡＭでは、直交配置された導線を流れる電流による誘導磁界、すなわち電流磁界によって磁性膜の磁化方向を変えることにより、各々の記憶セルに情報の記憶を行うようになっているが、この電流磁界はオープンな（磁気的に特定の領域に閉じ込められていない）磁界であるので、低効率であると共に、隣接した記憶セルへの悪影響も懸念される。さらに、メモリセルをより高集積化して磁気メモリデバイスのさらなる高密度化を図る場合、ＴＭＲ素子の微小化が必須となるが、次のような問題が懸念される。すなわち、ＴＭＲ素子における各磁性層のアスペクト比（厚み／積層面内方向の幅）が大きくなることにより反磁界が増大し、フリー層の磁化方向を変えるための磁界強度が増大してしまい、大きな書込電流を必要とすると考えられる。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、本発明の第１の目的は、書込線を流れる電流によって形成される磁界の損失を低減し、安定した書込が可能な磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第２の目的は、隣接した磁気記憶セルに悪影響を及ぼすことが少ない磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第３の目的は、一対の磁気抵抗効果素子を用いることにより、高い信号出力が得られ、高速かつ大容量の磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。さらに、第４の目的は、そのような磁気メモリデバイスを容易に製造するための方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の磁気記憶セルは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、複数の導線によって貫かれるように構成された環状磁性層とをそれぞれ有する一対の磁気抵抗効果素子を備え、この一対の磁気抵抗効果素子が環状磁性層の一部を互いに共有するようにしたものである。ここで、本発明における「外部磁界」とは、複数の導線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、内部を貫く複数の導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、複数の導線を横切る方向の断面が閉じている状態を示す。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造工程において発生する程度の酸化膜は含んでもよい。また、「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫く複数の導線の延在方向を指す。また、「積層体の一方の面側に、・・・配設され」とは、環状磁性層が、そのうちの一部分が積層体によって構成されるように配設されるという趣旨である。さらに、「共有」とは、一対の環状磁性層が、互いに電気的および磁気的に連続した状態を示す。
【００１４】
本発明の磁気記憶セルでは、上記構成により、複数の導線に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、各磁気抵抗効果素子ごとに独立した環状磁性層を設けた場合よりも、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。
【００１５】
本発明の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、一対の磁気抵抗効果素子を含む磁気記憶セルとを備え、一対の磁気抵抗効果素子が、それぞれ、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、第１および第２の書込線によって貫かれるように構成された環状磁性層とを含み、この一対の磁気抵抗効果素子が環状磁性層の一部を互いに共有するようにしたものである。
【００１６】
本発明の磁気メモリデバイスでは、上記した構成により、第１および第２の書込線の双方に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。
【００１７】
本発明の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体を有する磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であり、
一対の整流素子が設けられた基体の上に、一対の積層体の一部をなす一対の積層部分を形成する工程と、少なくとも一対の積層部分を覆うように下部磁性層を形成し、一対の積層体の形成を完了する工程と、下部磁性層の上に、第１の絶縁膜を介して一対の第１の書込線を形成する工程と、一対の第１の書込線の上に、第２の絶縁膜を介して一対の第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、一対の第２の書込線と、第２の絶縁膜と、一対の第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が互いに平行に延在する部分を含む一対の積層パターンを形成する積層パターン形成工程と、一対の積層パターンの各々を第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、互いに一部を共有し合う一対の環状磁性層を形成し、一対の磁気抵抗効果素子を含む磁気記憶セルを形成する工程とを含むようにしたものである。
【００１８】
本発明の磁気メモリデバイスの製造方法では、上記工程により、互いに一部を共有し合う一対の環状磁性層を形成するようにしたので、第１および第２の書込線の双方に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。ここで、「第１および第２の書込線が第２の絶縁層を挟んで互いに平行」とは、製造上の誤差範囲±１０°を含むものである。
【００１９】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、積層体が、前記環状磁性層と電気的に接続されていることが望ましい。これにより、積層体の積層面に垂直な方向に流れる電流が、感磁層から環状磁性層へと流れるようになる。
【００２０】
本発明の磁気記憶セルでは、複数の導線が、環状磁性層を貫く領域において互いに平行に延びるように構成されることが望ましい。こうすることにより、複数の導線に電流を流すことによって生じる合成磁界を、複数の書込線が互いに交差する場合よりも大きくすることができ、感磁層における磁化反転をより効率的に行うことができる。
【００２１】
本発明の磁気記憶セルでは、環状磁性層を貫く複数の導線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、一対の磁気抵抗効果素子に情報が記憶されるようにすることが望ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳密に１８０度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生ずる程度の誤差等に起因して１８０度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００２２】
この磁気記憶セルおよび磁気メモリデバイスでは、一対の磁気抵抗効果素子において、感磁層の磁化方向が互いに反平行となる状態で情報が記憶される。
【００２３】
より具体的には、一対の磁気抵抗効果素子における一対の感磁層の一方が第１の方向に磁化し他方が第１の方向と反平行をなす第２の方向に磁化する第１の状態と、一対の感磁層の一方が第２の方向に磁化し他方が第１の方向に磁化する第２の状態、のいずれかをとり、第１および第２の状態に対応して一対の磁気抵抗効果素子に情報が記憶されるようにすることが望ましい。このとき、一対の磁気抵抗効果素子における双方の感磁層の磁化は、互いに向き合う状態と、反対向きになる状態との２つの状態をとることができ、これに２値情報が対応する。
【００２４】
本発明の磁気記憶セルでは、感磁層が、環状磁性層のうちの一部分を構成するようにしてもよい。さらに、感磁層が、互いに磁気的に交換結合するように構成された第１および第２の感磁部分からなり、第１の感磁部分が、環状磁性層のうちの一部分を構成するようにしてもよい。加えて、第１の感磁部分と第２の感磁部分との間に、これらを互いに反強磁性結合させるための第１の非磁性導電層を配設するようにしてもよい。
【００２５】
また、本発明の磁気記憶セルおよび磁気メモリデバイスでは、第２の感磁部分が第１の感磁部分よりも大きな保磁力を有することが望ましい。これにより、第２の感磁部分の磁化方向がより安定化する。
【００２６】
さらに、本発明の磁気記憶セルおよび磁気メモリデバイスでは、各積層体が非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の第１の磁性層と反対側に積層され外部磁界によって磁化方向が変化する感磁層とを含み、または各積層体が非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の第１の磁性層と反対側に積層され外部磁界によって磁化方向が変化する第２の感磁部分として機能する第２の磁性層とを含み、積層体の積層面に垂直な方向に流れる電流に基づいて情報が検出されるようにしてもよい。この場合、第１の磁性層が第２の磁性層よりも大きな保磁力を有することが望ましい。また、第１の磁性層の非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されるようにしてもよい。第１の磁性層と非磁性層との間に、第１の磁性層と交換結合した第４の磁性層が配設され、さらに第１の磁性層と第４の磁性層との間に、第１の磁性層と第４の磁性層とを反強磁性結合させるための第２の非磁性導電層が配設されるようにしてもよい。これらの場合、非磁性層が、トンネル効果を生じさせ得る絶縁層からなるようにすることも可能である。
【００２７】
本発明の磁気メモリデバイスでは、第１の書込線と第２の書込線とは、環状磁性層を貫く領域において互いに平行に延びているように構成されることが望ましい。こうすることにより、第１および第２の書込線に電流を流すことによって生じる合成磁界を、第１および第２の書込線が互いに交差する場合よりも大きくすることができ、各磁気抵抗効果素子の感磁層における磁化反転をより効率的に行うことができる。
【００２８】
本発明の磁気メモリデバイスでは、環状磁性層を貫く第１および第２の書込線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、磁気記憶セルに情報が記憶されるようにすることが望ましい。
【００２９】
本発明の磁気メモリデバイスでは、さらに、一対の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線を備え、各積層体に流れる電流に基づいて情報が読み出されるように構成される。なお、本発明の磁気記憶セルにおいて「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていない状態であってもよい。
【００３０】
この磁気メモリデバイスでは、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じ、積層体の積層面に垂直な方向に電流を流した場合の電流値が異なることを利用して、情報の読出が行われる。
【００３１】
情報の読出については、一対の第１の読出線の各々から一対の磁気抵抗効果素子の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて磁気記憶セルから情報を読み出すようにすることが望ましい。この方式によれば、読出電流は差動出力されるので、各々の第１の読出線に生ずる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺されて除去されるからである。
【００３２】
本発明の磁気メモリデバイスでは、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上における、一対の第１の読出線と一対の磁気抵抗効果素子との間にそれぞれ設けられた一対の整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えていることが好ましい。
【００３３】
本発明の「整流素子」とは、電流を一方向のみに通過させ、逆方向の電流の通過を阻止する素子をいう。また、「電流経路」とは、読出電流が磁気抵抗効果素子に流入するためにたどり、磁気抵抗効果素子を通過し、流出していく経路全体をいう。整流素子は、上記の電流経路上で、接地方向（第２の読出線側）のみに向かうように電流を流す整流作用を有している。この整流素子により、読出対象の各磁気記憶セルに向かって、共通の第２の読出線に接続されている他の磁気記憶セルからの電流の回り込みを回避できると共に、電流が読出対象の磁気記憶セル内における一方の磁気抵抗効果素子から他方の磁気抵抗効果素子へ通過して第１の読出線にまで達することが阻止できる。整流素子としては、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳトランジスタが好適である。
【００３４】
さらに、本発明の磁気メモリデバイスでは、複数の整流素子が設けられた基板の上に、複数の磁気抵抗効果素子と、環状磁性層とが順に配設されていることが望ましい。この場合、整流素子としてバイポーラトランジスタを用い、このバイポーラトランジスタにおけるエミッタと磁気抵抗効果素子とが電気的に接続するようにすることが可能である。あるいは、整流素子としてＭＯＳトランジスタを用い、このＭＯＳトランジスタにおけるソースと磁気抵抗効果素子とが電気的に接続されるようにしてもよいし、整流素子をショットキーダイオードとし、基板側から順にエピタキシャル層と金属層とを有し、これらのエピタキシャル層と金属層との間にショットキー障壁を形成するようにしてもよい。
【００３５】
本発明の磁気メモリデバイスの製造方法では、積層パターン形成工程において、一対の第２の書込線をマスクとして第２の絶縁膜および一対の第１の書込線を選択的にエッチングすることにより、一対の積層パターンを自己整合的に形成することが望ましい。これによりアライメント精度の高い加工が可能となり、さらに、製造工程全体として簡略化を図ることができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３７】
［第１の実施の形態］
まず、図１ないし図７を参照して第１の実施の形態に係る磁気メモリデバイスの構成について説明する。
【００３８】
図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００３９】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。
【００４０】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００４１】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２およびビットデコード線７１を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００４２】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１（後出）によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２（後出）によって接続されている。
【００４３】
カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００４４】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ｂにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００４５】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００４６】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００４７】
次に、本実施の形態の磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００４８】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０を形成している。記憶セル１は、それぞれの平行部分１０の少なくとも一部を囲むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。ここで、交差する領域に記憶セル１が設けられているということは、交差点の隣に記憶セル１が設けられている場合も含んでいる。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。
【００４９】
書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５８Ｃ，Ｘ方向カレントドライブ回路５６Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。
【００５０】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ，書込ワード線６および記憶セル１は、図２と対応するものである。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂにより構成され、Ｙ方向に沿った書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０に配置されている。ＴＭＲ素子１ａ，１ｂはＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂと環状磁性層４とを備えており、平行部分１０における書込ビット線５および書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、環状磁性層４においては外部磁界）によって環状磁性層４の磁化方向が変化するようになっている。この場合、平行部分１０における書込ビット線５と書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００５１】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４２が設けられている。各書込ビット線引出電極４２は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられている。各書込ワード線引出電極４１は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００５２】
図４は、記憶セル１の拡大斜視図である。図４に示したように、ＴＭＲ膜Ｓ２０ｂの一部をなす積層部分２０ｂが、書込ビット線５ｂを挟んで書込ワード線６とは反対側の環状磁性層４の表面に形成されている。環状磁性層４の、積層部分２０ｂが形成された面とは反対側の面には読出ワード線１２がＸ方向に延在して設けられている。なお、図４では図示していないが、書込ビット線５ａおよび書込ワード線６に対応するＴＭＲ膜Ｓ２０ａの一部をなす積層部分２０ａは、互いに一部を共有し合う一対の環状磁性層４の表面に形成されている。これら一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、環状磁性層４とは反対側に形成された導電層２４ａ，２４ｂと接続されている（導電層２４ａは図示せず）。一対の導電層２４ａ，２４ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線１３ａ，１３ｂ（図示せず）と接続されている。ここで、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂが、本発明の「積層体」に対応する一具体例である。
【００５３】
図５（Ａ）は、図３に示した記憶セル１の、Ｖ−Ｖ切断線の矢視方向における断面構成を表すものである。
【００５４】
図５（Ａ）に示したように、記憶セル１は、一対のＴＭＲ素子１ａ，１ｂにより構成されている。ＴＭＲ素子１ａは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体であるＴＭＲ膜Ｓ２０ａと、このＴＭＲ膜Ｓ２０ａの一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に書込ビット線５ａと書込ワード線６とによって貫かれるように構成された環状磁性層４とを有している。一方のＴＭＲ素子１ｂは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体であるＴＭＲ膜Ｓ２０ｂと、このＴＭＲ膜Ｓ２０ｂの一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に書込ビット線５ｂと書込ワード線６とによって貫かれるように構成された環状磁性層４とを有している。一対のＴＭＲ素子１ａ，１ｂは、環状磁性層４の一部である共有部分３４を互いに共有している。感磁層は、環状磁性層４のうちの一部分を構成している一対の接続部分１４ａ，１４ｂと、後述する一対の第２磁性層８ａ，８ｂとによって構成され、一対の接続部分１４ａ，１４ｂと一対の第２磁性層８ａ，８ｂとはそれぞれ互いに磁気的に交換結合するようになっている。ここで、接続部分１４ａ，１４ｂが本発明における「第１の感磁部分」に対応する一具体例であり、一方の第２磁性層８ａ，８ｂが本発明における「第２の感磁部分」に対応する一具体例である。
【００５５】
ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、それぞれ積層部分２０ａ，２０ｂと接続部分１４ａ，１４ｂとによって構成されている。積層部分２０ａ，２０ｂは、それぞれ環状磁性層４（接続部分１４ａ，１４ｂ）の側から順に、外部磁界によって磁化方向が変化する感磁層として機能する第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１の磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されている。上述したように、第２磁性層８ａ，８ｂは環状磁性層４の一対の接続部分１４ａ，１４ｂとともに感磁層として機能する。さらに、書込ビット線５ａ，５ｂと書込ワード線６とは、絶縁膜７ａ，７ｂによって互いに電気的に絶縁されている。なお、図５では、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの膜構成を明らかにするため、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの寸法を周囲よりも相対的に大きく誇張して表している。
【００５６】
一対のＴＭＲ素子１ａ，１ｂの磁化方向を互いに反平行な方向に反転させると、共有部分３４では書込ビット線５ａ，５ｂと書込ワード線６とによって生じる電流磁界が同一方向となり、磁束密度が増大する。これにより、より効率的に電流磁界を利用することができ、環状磁性層４の接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、環状磁性層４を共有するようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。
【００５７】
ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間に、積層面に垂直方向に電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３ａ，３ｂとの界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００５８】
（ＭＲ比）＝ｄＲ／Ｒ ……（１）
【００５９】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００６０】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３ａ，３ｂの膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３ａ，３ｂの膜厚Ｔに対して指数関数的に増加する。
【００６１】
Ｒｔ∝ｅｘｐ（２χＴ ），χ＝｛８π２ ｍ＊ （φ・Ｅｆ）０．５ ｝／ｈ ……（２）
【００６２】
ここで、「φ」はバリア高さ、「ｍ＊ 」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）２ 程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）２ 以下、さらに好ましくは１ｋΩ・（μｍ）２ 以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００６３】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００６４】
図５（Ａ）に示したＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０３ Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３ Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）から構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。
【００６５】
環状磁性層４は、書込ビット線５および書込ワード線６における平行部分１０、すなわち、環状磁性層４を貫く領域の少なくとも一部を環状に取り囲むように延在しており、この平行部分１０を流れる電流によって環状磁性層４内部に還流磁界が生ずるように構成されている。上記還流磁界によって環状磁性層４の磁化方向が反転される。環状磁性層４の接続部分１４ａ，１４ｂおよびこれに隣接する第２磁性層８ａ，８ｂが、情報を記憶する記憶層として機能する。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、その接続部分１４ａ，１４ｂの保磁力が、（１００／４π）×１０３ Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０３ Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１ａ，１ｂを破壊させてしまうからである。また、書込ビット線５および書込ワード線６による電流磁界を環状磁性層４に集中させるために、環状磁性層４の透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００６６】
書込ビット線５および書込ワード線６は、いずれも、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７によって、互いに電気的に絶縁されている。書込ビット線５および書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５ａ，５ｂおよび書込ワード線６を用いた記憶セル１に対するより具体的な書込動作については後述する。
【００６７】
次に、情報読出動作に係わる構成について説明する。図６は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。
【００６８】
図６に示したように、各記憶セル１が、ＸＹ平面における複数の読出ワード線１２と複数の読出ビット線１３との各交差点に配設されている。ここで、記憶セル１の下面（ＴＭＲ素子２０が形成された側）が一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線１３ａ，１３ｂと接し、上面（ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとは反対側）が読出ワード線１２と接している。読出ビット線１３ａ，１３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線１２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線１３の両端には、それぞれ読出ビット線引出電極４４が設けられている。一方、各読出ワード線１２の両端には、それぞれ読出ビット線引出電極４３が設けられている。ここで、読出ビット線１３が本発明の「第１の読出線」に対応する一具体例であり、読出ワード線１２が本発明の「第２の読出線」に対応する一具体例である。
【００６９】
図７は、図６に示したＶＩＩ−ＶＩＩ切断線における矢視方向の断面構成を表すものである。図７に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能する一対のショットキーダイオード７５ａ，７５ｂ（以下、単にダイオード７５ａ，７５ｂという。）が設けられた基体１１の上に、一対の積層部分２０ａ，２０ｂと、環状磁性層４とが順に形成されるように構成されている。
【００７０】
一対のダイオード７５ａ，７５ｂは、積層部分２０ａ，２０ｂの側から順に導電層２４ａ，２４ｂとエピタキシャル層２５と基板２６とを有し、これら導電層２４ａ，２４ｂとエピタキシャル層２５との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、積層部分２０ａ，２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な接続部分をもたないように構成されている。基板２６はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板２６としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層２５は、燐が低濃度拡散されてｎ− 型となるようにする。このｎ− 型半導体であるエピタキシャル層２５と金属からなる導電層２４ａ，２４ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層１３Ｔを介して読出ビット線１３ａ，１３ｂと接続されている。
【００７１】
次に、図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００７２】
図８は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線１３ａ，１３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線１２に流出する電流）の差分値を出力として行うようになっている。
【００７３】
図８において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００７４】
記憶セル群５４には、Ｘ方向に配列される読出ワード線１２（…，１２ｍ，１２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線１３ａ，１３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線１３ａ，１３ｂに挟まれた領域のうちの読出ワード線１２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線１３ａ，１３ｂに接続され、それぞれの他端が共通の読出ワード線１２に接続される。
【００７５】
各読出ワード線１２の一端は、それぞれ読出ワード線引出電極４３を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線１２を流れる電流を一定とする機能を有するものである。
【００７６】
各読出ビット線１３ａ，１３ｂの一端は、読出ビット線引出電極４４を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線１３ａ，１３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００７７】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００７８】
まず、図２および図５（Ｂ），（Ｃ）を参照して、記憶セル１における書込動作について説明する。図５（Ｂ），（Ｃ）は、図５（Ａ）に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【００７９】
図５（Ｂ），（Ｃ）は、記憶セル１を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図５（Ｂ）は、図２に示した書込電流方向に対応する。図５（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図５（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図５（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図５（Ｃ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【００８０】
一対のＴＭＲ素子１ａ，１ｂは、互いに共有した環状磁性層４の一部である共有部分３４を備えている。図５（Ｂ），（Ｃ）の場合、ＴＭＲ素子１ａを貫く電流方向とＴＭＲ素子１ｂを貫く電流方向とが互いに反対方向となるようにしたので、この共有部分３４を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図５（Ｂ）では＋Ｚ方向であり、図５（Ｃ）では−Ｚ方向である）。
【００８１】
図５（Ｂ），（Ｃ）から明らかなように、環状磁性層４を貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、接続部分１４ａおよび第２磁性層８ａと、接続部分１ｂおよび第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。
【００８２】
すなわち、書込ビット線５および書込ワード線６に、同一方向に電流が流れると、環状磁性層４の磁化方向が反転するのに伴って第２磁性層８の磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図５（Ｂ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが−Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが＋Ｘ方向に磁化する状態に「０」を対応させた場合には、図５（Ｃ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが＋Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが−Ｘ方向に磁化する状態に「１」を対応させることにより記憶することができる。ここで、−Ｘ方向が、本発明における「第１の方向」に対応する一具体例であり、＋Ｘ方向が、本発明における「第２の方向」に対応する一具体例である。したがって、図５（Ｂ）の状態が、本発明における「第１の状態」に対応する一具体例であり、図５（Ｃ）の状態が、本発明における「第２の状態」に対応する一具体例である。
【００８３】
この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【００８４】
ここで、本実施の形態の磁気メモリデバイスの書込動作時の作用について、比較例と対比して説明する。図３７（Ａ），（Ｂ）は、本実施の形態の比較例としての磁気メモリデバイスの構成要素である記憶セル２０１，３０１の断面構造を表すものである。
【００８５】
図３７（Ａ）に示した記憶セル２０１は、ＴＭＲ素子２０１ａとＴＭＲ素子２０１ｂとがそれぞれ独立した環状磁性層２０４ａ，２０４ｂを備えるようになっている。環状磁性層２０４ａと環状磁性層２０４ｂとの間には、非磁性層２１５が形成されている。ただし、非磁性層２１５を挟んでそれぞれ独立した環状磁性層２０４ａ，２０４ｂを備えている点を除き、記憶セル２０１の構成要素、寸法および材質等は、本実施の形態の記憶セル１と全く同様である。
【００８６】
記憶セル２０１では、上記のような構成を有するので、書込ワード線６および書込ビット線５ａによって発生した電流磁界２１６ａと、書込ワード線６および書込ビット線５ｂによって発生した電流磁界２１６ｂとはそれぞれ環状磁性層２０４ａと環状磁性層２０４ｂとの中を個別に誘導され、ＴＭＲ膜２２０ａ，２２０ｂに含まれる各感磁層における磁化方向と、ＴＭＲ膜２２０ａ，２２０ｂと接する部分の環状磁性層２０４ａ，２０４ｂにおける磁化方向とを反転させる。環状磁性層２０４ａと環状磁性層２０４ｂとの間には非磁性層２１５が形成されているので各環状磁性層２０４ａ，２０４ｂの磁束を互いに強め合うことはない。
【００８７】
図３７（Ｂ）に示した記憶セル３０１は、環状磁性層を設けず、非磁性層３１５を挟んで対向配置されたＴＭＲ素子３０１ａとＴＭＲ素子３０１ｂが、それぞれ非磁性層３１７ａ，３１７ｂを介して書込ワード線６および書込ビット線５ａ，５ｂとは反対側に形成されるように構成されている。ただし、環状磁性層を備えていない点および非磁性層３１５を備えている点を除き、記憶セル３０１の構成要素、寸法および材質等は、本実施の形態の記憶セル１と全く同様である。
【００８８】
記憶セル３０１では、上記のような構成を有するので、書込ワード線６および書込ビット線５ａによって発生した電流磁界３１６ａと、書込ワード線６および書込ビット線５ｂによって発生した電流磁界３１６ｂとは高透磁率の磁性層に収束されることなく、それぞれ非磁性層３１７ａ，３１７ｂを介してＴＭＲ膜３２０ａ，３２０ｂに含まれる各感磁層の磁化方向を反転させる。そのため、各電流磁界は他方の感磁層や隣接する記憶セルの感磁層にまで及ぶようになり、例えば、大きな書込電流が流れた場合には目的とするＴＭＲ膜以外の感磁層の磁化方向を変化させてしまうなどの悪影響を与えることとなる。さらに、ＴＭＲ膜３２０ａに対応した電流磁界３１６ａと、ＴＭＲ膜３２０ｂに対応した電流磁界３１６ｂとは互いに逆方向の磁界であるので、弱め合うこととなる。このため、電流磁界の効率を劣化させ、各感磁層の磁化方向を反転させるための電流を増大させてしまう。
【００８９】
上記した記憶セル２０１，３０１に対し、本実施の形態の記憶セル１は、図５に示したように、一対のＴＭＲ素子１ａ，１ｂが、互いに共有した環状磁性層４の一部である共有部分３４を備えるようにしている。このため、ＴＭＲ素子１ａを貫く電流方向とＴＭＲ素子１ｂを貫く電流方向とが互いに反対方向となるようにした場合に、この共有部分３４を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができ、共有部分３４における磁束密度が増大する。これにより電流磁界の効率が向上し、第２磁性層８ａ，８ｂおよび環状磁性層４の接続部分１４ａ，１４ｂにおける磁化方向を反転させるために要する電流を低減することができる。さらに、共有部分３４を備えるようにすることにより、一対のＴＭＲ素子１ａ，１ｂを容易に形成することが可能であるうえ、個々の記憶セル１の形成領域を小さくできるので、一定領域内に大容量の磁気メモリデバイスを形成することが可能になる。
【００９０】
次に、図１，図８および図９を参照して、磁気メモリデバイスにおける読出動作について説明する。
【００９１】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線１３ａ，１３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおけるＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線１２に読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおけるＴＭＲ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。ここで、読出ビット線１３ａ，１３ｂからの読出電流がダイオード７５ａ，７５ｂを通過した後、記憶セル１に流入するようにすることが重要である。この理由については、後述する。
【００９２】
図９（Ａ），（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図９（Ａ）では、ＴＭＲ膜Ｓ２０ａにおいて第１磁性層２ａと第２磁性層２ｂとが平行な磁化方向となり、一方のＴＭＲ膜Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層２ｂとが反平行な磁化方向となっている。この場合、ＴＭＲ膜Ｓ２０ａが低抵抗状態となり、ＴＭＲ膜Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図９（Ｂ）の場合には、図９（Ａ）の場合とは反対にＴＭＲ膜Ｓ２０ａが高抵抗状態となり、ＴＭＲ膜Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、ＴＭＲ膜Ｓ２０ａとＴＭＲ膜Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。
【００９３】
ここで、本実施の形態の磁気メモリデバイスの読出動作時の作用について、比較例と対比して説明する。図３８は、本実施の形態の比較例としての記憶セル５０１を含む記憶セル群とその読出回路からなる回路系の構成図である。図３９は、記憶セル５０１の断面構成を表すものである。
【００９４】
図３８および図３９に示した比較例は、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに対して、センスアンプ回路５６Ｂとは反対側に１個のダイオード１７５が設けるようにした場合の例である。図３９に示したように、記憶セル５０１は、一対のＴＭＲ素子５０１ａ，５０１ｂから構成されており、基体に埋設されたダイオード１７５の上に形成されると共に、その上面が一対の読出ビット線１３ａ，１３ｂと接続されるようになっている。より具体的には、基体１１の側から、ダイオード１７５を構成する導電層１２４と直に接するように形成された環状磁性層４と、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとを有し、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂが読出ビット線１３ａ，１３ｂと接続されるようになっている。ここで、読出スイッチ８３ｍ を選択し記憶セル５０１ｍ に記憶された情報を読み出そうとした場合、図３８および図３９の比較例では、例えば記憶セル１ｍ＋１ を通過する経路Ｌを辿るような読出電流の回り込みが生じる。なお、実線で示した経路Ｒが正規の電流経路である。具体的には、例えば、センスアンプ回路５６Ｂから読出ビット線１３ａへ流入した読出電流が、本来、読出対象として選択されていない記憶セル５０１ｍ＋１ のＴＭＲ膜Ｓ２０ａに流入し、さらに共有する環状磁性層４を介してＴＭＲ膜Ｓ２０ｂを通過する。こののち、読出ビット線１３ｂをセンスアンプ回路５６Ｂへ向かって逆流することによって５０１ｍ の２０ｂに向かう読出電流と合流してしまうのである。
【００９５】
これに対し、本実施の形態の磁気メモリデバイスでは、一対のダイオード７５ａ，７５ｂが設けられた基体１１の上に、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂと、環状磁性層４とが順に配設された断面構成とするようにした。これにより、一対のＴＭＲ素子１ａ，１ｂ（のうちのＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ）に供給された読出電流の各電流経路上における、一対の読出ビット線５ａ，５ｂと一対のＴＭＲ素子１ａ，１ｂとの間に、一対のダイオード７５ａ，７５ｂをそれぞれ配置した回路構成とすることができ、読出対象ではない記憶セルからの不要な電流の回り込みを遮断することができる。なお、（ダイオードを埋設しない）基体の上に、環状磁性層と一対のＴＭＲ膜と、一対のダイオードと、一対の読出ビット線とを順に形成するようにした場合にも、上記の読出電流の回り込みを回避することができる。さらに、ダイオードを埋設した基板の上に環状磁性層と一対のＴＭＲ膜とを順次形成し、ビアホールに埋め込まれた金属電極を介してダイオードとＴＭＲ膜とを接続することも可能である。
【００９６】
本実施の形態の磁気メモリデバイスでは、上記のように、複数の書込ビット線５と、これら複数の書込ビット線５とそれぞれ交差するように延びる複数の書込ワード線６と、外部磁界によって磁化方向が変化する第２磁性層８を含み積層面に垂直な方向に電流が流れるように構成したＴＭＲ膜Ｓ２０と、このＴＭＲ膜Ｓ２０の一方の面側に、積層面に沿った方向を軸方向とするように配設すると共に、書込ビット線５および書込ワード線６によって貫かれるように構成した環状磁性層４とを含む複数のＴＭＲ素子１ａ，１ｂとを備えるようにしたので、書込ビット線５および書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができ、ＴＭＲ膜Ｓ２０の第２磁性層８における磁化反転を効率的に行うことができると共に、書込対象とする記憶セルに隣接した記憶セルに対して、磁気的な影響を低減することができる。特に、１つの記憶セル１における一対のＴＭＲ素子１ａ，１ｂが環状磁性層４の一部を互いに共有するように構成したので、環状磁性層４の一部を互いに共有せず、別々に設けた場合よりも閉磁路内の還流磁界の強度を増強ることができ、より小さな書込電流によって第２磁性層８の磁化反転を行うことができる。
【００９７】
さらに、書込ビット線５と書込ワード線６とが、環状磁性層４を貫く領域において互いに平行に延びるように構成したので、書込ビット線５および書込ワード線６に電流を流すことによって環状磁性層４に生じる合成磁界を、これらの書込線が互いに交差する場合よりも大きくすることができ、第２磁性層８における磁化反転をより小さな書込電流によって行うことができる。
【００９８】
さらに、トンネルバリア層３と接続部分１４との間に第２磁性層８を設けるようにしたので、以下のような利点が得られる。すなわち、接続部分１４と第２磁性層８との交換結合を形成することが可能となり、感磁層の一部としての第２磁性層８における磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、接続部分１４の保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。
【００９９】
また、一対のＴＭＲ素子１ａ，１ｂ（のうちのＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ）に供給された読出電流の各電流経路上における、一対の読出ビット線５ａ，５ｂと一対のＴＭＲ素子１ａ，１ｂとの間に、一対のダイオード７５ａ，７５ｂをそれぞれ配置した回路構成としたので、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１００】
次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。
【０１０１】
本実施の形態の磁気メモリデバイスの製造方法は、一対のダイオード７５ａ，７５ｂが設けられた基体１１の上に、それぞれが一対のダイオード７５ａ，７５ｂの各々に対応するように一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの一部をなす一対の積層部分２０ａ，２０ｂを形成する工程と、少なくとも一対の積層部分２０ａ，２０ｂを覆うように下部磁性層４Ｂを形成し、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの形成を完了する工程と、この下部磁性層４Ｂの上に、絶縁膜７Ａを介して一対の書込ビット線５ａ，５ｂを形成する工程と、一対の書込ビット線５ａ，５ｂの上に、絶縁膜７Ｂを介して一対の書込ワード線６を、書込ビット線５ａ，５ｂと書込ワード線６とが互いに平行に延在する部分を含むように形成する工程と、一対の書込ワード線６と、絶縁膜７Ｂと、一対の書込ビット線５ａ，５ｂとを順次エッチングしてパターニングすることにより、書込ビット線５ａ，５ｂと書込ワード線６とが互いに平行に延在する部分を含む一対の積層パターン１９ａ，１９ｂを形成する積層パターン形成工程と、一対の積層パターン１９ａ，１９ｂの各々を絶縁膜７Ｃ，７Ｄを介して取り囲むように中間磁性層４Ｓおよび上部磁性層４Ｕを設けることにより、互いに一部を共有し合う一対の環状磁性層４を形成し、一対のＴＭＲ素子１ａ，１ｂを含む記憶セル１を形成する工程とを含むものである。以下、具体的に説明する。
【０１０２】
図１０ないし図２８を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について、詳細に説明する。なお、図８ないし図２８は、図７に対応した断面図であり、その形成過程を表したものである。
【０１０３】
まず、図１０に示したように、バイポーラ・トランジスタを埋設した基板１１を用意し、この基体１１に埋設された一対の導電層２４ａ，２４ｂの上に一対の積層部分２０ａ，２０ｂを形成する。具体的には、まず、ｉ線ステッパ等により、積層部分２０ａ，２０ｂを形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。次に、スパッタ等により全面に亘って、例えばＣｏＦｅ層からなる第１磁性層２とアルミニウム（Ａｌ）層とを順に形成する。このアルミニウム層を酸化処理することによりトンネルバリア層３を得る。さらに、このトンネルバリア層３の上に、例えばＣｏＦｅ層からなる第２磁性層８をスパッタ等により形成する。さらに積層部分２０ａ，２０ｂの加工中における劣化を防止するために、タンタル（Ｔａ）等よりなるキャップ層（保護層）を設けるようにしてもよい。次いで、レジストパターンをリフトオフすることにより、所定のパターン形状を有する第１磁性層２、トンネルバリア層３および第２磁性層８からなる積層部分２０ａ，２０ｂを露出させる。
【０１０４】
次に、図１１に示したように、例えばＴＥＯＳ（正珪酸四エチル；Ｓｉ（ＯＣ２ Ｈ５ ）４ ）を用いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）装置により全体を覆うように、例えば、酸化シリコン（ＳｉＯ２ ）からなる絶縁膜１７Ａを形成する。こののち、例えば（１／π）×１０６ Ａ／ｍの磁界中で２５０℃の温度下でアニールを行い、第１磁性層２の磁化方向を固定する。
【０１０５】
アニール後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）装置により絶縁膜１７Ａの表面の平坦化をおこない、積層部分２０ａ，２０ｂの上面を露出される。さらに、逆スパッタリングなどにより積層部分２０ａ，２０ｂの上面の不純物を取り除いたのち、図１２に示したように、少なくとも積層部分２０ａ，２０ｂの上面を覆うように下部磁性層４Ｂを選択的に形成する。これにより、下部磁性層４Ｂの一部および積層部分２０ａ，２０ｂにより構成されるＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの形成が一応、完了する。この場合、フォトリソグラフィ法を用いて選択的にレジストフレーム（図示せず）を形成したのち、スパッタ等により、例えばＮｉＦｅ層を未保護領域に形成し、さらにレジストフレームを除去する。下部磁性層４Ｂを形成したのち、図１３に示したように、ＣＶＤ装置を用いて全体を覆うように、例えば、ＳｉＯ２ からなる絶縁膜７Ａを形成する。この絶縁膜７Ａが、本発明の「第１の絶縁膜」に対応する一具体例である。
【０１０６】
続いて、スパッタ等により絶縁層７Ａの上に、例えばチタン（Ｔｉ）からなる金属層を形成する。こののち、図１４に示したように、この金属層上に、少なくともＴＭＲ膜２０ａ，２０ｂの形成領域を覆うように選択的に書込ビット線５ａ，５ｂを形成する。具体的には、絶縁層７Ａの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）めっきを形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０７】
次に、図１５に示したように、ＣＶＤ装置を用いて全体を覆うように、例えばＳｉＯ２ からなる絶縁膜７Ｂを形成する。こののち、ＣＭＰ装置により、絶縁膜７Ｂの表面の平坦化をおこなう。この絶縁膜７Ｂが、本発明の「第２の絶縁膜」に対応する一具体例である。
【０１０８】
続いて、スパッタ等により絶縁層７Ｂの上に、例えばチタン（Ｔｉ）からなる金属層を形成する。こののち、図１６に示したように、この金属層の書込ビット線５ａ，５ｂに対応する領域を覆うように選択的に書込ワード線６を形成する。具体的には、絶縁層７Ｂの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）めっきを形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０９】
次に、図１７に示したように、この書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成する。具体的には、反応性ガスとしてＣ４ Ｆ８ を用いたＲＩＥおよびイオンミリングにより、書込ワード線６によって保護されていない領域の絶縁膜７Ｂ、絶縁膜７Ａおよび書込ビット線５ａ，５ｂを除去することにより一対の積層パターン１９ａ，１９ｂを形成する。ここで、下部磁性層４Ｂが露出するまで絶縁膜７Ａを除去することが重要である。
【０１１０】
このように、書込ワード線６をマスクとして、自己整合的に積層パターン１９ａ，１９ｂを形成することにより、書込ワード線６と同じ幅を有する書込ビット線５ａ，５ｂを高精度に形成することができる。さらに、レジストパターンの形成工程およびその除去工程等を省略することができ、製造工程の簡略化を図ることができる。
【０１１１】
書込ビット線５および書込ワード線６の平行部分１０における積層パターン１９ａ，１９ｂを形成したのち、図１８に示したように、ＣＶＤ装置等により全体を覆うように、例えばＳｉＯ２ からなる絶縁膜７Ｃを形成する。
【０１１２】
次いで、図１９に示したように、イオンミリング等により、積層パターン１９ａ，１９ｂの側面部分に形成された絶縁膜７Ｃ以外の絶縁膜７Ｃを完全に除去したのち、全面に亘って、例えばＮｉＦｅをスパッタ等により、金属層を薄く形成する。こののち図２０に示したように、下部磁性層４Ｂが形成されていない、絶縁膜１７Ａに対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３１Ａを形成する。
【０１１３】
フォトレジスト層３１Ａを形成したのち、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、図２１に示したように、例えばＮｉＦｅからなる中間磁性層４Ｓを形成する。次いで、レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。こののち、図２２に示したように、ＣＶＤ装置等により、全体を覆うように例えばＳｉＯ２ からなる絶縁膜１７Ｂを形成する。
【０１１４】
続いて、図２３に示したように、ＣＭＰ装置を用いて、最終的に書込ワード線６が露出するまで研磨をおこなう。こののち、図２４に示したように、フォトリソグラフィ等により、各書込ワード線６の露出面を覆うように選択的に絶縁膜７Ｄを形成する。さらに、例えばＮｉＦｅをスパッタ等により、金属層を薄く形成する。こののち図２５に示したように、絶縁層１７Ｂに対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３１Ｂを形成する。こののち、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えばＮｉＦｅからなる上部磁性層４Ｕを形成する。これにより、下部磁性層４Ｂと中間磁性層４Ｓと上部磁性層４Ｕとからなる環状磁性層４の形成が完了する。ここで、中間磁性層４Ｓおよび上部磁性層４Ｕが本発明の「上部磁性層」に対応する一具体例である。
【０１１５】
次いで、図２６に示したように、フォトレジスト層３１Ｂを除去することにより、上部磁性層４Ｕが露出する。続いて、図２７に示したように、絶縁層１７Ｂの上の金属層を電極膜として利用しためっき処理により、例えば、銅からなる読出ワード線１２を形成する。さらに、図２８に示したように、ＣＶＤ装置等によりＳｉＯ２ 等よりなる絶縁層１７Ｃを全面に亘って形成したのち、ＣＭＰ装置等による絶縁層１７Ｃの表面の研磨をおこない、平坦化を図る
【０１１６】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４１を形成し、書込ビット線５の各両端末に書込ビット線引出電極４２を形成し、読出ワード線１２の各両端末に読出ワード線引出電極４３を形成し、さらに読出ビット線１３の各両端末に読出ビット線引出電極４４を形成する。
【０１１７】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。
【０１１８】
こののち、さらに、スパッタ装置やＣＶＤ装置等によりＳｉＯ２ またはＡｌ２ Ｏ３ 等の保護層を形成する工程と、その保護膜を研磨して各引出電極４１〜４４を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【０１１９】
本実施の形態の製造方法によれば、ダイオード７５ａ，７５ｂを埋設した基体１１の上に積層部分２０ａ，２０ｂを形成したのち、この積層部分２０ａ，２０ｂの上に、互いに一部を共有し合う一対の環状磁性層４を形成するようにしたので、ダイオード７５ａ，７５ｂと積層部分２０ａ，２０ｂと環状磁性層４とが順に積層された構造が得られ、その結果、図８に示した回路構成に対応した磁気メモリデバイスを得ることができる。すなわち、一対の読出ビット線１３ａ，１３ｂと一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとの間にそれぞれダイオード７５ａ，７５ｂを形成することができる。このため、センスアンプ回路５６Ｂからの読出電流が、各ダイオード７５ａ，７５ｂを介してそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを通過したのち、一体となった環状磁性層４において合流して読出ワード線６に流入することが可能であり、正規の電流経路以外への不要な回り込みを回避することができる磁気メモリデバイスが得られる。
【０１２０】
また、図８に示した回路構成に対応させるための方法としては、環状磁性層、ＴＭＲ膜、ダイオード（整流素子）の順に積層することにより磁気メモリデバイスを形成する方法も考えられるが、この場合にはダイオード（整流素子）を形成する際の熱などによりＴＭＲ膜が破壊され、その機能を失ってしまうため、実際に形成することは困難である。
【０１２１】
加えて、本実施の形態の製造方法によれば、書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成するようにしたので、高精度な加工ができると共に、レジストパターンの形成工程およびその除去工程等を省略することができ、全体として製造工程の簡略化を図ることができる。
【０１２２】
［第２の実施の形態］
次に、図２９（Ａ）〜（Ｃ）を参照して、本発明の第２の実施の形態の磁気メモリデバイスについて説明する。
【０１２３】
図２９（Ａ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２１の断面構成を表すものであり、図５（Ａ）に対応している。図２９（Ａ）では、図５（Ａ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１２４】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１２５】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１は、感磁層が、互いに磁気的に交換結合するように構成された接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂからなり、接続部分１４ａ，１４ｂが環状磁性層４のうちの一部分を構成するようにしたものである。これに対し本実施の形態の磁気メモリデバイスにおける記憶セル１２１は、図２９（Ａ）に示したように、感磁層が、環状磁性層４のうちの一部分を構成するようにしたものである。
【０１２６】
具体的には、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、ＴＭＲ膜Ｓ２１ａ，Ｓ２１ｂにおける感磁部分としても機能することにより第２磁性層８を省くことができ、記憶セル１よりも簡素な構成の記憶セル１２１とすることができる。ここで、接続部分８４ａ，８４ｂが本発明における「感磁層」に対応する一具体例であり、ＴＭＲ膜Ｓ２１ａ，Ｓ２１ｂが本発明における「積層体」に対応する一具体例である。
【０１２７】
但し、この場合には、第１磁性層２ａ，２ｂおよび接続部分８４ａ，８４ｂの磁化容易軸が、互いに平行であることが望ましい。第１磁性層２ａ，２ｂと接続部分８４ａ，８４ｂとの磁化方向が、互いに平行または反平行の状態で安定となるようにするためである。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、接続部分８４ａ，８４ｂにおける断面方向の厚みが例えば２０ｎｍである。さらに接続部分８４ａ，８４ｂの保磁力は、（５０／４π）×１０３ Ａ／ｍ以上（１００／４π）×１０３ Ａ／ｍ以下の範囲であり、かつ、第１磁性層２の保磁力よりも小さくなるように構成されていることが望ましい。（５０／４π）×１０３ Ａ／ｍ未満の保磁力では、接続部分８４ａ，８４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがあるからである。一方、（１００／４π）×１０３ Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子２０自体の劣化が生じてしまう可能性があるからである。さらに、接続部分８４ａ，８４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２１ａ，１２１ｂを破壊させてしまうからである。
【０１２８】
また、記憶セル１２１では、接続部分８４ａ，８４ｂが情報を記憶する記憶層として機能する。すなわち、書込ビット線５と書込ワード線６とを流れる書込電流によって生ずる還流磁界によって接続部分８４ａ，８４ｂの磁化方向が反転され、情報の記憶がなされる。以下、図２９（Ｂ），（Ｃ）を参照して、記憶セル１２１における書込動作について具体的に説明する。図２９（Ｂ），（Ｃ）は、図２９（Ａ）に示した記憶セル１２１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【０１２９】
図２９（Ｂ），（Ｃ）は、ＴＭＲ素子１２１ａ，１２１ｂを通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図２９（Ｂ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分８４ａの磁化方向が−Ｘ方向となり、接続部分８４ｂの磁化方向が＋Ｘ方向となる。一方、図２９（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図２９（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図２９（Ｃ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分８４ａの磁化方向が＋Ｘ方向となり、接続部分８４ｂの磁化方向が−Ｘ方向となる。
【０１３０】
このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、接続部分８４ａ，８４ｂの磁化方向は反転し、０または１を記録する。例えば、図２９（Ｂ）の状態を０とした場合、図２９（Ｃ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には接続部分８４ａ，８４ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【０１３１】
以上のように、本実施の形態の磁気メモリデバイスによれば、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、ＴＭＲ膜２１ａ，２１ｂにおける感磁部分としても機能するようにした。このため、第２磁性層８を省くことができ、より簡素な構成の記憶セル１２１を構成することができる。
【０１３２】
［第３の実施の形態］
次に、図３０を参照して、本発明の第３の実施の形態の磁気メモリデバイスについて説明する。
【０１３３】
図３０（Ａ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２２の断面構成を表すものであり、図５（Ａ）および図２９（Ａ）に対応している。図３０（Ａ）では、図５（Ａ）および図２９（Ａ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１３４】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１および第２の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１３５】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１は、感磁層が環状磁性層４のうちの一部分を構成する接続部分１４ａ，１４ｂと、第２磁性層８ａ，８ｂとからなり、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ互いに磁気的に交換結合するように構成したものである。
【０１３６】
これに対し、本実施の形態の磁気メモリデバイスにおける記憶セル１２２は、図３０（Ａ）に示したように、記憶セル１の構成に加えて、さらに接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間に、これら接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとをそれぞれ反強磁性結合させるための非磁性導電層９を設けるようにしたものである。具体的には、記憶セル１２２は一対のＴＭＲ素子１２２ａ，１２２ｂからなり ＴＭＲ素子１２２ａはＴＭＲ膜Ｓ２２ａを、ＴＭＲ素子１２２ｂはＴＭＲ膜Ｓ２２ｂをそれぞれ有している。一対のＴＭＲ膜Ｓ２２ａ，Ｓ２２ｂは積層部分２２ａ，２２ｂと接続部分１４ａ，１４ｂとからなり、積層部分２２ａ，２２ｂは、環状磁性層４の側から順に非磁性導電層９ａ，９ｂと、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、第１磁性層２ａ，２ｂとを有している。この非磁性導電層９ａ，９ｂは、例えば、ルテニウム（Ｒｕ）や銅（Ｃｕ）などにより構成される。ここで、非磁性導電層９ａ，９ｂが、本発明の「第１の非磁性導電層」に対応する一具体例である。
【０１３７】
本実施の形態の磁気メモリデバイスでは、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ反強磁性結合することにより、接続部分１４ａ，１４ｂの保磁力が（５０／４π）×１０３ Ａ／ｍ未満であっても、接続部分１４ａ，１４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されるといった問題が生じなくなり、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏおよびコバルト（Ｃｏ）等により環状磁性層４を構成することができる。
【０１３８】
第２磁性層８ａ，８ｂは、記録を保持する部分となり、反強磁性結合による異方性磁界により安定化される。第２磁性層８ａ，８ｂの保磁力は、（１００／４π）×１０３ Ａ／ｍ以下の範囲であり、第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。
【０１３９】
続いて、図３０（Ｂ），（Ｃ）を参照して、記憶セル１２２における書込動作について説明する。図３０（Ｂ），（Ｃ）は、図３０（Ａ）に示した記憶セル１２２の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【０１４０】
図３０（Ｂ），（Ｃ）は、記憶セル１２２を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図３０（Ｂ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が＋Ｘ方向となり、第２磁性層８ｂの磁化方向が−Ｘ方向となる。一方、図３０（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図３０（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図３０（Ｃ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が−Ｘ方向となり、第２磁性層８ｂの磁化方向が＋Ｘ方向となる。
【０１４１】
このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、第２磁性層８の磁化方向は反転し、０または１を記録する。例えば、図３０（Ｂ）の状態を０とした場合、図３０（Ｃ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【０１４２】
以上のように、本実施の形態における磁気メモリデバイスでは、上記第１実施の形態の構成に加え、さらに、環状磁性層４の接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間にそれぞれ非磁性導電層９ａ，９ｂを設けるようにした。こうすることにより、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが強力な反強磁性結合を形成することができるので、外部憂乱磁界等による不要な磁界により感磁層としての接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が乱されることなくより安定する。これに加え、上記構成により接続部分１４ａ，１４ｂの保磁力をより小さく抑えることができる。したがって、書込動作時において電流値を小さくすることによって発熱量を低減することが可能なうえ、接続部分１４ａ，１４ｂに含まれる金属元素等が第２磁性層８ａ，８ｂへ拡散して移動するのを、非磁性導電層９ａ，９ｂを設けることにより遮蔽することができるので、熱的安定性が向上する。これらの結果、より安定した書込が可能となる。
【０１４３】
＜変形例＞
次に、図３１を参照して、本実施の形態における変形例について以下に説明する。図３１（Ａ）〜図３１（Ｃ）は、いずれも図３０に示した一対のＴＭＲ膜２２ａ，２２ｂの変形例としての一対のＴＭＲ膜を含むＴＭＲ素子の断面構造を示したものである。但し、紙面の都合上、一方のＴＭＲ素子のみ図示している。
【０１４４】
＜＜第１の変形例＞＞
本実施の形態におけるＴＭＲ素子１２２ａ，１２２ｂに含まれるＴＭＲ膜Ｓ２２ａ，Ｓ２２ｂは、第２磁性層８よりも大きな保磁力を有する第１磁性層２を備えた保磁力差型とよばれる構造である。これに対し、図３１（Ａ）に示した第１の変形例としてのＴＭＲ膜Ｓ２２１（Ｓ２２１ａ）は、交換結合により第１磁性層２の磁化方向を固定する交換バイアス型とよばれる構造を呈している。
【０１４５】
具体的には、ＴＭＲ膜Ｓ２２１ａは接続部分１４ａと積層部分２２１ａとによって構成され、積層部分２２１ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。第３磁性層１５ａは、反強磁性を有しており、第１磁性層２ａと交換相互作用により第１磁性層２ａの磁化方向を固定するように機能し、例えば、白金マンガン合金（ＰｔＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、鉄マンガン（ＦｅＭｎ）、ニッケルマンガン（ＮｉＭｎ）またはルテニウムマンガン（ＲｕＭｎ）等の反強磁性材料により構成される。
【０１４６】
図３１（Ａ）に示した交換バイアス型の構造を有するＴＭＲ膜Ｓ２２１ａの場合は、第３磁性層１５により第１磁性層２の磁化方向を安定して固定できるので、第１磁性層２の保磁力を（５０／４π）×１０３ Ａ／ｍ未満とすることができる。
【０１４７】
＜＜第２の変形例＞＞
図３１（Ｂ）に示した第２の変形例としてのＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）は、図３１（Ａ）に示したＴＭＲ膜Ｓ２２１（Ｓ２２１ａ）の構成に加え、第１磁性層２ａとトンネルバリア層３ａとの間に、さらに、第４磁性層１８ａを設けるようにしたものである。
【０１４８】
具体的には、ＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）は接続部分１４ａと積層部分２２２ａとによって構成され、積層部分２２２ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第４磁性層１８ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。第４磁性層１８ａは、第１磁性層２ａと交換結合を形成しており、第１磁性層２ａは反強磁性の第３磁性層１５ａと反強磁性結合を形成している。第４磁性層１８ａは、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏまたはコバルト（Ｃｏ）等により構成される。
【０１４９】
本変形例では、上記のような構成としたので、反強磁性の第３磁性層１５ａにより第１磁性層２ａの磁化方向を安定して固定できるので、第１磁性層２ａの保磁力を（５０／４π）×１０２ Ａ／ｍ未満とすることができる。さらに、第４磁性層１８ａに分極率の高い材料を適用することができるので、ＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）のＭＲ変化率を大きくすることができる。
【０１５０】
＜＜第３の変形例＞＞
図３１（Ｃ）に示した第３の変形例としてのＴＭＲ膜Ｓ２２３（Ｓ２２３ａ）は、さらに、第４磁性層１８ａと第１磁性層２ａとの間に非磁性導電層３５ａを設けるようにしたものである。ここで、非磁性導電層３５ａが本発明における「第２の非磁性導電層」に対応する一具体例である。
【０１５１】
具体的には、ＴＭＲ膜Ｓ２２３（Ｓ２２３ａ）は接続部分１４ａと積層部分２２３ａとによって構成され、積層部分２２３ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第４磁性層１８ａと、非磁性導電層３５ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。
【０１５２】
本変形例では、上記構成により、第４磁性層１８ａと第１磁性層２ａとが反強磁性結合を形成し、かつ、それらの静磁界が閉磁路を形成するので、磁化固定層としての第１磁性層２ａの磁化方向がより安定すると共に、第２磁性層８ａへの磁界の回り込みを抑制することができる。このため、感磁層としての第２磁性層８ａにおける磁化方向反転を行う際の書込電流を低減することができる。
【０１５３】
【実施例】
さらに、本実施の形態における具体的な実施例について説明する。
【０１５４】
本実施例では、上記第１の実施の形態において説明した製造方法に基づき、以下の磁気メモリデバイスのサンプルを形成した。具体的には、図５（Ａ）に示した断面構造を有する一対のＴＭＲ素子１ａ，１ｂから構成される記憶セル１がマトリクス状に複数個、設けられた磁気メモリデバイスであり、これを試料１とする。
【０１５５】
上記の試料１の磁気メモリデバイスについて、ＭＲ比、ＴＭＲ素子抵抗、スイッチング電流および隣接セル反転電流について測定を行った。ＭＲ比およびＴＭＲ素子抵抗は、記憶セルにおける一対のＴＭＲ素子の平均値を測定値とした。スイッチング電流および隣接セル反転電流については、一対の書込ビット線５ａ，５ｂおよび書込ワード線６に、同一の大きさの書込電流を同時に流すようにして電流値を測定した。この結果を、表１に示す。表１における実施例１が試料１に対応する結果である。なお、数値の比較のため、図３７（Ａ）に示した、互いに一部を共有せず磁気的に独立した環状磁性層２０４ａ，２０４ｂを有する一対のＴＭＲ素子２０１ａ，２０１ｂからなる記憶セル２０１についても同様の測定をおこない、比較例１として表１に併記した。さらに図３７（Ｂ）に示した、環状磁性層を持たない構造の記憶セルを有する磁気メモリデバイスについても同様の測定をおこない、比較例２として表１に併記した。なお、測定時の印加磁場は（５００／４π）×１０３ Ａ／ｍとした。図３７（Ｂ）に示した比較例２としての記憶セル３０１は、絶縁膜７ａ，７ｂに埋設されて互いに平行に延びる一対の書込ビット線５ａ，５ｂおよび書込ワード線６と、非磁性層３１７ａ，３１７ｂを介してそれらの下部に設けられた一対のＴＭＲ膜３２０ａ，３２０ｂとを備えているが、一対の書込ビット線５ａ，５ｂおよび書込ワード線６を囲うような環状磁性層は全く備えていないものである。
【０１５６】
【表１】
【０１５７】
表１に示したように、本実施例１と比較例１〜２とでは、ＭＲ比およびＴＭＲ素子抵抗においては大差が見られなかったものの、スイッチング電流および隣接セル反転電流について、明らかな有意差が確認できた。
【０１５８】
スイッチング電流とは、書込対象の記憶セルにおける磁化方向の反転をおこなうために必要な最小限の電流値である。このスイッチング電流については、実施例１が、共に比較例１〜２を下回る値を示す結果となった。これは、効率よく感磁層の磁化反転を行うことができたので、小さな電流であっても書き込み操作が可能となったことを示す。すなわち、隣り合うＴＭＲ素子が、環状磁性層の一部を互いに共有することによって、小さな電流であっても大きな還流磁界を形成できることが確認できた。
【０１５９】
隣接セル反転電流とは、書込対象の記憶セルと隣接した記憶セルに印加された電流によって、本来、書込がなされるべきでない記憶セルの磁化方向が反転してしまう電流値を表す。表１に示したように、実施例１では、比較例２よりも大きな書込電流を印加しても、隣接する記憶セルにおける磁化方向は反転しないことがわかった。これは、閉じた磁路を形成し、隣接する記憶セルに悪影響を及ぼす磁界の発生を抑制することができたことを示す。
【０１６０】
以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明は、これらの実施の形態および変形例に限定されず、種々変形可能である。
例えば、本実施の形態および各変形例では、逆流防止用の整流素子としてショットキーダイオード７５を用いるようにしたが、同じく整流作用を有する素子であるバイポーラトランジスタに置き換えることができる。
【０１６１】
図３２は、読出ビット線１３ａ，１３ｂとＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとの間にバイポーラトランジスタ７６ａ，７６ｂを設けた場合の回路の要部構成を表している。図３３に、バイポーラトランジスタ７６ａ，７６ｂの断面構造を示す。バイポーラトランジスタ７６ａ，７６ｂのベースＢは、ワードデコード線７２に接続されている。各コレクタＣが接続層２８を介してそれぞれ読出ビット線１３ａ，１３ｂに接続されており、各エミッタＥが接続層２７を介してそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに接続されている。
【０１６２】
図３４は、このバイポーラトランジスタ７６ａ，７６ｂを設けた場合における読出回路の全体を示したものである。この場合、Ｙ方向アドレスデコーダ回路５６Ａからの制御信号が例えば単位読出回路８０ｎのセンスアンプ回路５６Ｂに伝達されると、センスアンプ回路５６Ｂが読出ビット線１３ａ，１３ｂを通るように読出電流を発する。Ｙ方向アドレスデコーダ回路５６Ａからの制御信号は同時に読出スイッチ８３ｎにも伝達され、この読出スイッチ８３ｎが導通状態となる。一方、Ｘ方向アドレスデコーダ回路５８Ａが記憶セル１ｍを選択し、ワードデコード線７２ｍを通るように制御信号を発する。バイポーラトランジスタ７６ａ，７６ｂのそれぞれのベースＢにＸ方向アドレスデコーダ回路５８Ａからの制御信号が伝達されると、コレクタＣとエミッタＥとの間がそれぞれ導通状態となる。この結果、読出電流が、記憶セル１ｍの各ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを通過し、読出スイッチ８３ｎを経由して最終的に定電流回路５８Ｂへ流入する。ダイオード７５と同様にバイポーラトランジスタ７６も、一方向に電流を通過するように機能するので、図３８に示したような読出電流の回り込みを回避することが可能である。
【０１６３】
また、逆流防止用の整流素子として、図３５に示したように、ＭＯＳトランジスタ７７を用いることができる。この場合、各ソースＳがそれぞれ読出ビット線１３ａ，１３ｂに接続し、各ドレインＤがそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに接続しており、ワードデコード線７２に接続されたゲートＧが閉じることにより導通状態とすることができる。図３６は、ＭＯＳトランジスタ７７ａ，７７ｂを設けた場合における読出回路の全体を示したものである。ゲートＧを閉じることによって導通状態とする点を除き、図３６に示した読出回路における読出動作は上記バイポーラトランジスタ７６を用いた回路と同様である。
【０１６４】
また、本実施の形態では、書込ビット線５と書込ワード線６とが互いに平行部分１０をなす場合について説明したが、これに限定されず、互いに例えば９０°をなすような場合であってもよい。ただし、平行部分１０を取り囲むように環状磁性層４を形成する場合のほうが、感磁層の磁化反転がより効率的に行われるのでより好ましい。
【０１６５】
【発明の効果】
以上説明したように、本発明の磁気記憶セルまたは磁気メモリデバイスによれば、一対の磁気抵抗効果素子が、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、複数の導線（第１および第２の書込線）によって貫かれるように構成された環状磁性層とをそれぞれ有し、かつ、環状磁性層の一部を互いに共有するようにしたので、環状磁性層の一部を互いに共有せず、別々に設けた場合よりも閉磁路内の還流磁界の強度低下を抑制することができ、より小さな書込電流によって感磁層の磁化反転を行うことができる。
【０１６６】
特に、複数の磁気記憶セルを含む本発明の磁気メモリデバイスにおいては、書込対象とする記憶セルに隣接した記憶セルに対して与える磁気的な影響を低減することができる。
【０１６７】
特に、本発明の磁気記憶セルおよび磁気メモリデバイスによれば、複数の書込線が、環状磁性層を貫く領域において互いに平行に延びるように構成するようにすれば、複数の導線に電流を流すことによって感磁層に生じる合成磁界を、これらの導線が互いに交差する場合よりも大きくすることができ、環状磁性層における磁化反転をより効率的に行うことができる。その結果、磁化反転に必要とされる書込電流をより小さくすることができる。さらに、感磁層における複数の磁区の磁化方向をより良好に揃えることができるので、より高い信頼性が得られる。
【０１６８】
また、本発明の磁気記憶セルおよび磁気メモリデバイスによれば、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上における、一対の第１の読出線と一対の磁気抵抗効果素子との間にそれぞれ設けられた一対の整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備え、整流素子が設けられた基体の上に、積層体と、環状磁性層とが順に構成されているので、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１６９】
本発明の磁気メモリデバイスの製造方法によれば、一対の整流素子が設けられた基体の上に、それぞれが一対の整流素子の各々に対応するように一対の積層体の一部をなす一対の積層部分を形成する工程と、少なくとも一対の積層部分を覆うように下部磁性層を形成する工程と、この下部磁性層の上に、第１の絶縁膜を介して一対の第１の書込線を形成する工程と、この一対の第１の書込線の上に、第２の絶縁膜を介して一対の第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、一対の第２の書込線と、第２の絶縁膜と、一対の第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が互いに平行に延在する部分を含む一対の積層パターンを形成する積層パターン形成工程と、一対の積層パターンの各々を第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、互いに一部を共有し合う一対の環状磁性層を形成し、一対の前記磁気抵抗効果素子を含む磁気記憶セルを形成する工程とを含むようにしたので、一対の磁気記憶セルが環状磁性層の一部を共有する構造を得ることができる。また、一対の読出電流が一対の整流素子と一対の積層体とをそれぞれ流れたのち、環状磁性層において合流するような電流経路を構成することができる。このため、読出電流の不要な回り込みを回避することができ、安定した磁気情報の読み出しが可能となる。
【０１７０】
特に、積層パターン形成工程において、一対の第２の書込線をマスクとして第２の絶縁膜および一対の第１の書込線を選択的にエッチングすることにより、一対の積層パターンを自己整合的に形成するようにすれば、高精度な加工ができると共に、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。
【図５】図３に示した記憶セルのＶ−Ｖ線に沿った切断面の構成を示す断面図である。
【図６】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図７】図６に示した記憶セルのＶＩＩ−ＶＩＩ線に沿った切断面の構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図９】図８に示した回路構成における部分拡大図である。
【図１０】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１１】図１０に続く一工程を表す拡大断面図である。
【図１２】図１１に続く一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１９に続く一工程を表す拡大断面図である。
【図２１】図２０に続く一工程を表す拡大断面図である。
【図２２】図２１に続く一工程を表す拡大断面図である。
【図２３】図２２に続く一工程を表す拡大断面図である。
【図２４】図２３に続く一工程を表す拡大断面図である。
【図２５】図２４に続く一工程を表す拡大断面図である。
【図２６】図２５に続く一工程を表す拡大断面図である。
【図２７】図２６に続く一工程を表す拡大断面図である。
【図２８】図２７に続く一工程を表す拡大断面図である。
【図２９】本発明の第２の実施の形態に係る磁気メモリデバイスにおける要部構成を表す断面図である。
【図３０】本発明の第３の実施の形態に係る磁気メモリデバイスにおける要部構成を表す断面図である。
【図３１】図２９に示した磁気メモリデバイスの第１〜第３の変形例における要部構成を表す断面図である。
【図３２】図８に示した回路構成における整流素子の変形例を表す部分拡大図である。
【図３３】図３２に示した整流素子の変形例における断面構成を示す部分断面図である。
【図３４】図３２に示した整流素子の変形例における全体の回路構成を示す回路図である。
【図３５】図８に示した回路構成における整流素子の他の変形例を表す部分拡大図である。
【図３６】図３５に示した整流素子の他の変形例における全体の回路構成を示す回路図である。
【図３７】図１に示した磁気メモリデバイスにおける比較例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【図３８】図８に示した回路構成に対応する比較例としての回路構成を示す回路図である。
【図３９】図３８に示した回路構成に対応する磁気メモリデバイスの要部構成を説明するための断面図である。
【図４０】従来例としての磁気メモリデバイスの構成を説明するための平面図である。
【図４１】従来例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【符号の説明】
１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…環状磁性層、５…書込ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、９…非磁性導電層、１０…平行部分、１１…基体、１２…読出ワード線、１３…読出ビット線、１４，８４…接続部分、１５…第３磁性層、１８…第４磁性層、１９…積層パターン、Ｓ２０，Ｓ２１，Ｓ２２…ＴＭＲ膜、３４…共有部分、３５…非磁性導電層、４１…書込ワード線引出電極、４２…書込ビット線引出電極、４３…読出ワード線引出電極、４４…読出ビット線引出電極。
【発明の属する技術分野】
本発明は、磁気抵抗効果素子を含む磁気記憶セルならびに複数の磁気記憶セルを備え、情報の記録・読出を行う磁気メモリデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｂｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行える、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
ＧＭＲ−ＭＲＡＭには、保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ ｓｐｉｎ ｖａｌｖｅ 型）と、交換バイアス型（スピンバルブ；ｓｐｉｎ ｖａｌｖｅ型）とがある。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性層の保磁力差を利用して情報の書込および読出を行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有する場合、その抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との反強磁性結合により磁化方向が固定された固定層と、外部磁界により磁化方向が変化するフリー層と、それらの間に挟まれた非磁性層とを有し、固定層とフリー層との磁化方向の違いを利用して情報の書込および読出を行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」とした場合の抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分であった。
【０００７】
これらの点を解決するために、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、導線に電流を流すことにより発生する電流磁界により、ＴＭＲ素子の磁性膜の磁化方向を所定の方向に変化させることにより情報を記憶する方法が知られている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。なお、ＴＭＲ−ＭＲＡＭに関しては、特許文献２あるいは特許文献３に開示された技術等が知られている。
【０００８】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００９】
【発明が解決しようとする課題】
上記したように、ＴＭＲ効果を利用したＭＲＡＭでは、ＧＭＲ効果を利用したＭＲＡＭよりも高出力化を達成することができる。しかしながら、上記のような４０％程度の抵抗変化率を示すＴＭＲ素子を用いたＭＲＡＭであっても、出力電圧は数十ｍＶ程度であるので、より高密度な磁気メモリデバイスを実現するには不十分である。
【００１０】
図４０は、従来のＴＭＲ効果を利用した磁気メモリデバイスにおける構成を説明する平面図であり、図４１は、図４０に対応する従来の磁気メモリデバイスの要部断面構成を示すものである。読出および書込ワード線１１２，１０６とビット線１０５とが互いに直交しており、その直交部分に挟まれるように第１磁性層１０２、トンネルバリア層１０３および第２磁性層１０４からなるＴＭＲ素子１２０が配設されている。このような、書込ビット線１０５と書込ワード線１０６とが直交するタイプのＭＲＡＭでは、フリー層である第２磁性層１０４における磁化方向を十分に揃えることができず、十分に安定した書込をおこなうことは困難であった。
【００１１】
また、ＴＭＲ効果を利用したＭＲＡＭでは、直交配置された導線を流れる電流による誘導磁界、すなわち電流磁界によって磁性膜の磁化方向を変えることにより、各々の記憶セルに情報の記憶を行うようになっているが、この電流磁界はオープンな（磁気的に特定の領域に閉じ込められていない）磁界であるので、低効率であると共に、隣接した記憶セルへの悪影響も懸念される。さらに、メモリセルをより高集積化して磁気メモリデバイスのさらなる高密度化を図る場合、ＴＭＲ素子の微小化が必須となるが、次のような問題が懸念される。すなわち、ＴＭＲ素子における各磁性層のアスペクト比（厚み／積層面内方向の幅）が大きくなることにより反磁界が増大し、フリー層の磁化方向を変えるための磁界強度が増大してしまい、大きな書込電流を必要とすると考えられる。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、本発明の第１の目的は、書込線を流れる電流によって形成される磁界の損失を低減し、安定した書込が可能な磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第２の目的は、隣接した磁気記憶セルに悪影響を及ぼすことが少ない磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。第３の目的は、一対の磁気抵抗効果素子を用いることにより、高い信号出力が得られ、高速かつ大容量の磁気メモリデバイスおよびそれに搭載される磁気記憶セルを提供することにある。さらに、第４の目的は、そのような磁気メモリデバイスを容易に製造するための方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の磁気記憶セルは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、複数の導線によって貫かれるように構成された環状磁性層とをそれぞれ有する一対の磁気抵抗効果素子を備え、この一対の磁気抵抗効果素子が環状磁性層の一部を互いに共有するようにしたものである。ここで、本発明における「外部磁界」とは、複数の導線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、内部を貫く複数の導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、複数の導線を横切る方向の断面が閉じている状態を示す。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造工程において発生する程度の酸化膜は含んでもよい。また、「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫く複数の導線の延在方向を指す。また、「積層体の一方の面側に、・・・配設され」とは、環状磁性層が、そのうちの一部分が積層体によって構成されるように配設されるという趣旨である。さらに、「共有」とは、一対の環状磁性層が、互いに電気的および磁気的に連続した状態を示す。
【００１４】
本発明の磁気記憶セルでは、上記構成により、複数の導線に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、各磁気抵抗効果素子ごとに独立した環状磁性層を設けた場合よりも、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。
【００１５】
本発明の磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、一対の磁気抵抗効果素子を含む磁気記憶セルとを備え、一対の磁気抵抗効果素子が、それぞれ、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、第１および第２の書込線によって貫かれるように構成された環状磁性層とを含み、この一対の磁気抵抗効果素子が環状磁性層の一部を互いに共有するようにしたものである。
【００１６】
本発明の磁気メモリデバイスでは、上記した構成により、第１および第２の書込線の双方に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。
【００１７】
本発明の磁気メモリデバイスの製造方法は、第１の書込線と、この第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体を有する磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であり、
一対の整流素子が設けられた基体の上に、一対の積層体の一部をなす一対の積層部分を形成する工程と、少なくとも一対の積層部分を覆うように下部磁性層を形成し、一対の積層体の形成を完了する工程と、下部磁性層の上に、第１の絶縁膜を介して一対の第１の書込線を形成する工程と、一対の第１の書込線の上に、第２の絶縁膜を介して一対の第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、一対の第２の書込線と、第２の絶縁膜と、一対の第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が互いに平行に延在する部分を含む一対の積層パターンを形成する積層パターン形成工程と、一対の積層パターンの各々を第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、互いに一部を共有し合う一対の環状磁性層を形成し、一対の磁気抵抗効果素子を含む磁気記憶セルを形成する工程とを含むようにしたものである。
【００１８】
本発明の磁気メモリデバイスの製造方法では、上記工程により、互いに一部を共有し合う一対の環状磁性層を形成するようにしたので、第１および第２の書込線の双方に電流を流すことによって互いにその一部を共有した一対の閉磁路を形成することができ、一対の磁気抵抗効果素子における各感磁層の磁化反転を効率的に行うことができる。ここで、「第１および第２の書込線が第２の絶縁層を挟んで互いに平行」とは、製造上の誤差範囲±１０°を含むものである。
【００１９】
本発明の磁気記憶セルおよび磁気メモリデバイスでは、積層体が、前記環状磁性層と電気的に接続されていることが望ましい。これにより、積層体の積層面に垂直な方向に流れる電流が、感磁層から環状磁性層へと流れるようになる。
【００２０】
本発明の磁気記憶セルでは、複数の導線が、環状磁性層を貫く領域において互いに平行に延びるように構成されることが望ましい。こうすることにより、複数の導線に電流を流すことによって生じる合成磁界を、複数の書込線が互いに交差する場合よりも大きくすることができ、感磁層における磁化反転をより効率的に行うことができる。
【００２１】
本発明の磁気記憶セルでは、環状磁性層を貫く複数の導線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、一対の磁気抵抗効果素子に情報が記憶されるようにすることが望ましい。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳密に１８０度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生ずる程度の誤差等に起因して１８０度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００２２】
この磁気記憶セルおよび磁気メモリデバイスでは、一対の磁気抵抗効果素子において、感磁層の磁化方向が互いに反平行となる状態で情報が記憶される。
【００２３】
より具体的には、一対の磁気抵抗効果素子における一対の感磁層の一方が第１の方向に磁化し他方が第１の方向と反平行をなす第２の方向に磁化する第１の状態と、一対の感磁層の一方が第２の方向に磁化し他方が第１の方向に磁化する第２の状態、のいずれかをとり、第１および第２の状態に対応して一対の磁気抵抗効果素子に情報が記憶されるようにすることが望ましい。このとき、一対の磁気抵抗効果素子における双方の感磁層の磁化は、互いに向き合う状態と、反対向きになる状態との２つの状態をとることができ、これに２値情報が対応する。
【００２４】
本発明の磁気記憶セルでは、感磁層が、環状磁性層のうちの一部分を構成するようにしてもよい。さらに、感磁層が、互いに磁気的に交換結合するように構成された第１および第２の感磁部分からなり、第１の感磁部分が、環状磁性層のうちの一部分を構成するようにしてもよい。加えて、第１の感磁部分と第２の感磁部分との間に、これらを互いに反強磁性結合させるための第１の非磁性導電層を配設するようにしてもよい。
【００２５】
また、本発明の磁気記憶セルおよび磁気メモリデバイスでは、第２の感磁部分が第１の感磁部分よりも大きな保磁力を有することが望ましい。これにより、第２の感磁部分の磁化方向がより安定化する。
【００２６】
さらに、本発明の磁気記憶セルおよび磁気メモリデバイスでは、各積層体が非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の第１の磁性層と反対側に積層され外部磁界によって磁化方向が変化する感磁層とを含み、または各積層体が非磁性層と、この非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、非磁性層の第１の磁性層と反対側に積層され外部磁界によって磁化方向が変化する第２の感磁部分として機能する第２の磁性層とを含み、積層体の積層面に垂直な方向に流れる電流に基づいて情報が検出されるようにしてもよい。この場合、第１の磁性層が第２の磁性層よりも大きな保磁力を有することが望ましい。また、第１の磁性層の非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されるようにしてもよい。第１の磁性層と非磁性層との間に、第１の磁性層と交換結合した第４の磁性層が配設され、さらに第１の磁性層と第４の磁性層との間に、第１の磁性層と第４の磁性層とを反強磁性結合させるための第２の非磁性導電層が配設されるようにしてもよい。これらの場合、非磁性層が、トンネル効果を生じさせ得る絶縁層からなるようにすることも可能である。
【００２７】
本発明の磁気メモリデバイスでは、第１の書込線と第２の書込線とは、環状磁性層を貫く領域において互いに平行に延びているように構成されることが望ましい。こうすることにより、第１および第２の書込線に電流を流すことによって生じる合成磁界を、第１および第２の書込線が互いに交差する場合よりも大きくすることができ、各磁気抵抗効果素子の感磁層における磁化反転をより効率的に行うことができる。
【００２８】
本発明の磁気メモリデバイスでは、環状磁性層を貫く第１および第２の書込線の双方を流れる電流により生ずる磁界によって、一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、磁気記憶セルに情報が記憶されるようにすることが望ましい。
【００２９】
本発明の磁気メモリデバイスでは、さらに、一対の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線を備え、各積層体に流れる電流に基づいて情報が読み出されるように構成される。なお、本発明の磁気記憶セルにおいて「接続され」とは、少なくとも電気的に接続された状態を指し、物理的に直接に接続されていない状態であってもよい。
【００３０】
この磁気メモリデバイスでは、対をなす磁気抵抗効果素子の感磁層の相対的な磁化方向に応じ、積層体の積層面に垂直な方向に電流を流した場合の電流値が異なることを利用して、情報の読出が行われる。
【００３１】
情報の読出については、一対の第１の読出線の各々から一対の磁気抵抗効果素子の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて磁気記憶セルから情報を読み出すようにすることが望ましい。この方式によれば、読出電流は差動出力されるので、各々の第１の読出線に生ずる雑音や、磁気抵抗効果素子ごとの出力値に含まれるオフセット成分が相殺されて除去されるからである。
【００３２】
本発明の磁気メモリデバイスでは、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上における、一対の第１の読出線と一対の磁気抵抗効果素子との間にそれぞれ設けられた一対の整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えていることが好ましい。
【００３３】
本発明の「整流素子」とは、電流を一方向のみに通過させ、逆方向の電流の通過を阻止する素子をいう。また、「電流経路」とは、読出電流が磁気抵抗効果素子に流入するためにたどり、磁気抵抗効果素子を通過し、流出していく経路全体をいう。整流素子は、上記の電流経路上で、接地方向（第２の読出線側）のみに向かうように電流を流す整流作用を有している。この整流素子により、読出対象の各磁気記憶セルに向かって、共通の第２の読出線に接続されている他の磁気記憶セルからの電流の回り込みを回避できると共に、電流が読出対象の磁気記憶セル内における一方の磁気抵抗効果素子から他方の磁気抵抗効果素子へ通過して第１の読出線にまで達することが阻止できる。整流素子としては、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳトランジスタが好適である。
【００３４】
さらに、本発明の磁気メモリデバイスでは、複数の整流素子が設けられた基板の上に、複数の磁気抵抗効果素子と、環状磁性層とが順に配設されていることが望ましい。この場合、整流素子としてバイポーラトランジスタを用い、このバイポーラトランジスタにおけるエミッタと磁気抵抗効果素子とが電気的に接続するようにすることが可能である。あるいは、整流素子としてＭＯＳトランジスタを用い、このＭＯＳトランジスタにおけるソースと磁気抵抗効果素子とが電気的に接続されるようにしてもよいし、整流素子をショットキーダイオードとし、基板側から順にエピタキシャル層と金属層とを有し、これらのエピタキシャル層と金属層との間にショットキー障壁を形成するようにしてもよい。
【００３５】
本発明の磁気メモリデバイスの製造方法では、積層パターン形成工程において、一対の第２の書込線をマスクとして第２の絶縁膜および一対の第１の書込線を選択的にエッチングすることにより、一対の積層パターンを自己整合的に形成することが望ましい。これによりアライメント精度の高い加工が可能となり、さらに、製造工程全体として簡略化を図ることができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３７】
［第１の実施の形態］
まず、図１ないし図７を参照して第１の実施の形態に係る磁気メモリデバイスの構成について説明する。
【００３８】
図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００３９】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。
【００４０】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００４１】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２およびビットデコード線７１を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００４２】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１（後出）によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２（後出）によって接続されている。
【００４３】
カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００４４】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ｂにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００４５】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００４６】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００４７】
次に、本実施の形態の磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００４８】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０を形成している。記憶セル１は、それぞれの平行部分１０の少なくとも一部を囲むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。ここで、交差する領域に記憶セル１が設けられているということは、交差点の隣に記憶セル１が設けられている場合も含んでいる。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。
【００４９】
書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５８Ｃ，Ｘ方向カレントドライブ回路５６Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。
【００５０】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ，書込ワード線６および記憶セル１は、図２と対応するものである。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂにより構成され、Ｙ方向に沿った書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０に配置されている。ＴＭＲ素子１ａ，１ｂはＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂと環状磁性層４とを備えており、平行部分１０における書込ビット線５および書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、環状磁性層４においては外部磁界）によって環状磁性層４の磁化方向が変化するようになっている。この場合、平行部分１０における書込ビット線５と書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００５１】
各書込ビット線５の両端には、それぞれ書込ビット線引出電極４２が設けられている。各書込ビット線引出電極４２は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられている。各書込ワード線引出電極４１は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００５２】
図４は、記憶セル１の拡大斜視図である。図４に示したように、ＴＭＲ膜Ｓ２０ｂの一部をなす積層部分２０ｂが、書込ビット線５ｂを挟んで書込ワード線６とは反対側の環状磁性層４の表面に形成されている。環状磁性層４の、積層部分２０ｂが形成された面とは反対側の面には読出ワード線１２がＸ方向に延在して設けられている。なお、図４では図示していないが、書込ビット線５ａおよび書込ワード線６に対応するＴＭＲ膜Ｓ２０ａの一部をなす積層部分２０ａは、互いに一部を共有し合う一対の環状磁性層４の表面に形成されている。これら一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、環状磁性層４とは反対側に形成された導電層２４ａ，２４ｂと接続されている（導電層２４ａは図示せず）。一対の導電層２４ａ，２４ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線１３ａ，１３ｂ（図示せず）と接続されている。ここで、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂが、本発明の「積層体」に対応する一具体例である。
【００５３】
図５（Ａ）は、図３に示した記憶セル１の、Ｖ−Ｖ切断線の矢視方向における断面構成を表すものである。
【００５４】
図５（Ａ）に示したように、記憶セル１は、一対のＴＭＲ素子１ａ，１ｂにより構成されている。ＴＭＲ素子１ａは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体であるＴＭＲ膜Ｓ２０ａと、このＴＭＲ膜Ｓ２０ａの一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に書込ビット線５ａと書込ワード線６とによって貫かれるように構成された環状磁性層４とを有している。一方のＴＭＲ素子１ｂは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体であるＴＭＲ膜Ｓ２０ｂと、このＴＭＲ膜Ｓ２０ｂの一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に書込ビット線５ｂと書込ワード線６とによって貫かれるように構成された環状磁性層４とを有している。一対のＴＭＲ素子１ａ，１ｂは、環状磁性層４の一部である共有部分３４を互いに共有している。感磁層は、環状磁性層４のうちの一部分を構成している一対の接続部分１４ａ，１４ｂと、後述する一対の第２磁性層８ａ，８ｂとによって構成され、一対の接続部分１４ａ，１４ｂと一対の第２磁性層８ａ，８ｂとはそれぞれ互いに磁気的に交換結合するようになっている。ここで、接続部分１４ａ，１４ｂが本発明における「第１の感磁部分」に対応する一具体例であり、一方の第２磁性層８ａ，８ｂが本発明における「第２の感磁部分」に対応する一具体例である。
【００５５】
ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、それぞれ積層部分２０ａ，２０ｂと接続部分１４ａ，１４ｂとによって構成されている。積層部分２０ａ，２０ｂは、それぞれ環状磁性層４（接続部分１４ａ，１４ｂ）の側から順に、外部磁界によって磁化方向が変化する感磁層として機能する第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１の磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されている。上述したように、第２磁性層８ａ，８ｂは環状磁性層４の一対の接続部分１４ａ，１４ｂとともに感磁層として機能する。さらに、書込ビット線５ａ，５ｂと書込ワード線６とは、絶縁膜７ａ，７ｂによって互いに電気的に絶縁されている。なお、図５では、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの膜構成を明らかにするため、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの寸法を周囲よりも相対的に大きく誇張して表している。
【００５６】
一対のＴＭＲ素子１ａ，１ｂの磁化方向を互いに反平行な方向に反転させると、共有部分３４では書込ビット線５ａ，５ｂと書込ワード線６とによって生じる電流磁界が同一方向となり、磁束密度が増大する。これにより、より効率的に電流磁界を利用することができ、環状磁性層４の接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、環状磁性層４を共有するようにしたので、一対のＴＭＲ素子１ａ，１ｂを容易に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。
【００５７】
ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間に、積層面に垂直方向に電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３ａ，３ｂとの界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００５８】
（ＭＲ比）＝ｄＲ／Ｒ ……（１）
【００５９】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００６０】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３ａ，３ｂの膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３ａ，３ｂの膜厚Ｔに対して指数関数的に増加する。
【００６１】
Ｒｔ∝ｅｘｐ（２χＴ ），χ＝｛８π２ ｍ＊ （φ・Ｅｆ）０．５ ｝／ｈ ……（２）
【００６２】
ここで、「φ」はバリア高さ、「ｍ＊ 」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）２ 程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）２ 以下、さらに好ましくは１ｋΩ・（μｍ）２ 以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００６３】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００６４】
図５（Ａ）に示したＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０３ Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３ Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）から構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。
【００６５】
環状磁性層４は、書込ビット線５および書込ワード線６における平行部分１０、すなわち、環状磁性層４を貫く領域の少なくとも一部を環状に取り囲むように延在しており、この平行部分１０を流れる電流によって環状磁性層４内部に還流磁界が生ずるように構成されている。上記還流磁界によって環状磁性層４の磁化方向が反転される。環状磁性層４の接続部分１４ａ，１４ｂおよびこれに隣接する第２磁性層８ａ，８ｂが、情報を記憶する記憶層として機能する。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、その接続部分１４ａ，１４ｂの保磁力が、（１００／４π）×１０３ Ａ／ｍ以下の範囲内において第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０３ Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａ，１４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１ａ，１ｂを破壊させてしまうからである。また、書込ビット線５および書込ワード線６による電流磁界を環状磁性層４に集中させるために、環状磁性層４の透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００６６】
書込ビット線５および書込ワード線６は、いずれも、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７によって、互いに電気的に絶縁されている。書込ビット線５および書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５ａ，５ｂおよび書込ワード線６を用いた記憶セル１に対するより具体的な書込動作については後述する。
【００６７】
次に、情報読出動作に係わる構成について説明する。図６は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。
【００６８】
図６に示したように、各記憶セル１が、ＸＹ平面における複数の読出ワード線１２と複数の読出ビット線１３との各交差点に配設されている。ここで、記憶セル１の下面（ＴＭＲ素子２０が形成された側）が一対のショットキーダイオード７５ａ，７５ｂを介して一対の読出ビット線１３ａ，１３ｂと接し、上面（ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとは反対側）が読出ワード線１２と接している。読出ビット線１３ａ，１３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線１２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線１３の両端には、それぞれ読出ビット線引出電極４４が設けられている。一方、各読出ワード線１２の両端には、それぞれ読出ビット線引出電極４３が設けられている。ここで、読出ビット線１３が本発明の「第１の読出線」に対応する一具体例であり、読出ワード線１２が本発明の「第２の読出線」に対応する一具体例である。
【００６９】
図７は、図６に示したＶＩＩ−ＶＩＩ切断線における矢視方向の断面構成を表すものである。図７に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能する一対のショットキーダイオード７５ａ，７５ｂ（以下、単にダイオード７５ａ，７５ｂという。）が設けられた基体１１の上に、一対の積層部分２０ａ，２０ｂと、環状磁性層４とが順に形成されるように構成されている。
【００７０】
一対のダイオード７５ａ，７５ｂは、積層部分２０ａ，２０ｂの側から順に導電層２４ａ，２４ｂとエピタキシャル層２５と基板２６とを有し、これら導電層２４ａ，２４ｂとエピタキシャル層２５との間にショットキー障壁を形成している。ダイオード７５ａとダイオード７５ｂとは、積層部分２０ａ，２０ｂを挟んで環状磁性層４と接続しているほかは互いに電気的な接続部分をもたないように構成されている。基板２６はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板２６としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層２５は、燐が低濃度拡散されてｎ− 型となるようにする。このｎ− 型半導体であるエピタキシャル層２５と金属からなる導電層２４ａ，２４ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層１３Ｔを介して読出ビット線１３ａ，１３ｂと接続されている。
【００７１】
次に、図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００７２】
図８は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線１３ａ，１３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線１２に流出する電流）の差分値を出力として行うようになっている。
【００７３】
図８において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００７４】
記憶セル群５４には、Ｘ方向に配列される読出ワード線１２（…，１２ｍ，１２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線１３ａ，１３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線１３ａ，１３ｂに挟まれた領域のうちの読出ワード線１２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線１３ａ，１３ｂに接続され、それぞれの他端が共通の読出ワード線１２に接続される。
【００７５】
各読出ワード線１２の一端は、それぞれ読出ワード線引出電極４３を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線１２を流れる電流を一定とする機能を有するものである。
【００７６】
各読出ビット線１３ａ，１３ｂの一端は、読出ビット線引出電極４４を介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線１３ａ，１３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００７７】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００７８】
まず、図２および図５（Ｂ），（Ｃ）を参照して、記憶セル１における書込動作について説明する。図５（Ｂ），（Ｃ）は、図５（Ａ）に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【００７９】
図５（Ｂ），（Ｃ）は、記憶セル１を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図５（Ｂ）は、図２に示した書込電流方向に対応する。図５（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図５（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図５（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図５（Ｃ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【００８０】
一対のＴＭＲ素子１ａ，１ｂは、互いに共有した環状磁性層４の一部である共有部分３４を備えている。図５（Ｂ），（Ｃ）の場合、ＴＭＲ素子１ａを貫く電流方向とＴＭＲ素子１ｂを貫く電流方向とが互いに反対方向となるようにしたので、この共有部分３４を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図５（Ｂ）では＋Ｚ方向であり、図５（Ｃ）では−Ｚ方向である）。
【００８１】
図５（Ｂ），（Ｃ）から明らかなように、環状磁性層４を貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、接続部分１４ａおよび第２磁性層８ａと、接続部分１ｂおよび第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。
【００８２】
すなわち、書込ビット線５および書込ワード線６に、同一方向に電流が流れると、環状磁性層４の磁化方向が反転するのに伴って第２磁性層８の磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図５（Ｂ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが−Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが＋Ｘ方向に磁化する状態に「０」を対応させた場合には、図５（Ｃ）の状態、すなわち、接続部分１４ａおよび第２磁性層８ａが＋Ｘ方向に磁化し、他方の接続部分１４ｂおよび第２磁性層８ｂが−Ｘ方向に磁化する状態に「１」を対応させることにより記憶することができる。ここで、−Ｘ方向が、本発明における「第１の方向」に対応する一具体例であり、＋Ｘ方向が、本発明における「第２の方向」に対応する一具体例である。したがって、図５（Ｂ）の状態が、本発明における「第１の状態」に対応する一具体例であり、図５（Ｃ）の状態が、本発明における「第２の状態」に対応する一具体例である。
【００８３】
この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５と書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【００８４】
ここで、本実施の形態の磁気メモリデバイスの書込動作時の作用について、比較例と対比して説明する。図３７（Ａ），（Ｂ）は、本実施の形態の比較例としての磁気メモリデバイスの構成要素である記憶セル２０１，３０１の断面構造を表すものである。
【００８５】
図３７（Ａ）に示した記憶セル２０１は、ＴＭＲ素子２０１ａとＴＭＲ素子２０１ｂとがそれぞれ独立した環状磁性層２０４ａ，２０４ｂを備えるようになっている。環状磁性層２０４ａと環状磁性層２０４ｂとの間には、非磁性層２１５が形成されている。ただし、非磁性層２１５を挟んでそれぞれ独立した環状磁性層２０４ａ，２０４ｂを備えている点を除き、記憶セル２０１の構成要素、寸法および材質等は、本実施の形態の記憶セル１と全く同様である。
【００８６】
記憶セル２０１では、上記のような構成を有するので、書込ワード線６および書込ビット線５ａによって発生した電流磁界２１６ａと、書込ワード線６および書込ビット線５ｂによって発生した電流磁界２１６ｂとはそれぞれ環状磁性層２０４ａと環状磁性層２０４ｂとの中を個別に誘導され、ＴＭＲ膜２２０ａ，２２０ｂに含まれる各感磁層における磁化方向と、ＴＭＲ膜２２０ａ，２２０ｂと接する部分の環状磁性層２０４ａ，２０４ｂにおける磁化方向とを反転させる。環状磁性層２０４ａと環状磁性層２０４ｂとの間には非磁性層２１５が形成されているので各環状磁性層２０４ａ，２０４ｂの磁束を互いに強め合うことはない。
【００８７】
図３７（Ｂ）に示した記憶セル３０１は、環状磁性層を設けず、非磁性層３１５を挟んで対向配置されたＴＭＲ素子３０１ａとＴＭＲ素子３０１ｂが、それぞれ非磁性層３１７ａ，３１７ｂを介して書込ワード線６および書込ビット線５ａ，５ｂとは反対側に形成されるように構成されている。ただし、環状磁性層を備えていない点および非磁性層３１５を備えている点を除き、記憶セル３０１の構成要素、寸法および材質等は、本実施の形態の記憶セル１と全く同様である。
【００８８】
記憶セル３０１では、上記のような構成を有するので、書込ワード線６および書込ビット線５ａによって発生した電流磁界３１６ａと、書込ワード線６および書込ビット線５ｂによって発生した電流磁界３１６ｂとは高透磁率の磁性層に収束されることなく、それぞれ非磁性層３１７ａ，３１７ｂを介してＴＭＲ膜３２０ａ，３２０ｂに含まれる各感磁層の磁化方向を反転させる。そのため、各電流磁界は他方の感磁層や隣接する記憶セルの感磁層にまで及ぶようになり、例えば、大きな書込電流が流れた場合には目的とするＴＭＲ膜以外の感磁層の磁化方向を変化させてしまうなどの悪影響を与えることとなる。さらに、ＴＭＲ膜３２０ａに対応した電流磁界３１６ａと、ＴＭＲ膜３２０ｂに対応した電流磁界３１６ｂとは互いに逆方向の磁界であるので、弱め合うこととなる。このため、電流磁界の効率を劣化させ、各感磁層の磁化方向を反転させるための電流を増大させてしまう。
【００８９】
上記した記憶セル２０１，３０１に対し、本実施の形態の記憶セル１は、図５に示したように、一対のＴＭＲ素子１ａ，１ｂが、互いに共有した環状磁性層４の一部である共有部分３４を備えるようにしている。このため、ＴＭＲ素子１ａを貫く電流方向とＴＭＲ素子１ｂを貫く電流方向とが互いに反対方向となるようにした場合に、この共有部分３４を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができ、共有部分３４における磁束密度が増大する。これにより電流磁界の効率が向上し、第２磁性層８ａ，８ｂおよび環状磁性層４の接続部分１４ａ，１４ｂにおける磁化方向を反転させるために要する電流を低減することができる。さらに、共有部分３４を備えるようにすることにより、一対のＴＭＲ素子１ａ，１ｂを容易に形成することが可能であるうえ、個々の記憶セル１の形成領域を小さくできるので、一定領域内に大容量の磁気メモリデバイスを形成することが可能になる。
【００９０】
次に、図１，図８および図９を参照して、磁気メモリデバイスにおける読出動作について説明する。
【００９１】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線１３ａ，１３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおけるＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線１２に読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおけるＴＭＲ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。ここで、読出ビット線１３ａ，１３ｂからの読出電流がダイオード７５ａ，７５ｂを通過した後、記憶セル１に流入するようにすることが重要である。この理由については、後述する。
【００９２】
図９（Ａ），（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図９（Ａ）では、ＴＭＲ膜Ｓ２０ａにおいて第１磁性層２ａと第２磁性層２ｂとが平行な磁化方向となり、一方のＴＭＲ膜Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層２ｂとが反平行な磁化方向となっている。この場合、ＴＭＲ膜Ｓ２０ａが低抵抗状態となり、ＴＭＲ膜Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図９（Ｂ）の場合には、図９（Ａ）の場合とは反対にＴＭＲ膜Ｓ２０ａが高抵抗状態となり、ＴＭＲ膜Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、ＴＭＲ膜Ｓ２０ａとＴＭＲ膜Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。
【００９３】
ここで、本実施の形態の磁気メモリデバイスの読出動作時の作用について、比較例と対比して説明する。図３８は、本実施の形態の比較例としての記憶セル５０１を含む記憶セル群とその読出回路からなる回路系の構成図である。図３９は、記憶セル５０１の断面構成を表すものである。
【００９４】
図３８および図３９に示した比較例は、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに対して、センスアンプ回路５６Ｂとは反対側に１個のダイオード１７５が設けるようにした場合の例である。図３９に示したように、記憶セル５０１は、一対のＴＭＲ素子５０１ａ，５０１ｂから構成されており、基体に埋設されたダイオード１７５の上に形成されると共に、その上面が一対の読出ビット線１３ａ，１３ｂと接続されるようになっている。より具体的には、基体１１の側から、ダイオード１７５を構成する導電層１２４と直に接するように形成された環状磁性層４と、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとを有し、ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂが読出ビット線１３ａ，１３ｂと接続されるようになっている。ここで、読出スイッチ８３ｍ を選択し記憶セル５０１ｍ に記憶された情報を読み出そうとした場合、図３８および図３９の比較例では、例えば記憶セル１ｍ＋１ を通過する経路Ｌを辿るような読出電流の回り込みが生じる。なお、実線で示した経路Ｒが正規の電流経路である。具体的には、例えば、センスアンプ回路５６Ｂから読出ビット線１３ａへ流入した読出電流が、本来、読出対象として選択されていない記憶セル５０１ｍ＋１ のＴＭＲ膜Ｓ２０ａに流入し、さらに共有する環状磁性層４を介してＴＭＲ膜Ｓ２０ｂを通過する。こののち、読出ビット線１３ｂをセンスアンプ回路５６Ｂへ向かって逆流することによって５０１ｍ の２０ｂに向かう読出電流と合流してしまうのである。
【００９５】
これに対し、本実施の形態の磁気メモリデバイスでは、一対のダイオード７５ａ，７５ｂが設けられた基体１１の上に、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂと、環状磁性層４とが順に配設された断面構成とするようにした。これにより、一対のＴＭＲ素子１ａ，１ｂ（のうちのＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ）に供給された読出電流の各電流経路上における、一対の読出ビット線５ａ，５ｂと一対のＴＭＲ素子１ａ，１ｂとの間に、一対のダイオード７５ａ，７５ｂをそれぞれ配置した回路構成とすることができ、読出対象ではない記憶セルからの不要な電流の回り込みを遮断することができる。なお、（ダイオードを埋設しない）基体の上に、環状磁性層と一対のＴＭＲ膜と、一対のダイオードと、一対の読出ビット線とを順に形成するようにした場合にも、上記の読出電流の回り込みを回避することができる。さらに、ダイオードを埋設した基板の上に環状磁性層と一対のＴＭＲ膜とを順次形成し、ビアホールに埋め込まれた金属電極を介してダイオードとＴＭＲ膜とを接続することも可能である。
【００９６】
本実施の形態の磁気メモリデバイスでは、上記のように、複数の書込ビット線５と、これら複数の書込ビット線５とそれぞれ交差するように延びる複数の書込ワード線６と、外部磁界によって磁化方向が変化する第２磁性層８を含み積層面に垂直な方向に電流が流れるように構成したＴＭＲ膜Ｓ２０と、このＴＭＲ膜Ｓ２０の一方の面側に、積層面に沿った方向を軸方向とするように配設すると共に、書込ビット線５および書込ワード線６によって貫かれるように構成した環状磁性層４とを含む複数のＴＭＲ素子１ａ，１ｂとを備えるようにしたので、書込ビット線５および書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができ、ＴＭＲ膜Ｓ２０の第２磁性層８における磁化反転を効率的に行うことができると共に、書込対象とする記憶セルに隣接した記憶セルに対して、磁気的な影響を低減することができる。特に、１つの記憶セル１における一対のＴＭＲ素子１ａ，１ｂが環状磁性層４の一部を互いに共有するように構成したので、環状磁性層４の一部を互いに共有せず、別々に設けた場合よりも閉磁路内の還流磁界の強度を増強ることができ、より小さな書込電流によって第２磁性層８の磁化反転を行うことができる。
【００９７】
さらに、書込ビット線５と書込ワード線６とが、環状磁性層４を貫く領域において互いに平行に延びるように構成したので、書込ビット線５および書込ワード線６に電流を流すことによって環状磁性層４に生じる合成磁界を、これらの書込線が互いに交差する場合よりも大きくすることができ、第２磁性層８における磁化反転をより小さな書込電流によって行うことができる。
【００９８】
さらに、トンネルバリア層３と接続部分１４との間に第２磁性層８を設けるようにしたので、以下のような利点が得られる。すなわち、接続部分１４と第２磁性層８との交換結合を形成することが可能となり、感磁層の一部としての第２磁性層８における磁化方向がより良好に揃うことにより、より安定した書込が可能となる。さらに、接続部分１４の保磁力をより小さく抑えることができるので、書込動作時における電流値を低減することにより発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮できる。
【００９９】
また、一対のＴＭＲ素子１ａ，１ｂ（のうちのＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂ）に供給された読出電流の各電流経路上における、一対の読出ビット線５ａ，５ｂと一対のＴＭＲ素子１ａ，１ｂとの間に、一対のダイオード７５ａ，７５ｂをそれぞれ配置した回路構成としたので、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１００】
次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。
【０１０１】
本実施の形態の磁気メモリデバイスの製造方法は、一対のダイオード７５ａ，７５ｂが設けられた基体１１の上に、それぞれが一対のダイオード７５ａ，７５ｂの各々に対応するように一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの一部をなす一対の積層部分２０ａ，２０ｂを形成する工程と、少なくとも一対の積層部分２０ａ，２０ｂを覆うように下部磁性層４Ｂを形成し、一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの形成を完了する工程と、この下部磁性層４Ｂの上に、絶縁膜７Ａを介して一対の書込ビット線５ａ，５ｂを形成する工程と、一対の書込ビット線５ａ，５ｂの上に、絶縁膜７Ｂを介して一対の書込ワード線６を、書込ビット線５ａ，５ｂと書込ワード線６とが互いに平行に延在する部分を含むように形成する工程と、一対の書込ワード線６と、絶縁膜７Ｂと、一対の書込ビット線５ａ，５ｂとを順次エッチングしてパターニングすることにより、書込ビット線５ａ，５ｂと書込ワード線６とが互いに平行に延在する部分を含む一対の積層パターン１９ａ，１９ｂを形成する積層パターン形成工程と、一対の積層パターン１９ａ，１９ｂの各々を絶縁膜７Ｃ，７Ｄを介して取り囲むように中間磁性層４Ｓおよび上部磁性層４Ｕを設けることにより、互いに一部を共有し合う一対の環状磁性層４を形成し、一対のＴＭＲ素子１ａ，１ｂを含む記憶セル１を形成する工程とを含むものである。以下、具体的に説明する。
【０１０２】
図１０ないし図２８を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について、詳細に説明する。なお、図８ないし図２８は、図７に対応した断面図であり、その形成過程を表したものである。
【０１０３】
まず、図１０に示したように、バイポーラ・トランジスタを埋設した基板１１を用意し、この基体１１に埋設された一対の導電層２４ａ，２４ｂの上に一対の積層部分２０ａ，２０ｂを形成する。具体的には、まず、ｉ線ステッパ等により、積層部分２０ａ，２０ｂを形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。次に、スパッタ等により全面に亘って、例えばＣｏＦｅ層からなる第１磁性層２とアルミニウム（Ａｌ）層とを順に形成する。このアルミニウム層を酸化処理することによりトンネルバリア層３を得る。さらに、このトンネルバリア層３の上に、例えばＣｏＦｅ層からなる第２磁性層８をスパッタ等により形成する。さらに積層部分２０ａ，２０ｂの加工中における劣化を防止するために、タンタル（Ｔａ）等よりなるキャップ層（保護層）を設けるようにしてもよい。次いで、レジストパターンをリフトオフすることにより、所定のパターン形状を有する第１磁性層２、トンネルバリア層３および第２磁性層８からなる積層部分２０ａ，２０ｂを露出させる。
【０１０４】
次に、図１１に示したように、例えばＴＥＯＳ（正珪酸四エチル；Ｓｉ（ＯＣ２ Ｈ５ ）４ ）を用いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）装置により全体を覆うように、例えば、酸化シリコン（ＳｉＯ２ ）からなる絶縁膜１７Ａを形成する。こののち、例えば（１／π）×１０６ Ａ／ｍの磁界中で２５０℃の温度下でアニールを行い、第１磁性層２の磁化方向を固定する。
【０１０５】
アニール後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）装置により絶縁膜１７Ａの表面の平坦化をおこない、積層部分２０ａ，２０ｂの上面を露出される。さらに、逆スパッタリングなどにより積層部分２０ａ，２０ｂの上面の不純物を取り除いたのち、図１２に示したように、少なくとも積層部分２０ａ，２０ｂの上面を覆うように下部磁性層４Ｂを選択的に形成する。これにより、下部磁性層４Ｂの一部および積層部分２０ａ，２０ｂにより構成されるＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂの形成が一応、完了する。この場合、フォトリソグラフィ法を用いて選択的にレジストフレーム（図示せず）を形成したのち、スパッタ等により、例えばＮｉＦｅ層を未保護領域に形成し、さらにレジストフレームを除去する。下部磁性層４Ｂを形成したのち、図１３に示したように、ＣＶＤ装置を用いて全体を覆うように、例えば、ＳｉＯ２ からなる絶縁膜７Ａを形成する。この絶縁膜７Ａが、本発明の「第１の絶縁膜」に対応する一具体例である。
【０１０６】
続いて、スパッタ等により絶縁層７Ａの上に、例えばチタン（Ｔｉ）からなる金属層を形成する。こののち、図１４に示したように、この金属層上に、少なくともＴＭＲ膜２０ａ，２０ｂの形成領域を覆うように選択的に書込ビット線５ａ，５ｂを形成する。具体的には、絶縁層７Ａの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）めっきを形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０７】
次に、図１５に示したように、ＣＶＤ装置を用いて全体を覆うように、例えばＳｉＯ２ からなる絶縁膜７Ｂを形成する。こののち、ＣＭＰ装置により、絶縁膜７Ｂの表面の平坦化をおこなう。この絶縁膜７Ｂが、本発明の「第２の絶縁膜」に対応する一具体例である。
【０１０８】
続いて、スパッタ等により絶縁層７Ｂの上に、例えばチタン（Ｔｉ）からなる金属層を形成する。こののち、図１６に示したように、この金属層の書込ビット線５ａ，５ｂに対応する領域を覆うように選択的に書込ワード線６を形成する。具体的には、絶縁層７Ｂの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）めっきを形成する。レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。
【０１０９】
次に、図１７に示したように、この書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成する。具体的には、反応性ガスとしてＣ４ Ｆ８ を用いたＲＩＥおよびイオンミリングにより、書込ワード線６によって保護されていない領域の絶縁膜７Ｂ、絶縁膜７Ａおよび書込ビット線５ａ，５ｂを除去することにより一対の積層パターン１９ａ，１９ｂを形成する。ここで、下部磁性層４Ｂが露出するまで絶縁膜７Ａを除去することが重要である。
【０１１０】
このように、書込ワード線６をマスクとして、自己整合的に積層パターン１９ａ，１９ｂを形成することにより、書込ワード線６と同じ幅を有する書込ビット線５ａ，５ｂを高精度に形成することができる。さらに、レジストパターンの形成工程およびその除去工程等を省略することができ、製造工程の簡略化を図ることができる。
【０１１１】
書込ビット線５および書込ワード線６の平行部分１０における積層パターン１９ａ，１９ｂを形成したのち、図１８に示したように、ＣＶＤ装置等により全体を覆うように、例えばＳｉＯ２ からなる絶縁膜７Ｃを形成する。
【０１１２】
次いで、図１９に示したように、イオンミリング等により、積層パターン１９ａ，１９ｂの側面部分に形成された絶縁膜７Ｃ以外の絶縁膜７Ｃを完全に除去したのち、全面に亘って、例えばＮｉＦｅをスパッタ等により、金属層を薄く形成する。こののち図２０に示したように、下部磁性層４Ｂが形成されていない、絶縁膜１７Ａに対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３１Ａを形成する。
【０１１３】
フォトレジスト層３１Ａを形成したのち、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、図２１に示したように、例えばＮｉＦｅからなる中間磁性層４Ｓを形成する。次いで、レジストパターンを除去したのち、イオンミリングにより不要な金属層を除去する。こののち、図２２に示したように、ＣＶＤ装置等により、全体を覆うように例えばＳｉＯ２ からなる絶縁膜１７Ｂを形成する。
【０１１４】
続いて、図２３に示したように、ＣＭＰ装置を用いて、最終的に書込ワード線６が露出するまで研磨をおこなう。こののち、図２４に示したように、フォトリソグラフィ等により、各書込ワード線６の露出面を覆うように選択的に絶縁膜７Ｄを形成する。さらに、例えばＮｉＦｅをスパッタ等により、金属層を薄く形成する。こののち図２５に示したように、絶縁層１７Ｂに対応する領域の金属層の上に、フォトリソグラフィ等により、フォトレジスト層３１Ｂを形成する。こののち、めっき層に浸漬して金属層を電極として利用しためっき処理を行い、例えばＮｉＦｅからなる上部磁性層４Ｕを形成する。これにより、下部磁性層４Ｂと中間磁性層４Ｓと上部磁性層４Ｕとからなる環状磁性層４の形成が完了する。ここで、中間磁性層４Ｓおよび上部磁性層４Ｕが本発明の「上部磁性層」に対応する一具体例である。
【０１１５】
次いで、図２６に示したように、フォトレジスト層３１Ｂを除去することにより、上部磁性層４Ｕが露出する。続いて、図２７に示したように、絶縁層１７Ｂの上の金属層を電極膜として利用しためっき処理により、例えば、銅からなる読出ワード線１２を形成する。さらに、図２８に示したように、ＣＶＤ装置等によりＳｉＯ２ 等よりなる絶縁層１７Ｃを全面に亘って形成したのち、ＣＭＰ装置等による絶縁層１７Ｃの表面の研磨をおこない、平坦化を図る
【０１１６】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４１を形成し、書込ビット線５の各両端末に書込ビット線引出電極４２を形成し、読出ワード線１２の各両端末に読出ワード線引出電極４３を形成し、さらに読出ビット線１３の各両端末に読出ビット線引出電極４４を形成する。
【０１１７】
以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。
【０１１８】
こののち、さらに、スパッタ装置やＣＶＤ装置等によりＳｉＯ２ またはＡｌ２ Ｏ３ 等の保護層を形成する工程と、その保護膜を研磨して各引出電極４１〜４４を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【０１１９】
本実施の形態の製造方法によれば、ダイオード７５ａ，７５ｂを埋設した基体１１の上に積層部分２０ａ，２０ｂを形成したのち、この積層部分２０ａ，２０ｂの上に、互いに一部を共有し合う一対の環状磁性層４を形成するようにしたので、ダイオード７５ａ，７５ｂと積層部分２０ａ，２０ｂと環状磁性層４とが順に積層された構造が得られ、その結果、図８に示した回路構成に対応した磁気メモリデバイスを得ることができる。すなわち、一対の読出ビット線１３ａ，１３ｂと一対のＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとの間にそれぞれダイオード７５ａ，７５ｂを形成することができる。このため、センスアンプ回路５６Ｂからの読出電流が、各ダイオード７５ａ，７５ｂを介してそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを通過したのち、一体となった環状磁性層４において合流して読出ワード線６に流入することが可能であり、正規の電流経路以外への不要な回り込みを回避することができる磁気メモリデバイスが得られる。
【０１２０】
また、図８に示した回路構成に対応させるための方法としては、環状磁性層、ＴＭＲ膜、ダイオード（整流素子）の順に積層することにより磁気メモリデバイスを形成する方法も考えられるが、この場合にはダイオード（整流素子）を形成する際の熱などによりＴＭＲ膜が破壊され、その機能を失ってしまうため、実際に形成することは困難である。
【０１２１】
加えて、本実施の形態の製造方法によれば、書込ワード線６をマスクとして、自己整合的に積層パターン１９を形成するようにしたので、高精度な加工ができると共に、レジストパターンの形成工程およびその除去工程等を省略することができ、全体として製造工程の簡略化を図ることができる。
【０１２２】
［第２の実施の形態］
次に、図２９（Ａ）〜（Ｃ）を参照して、本発明の第２の実施の形態の磁気メモリデバイスについて説明する。
【０１２３】
図２９（Ａ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２１の断面構成を表すものであり、図５（Ａ）に対応している。図２９（Ａ）では、図５（Ａ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１２４】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１２５】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１は、感磁層が、互いに磁気的に交換結合するように構成された接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂからなり、接続部分１４ａ，１４ｂが環状磁性層４のうちの一部分を構成するようにしたものである。これに対し本実施の形態の磁気メモリデバイスにおける記憶セル１２１は、図２９（Ａ）に示したように、感磁層が、環状磁性層４のうちの一部分を構成するようにしたものである。
【０１２６】
具体的には、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、ＴＭＲ膜Ｓ２１ａ，Ｓ２１ｂにおける感磁部分としても機能することにより第２磁性層８を省くことができ、記憶セル１よりも簡素な構成の記憶セル１２１とすることができる。ここで、接続部分８４ａ，８４ｂが本発明における「感磁層」に対応する一具体例であり、ＴＭＲ膜Ｓ２１ａ，Ｓ２１ｂが本発明における「積層体」に対応する一具体例である。
【０１２７】
但し、この場合には、第１磁性層２ａ，２ｂおよび接続部分８４ａ，８４ｂの磁化容易軸が、互いに平行であることが望ましい。第１磁性層２ａ，２ｂと接続部分８４ａ，８４ｂとの磁化方向が、互いに平行または反平行の状態で安定となるようにするためである。環状磁性層４は、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、接続部分８４ａ，８４ｂにおける断面方向の厚みが例えば２０ｎｍである。さらに接続部分８４ａ，８４ｂの保磁力は、（５０／４π）×１０３ Ａ／ｍ以上（１００／４π）×１０３ Ａ／ｍ以下の範囲であり、かつ、第１磁性層２の保磁力よりも小さくなるように構成されていることが望ましい。（５０／４π）×１０３ Ａ／ｍ未満の保磁力では、接続部分８４ａ，８４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがあるからである。一方、（１００／４π）×１０３ Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子２０自体の劣化が生じてしまう可能性があるからである。さらに、接続部分８４ａ，８４ｂの保磁力が第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２１ａ，１２１ｂを破壊させてしまうからである。
【０１２８】
また、記憶セル１２１では、接続部分８４ａ，８４ｂが情報を記憶する記憶層として機能する。すなわち、書込ビット線５と書込ワード線６とを流れる書込電流によって生ずる還流磁界によって接続部分８４ａ，８４ｂの磁化方向が反転され、情報の記憶がなされる。以下、図２９（Ｂ），（Ｃ）を参照して、記憶セル１２１における書込動作について具体的に説明する。図２９（Ｂ），（Ｃ）は、図２９（Ａ）に示した記憶セル１２１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【０１２９】
図２９（Ｂ），（Ｃ）は、ＴＭＲ素子１２１ａ，１２１ｂを通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図２９（Ｂ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分８４ａの磁化方向が−Ｘ方向となり、接続部分８４ｂの磁化方向が＋Ｘ方向となる。一方、図２９（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図２９（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図２９（Ｃ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、接続部分８４ａの磁化方向が＋Ｘ方向となり、接続部分８４ｂの磁化方向が−Ｘ方向となる。
【０１３０】
このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、接続部分８４ａ，８４ｂの磁化方向は反転し、０または１を記録する。例えば、図２９（Ｂ）の状態を０とした場合、図２９（Ｃ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には接続部分８４ａ，８４ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【０１３１】
以上のように、本実施の形態の磁気メモリデバイスによれば、接続部分８４ａ，８４ｂが環状磁性層４における感磁部分であると共に、ＴＭＲ膜２１ａ，２１ｂにおける感磁部分としても機能するようにした。このため、第２磁性層８を省くことができ、より簡素な構成の記憶セル１２１を構成することができる。
【０１３２】
［第３の実施の形態］
次に、図３０を参照して、本発明の第３の実施の形態の磁気メモリデバイスについて説明する。
【０１３３】
図３０（Ａ）は、本実施の形態の磁気メモリデバイスにおける記憶セル１２２の断面構成を表すものであり、図５（Ａ）および図２９（Ａ）に対応している。図３０（Ａ）では、図５（Ａ）および図２９（Ａ）に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１３４】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第１および第２の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１３５】
上記第１の実施の形態の磁気メモリデバイスにおける記憶セル１は、感磁層が環状磁性層４のうちの一部分を構成する接続部分１４ａ，１４ｂと、第２磁性層８ａ，８ｂとからなり、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ互いに磁気的に交換結合するように構成したものである。
【０１３６】
これに対し、本実施の形態の磁気メモリデバイスにおける記憶セル１２２は、図３０（Ａ）に示したように、記憶セル１の構成に加えて、さらに接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間に、これら接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとをそれぞれ反強磁性結合させるための非磁性導電層９を設けるようにしたものである。具体的には、記憶セル１２２は一対のＴＭＲ素子１２２ａ，１２２ｂからなり ＴＭＲ素子１２２ａはＴＭＲ膜Ｓ２２ａを、ＴＭＲ素子１２２ｂはＴＭＲ膜Ｓ２２ｂをそれぞれ有している。一対のＴＭＲ膜Ｓ２２ａ，Ｓ２２ｂは積層部分２２ａ，２２ｂと接続部分１４ａ，１４ｂとからなり、積層部分２２ａ，２２ｂは、環状磁性層４の側から順に非磁性導電層９ａ，９ｂと、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、第１磁性層２ａ，２ｂとを有している。この非磁性導電層９ａ，９ｂは、例えば、ルテニウム（Ｒｕ）や銅（Ｃｕ）などにより構成される。ここで、非磁性導電層９ａ，９ｂが、本発明の「第１の非磁性導電層」に対応する一具体例である。
【０１３７】
本実施の形態の磁気メモリデバイスでは、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ反強磁性結合することにより、接続部分１４ａ，１４ｂの保磁力が（５０／４π）×１０３ Ａ／ｍ未満であっても、接続部分１４ａ，１４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されるといった問題が生じなくなり、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏおよびコバルト（Ｃｏ）等により環状磁性層４を構成することができる。
【０１３８】
第２磁性層８ａ，８ｂは、記録を保持する部分となり、反強磁性結合による異方性磁界により安定化される。第２磁性層８ａ，８ｂの保磁力は、（１００／４π）×１０３ Ａ／ｍ以下の範囲であり、第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。
【０１３９】
続いて、図３０（Ｂ），（Ｃ）を参照して、記憶セル１２２における書込動作について説明する。図３０（Ｂ），（Ｃ）は、図３０（Ａ）に示した記憶セル１２２の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。
【０１４０】
図３０（Ｂ），（Ｃ）は、記憶セル１２２を通過する互いに平行な書込ビット線５および書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。図３０（Ｂ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が＋Ｘ方向となり、第２磁性層８ｂの磁化方向が−Ｘ方向となる。一方、図３０（Ｃ）は、書込ビット線５および書込ワード線６を流れる電流方向が図３０（Ｂ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図３０（Ｃ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂを取り囲む部分の環状磁性層４の内部を時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が−Ｘ方向となり、第２磁性層８ｂの磁化方向が＋Ｘ方向となる。
【０１４１】
このように書込ビット線５および書込ワード線６に、同一方向に電流が流れると、第２磁性層８の磁化方向は反転し、０または１を記録する。例えば、図３０（Ｂ）の状態を０とした場合、図３０（Ｃ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には第２磁性層８の磁化方向は反転せず、データの書き換えは行われないようになっている。
【０１４２】
以上のように、本実施の形態における磁気メモリデバイスでは、上記第１実施の形態の構成に加え、さらに、環状磁性層４の接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間にそれぞれ非磁性導電層９ａ，９ｂを設けるようにした。こうすることにより、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが強力な反強磁性結合を形成することができるので、外部憂乱磁界等による不要な磁界により感磁層としての接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が乱されることなくより安定する。これに加え、上記構成により接続部分１４ａ，１４ｂの保磁力をより小さく抑えることができる。したがって、書込動作時において電流値を小さくすることによって発熱量を低減することが可能なうえ、接続部分１４ａ，１４ｂに含まれる金属元素等が第２磁性層８ａ，８ｂへ拡散して移動するのを、非磁性導電層９ａ，９ｂを設けることにより遮蔽することができるので、熱的安定性が向上する。これらの結果、より安定した書込が可能となる。
【０１４３】
＜変形例＞
次に、図３１を参照して、本実施の形態における変形例について以下に説明する。図３１（Ａ）〜図３１（Ｃ）は、いずれも図３０に示した一対のＴＭＲ膜２２ａ，２２ｂの変形例としての一対のＴＭＲ膜を含むＴＭＲ素子の断面構造を示したものである。但し、紙面の都合上、一方のＴＭＲ素子のみ図示している。
【０１４４】
＜＜第１の変形例＞＞
本実施の形態におけるＴＭＲ素子１２２ａ，１２２ｂに含まれるＴＭＲ膜Ｓ２２ａ，Ｓ２２ｂは、第２磁性層８よりも大きな保磁力を有する第１磁性層２を備えた保磁力差型とよばれる構造である。これに対し、図３１（Ａ）に示した第１の変形例としてのＴＭＲ膜Ｓ２２１（Ｓ２２１ａ）は、交換結合により第１磁性層２の磁化方向を固定する交換バイアス型とよばれる構造を呈している。
【０１４５】
具体的には、ＴＭＲ膜Ｓ２２１ａは接続部分１４ａと積層部分２２１ａとによって構成され、積層部分２２１ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。第３磁性層１５ａは、反強磁性を有しており、第１磁性層２ａと交換相互作用により第１磁性層２ａの磁化方向を固定するように機能し、例えば、白金マンガン合金（ＰｔＭｎ）、イリジウムマンガン合金（ＩｒＭｎ）、鉄マンガン（ＦｅＭｎ）、ニッケルマンガン（ＮｉＭｎ）またはルテニウムマンガン（ＲｕＭｎ）等の反強磁性材料により構成される。
【０１４６】
図３１（Ａ）に示した交換バイアス型の構造を有するＴＭＲ膜Ｓ２２１ａの場合は、第３磁性層１５により第１磁性層２の磁化方向を安定して固定できるので、第１磁性層２の保磁力を（５０／４π）×１０３ Ａ／ｍ未満とすることができる。
【０１４７】
＜＜第２の変形例＞＞
図３１（Ｂ）に示した第２の変形例としてのＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）は、図３１（Ａ）に示したＴＭＲ膜Ｓ２２１（Ｓ２２１ａ）の構成に加え、第１磁性層２ａとトンネルバリア層３ａとの間に、さらに、第４磁性層１８ａを設けるようにしたものである。
【０１４８】
具体的には、ＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）は接続部分１４ａと積層部分２２２ａとによって構成され、積層部分２２２ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第４磁性層１８ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。第４磁性層１８ａは、第１磁性層２ａと交換結合を形成しており、第１磁性層２ａは反強磁性の第３磁性層１５ａと反強磁性結合を形成している。第４磁性層１８ａは、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏまたはコバルト（Ｃｏ）等により構成される。
【０１４９】
本変形例では、上記のような構成としたので、反強磁性の第３磁性層１５ａにより第１磁性層２ａの磁化方向を安定して固定できるので、第１磁性層２ａの保磁力を（５０／４π）×１０２ Ａ／ｍ未満とすることができる。さらに、第４磁性層１８ａに分極率の高い材料を適用することができるので、ＴＭＲ膜Ｓ２２２（Ｓ２２２ａ）のＭＲ変化率を大きくすることができる。
【０１５０】
＜＜第３の変形例＞＞
図３１（Ｃ）に示した第３の変形例としてのＴＭＲ膜Ｓ２２３（Ｓ２２３ａ）は、さらに、第４磁性層１８ａと第１磁性層２ａとの間に非磁性導電層３５ａを設けるようにしたものである。ここで、非磁性導電層３５ａが本発明における「第２の非磁性導電層」に対応する一具体例である。
【０１５１】
具体的には、ＴＭＲ膜Ｓ２２３（Ｓ２２３ａ）は接続部分１４ａと積層部分２２３ａとによって構成され、積層部分２２３ａが環状磁性層４の側から順に第２磁性層８ａと、トンネルバリア層３ａと、第４磁性層１８ａと、非磁性導電層３５ａと、第１磁性層２ａと、第３磁性層１５ａとを有している。
【０１５２】
本変形例では、上記構成により、第４磁性層１８ａと第１磁性層２ａとが反強磁性結合を形成し、かつ、それらの静磁界が閉磁路を形成するので、磁化固定層としての第１磁性層２ａの磁化方向がより安定すると共に、第２磁性層８ａへの磁界の回り込みを抑制することができる。このため、感磁層としての第２磁性層８ａにおける磁化方向反転を行う際の書込電流を低減することができる。
【０１５３】
【実施例】
さらに、本実施の形態における具体的な実施例について説明する。
【０１５４】
本実施例では、上記第１の実施の形態において説明した製造方法に基づき、以下の磁気メモリデバイスのサンプルを形成した。具体的には、図５（Ａ）に示した断面構造を有する一対のＴＭＲ素子１ａ，１ｂから構成される記憶セル１がマトリクス状に複数個、設けられた磁気メモリデバイスであり、これを試料１とする。
【０１５５】
上記の試料１の磁気メモリデバイスについて、ＭＲ比、ＴＭＲ素子抵抗、スイッチング電流および隣接セル反転電流について測定を行った。ＭＲ比およびＴＭＲ素子抵抗は、記憶セルにおける一対のＴＭＲ素子の平均値を測定値とした。スイッチング電流および隣接セル反転電流については、一対の書込ビット線５ａ，５ｂおよび書込ワード線６に、同一の大きさの書込電流を同時に流すようにして電流値を測定した。この結果を、表１に示す。表１における実施例１が試料１に対応する結果である。なお、数値の比較のため、図３７（Ａ）に示した、互いに一部を共有せず磁気的に独立した環状磁性層２０４ａ，２０４ｂを有する一対のＴＭＲ素子２０１ａ，２０１ｂからなる記憶セル２０１についても同様の測定をおこない、比較例１として表１に併記した。さらに図３７（Ｂ）に示した、環状磁性層を持たない構造の記憶セルを有する磁気メモリデバイスについても同様の測定をおこない、比較例２として表１に併記した。なお、測定時の印加磁場は（５００／４π）×１０３ Ａ／ｍとした。図３７（Ｂ）に示した比較例２としての記憶セル３０１は、絶縁膜７ａ，７ｂに埋設されて互いに平行に延びる一対の書込ビット線５ａ，５ｂおよび書込ワード線６と、非磁性層３１７ａ，３１７ｂを介してそれらの下部に設けられた一対のＴＭＲ膜３２０ａ，３２０ｂとを備えているが、一対の書込ビット線５ａ，５ｂおよび書込ワード線６を囲うような環状磁性層は全く備えていないものである。
【０１５６】
【表１】
表１に示したように、本実施例１と比較例１〜２とでは、ＭＲ比およびＴＭＲ素子抵抗においては大差が見られなかったものの、スイッチング電流および隣接セル反転電流について、明らかな有意差が確認できた。
【０１５８】
スイッチング電流とは、書込対象の記憶セルにおける磁化方向の反転をおこなうために必要な最小限の電流値である。このスイッチング電流については、実施例１が、共に比較例１〜２を下回る値を示す結果となった。これは、効率よく感磁層の磁化反転を行うことができたので、小さな電流であっても書き込み操作が可能となったことを示す。すなわち、隣り合うＴＭＲ素子が、環状磁性層の一部を互いに共有することによって、小さな電流であっても大きな還流磁界を形成できることが確認できた。
【０１５９】
隣接セル反転電流とは、書込対象の記憶セルと隣接した記憶セルに印加された電流によって、本来、書込がなされるべきでない記憶セルの磁化方向が反転してしまう電流値を表す。表１に示したように、実施例１では、比較例２よりも大きな書込電流を印加しても、隣接する記憶セルにおける磁化方向は反転しないことがわかった。これは、閉じた磁路を形成し、隣接する記憶セルに悪影響を及ぼす磁界の発生を抑制することができたことを示す。
【０１６０】
以上、いくつかの実施の形態および変形例を挙げて本発明を説明したが、本発明は、これらの実施の形態および変形例に限定されず、種々変形可能である。
例えば、本実施の形態および各変形例では、逆流防止用の整流素子としてショットキーダイオード７５を用いるようにしたが、同じく整流作用を有する素子であるバイポーラトランジスタに置き換えることができる。
【０１６１】
図３２は、読出ビット線１３ａ，１３ｂとＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂとの間にバイポーラトランジスタ７６ａ，７６ｂを設けた場合の回路の要部構成を表している。図３３に、バイポーラトランジスタ７６ａ，７６ｂの断面構造を示す。バイポーラトランジスタ７６ａ，７６ｂのベースＢは、ワードデコード線７２に接続されている。各コレクタＣが接続層２８を介してそれぞれ読出ビット線１３ａ，１３ｂに接続されており、各エミッタＥが接続層２７を介してそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに接続されている。
【０１６２】
図３４は、このバイポーラトランジスタ７６ａ，７６ｂを設けた場合における読出回路の全体を示したものである。この場合、Ｙ方向アドレスデコーダ回路５６Ａからの制御信号が例えば単位読出回路８０ｎのセンスアンプ回路５６Ｂに伝達されると、センスアンプ回路５６Ｂが読出ビット線１３ａ，１３ｂを通るように読出電流を発する。Ｙ方向アドレスデコーダ回路５６Ａからの制御信号は同時に読出スイッチ８３ｎにも伝達され、この読出スイッチ８３ｎが導通状態となる。一方、Ｘ方向アドレスデコーダ回路５８Ａが記憶セル１ｍを選択し、ワードデコード線７２ｍを通るように制御信号を発する。バイポーラトランジスタ７６ａ，７６ｂのそれぞれのベースＢにＸ方向アドレスデコーダ回路５８Ａからの制御信号が伝達されると、コレクタＣとエミッタＥとの間がそれぞれ導通状態となる。この結果、読出電流が、記憶セル１ｍの各ＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂを通過し、読出スイッチ８３ｎを経由して最終的に定電流回路５８Ｂへ流入する。ダイオード７５と同様にバイポーラトランジスタ７６も、一方向に電流を通過するように機能するので、図３８に示したような読出電流の回り込みを回避することが可能である。
【０１６３】
また、逆流防止用の整流素子として、図３５に示したように、ＭＯＳトランジスタ７７を用いることができる。この場合、各ソースＳがそれぞれ読出ビット線１３ａ，１３ｂに接続し、各ドレインＤがそれぞれＴＭＲ膜Ｓ２０ａ，Ｓ２０ｂに接続しており、ワードデコード線７２に接続されたゲートＧが閉じることにより導通状態とすることができる。図３６は、ＭＯＳトランジスタ７７ａ，７７ｂを設けた場合における読出回路の全体を示したものである。ゲートＧを閉じることによって導通状態とする点を除き、図３６に示した読出回路における読出動作は上記バイポーラトランジスタ７６を用いた回路と同様である。
【０１６４】
また、本実施の形態では、書込ビット線５と書込ワード線６とが互いに平行部分１０をなす場合について説明したが、これに限定されず、互いに例えば９０°をなすような場合であってもよい。ただし、平行部分１０を取り囲むように環状磁性層４を形成する場合のほうが、感磁層の磁化反転がより効率的に行われるのでより好ましい。
【０１６５】
【発明の効果】
以上説明したように、本発明の磁気記憶セルまたは磁気メモリデバイスによれば、一対の磁気抵抗効果素子が、外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、この積層体の一方の面側に、積層面に沿った方向を軸方向とするように配設されると共に、複数の導線（第１および第２の書込線）によって貫かれるように構成された環状磁性層とをそれぞれ有し、かつ、環状磁性層の一部を互いに共有するようにしたので、環状磁性層の一部を互いに共有せず、別々に設けた場合よりも閉磁路内の還流磁界の強度低下を抑制することができ、より小さな書込電流によって感磁層の磁化反転を行うことができる。
【０１６６】
特に、複数の磁気記憶セルを含む本発明の磁気メモリデバイスにおいては、書込対象とする記憶セルに隣接した記憶セルに対して与える磁気的な影響を低減することができる。
【０１６７】
特に、本発明の磁気記憶セルおよび磁気メモリデバイスによれば、複数の書込線が、環状磁性層を貫く領域において互いに平行に延びるように構成するようにすれば、複数の導線に電流を流すことによって感磁層に生じる合成磁界を、これらの導線が互いに交差する場合よりも大きくすることができ、環状磁性層における磁化反転をより効率的に行うことができる。その結果、磁化反転に必要とされる書込電流をより小さくすることができる。さらに、感磁層における複数の磁区の磁化方向をより良好に揃えることができるので、より高い信頼性が得られる。
【０１６８】
また、本発明の磁気記憶セルおよび磁気メモリデバイスによれば、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上における、一対の第１の読出線と一対の磁気抵抗効果素子との間にそれぞれ設けられた一対の整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備え、整流素子が設けられた基体の上に、積層体と、環状磁性層とが順に構成されているので、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１６９】
本発明の磁気メモリデバイスの製造方法によれば、一対の整流素子が設けられた基体の上に、それぞれが一対の整流素子の各々に対応するように一対の積層体の一部をなす一対の積層部分を形成する工程と、少なくとも一対の積層部分を覆うように下部磁性層を形成する工程と、この下部磁性層の上に、第１の絶縁膜を介して一対の第１の書込線を形成する工程と、この一対の第１の書込線の上に、第２の絶縁膜を介して一対の第２の書込線を、第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、一対の第２の書込線と、第２の絶縁膜と、一対の第１の書込線とを順次エッチングしてパターニングすることにより、第１および第２の書込線が互いに平行に延在する部分を含む一対の積層パターンを形成する積層パターン形成工程と、一対の積層パターンの各々を第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、互いに一部を共有し合う一対の環状磁性層を形成し、一対の前記磁気抵抗効果素子を含む磁気記憶セルを形成する工程とを含むようにしたので、一対の磁気記憶セルが環状磁性層の一部を共有する構造を得ることができる。また、一対の読出電流が一対の整流素子と一対の積層体とをそれぞれ流れたのち、環状磁性層において合流するような電流経路を構成することができる。このため、読出電流の不要な回り込みを回避することができ、安定した磁気情報の読み出しが可能となる。
【０１７０】
特に、積層パターン形成工程において、一対の第２の書込線をマスクとして第２の絶縁膜および一対の第１の書込線を選択的にエッチングすることにより、一対の積層パターンを自己整合的に形成するようにすれば、高精度な加工ができると共に、製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。
【図５】図３に示した記憶セルのＶ−Ｖ線に沿った切断面の構成を示す断面図である。
【図６】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図７】図６に示した記憶セルのＶＩＩ−ＶＩＩ線に沿った切断面の構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図９】図８に示した回路構成における部分拡大図である。
【図１０】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１１】図１０に続く一工程を表す拡大断面図である。
【図１２】図１１に続く一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１９に続く一工程を表す拡大断面図である。
【図２１】図２０に続く一工程を表す拡大断面図である。
【図２２】図２１に続く一工程を表す拡大断面図である。
【図２３】図２２に続く一工程を表す拡大断面図である。
【図２４】図２３に続く一工程を表す拡大断面図である。
【図２５】図２４に続く一工程を表す拡大断面図である。
【図２６】図２５に続く一工程を表す拡大断面図である。
【図２７】図２６に続く一工程を表す拡大断面図である。
【図２８】図２７に続く一工程を表す拡大断面図である。
【図２９】本発明の第２の実施の形態に係る磁気メモリデバイスにおける要部構成を表す断面図である。
【図３０】本発明の第３の実施の形態に係る磁気メモリデバイスにおける要部構成を表す断面図である。
【図３１】図２９に示した磁気メモリデバイスの第１〜第３の変形例における要部構成を表す断面図である。
【図３２】図８に示した回路構成における整流素子の変形例を表す部分拡大図である。
【図３３】図３２に示した整流素子の変形例における断面構成を示す部分断面図である。
【図３４】図３２に示した整流素子の変形例における全体の回路構成を示す回路図である。
【図３５】図８に示した回路構成における整流素子の他の変形例を表す部分拡大図である。
【図３６】図３５に示した整流素子の他の変形例における全体の回路構成を示す回路図である。
【図３７】図１に示した磁気メモリデバイスにおける比較例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【図３８】図８に示した回路構成に対応する比較例としての回路構成を示す回路図である。
【図３９】図３８に示した回路構成に対応する磁気メモリデバイスの要部構成を説明するための断面図である。
【図４０】従来例としての磁気メモリデバイスの構成を説明するための平面図である。
【図４１】従来例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【符号の説明】
１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…環状磁性層、５…書込ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、９…非磁性導電層、１０…平行部分、１１…基体、１２…読出ワード線、１３…読出ビット線、１４，８４…接続部分、１５…第３磁性層、１８…第４磁性層、１９…積層パターン、Ｓ２０，Ｓ２１，Ｓ２２…ＴＭＲ膜、３４…共有部分、３５…非磁性導電層、４１…書込ワード線引出電極、４２…書込ビット線引出電極、４３…読出ワード線引出電極、４４…読出ビット線引出電極。
Claims (42)
- 外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、
この積層体の一方の面側に、前記積層面に沿った方向を軸方向とするように配設されると共に、複数の導線によって貫かれるように構成された環状磁性層と
をそれぞれ有する一対の磁気抵抗効果素子を備え、
前記一対の磁気抵抗効果素子が前記環状磁性層の一部を互いに共有している
ことを特徴とする磁気記憶セル。 - 前記積層体が、前記環状磁性層と電気的に接続されていることを特徴とする請求項１に記載の磁気記憶セル。
- 前記複数の導線は、前記環状磁性層を貫く領域において互いに平行に延びている
ことを特徴とする請求項１または請求項２に記載の磁気記憶セル。 - 前記環状磁性層を貫く前記複数の導線の双方を流れる電流により生ずる磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、前記一対の磁気抵抗効果素子に情報が記憶される
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の磁気記憶セル。 - 前記一対の磁気抵抗効果素子における一対の前記感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態の、いずれかをとり、
前記第１および第２の状態に対応して前記一対の磁気抵抗効果素子に情報が記憶される
ことを特徴とする請求項４に記載の磁気記憶セル。 - 一対の前記感磁層が、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の磁気記憶セル。 - 一対の前記感磁層は、それぞれ、互いに磁気的に交換結合するように構成された第１および第２の感磁部分からなり、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の磁気記憶セル。 - 一対の前記第１の感磁部分と一対の前記第２の感磁部分との間に、前記一対の第１の感磁部分と前記一対の第２の感磁部分とをそれぞれ反強磁性結合させるための一対の第１の非磁性導電層が配設されている
ことを特徴とする請求項７に記載の磁気記憶セル。 - 一対の前記第２の感磁部分が一対の前記第１の感磁部分よりも大きな保磁力を有する
ことを特徴とする請求項７または請求項８に記載の磁気記憶セル。 - 一対の前記積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層と
を含み、
前記一対の積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項６に記載の磁気記憶セル。 - 一対の前記積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層と
を含み、
前記一対の積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項７ないし請求項９のいずれか１項に記載の磁気記憶セル。 - 前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有する
ことを特徴とする請求項１１に記載の磁気記憶セル。 - 前記第１の磁性層の前記非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されている
ことを特徴とする請求項１１または請求項１２に記載の磁気記憶セル。 - 前記第１の磁性層と前記非磁性層との間に、第１の磁性層と交換結合した第４の磁性層が配設されている
ことを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の磁気記憶セル。 - 前記第１の磁性層と前記第４の磁性層との間に、第１の磁性層と第４の磁性層とを反強磁性結合させるための第２の非磁性導電層が配設されている
ことを特徴とする請求項１４に記載の磁気記憶セル。 - 前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項１０ないし請求項１５のいずれか１項に記載の磁気記憶セル。 - 第１の書込線と、
前記第１の書込線と交差するように延びる第２の書込線と、
一対の磁気抵抗効果素子を含む磁気記憶セルと
を備え、
前記一対の磁気抵抗効果素子は、それぞれ、
外部磁界によって磁化方向が変化する感磁層を含み積層面に垂直な方向に電流が流れるように構成された積層体と、
この積層体の一方の面側に、前記積層面に沿った方向を軸方向とするように配設されると共に、前記第１および第２の書込線によって貫かれるように構成された環状磁性層と
を含み、
前記一対の磁気抵抗効果素子が前記環状磁性層の一部を互いに共有している
ことを特徴とする磁気メモリデバイス。 - 前記積層体と前記環状磁性層とが電気的に接続されている
ことを特徴とする請求項１７に記載の磁気メモリデバイス。 - 前記第１の書込線と前記第２の書込線とは、前記環状磁性層を貫く領域において互いに平行に延びている
ことを特徴とする請求項１７または請求項１８に記載の磁気メモリデバイス。 - 前記環状磁性層を貫く第１および第２の書込線の双方を流れる電流により生ずる磁界によって、前記一対の磁気抵抗効果素子における各感磁層の磁化方向が互いに反平行を向くように変化し、前記磁気記憶セルに情報が記憶される
ことを特徴とする請求項１７ないし請求項１９のいずれか１項に記載の磁気メモリデバイス。 - 前記一対の磁気抵抗効果素子における一対の前記感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態、のいずれかをとり、前記第１および第２の状態に対応して前記磁気記憶セルに情報が記憶される
ことを特徴とする請求項２０に記載の磁気メモリデバイス。 - 前記一対の磁気抵抗効果素子にそれぞれ接続され、各磁気抵抗効果素子に読出電流を供給する一対の第１の読出線を備え、
前記各積層体に流れる電流に基づいて前記磁気記憶セルから情報が読み出される
ことを特徴とする請求項１７ないし請求項２１のいずれか１項に記載の磁気メモリデバイス。 - 前記一対の第１の読出線の各々から前記一対の磁気抵抗効果素子の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて前記磁気記憶セルから情報が読み出される
ことを特徴とする請求項２２に記載の磁気メモリデバイス。 - 一対の前記感磁層が、それぞれ前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１７ないし請求項２３のいずれか１項に記載の磁気メモリデバイス。 - 一対の前記感磁層は、それぞれ互いに磁気的に交換結合するように構成された第１および第２の感磁部分からなり、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１７ないし請求項２３のいずれか１項に記載の磁気メモリデバイス。 - 一対の前記第１の感磁部分と一対の前記第２の感磁部分との間に、前記一対の第１の感磁部分と前記一対の第２の感磁部分とをそれぞれ反強磁性結合させるための一対の第１の非磁性導電層が配設されている
ことを特徴とする請求項２５に記載の磁気メモリデバイス。 - 一対の前記第２の感磁部分が一対の前記第１の感磁部分よりも大きな保磁力を有する
ことを特徴とする請求項２５または請求項２６に記載の磁気メモリデバイス。 - 一対の前記積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層と
を含み、
前記一対の積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項１７ないし請求項２７のいずれか１項に記載の磁気メモリデバイス。 - 一対の前記積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層と
を含み、
前記一対の積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項１７ないし請求項２７のいずれか１項に記載の磁気メモリデバイス。 - 前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有する
ことを特徴とする請求項２９に記載の磁気メモリデバイス。 - 前記第１の磁性層の前記非磁性層とは反対側に、第１の磁性層と交換結合した反強磁性の第３の磁性層が配設されている
ことを特徴とする請求項２９または請求項３０に記載の磁気メモリデバイス。 - 前記第１の磁性層と前記非磁性層との間に、第１の磁性層と交換結合した第４の磁性層が配設されている
ことを特徴とする請求項２９ないし請求項３１のいずれか１項に記載の磁気メモリデバイス。 - 前記第１の磁性層と前記第４の磁性層との間に、第１の磁性層と第４の磁性層とを反強磁性結合させるための第２の非磁性導電層が配設されている
ことを特徴とする請求項３２に記載の磁気メモリデバイス。 - 前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項２８ないし請求項３３のいずれか１項に記載の磁気メモリデバイス。 - 前記一対の磁気抵抗効果素子に供給された読出電流の各電流経路上における、前記一対の第１の読出線と前記一対の磁気抵抗効果素子との間にそれぞれ設けられた一対の整流素子と、
前記一対の磁気抵抗効果素子を流れた読出電流を接地へと導く第２の読出線とを備えたことを特徴とする請求項２３に記載の磁気メモリデバイス。 - 前記整流素子は、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタのいずれかである
ことを特徴とする請求項３５に記載の磁気メモリデバイス。 - 複数の整流素子が設けられた基体の上に、前記複数の積層体と、前記環状磁性層とが順に配設されている
ことを特徴とする請求項１７に記載の磁気メモリデバイス。 - 前記整流素子は、バイポーラトランジスタであって、このバイポーラトランジスタにおけるエミッタと前記磁気抵抗効果素子とが電気的に接続されている
ことを特徴とする請求項３７に記載の磁気メモリデバイス。 - 前記整流素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタであって、このＭＯＳトランジスタにおけるソースと前記磁気抵抗効果素子とが電気的に接続されている
ことを特徴とする請求項３７に記載の磁気メモリデバイス。 - 前記整流素子は、ショットキーダイオードであって、前記磁気抵抗効果素子側から順に導電層とエピタキシャル層とを有し、これら導電層とエピタキシャル層との間にショットキー障壁を形成している
ことを特徴とする請求項３７に記載の磁気メモリデバイス。 - 第１の書込線と、前記第１の書込線と交差するように延びる第２の書込線と、外部磁界によって磁化方向が変化する感磁層を含む積層体を有する磁気抵抗効果素子と、を備えた磁気メモリデバイスを製造するための方法であって、
一対の整流素子が設けられた基体の上に、一対の前記積層体の一部をなす一対の積層部分を形成する工程と、
少なくとも前記一対の積層部分を覆うように下部磁性層を形成し、前記一対の積層体の形成を完了する工程と、
前記下部磁性層の上に、第１の絶縁膜を介して一対の前記第１の書込線を形成する工程と、
前記一対の第１の書込線の上に、第２の絶縁膜を介して前記一対の第２の書込線を、前記第１および第２の書込線が互いに平行に延在する部分を含むように形成する工程と、
前記一対の第２の書込線と、前記第２の絶縁膜と、前記一対の第１の書込線とを順次エッチングしてパターニングすることにより、前記第１および第２の書込線が互いに平行に延在する部分を含む一対の積層パターンを形成する積層パターン形成工程と、
前記一対の積層パターンの各々を第３の絶縁膜を介して取り囲むように上部磁性層を設けることにより、互いに一部を共有し合う一対の環状磁性層を形成し、一対の前記磁気抵抗効果素子を含む磁気記憶セルを形成する工程と
を含むことを特徴とする磁気メモリデバイスの製造方法。 - 前記積層パターン形成工程において、
前記一対の第２の書込線をマスクとして前記第２の絶縁膜および前記一対の第１の書込線を選択的にエッチングすることにより、前記一対の積層パターンを自己整合的に形成する
ことを特徴とする請求項４１に記載の磁気メモリデバイスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003016692A JP4720067B2 (ja) | 2003-01-24 | 2003-01-24 | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 |
| DE112004000176T DE112004000176B4 (de) | 2003-01-24 | 2004-01-21 | Magnetspeicherzelle und Magnetspeicher |
| US10/542,623 US7522450B2 (en) | 2003-01-24 | 2004-01-21 | Magnetic storage cell, magnetic memory device and magnetic memory device manufacturing method |
| PCT/JP2004/000493 WO2004066387A1 (ja) | 2003-01-24 | 2004-01-21 | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003016692A JP4720067B2 (ja) | 2003-01-24 | 2003-01-24 | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004265905A true JP2004265905A (ja) | 2004-09-24 |
| JP2004265905A5 JP2004265905A5 (ja) | 2005-12-02 |
| JP4720067B2 JP4720067B2 (ja) | 2011-07-13 |
Family
ID=32767491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003016692A Expired - Fee Related JP4720067B2 (ja) | 2003-01-24 | 2003-01-24 | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7522450B2 (ja) |
| JP (1) | JP4720067B2 (ja) |
| DE (1) | DE112004000176B4 (ja) |
| WO (1) | WO2004066387A1 (ja) |
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- 2003-01-24 JP JP2003016692A patent/JP4720067B2/ja not_active Expired - Fee Related
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- 2004-01-21 US US10/542,623 patent/US7522450B2/en not_active Expired - Fee Related
- 2004-01-21 WO PCT/JP2004/000493 patent/WO2004066387A1/ja active Application Filing
- 2004-01-21 DE DE112004000176T patent/DE112004000176B4/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE112004000176T5 (de) | 2005-12-29 |
| DE112004000176B4 (de) | 2010-09-16 |
| WO2004066387A1 (ja) | 2004-08-05 |
| US20060067111A1 (en) | 2006-03-30 |
| US7522450B2 (en) | 2009-04-21 |
| JP4720067B2 (ja) | 2011-07-13 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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