CN1494157A - 半导体存储器件及其控制方法 - Google Patents

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Abstract

半导体存储器件具有：把多个存储单元配置为矩阵状的存储单元阵列、多条字线、多条位线、解码器电路、读出部件。在解码器电路中输入地址信号和第一控制信号，根据所述第一控制信号，驱动由所述地址信号决定的字线即选择字线或与所述选择字线相邻的字线即相邻字线。读出部件连接在所述位线上，读出连接在由所述解码器电路驱动的字线上的存储单元中存储的数据。

Description

半导体存储器件及其控制方法
技术领域
本发明涉及半导体存储器件及其控制方法，特别是涉及由FBC(浮置体单元)构成的半导体存储器件及其控制方法。
背景技术
FBC存储器是能形成在SOI衬底上的易失性存储器，作为代替DRAM的半导体存储器件受到期待。FBC存储器具有单元面积小、面向高集成度的长处。该FBC存储器的基本说明公开在例如文献1(T.Ohsawa et al.，“Memory Design Using One-Transistor GainCell on SOI”，ISSCC Digest of Technical Papers，pp152-153，2002)。
图30是FBC存储器的存储单元阵列部分的平面布局图，图31是图30的存储单元阵列的A-A’剖视图，图32是图30的存储单元阵列的B-B’剖视图，图33是图30的存储单元阵列的C-C’剖视图。图34是表示该存储单元阵列的等价电路图。
从这些图可知，FBC存储器把在SOI衬底上配置为矩阵状的MIS晶体管(金属-绝缘体-半导体晶体管)作为存储单元MC使用。在该图的例子中，SOI衬底具有形成在P型半导体衬底10上的N+型扩散层12、形成在扩散层12上的绝缘膜(例如氧化硅膜)14。此外，该存储单元阵列具有在第一方向延伸的字线WL、在第一方向延伸的源线SL、在与第一方向交叉的方向的第二方向上延伸的多条位线BL。
存储单元MC的漏极20通过位线接点21连接在位线BL上，源极22连接在源线SL上，栅电极24构成字线WL。此外，漏极20和源极22之间成为电浮置状态，构成沟道体28。在该沟道体28上隔着栅绝缘膜26存在上述的栅电极24。源线SL固定地保持0V。
存储单元MC的漏极20和源极22由N型半导体层构成，沟道体28由P型半导体层构成。存储单元MC根据在该沟道体28中是否存储有多数载流子的空穴，存储数据。在以下，在沟道体28中存储有空穴的状态为“1”，未存储空穴的状态为“0”。
图32和图33所示的N+型多晶硅柱30是为了使空穴的存储状态持续而形成的电极。即多晶硅柱30和沟道体28形成电容，通过在多晶硅柱30上外加负电压，更长时间地保持空穴的存储状态。可是，由于存在于漏极20和源极22的PN结部分的泄漏，如果经过足够长的时间，则存储在沟道体28中的空穴释放掉。因此，在FBC存储器中，与DRAM同样，也有必要进行更新动作。
下面，说明FBC构造的存储单元MC的工作原理。当在FBC构造的存储单元MC中写入数据“1”时，如图35所示，例如在字线WL上外加1.5V，在位线BL上外加1.5V。构成的存储单元MC的晶体管在饱和区中工作，所以由于冲击离子化，生成了空穴。生成的空穴向沟道体28的下方移动，存储在电容中。
当写入数据“0”时，如图36所示，例如在字线WL上外加1.5V，在位线BL上外加-1V。据此，漏极20的PN结变为正向偏压，空穴释放到位线BL中。
当读出数据时，如图37所示，例如在字线WL上外加1.5V，在位线BL上外加0.2V，使构成存储单元MC的晶体管导通。在沟道体28中存储有空穴时和在沟道体28中未存储有空穴时由于反向偏置效应，晶体管的阈值不同。因此，晶体管的电流特性如图38所示，按照数据变为不同。如果检测该电流的差，就能读出数据。读出数据时，因为位线BL的电压低，所以存储单元MC的晶体管在线性区工作。因此，不发生冲击离子化。因此，不生成空穴，不破坏存储单元MC的数据。即FBC构造的存储单元MC能非破坏读出数据。
须指出的是，在存储单元阵列的未选择的存储单元MC中，在字线WL上外加-1.5V，在位线BL上外加了0V。
下面，说明使用了FBC存储器的存储单元阵列的半导体存储器件全体结构。图39是说明这样的半导体存储器件的结构的布局图。FBC存储器是为了代替DRAM，所以与DRAM同样，进行基于/RAS信号、/CAS信号的地址信号多路复用。关于该地址信号多路复用的技术公开在文献2(伊藤清男著，“超LSI存储器”，培风馆，1995年，97页)。
如图39所示，存储单元阵列100由上述结构的存储单元MC构成，在其字线WL方向一端一侧设置有行解码器102，在位线BL方向一端一侧设置有位线选择器104。
从ADDRESS端子输入的地址信号输入到行地址缓存器110和列地址缓存器112中。行地址缓存器110根据/RAS信号，向预解码器120发送地址信号(它是行地址信号)，通过该预解码器120，行地址信号输入到行解码器102中。行解码器102根据行地址信号选择字线WL。
而列地址缓存器112根据/CAS信号把输入的地址信号(它是列地址信号)向位线选择器104发送。位线选择器104根据列地址信号选择位线BL，把选择的位线BL连接在读出部件130上。
写入的数据从DIN焊盘输入到本半导体存储器件中，通过数据输入缓存器140发送给读出部件130。而由读出部件130读出的读出数据通过数据输出缓存器150和片外驱动器152，从DOUT焊盘向该半导体存储器件的外部输出。在该半导体存储器件的内部设置有生成各种控制信号的控制器160和生成各种内部电压的电压生成电路162。
在位线选择器104上连接着多个读出部件130。图40是表示一个读出部件130的电路结构和与它关联的电路的电路结构图。如图40所示，一个读出部件130具有读出放大器200、锁存电路202、MIS晶体管Tr200。
读出放大器200通过监视流向位线BL的电流，检测从存储单元MC读出的单元电流，按照该单元电流的值，输出“1”或“0”的数据。该读出放大器200当控制信号SAEN为高电平时，被激活，变为有效状态。
锁存电路202由两个倒相器IN200、IN202构成。带正方形的倒相记号的逻辑记号中，高电平为1.5V，低电平为-1V。这在以下的说明中也同样。
读出部件130通过位线选择器104连接在一条位线BL上。在各位线BL上设置有用于复位的MIS晶体管Tr202。读出、写入以及更新动作中以外，BLRST信号变为高电平，位线BL通过MIS晶体管Tr202接地在0V上。
连接在数据输入缓存器140上的数据输入线D通过MIS晶体管Tr210和MIS晶体管Tr200连接在锁存电路202上。因此，通过WCSL信号和SAON信号变为高电平，MIS晶体管Tr210和MIS晶体管Tr202变为导通，锁存电路202取入数据输入线D的数据。
此外，连接在数据输出缓存器150上的数据输出线Q通过MIS晶体管Tr220和MIS晶体管Tr222连接在锁存电路202的倒相器IN202的输出端子上，连接在数据输出缓存器150上的数据输出线/Q通过MIS晶体管Tr230和MIS晶体管Tr232连接在锁存电路202的倒相器IN200的输出端子上。因此，通过RCS信号变为高电平，能把锁存电路202锁存的数据向数据输出线Q、/Q发送。
下面，简单说明上述的半导体存储器件的读出动作、写入动作和更新动作时的动作波形。图41是表示读出动作时的动作波形的图，图42是表示写入动作时的动作波形的图，图43是表示更新动作时的动作波形的图。
如图41所示，在读出动作时，由读出放大器200读出的数据输入到锁存电路202后，RCS信号变为高电平，读出的数据通过数据输出线Q、/Q传输给数据输出缓存器150。须指出的是，输入到锁存电路202的LTC信号为高电平时，该锁存电路202变为数据取入状态，当LTC信号为低电平时，该锁存电路202变为保持状态。
如图42所示，在写入动作时，写入数据输入到锁存电路202，接着该写入数据向位线BL发送，进行对存储单元MC的写入。
如图43所示，在更新动作时，由读出放大器200读出存储单元MC的数据，锁存在锁存电路202中。接着，锁存的数据再写入存储单元MC中。控制器160生成的更新地址信号选择更新的存储单元MC。该更新地址信号包含行地址信号和列地址信号。即控制器160首先根据一个行地址信号选择一条字线WL，一边使列地址增加，一边把连接在该字线WL上的全部存储单元MC更新。接着，使行地址信号增加，更新连接在下一字线WL上的全部存储单元MC。控制器160这样进行控制，在一定时间间隔内更新全部的存储单元。
可是，在上述的FBC构造的存储单元MC中存在以下的问题。即如图44所示，当保持数据″1″的存储单元MC和保持数据″0″的存储单元MC共用漏极20时，选择保持数据″1″的存储单元MC(以下称作选择单元)，考虑数据写入″0″的状况。在这样的状况下，存储在选择单元中的空穴通过漏极20释放到位线BL中，但是本来应该释放到位线BL中的空穴的一部分贯通漏极20进入相邻的存储单元MC(相邻单元)的沟道体28中。这是连接在位线BL上的N型漏极20和位于其两侧的P型沟道体28构成PNP双极晶体管而产生的现象。以下把这样的现象称作“0”干扰。
从选择单元释放的空穴的大部分释放到位线BL中或在N型漏极20内与电子复合，所以可以说进入相邻单元的沟道体28的空穴的比率小。因此，由于1次“0”干扰，相邻单元的数据几乎不会从“0”改写为“1”。可是，如果在选择单元中交替重复写入数据″1″和数据″0″，重复产生该“0”干扰，相邻单元的数据就从“0”改写为“1”。
在FBC构造的存储单元MC中还存在一个干扰。它如图45所示，考虑在选择单元中写入数据″1″的情形。与选择单元共用源极22的相邻单元为保持着数据″0″。在向选择单元写入数据″1″的期间中，由于冲击离子化而持续生成空穴，但是存储在沟道体28中的空穴量受限制。因此，如果向选择单元写入数据″1″的状态如果持续很长，则多余的空穴向源极22漏出。而且，流入源极22的空穴的一部分原封不动地流入相邻单元的沟道体28中。以下把这样的现象称作“1”干扰。
如果重复该“1”干扰，就破坏了相邻单元的数据。无论写入前的选择单元是保持数据″1″时，还是保持数据″0″时，都产生该″1″干扰。
附图说明
下面简要说明附图。
图1是表示实施例1的半导体存储器件的写入动作处理内容的流程图。
图2是表示实施例1的读出部件的电路结构和其外围电路结构的图。
图3是表示实施例1的行解码器和预解码器的结构的框图。
图4是说明实施例1的奇偶选择器的结构的逻辑电路图。
图5是说明实施例1的行解码器部件的结构的框图。
图6是表示实施例1的半导体存储器件的读出动作时的动作波形的图。
图7是表示实施例1的半导体存储器件的写入动作时的动作波形的图。
图8是把实施例1的半导体存储器件的写入动作时锁存电路锁存的数据内容、步骤2和步骤3的位线电压总结为表的图。
图9是表示实施例1的半导体存储器件的更新动作时的动作波形的图。
图10是把实施例1的半导体存储器件的更新动作时锁存电路锁存的数据内容、步骤3、步骤4和步骤5的位线电压总结为表的图。
图11是表示实施例2的半导体存储器件的芯片布局的图。
图12是表示实施例2的读出部件的电路结构和其外围电路结构的图。
图13是说明实施例2的预解码器、行解码器和子解码器的结构的框图。
图14是说明实施例2的奇偶选择器的结构的逻辑电路图。
图15是说明实施例2的子解码部件的结构的框图。
图16是表示实施例1的半导体存储器件的写入动作时的动作波形的图。
图17是把实施例2的半导体存储器件的写入动作时锁存电路锁存的数据内容、BZ信号的内容、步骤2的位线电压总结为表的图。
图18是表示实施例2的半导体存储器件的更新动作时的动作波形的图。
图19是把实施例2的半导体存储器件的更新动作时锁存电路锁存的数据内容、BZ信号的内容、步骤3和步骤4的位线电压总结为表的图。
图20是说明实施例3的奇偶选择器的逻辑电路图。
图21是表示实施例3的半导体存储器件的写入动作时的动作波形的图。
图22是说明把实施例3的半导体存储器件变形时的行解码部件结构的框图。
图23是表示实施例4的读出部件的电路结构和其外围电路结构的图。
图24是说明实施例4的预解码器的结构的框图。
图25是说明实施例4的行解码部件的结构的框图。
图26是表示实施例4的半导体存储器件的写入动作时的动作波形的图。
图27把实施例4的半导体存储器件的写入动作时锁存电路锁存的数据内容、步骤2和步骤3的位线电压总结为表的图。
图28是表示实施例4的半导体存储器件的更新动作时的动作波形的图。
图29是把实施例4的半导体存储器件的更新动作时锁存电路锁存的数据内容、步骤3、步骤4和步骤5的位线电压总结为表的图。
图30是一般的FBC构造的存储单元阵列的平面图。
图31是图30的存储单元阵列的A-A，线剖视图。
图32是图30的存储单元阵列的B-B’线剖视图。
图33是图30的存储单元阵列的C-C’线剖视图。
图34是表示图30的存储单元阵列的等价电路的图。
图35是说明在FBC构造的存储单元中写入数据″1″时的原理的图。
图36是说明在FBC构造的存储单元中写入数据″0″时的原理的图。
图37是说明读出FBC构造的存储单元的数据时的原理的图。
图38是表示存储单元保持着数据″1″时和存储单元保持着数据″0″时，流过存储单元的漏极和源极间的单元电流和栅极与源极间的电压的关系的曲线图。
图39是表示具有图30的存储单元阵列的半导体存储器件的芯片布局的图。
图40是表示图39的读出部件电路结构和其外围电路结构的图。
图41是表示图39的半导体存储器件的读出动作时的动作波形的图。
图42是表示图39的半导体存储器件的写入动作时的动作波形的图。
图43是表示图39的半导体存储器件的更新动作时的动作波形的图。
图44是说明进行数据写入的存储单元的“选择单元”和与该选择单元共用位线并且位于与选择单元相邻的位置的存储单元的“相邻单元”间发生的″0″干扰的原理图。
图45是说明进行数据写入的存储单元的“选择单元”和与该选择单元共用源线并且位于与选择单元相邻的位置的存储单元的“相邻单元”间发生的″1″干扰的原理图。
具体实施方式
[实施例1]
在实施例1中，当向选择单元写入数据时，先读出与该选择单元共用位线并且位于相邻位置的存储单元MC即相邻单元的数据，当读出的数据和写入数据都为“0”时，对选择单元和相邻单元双方进行数据″0″的写入，此外的时候，只对选择单元进行数据的写入。而且，据此，″0″干扰引起的不良影响在存储单元MC不发生。须指出的是，在本实施例中，″1″干扰的影响小，或用某种方法能避免。
图1是表示本实施例的半导体存储器件的写入动作处理内容的程序流程图，图2是表示本实施例的读出部件300的电路结构和其外围电路结构的图。
图2所示的本实施例的读出部件300是相当于图39的读出部件130的电路。即本实施例的半导体存储器件的基本布局与图39同样。如图2所示，读出部件300具有两个锁存电路L1、L2、读出放大器302、控制电路304。
锁存电路L1具有倒相器IN300、IN302，锁存电路L2具有倒相器IN304、IN306。在写入动作中，应该写入选择单元的写入数据存储在锁存电路L1中，从相邻单元读出的数据存储在锁存电路L2中。
读出放大器302从由位线选择器104有选择地连接的位线BL读出存储单元MC的数据。即读出放大器302监视流过位线BL的单元电流，根据该单元电流的值，检测该存储单元MC是保持数据″0″的状态，还是保持数据″1″的状态。而且，读出放大器302当该检测的数据为数据″0″时，向控制电路304输出低电平的信号，当检测的数据为数据″1″时，向控制电路304输出高电平的信号。
控制电路304是用于控制锁存电路L1、L2、读出放大器302的动作，并且控制向位线BL供给的电压的电路。该控制电路304具有倒相器IN310、NOR电路NR300、NR302、传输门T1、N型的MIS晶体管N1～N4。
具体而言，锁存电路L1的倒相器IN302的输出端子连接在NOR电路NR300的第一输入端子和MIS晶体管N1的第一端子上。锁存电路L2的倒相器IN306的输出端子连接在NOR电路NR300的第二输入端子和MIS晶体管N2的第一端子上。而且，从NOR电路NR300的输出端子输出BZ信号。
在MIS晶体管N1的栅极端子上输入L1ON信号，在MIS晶体管N2的栅极端子上输入L2ON信号。MIS晶体管N1的第二端子和MIS晶体管N2的第二端子连接在读出放大器302和传输门T1的第一端子上。在NOR电路NR302的第一输入端子上输入上述的BZ信号，在第二输入端子上输入BZEN1信号。NOR电路NR302的输出信号输入到传输门T1的N型MIS晶体管的栅极端子，并且通过倒相器IN310倒相，输入到传输门T1的P型MIS晶体管的栅极端子。
传输门T1的第二端子连接在位线选择器104和MIS晶体管N3的第一端子上。在该MIS晶体管N3的栅极端子上输入BZ信号，并且其第二端子连接在MIS晶体管N4的第一端子上。在MIS晶体管N4的栅极端子上输入BZEN2信号，并且其第二端子连接在供给-1V的电压源上。
在本实施例中，控制该半导体存储器件所必要的控制信号由控制器160(参照图39)生成。即在图2中，按照必要，由控制器160生成SAEN信号、L1ON信号、L2ON、BZEN1信号、BZEN2信号、BLRST信号、WCSL信号、RCS信号、其他控制信号。
如图1所示，在本实施例中，在写入动作中，把写入选择单元的数据存储在锁存电路L1中，并且读出存储在相邻单元中的数据，存储到锁存电路L2中(步骤S10)。接着，判断锁存电路L1的数据和锁存电路L2的数据是否都为数据″0″(步骤S20)。
当都为数据″0″(步骤S20：Yes)，选择单元和相邻单元的字线WL都为1.5V，在选择单元和相邻单元双方中都写入数据″0″(步骤S30)。而存储在锁存电路L1中的数据和存储在锁存电路L2中的数据中的至少一方不是数据″0″时(步骤S20：No)，只使选择单元的字线WL为1.5V，把存储在锁存电路L1中的数据写入选择单元(步骤S40)。
据此，能避免产生″0″干扰，相邻单元的数据被破坏。即据此，如图4所示，在相邻单元保持数据″0″的状态下，向选择单元写入数据″0″时，对选择单元和相邻单元双方都写入数据″0″，所以能防止对相邻单元的空穴注入。而在此外的情况时，因为不发生″0″干扰，所以可以只对选择单元写入应该写入的数据。须指出的是，在本实施例中，“选择单元”意味着应该写入数据的存储单元MC。“相邻单元”意味着与选择单元共用位线BL，并且位于与选择单元相邻位置的存储单元MC。换言之，“相邻单元”意味着与选择单元共用位线接点21的存储单元MC。
以上是本实施例的概要，但是下面更详细说明用于实现它的具体的结构和动作。
图3是表示本实施例的行解码器320和预解码器322的结构的图。该行解码器320是相当于图39的行解码器102的电路，预解码器322是相当于图39的预解码器120的电路。
如图3所示，本实施例的预解码器322具有主预解码器330和奇偶选择器332。从ADDRESS端子输入的行地址信号通过行地址缓存器110输入到该预解码器322。
如果由n位构成的行地址信号的各位为A1、A2、…An，则行地址信号中决定字线WL的偶数/奇数的是最低位An。因此，把最低位An输入奇偶选择器332。此外的位A1、A2、…An-1输入主预解码器330。
主预解码器330根据行信号的位A1、A2、…An-1输出PREDECs信号。在奇偶选择器332输入ADJ信号和PAIR信号，根据ADJ信号和PAIR信号和行地址信号的位An，输出ESEL信号和OSEL信号。
在行解码器320中，对于一对字线WL、WL，以一个的比例设置有行解码部件340。即对1条第偶数条的字线WL和1条第奇数条的字线WL设置有一个行解码部件340。从主预解码器330输出的PREDECs信号和从预解码器322输出的ESEL信号和OSEL信号分别输入到这些行解码部件340中。
这样构成的行解码器320和预解码器322按如下工作。当ADJ信号和PAIR信号都为低电平时，选择由行地址信号A1、A2、…An指定的字线WL。即选择了选择单元的字线(选择字线)WL。
当ADJ信号为高电平，PAIR信号为低电平时，选择与选择单元共用位线接点21的相邻单元的字线(相邻字线)WL。当AIR信号为高电平时，连接了选择单元的选择字线WL和连接了相邻单元的相邻字线WL都被选择。
图4是表示本实施例的奇偶选择器332的电路结构的图，图5是表示本实施例的行解码部件340的结构的图。
如图4所示，奇偶选择器332具有倒相电路350和同时选择电路360。倒相电路350具有倒相器IN320、IN322和IN324，同时选择电路360具有倒相器IN326、IN328、IN330、NOR电路NR320、NR322。
最低位An输入到倒相器IN320和倒相器IN324中。输入到倒相器IN322的/ADJ信号为高电平时，最低位An原封不动从倒相电路350输出，输入倒NOR电路NR320和倒相器IN326中。而输入到倒相器IN324中的ADJ信号为高电平时，最低位An倒相，从倒相电路350输出，输入到NOR电路NR320和倒相器IN326中。
输入到倒相器IN326中的信号输入到NOR电路NR322。在NOR电路NR320、NR322中也输PAIR信号。因此，当PAIR信号为低电平时，倒相电路350的输出如果是高电平，则从倒相器IN328输出高电平的ESEL信号，从倒相器IN330输出低电平的OSEL信号。而如果倒相电路350的输出为低电平，则从倒相器IN328输出低电平的ESEL信号，从倒相器IN330输出高电平的OSEL信号。
而当PAIR信号为高电平时，与倒相电路350的输出无关，从倒相器IN328输出高电平的ESEL信号，从倒相器IN330输出高电平的OSEL信号。
如图5所示，行解码部件340具有解码器350、AND电路AN350、AN352、字线驱动器360、362。在解码器350输入来自主预解码器330的PREDECs信号。根据该PREDECs信号，从多个行解码部件340中选择一个行解码部件340的解码器350，从选择的解码器350输出高电平信号。换言之，根据PREDECs信号，决定一对字线WL、WL。
从该解码器350输出的信号输入到AND电路AN350、AN352中。此外，在AND电路AN350也输入OSEL信号，在AND电路AN352也输入ESEL信号。因此，在选择的行解码部件340中，如果OSEL信号是高电平，则AND电路AN350输出高电平的信号，字线驱动器360驱动字线WLj。而如果ESEL信号为高电平，则AND电路AN352输出高电平的信号，字线驱动器362驱动字线WLj+1。
通过这样构成行解码器320和预解码器322，连接了上述的选择单元和相邻单元的字线WL和相邻字线WL的选择成为可能。即当ADJ信号和PAIR信号都为低电平时，最低位An为“0”时，OSEL信号变为高电平，选择的行解码部件340的字线驱动器360驱动。当最低位An为“1”时，ESEL信号变为高电平，选择的行解码部件340的字线驱动器362驱动。据此，选择了由行地址信号A1、A2、…、An指定的字线WL。
当ADJ信号为高电平，PAIR信号为低电平时，最低位An为“0”时，ESEL信号变为高电平，择的行解码部件340的字线驱动器362驱动。最低位An为“1”时，OSEL信号变为高电平，选择的行解码部件340的字线驱动器360驱动。即选择了与由行地址信号A1、A2、…、An指定的  字线WL成对的另一方的字线WL。
当PAIR信号为高电平时，无论最低位An是“0”还是“1”，ESEL信号和OSEL信号都变为高电平。因此，设置在由行地址信号A1、A2、…、An-1选择的行解码部件340中的字线驱动器360、362双方驱动。据此，由行地址信号A1、A2、…、An-1指定的一对字线WL、WL双方都被选择。
下面，说明读出动作时的动作波形、写入动作时的动作波形和更新动作时的动作波形。
图6是说明读出动作时的动作波形的图。在读出动作时，不使用锁存电路L2，用基本与以往相同的动作波形，把选择单元的数据读出道锁存电路L1中。因此，这里省略了详细说明。
图7是说明写入动作时的动作波形的图，图8是使写入动作的步骤2和步骤3的位线电压和锁存数据的关系成为表而表示的图。
从这些图可知，写入动作由步骤1～步骤3等3步骤构成。在步骤1中，进行相邻单元的读出，存储到锁存电路L2中，并且把写入数据存储到锁存电路L1中。在步骤2中，进行锁存电路L1、L2的数据都为“0”时的选择单元和相邻单元的数据″0″的写入。在步骤3中，进行此外的情形的选择单元的数据写入。即当锁存电路L1和锁存电路L2的至少一方锁存数据″1″时，以与向选择单元和相邻单元双方写入数据″0″的定时不同的定时，进行选择单元的数据写入。
在写入动作中，这些动作分别由设置在该半导体存储器件中的读出部件300并行进行。因此，在1次的写入动作中，能对多个存储单元MC(与读出部件300相同数量的存储单元MC)进行数据的写入。
如果更详细说明，则在步骤1中，WCSL信号和LTC1信号变为高电平，写入数据存储在锁存电路L1中。此外，ADJ信号为高电平，PAIR信号为低电平，所以与由行地址信号A1、A2、…、An选择的选择字线WL成对的字线WL即相邻字线WL被选择，变为1.5V。
此外，BZEN1信号为高电平，所以传输门T1变为断开。因为BZEN2为低电平，所以MIS晶体管N4变为断开。因为L2ON信号为高电平，所以MIS晶体管N2变为导通。而且，由于SAEN信号，读出放大器302被激活，所以从相邻单元读出的电流由读出放大器302读出，作为读出数据存储到锁存电路L2中。
在步骤2中，PAIR信号变为高电平，由行地址信号选择的选择字线WL和与该选择字线WL成对的相邻字线WL双方变为1.5V。此外，锁存电路L1和锁存电路L2的输出输入到NOR电路NR300，所以只当存储在锁存电路L1中的数据和存储在锁存电路L2中的数据都为数据″0″时，NOR电路NR300的输出BZ信号变为高电平。
当BZ信号为高电平时，传输门T1变为断开，并且MIS晶体管N3变为导通。此外，BZEN2信号是高电平，所以MIS晶体管N4变为导通。因此，当数据″0″保持在锁存电路L1、L2中时，-1V通过MIS晶体管N3、N4提供给位线BL。
这时，连接着选择单元的选择字线WL和连接着相邻单元的相邻字线WL都变为1.5，所以向选择单元写入数据″0″，并且向相邻单元也写入数据″0″。
多个读出部件300中，可能存在锁存电路L1、L2的至少一方为数据″1″的，但是在这样的读出部件300中，不进行步骤2的写入。即BZ信号为低电平，所以MIS晶体管N3变为断开。此外，BZEN1信号变为高电平，所以传输门T1变为断开。因此，位线BL变为浮置状态，不能进行向选择单元和相邻单元的写入。
须指出的是，在各读出部件300中，锁存电路L1、L2的双方保持数据″0″的读出部件300有可能一个也不存在。这时，不用全部读出部件300进行写入。但是，对存储单元MC的写入所需时间短，所以考虑为对写入时的时间全体的总开销小。
在步骤3中，ADJ信号变为低电平，PAIR信号也变为低电平，所以只选择由行地址信号A1、A2、…、An决定的字线WL，变为1.5V。因为BZEN1信号变为低电平，所以当BZ信号为低电平时(锁存电路L1、L2的至少一方保持数据″1″时)，传输门T1变为导通。此外，当BZ信号为低电平时，MIS晶体管N3变为断开。因为L1ON信号为高电平，所以MIS晶体管N1变为导通。因此，存储在锁存电路L1中的数据提供给位线BL。即当锁存电路L1保持着数据″0″时，-1V的电压提供给位线BL，当锁存电路L1保持着数据″1″时，1.5V的电压提供给位线BL。
而当锁存电路L1、L2都保持数据“0”时，BZ信号变为高电平，所以传输门T1变为断开。因此，存储在锁存电路L1、L2中的数据不提供给位线BL。此外，因为BZEN2信号变为低电平，所以MIS晶体管N4变为断开。因此，位线BL变为浮置状态，不能进行写入。
图9是说明更新动作时的动作波形，图10是使该更新动作的步骤3、步骤4和步骤5的位线电压和锁存数据的关系成为表而表示的图。在本实施例中，以夹着位线接点21的2条字线WL单位进行该更新动作。即以行解码部件340的单位进行该更新动作。
从这些图可知，更新动作由步骤1～步骤5等5个步骤构成。在步骤1中，使用一对字线WL、WL的一方，进行第二存储单元MC的数据读出，存储到锁存电路L2中。在步骤2中，使用一对字线WL、WL的另一方，进行第一存储单元MC的数据读出，存储到锁存电路L1中。在步骤3中，当在锁存电路L1、L2的至少一方中存储有数据″1″时，把锁存电路L1的数据写入第一存储单元MC中。在步骤4中，当在锁存电路L1、L2的双方中存储着数据″0″时，把数据″0″写入第一存储单元MC和第二存储单元MC。在步骤5中，当在锁存电路L1、L2的至少一方中存储有数据″1″时，把锁存电路L2的数据写入第二存储单元MC中。
即当锁存电路L1、L2的双方中存储着数据″0″时，在步骤4综合对第一存储单元MC和第二存储单元MC进行回写，不是这样时，在步骤3和步骤5，即在不同的定时，分别向第一存储单元MC和第二存储单元MC进行回写。这里，第一存储单元MC是由控制器160生成的更新地址信号决定的存储单元MC，第二存储单元MC是与第一存储单元MC共用位线BL，并且位于与第一存储单元MC相邻的位置的存储单元MC。
此外，在步骤3和步骤4间的复位期间、步骤4和步骤5间的复位期间是为了把位线BL电压复位为0V而设置的。复位期间和步骤4的期间可以是比其他步骤的期间短的时间。因此，本实施例的更新动作与以往的更新动作相比，总开销时间缩短。
此外，与写入动作同样，在更新动作中，这些动作由设置在该半导体存储器件中的读出部件300分别并行执行。因此，1次的更新动作中能对多个存储单元MC进行更新。具体而言，在图9所示的1次更新动作中，能更新读出部件300的数量的2倍数量的存储单元MC。
如果更具体说明，则在步骤1中，ADJ信号是高电平，PAIR信号是低电平，所以通过由更新地址信号中的行地址信号A1、A2、…、An-1决定的行解码部件340选择的一对字线WL、WL中的另一方字线WL(第二字线)WL被选择，变为1.5V。
此外，因为BZEN1信号为高电平，所以传输门T1变为断开。BZEN2信号为低电平，所以MIS晶体管N4变为断开。因为L2ON信号是高电平，所以MIS晶体管N2变为导通。而且，因为LTC2信号为高电平，所以锁存电路L2变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第二存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L2中。
与此相反，在步骤2中，ADJ信号为低电平，PAIR信号也为低电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件340选择的一对字线WL、WL中的一方字线(第一字线)WL被选择，变为1.5V。换言之，由更新地址信号中的行地址信号A1、A2、…、An决定的字线WL被选择，变为1.5V。
此外，因为BZEN1信号为高电平，所以传输门T1变为断开。BZEN2信号为低电平，所以MIS晶体管N4变为断开。因为L10N信号是高电平，所以MIS晶体管N1变为导通。而且，因为LTC1信号为高电平，所以锁存电路L1变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第一存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L1中。
在步骤3中，因为BZEN1信号为低电平，所以锁存电路L1和锁存电路L2的至少一方中存储着数据″1″时，传输门T1变为导通。即在锁存电路L1、L2双方中存储着数据″0″时以外，BZ信号变为低电平，NOR电路NR302输出高电平的信号，传输门T1变为导通。此外，MIS晶体管N3变为断开。而且，L1ON信号是高电平，所以锁存电路L1的数据提供给位线BL。即当锁存电路L1保持着数据″0″时，-1V的电压提供给位线BL，当锁存电路L1保持着数据″1″时，1.5V的电压提供给位线BL。
因为ADJ信号是低电平，PAIR信号也是低电平，所以由更新地址信号中的行地址信号A1、A2、…、An选择的第一字线WL变为1.5V。因此，锁存电路L1的数据回写到第一存储单元MC中。
而当在锁存电路L1、L2的双方中存储着数据″0″时，BZ信号变为高电平，所以传输门T1变为断开。此外，因为BZEN2信号是低电平，所以MIS晶体管N4是断开。因此，位线BL变为浮置状态，不能进行对第一存储单元MC的写入。
在接着步骤3的复位期间中，BLRST信号变为高电平，MIS晶体管Tr202变为导通。因此，全部位线BL的电压复位为0V。
在步骤4中，当锁存电路L1、L2的双方保持着数据″0″时，传输门T1变为断开。即锁存电路L1、L2的双方保持着数据″0″时，BZ信号变为高电平。因此，MIS晶体管N3变为导通。此外，因为BZEN2信号是高电平，所以传输门T1变为断开。因此，-1V提供给位线BL。
此外，因为PAIR信号是高电平，所以ESEL信号和OSEL信号都变为高电平，由行地址信号A1、A2、…、An-1决定的一对字线WL、WL都被选择，都变为1.5V。因此，数据″0″被写入第一存储单元MC和第二存储单元MC双方中。
而存储在锁存电路L1和锁存电路L2中的数据的至少一方位数据″1″时，NOR电路NR300的数据BZ信号变为低电平。因此，MIS晶体管N3变为断开。此外，BZEN1是高电平，所以传输门T1也变为断开。因此，位线BL变为浮置状态。因此，在第一存储单元MC和第二存储单元MC不进行写入。
在接着步骤4的复位期间中，BLRST信号变为高电平，MIS晶体管Tr202变为导通。因此，全部位线BL的电压复位为0V。
在步骤5中，BZEN1信号变为低电平，所以当在锁存电路L1和锁存电路L2的至少一方中存储着数据″1″时，传输门T1变为导通。即在锁存电路L1、L2双方中存储着数据″0″时以外，BZ信号变为低电平，NOR电路NR302输出高电平的信号，传输门T1变为导通。此外，MIS晶体管N3变为断开。而且，L2ON信号是高电平，所以锁存电路L2的数据提供给位线BL。即当锁存电路L2保持着数据″0″时，-1V的电压提供给位线BL，当锁存电路L2保持着数据″1″时，1.5V的电压提供给位线BL。
因为ADJ信号是高电平，PAIR信号是低电平，所以与由更新地址信号中的行地址信号A1、A2、…、An选择的第一字线WL成对的第二字线WL变为1.5V。因此，锁存电路L2的数据回写到第二存储单元MC中。
而当在锁存电路L1、L2的双方中存储着数据″0″时，BZ信号变为高电平，所以传输门T1变为断开。此外，因为BZEN2信号是低电平，所以MIS晶体管N4是断开。因此，位线BL变为浮置状态，不能进行对第二存储单元MC的写入。`
须指出的是，在本实施例中，在更新动作中，把向第一存储单元MC和第二存储单元MC双方中写入数据″0″的步骤(步骤4)设置在向第一存储单元MC回写的步骤(步骤3)和向第二存储单元MC回写的步骤(步骤5)之间，但是并不一定局限于该顺序。即如果可以增加字线WL电压的升降次数，就可以在向第一存储单元MC回写的步骤和向第二存储单元MC回写的步骤之前进行向第一存储单元MC和第二存储单元MC双方中写入数据″0″的步骤，也可以在之后进行。
如上所述，根据本实施例的半导体存储器件，能避免由于″0″干扰，破坏了存储单元MC的数据。即如图44所示，当向选择单元写入数据″0″时，当与该选择单元共用位线接点21的相邻单元保持着数据″0″时，向选择单元和相邻单元的双方写入了数据″0″。因此，能防止″0″干扰的发生，能避免相邻单元由于″0″干扰，从数据″0″改写为数据″1″。
同样，在更新动作时，当相当于选择单元的第一存储单元MC和相当于相邻单元的第二存储单元MC双方保持着数据″0″时，向第一存储单元MC和第二存储单元MC同时回写数据″0″。因此，在更新动作中，能防止″0″干扰的发生。例如，能避免先回写的第一存储单元MC的数据″0″由于后回写的第二存储单元MC的数据″0″的写入，改写为数据″1″的可能性。
[实施例2]
在上述的实施例1中，以不同定时执行向选择单元和相邻单元双方写入数据″0″的步骤(图7的步骤2)、只向选择单元写入数据的步骤(图7的步骤3)，但是在本实施例中，同时进行这两个步骤。须指出的是，在本实施例中，与上述的实施例1同样，″1″干扰的影响小，或以某种方法能避免。
图11是表示本实施例的半导体存储器件的芯片布局的框图，图12是表示图11读出部件400的电路结构和其外围电路结构的图。
如果只说明与图39所示的芯片布局不同部分，则在本实施例的半导体存储器件中，如图11所示，存储单元阵列100分割为多个单元阵列块410。而且，对每个单元阵列块410设置有一个位线选择器420和一个读出部件400。在列方向延伸的位线BL连接在位线选择器420上。
在本实施例的存储单元阵列100中，在行方向延伸的字线由主字线MWL和子字线SWL等2阶段构成。即主字线MWL跨多个单元阵列块410，沿着行方向设置。而且，这些主字线MWL连接在存储单元阵列100的左侧上设置的行解码器430上，并且连接在各单元阵列块410中设置的子解码器440上。在该子解码器440上连接着在各单元阵列块410内在行方向延伸的子字线SWL，在该子字线SWL上连接着隔存储单元MC的栅电极24。此外，在本实施例中，在各单元阵列块410中，对1条主字线MWL设置有一对子字线SWL、SWL。
此外，该子解码器440连接在存储单元阵列100的下方设置的预解码器450上。因此，子解码器440根据来自预解码器450的信号和来自主字线MWL的信号，选择子字线SWL，驱动。
如图12所示，读出部件400具有读出放大器302、锁存电路L1、L2、控制电路450。在本实施例的读出部件400中，控制电路450的结构与上述的实施例1不同。
即控制电路450具有NOR电路NR300、N型MIS晶体管N1、N2、T2。在MIS晶体管N1的栅极端子上输入L1ON信号，在MIS晶体管N2的栅极端子上输入L2ON信号，在MIS晶体管T2的栅极端子上输入T2EN信号。如上所述，由控制器160(参照图11)生成这些L1ON信号、L2ON信号、T2EN信号、此外的控制信号。输入了来自锁存电路L1、L2的输出的NOR电路NR300的输出BZ信号如下所述，输入到预解码器450中。
图13是说明预解码器450、行解码器430和子解码器440的结构的框图，图14是说明奇偶选择器460的结构的电路图，图15是说明子解码部件470的结构的框图。
如图13所示，本实施例的预解码器450具有一个主预解码器330、为各子解码器440设置的奇偶选择器460。在主预解码器330，与上述的实施例1同样，输入除了行地址信号中最低位An的A1、A2、…、An-1，根据该行地址信号，输出PREDECs。
该PREDECs信号输入到行解码器430的各行解码部件340中。为各主字线MWL设置了该行解码部件340，其结构与上述的实施例1的图5同样。即根据PREDECs信号选择一条主字线MWL。
在奇偶选择器460输  BZ信号和ADJ信号。如图14所示，本实施例的奇偶选择器460除了代替PAIR信号，向NOR电路NR320、322输入BZ信号以外，与上述的实施例1的奇偶选择器332是同样的结构。来自该奇偶选择器460的输出ESEL信号和OSEL信号输入到子解码器440的各子解码部件470中。
如图15所示，子解码部件470具有AND电路AN400、AN402、字线驱动器480、482。在AND电路AN400中输入OSEL信号和来自主字线MWL的信号，在AND电路AN402中输入ESEL信号和来自主字线MWL的信号。AND电路AN400的输出输入到字线驱动器480中，该字线驱动器480驱动第偶数条子字线SWLj。而AND电路AN402的输出输入到字线驱动器482中，该字线驱动器480驱动第奇数条子字线SWLj+1。
即主字线MWL是高电平，并且OSEL信号是高电平时，第偶数条SWLj变为高电平。主字线MWL是高电平，并且ESEL信号是高电平时，第奇数条SWLj+1变为高电平。主字线MWL是高电平，并且OSEL信号和ESEL信号都是高电平时，双方的子字线SWLj、SWLj+1变为高电平。
下面，说明写入动作的动作波形和更新动作的动作波形。须指出的是，读出动作的动作波形与上述的实施例1同样，所以这里省略了详细说明。
图16是说明写入动作的动作波形的图，图17是使写入动作的步骤2锁存数据、BZ信号和位线电压的关系成为表而表示的图。
从这些图可知，写入动作由步骤1和步骤2等2步骤构成。在步骤1中，进行相邻单元的读出，存储到锁存电路L2中，并且把写入数据存储到锁存电路L1中。在步骤2中，当锁存电路L1、L2的数据都为“0”时，选择了选择单元和相邻单元双方的子字线SWL，向选择单元和相邻单元双方写入数据″0″，此外的时候，选择了选择单元的子字线SWL，向选择单元写入锁存电路L1的数据。
在写入动作中，由设置在该半导体存储器件中的各读出部件400并行进行这些动作。因此，在1次的写入动作中，能对多个存储单元MC(与读出部件400相同数量的存储单元MC)进行数据的写入。
步骤1的动作波形与上述的实施例1同样，所以详细说明步骤2。在步骤2中，因为L1ON信号是高电平，所以MIS晶体管N1变为导通，因为T2EN信号为高电平，所以MIS晶体管T2变为导通。因此，锁存电路L1的数据提供给位线BL。即当锁存电路L1锁存着数据″1″时，1.5V提供给位线BL。
当锁存电路L1锁存数据″0″，并且锁存电路L2锁存数据″0″时，BZ信号变为高电平。因此，来自奇偶选择器460的ESEL信号和OSEL信号都变为高电平，连接着选择单元的选择字线WL和连接着相邻单元的相邻字线WL都变为1.5V。因此，锁存电路L1锁存着的数据″0″写入选择单元和相邻单元的双方。
而当锁存电路L1和锁存电路L2的至少一方保持着数据″1″时，BZ信号变为低电平。此外，ADJ信号页是低电平。因此，根据行地址信号An得知，ESEL信号或OSEL信号变为高电平，连接着选择单元的选择字线WL变为1.5V。而连接着相邻单元的相邻字线WL保持低电平。因此，只向选择单元写入锁存电路L1锁存着的数据。
图18是说明更新动作时的动作波形的图，图19是使该更新动作的锁存数据和BZ信号和步骤3以及步骤4的位线电压的关系成为表而表示的图。在本实施例中，以夹着位线接点21的2条字线WL单位进行该更新动作。即以行解码部件340的单位进行更新动作。
从这些图可知，更新动作由步骤1～步骤4的四个步骤构成。在步骤1中，驱动一对字线WL、WL的一方字线WL即第二字线WL，进行第二存储单元MC的数据的读出，存储到锁存电路L2中。在步骤2中，驱动一对字线WL、WL的另一方字线WL即第一字线WL，进行第一存储单元MC的读出，存储到锁存电路L1中。在步骤3中，当锁存电路L1、L2的双方中存储有数据″0″时，向第一存储单元MC和第二存储单元MC双方写入数据″0″，当在锁存电路L1、L2的至少一方中存储着数据“1”时，向第一存储单元MC写入锁存电路L1的数据。在步骤4中，当锁存电路L1、L2的双方中存储有数据″0″时，再度向第一存储单元MC和第二存储单元MC双方写入数据″0″，当在锁存电路L1、L2的至少一方中存储着数据“1”时，向第二存储单元MC写入锁存电路L2的数据。
即当锁存电路L1、L2的至少一方中存储着数据“1”时，在步骤S3中，向第一存储单元MC回写，在步骤S4中，向第二存储单元MC回写。而当在锁存电路L1、L2的双方中存储有数据″0″时，在步骤3和步骤4双方中，把数据″0″回写到第一存储单元MC和第二存储单元MC。这里，第一存储单元MC是由控制器160生成的更新地址信号决定的存储单元MC，第二存储单元MC是与第一存储单元MC共用位线BL，并且位于与第一存储单元MC相邻的位置的存储单元MC。
此外，与写入动作同样，在更新动作中，也由设置在该半导体存储器件中的各读出部件400并行进行这些动作。因此，在1次更新动作中，能对多个存储单元MC进行更新。具体而言，在图18所示的1次更新动作中，能更新读出部件400数量的2倍数量的存储单元MC。
如果更具体说明，则在步骤1中，因为ADJ信号是高电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件340选择的一对字线WL、WL中的另一方字线WL(第二字线)被选择，变为1.5V。
此外，因为L2ON信号是高电平，所以MIS晶体管N2变为导通，而且，因为LTC2信号为高电平，所以锁存电路L2变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第二存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L2中。
与此相反，在步骤2中，ADJ信号为低电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件340选择的一对字线WL、WL中的一方字线(第一字线)WL被选择，变为1.5V。
此外，因为L1ON是高电平，所以MIS晶体管N1变为导通。而且，因为LTC1信号为高电平，所以锁存电路L1变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第一存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L1中。
在步骤3中，因为T2EN信号是高电平，所以MIS晶体管T2变为导通，因为L1ON信号是高电平，所以MIS晶体管N1也是导通。因此，锁存电路L1的数据提供给位线BL。即当锁存电路L1锁存着数据″0″时，-1V提供给位线BL，当锁存电路L1锁存着数据″1″时，1.5提供给位线BL。
而且，当锁存电路L1、L2的至少一方中存储着数据″1″时，BZ信号变为低电平，因为ADJ信号是低电平，所以OSEL信号变为高电平。因此，由更新地址信号中的行地址信号A1、A2、…、An选择的字线(第一字线)WL变为1.5V。因此，锁存电路L1的数据回写到第一存储单元MC中。
而当在锁存电路L1、L2的双方中存储着数据″0″时，因为BZ信号变为高电平，所以ESEL信号和OSEL信号都变为高电平。因此，由更新地址信号中的行地址信号A1、A2、…、An-1决定的一对字线WL、WL都变为1.5V。因此，锁存电路L1的数据(即数据″0″)写入第一存储单元MC和第二存储单元MC的双方中。
在步骤4中，因为T2EN信号是高电平，所以MIS晶体管T2变为导通，因为L2ON信号变为高电平，所以MIS晶体管N2也是导通。因此，锁存电路L2的数据提供给位线BL。
而且，当在锁存电路L1、L2的至少一方中存储着数据″1″时，BZ信号变为低电平，ADJ信号是高电平，所以ESEL信号变为高电平。因此，由更新地址信号中的行地址信号A1、A2、…、An-1决定的行解码部件340的另一方字线(第二字线WL)WL变为1.5V。因此，锁存电路L2的数据回写到第二存储单元MC中。
而当在锁存电路L1、L2的双方中存储着数据″0″时，因为BZ信号变为高电平，所以ESEL信号和OSEL信号变为高电平。因此，由新地址信号中的行地址信号A1、A2、…、An-1决定的一对字线WL、WL都变为1.5V。因此，锁存电路L1的数据(即数据″0″)再次写入第一存储单元MC和第二存储单元MC的双方中。这样，在本实施例中，向选择单元和相邻单元中2次写入数据″0″，但是没有问题。
如上所述，根据本实施例的半导体存储器件，与上述的实施例1同样，能使″0″干扰不发生，因此，能避免存储单元MC的数据被破坏。即如图44所示，当向选择单元写入数据″0″时，当与该选择单元共用位线接点21的相邻单元保持着数据″0″时，在选择单元和相邻单元的双方中写入数据″0″。因此，能避免相邻单元由于″0″干扰，从数据″0″改写为数据″1″。
同样，在更新动作时，相当于选择单元的第一存储单元MC和相当于相邻单元的第二存储单元MC双方保持着数据″0″时，在步骤3和步骤4中，向第一存储单元MC和第二存储单元MC同时回写数据″0″。因此，在更新动作中，能使″0″干扰不发生。例如，能避免先回写的第一存储单元MC的数据″0″由于后回写的第二存储单元MC的数据″0″的写入，改写为数据″1″的可能性。
根据本实施例，虽然有必要对各单元阵列块410设置子解码器440，但是能使读出部件400的结构比实施例1简单。此外，从图16～图19可知，本实施例的写入动作和更新动作比实施例1的写入动作和更新动作的步骤少，所以能缩短写入动作所需时间和更新动作所需时间。
[实施例3]
在实施例3中，其前提在于：如果″0″干扰的发生次数为2次以内，则不发生相邻单元的数据破坏。考虑到1次的″0″干扰引起的从选择单元向相邻单元的空穴注入量不是很多，所以能满足该前提。而且，读出动作和更新动作与以往技术同样进行。在写入动作中，对选择单元进行写入动作，并且对相邻单元进行更新动作。据此，避免了相邻单元的数据由于″0″干扰而破坏。须指出的是，在本实施例中，与上述的实施例1同样，″1″干扰的影响小，或能用某种方法避免。
本实施例的半导体存储器件的芯片布局是与以往技术相同的图39的结构。读出部件130的结构与图40是同样的。行解码器320和预解码器322的结构与实施例1的图3同样。设置在行解码器320内的各行解码部件340的结构与实施例1的图5同样。可是，奇偶选择器322的结构与上述的实施例1不同，为图20所示的奇偶选择器500。
即如图20所示，本实施例的奇偶选择器500具有第一倒相电路510和第二倒相电路520。第一倒相电路510具有倒相器IN500、IN502、IN504，第二倒相电路520具有倒相器IN510。从图20可知，第一倒相电路510的结构与实施例1的倒相电路350的结构同样。
第二倒相电路520把第一倒相电路510的输出原封不动作为ESEL信号输出，并且把第一倒相电路510的输出倒相，作为OSEL信号输出。
具体而言，如果ADJ信号为低电平，则地址信号的最低位An为“0”时，OSEL信号变为高电平，图5的字线驱动器360驱动。最低位An为“1”时，ESEL信号变为高电平，图5的字线驱动器362驱动。即驱动了连接着选择单元的字线(选择字线)WL。
而如果ADJ信号为高电平，则地址信号的最低位An为“0”时，ESEL信号变为高电平，图5的字线驱动器362驱动。最低位An为“1”时，OSEL信号变为高电平，图5的字线驱动器360驱动。即通过使ADJ信号为高电平，能驱动连接着相邻单元的字线(相邻字线)WL。这里，相邻单元与实施例1和实施例2同样，意味着与选择单元共用位线BL，并且位于与选择单元相邻位置的存储单元MC。换言之，意味着与选择单元共用位线接点21的存储单元MC。
如上所述，在本实施例中，读出动作、更新动作与以往技术同样进行。即读出动作根据图41所示的动作波形进行，更新动作根据图43所示的动作波形进行。在更新动作中，当回写数据″0″时，有可能发生″0″干扰。可是，考虑到在更新动作中，相邻单元接受的″0″干扰次数是1次，不会达到数据破坏。
图21是说明本实施例的写入动作时的动作波形的图。从图21可知，写入动作由步骤1～步骤4等4个步骤构成。在步骤1中，把应该写入的数据存储到图40的锁存电路202中。在步骤2中，把存储在锁存电路202中的数据写入选择单元。在步骤3中，把相邻单元的数据存储在锁存电路202中。在步骤4中，把存储在锁存电路202中的数据回写到相邻单元中。从这些事实可知，在本实施例中，与应该写入的数据的内容无关，此外，与相邻单元保持的数据的内容无关，在步骤S3和步骤S4中进行相邻单元的更新。
如果更详细说明，则在步骤1中，WCSL信号变为高电平，所以图40的MIS晶体管Tr210变为导通，SAON信号变为高电平，所以MIS晶体管Tr200变为导通。此外，LTC信号变为高电平，所以因该写入的数据取入锁存电路202中。
在步骤2中，SAON信号为高电平，所以存储在锁存电路202中的数据提供给位线BL。即锁存电路202锁存着数据″0″时，-1V提供给位线BL，锁存电路202锁存着数据″1″时，1.5V提供给位线BL。
此外，因为ADJ信号是低电平，所以由地址信号A1、A2、…、An决定的字线(选择字线)WL变为1.5V。因此，存储在锁存电路202中的数据写入选择单元。
在步骤3中，因为ADJ信号是高电平，所以由地址信号A1、A2、…、An-1决定的连接在行解码部件340上的一对字线WL、WL中在步骤2中未选择的一方的字线(相邻字线)WL被选择，变为1.5V。此外，SAEN信号为高电平，所以读出放大器200被激活，从相邻单元读出的电流由读出放大器200读出，作为读出数据存储到锁存电路202中。
在步骤4中，因为SAON信号变为高电平，所以MIS晶体管Tr200变为导通，存储在锁存电路202中的数据提供给位线BL。即锁存电路202锁存数据″0″时，-1V提供给位线BL，锁存电路202锁存数据″1″时，1.5V提供给位线BL。此外，ADJ信号保持高电平，所以相邻字线WL维持1.5V，因此，位线BL的数据回写到相邻单元中。
如上所述，根据本实施例的半导体存储器件，不但能避免由于″0″干扰，相邻单元的数据被破坏，而且，能使读出部件130的结构与以往同样。即能使读出部件130的锁存电路202为一个。
更具体而言，在本实施例中，相邻单元保持数据″0″，当向选择单元写入数据″0″时，在该写入动作的步骤S4中，选择单元受到″0″干扰的影响。但是，写入动作的″0″干扰是1次，所以认为写入选择单元中的数据″0″不被破坏。
累计的″0″干扰变为最多的状况是在写入动作中受到″0″干扰，再由于更新动作而受到″0″干扰时。可是，即使是这时，″0″干扰全部只有2次，所以认为还不至于破坏存储单元MC。
须指出的是，在本实施例中，假定了虽然发生″0″干扰，但是不发生″1″干扰的半导体存储器件，但是本实施例也能应用于与此相反的半导体存储器件中。即在发生″1″干扰，但是不发生″0″干扰的半导体存储器件中也能应用本实施例。这时，把图5所示的行解码部件340置换为图22所示的行解码部件540就可以了。即把应该写入数据的存储单元MC即“选择单元”、与该选择单元共用源线SL并且位于与选择单元相邻的位置的存储单元即“相邻单元”连接在一个行解码部件540上就可以了。
[实施例4]
在上述的实施例1～3中，是为了避免由于″0″干扰而破坏存储单元MC的数据，但是实施例4的目的在于：避免由于″1″干扰而破坏存储单元MC的数据。″0″干扰的影响小或能用某种方法避免。
如图45所示，″1″干扰在“选择单元”、与该选择单元共用源线SL并且位于与选择单元相邻的位置的存储单元MC即“相邻单元”间发生。因此，在本实施例中，在写入动作中，首先读出相邻单元的数据后，对选择单元进行数据的写入。接着只当相邻单元保持着数据″0″时，对相邻单元进行数据″0″的写入。据此，不发生″1″干扰，避免了相邻单元的数据由于″1″干扰而被破坏。
本实施例的半导体存储器件的芯片布局是与以往技术相同的图39的结构。可是，代替图39的读出部件130，设置有图23所示的读出部件600。
如图23所示，本实施例的读出部件600具有两个锁存电路L1、L2、读出放大器302和控制电路610。从图23可知，在该读出部件600中，控制电路610的电路结构与上述的实施例1所示的图2的读出部件300的电路结构不同。
即控制电路610具有N型的MIS晶体管N1～N6。在MIS晶体管N1的栅电极上输L1ON信号，在MIS晶体管N2的栅电极上输入L2ON信号，在MIS晶体管N3的栅电极上输入S1信号，在MIS晶体管N4的栅电极上输入S2信号，在MIS晶体管N5的栅电极上输入锁存电路L2的倒相器IN 304的输出信号，在MIS晶体管N6的栅电极上输入S3信号。如上所述，控制器160(参照图39)生成L1ON信号、L2ON信号、S1信号、S2信号、S3信号和其他控制信号。
图24是表示本实施例的行解码器320和预解码器322的结构的框图。如图24所示，在本实施例中，行解码器320的结构与上述的实施例1的图3有若干不同。即本实施例的行解码器320具有多个行解码部件620。各行解码部件620连接着一对字线WL、WL。可是在本实施例中，在一对字线WL、WL上连接着共用源线SL的一对存储单元MC、MC的栅电极。例如，连接在字线WL0上的存储单元MC和连接在字线WL1上的存储单元MC共用源线SL，并且位于彼此相邻的位置。
图25是表示本实施例的行解码部件620的结构的框图。如图25所示，基本结构与上述的实施例1的图5的行解码部件340相同，但是连接在字线驱动器360、362上的字线WL的组合与实施例1不同。
即在字线驱动器360上连接着与共用源线SL的一对存储单元MC、MC中一方的存储单元MC的栅电极连接的字线WLj。在字线驱动器362上连接着与共用源线SL的一对存储单元MC、MC中另一方的存储单元MC的栅电极连接的字线WLj+1。当然，在这些字线WLj、字线WLj+1上连接着多个存储单元MC的栅电极。
下面，说明本实施例的半导体存储器件的写入动作时的动作波形、更新动作时的动作波形。须指出的是，读出动作时的动作波形与以往技术同样，所以省略了说明。
图26是说明本实施例的半导体存储器件的写入动作时动作波形的图，图26是使该写入动作的步骤S2和步骤S3的位线电压和锁存数据的关系成为表而表示的图。
从这些图可知，写入动作由步骤1～步骤3等3步骤构成。在步骤1中，进行相邻单元的读出，存储到锁存电路L2中，并且把写入数据存储到锁存电路L1中。在步骤2中，把锁存电路L1的数据写入选择单元中。在步骤3中，只当存储在锁存电路L2中的相邻单元的数据为数据″0″时，把该数据″0″写入相邻单元中。此外，在步骤2和步骤3间具有复位期间，把全部位线BL复位为0V。
在写入动作中，这些动作由设置在半导体存储器件中的各读出部件600并行进行。因此，在1次的写入动作中，能对多个存储单元MC(与读出部件600相同数量的存储单元MC)写入数据。
如果更具体说明，则在步骤1中，WCSL信号和LTC1信号变为高电平，写入数据存储在锁存电路L1中。此外，ADJ信号是高电平，PAIR信号从步骤1到步骤3是低电平，所以与由行地址信号A1、A2、…、An选择的字线(选择字线)WL上连接的选择单元共用源线SL的相邻单元的字线(相邻字线)WL被选择，变为1.5V。
此外，L2ON为高电平，所以MIS晶体管N2变为导通。而且，由于SAEN信号，读出放大器302被激活，所以从相邻单元读出的电流由读出放大器302读出，作为读出数据存储到锁存电路202中。
在步骤2中，ADJ信号变为低电平，PAIR信号也变为低电平，所以只选择由行地址信号A1、A2、…、An决定的字线WL，变为1.5V。此外，因为L1ON信号是高电平，所以MIS晶体管N1变为导通，S2信号是高电平，所以MIS晶体管N4变为导通。因此，存储在锁存电路L1中的数据提供给位线BL。即当锁存电路L1锁存着数据″0″时，-1V提供给位线BL，当锁存电路L1锁存着数据″1″时，1.5V提供给位线BL。因此，存储在锁存电路L1中的数据写入选择单元中。
在接着步骤2的复位期间中，BLRST信号变为高电平。因此，MIS晶体管Tr202变为导通，各位线BL复位为0V。
在步骤3中，ADJ信号变为高电平，PAIR信号也变为高电平，所以只选择连接了相邻单元的字线(相邻字线)WL，变为1.5V。此外，因为S3变为高电平，所以MIS晶体管N6变为导通。而且，当锁存电路L2锁存着数据″1″时，锁存电路L2的倒相器IN304的输出信号变为低电平，MIS晶体管N5变为断开。因此，位线BL变为浮置状态，不能向相邻单元写入。
而当锁存电路L2锁存着数据″0″时，锁存电路L2的倒相器IN304的输出信号变为高电平，MIS晶体管N5变为导通。因此，位线BL变为-1V，数据″0″被写入相邻单元。
这样，只当相邻单元保持着数据″0″时进行更新动作的理由如下。即(1)当相邻单元保持着数据″1″时，即使在步骤2中对选择单元进行写入，也不受″1″干扰的影响。(2)如果在步骤3中向相邻单元重写数据″1″，则在步骤S2中向选择单元写入了数据″0″时，受到″1″干扰的影响。由于这两个理由，只当相邻单元保持着数据″0″时进行相邻单元的更新动作。
图28是说明更新动作时的动作波形的图，图29是使该更新动作的步骤3、步骤4以及步骤5的位线电压和锁存数据的关系成为表而表示的图。在本实施例中，该更新动作以夹着源线SL的2条字线WL进行。即更新动作以行解码部件620的单位进行。
从这些图可知，更新动作由步骤1～步骤5等5步骤构成。在步骤1中，通过驱动一对字线WL、WL的一方字线(第一字线)WL，进行第一存储单元MC的数据读出，存储到锁存电路L1中。在步骤2中，驱动一对字线WL、WL的另一方字线(第二字线)WL，进行第二存储单元MC的数据读出，存储到锁存电路L2中。在步骤3中，对第一存储单元MC和第二存储单元MC双方写入数据″1″。在步骤4中，把存储在锁存电路L1中的数据回写到第一存储单元MC中。在步骤5中，只当锁存电路L2锁存着数据″0″时，把数据″0″写入相邻单元中。
即在向保持着数据″0″的存储单元MC的相邻单元写入数据″1″时发生″1″干扰。因此，在本实施例中，在步骤3中向第一存储单元MC和第二存储单元MC双方写入数据″1″后，在不发生″1″干扰的条件下，按照必要，在步骤4和步骤5中，向第一存储单元MC和第二存储单元MC回写数据″0″。这里，第一存储单元MC是由控制器160生成的更新地址信号决定的存储单元MC，第二存储单元MC是与第一存储单元MC共用源线SL，并且位于与第一存储单元MC相邻的位置的存储单元MC。
须指出的是，步骤4和步骤5间的复位期间是为了把位线BL电压复位为0V而设置的。
此外，与写入动作同样，在更新动作中，这些动作也由设置在该半导体存储器件中的各读出部件600并行执行。因此，在一次的更新动作中，能对多个存储单元MC进行更新。具体而言，在图28所示的1次更新动作中，能把读出部件600的数量的2倍数量的存储单元MC更新。
如果更详细说明，则在步骤1中，ADJ信号是低电平，PAIR信号是低电平，所以通过由更新地址信号中的行地址信号A1、A2、…、An-1决定的行解码部件620选择的字线WL、WL中的一方字线(第一字线)WL被选择，变为1.5V。
此外，因为L1ON信号是高，所以MIS晶体管N1变为导通。而且，因为LTC1信号是高电平，所以锁存电路L1变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第一存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L1中。
与此相反，在步骤2中，ADJ信号为低电平，PAIR信号也为低电平，所以通过由更新地址信号中的行地址信号A1、A2、…、An-1决定的行解码部件620选择的一对字线WL、WL中的另一方字线(第二字线)WL被选择，变为1.5V。
此外，L2ON信号为高，所以信号为高，所以MIS晶体管N2变为导通。而且，因为LTC2信号是高电平，所以锁存电路L2变为数据取入状态，通过SAEN信号，读出放大器302被激活，从第二存储单元MC读出的电流被读出放大器302读出，作为读出数据存储在锁存电路L2中。
在步骤3中，S1信号变为高电平，所以MIS晶体管N3变为导通。因此，1.5V提供给位线BL。此外，因为PAIR信号是高电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件620选择的一对字线WL、WL双方变为1.5V。因此，数据″1″写入第一存储单元MC和第二存储单元MC双方中。
在步骤4中，L1ON信号和S2信号变为高电。因此，锁存在锁存电路L1中的数据提供给位线BL。即当锁存电路L1锁存着数据″0″时，-1V提供给位线BL，当锁存电路L1锁存着数据″1″时，1.5V提供给位线BL。此外，ADJ信号是低电平，PAIR信号也是低电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件620选择的一对字线WL、WL中的一方的字线(第一字线)WL被选择，变为1.5V。因此，在第一存储单元MC中写入锁存电路L1锁存着的数据。
在接着步骤4的复位期间中，BLRST信号变为高电平，MIS晶体管Tr202变为导通。因此，全部位线BL的电压复位为0V。
在步骤5中，ADJ信号变为高电平，PAIR信号是低电平，所以通过由行地址信号A1、A2、…、An-1决定的行解码部件620选择的一对字线WL、WL中的另一方的字线(第二字线)WL被选择，变为1.5V。此外，S3信号变为高电平，所以MIS晶体管N6变为导通。
当锁存电路L2锁存着数据″0″时，锁存电路L2的倒相器IN304的输出信号是高电平，所以MIS晶体管N5变为导通。因此，-1V(即数据″0″)提供给位线BL。因此，数据″0″写入第二存储单元MC中。
而当锁存电路L2锁存着数据″1″时，锁存电路L2的倒相器IN304的输出信号是低电平，所以MIS晶体管N5变为断开。因此，位线BL变为浮置状态。因此，不能对第二存储单元MC进行写入。即第二存储单元MC维持在步骤3中写入的数据″1″。
须指出的是，在本实施例中，当在步骤4中锁存电路L1锁存着数据″1″时，对第一存储单元MC主动写入数据″1″，但是并不一定要写入数据″1″，也可以象步骤5那样，使位线BL为浮置状态，维持已经写入第一存储单元MC中的数据″1″。
如上所述，根据本实施例的半导体存储器件，能避免由于″1″干扰，存储单元MC的数据被破坏。即向选择单元写入了数据后，只当与该选择单元共用源线SL的相邻单元保持着数据″0″时，进行该相邻单元的更新。因此，当向选择单元写入了数据时，即使相邻单元的数据由于″1″干扰而改写为数据″1″，通过再次写入数据″0″，能避免从数据″0″改写为数据″1″而保持下去。
同样，在更新动作时，一旦向相当于选择单元的第一存储单元MC、相当于相邻单元的第二存储单元MC双方写入数据″1″后，当第一存储单元MC是保持着数据″0″的存储单元MC时，进行对第一存储单元MC写入数据″0″的动作(步骤4)，此外，当第二存储单元MC是保持着数据″0″的存储单元MC时，进行对第二存储单元MC写入数据″0″的动作(步骤5)。因此，在更新动作中，也能避免由于″1″干扰，先回写的第一存储单元MC的数据″0″由于后回写的第二存储单元MC的数据″1″的写入，而改写为数据″1″的可能性。
须指出的是，本发明并不局限于所述实施例，能进行各种变更。例如，各实施例的MIS晶体管是开关的一例，也可以其他种类的开关。此外，读出动作时的步骤顺序、写入动作时的步骤顺序和更新动作时的步骤顺序在对该动作不造成障碍的范围内能任意改变。上述的实施例中使用的各电压值只是例示，并不局限于这些电压。
此外，在上述的各实施例中，根据ADJ信号和/ADJ信号，驱动了由ADJ信号决定的选择字线WL或位于与该选择字线WL相邻的位置的相邻字线WL，所以按照必要输入了地址信号A1、A2、…、An时，能访问(读出、写入、更新)连接在与由该地址信号A1、A2、…、An决定的选择字线WL相邻的相邻字线上的存储单元MC。因此，除了为了避免由于上述的″0″干扰或″1″干扰而破坏存储单元MC的数据，也能使用本发明的行解码器320和预解码器322。
此外，根据上述的行解码器320和预解码器322等，根据PAIR信号，能驱动由地址信号A1、A2、…、An决定的选择字线WL、位于与该选择字线WL相邻的位置的相邻字线WL双方，所以除了为了避免由于上述的″0″干扰或″1″干扰而破坏存储单元MC的数据，也能使用本发明的行解码器320和预解码器322。

Claims (35)

1.一种半导体存储器件，其特征在于：包括：
由多个存储单元配置为矩阵状而构成的存储单元阵列，各存储单元由具有源极、漏极和位于源极和漏极间的沟道体的晶体管构成，根据所述沟道体中是否存储着多数载流子而存储数据；
与在第一方向上排列的存储单元的栅电极连接的多条字线；
连接在与所述第一方向交叉的方向的第二方向上排列的存储单元上，用于读出各存储单元存储的数据的多条位线；
被输入地址信号和第一控制信号的解码器电路，根据所述第一控制信号，驱动由所述地址信号决定的字线即选择字线或与所述选择字线相邻的字线即相邻字线；
连接在所述位线上的读出部件，读出连接在由所述解码器电路驱动的字线上的存储单元中所存储的数据。
2.根据权利要求1所述的半导体存储器件，其特征在于：
在所述解码器电路中输入有第二控制信号，根据该第二控制信号，驱动所述选择字线和所述相邻字线双方。
3.根据权利要求2所述的半导体存储器件，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用位线且位于相邻位置的存储单元连接着的字线。
4.根据权利要求3所述的半导体存储器件，其特征在于：
所述读出部件具有用于锁存数据的第一锁存电路和第二锁存电路。
5.根据权利要求4所述的半导体存储器件，其特征在于：
在写入动作时，把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中，把从与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中；
根据锁存在所述第一锁存电路和所述第二锁存电路中的数据，变更写入方法。
6.根据权利要求4所述的半导体存储器件，其特征在于：
在写入动作时，把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中，把从与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，当所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态时，以同一定时向选择单元和相邻单元双方写入第二数据状态；
当所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态时，向选择单元写入所述第一锁存电路中锁存着的数据状态。
7.根据权利要求6所述的半导体存储器件，其特征在于：
以不同的定时执行向所述选择单元和所述相邻单元双方以同一定时写入第二数据状态时的动作和向选择单元写入所述第一锁存电路中锁存着的数据状态时的动作。
8.根据权利要求7所述的半导体存储器件，其特征在于：
在更新动作时，把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中，把从与所述第一存储单元共用位线并且位于与所述第一存储单元相邻的位置的第二存储单元读出的数据锁存在所述第二锁存电路中；
当所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态时，以同一定时向第一存储单元和第二存储单元双方写入第二数据状态；
当所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态时，向第一存储单元写入所述第一锁存电路中锁存着的数据状态，并且以与向所述第一存储单元写入的定时不同的定时，向第二存储单元写入所述第二锁存电路中锁存着的数据状态。
9.根据权利要求1所述的半导体存储器件，其特征在于：
所述存储单元阵列分割为多个单元阵列块；
所述字线具有跨所述多个单元阵列块并沿着所述第一方向设置的多条主字线和在各单元阵列块内与排列在所述第一方向上的存储单元的栅电极连接的多条子字线；
在各个单元阵列块内，连接共用位线并且位于彼此相邻的位置的一对存储单元的栅电极的一对上述子字线对应于1条主字线而设置；
对各单元阵列块设置有所述读出部件；
所述解码器电路对各单元阵列块，根据所述第一控制信号，驱动由所述地址信号决定的子字线即选择子字线或与所述选择子字线成对的另一方子字线即相邻子字线。
10.根据权利要求9所述的半导体存储器件，其特征在于：
在所述解码器电路中输入有第二控制信号，根据该第二控制信号，对各单元阵列块驱动所述选择子字线和所述相邻子字线双方。
11.根据权利要求10所述的半导体存储器件，其特征在于：
所述各读出部件具有用于锁存数据的第一锁存电路和第二锁存电路；
并且把所述第二控制信号提供给所述解码器电路。
12.根据权利要求11所述的半导体存储器件，其特征在于：
在写入动作时，所述各读出部件把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中，把从与所述选择单元共用位线并且位于相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，在与所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态的读出部件对应的单元阵列块中，以同一定时向选择单元和相邻单元双方写入第二数据状态；
在与所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态的读出部件对应的单元阵列块中，向选择单元写入所述第一锁存电路锁存着的数据状态。
13.根据权利要求12所述的半导体存储器件，其特征在于：
在更新动作时，上述各读出部件把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中，把从与所述第一存储单元共用位线并且位于与所述第一存储单元相邻的位置的第二存储单元读出的数据锁存在所述第二锁存电路中；
在与所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态的读出部件对应的单元阵列块中，以同一定时向第一存储单元和第二存储单元双方写入第二数据状态；
在与所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态的读出部件对应的单元阵列块中，向第一存储单元写入所述第一锁存电路中锁存着的数据状态，并且以与向所述第一存储单元写入的定时不同的定时，向第二存储单元写入所述第二锁存电路中锁存着的数据状态。
14.根据权利要求1所述的半导体存储器件，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用位线并且位于相邻位置的存储单元连接着的字线。
15.根据权利要求14所述的半导体存储器件，其特征在于：
在写入动作时，所述读出部件向应该写入数据的存储单元即选择单元中写入数据后，进行与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元的更新。
16.根据权利要求2所述的半导体存储器件，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用源线并且位于相邻位置的存储单元连接着的字线。
17.根据权利要求16所述的半导体存储器件，其特征在于：
所述读出部件具有用于锁存数据的第一锁存电路和第二锁存电路。
18.根据权利要求17所述的半导体存储器件，其特征在于：
在写入动作时，把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中，把从与所述选择单元共用源线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，向所述选择单元写入所述第一锁存电路锁存着的数据状态后，当所述第二锁存电路锁存着第二数据状态时，向相邻单元写入第二数据状态。
19.根据权利要求18所述的半导体存储器件，其特征在于：
在更新动作时，把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中，把从与所述第一存储单元共用源线并且位于与所述第一存储单元相邻的位置的存储单元即第二存储单元读出的数据锁存在所述第二锁存电路中；
在向所述第一存储单元和所述第二存储单元双方写入了第一数据状态后，当所述第一锁存电路中锁存着的数据是第二数据状态时，向第一存储单元写入第二数据状态，当所述第二锁存电路中锁存着的数据是第二数据状态时，向第二存储单元写入第二数据状态。
20.一种半导体存储器件的控制方法，该半导体存储器件具有：由多个存储单元配置为矩阵状而构成的存储单元阵列，各存储单元由具有源极、漏极和位于源极和漏极间的沟道体的晶体管构成，根据所述沟道体中是否存储着多数载流子而存储数据；
与在第一方向上排列的存储单元的栅电极连接的多条字线；
连接在与所述第一方向交叉的方向的第二方向上排列的存储单元上，用于读出各存储单元存储的数据的多条位线；
所述控制方法包括：
取得地址信号的步骤；
取得第一控制信号的步骤；
根据所述第一控制信号，驱动由所述地址信号决定的字线即选择字线或与所述选择字线相邻的字线即相邻字线的步骤；
通过所述位线读出连接在所述驱动的字线上的存储单元中存储的数据的步骤。
21.根据权利要求20所述的半导体存储器件的控制方法，其特征在于：还包括：
取得第二控制信号的步骤；
根据所述第二控制信号，驱动所述选择字线和所述相邻字线双方的步骤。
22.根据权利要求21所述的半导体存储器件的控制方法，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用位线且位于相邻位置的存储单元连接着的字线。
23.根据权利要求22所述的半导体存储器件的控制方法，其特征在于：包括：
把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中的步骤；
把从与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中的步骤；
向所述选择单元写入所述第一锁存电路中锁存着的数据的步骤，即根据锁存在所述第一锁存电路和所述第二锁存电路中的数据变更写入方法的步骤。
24.根据权利要求22所述的半导体存储器件的控制方法，其特征在于：包括：
把应该向写入数据的存储单元即选择单元中写入的数据锁存在第一锁存电路中的步骤；
把从与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中的步骤；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，当所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态时，以同一定时向选择单元和相邻单元双方写入第二数据状态的步骤；
当所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态时，向选择单元写入所述第一锁存电路中锁存着的数据状态的步骤。
25.根据权利要求24所述的半导体存储器件的控制方法，其特征在于：
以不同的定时执行向所述选择单元和所述相邻单元双方写入第二数据状态的步骤、向所述选择单元写入所述第一锁存电路中锁存着的数据状态的步骤。
26.根据权利要求25所述的半导体存储器件的控制方法，其特征在于：包括：
把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中的步骤；
把从与所述第一存储单元共用位线并且位于与所述第一存储单元相邻的位置的第二存储单元读出的数据锁存在所述第二锁存电路中的步骤；
当所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态时，以同一定时向第一存储单元和第二存储单元双方写入第二数据状态的步骤；
当所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态时，向第一存储单元写入所述第一锁存电路中锁存着的数据状态的步骤；
当所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态时，向第二存储单元写入所述第二锁存电路中锁存着的数据状态的步骤，即以与向所述第一存储单元写入第一锁存电路中锁存着的数据状态的步骤不同的定时执行的步骤。
27.根据权利要求20所述的半导体存储器件的控制方法，其特征在于：
所述存储单元阵列分割为多个单元阵列块；
所述字线具有跨所述多个单元阵列块并沿着所述第一方向设置的多条主字线和在各单元阵列块内与排列在所述第一方向上的存储单元的栅电极连接的多条子字线；
在各个单元阵列块内，连接共用位线并且位于彼此相邻的位置的一对存储单元的栅电极的一对上述子字线对应于1条主字线而设置；
所述控制方法包括：对各单元阵列块取得第一控制信号的步骤；
对各单元阵列块，驱动由所述地址信号决定的子字线即选择子字线或与所述选择子字线成对的另一方子字线即相邻子字线的步骤；
对各单元阵列块，读出连接在驱动的字线上的存储单元的数据的步骤。
28.根据权利要求27所述的半导体存储器件的控制方法，其特征在于：包括：
取得第二控制信号的步骤；
根据所述第二控制信号，对各单元阵列块驱动所述选择子字线和所述相邻子字线双方的步骤。
29.根据权利要求28所述的半导体存储器件的控制方法，其特征在于：包括：
把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中的步骤；
把从与所述选择单元共用位线并且位于相邻位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中的步骤；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，在所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态的单元阵列块中，向选择单元和相邻单元双方写入第二数据状态的步骤；
在所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态的单元阵列块中，向选择单元写入所述第一锁存电路锁存着的数据状态的步骤。
30.根据权利要求29所述的半导体存储器件的控制方法，其特征在于：包括：
把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中的步骤；
把从与所述第一存储单元共用位线并且位于与所述第一存储单元相邻的位置的第二存储单元读出的数据锁存在所述第二锁存电路中的步骤；
在所述第一锁存电路和所述第二锁存电路双方锁存着第二数据状态的单元阵列块中，以同一定时向第一存储单元和第二存储单元双方写入第二数据状态的步骤；
在所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态的单元阵列块中，向第一存储单元写入所述第一锁存电路中锁存着的数据状态的步骤；
在所述第一锁存电路和所述第二锁存电路的至少一方锁存着第一数据状态的单元阵列块中，向第二存储单元写入所述第二锁存电路中锁存着的数据状态的步骤，即以与向所述第一存储单元写入第一锁存电路中锁存着的数据状态的步骤不同的定时执行的步骤。
31.根据权利要求20所述的半导体存储器件的控制方法，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用位线并且位于相邻位置的存储单元连接着的字线。
32.根据权利要求31所述的半导体存储器件的控制方法，其特征在于：包括：
向写入数据的存储单元即选择单元中写入数据的步骤；
对与所述选择单元共用位线并且位于与所述选择单元相邻的位置的存储单元即相邻单元进行更新的步骤。
33.根据权利要求21所述的半导体存储器件的控制方法，其特征在于：
所述相邻字线是与连接在所述选择字线上的存储单元共用源线并且位于相邻位置的存储单元连接着的字线。
34.根据权利要求33所述的半导体存储器件的控制方法，其特征在于：
把应该向写入数据的存储单元即选择单元中写入的数据锁存在所述第一锁存电路中的步骤；
把从与所述选择单元共用源线并且位于与所述选择单元相邻的位置的存储单元即相邻单元读出的数据锁存在所述第二锁存电路中的步骤；
当存储单元的沟道体中存储有多数载流子的状态为第一数据状态，在存储单元的沟道体中未存储多数载流子的状态为第二数据状态时，向所述选择单元写入所述第一锁存电路锁存着的数据状态的步骤；
当所述第二锁存电路锁存着第二数据状态时，向相邻单元写入第二数据状态的步骤。
35.根据权利要求34所述的半导体存储器件的控制方法，其特征在于：
把从通过输入的更新地址信号选择的第一存储单元读出的数据锁存在所述第一锁存电路中的步骤；
把从与所述第一存储单元共用源线并且位于与所述第一存储单元相邻的位置的存储单元即第二存储单元读出的数据锁存在所述第二锁存电路中的步骤；
向所述第一存储单元和所述第二存储单元双方写入第一数据状态的步骤；
当所述第一锁存电路中锁存着的数据是第二数据状态时，向第一存储单元写入第二数据状态的步骤；
当所述第二锁存电路中锁存着的数据是第二数据状态时，向第二存储单元写入第二数据状态的步骤。
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