CN104795097A - 存储器和包括存储器的存储系统 - Google Patents

存储器和包括存储器的存储系统 Download PDF

Info

Publication number
CN104795097A
CN104795097A CN201410471702.8A CN201410471702A CN104795097A CN 104795097 A CN104795097 A CN 104795097A CN 201410471702 A CN201410471702 A CN 201410471702A CN 104795097 A CN104795097 A CN 104795097A
Authority
CN
China
Prior art keywords
wordline
refresh
activation
enable
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410471702.8A
Other languages
English (en)
Other versions
CN104795097B (zh
Inventor
林禹日
赵眞熙
朴正勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104795097A publication Critical patent/CN104795097A/zh
Application granted granted Critical
Publication of CN104795097B publication Critical patent/CN104795097B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C7/00—Paperhanging
    • B44C7/02—Machines, apparatus, tools or accessories therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C5/00—Processes for producing special ornamental bodies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs

Abstract

一种存储器包括：多个字线；测量块，其适于测量多个字线之中的激活字线的激活持续时间；以及刷新电路，其适于当激活持续时间超过预定的阈值时，控制刷新操作以刷新多个字线中与激活字线相邻的一个或更多个。

Description

存储器和包括存储器的存储系统
相关申请的交叉引用
本申请要求2014年1月21日提交的申请号为10-2014-0007178的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器和包括其的存储系统。
背景技术
存储器的存储器单元包括用作切换器的晶体管以及储存电荷(其是数据)的电容器。数据根据存储器单元的电容器中的电荷累积，换言之，电容器的端子电压电平为高还是低，而被标识为与逻辑“1”相对应的逻辑高或与逻辑“0”相对应的逻辑低。
理论上，由于通过在电容器中的电荷累积的方式来储存数据，所以在存储器单元中无数据丢失。然而，由于MOS晶体管的PN结中和其它位置处的电流泄漏，所以累积在电容器中的初始电荷可能减少，且因此储存在存储器单元中的数据可能丢失。为了防止数据丢失，储存在存储器单元中的数据被读取，并且在丢失储存的数据之前，电荷需要根据读取数据而被周期性地重新充电，这被称为刷新操作。刷新操作允许存储器保持储存的数据而没有数据丢失。
图1是说明包括在存储器中的单元阵列的一部分的电路图。在图1中，BL表示位线。
参见图1，单元阵列中的三个字线WLK-1、WLK和WLK+1被并行布置。此外，具有标号“HIGH_ACT”的第K字线WLK是激活字线。第K-1字线WLK-1和第K+1字线WLK+1与激活的第K字线WLK相邻。此外，第K-1存储器单元CELL_K-1、第K存储器单元CELL_K和第K+1存储器单元CELL_K+1分别与第K-1字线WLK-1、第K字线WLK和第K+1字线WLK+1电耦接。第K-1存储器单元CELL_K-1、第K存储器单元CELL_K和第K+1存储器单元CELL_K+1分别包括：第K-1单元晶体管TR_K-1、第K单元晶体管TR_K和第K+1单元晶体管TR_K+1；以及第K-1单元电容器CAP_K-1、第K单元电容器CAP_K和第K+1单元电容器CAP_K+1。
当第K字线WLK被激活时，相邻的第K-1字线WLK-1和第K+1字线WLK+1的电压由于第K字线WLK与相邻的第K-1字线WLK-1和第K+1字线WLK+1之间的耦合而波动，从而影响储存在第K-1单元电容器CAP_K-1和第K+1单元电容器CAP_K+1中的电荷，这被称作为字线干扰。换言之，相邻字线WLK-1和WLK+1的存储器单元CELL_K-1和CELL_K+1的数据丢失的可能性增加，随着激活的字线WLK的激活增加，这变得更加严重。
发明内容
本发明的各种实施例涉及防止字线干扰的存储器和存储系统。
根据本发明的一个实施例，一种存储器可以包括：多个字线；测量块，其适于测量多个字线之中的激活字线的激活持续时间；以及刷新电路，其适于当激活持续时间被测量超过阈值时，控制刷新操作以刷新多个字线中与激活字线相邻的一个或更多个。
当激活持续时间被测量超过阈值时，刷新电路可以响应于刷新命令而控制第一刷新操作以刷新字线中与激活字线相邻的一个或更多个。
此外，刷新电路可以控制第一刷新操作被进一步地执行以顺序刷新多个字线。
根据本发明的另一个实施例，一种存储器可以包括：单元阵列，其包括多个字线；命令解码块，其适于通过对多个外部输入的命令信号进行解码来产生激活命令、预充电命令和刷新命令；第一激活控制块，其适于响应于激活命令而将第一行激活信号使能，以及响应于预充电命令而将第一行激活信号禁止；测量块，其适于当使能的第一行激活信号的持续时间超过阈值时，将阈值信号使能；第二激活控制块，其适于响应于刷新命令和阈值信号而产生第二行激活信号和第三行激活信号；地址发生块，其适于响应于刷新命令和阈值信号而产生计数地址和相邻地址；以及行电路，其适于当第一行激活信号被使能时，根据外部输入的地址来将多个字线之中的一个激活，当第二行激活信号被使能时，根据计数地址将字线之中的一个激活，以及当第三行激活信号被使能时，根据相邻地址将字线之中的一个激活。
地址发生块可以包括：地址计数器，其适于响应于刷新命令而产生计数地址；锁存器，其适于响应于使能的阈值信号而储存外部输入的地址；以及相邻地址发生器，其适于产生指明与对应于储存在锁存器中的地址的字线相邻的一个或更多个字线的相邻地址。
每当刷新命令被使能并且阈值信号被使能时，第二激活控制单元可以在预定的时段期间将第三行激活信号使能。
另外，第二激活控制单元还可以在预定的时段期间将第二行激活信号使能，使得每当刷新命令被使能并且阈值信号被使能时，第二行激活信号和第三行激活信号被顺序使能。
根据本发明的一个实施例，一种存储系统可以包括：存储器，其适于响应于激活命令、预充电命令和刷新命令而对多个字线执行激活操作和去激活操作，以及刷新与激活字线(其激活持续时间超过阈值)相邻的一个或更多个字线；以及存储器控制器，其将激活命令、预充电命令和刷新命令施加至存储器。
根据本发明的一个实施例，一种存储器可以包括：测量单元，其适于基于多个字线之中的第一字线的激活持续时间是否等于或超过阈值来产生阈值信号；以及刷新单元，其适于响应于阈值信号而执行相邻刷新操作以刷新与第一字线相邻的字线中的一个或更多个。
根据本发明的一个实施例，一种存储器可以包括：第一激活控制块，其适于响应于激活命令而产生第一行激活信号；测量块，其适于当第一行激活信号的持续时间超过阈值时产生阈值信号；第二激活控制块，其适于响应于刷新命令和阈值信号而产生第二行激活信号；地址发生块，其适于响应于刷新命令和阈值信号而产生相邻地址；以及行电路，其适于响应于第二行激活信号而将对应于相邻地址的一个或更多个字线激活，其中相邻地址对应于与响应于第一行激活信号而被激活的字线相邻的字线。
附图说明
图1是说明包括在存储器中的单元阵列的一部分的电路图；
图2是说明根据本发明的实施例的存储器的框图；
图3是示例性地说明图2中所示的刷新电路的框图；
图4是示例性地说明图2中所示的刷新电路的框图；
图5是说明根据本发明的实施例的存储器的操作的时序图；
图6是说明具有图3中所示的刷新电路的存储器的操作的时序图；
图7是说明具有图4中所示的刷新电路的存储器的操作的时序图；
图8是说明根据本发明的实施例的存储系统的框图。
具体实施方式
在下文中，以下将参照附图更详细地描述本发明的示例性实施例。提供这些实施例使得本公开充分且全面，并且向本领域的技术人员充分地传达本发明的范围。
图2是根据本发明的实施例的存储器200的框图。
参见图2，存储器200可以包括：命令接收块201、地址接收块202、命令解码块210、第一激活控制块220、测量块230、刷新电路240、行电路250和单元阵列260。
单元阵列260可以包括多个字线WL0至WLA，其中A是自然数。一个或更多个存储器单元MC可以与字线WL0至WLA耦接。字线WL0至WLA可以采用0至A的顺序设置。
命令接收块201可以接收命令CMD，而地址接收块202可以接收地址ADD。命令CMD和地址ADD可以分别包括一个或更多个多比特信号。
命令解码块210可以通过将经由命令接收块201输入的命令信号CMD解码来产生激活命令ACT、预充电信号PCG和刷新命令REF中的一个或更多个。命令解码块210可以根据输入的命令信号CMD的组合来将激活命令ACT、预充电命令PCG和刷新命令REF中的一个或更多个使能。
行电路250可以响应于第一行激活信号RACT_A、第二行激活信号RACT_R和第三行激活信号RACT_W而控制字线WL0至WLA的激活和去激活，其中，第一行激活信号RACT_A是对应于激活命令ACT的行激活信号，第二行激活信号RACT_R是对应于刷新命令REF的行激活信号，而第三行激活信号RACT_W是用于将长时间激活字线(已被激活长于给定阈值的时间的字线)的相邻字线激活的行激活信号。稍后将描述相邻字线和长时间激活字线。当第一行激活信号RACT_A被使能时，行电路250可以根据地址IN_ADD来将字线WL0至WLA中的一个或更多个激活，其中地址IN_ADD从地址接收块202中输出，并且对应于地址ADD。当第二行激活信号RACT_R被使能时，行电路250可以根据可以通过刷新电路240产生的计数地址CNT_ADD来将字线WL0至WLA的一个或更多个激活。当第三行激活信号RACT_W被使能时，行电路250可以根据相邻地址ADJ_ADD来将字线WL0至WLA的一个或更多个激活，其中相邻地址ADJ_ADD可以通过刷新电路240产生并且可以表示长时间激活字线的相邻字线。
第一激活控制块220可以响应于激活命令ACT而将第一行激活信号RACT_A使能，以及可以响应于预充电命令PCG而将第一行激活信号RACT_A禁止。第一行激活信号RACT_A是用于在激活操作期间将由地址IN_ADD表示的字线激活的信号。使能的第一行激活信号RACT_A的持续时间可以对应于在激活操作期间字线的激活持续时间。
测量块230可以测量在激活操作期间字线的激活持续时间。测量块230可以通过测量使能的第一行激活信号RACT_A的持续时间来测量字线的激活持续时间。当使能的第一行激活信号RACT_A的持续时间被判定为超过阈值时，测量块230可以将阈值信号ACT_LONG使能。激活持续时间过长(即，超过阈值)的字线在本公开中被称作为长时间激活字线。长时间激活字线根据使能的第一行激活信号RACT_A来激活，第一行激活信号RACT_A的持续时间可以被判定为超过阈值，且因而阈值信号ACT_LONG被使能。测量块230可以包括计数器231和阈值信号发生器232。当第一行激活信号RACT_A被使能时，计数器231可以通过对预定状态的数量进行计数来产生计数码CNT_CODE(其是多比特信号)，其中预定状态可以例如是周期波OSC的逻辑低状态或逻辑高状态。当计数码CNT_CODE的码值等于或大于预定值时，阈值信号发生器232可以将阈值信号ACT_LONG使能。用于将阈值信号ACT_LONG使能的阈值或标准可以依赖于周期波OSC和预定值。例如，当周期波OSC的周期是1μs时且预定值约是10时，阈值可以是10μs。
刷新电路240可以响应于刷新命令REF而控制对字线WL0至WLA的顺序刷新操作。此外，当阈值信号ACT_LONG被使能时，刷新电路240可以控制对长时间激活字线的相邻字线的相邻刷新操作。例如，参见图1，当第K字线WLK变成长时间激活字线时，第K-1字线和第K+1字线可以是该长时间激活字线的相邻字线。可以根据电路设计以各种方式来定义相邻字线的数量。刷新电路240可以采用产生第二行激活信号RACT_R、第三行激活信号RACT_W、计数地址CNT_ADD和相邻地址ADJ_ADD，并且将它们施加至行电路250的方式来控制刷新操作。
如上所述，刷新电路240可以响应于刷新命令REF而控制顺序刷新操作，以及响应于刷新命令REF和阈值信号ACT_LONG而控制相邻刷新操作。刷新电路240可以响应于使能的刷新命令REF而控制顺序刷新操作以将字线WL0至WLA顺序激活。此外，作为相邻刷新操作的实施例，刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1另外激活以及将字线WL0至WLA顺序激活。作为相邻刷新操作的另一个实施例，刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1激活，而不将字线WL0至WLA顺序激活。
换言之，在相邻刷新操作期间，响应于使能的刷新命令REF和使能的阈值信号ACT_LONG在顺序刷新或不刷新字线WL0至WLA的情况下刷新与长时间激活字线WLK相邻的字线WLK-1和WLK+1。
图3是示例性说明图2中所示的刷新电路240的框图。图3中所示的刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而通过将字线WL0至WLA顺序激活来控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1激活。
参见图3，刷新电路240可以包括第二激活控制单元310和地址发生单元320。
第二激活控制单元310可以响应于刷新命令REF和阈值信号ACT_LONG而产生第二行激活信号RACT_R和第三行激活信号RACT_W。第二激活控制单元310可以在顺序刷新操作期间响应于使能的刷新命令REF而将第二行激活信号RACT_R使能。此外，在相邻刷新操作期间，当刷新命令REF被使能两次时，第二激活控制单元310可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而将第二行激活信号RACT_R和第三行激活信号RACT_W顺序使能刷新时段的两个周期。
地址发生单元320可以响应于刷新命令REF而产生计数地址CNT_ADD，以及响应于阈值信号ACT_LONG而产生相邻地址ADJ_ADD。地址发生单元320可以包括地址计数器321、锁存器322和相邻地址发生器323。
地址计数器321可以响应于使能的刷新命令REF而改变计数地址CNT_ADD的值。例如，每当刷新命令REF被使能时，地址计数器321可以将计数地址CNT_ADD的值增加“1”。
锁存器322可以响应于使能的阈值信号ACT_LONG而将从地址接收块202输出的地址IN_ADD储存为锁存地址LAT_ADD。地址LAT_ADD可以对应于长时间激活字线。相邻地址发生器323可以基于储存在锁存器322中的地址LAT_ADD来产生相邻地址ADJ_ADD。当阈值信号ACT_LONG被使能时，每当第三行激活信号RACT_W被使能时，相邻地址发生器323可以通过将地址LAT_ADD的值减“1”或加“1”来产生相邻地址ADJ_ADD，地址LAT_ADD的值当前表示长时间激活字线。因此，例如，长时间激活字线WLK的第一相邻字线WLK-1响应于第一个被使能的第三行激活信号RACT_W而被刷新，以及长时间激活字线WLK的第二相邻字线WLK+1响应于第二个被使能的第三行激活信号RACT_W而被刷新。在本文中，K是从0至A的整数。当K是0时，K-1可以是A，而当K是A时，K+1可以是0。
图4是示例性地说明图2中所示的刷新电路240的框图。图4中所示的刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1激活而不将字线WL0至WLA顺序激活。
参见图4，刷新电路240可以包括第二激活控制单元410和地址发生单元420。
第二激活控制单元410可以响应于刷新命令REF和阈值信号ACT_LONG而产生第二行激活信号RACT_R和第三行激活信号RACT_W。第二激活控制单元310可以在顺序刷新操作期间响应于使能的刷新命令REF而将第二行激活信号RACT_R使能。此外，在相邻刷新操作期间当刷新命令REF被使能两次时，第二激活控制单元410可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而将第三行激活信号RACT_W使能刷新时段的两个周期，而不将第二行激活信号RACT_R使能。
地址发生单元420可以响应于刷新命令REF而产生计数地址CNT_ADD，以及响应于阈值信号ACT_LONG而产生相邻地址ADJ_ADD。地址发生单元420可以包括地址计数器421、锁存器422和相邻地址发生器423。
地址计数器421可以响应于使能的刷新命令REF而改变计数地址CNT_ADD的值。例如，每当刷新命令REF被使能时，地址计数器421可以将计数地址CNT_ADD的值增加“1”。在相邻刷新操作期间，地址计数器421可以忽略刷新命令REF的使能两次。换言之，在相邻刷新操作期间，不管刷新命令REF的第一次使能和第二次使能，计数地址CNT_ADD的值可以不被改变，而计数地址CNT_ADD的值可以根据刷新命令REF的第三次使能来改变。
锁存器422和相邻地址发生器423可以与以上参照图3描述的锁存器322和相邻地址发生器323相同。
图5是说明根据本发明的实施例的存储器200的操作的时序图。图5示出了不存在长时间激活字线且因而阈值信号ACT_LONG未被使能的情况。
参见图5，第一行激活信号RACT_A可以响应于在时刻501施加的激活命令ACT而被使能，以及第一行激活信号RACT_A可以响应于在时刻502施加的预充电命令PCG而被禁止。当第一行激活信号RACT_A被使能时，根据使能的第一行激活信号RACT_A而被激活的字线可以对应于从地址接收块202输出的地址IN_ADD。当使能的第一行激活信号RACT_A的持续时间小于阈值时，阈值信号ACT_LONG可以不被使能。
第二行激活信号RACT_R可以响应于在时刻503施加的刷新命令REF而被第一次使能。根据第一次使能的第二行激活信号RACT_R激活的字线(例如，第N字线WLN)可以对应于在顺序刷新操作期间产生的计数地址CNT_ADD。
第二行激活信号RACT_R可以响应于在时刻504施加的刷新命令REF而被第二次使能。根据第二次使能的第二行激活信号RACT_R而被激活的字线(例如，第N+1字线)还可以对应于在顺序刷新操作期间产生的计数地址CNT_ADD。由于第N字线WLN在时刻503的顺序刷新操作中被激活，所以第N+1字线WLN+1在时刻504的顺序刷新操作中被顺序激活。类似地，第N+2字线WLN+2在时刻505的顺序刷新操作中被顺序激活。
以下的图6和图7示出了阈值信号ACT_LONG根据长时间激活字线被使能，且因而相邻刷新操作可以根据本发明的一个实施例来执行的实例。
图6是说明具有图3中所示的刷新电路240的存储器200的操作的时序图。作为相邻刷新操作的实施例，刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而通过顺序激活字线WL0至WLA来控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1激活。
参见图6，第一行激活信号RACT_A可以响应于在时刻601施加的激活命令ACT而被使能，以及第一行激活信号RACT_A可以响应于在时刻602施加的预充电命令PCG而被禁止。当第一行激活信号RACT_A被使能时，根据使能的第一行激活信号RACT_A被激活的字线(例如，第K字线WLK)可以对应于从地址接收块202输出的地址IN_ADD。当使能的第一行激活信号RACT_A的持续时间等于或大于阈值时，阈值信号ACT_LONG可以被使能。因此，第K字线WLK可以是长时间激活字线。
第二行激活信号RACT_R可以响应于在时刻603_1施加的刷新命令REF而被第一次使能。根据第一次使能的第二行激活信号RACT_R被激活的字线(例如第N字线WLN)可以对应于在相邻刷新操作期间产生的计数地址CNT_ADD。随后，第三行激活信号RACT_W可以在时刻603_2被第一次使能。根据第一次使能的第三行激活信号RACT_W被激活的字线(例如，第K-1字线WLK-1)可以对应于在相邻刷新操作期间产生的相邻地址ADJ_ADD。
第二行激活信号RACT_R可以响应于在时刻604_1施加的刷新命令REF而被第二次使能。根据第二次使能的第二行激活信号RACT_R被激活的字线(例如，第N+1字线WLN+1)可以对应于在相邻刷新操作期间产生的计数地址CNT_ADD。随后，第三行激活信号RACT_W可以在时刻604_2被第二次使能。根据第二次使能的第三行激活信号RACT_W被激活的字线(例如，第K+1字线WLK+1)可以对应于在相邻刷新操作期间产生的相邻地址ADJ_ADD。
第二行激活信号RACT_R可以响应于在时刻605施加的刷新命令REF而被第三次使能。根据第三次使能的第二行激活信号RACT_R被激活的字线(例如，第N+2字线WLN+2)可以对应于在相邻刷新操作期间产生的计数地址CNT_ADD。作为一个实例，由于与长时间激活字线WLK相邻的字线WLK-1和WLK+1的相邻刷新操作在时刻604_2处被完成，所以第三行激活信号RACT_W可以在第三次使能的第二行激活信号RACT_R之后不被使能。
图7是说明具有图4中所示的刷新电路240的存储器200的操作的时序图。作为相邻刷新操作的另一个实施例，刷新电路240可以响应于使能的刷新命令REF和使能的阈值信号ACT_LONG而控制相邻刷新操作以将长时间激活字线WLK的相邻字线WLK-1和WLK+1激活而不将字线WL0至WLA顺序激活。
参见图7，第一行激活信号RACT_A可以响应于在时刻701施加的激活命令ACT而被激活，以及第一行激活信号RACT_A可以响应于时刻702施加的预充电命令PCG而被禁止。当第一行激活信号RACT_A被使能时，根据使能的第一行激活信号RACT_A被激活的字线(例如，第K字线WLK)可以对应于从地址接收块202输出的地址IN_ADD。当使能的第一行激活信号RACT_A的持续时间等于或大于阈值时，阈值信号ACT_LONG可以被使能。因此，第K字线WLK可以是长时间激活字线。
如上所述，在相邻刷新操作期间，不管刷新命令REF的第一次使能和第二次使能，计数地址CNT_ADD的值可以不被改变，而计数地址CNT_ADD的值可以根据刷新命令REF的第三次使能而被改变，这意味着刷新电路240可以忽略刷新命令REF的第一次使能和第二次使能，且因而可以不响应于刷新命令REF的第一次使能和第二次使能而产生第二行激活信号RACT_R。相反，刷新电路240可以响应于刷新命令REF的第一次使能和第二次使能而产生第三行激活信号RACT_W。
响应于在时刻703第一次施加的刷新命令REF,第三行激活信号RACT_W可以替代第二行激活信号RACT_R而被第一次使能。根据第一次使能的第三行激活信号RACT_W被激活的字线(例如，第K-1字线WLK-1)可以对应于在相邻刷新操作期间产生的相邻地址ADJ_ADD。
另外，响应于在时刻704第二次施加的刷新命令REF,第三行激活信号RACT_W可以替代第二行激活信号RACT_R而被第二次使能。根据第二次使能的第三行激活信号RACT_W被激活的字线(例如，第K+1字线WLK+1)可以对应于在相邻刷新操作期间产生的相邻地址ADJ_ADD。
第二行激活信号RACT_R可以响应于在时刻705第三次施加的刷新命令REF而被第一次使能。根据第一次使能的第二行激活信号RACT_R被激活的字线(例如，第N字线WLN)可以对应于在相邻刷新操作期间产生的计数地址CNT_ADD。作为实例，由于长时间激活字线WLK的相邻字线WLK-1和WLK+1的相邻刷新操作在时刻704处完成，所以第三行激活信号RACT_W可以在第一次使能的第二行激活信号RACT_R之后不被使能。
根据本发明的实施例，可以通过刷新已被激活长时间的长时间激活字线WLK的相邻字线WLK-1和WLK+1而防止储存在相邻字线WLK-1和WLK+1的存储器单元中的数据由于字线干扰而丢失。
图8是说明根据本发明的一个实施例的存储系统的图。
参见图8，存储系统可以包括存储器810和存储器控制器820。
存储器控制器820可以通过将命令CMD和地址ADD施加至存储器810来控制存储器810的操作，并且在读取操作和写入操作期间与存储器810交换数据。存储器控制器820可以通过发送命令信号CMD将激活命令ACT、预充电命令PCG和刷新命令REF输入至存储器810。当存储器控制器820将激活命令ACT输入至存储器810时，存储器控制器820可以发送用于选择要在存储器810中被激活的字线的地址ADD。另外，存储器控制器820可以将刷新命令REF周期性地发送至存储器810。
存储器810可以是参照图2至图7描述的存储器200之中的一个。当通过存储器810内部的测量块230将字线WLK判定为长时间激活字线时，存储器810刷新长时间激活字线WLK的相邻字线WLK-1和WLK+1，使得可以防止储存在相邻字线WLK-1和WLK+1的单元阵列中的数据由于字线干扰而丢失。
根据本发明的实施例，可以防止长时间激活字线的相邻字线的字线干扰。
尽管已参照特定的实施例描述了本发明，但应注意的是，本发明的实施例不是限制性的，而是描述性的。此外，还应注意的是，本领域中的技术人员可以在不脱离所附权利要求限定的本发明的范围的情况下，经由删减、改变和修改以各种方式实现本发明。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种存储器，包括：
多个字线；
测量块，其适于测量所述多个字线之中的激活字线的激活持续时间；以及
刷新电路，其适于当所述激活持续时间被测量超过阈值时，控制刷新操作以刷新所述多个字线中与所述激活字线相邻的一个或更多个。
技术方案2.如技术方案1所述的存储器，其中，当所述激活持续时间被测量超过所述阈值时，所述刷新电路响应于所述刷新命令而控制第一刷新操作以刷新所述字线中与所述激活字线相邻的一个或更多个。
技术方案3.如技术方案2所述的存储器，其中，所述刷新电路控制除了所述多个字线的顺序刷新之外的要被执行的所述第一刷新操作。
技术方案4.如技术方案1所述的存储器，其中，所述测量块包括：
计数器，其适于对在行激活信号的使能部分期间周期波达到预定状态的次数进行计数；以及
阈值信号发生器，其适于当所述次数等于或大于预定值时，将允许所述刷新电路控制所述刷新操作的阈值信号使能。
技术方案5.一种存储器，包括：
单元阵列，其包括多个字线；
命令解码块，其适于通过对多个外部输入的命令信号解码来产生激活命令、预充电命令和刷新命令；
第一激活控制块，其适于响应于所述激活命令而将第一行激活信号使能，以及响应于所述预充电命令而将所述第一行激活信号禁止；
测量块，其适于当所述使能的第一行激活信号的持续时间超过阈值时，将阈值信号使能；
第二激活控制块，其适于响应于所述刷新命令和所述阈值信号而产生第二行激活信号和第三行激活信号；
地址发生块，其适于响应于所述刷新命令和所述阈值信号而产生计数地址和相邻地址；以及
行电路，其适于当所述第一行激活信号被使能时根据外部输入的地址来将所述多个字线之中的一个激活，当所述第二行激活信号被使能时根据所述计数地址来将所述字线之中的一个激活，以及当所述第三行激活信号被使能时根据所述相邻地址来将所述字线之中的一个激活。
技术方案6.如技术方案5所述的存储器，其中，所述地址发生块包括：
地址计数器，其适于响应于所述刷新命令而产生所述计数地址；
锁存器，其适于响应于所述使能的阈值信号而储存所述外部输入的地址；以及
相邻地址发生器，其适于产生指明与对应于储存在所述锁存器中的所述地址的字线相邻的一个或更多个字线的所述相邻地址。
技术方案7.如技术方案5所述的存储器，其中，每当所述刷新命令被使能并且所述阈值信号被使能时，所述第二激活控制块在预定的时段期间将所述第三行激活信号使能。
技术方案8.如技术方案7所述的存储器，其中，所述第二激活控制块还在预定的时段期间将所述第二行激活信号使能，使得每当所述刷新命令被使能且所述阈值信号被使能时，所述第二行激活信号和所述第三行激活信号被顺序使能。
技术方案9.如技术方案5所述的存储器，其中，所述测量块包括：
计数器，其适于在所述第一行激活信号的所述使能部分期间对周期波达到预定状态的次数进行计数；以及
阈值信号发生器，其适于当所述计数器的计数值等于或大于预定值时，将所述阈值信号使能。
技术方案10.一种存储系统，包括：
存储器，其适于响应于激活命令、预充电命令和刷新命令而对多个字线执行激活和去激活操作，以及刷新与激活持续时间超过阈值的激活字线相邻的一个或更多个相邻字线；以及
存储器控制器，其将所述激活命令、所述预充电命令和所述刷新命令施加至所述存储器。
技术方案11.如技术方案10所述的存储系统，其中，所述存储器包括：
测量块，其适于测量所述激活字线的所述激活持续时间；以及
刷新电路，其适于当所述激活持续时间被测量超过所述阈值时，控制刷新操作以刷新所述相邻字线。
技术方案12.如技术方案11所述的存储系统，其中，当所述激活持续时间被测量超过所述阈值时，所述刷新电路响应于所述刷新命令而控制第一刷新操作来刷新所述相邻字线。
技术方案13.如技术方案12所述的存储系统，其中，所述刷新电路控制所述第一刷新操作被进一步执行以顺序刷新所述多个字线。
技术方案14.如技术方案11所述的存储系统，其中，所述测量块包括：
计数器，其适于在所述第一行激活信号的所述使能部分期间对周期波达到预定状态的次数进行计数；以及
阈值信号发生器，其适于当所述计数器的计数值等于或大于预定值时，将允许所述刷新电路控制所述刷新操作的阈值信号使能。

Claims (10)

1.一种存储器，包括：
多个字线；
测量块，其适于测量所述多个字线之中的激活字线的激活持续时间；以及
刷新电路，其适于当所述激活持续时间被测量超过阈值时，控制刷新操作以刷新所述多个字线中与所述激活字线相邻的一个或更多个。
2.如权利要求1所述的存储器，其中，当所述激活持续时间被测量超过所述阈值时，所述刷新电路响应于所述刷新命令而控制第一刷新操作以刷新所述字线中与所述激活字线相邻的一个或更多个。
3.如权利要求2所述的存储器，其中，所述刷新电路控制除了所述多个字线的顺序刷新之外的要被执行的所述第一刷新操作。
4.如权利要求1所述的存储器，其中，所述测量块包括：
计数器，其适于对在行激活信号的使能部分期间周期波达到预定状态的次数进行计数；以及
阈值信号发生器，其适于当所述次数等于或大于预定值时，将允许所述刷新电路控制所述刷新操作的阈值信号使能。
5.一种存储器，包括：
单元阵列，其包括多个字线；
命令解码块，其适于通过对多个外部输入的命令信号解码来产生激活命令、预充电命令和刷新命令；
第一激活控制块，其适于响应于所述激活命令而将第一行激活信号使能，以及响应于所述预充电命令而将所述第一行激活信号禁止；
测量块，其适于当所述使能的第一行激活信号的持续时间超过阈值时，将阈值信号使能；
第二激活控制块，其适于响应于所述刷新命令和所述阈值信号而产生第二行激活信号和第三行激活信号；
地址发生块，其适于响应于所述刷新命令和所述阈值信号而产生计数地址和相邻地址；以及
行电路，其适于当所述第一行激活信号被使能时根据外部输入的地址来将所述多个字线之中的一个激活，当所述第二行激活信号被使能时根据所述计数地址来将所述字线之中的一个激活，以及当所述第三行激活信号被使能时根据所述相邻地址来将所述字线之中的一个激活。
6.如权利要求5所述的存储器，其中，所述地址发生块包括：
地址计数器，其适于响应于所述刷新命令而产生所述计数地址；
锁存器，其适于响应于所述使能的阈值信号而储存所述外部输入的地址；以及
相邻地址发生器，其适于产生指明与对应于储存在所述锁存器中的所述地址的字线相邻的一个或更多个字线的所述相邻地址。
7.如权利要求5所述的存储器，其中，每当所述刷新命令被使能并且所述阈值信号被使能时，所述第二激活控制块在预定的时段期间将所述第三行激活信号使能。
8.如权利要求7所述的存储器，其中，所述第二激活控制块还在预定的时段期间将所述第二行激活信号使能，使得每当所述刷新命令被使能且所述阈值信号被使能时，所述第二行激活信号和所述第三行激活信号被顺序使能。
9.如权利要求5所述的存储器，其中，所述测量块包括：
计数器，其适于在所述第一行激活信号的所述使能部分期间对周期波达到预定状态的次数进行计数；以及
阈值信号发生器，其适于当所述计数器的计数值等于或大于预定值时，将所述阈值信号使能。
10.一种存储系统，包括：
存储器，其适于响应于激活命令、预充电命令和刷新命令而对多个字线执行激活和去激活操作，以及刷新与激活持续时间超过阈值的激活字线相邻的一个或更多个相邻字线；以及
存储器控制器，其将所述激活命令、所述预充电命令和所述刷新命令施加至所述存储器。
CN201410471702.8A 2014-01-21 2014-09-16 存储器和包括存储器的存储系统 Active CN104795097B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0007178 2014-01-21
KR1020140007178A KR102168115B1 (ko) 2014-01-21 2014-01-21 메모리 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
CN104795097A true CN104795097A (zh) 2015-07-22
CN104795097B CN104795097B (zh) 2019-08-13

Family

ID=53545359

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410471702.8A Active CN104795097B (zh) 2014-01-21 2014-09-16 存储器和包括存储器的存储系统

Country Status (4)

Country Link
US (1) US9336852B2 (zh)
KR (1) KR102168115B1 (zh)
CN (1) CN104795097B (zh)
TW (1) TWI631560B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304115A (zh) * 2014-06-25 2016-02-03 爱思开海力士有限公司 存储器件
CN107017015A (zh) * 2015-11-06 2017-08-04 三星电子株式会社 执行基于请求的刷新的存储装置和存储系统及操作方法
CN110046056A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
WO2022193490A1 (zh) * 2021-03-15 2022-09-22 长鑫存储技术有限公司 刷新电路及存储器
US11817141B2 (en) 2021-03-15 2023-11-14 Changxin Memory Technologies, Inc. Refresh control circuit and memory
US11854595B2 (en) 2021-03-15 2023-12-26 Changxin Memory Technologies, Inc. Refresh circuit and memory
US11869567B2 (en) 2021-03-15 2024-01-09 Changxin Memory Technologies, Inc. Refresh control circuit and memory

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US9564205B2 (en) * 2014-11-13 2017-02-07 Winbond Electronics Corp. Memory apparatus and method for accessing memory
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180114712A (ko) * 2017-04-11 2018-10-19 에스케이하이닉스 주식회사 리프레쉬 컨트롤러 및 그를 포함하는 반도체 메모리 장치
KR20190068198A (ko) * 2017-12-08 2019-06-18 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 방법
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) * 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) * 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
CN115951855B (zh) * 2023-02-20 2023-06-06 深圳曦华科技有限公司 基于码片的芯片系统的显示命令集处理方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494157A (zh) * 2002-09-18 2004-05-05 ��ʽ���綫֥ 半导体存储器件及其控制方法
US20070014174A1 (en) * 2005-06-30 2007-01-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070076504A1 (en) * 2005-09-30 2007-04-05 Jungwon Suh Memory device having low Vpp current consumption
CN101656102A (zh) * 2008-08-21 2010-02-24 海力士半导体有限公司 半导体存储装置及其驱动方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016288A (ko) 1992-12-25 1994-07-22 오가 노리오 반도체메모리 및 그 선별방법
JPH1050058A (ja) * 1996-07-30 1998-02-20 Kawasaki Steel Corp 半導体記憶装置
JP4754050B2 (ja) * 1999-08-31 2011-08-24 富士通セミコンダクター株式会社 １対のセルにデータを記憶するｄｒａｍ
US7068559B2 (en) * 2002-07-12 2006-06-27 Samsung Electronics Co. Ltd. Word line enable timing determination circuit of a memory device and methods of determining word line enable timing in the memory device
US7362640B2 (en) * 2005-12-29 2008-04-22 Mosaid Technologies Incorporated Apparatus and method for self-refreshing dynamic random access memory cells
JP5197241B2 (ja) 2008-09-01 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
KR20130136343A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102003894B1 (ko) * 2012-09-20 2019-07-25 에스케이하이닉스 주식회사 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템
KR20140042546A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9190131B2 (en) * 2012-12-20 2015-11-17 SK Hynix Inc. Memory and memory system including the same
KR102075665B1 (ko) * 2013-06-17 2020-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법과 반도체 메모리 장치를 포함하는 반도체 시스템
KR102194791B1 (ko) * 2013-08-09 2020-12-28 에스케이하이닉스 주식회사 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150033950A (ko) * 2013-09-25 2015-04-02 에스케이하이닉스 주식회사 어드레스 검출회로, 메모리 및 메모리 시스템
KR20150064953A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102124973B1 (ko) * 2013-12-11 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102157772B1 (ko) * 2013-12-18 2020-09-18 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102189533B1 (ko) * 2013-12-18 2020-12-11 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1494157A (zh) * 2002-09-18 2004-05-05 ��ʽ���綫֥ 半导体存储器件及其控制方法
US20070014174A1 (en) * 2005-06-30 2007-01-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070076504A1 (en) * 2005-09-30 2007-04-05 Jungwon Suh Memory device having low Vpp current consumption
CN101656102A (zh) * 2008-08-21 2010-02-24 海力士半导体有限公司 半导体存储装置及其驱动方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304115A (zh) * 2014-06-25 2016-02-03 爱思开海力士有限公司 存储器件
CN105304115B (zh) * 2014-06-25 2018-12-14 爱思开海力士有限公司 存储器件
CN107017015A (zh) * 2015-11-06 2017-08-04 三星电子株式会社 执行基于请求的刷新的存储装置和存储系统及操作方法
CN107017015B (zh) * 2015-11-06 2021-09-28 三星电子株式会社 执行基于请求的刷新的存储装置和存储系统及操作方法
CN110046056A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
CN110046056B (zh) * 2018-01-16 2023-05-02 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
WO2022193490A1 (zh) * 2021-03-15 2022-09-22 长鑫存储技术有限公司 刷新电路及存储器
US11817141B2 (en) 2021-03-15 2023-11-14 Changxin Memory Technologies, Inc. Refresh control circuit and memory
US11854595B2 (en) 2021-03-15 2023-12-26 Changxin Memory Technologies, Inc. Refresh circuit and memory
US11869567B2 (en) 2021-03-15 2024-01-09 Changxin Memory Technologies, Inc. Refresh control circuit and memory

Also Published As

Publication number Publication date
TW201530544A (zh) 2015-08-01
US9336852B2 (en) 2016-05-10
CN104795097B (zh) 2019-08-13
KR102168115B1 (ko) 2020-10-20
US20150206572A1 (en) 2015-07-23
TWI631560B (zh) 2018-08-01
KR20150086936A (ko) 2015-07-29

Similar Documents

Publication Publication Date Title
CN104795097A (zh) 存储器和包括存储器的存储系统
KR102124973B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
CN105845170B (zh) 存储器件及包括其的存储系统
KR102194791B1 (ko) 메모리, 이를 포함하는 메모리 시스템 및 메모리의 동작방법
KR102157769B1 (ko) 메모리 시스템 및 이의 동작 방법
US9311985B2 (en) Memory and memory system for periodic targeted refresh
CN106128498B (zh) 半导体存储器件
US9286157B2 (en) Address detection circuit and memory including the same
CN106158004B (zh) 存储器件及包括存储器件的存储系统
US10249359B2 (en) Address generation circuit and memory device including the same
KR102103873B1 (ko) 메모리 및 이를 포함하는 메모리 시스템
US9514798B2 (en) Address storage circuit and memory and memory system including the same
CN105989870B (zh) 存储器件和包括存储器件的存储系统
US20150255140A1 (en) Semiconductor memory device and refresh control system
CN104240745A (zh) 半导体存储装置和包括其的存储系统
CN105304115A (zh) 存储器件
KR102182368B1 (ko) 어드레스 검출회로 및 이를 포함하는 메모리
US9734888B2 (en) Address storage circuit and memory and memory system including the same
CN104733034A (zh) 存储器和包括存储器的存储系统
CN104464790A (zh) 存储器和包括存储器的存储系统
KR102118520B1 (ko) 메모리, 메모리 시스템 및 메모리의 동작 방법
KR102389259B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
US8626999B2 (en) Dynamic random access memory unit and data refreshing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant