CN104733034A - 存储器和包括存储器的存储系统 - Google Patents
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Abstract
一种存储器可以包括:多个字线;一个或更多个冗余字线,其用于替换所述多个字线之中的一个或更多个字线;目标地址发生单元,其适于利用储存的地址来产生一个或更多个目标地址;以及控制单元,其适于响应于周期性输入的刷新命令而顺序地刷新所述多个字线、当刷新命令被输入M次时刷新基于目标地址而选中的字线、以及每当刷新命令被输入N次时刷新所述一个或更多个冗余字线,其中,M和N是自然数。
Description
相关申请的交叉引用
本申请要求2013年12月18日提交的申请号为10-2013-0158327的韩国专利申请的优先权,其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器和包括存储器的存储系统。
背景技术
存储器的存储器单元包括用作开关的晶体管以及用于储存电荷(数据)的电容器。根据存储器单元的电容器中是否储存有电荷,即,电容器的端子电压是高还是低,数据可以分为逻辑高(逻辑1)数据和逻辑低(逻辑0)数据。
数据是以在电容器中累积电荷的方式来储存的。因而,理论上,在保持储存的数据时不消耗电能。然而,由于在MOS晶体管的PN结处发生电流泄露,所以可能丢失储存在电容器中的初始电荷,导致相应的数据丢失。为了防止数据丢失,在数据丢失之前,读取存储器单元的数据且基于读取的信息再次储存电荷。周期性地执行这个被称作为刷新操作的过程来保持数据。
图1是说明将要用于解释字线干扰的、存储器中包括的单元阵列的一部分的图。在图1中,“BL”代表位线。
在图1中,单元阵列中的“WLK-1”、“WLK”和“WLK+1”代表平行布置的三个字线。此外,具有“HIGH_ACT”的字线WLK代表具有高激活的字线,而字线WLK-1和WLK+1代表与字线WLK相邻地布置的字线。此外,“CELL_K-1”、“CELL_K”和“CELL_K+1”代表分别与字线WLK-1、WLK和WLK+1耦接的存储器单元。存储器单元“CELL_K-1”、“CELL_K”和“CELL_K+1”分别包括单元晶体管TR_K-1、TR_K和TR_K+1以及单元电容器CAP_K-1、CAP_K和CAP_K+1。
在图1中,当将字线WLK激活以及预充电(去激活)时,字线WLK-1和WLK+1的电压因为字线WLK与字线WLK-1、WLK+1之间的耦合效应而增加和减少,从而影响储存在单元电容器CAP_K-1和CAP_K+1中的电荷。因而,当将字线WLK频繁地激活-预充电以在激活状态和预充电状态之间触发时,储存在存储器单元CELL_K-1和CELL_K+1中的数据可能因为储存在电容器CAP_K-1和CAP_K+1中的电荷上的变化而丢失。
此外,字线在激活状态和预充电状态之间触发时产生的电子波可以将电子引入与相邻字线耦接的存储器单元所包括的单元电容器中,或将电子从与相邻字线耦接的存储器单元所包括的单元电容器放电,由此潜在地丢失存储器单元的数据。
发明内容
本发明的各种实施例针对一种能够刷新与高激活字线相邻的字线、从而防止储存在与相邻的字线耦接的存储器单元中的数据丢失的存储器和存储系统。
另外,本发明的各种实施例针对一种能够防止储存在与冗余字线耦接的存储器单元中的数据丢失的存储器和存储系统。
在一个实施例中,一种存储器可以包括:多个字线;一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;目标地址发生单元,其适于利用储存的地址来产生一个或更多个目标地址;以及控制单元,其适于响应于周期性输入的刷新命令而顺序地刷新所述多个字线、当刷新命令被输入M次时刷新基于目标地址而选中的字线、以及每当刷新命令被输入N次时刷新一个或更多个冗余字线,其中,M和N是自然数。
存储器还可以包括地址检测单元,其适于检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或以设定频率或更高频率而被激活的字线的地址。
存储器还可以包括:第一计数单元,其适于产生每当字线被刷新时改变的第一计数信息;以及第二计数单元,其适于产生每当冗余字线被刷新时改变的第二计数信息。
控制单元可以包括:刷新控制单元,其适于响应于刷新命令而将第一刷新信号使能、当刷新命令被输入M次时将第二刷新信号使能、以及当刷新命令被输入N次时将第三刷新信号使能;以及行控制单元,其适于响应于第一刷新信号来刷新基于第一计数信息而选中的字线、响应于第二刷新信号来刷新基于目标地址而选中的字线、以及响应于第三刷新信号来刷新基于第二计数信息而选中的冗余字线。
控制单元还可以包括:冗余控制单元,其适于储存故障地址,以及当第一计数信息等于故障地址时将冗余信号使能并且输出与一个或更多个冗余字线之一相对应的冗余信息。
行控制单元可以包括:地址选择单元,其适于响应于第一刷新信号而选择第一计数信息,以及响应于第二刷新信号而选择目标地址;以及字线控制单元,其适于当第一刷新信号或第二刷新信号被使能时刷新与地址选择单元的输出相对应的字线、当冗余信号被使能时刷新与冗余信息相对应的冗余字线、以及当第三刷新信号被使能时刷新与第二计数信息相对应的冗余字线。
控制单元可以包括:冗余控制单元,其适于储存故障地址、当第一计数信息等于储存的故障地址之一时将冗余信号使能且输出与冗余字线之一相对应的冗余信息、以及当储存的故障地址的数量是设定数量或更多数量时将目标冗余使能信号使能;刷新控制单元,其适于响应于刷新命令而将第一刷新信号使能、当刷新命令被输入M次时将第二刷新信号使能、以及当刷新命令被输入N次时响应于目标冗余使能信号而将第三刷新信号使能;以及行控制单元,其适于响应于第一刷新信号来刷新基于第一计数信息而选中的字线、响应于第二刷新信号来刷新基于目标地址而选中的字线、以及响应于第三刷新信号来刷新基于第二计数信息而选中的冗余字线。
在一个实施例中,一种存储系统可以包括:存储器,其包括多个字线以及用于替换所述多个字线之中的一个或更多个字线的一个或更多个冗余字线,且所述存储器适于响应于周期性输入的刷新命令而顺序地刷新所述多个字线、每当刷新命令被输入M次时刷新基于目标地址而选中的字线、以及每当刷新命令被输入N次时刷新一个或更多个冗余字线,其中M和N是自然数;以及存储器控制器,适于周期性地将刷新命令输入至存储器。
存储器可以包括:地址检测单元,其适于检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址。
在一个实施例中,一种存储器可以包括多个字线;一个或更多个字线,其适于替换所述多个字线之中的一个或更多个冗余字线;以及控制单元,其适于响应于周期性输入的刷新命令而顺序地刷新所述多个字线、以及每当刷新命令被输入N次时顺序地刷新一个或更多个冗余字线,其中,N是自然数。
存储器还可以包括:第一计数单元,其适于产生每当字线被刷新时改变的第一计数信息;以及第二计数单元,其适于产生每当冗余字线被刷新时改变的第二计数信息。
控制单元可以包括:冗余控制单元,其适于当第一计数信息等于故障地址时将冗余信号使能;刷新控制单元,其适于响应于刷新命令而将刷新信号使能,以及当刷新命令被输入N次时将冗余刷新信号使能;以及行控制单元,其适于响应于刷新信号来刷新基于第一计数信息而选中的字线,以及响应于冗余刷新信号来刷新基于第二计数信息而选中的冗余字线。
在一个实施例中,一种存储器可以包括:多个字线;一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;计数单元,其适于产生每当字线被刷新时改变的第一计数信息,以及产生每当冗余字线被改变时改变的第二计数信息;目标地址发生单元,其适于检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,以及产生与一个或更多个字线相对应的目标地址,所述一个或更多个字线相邻于与地址检测单元检测到的检测地址相对应的检测字线;以及控制单元,其适于响应于刷新命令来刷新基于第一计数信息而选中的字线、每当刷新命令被输入M次时刷新基于目标地址而选中的字线、以及每当刷新命令被输入N次时刷新基于第二计数信息而选中的冗余字线,其中M和N是自然数。
控制单元可以包括:刷新控制单元,其适于响应于刷新命令而将第一刷新信号使能、当刷新命令被输入M次时将第二刷新信号使能、以及当刷新命令被输入N次时将第三刷新信号使能;以及行控制单元,其适于响应于第一刷新信号来刷新基于第一计数信息而选中的字线、响应于第二刷新信号来刷新基于目标地址而选中的字线、以及响应于第三刷新信号来刷新基于第二计数信息而选中的冗余字线。
附图说明
图1是为了解释字线干扰而说明存储器中包括的单元阵列的一部分的图;
图2是为了解释目标刷新操作而说明存储器的一部分的图;
图3是根据本发明的一个实施例的存储器的配置;
图4是用于解释图3的存储器的刷新操作的波形图;
图5是用于解释图3的存储器的刷新操作的波形图;
图6是冗余控制单元382的配置图;
图7是用于解释根据本发明的另一个实施例的存储器的图;
图8是行控制单元383的配置图;
图9是根据本发明的另一个实施例的存储器的配置图;
图10是根据本发明的一个实施例的存储系统的配置。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而,本发明可以不同形式来实现,且不应当被解释为局限于本文提出的实施例。更确切地说,提供这些实施例使得本公开将是全面和完整的,且将本发明的范围充分传达给本领域的技术人员。在本公开中,相似的附图标记在本发明的各附图和实施例中表示相似的部件。
在本说明书中,高激活字线可以表示满足以下条件中的一个或更多个条件的字线:在预设的时间段期间,激活数量(即,字线被激活的次数)大于或等于参考数量;激活频率(即,字线被激活的频率)大于或等于参考频率。在下文中,正常刷新操作可以表示存储器顺序地刷新一些字线的操作,目标刷新操作可以表示存储器刷新与高激活字线相邻的一个或更多个字线的操作,冗余刷新操作可以表示存储器直接选择和刷新冗余字线,而与用于替换字线的冗余操作无关。
图2是为了解释目标刷新操作而说明存储器的一部分的图。
如在图2中所示,存储器可以包括地址计数单元210、目标地址发生单元220、刷新控制单元230、行控制单元240和单元阵列250。
单元阵列250可以包括:多个字线WL0至WLA,所述多个字线WL0至WLA与一个或更多个存储器单元MC耦接;以及多个冗余字线RWL0至RWLB,所述多个冗余字线RWL0至RWLB用于替换所述多个字线WL0至WLA之中的在操作中具有故障的字线。
当刷新命令REF被输入时,刷新控制单元230可以将第一刷新信号REF1使能一次或更多次,以及每当刷新命令REF被输入设定的次数时,可以将第二刷新信号REF2使能。例如,当刷新命令REF被输入时,刷新控制单元230可以将第一刷新信号REF1使能、对刷新命令REF被输入的次数进行计数、以及每当刷新命令REF被输入四次时将第二刷新命令REF使能。
地址计数单元210可以产生计数地址CNT_ADD,并且每当第一刷新信号REF1被使能时改变计数地址CNT_ADD的值。每当第一刷新信号REF1被使能时,地址计数单元210可以将计数地址CNT_ADD的值加一。为了将地址CNT_ADD的值加一,地址计数单元210可以改变地址CNT_ADD,使得在之前选中第K字线WLK的情况下,第K+1字线WLK+1被选中。
目标地址发生单元220可以通过参考与在设定的时间段期间在存储器中激活的字线有关的信息来检测高激活字线,并且储存高激活字线的地址。目标地址发生单元220可以利用储存的地址来产生与相邻于高激活字线的字线相对应的目标地址TAR_ADD。当第二刷新信号REF2被使能时,目标地址发生单元220可以输出目标地址TAR_ADD。目标地址TAR_ADD可以具有通过将高激活字线的地址加一或减一来获取的值。
行控制单元240可以在第一刷新信号REF1被使能时刷新与计数地址CNT_ADD对应的字线,以及在第二刷新信号REF2被使能时刷新与目标地址TAR_ADD对应的字线。
当刷新命令REF被输入时,存储器可以响应于第一刷新信号REF1而刷新与计数地址CNT_ADD对应的字线。由于计数地址CNT_ADD的值顺序地增大,所以可以顺序地刷新存储器中包括的多个字线WL0至WLM(正常刷新)。当刷新命令REF被输入设定的次数时,存储器可以响应于第二刷新信号REF2而刷新与目标地址TAR_ADD对应的字线(目标刷新)。这时,与目标地址TAR_ADD对应的字线可以包括一个或更多个相邻的字线。
所述多个字线WL0至WLA具有分配的地址。当高激活字线是字线WL0至WLA之一时,存储器可以利用所述地址来对与高激活字线相邻的字线执行目标刷新操作。然而,所述多个冗余字线RWL0至RWLB具有分配的地址。因而,当高激活字线是冗余字线RWL0至RWLB之一时,难以对与对应于高激活字线的冗余字线相邻的冗余字线执行目标刷新操作。
图3是根据本发明的一个实施例的存储器的配置。
如在图3中所示,存储器可以包括命令输入单元310、地址输入单元320、命令译码器330、第一计数单元340、第二计数单元350、地址检测单元360、目标地址发生单元370、控制单元380和单元阵列390。图3仅说明存储器中的与激活操作和刷新操作有关的部件,而未说明与本发明没有直接关系的、与诸如读取操作和写入操作的操作有关的部件。
将参见图3来描述存储器。
单元阵列390可以包括多个字线WL0至WLA以及多个冗余字线RWL0至RWLB,其中A和B是自然数。字线WL0至WLA和冗余字线RWL0至RWLB中的每个可以与一个或更多个存储器单元MC耦接。可以采用“WL0”至“WLA“的顺序来布置所述多个字线WL0至WLA,且在字线WLA之后可以采用“RWL0”至“RWLB”的顺序来布置所述多个冗余字线RWL0至RWLB。
命令输入单元310可以接收命令CMD,地址输入单元320可以接收地址ADD。命令CMD和地址ADD中的每个可以包括多比特信号。
命令译码器330可以对经由命令输入单元310输入的命令信号CMD进行译码,且产生激活命令ACT、刷新命令REF以及预充电命令PRE。当输入的命令信号CMD的组合指示激活命令ACT时,命令译码器330可以将激活命令ACT使能,当输入的命令信号CMD的组合指示刷新命令REF时,命令译码器330可以将刷新命令REF使能,以及当输入的命令信号CMD的组合指示预充电命令PRE时,命令译码器330可以将预充电命令PRE使能。此外,命令译码器330还可以通过对输入的命令信号CMD进行译码来产生读取命令和写入命令。由于读取命令和写入命令与本发明的存储器没有直接的关系,所以已省略了对其的详细说明和描述。
第一计数单元340可以产生第一计数信息CNT_ADD1,每当字线WL0至WLA被刷新时,第一计数信息CNT_ADD1的值改变。每当第一刷新信号REF1_ACT被使能时,第一计数单元340可以将第一计数信息CNT_ADD1的值加一。第一计数信息CNT_ADD1可以用作用于选择在正常刷新操作期间要执行刷新操作的字线的地址。当计数信息CNT_ADD1的值加一时,其可以表示在之前选中第K字线WLK的情况下,计数信息CNT_ADD1被改变为选择第K+1字线WLK+1。
第二计数单元350可以产生第二计数信息CNT_ADD2,每当冗余字线RWL0至RWLB被刷新时,第二计数信息CNT_ADD2的值改变。每当第三刷新信号REF3被使能时,第二计数单元350可以将第二计数信息CNT_ADD2的值加一。第二计数信息CNT_ADD2可以用作用于选择在冗余刷新操作期间要执行刷新操作的冗余字线的信息。当计数信息CNT_ADD2的值加一时,其可以表示在刚才选中第K冗余字线RWLK的情况下,计数信息CNT_ADD2被改变为选择第K+1冗余字线RWLK+1。
当检测到高激活字线或高激活地址时,地址检测单元360可以将检测信号DET使能,且输出高激活字线的地址HIGH_ADD。地址检测单元360可以将所述多个字线WL0至WLA之中的满足以下条件中的一个或更多个条件的字线检测作为高激活字线:激活数量大于或等于参考数量;激活频率大于或等于参考频率。
地址检测单元360可以接收激活命令ACT和输入地址IN_ADD、对在设定的时间段期间每个字线被激活的次数进行计数、将每个字线的激活数量与参考数量进行比较、以及检测在设定的时间段期间被激活了参考次数或更多次数的字线。此外,地址检测单元360可以储存每个字线在设定的时间段期间被激活的历史、将每个字线的激活频率与参考频率进行比较、以及检测在设定的时间段期间以参考频率或更高频率而被激活的字线。每个字线的历史可以包括指示在设定的时间段期间哪些字线已被激活的信息。地址检测单元360可以将通过上述方法中的一种或更多种方法检测到的字线确定作为高激活字线。作为参考,可以通过考虑存储器单元MC能够如何承受字线干扰来设置参考数量和参考频率。
例如,地址检测单元360可以将参考数量设置为10^5,且检测在设定的时间段期间具有大于或等于10^5的激活数量的字线。可替选地,地址检测单元360可以将参考频率设置为每五次激活操作的激活频率为两次,且检测在设定的时间段期间每五次激活操作被激活了两次或更多次的字线。作为参考,可以使用定时器将设定的时间段设置为与特定的时间相对应,或将设定的时间段设置为与激活命令ACT或刷新命令REF被输入设定次数的时间段相对应。
目标地址发生单元370可以在检测信号DET被使能时储存经由地址检测单元360输出的高激活地址的地址HIGH_ADD(以下,被称作为高激活地址),以及在目标刷新信号TRR被使能时产生目标地址TAR_ADD。目标地址TAR_ADD可以包括与高激活字线相邻的一个或更多个字线的地址。目标地址发生单元370可以在目标刷新信号TRR被使能时通过将储存的高激活地址HIGH_ADD的值加一或减一来产生目标地址TAR_ADD,以及在第二刷新信号REF2被使能时输出目标地址TAR_ADD。当高激活字线是第K字线WLK时,通过将高激活地址HIGH_ADD减一来获取的值可以与第K-1字线WLK-1相对应,且通过将高激活地址HIGH_ADD加一来获取的值可以与第K+1字线WLK+1相对应。
控制单元380可以响应于周期性输入的刷新命令REF来刷新通过第一计数信息CNT_ADD1选中的字线。当刷新命令REF被输入M次时,控制单元380可以刷新通过目标地址TAR_ADD选中的字线,以及当刷新命令REF被输入N次时,控制单元380可以刷新通过第二计数信息CNT_ADD2选中的冗余字线。由于第一计数信息CNT_ADD1响应于第一刷新信号REF1而顺序地增加,所以控制单元380可以响应于第一计数信息CNT_ADD1而顺序地刷新所述多个字线WL0至WLA。此外,由于第二计数信息CNT_ADD2响应于第三刷新信号REF3而顺序地增加,所以控制单元380可以响应于第二计数信息CNT_ADD2而顺序地刷新所述多个冗余字线RWL0至RWLB。
控制单元380可以包括刷新控制单元381、冗余控制单元382以及行控制单元383。刷新控制单元381可以响应于刷新命令REF而将第一刷新信号REF1使能、当刷新命令REF被输入M次时将第二刷新信号REF2使能、以及当刷新命令REF被输入N次时将第三刷新信号REF3使能。当刷新命令REF被输入M次时,刷新控制单元381可以在设置的时间段期间将目标刷新信号TRR使能。可以在用于刷新一个或更多个相邻的字线所需的时间期间将目标刷新信号TRR使能。刷新控制单元381可以对刷新命令REF计数。刷新控制单元381可以在刷新命令REF被计数M次时将第二刷新信号REF1使能,以及在刷新命令REF被计数N次时将第三刷新信号REF3使能。可以在开始输入刷新命令REF时或在刷新命令REF被输入了设定的次数之后开始对刷新命令REF的计数。
在本实施例中,M和N可以具有相同的值或不同的值。当M=4且N=5时,即,当M和N具有不同的值时,刷新控制单元381可以在刷新命令REF被输入四次时将第二刷新信号REF2使能,以及可以在刷新命令REF被输入五次时将第三刷新信号REF3使能。当第二刷新信号REF2或第三刷新信号REF3被使能时,刷新控制单元381可以将第一刷新信号REF1使能或可以不将第一刷新信号REF1使能。当第一刷新信号REF1和第二刷新信号REF2或第三刷新信号REF3被共同使能时,可以利用刷新命令REF将第一刷新信号REF1使能、然后将第二刷新信号REF2或第三刷新信号REF3使能。
当第二刷新信号REF2和第三刷新信号REF3被共同使能时,刷新控制单元381可以将第二刷新信号REF2使能、然后将第三刷新信号REF3使能。例如,当M=4且N=4时,即,当M和N具有相同的值时,刷新控制单元381可以在刷新命令REF被输入四次时将第二刷新信号REF2和第三刷新信号REF3顺序地使能。可替选地,刷新控制单元381可以将第二刷新信号REF2和第三刷新信号REF3使能为使得第二刷新信号REF2和第三刷新信号REF3不互相重叠。例如,刷新控制单元381可以从一开始对刷新命令REF计数以确定第二刷新信号REF2被使能的时间。然后,刷新控制单元381可以在刷新命令REF被输入两次之后对刷新命令REF计数,以及确定第三刷新命令REF3被使能的时间。在这种情况下,可以在刷新命令被输入4*X次时将第二刷新信号REF2使能,以及可以在刷新命令被输入(4*X+2)次时将第三信号REF3使能,其中,X是自然数。
第一刷新信号REF1至第三刷新信号REF3被使能的顺序可以根据电路设计而不同。
通常,两条字线与特定的字线相邻。当由“WLK”表示特定的字线时,相邻的字线可以由“WLK-1”和“WLK+1”表示。因而,当刷新命令REF被输入M次时,刷新控制单元381可以将第二刷新信号REF2使能两次。目标地址发生单元370可以在第二刷新信号REF2第一次使能时产生与字线WLK-1相对应的地址,以及在第二刷新信号REF2第二次使能时产生与字线WLK+1相对应的地址。产生地址的顺序可以根据电路设计而不同。
冗余控制单元382可以储存故障地址。当第一计数信息CNT_ADD1或从地址输入单元320输出的输入地址IN_ADD与储存的故障地址相同时,冗余控制单元382可以执行冗余操作以选择替换与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线的冗余字线。当激活命令ACT被使能时,冗余控制单元382可以将输入地址IN_ADD与储存的故障地址比较,并且产生与替换对应于输入地址IN_ADD的字线的冗余字线相对应的冗余信息RED<0:B>。此外,当第一刷新信号REF1被使能时,冗余控制单元382可以将第一计数信息CNT_ADD1与储存的故障地址比较,并且产生与替换对应于第一计数信息CNT_ADD1的字线的冗余字线相对应的冗余信息RED<0:B>。当与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线被替换时,冗余控制单元382可以将冗余信号RED_EN使能。将参照图6详细描述冗余控制单元382。
行控制单元383可以执行用于字线的激活操作或刷新操作。行控制单元383可以在激活命令ACT被使能时激活与输入地址IN_ADD相对应的字线,以及在冗余信号RED_EN被使能时激活与冗余信息RED<0:B>相对应的冗余字线。当预充电命令PRE被使能时,行控制单元383可以对激活的字线预充电。
行控制单元383可以在第一刷新信号REF1被使能时刷新与第一计数信息CNT_ADD1相对应的字线,以及在冗余信号RED_EN被使能时刷新与冗余信息RED<0:B>相对应的冗余字线。当第二刷新信号REF2被使能时,行控制单元383可以刷新与目标地址TAR_ADD相对应的字线。当第三刷新信号REF3被使能时,行控制单元383可以刷新与第二计数信息CNT_ADD2相对应的冗余字线。
存储器可以对冗余字线以及与高激活字线相邻的字线执行额外的刷新操作,从而防止由于字线干扰而出现的错误。
图4是用于解释图3的存储器的刷新操作的波形图。图4说明了M和N是4(M=N=4)且第二刷新信号REF2和第三刷新信号REF3被共同使能的情况。每当刷新命令REF被使能时,第一刷新信号REF1可以被使能两次,以及当刷新命令REF第四次输入时,第一刷新信号REF1可以不被使能。每当刷新命令REF被输入四次时,第二刷新信号REF2可以被使能两次,以及每当刷新命令REF被输入四次时,第三刷新信号REF3可以被使能一次。
首先,当刷新命令REF第一次被使能时,第一刷新信号REF1可以被使能两次,并且与第一计数信息CNT_ADD1相对应的字线可以被刷新。这时,当第K字线响应于第一次使能的第一刷新信号REF1而被刷新时,第K+1字线可以响应于第二次使能的第一刷新信号REF1而被刷新。即使在刷新命令REF第二次和第三次使能时,也可以按照与上述相似的方式来顺序地刷新字线。
当刷新命令REF第四次使能时,第二刷新信号REF2可以被使能两次,第三刷新信号REF3可以被使能一次。当高激活字线是第L字线时,第L-1字线可以响应于第一次使能的第二刷新信号REF2而被刷新,以及第L+1字线可以响应于第二次使能的第二刷新信号REF2而被刷新。当第三刷新信号REF3被使能时,与第二计数信息CNT_ADD2相对应的冗余字线可以被使能。
图5是用于解释图3的存储器的刷新操作的波形图。图5说明了M和N是4(M=N=4)、且第二刷新信号REF2和第三刷新信号REF3单独被使能的情况。当刷新命令REF被输入(2*X-1)次时,第一刷新信号REF1可以被使能两次,其中X是自然数。在这种情况下,当刷新命令REF被输入4*X次时,第一刷新信号REF1可以不被使能,但当刷新命令REF被输入(4*X-2)次时,第一刷新信号REF1被使能一次。当刷新命令REF被输入4*X次时,第二刷新信号REF2可以被使能两次,以及当刷新命令REF被输入(4*X-2)次时,第三刷新信号REF3可以被使能一次。
当刷新命令REF第一次使能时,第一刷新信号REF1可以被使能两次,以及与第一计数信息CNT_ADD1相对应的字线可以被刷新。这时,当第K字线响应于第一次使能的第一刷新信号REF1而被刷新时,第K+1字线可以响应于第二次使能的第一刷新信号REF1而被刷新。当刷新命令REF第三次使能时,可以按照与上述相似的方式来顺序地刷新字线。
当刷新命令REF被使能两次时,第一刷新信号REF1可以被使能一次,以及第三刷新信号REF3可以被使能一次。这时,第K+2字线可以响应于第一刷新信号REF1而被刷新,以及第一冗余字线可以响应于第三刷新信号REF3而被刷新。
当刷新命令REF第四次使能时,第二刷新信号REF2可以被使能两次。当高激活字线是第L字线时,第L-1字线可以响应于第一次使能的第二刷新信号REF2而被刷新,以及第L+1字线可以响应于第二次使能的第二刷新信号REF2而被刷新。
可以通过改变电路设计而采用各种方式来设置存储器刷新字线的顺序,存储器响应于刷新命令REF而执行正常刷新操作、目标刷新操作、冗余刷新操作中的一种或更多种的顺序,以及与一个刷新命令相对应的刷新操作的数量。
图6是冗余控制单元382的配置图。
如在图6中所示,行控制单元382可以包括一个或更多个地址储存单元610_0至610_B、一个或更多个地址比较单元620_0至620_B、冗余信号发生单元630、以及目标冗余使能信号发生单元640。一个或更多个地址储存单元610_0至610_B可以分别与一个或更多个冗余字线RWL0至RWLB相对应。
将参见图6描述冗余控制单元382。
一个或更多个地址储存单元610_0至610_B可以储存经由测试而检测到的故障地址,所述测试是之前在存储器的制造工艺期间等执行的。故障地址可以指示由于某些原因而不能使用的字线。地址储存单元610_0至610_B可以输出储存的值STO_0至STO_B。
一个或更多个地址比较单元620_0至620_B可以输出结果RED<0>至RED<B>,其中,当激活命令ACT被使能时,可以通过将输入地址IN_ADD分别与对应的地址储存单元的输出进行比较来获得所述结果RED<0>至RED<B>,而当第一刷新信号REF1被使能时,可以通过将第一计数信息CNT_ADD1分别与对应的地址储存单元的输出进行比较来获得所述结果RED<0>至RED<B>。地址比较单元的输出RED<0>至RED<B>可以与冗余信息RED<0:B>的相应比特相对应。
当输入地址IN_ADD或第一计数信息CNT_ADD1等于对应的地址储存单元的输出时,地址比较单元620_0至620_B可以将对应的比特使能。因而,与冗余信息RED<0:B>的使能比特相对应的冗余字线可以替换与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线。
冗余信号发生单元630可以产生冗余信号RED_EN,所述冗余信号RED_EN指示与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线是否已被替换。当冗余信号RED_EN被使能时,其可以指示与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线已被替换,以及当冗余信号RED_EN未被使能时,其可以指示与输入地址IN_ADD或第一计数信息CNT_ADD1相对应的字线未被替换。冗余信号发生单元630可以在冗余信息RED<0:B>中的全部比特都被禁止时将冗余信号RED_EN禁止,以及在冗余信息RED<0:B>的比特中的一个或更多个被使能时将冗余信号RED_EN使能。
当一个或更多个地址储存单元610_0至610_B之中的设定数量的地址储存单元储存故障地址时,目标冗余使能信号发生单元640可以将目标冗余使能信号TRR_RED_EN使能。储存故障地址的地址储存单元的数量可以在存储器的制造工艺期间被计数,然后被储存在目标冗余使能信号发生单元640中,或可以响应于由一个或更多个地址储存单元610_0至610_B输出的使用信号USE_0至USE_B而被计数。一个或更多个地址储存单元610_0至610_B可以在其中储存有故障地址时将对应的使用信号使能。当故障地址被储存在地址储存单元610_0至610_B中的一半以上的地址储存单元中时,目标地址使能信号640可以将目标冗余使能信号TRR_RED_EN使能。以下将参照图7来描述产生目标冗余使能信号TRR_RED_EN的原因。
图7是用于解释根据本发明的另一个实施例的存储器的图。图7说明单元阵列390的一部分。如在图7中所示,单元阵列390可以包括多个字线WL0至WLA以及一个或更多个冗余字线RWL0至RWL7。为了更简单的描述,省略存储器单元MC的说明。
图3的存储器可以仅在目标冗余使能信号TRR_RED_EN被使能时对冗余字线执行刷新操作。因而,当产生目标冗余使能信号TRR_RED_EN时,图3的冗余控制单元382可以将目标冗余使能信号TRR_RED_EN使能,其中,一个或更多个冗余字线RWL0至RWLB之中的设定数量的冗余字线被使用。刷新控制单元381可以仅在目标冗余使能信号TRR_RED_EN被使能时在每当刷新命令REF被输入N次时将第三刷新信号REF3使能。
图3的存储器可以首先使用奇数编号的冗余字线RWL0、RWL2、…、RWL6,然后使用偶数编号的冗余字线RWL1、RWL3、…、RWL7。相反,图3的存储器可以首先使用偶数编号的冗余字线,然后使用奇数编号的冗余字线。以下的描述将着重于首先使用单元阵列390中的偶数编号的冗余字线RWL1、RWL3、RWL5和RWL7、然后使用奇数编号的冗余字线RWL0、RWL2、RWL4和RWL6的情况。
(1)当使用的冗余字线的数量等于或小于一半时(A)
例如,当在偶数编号的冗余字线之中使用冗余字线RWL1、RWL3和RWL5时,与冗余字线RWL1、RWL3和RWL5相邻的冗余字线RWL0、RWL2、RWL4和RWL6未被使用。因而,即使存储器执行大量的激活操作,也不太可能在使用的冗余字线中出现字线干扰。因此,不需要独立地刷新冗余字线。目标冗余使能信号发生单元640可以将目标冗余使能信号TRR_RED_EN禁止。
(2)当使用的冗余字线的数量大于或等于一半时(B)
例如,当所有的偶数编号的冗余字线RWL1、RWL3、RWL5和RWL7都被使用、并且奇数编号的冗余字线之中的冗余字线RWL0、RWL2和RWL4被使用时,与冗余字线RWL0至RWL7相邻的冗余字线被使用。因而,当用于特定的冗余字线的激活操作的数量增加时,可能在相邻的冗余字线中出现字线干扰。在这种情况下,需要刷新冗余字线。因而,目标冗余使能信号发生单元640可以将目标冗余使能信号TRR_RED_EN使能。
然而,即使当使用相同数量的冗余字线时,是否需要刷新冗余字线也可以根据冗余字线的布置或冗余字线的使用顺序而不同。即,即使当超过一半的冗余字线被使用时,也可以不刷新冗余字线。因而,目标冗余使能信号发生单元640将目标冗余使能信号TRR_RED_EN使能的条件可以根据电路设计而不同。
存储器可以对冗余字线以及与高激活字线相邻的字线执行额外的刷新操作,从而防止由于字线干扰而出现的错误。具体地,存储器可以仅当可能在冗余字线中出现字线干扰时额外地刷新冗余字线,从而将刷新电流最小化。
图8是行控制单元383的配置图。
如在图8中所示,行控制单元383可以包括地址选择单元810和字线控制单元820。
将参见图8描述行控制单元383。
当激活命令ACT被使能时,地址选择单元810可以选择输入地址IN_ADD以及输出选中的地址SEL_ADD。当第一刷新命令REF1被使能时,地址选择单元810可以选择第一计数信息CNT_ADD1并且输出选中的地址SEL_ADD,以及当第二刷新命令REF2被使能时,地址选择单元810可以选择目标地址TAR_ADD并且输出选中的地址SEL_ADD。
字线控制单元820可以在激活命令ACT被使能时激活与选中的地址SEL_ADD对应的字线,以及在冗余信号RED_EN被使能时激活与冗余信息RED<0:B>对应的冗余字线。当预充电命令PRE被使能时,字线控制单元820可以对激活的字线预充电。
当第一刷新信号REF1被使能时,字线控制单元820可以刷新与选中的地址SEL_ADD对应的字线。在这种情况下,当冗余信号RED_EN被使能时,字线控制单元820可以刷新与冗余信息RED<0:B>对应的冗余字线。当第二刷新信号REF2被使能时,字线控制单元820可以刷新与选中的地址SEL_ADD对应的字线。当第三刷新信号REF3被使能时,字线控制单元820可以刷新与第二计数信息CNT_ADD2对应的冗余字线。
图9是根据本发明的另一个实施例的存储器的配置图。
如在图9中所示,存储器可以包括命令输入单元910、地址输入单元920、命令译码器930、第一计数单元940、第二计数单元950、控制单元960和单元阵列970。图9仅说明了存储器中的与激活操作和刷新操作相关的部件,而未说明与本发明没有直接关系、与诸如读取操作和写入操作的操作相关的部件。
将参见图9描述存储器。
在图9的部件之中,命令输入单元910、地址输入单元920、命令译码器930和单元阵列970可以采用与图3的命令输入单元310、地址输入单元320、命令译码器330以及单元阵列390相同的方式来配置。
第一计数单元940可以产生第一计数信息CNT_ADD1,每当字线WL0至WLA被刷新时,第一计数信息CNT_ADD1的值改变。每当刷新信号REF_ACT被使能时,第一计数单元940可以将第一计数信息CNT_ADD1的值加一。第一计数信息CNT_ADD1可以用作用于选择在正常刷新操作期间要执行刷新操作的字线的地址。当第一计数单元910将计数信息的值加一时,其可以表示第一计数单元910改变计数信息CNT_ADD1,使得当之前选中第K字线WLK时,第K+1字线WLK+1被选中。
第二计数单元950可以产生第二计数信息CNT_ADD2,每当冗余字线RWL0至RWLB被刷新时,第二计数信息CNT_ADD2的值改变。每当冗余刷新信号RED_REF被使能时,第二计数单元950可以将第二计数信息CNT_ADD2的值加一。第二计数信息CNT_ADD2可以用作用于选择在冗余刷新操作期间要执行刷新操作的冗余字线的信息。当第二计数单元950将计数信息CNT_ADD2的值加一时,其可以表示第二计数单元950改变计数信息CNT_ADD2,使得当之前选中第K冗余字线RWLK时,第K+1冗余字线RWLK+1被选中。
控制单元960可以响应于周期性输入的刷新命令而刷新经由第一计数信息CNT_ADD1选中的字线,以及当刷新命令REF被输入N次时刷新经由第二计数信息CNT_ADD2选中的冗余字线。由于第一计数信息CNT_ADD1响应于刷新信号REF_ACT而顺序地增加,所以控制单元960可以响应于第一计数信息CNT_ADD1而顺序地刷新多个字线WL0至WLA。此外,由于第二计数信息CNT_ADD2响应于冗余刷新信号RED_REF而顺序地增加,所以控制单元960可以响应于第二计数信息CNT_ADD2而顺序地刷新多个冗余字线RWL0至RWLB。
控制单元960可以包括刷新控制单元961、冗余控制单元962以及行控制单元963。刷新控制单元961可以响应于刷新命令REF而将刷新信号REF_ACT使能,以及当刷新命令REF被输入N次时将冗余刷新信号RED_REF使能。可以采用与参照图3和图6所描述的相同方式来配置冗余控制单元962。
行控制单元963可以对字线执行激活操作或刷新操作。当激活命令ACT被使能时,行控制单元963可以激活与输入地址IN_ADD对应的字线。在这种情况下,当冗余信号RED_EN被使能时,行控制单元963可以激活与冗余信息RED<0:B>对应的冗余字线。当预充电命令PRE被使能时,行控制单元963可以对激活的字线预充电。
行控制单元963可以在刷新信号REF_ACT被使能时刷新与第一计数信息CNT_ADD1对应的字线,以及在冗余信号RED_EN被使能时刷新与冗余信息RED<0:B>对应的冗余字线。当冗余刷新信号RED_REF被使能时,行控制单元963可以刷新与第二计数信息CNT_ADD2对应的冗余字线。
当刷新命令REF被输入时,存储器可以将刷新信号REF_ACT使能以执行正常刷新操作。在这种情况下,每当刷新命令REF被输入N次时,存储器可以将冗余刷新信号RED_REF使能以刷新冗余字线。可以经由第二计数信息CNT_ADD2来选择要被刷新的冗余字线。
存储器可以额外地刷新冗余字线,从而防止由于字线干扰而出现的错误。具体地,由于仅当可能在冗余字线中出现字线干扰时才额外地刷新冗余字线,所以刷新电流可以被最小化。
图10是根据本发明的一个实施例的存储系统的配置。
如在图10中所示,存储系统可以包括存储器1010和存储器控制器1020。
存储器控制器1020可以将命令CMD和地址ADD施加至存储器1010以控制存储器1010的操作,以及在读取操作或写入操作期间与存储器1010交换数据DATA。存储器控制器1020可以发送命令CMD以将激活命令ACT、预充电命令PRE或刷新命令REF输入至存储器1010。当输入激活命令ACT时,存储器控制器1020可以发送用于选择要在存储器1010中激活的单元块和字线的地址ADD。存储器控制器1020可以将刷新命令REF周期地发送至存储器1010。
存储器1010可以包括参照图3、图7和图9所描述的存储器之一。存储器1010可以检测高激活字线的地址。存储器1010可以检测并且储存高激活字线的地址,以及在目标刷新操作期间产生目标地址。当刷新命令REF被输入时,存储器1010可以执行正常刷新操作。在这种情况下,存储器可以在刷新命令REF被输入M次时执行目标刷新操作,以及在刷新命令REF被输入N次时执行冗余刷新操作。作为参考,存储器1010的用以执行上述刷新操作的配置和操作可以与参照图3至图9所描述的相同。
存储系统可以对冗余字线以及与高激活字线相邻的字线执行额外的刷新操作,从而防止由于字线干扰而出现的错误。
根据本发明的实施例,存储器和存储系统可以对与高激活字线相邻的字线执行目标刷新操作,从而防止储存在与这种相邻字线耦接的存储器单元中的数据损坏。
此外,存储器和存储系统可以防止储存在与冗余字线耦接的存储器单元中的数据的损坏。
尽管已出于说明性目的描述了各种实施例,但对于本领域的技术人员将清楚的是,在不脱离如所附权利要求中限定的本发明的精神和范围的情况下,可以作出各种变化和修改。
通过以上实施例可以看出,本申请提供了以下的技术方案。
技术方案1.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;
目标地址发生单元,其适于利用储存的地址来产生一个或更多个目标地址;以及
控制单元,其适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线、当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及每当所述刷新命令被输入N次时刷新所述一个或更多个冗余字线,其中,M和N是自然数。
技术方案2.如技术方案1所述的存储器,还包括:
地址检测单元,其适于检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,
其中,所述目标地址发生单元将所述地址检测单元检测到的检测地址储存作为所述储存的地址,并且所述一个或更多个目标地址与一个或更多个字线相对应,所述一个或更多个字线与对应于所述检测地址的检测字线相邻。
技术方案3.如技术方案1所述的存储器,还包括:
第一计数单元,其适于产生每当字线被刷新时改变的第一计数信息;以及
第二计数单元,其适于产生每当冗余字线被刷新时改变的第二计数信息。
技术方案4.如技术方案3所述的存储器,其中,所述控制单元响应于所述刷新命令来刷新基于所述第一计数信息而选中的字线、当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线。
技术方案5.如技术方案4所述的存储器,其中,所述控制单元包括:
刷新控制单元,其适于:响应于所述刷新命令而将第一刷新信号使能、当所述刷新命令被输入M次时将第二刷新信号使能、以及当所述刷新命令被输入N次时将第三刷新信号使能;以及
行控制单元,其适于响应于所述第一刷新信号来刷新基于所述第一计数信息而选中的字线、响应于所述第二刷新信号来刷新基于所述目标地址而选中的字线、以及响应于所述第三刷新信号来刷新基于所述第二计数信息而选中的冗余字线。
技术方案6.如技术方案5所述的存储器,其中,所述第一计数单元通过响应于所述第一刷新信号而执行计数来产生所述第一计数信息,以及
所述第二计数单元通过响应于所述第三刷新信号而执行计数来产生所述第二计数信息。
技术方案7.如技术方案5所述的存储器,其中,所述控制单元还包括:
冗余控制单元,其适于:储存故障地址,以及当所述第一计数信息等于所述故障地址时将冗余信号使能并且输出与所述一个或更多个冗余字线中的一个对应的冗余信息,
其中,所述行控制单元包括:
地址选择单元,其适于:响应于所述第一刷新信号而选择所述第一计数信息,以及响应于所述第二刷新信号而选择所述目标地址;以及
字线控制单元,其适于:当所述第一刷新信号或所述第二刷新信号被使能时刷新与所述地址选择单元的输出相对应的字线、当所述冗余信号被使能时刷新与所述冗余信息相对应的冗余字线、以及当所述第三刷新信号被使能时刷新与所述第二计数信息相对应的冗余字线。
技术方案8.如技术方案7所述的存储器,其中,当输入地址等于所述故障地址时,所述冗余控制单元响应于激活命令而将所述冗余信号使能并且输出所述冗余信息,
其中,所述字线控制单元响应于所述激活命令而激活与所述输入地址相对应的字线,以及响应于所述冗余信号而激活与所述冗余信息相对应的冗余字线。
技术方案9.如技术方案4所述的存储器,其中,当在所述一个或更多个冗余字线之中使用了设定数量或更多数量的冗余字线时,所述控制单元在所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线。
技术方案10.如技术方案9所述的存储器,其中,所述控制单元包括:
冗余控制单元,其适于:储存故障地址、当所述第一计数信息等于储存的故障地址之一时将冗余信号使能并且输出与所述冗余字线之一相对应的冗余信息、以及当储存的所述故障地址的数量是设定数量或更多数量时,将目标冗余使能信号使能;
刷新控制单元,其适于:响应于所述刷新命令而将第一刷新信号使能、当所述刷新命令被输入M次时将第二刷新信号使能、以及当所述刷新命令被输入N次时响应于所述目标冗余使能信号而将第三刷新信号使能;以及
行控制单元,其适于:响应于所述第一刷新信号来刷新基于所述第一计数信息而选中的字线、响应于所述第二刷新信号来刷新基于所述目标地址而选中的字线、以及响应于所述第三刷新信号来刷新基于所述第二计数信息而选中的冗余字线。
技术方案11.如技术方案10所述的存储器,其中,所述冗余控制单元包括:
一个或更多个地址储存单元,其适于储存所述故障地址以及在储存所述故障地址时产生使用信号;
一个或更多个地址比较单元,其适于将储存的所述故障地址与所述第一计数信息比较以输出所述冗余信息;
冗余信号发生单元,其适于响应于所述冗余信息而产生所述冗余信号;以及
目标冗余使能信号发生单元,其适于响应于所述使用信号而产生所述目标冗余使能信号。
技术方案12.如技术方案10所述的存储器,其中,所述冗余控制单元包括:
第一地址储存单元,其与布置在第奇数编号位置处的冗余字线相对应;以及
第二地址储存单元,其与布置在第偶数编号位置处的冗余字线相对应,
在所述第一地址储存单元和所述第二地址储存单元之中首先使用所述第一地址储存单元的情况下,当所有的第一地址储存单元都储存所述故障地址时,所述冗余控制单元将所述目标冗余使能信号使能,
在所述第一地址储存单元和所述第二地址储存单元之中首先使用所述第二地址储存单元的情况下,当所有的第二地址储存单元都储存所述故障地址时,所述冗余控制单元将所述目标冗余使能信号使能,
在所有的第一地址储存单元都储存所述故障地址之后,故障地址被储存在所述第二地址储存单元中。
技术方案13.一种存储系统,包括:
存储器,所述存储器包括:多个字线;以及一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线,并且所述存储器适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线、每当所述刷新命令被输入M次时刷新基于目标地址而选中的字线,以及每当所述刷新命令被输入N次时顺序地刷新所述一个或更多个冗余字线,其中,M和N是自然数;以及
存储器控制器,其适于将所述刷新命令周期性地输入至所述存储器。
技术方案14.如技术方案13所述的存储系统,其中,所述存储器包括:
地址检测单元,其适于:检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,以及产生与一个或更多个字线相对应的目标地址,所述一个或更多个字线相邻于与所述地址检测单元检测到的地址相对应的检测字线。
技术方案15.如技术方案13所述的存储系统,其中,所述存储器产生每当字线被刷新时改变的第一计数信息,以及产生每当冗余字线被刷新时改变的第二计数信息,以及
所述存储器响应于所述刷新命令来刷新基于所述第一计数信息而选中的字线、当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线。
技术方案16.如技术方案13所述的存储系统,其中,当在所述一个或更多个冗余字线之中使用了设定数量或更多数量的冗余字线时,每当所述刷新命令被输入N次时,所述存储器顺序地刷新所述一个或更多个冗余字线。
技术方案17.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;以及
控制单元,其适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线,以及每当所述刷新命令被输入N次时刷新所述一个或更多个冗余字线,其中,N是自然数。
技术方案18.如技术方案17所述的存储器,还包括:
第一计数单元,其适于产生每当字线被刷新时改变的第一计数信息;以及
第二计数单元,其适于产生每当冗余字线被刷新时改变的第二计数信息。
技术方案19.如技术方案18所述的存储器,其中,所述控制单元响应于所述刷新命令来刷新基于所述第一计数信息而选中的字线,以及当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线。
技术方案20.如技术方案18所述的存储器,其中,所述控制单元包括:
冗余控制单元,其适于:当所述第一计数信息等于故障地址时将冗余信号使能;
刷新控制单元,其适于:响应于所述刷新命令而将刷新信号使能,以及当所述刷新命令被输入N次时将冗余刷新信号使能;以及
行控制单元,其适于:响应于所述刷新信号来刷新基于所述第一计数信息而选中的字线,以及响应于所述冗余刷新信号来刷新基于所述第二计数信息而选中的冗余字线。
技术方案21.如技术方案20所述的存储器,其中,所述第一计数单元通过响应于所述刷新信号而执行计数来产生所述第一计数信息,以及
所述第二计数单元通过响应于所述冗余刷新信号而执行计数来产生所述第二计数信息。
技术方案22.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;
计数单元,其适于:产生每当字线被刷新时改变的第一计数信息,以及产生每当冗余字线被改变时改变的第二计数信息;
目标地址发生单元,其适于:检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,以及产生与一个或更多个字线相对应的目标地址,所述一个或更多个字线相邻于与地址检测单元检测到的检测地址相对应的检测字线;以及
控制单元,其适于:响应于刷新命令来刷新基于所述第一计数信息而选中的字线、每当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及每当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线,其中,M和N是自然数。
技术方案23.如技术方案22所述的存储器,其中,所述控制单元包括:
刷新控制单元,其适于:响应于所述刷新命令而将第一刷新信号使能、当所述刷新命令被输入M次时将第二刷新信号使能、以及当所述刷新命令被输入N次时将第三刷新信号使能;以及
行控制单元,其适于:响应于所述第一刷新信号来刷新基于所述第一计数信息而选中的字线、响应于所述第二刷新信号来刷新基于所述目标地址而选中的字线、以及响应于所述第三刷新信号来刷新基于所述第二计数信息而选中的冗余字线。
技术方案24.如技术方案22所述的存储器,其中,所述计数单元通过响应于所述第一刷新信号而执行计数来产生所述第一计数信息,以及通过响应于所述第三刷新信号而执行计数来产生所述第二计数信息。
技术方案25.如技术方案1所述的存储器,还包括:
一个或更多个地址储存单元,其与所述一个或更多个冗余字线相对应,
其中,每当所述刷新命令被输入N次时,所述控制单元顺序地刷新所述一个或更多个冗余字线,其中,所述一个或更多个故障地址储存单元之中的设定数量或更多数量的地址储存单元储存故障地址。
Claims (10)
1.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;
目标地址发生单元,其适于利用储存的地址来产生一个或更多个目标地址;以及
控制单元,其适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线、当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及每当所述刷新命令被输入N次时刷新所述一个或更多个冗余字线,其中,M和N是自然数。
2.如权利要求1所述的存储器,还包括:
地址检测单元,其适于检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,
其中,所述目标地址发生单元将所述地址检测单元检测到的检测地址储存作为所述储存的地址,并且所述一个或更多个目标地址与一个或更多个字线相对应,所述一个或更多个字线与对应于所述检测地址的检测字线相邻。
3.如权利要求1所述的存储器,还包括:
第一计数单元,其适于产生每当字线被刷新时改变的第一计数信息;以及
第二计数单元,其适于产生每当冗余字线被刷新时改变的第二计数信息。
4.如权利要求3所述的存储器,其中,所述控制单元响应于所述刷新命令来刷新基于所述第一计数信息而选中的字线、当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线。
5.如权利要求4所述的存储器,其中,所述控制单元包括:
刷新控制单元,其适于:响应于所述刷新命令而将第一刷新信号使能、当所述刷新命令被输入M次时将第二刷新信号使能、以及当所述刷新命令被输入N次时将第三刷新信号使能;以及
行控制单元,其适于响应于所述第一刷新信号来刷新基于所述第一计数信息而选中的字线、响应于所述第二刷新信号来刷新基于所述目标地址而选中的字线、以及响应于所述第三刷新信号来刷新基于所述第二计数信息而选中的冗余字线。
6.如权利要求5所述的存储器,其中,所述第一计数单元通过响应于所述第一刷新信号而执行计数来产生所述第一计数信息,以及
所述第二计数单元通过响应于所述第三刷新信号而执行计数来产生所述第二计数信息。
7.如权利要求5所述的存储器,其中,所述控制单元还包括:
冗余控制单元,其适于:储存故障地址,以及当所述第一计数信息等于所述故障地址时将冗余信号使能并且输出与所述一个或更多个冗余字线中的一个对应的冗余信息,
其中,所述行控制单元包括:
地址选择单元,其适于:响应于所述第一刷新信号而选择所述第一计数信息,以及响应于所述第二刷新信号而选择所述目标地址;以及
字线控制单元,其适于:当所述第一刷新信号或所述第二刷新信号被使能时刷新与所述地址选择单元的输出相对应的字线、当所述冗余信号被使能时刷新与所述冗余信息相对应的冗余字线、以及当所述第三刷新信号被使能时刷新与所述第二计数信息相对应的冗余字线。
8.一种存储系统,包括:
存储器,所述存储器包括:多个字线;以及一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线,并且所述存储器适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线、每当所述刷新命令被输入M次时刷新基于目标地址而选中的字线,以及每当所述刷新命令被输入N次时顺序地刷新所述一个或更多个冗余字线,其中,M和N是自然数;以及
存储器控制器,其适于将所述刷新命令周期性地输入至所述存储器。
9.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;以及
控制单元,其适于:响应于周期性输入的刷新命令而顺序地刷新所述多个字线,以及每当所述刷新命令被输入N次时刷新所述一个或更多个冗余字线,其中,N是自然数。
10.一种存储器,包括:
多个字线;
一个或更多个冗余字线,其适于替换所述多个字线之中的一个或更多个字线;
计数单元,其适于:产生每当字线被刷新时改变的第一计数信息,以及产生每当冗余字线被改变时改变的第二计数信息;
目标地址发生单元,其适于:检测所述多个字线之中的被激活设定次数或更多次数的字线的地址、或者以设定频率或更高频率而被激活的字线的地址,以及产生与一个或更多个字线相对应的目标地址,所述一个或更多个字线相邻于与地址检测单元检测到的检测地址相对应的检测字线;以及
控制单元,其适于:响应于刷新命令来刷新基于所述第一计数信息而选中的字线、每当所述刷新命令被输入M次时刷新基于所述目标地址而选中的字线、以及每当所述刷新命令被输入N次时刷新基于所述第二计数信息而选中的冗余字线,其中,M和N是自然数。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106356101A (zh) * | 2015-07-13 | 2017-01-25 | 爱思开海力士有限公司 | 半导体器件和包括其的半导体系统 |
CN106816180A (zh) * | 2015-11-27 | 2017-06-09 | 爱思开海力士有限公司 | 存储器件及其操作方法 |
CN108231107A (zh) * | 2016-12-14 | 2018-06-29 | 爱思开海力士有限公司 | 半导体器件 |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
KR101976452B1 (ko) * | 2013-04-22 | 2019-05-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
KR102168115B1 (ko) * | 2014-01-21 | 2020-10-20 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー, インク. | 半導体装置 |
KR20160011483A (ko) * | 2014-07-22 | 2016-02-01 | 에스케이하이닉스 주식회사 | 메모리 장치 |
KR20160069213A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US9535787B2 (en) * | 2015-02-12 | 2017-01-03 | International Business Machines Corporation | Dynamic cache row fail accumulation due to catastrophic failure |
KR102399475B1 (ko) * | 2015-12-28 | 2022-05-18 | 삼성전자주식회사 | 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치 |
US9478316B1 (en) | 2016-01-08 | 2016-10-25 | SK Hynix Inc. | Memory device |
KR102419535B1 (ko) | 2016-03-18 | 2022-07-13 | 에스케이하이닉스 주식회사 | 메모리 장치 |
JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー, インク. | 半導体装置 |
JP6924524B2 (ja) * | 2016-04-08 | 2021-08-25 | ウルトラメモリ株式会社 | 半導体記憶装置 |
KR102436992B1 (ko) * | 2016-09-21 | 2022-08-29 | 에스케이하이닉스 주식회사 | 리프레시 제어 장치 |
US9799391B1 (en) * | 2016-11-21 | 2017-10-24 | Nanya Technology Corporation | Dram circuit, redundant refresh circuit and refresh method |
US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
WO2019222960A1 (en) | 2018-05-24 | 2019-11-28 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
CN113168861B (zh) | 2018-12-03 | 2024-05-14 | 美光科技公司 | 执行行锤刷新操作的半导体装置 |
CN117198356A (zh) | 2018-12-21 | 2023-12-08 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
TWI700694B (zh) * | 2019-06-10 | 2020-08-01 | 華邦電子股份有限公司 | 記憶體裝置及其列干擾更新方法 |
US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
US10930336B1 (en) | 2019-07-31 | 2021-02-23 | Winbond Electronics Corp. | Memory device and row-hammer refresh method thereof |
US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
CN115995246A (zh) * | 2021-10-18 | 2023-04-21 | 长鑫存储技术有限公司 | 刷新电路、刷新方法及半导体存储器 |
US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060098504A1 (en) * | 2003-08-28 | 2006-05-11 | Fujitsu Limited | Semiconductor memory |
CN103426465A (zh) * | 2013-08-26 | 2013-12-04 | 郑君 | 存储器比较刷新电路模块 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100527548B1 (ko) * | 2004-03-29 | 2005-11-09 | 주식회사 하이닉스반도체 | 메모리 장치의 리프레시 테스트 회로 |
KR100668510B1 (ko) * | 2005-06-30 | 2007-01-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
JP5449670B2 (ja) | 2007-12-25 | 2014-03-19 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置、および冗長領域のリフレッシュ方法 |
US8687450B2 (en) * | 2011-02-28 | 2014-04-01 | SK Hynix Inc. | Semiconductor device |
KR102103873B1 (ko) | 2013-06-28 | 2020-04-24 | 에스케이하이닉스 주식회사 | 메모리 및 이를 포함하는 메모리 시스템 |
-
2013
- 2013-12-18 KR KR1020130158327A patent/KR102189533B1/ko active IP Right Grant
-
2014
- 2014-06-04 US US14/296,020 patent/US9190139B2/en active Active
- 2014-08-22 CN CN201410419619.6A patent/CN104733034B/zh active Active
- 2014-11-11 TW TW103139086A patent/TWI644322B/zh active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060098504A1 (en) * | 2003-08-28 | 2006-05-11 | Fujitsu Limited | Semiconductor memory |
CN103426465A (zh) * | 2013-08-26 | 2013-12-04 | 郑君 | 存储器比较刷新电路模块 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106356101A (zh) * | 2015-07-13 | 2017-01-25 | 爱思开海力士有限公司 | 半导体器件和包括其的半导体系统 |
CN106356101B (zh) * | 2015-07-13 | 2021-01-01 | 爱思开海力士有限公司 | 半导体器件和包括其的半导体系统 |
CN106816180A (zh) * | 2015-11-27 | 2017-06-09 | 爱思开海力士有限公司 | 存储器件及其操作方法 |
CN106816180B (zh) * | 2015-11-27 | 2020-11-10 | 爱思开海力士有限公司 | 存储器件及其操作方法 |
CN108231107A (zh) * | 2016-12-14 | 2018-06-29 | 爱思开海力士有限公司 | 半导体器件 |
CN108231107B (zh) * | 2016-12-14 | 2021-07-09 | 爱思开海力士有限公司 | 半导体器件 |
Also Published As
Publication number | Publication date |
---|---|
US9190139B2 (en) | 2015-11-17 |
TW201528278A (zh) | 2015-07-16 |
TWI644322B (zh) | 2018-12-11 |
KR102189533B1 (ko) | 2020-12-11 |
US20150170728A1 (en) | 2015-06-18 |
KR20150071371A (ko) | 2015-06-26 |
CN104733034B (zh) | 2019-05-28 |
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